CN113539823B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113539823B
CN113539823B CN202010284577.5A CN202010284577A CN113539823B CN 113539823 B CN113539823 B CN 113539823B CN 202010284577 A CN202010284577 A CN 202010284577A CN 113539823 B CN113539823 B CN 113539823B
Authority
CN
China
Prior art keywords
layer
channel
sacrificial
film
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010284577.5A
Other languages
English (en)
Other versions
CN113539823A (zh
Inventor
张海洋
纪世良
苏博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010284577.5A priority Critical patent/CN113539823B/zh
Publication of CN113539823A publication Critical patent/CN113539823A/zh
Application granted granted Critical
Publication of CN113539823B publication Critical patent/CN113539823B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

本申请公开了一种半导体结构及其形成方法，所述方法包括：提供初始衬底，初始衬底上包括自下至上依次层叠的第一牺牲膜、第一沟道膜、第二牺牲膜、第二沟道膜和第三牺牲膜；刻蚀第三牺牲膜和第二沟道膜，直至暴露第二牺牲膜的表面，以形成第三牺牲层和第二沟道层；在第二沟道层的侧壁形成第一保护层；刻蚀第二牺牲膜和第一沟道膜，直至暴露第一牺牲膜的表面，以形成第二牺牲层和第一沟道层；在第二沟道层的侧壁、第二牺牲层的侧壁和第一沟道层的侧壁形成第二保护层；刻蚀第一牺牲膜和部分初始衬底，以使第一牺牲膜形成第一牺牲层。本申请所公开的半导体结构及其形成方法改进了CFET制造工艺，提高了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
传统鳍式场效应晶体管(FinFET，Fin Field Effect Transistor)的栅极仅在三面环绕沟道区域，而其栅极底部与半导体衬底相连，这使得在FinFET关闭时可能存在泄漏电流。为此，现有技术中提出了一种互补式场效应晶体管(CFET，Complementary FieldEffect Transistor)，其采用了栅极环绕技术，将薄片形式的n型场效应晶体管和p型场效应晶体管的沟道区域上下堆叠并且使栅极完全环绕沟道区域，不但有效地解决了泄漏电流的问题，还使得晶体管的尺寸缩小了近三分之一。
然而，现有的CFET在制造过程中存在诸如牺牲层变窄、沟槽深度不均匀和/或硬掩模层剩余厚度不足的技术问题。因此，还需要对CFET的形成方法进行改进，以消除目前工艺中存在的问题。
发明内容
在下文中给出了关于本申请的简要概述，以便提供关于本申请的某些方面的基本理解。应当理解，该部分并不意图确定本申请的关键或重要部分，也不是意图限定本申请的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
本申请旨在解决CFET的制造过程中出现的牺牲层变窄、沟槽深度不均匀和/或硬掩模层剩余厚度不足的技术问题。
为了解决上述技术问题中的部分或全部，本申请的一个方面提供了一种半导体结构的形成方法，该方法包括：提供初始衬底，所述初始衬底上包括自下至上依次层叠的第一牺牲膜、第一沟道膜、第二牺牲膜、第二沟道膜和第三牺牲膜；刻蚀所述第三牺牲膜和所述第二沟道膜，直至暴露出所述第二牺牲膜的表面，以使所述第三牺牲膜形成第三牺牲层，并使所述第二沟道膜形成第二沟道层；形成第一保护层，所述第一保护层覆盖所述第二沟道层的侧壁；在形成所述第一保护层之后，刻蚀所述第二牺牲膜和所述第一沟道膜，直至暴露出所述第一牺牲膜的表面，以使所述第二牺牲膜形成第二牺牲层，并使所述第一沟道膜形成第一沟道层；形成第二保护层，所述第二保护层覆盖所述第二沟道层的侧壁、所述第二牺牲层的侧壁和所述第一沟道层的侧壁；以及在形成所述第二保护层之后，刻蚀所述第一牺牲膜和部分所述初始衬底，以使所述第一牺牲膜形成第一牺牲层。
可选地，在刻蚀所述第一牺牲膜和部分所述初始衬底时，使所述初始衬底形成衬底和位于所述衬底上的凸层，所述凸层位于所述第一牺牲层和所述衬底之间。
可选地，所述方法还包括：在所述衬底上形成隔离结构材料层，所述隔离结构材料层覆盖所述凸层的侧壁、第一牺牲层的侧壁、所述第一沟道层的侧壁、所述第二牺牲层的侧壁、所述第二沟道层的侧壁和所述第三牺牲层的侧壁和顶部；平坦化处理所述隔离结构材料层和第三牺牲层以去除所述第三牺牲层；以及在平坦化处理所述隔离结构材料层和所述第三牺牲层之后，回刻蚀所述隔离结构材料层以形成隔离结构，所述隔离结构覆盖所述凸层的侧壁。
可选地，所述方法还包括：在形成所述衬底之后，且在形成所述隔离结构材料层之前，去除所述第二保护层；或者，在形成所述隔离结构材料层之后，所述隔离结构材料层还覆盖所述第二保护层；在回刻蚀所述隔离结构材料层的过程中还去除了所述第二保护层。
可选地，所述初始衬底上还包括第一掩膜，所述第一掩膜位于第二沟道膜与第三牺牲膜之间，所述方法还包括：在刻蚀所述第三牺牲膜和所述第二沟道膜的过程中，刻蚀所述第一掩膜，以使所述第一掩膜形成第一掩膜层；所述隔离结构材料层还覆盖所述第一掩膜层的侧壁；平坦化所述隔离结构材料层和所述第三牺牲层并停止在所述第一掩模层的顶部表面；在所述平坦化处理之后，去除所述第一掩膜层。
可选地，所述方法还包括：在刻蚀所述第二牺牲膜和所述第一沟道膜之后，且在形成所述第二保护层之前，去除所述第一保护层。
可选地，形成所述第二保护层包括：在刻蚀所述第二牺牲膜和所述第一沟道膜之后，在所述第一沟道层的侧壁表面、所述第二牺牲层的侧壁表面和所述第一保护层的侧壁表面形成第二保护材料层，所述第二保护材料层和所述第一保护层共同构成所述第二保护层。
可选地，所述第一保护层的材料为氧化硅，所述第二保护层的材料为氧化硅。
可选地，所述第一保护层的厚度为5埃至10埃，所述第二保护层的厚度为5埃至20埃。
可选地，所述第一牺牲层的材料为氧化硅，所述第二牺牲层的材料为氧化硅，所述第三牺牲层的材料为氧化硅。
可选地，所述第一牺牲层为5埃至100埃，所述第二牺牲层为5埃至100埃，所述第三牺牲层的厚度为5埃至100埃。
可选地，所述隔离结构材料层的材料为氧化硅。
可选地，刻蚀所述第一牺牲膜和部分所述初始衬底的工艺为原子层刻蚀工艺；刻蚀所述第二牺牲膜和第一沟道膜的工艺为原子层刻蚀工艺；刻蚀所述第三牺牲膜和第二沟道膜的工艺为原子层刻蚀工艺。
可选地，形成所述第一保护层的工艺为原子层沉积工艺；形成所述第二保护层的工艺为原子层沉积工艺。
可选地，刻蚀所述第一牺牲膜和部分所述初始衬底的过程与形成所述第二保护层的过程在同一机台中完成；刻蚀所述第一沟道膜和所述第二牺牲膜的过程与形成所述第一保护层的过程在同一机台中完成；刻蚀所述第二沟道膜和所述第三牺牲膜的过程与形成所述第一保护层的过程在同一机台中完成。
可选地，所述第一沟道层用于构成第一类型GAA晶体管的沟道，所述第二沟道层用于构成第二类型GAA晶体管的沟道，所述第一类型和所述第二类型相反。
本申请的另一个方面提供一种半导体结构，所述半导体结构包括：衬底；位于所述衬底上的凸层；位于所述凸层上且与所述凸层分立的第一沟道层，所述第一沟道层用于构成第一类型GAA晶体管的沟道；位于所述第一沟道层上且与所述第一沟道层分立的第二沟道层，所述第二沟道层用于构成第二类型GAA晶体管的沟道，所述第一类型和所述第二类型相反。
可选地，所述第一类型GAA(Gate-all-around，即环绕式栅极)晶体管为P型，所述第二类型GAA晶体管为N型；或者所述第一类型GAA晶体管为N型，所述第二类型GAA晶体管为P型。
可选地，所述第一沟道层的材料为硅锗；所述第二沟道层的材料为硅。
可选地，所述半导体结构还包括：位于所述衬底上且覆盖所述凸层的隔离结构。
本申请的技术方案具有以下有益效果：
首先，由于在所述第二沟道层下方设置了用于阻挡刻蚀的第二牺牲层，故而在所述第二沟道层的刻蚀过程中，所述第一沟道层不受任何刻蚀影响，因此减少了刻蚀副产物的种类。类似地，由于在所述第二沟道层的侧壁设置有保护层并且在所述第一沟道层下方设置有用于阻挡刻蚀的第一牺牲层，故而在所述第一沟道层的刻蚀过程中，所述第二沟道层和所述初始衬底均不受任何影响，因此减少了刻蚀副产物的种类。类似地，由于在所述第二沟道层的侧壁、所述第二牺牲层的侧壁以及所述第一沟道层的侧壁均设置有保护层，故而在所述初始衬底的刻蚀过程中，所述第二沟道层和所述第一沟道层不受任何影响，因此减少了刻蚀副产物的种类。通过对所述第二沟道层、所述第二沟道层和所述初始衬底实施单独刻蚀，不但实现了对所述第一沟道层的隔离保护，避免了其在刻蚀过程中变窄，还允许采用温和的刻蚀工艺参数来实施上述单独刻蚀，以最大程度地降低刻蚀副产物对刻蚀工艺的影响，进而获得更加一致的沟槽深浅度。
另外，由于所述第一牺牲膜、所述第一沟道膜、所述第二牺牲膜、所述第二沟道膜和所述第三牺牲膜的刻蚀与所述第一保护层和所述第二保护层的形成可在同一刻蚀机台中完成，无需更换刻蚀机台，故而节省了工艺步骤。
再者，由于所述第一保护层、所述第二保护层与所述隔离结构的材料相同，在后续移除所述隔离结构的同时可以顺带移除所述第一保护层和所述第二保护层，也无需额外的工艺步骤。
最后，由于在掩膜层上设置了所述第三牺牲层，即使在进行单一材料刻蚀时，也不会导致掩膜层因过度消耗而出现剩余厚度不足的问题。
综上，本申请的技术方案能够有效地避免了在CFET形成过程中出现的一个或多个技术问题。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。
图1为一种半导体结构的形成方法的流程图；
图2为根据图1的半导体结构的形成方法形成的半导体结构的示意图；
图3为根据图1的半导体结构的形成方法在不同刻蚀工艺参数下形成的半导体结构的示意图；
图4是本申请一实施例提供的半导体结构的形成方法的流程图；
图5至图20为本申请一实施例提供的半导体结构的形成过程的示意图；
图21为本申请一实施例提供的半导体结构的立体图；
图22至图27为从本申请一实施例提供的半导体结构到CFET的形成过程的示意图。
具体实施方式
正如背景技术所述，现有技术的CFET的形成方法有待改进。
图1示出了一种半导体结构的形成方法的流程图，所述方法包括：提供初始衬底，初始衬底上包括自下至上依次层叠的第一沟道膜、牺牲膜、第二沟道膜和硬掩膜；刻蚀所述硬掩膜、所述第二沟道膜、所述牺牲膜、所述第一沟道膜和部分所述初始衬底，分别形成硬掩模层、第二沟道层、牺牲层、第一沟道层和衬底凸层。
通过上述方法可形成如图2所示的半导体结构所述半导体结构包括衬底1、位于衬底1上方的衬底凸层2、位于衬底凸层2上方的第一沟道层4、位于第一沟道层4上方的第二沟道层6、以及位于第二沟道层6上方的硬掩膜层7。如图可见，第一沟道层4的宽度要小于衬底凸层2的宽度和第二沟道层6的宽度，这是因为，在刻蚀纳米片堆叠件的过程中，由硅锗(SiGe)构成的第一沟道层4的刻蚀速率通常要大于由硅(Si)构成的衬底凸层2和第二沟道层6的刻蚀速率，这导致第一沟道层4在刻蚀过程中消耗得更快，从而变得比第二沟道层6更窄。另外，由于衬底凸层2、第一沟道层4和第二沟道层6在同一过程中被刻蚀，故在刻蚀过程中会同时产生更多种刻蚀副产物(例如，挥发性聚合物)，导致刻蚀工艺的均匀性受到影响，进而导致所刻蚀出来的沟槽深浅不一。
如果为了减少刻蚀副产物带来的影响而选择更加温和的刻蚀工艺参数，则上述方法可形成如图3所示的半导体结构，如图可见，位于顶部的硬掩模层7会因刻蚀时间变长而过度消耗，进而导致剩余厚度不足的问题。
为了解决上述技术问题，本申请的实施例提供一种半导体结构的形成方法，参考图4，所述方法包括以下步骤：
步骤S1：提供初始衬底，所述初始衬底上包括自下至上依次层叠的第一牺牲膜、第一沟道膜、第二牺牲膜、第二沟道膜、第一掩膜和第三牺牲膜；
步骤S2：刻蚀所述第三牺牲膜、所述第一掩膜和所述第二沟道膜，直至暴露出所述第二牺牲膜的表面，以使所述第三牺牲膜形成第三牺牲层，使所述第一掩膜形成第一掩膜层，并使所述第二沟道膜形成第二沟道层；
步骤S3：形成第一保护层，所述第一保护层覆盖所述第二沟道层的侧壁；
步骤S4：在形成所述第一保护层之后，刻蚀所述第二牺牲膜和所述第一沟道膜，直至暴露出所述第一牺牲膜的表面，以使所述第二牺牲膜形成第二牺牲层，并使所述第一沟道膜形成第一沟道层；
步骤S5：形成第二保护层，所述第二保护层覆盖所述第二沟道层的侧壁、所述第二牺牲层的侧壁和所述第一沟道层的侧壁；
步骤S6：在形成所述第二保护层之后，刻蚀所述第一牺牲膜和部分所述初始衬底，以使所述第一牺牲膜形成第一牺牲层，并使所述初始衬底形成衬底和位于所述衬底上的凸层，所述凸层位于所述第一牺牲层和所述衬底之间；
步骤S7：在所述衬底上形成隔离结构材料层，所述隔离结构材料层覆盖所述凸层的侧壁、第一牺牲层的侧壁、所述第一沟道层的侧壁、所述第二牺牲层的侧壁、所述第二沟道层的侧壁和所述第三牺牲层的侧壁和顶部；
步骤S8：平坦化处理所述隔离结构材料层和第三牺牲层以去除所述第三牺牲层；
步骤S9：在平坦化处理所述隔离结构材料层和所述第三牺牲层之后，回刻蚀所述隔离结构材料层以形成隔离结构，所述隔离结构覆盖所述凸层的侧壁。
应注意，虽然在上述步骤中提到了所述第一掩膜和所述第一掩膜层，但在其他实施例中，所述第一掩膜和所述第一掩膜层可以省略。
下面结合图5至图20对上述各个步骤及其子步骤进行详细说明。
如图5所示，提供初始衬底100。
初始衬底100的材料可以为IV族半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)、绝缘体上锗(GOI)等，也可以为III-V族半导体材料，例如，铟镓砷化物(InGaAs)、砷化铟(InAs)、锑化铟(InSb)、铟镓锑化物(InGaSb)。初始衬底100的材质可以是单晶硅、多晶硅、非晶硅中的一种。
如图6所示，在初始衬底100的表面形成第一牺牲膜13。
第一牺牲膜13的材料可以为氧化物(Oxide)、氮化物(Nitride)、碳化物(Carbide)、硼化物(Boride)等。例如，第一牺牲膜13的材料可以是氧化硅(SiO2)、氧化铝(Al2O3)、氮化硅(SiN)、氮化硼(BN)、碳化硅(SiC)等。在本实施例中，第一牺牲膜13的材料为氧化硅(Silicon Oxide)。第一牺牲膜13可通过化学气相沉积、物理气相沉积、原子层沉积、热氧化工艺或类似工艺形成。第一牺牲膜13的厚度可以为5埃至100埃。在对第一沟道膜14(将在下面详细描述)进行刻蚀时，第一牺牲膜13可避免下方的初始衬底100受到刻蚀工艺影响。应注意，第一牺牲膜13将在后续工艺中被去除。
如图7所示，在第一牺牲膜13的表面形成第一沟道膜14。
第一沟道膜14的材料可以为硅锗、砷化镓(GaAs)等。在本实施例中，第一沟道膜14的材料为硅锗，例如，第一沟道膜14中的锗的含量可以为25％至75％。第一沟道膜14可通过化学气相沉积、物理气相沉积、原子层沉积、或类似工艺形成。第一沟道膜14可以充当n型FET或p型FET的沟道并与第二沟道膜16(将在下面详细描述)的沟道类型互补。在本实施例中，第一沟道膜14构成n型FET的沟道。
如图8所示，在第一沟道膜14的表面形成第二牺牲膜15。
第二牺牲膜15的材料可以为氧化物、氮化物、碳化物、硼化物等。例如，第二牺牲膜15的材料可以是氧化硅、氧化铝、氮化硅、氮化硼、碳化硅等。在本实施例中，第二牺牲膜15的材料为氧化硅。第二牺牲膜15可通过化学气相沉积、物理气相沉积、原子层沉积、热氧化工艺或类似工艺形成。第二牺牲膜15的厚度可以为5埃至100埃。在对第二沟道膜16(将在下面详细描述)进行刻蚀时，第二牺牲膜15可避免下方的第一沟道膜14受到刻蚀工艺影响，从而能够防止第一沟道膜14变窄。应注意，第二牺牲膜15将在后续工艺中被去除。
如图9所示，在第二牺牲膜15的表面形成第二沟道膜16。
第二沟道膜16的材料可以为IV族半导体材料，例如硅、锗、硅锗、绝缘体上硅、绝缘体上锗等，也可以为III-V族半导体材料，例如，铟镓砷化物、砷化铟、锑化铟、铟镓锑化物。在本实施例中，第二沟道膜16的材料为硅。第二沟道膜16可以充当n型FET或p型FET的沟道并与第一沟道膜14的沟道类型互补。在本实施例中，第二沟道膜16构成p型FET的沟道。第二沟道膜16可通过化学气相沉积、物理气相沉积、原子层沉积或类似工艺形成。
如图10所示，在第二沟道膜16的表面形成第一掩膜17。
第一掩膜17的材料可以为氧化硅、氮化钛(TiN)、氮化硅等。在本实施例中，第一掩膜17为硬掩膜(Hard Mask)，其材料为氮化硅。第一掩膜17可通过化学气相沉积、物理气相沉积、原子层沉积或类似工艺形成。
如图11所示，在第一掩膜17的表面形成第三牺牲膜18。
第三牺牲膜18的材料可以为氧化物、氮化物、碳化物、硼化物等。例如，第三牺牲膜18的材料可以是氧化硅、氧化铝、氮化硅、氮化硼、碳化硅等。在本实施例中，第三牺牲膜18的材料为氧化硅。第三牺牲膜18可通过化学气相沉积、物理气相沉积、原子层沉积或类似工艺形成。第三牺牲膜18的厚度可以为5埃至100埃。在对第二沟道膜16、第一沟道膜14和初始衬底100进行刻蚀时，第三牺牲膜180可以保护第一掩膜17，通过这种方式，即使用户为了降低刻蚀副产物带来的影响而选择较为温和但持续时间更长的刻蚀工艺参数时，第一掩膜17也不会因为过度消耗而导致剩余厚度不足。
在一些实施例中，第二沟道膜16与第三牺牲膜18之间可以不存在第一掩膜17，换句话说，第三牺牲膜18可以直接形成在第二沟道膜16的表面上。
如图12所示，在第三牺牲层180的表面形成第二掩膜层190，第二掩膜层190具有掩膜图案。
如图13所示，以第二掩膜层190为掩膜，依次刻蚀第三牺牲膜18、第一掩膜17(如果存在的话)和第二沟道膜16，直至暴露第二牺牲膜15的顶部表面，以使第三牺牲膜18形成第三牺牲层180，使第一掩膜17形成第一掩膜层170，并使第二沟道膜16形成第二沟道层160。此时，第二牺牲膜15又可充当刻蚀停止层。在这一刻蚀过程中，第二掩膜层190被消耗完。
上述刻蚀工艺可以为各向异性干法刻蚀(例如，等离子体刻蚀、原子层刻蚀)并且可以包括如下步骤：
以第二掩膜层190为掩膜，刻蚀第三牺牲膜18，直至暴露第一掩膜17的顶部表面，从而使第三牺牲膜18形成第三牺牲层180；
以第二掩膜层190为掩膜，刻蚀第一掩膜17，直至暴露第二沟道膜16的顶部表面，从而使第一掩膜17形成第一掩膜层170；以及
以第二掩膜层190为掩膜，刻蚀第二沟道膜16，直至暴露第二牺牲膜15的顶部表面，从而使第二沟道膜16形成第二沟道层160。
如图14所示，在形成第二沟道层160之后，形成第一保护层162，第一保护层162覆盖第二沟道层160的侧壁。
第一保护层162的材料可以为氧化物、氮化物、碳化物、硼化物等。例如，第一保护层162的材料可以是氧化硅、氧化铝、氮化硅、氮化硼、碳化硅等。在本实施例中，第一保护层162的材料为氧化硅。第一保护层162可通过化学气相沉积、物理气相沉积、原子层沉积或类似工艺形成。第一保护层162的厚度可以为5埃至15埃。通过设置第一保护层162，可以在后续对第一沟道膜14和初始衬底100进行刻蚀时保护第二沟道层160以避免其受到刻蚀工艺影响。
在一些实施例中，当刻蚀第三牺牲膜18、第一掩膜17和第二沟道膜16的工艺为原子层刻蚀工艺且形成第一保护层162工艺为原子层沉积工艺时，第一保护层162的形成与第三牺牲膜18、第一掩膜17和/或第二沟道膜16的刻蚀可以在同一机台中完成，也就是说，在刻蚀第二沟道膜16以形成第二沟道层160之后，在当前刻蚀机台中形成第一保护层162，由此可以节省工艺成本。
如图15所示，在形成第一保护层162之后，以第三牺牲层180为掩膜，依次刻蚀第二牺牲膜15和第一沟道膜14，直至暴露出第一牺牲膜13的顶部表面，以使第二牺牲15膜形成第二牺牲层150，并使第一沟道膜14形成第一沟道层140。此时，第一牺牲膜13又可充当刻蚀停止层。
上述刻蚀工艺可以为各向异性干法刻蚀(例如，等离子体刻蚀，原子层刻蚀)并且可以包括如下步骤：
以第三牺牲层180为掩膜，刻蚀第二牺牲膜15，直至暴露第一沟道膜14的顶部表面，从而使第二牺牲膜15形成第二牺牲层150；以及
以第三牺牲层180为掩膜，刻蚀第一沟道膜14，直至暴露第一牺牲膜13的顶部表面，从而使第一沟道膜14形成第一沟道层140。
当第二牺牲膜15与第一保护层162均为氧化硅的情况下，选择各向异性较强的干法刻蚀方式，可以在基本不影响第一保护层162的情况下完成对第二牺牲膜15的刻蚀。
由于在第二沟道层160的侧壁设置有第一保护层162并且在第一沟道层140下方设置有第一牺牲膜13，故而在对第一沟道膜14进行刻蚀时，第二沟道层160和初始衬底100不受任何影响。因此，在第一沟道膜14的刻蚀过程中，所产生的刻蚀副产物的种类减少，使得整个刻蚀过程受到的影响较小。
第一沟道层140用于构成第一类型GAA晶体管的沟道，第二沟道层160用于构成第二类型GAA晶体管的沟道，所述第一类型和所述第二类型相反。
如图16所示，在形成第一沟道层140之后，形成第二保护层142，第二保护层142覆盖第二沟道层160的侧壁、第二牺牲层150的侧壁和第一沟道层140的侧壁。
第二保护层142的材料可以为氧化物、氮化物、碳化物、硼化物等。例如，第二保护层142的材料可以是氧化硅、氧化铝、氮化硅、氮化硼、碳化硅等。在本实施例中，第二保护层142的材料为氧化硅。第二保护层142可通过化学气相沉积、物理气相沉积、原子层沉积或类似工艺形成。第二保护层142的厚度可以为5埃至20埃。在一些实施例中，第二保护层142的厚度可以为15埃。通过设置第二保护层142，可以在后续对初始掩膜100进行刻蚀时保护第一沟道层140和第二沟道层160以避免其受到刻蚀工艺影响。
在一些实施例中，当刻蚀第二牺牲膜15和第一沟道膜14的工艺为原子层刻蚀工艺且形成第二保护层142工艺为原子层沉积工艺时，第二保护层142的形成与第二牺牲膜15和/或第二沟道膜14的刻蚀可以在同一机台中完成。也就是说，在刻蚀完第一沟道膜14以形成第一沟道层140之后，在当前刻蚀机台中进行第二保护层142的沉积，由此可以节省工艺成本。
在一些实施例中，在刻蚀第二牺牲膜15和第一沟道膜14之后，且在形成第二保护层142之前，去除第一保护层162。
在一些实施例中，形成第二保护层142进一步包括：在刻蚀第二牺牲膜15和第一沟道膜14之后，在第一沟道层140的侧壁表面、第二牺牲层150的侧壁表面和第一保护层162的侧壁表面形成第二保护材料层，所述第二保护材料层和所述第一保护层162共同构成第二保护层142。
当形成所述第二保护材料层的工艺为原子层沉积工艺且刻蚀第一沟道膜14和第二牺牲膜15的工艺为原子层刻蚀工艺的情况下，所述第二保护材料层的形成与第一沟道膜14和第二牺牲膜15的刻蚀可在同一机台中完成，也就是说，在刻蚀第一沟道膜14以形成第一沟道层140之后，在当前刻蚀机台中形成所述第二保护材料层，由此可以节省工艺成本。
如图17所示，在形成第二保护层142之后，刻蚀第一牺牲膜13和部分初始掩膜100，以使第一牺牲膜13形成第一牺牲层130，并使初始衬底100形成衬底110和位于衬底110上的凸层120，凸层120位于第一牺牲层130和衬底110之间。
上述刻蚀工艺可以为各向异性干法刻蚀(例如，等离子体刻蚀、原子层刻蚀)并且可以包括如下步骤：
以第三牺牲层180为掩膜，刻蚀第一牺牲膜13，直至暴露初始衬底100的顶部表面，从而使第一牺牲膜13形成第一牺牲层130；以及
以第三牺牲层180为掩膜，刻蚀初始衬底100，从而使初始衬底100形成衬底110和位于衬底110上的凸层120。
在一些实施例中，当刻蚀第一牺牲膜13和初始衬底100的工艺为原子层刻蚀工艺且形成第二保护层142工艺为原子层沉积工艺时，第二保护层142的形成与第一牺牲膜13和/或初始衬底100的刻蚀可以在同一机台中完成，由此可以节省工艺成本。
当第一牺牲膜13与第二保护层142均为氧化硅的情况下，选择各向异性较强的干法刻蚀方式，可以在基本不影响第二保护层142的情况下完成对第一牺牲膜13的刻蚀。
由于第二保护层142的存在，在对初始衬底100进行刻蚀时，第二沟道层160和第一沟道层140均不受任何影响。因此，在初始衬底100的刻蚀过程中，所产生的刻蚀副产物的种类减少，使得整个刻蚀过程受到的影响较小，并使得凸层120两侧的沟道的最终深度的更加一致。
如图18所示在形成衬底110之后，在衬底110上形成隔离结构材料层200，隔离结构材料层200覆盖凸层120的侧壁、第一牺牲层130的侧壁、第二保护层142(如果还没有去除的话)的侧壁、第一掩膜层170(如果存在的话)的侧壁和第三牺牲层180的侧壁和顶部。
隔离结构材料层200的材料可以为氧化物、氮化物、碳化物、硼化物等。例如，隔离结构材料层200的材料可以是氧化硅、氧化铝、氮化硅、氮化硼、碳化硅等。在本实施例中，隔离结构材料层200的材料为氧化硅。隔离结构材料层200可通过化学气相沉积、物理气相沉积、原子层沉积或类似工艺形成。在一些实施例中，隔离结构材料层200、第一保护层162和/或第二保护层142可由相同材料构成，以便在后续回刻蚀隔离结构材料层200的时候将部分隔离结构材料层200连同第二保护层142一同去除。通过这种方式去除第二保护层142无需增加额外的工艺步骤，节约了制造成本。
可选地，在填充隔离结构材料层200之前，可以对纳米片堆叠件进行清洗，以去除残留的刻蚀副产物。
在一些实施例中，可以在形成衬底110之后并在形成隔离结构材料层200之前就去除第二保护层142，在这种情况下，所形成的隔离结构材料层200覆盖凸层120的侧壁、第一牺牲层130的侧壁、第一沟道层140的侧壁、第二牺牲层150的侧壁、第二沟道层160的侧壁、第一掩膜层170(如果存在的话)的侧壁和第三牺牲层180的侧壁和顶部。
如图19所示，在形成隔离结构材料层200之后，平坦化处理隔离结构材料层200和第三牺牲层180以去除第三牺牲层180。
具体地，可通过平坦化处理去除第三牺牲层180并使得隔离结构材料层200的顶部表面与第一掩膜层170的顶部表面齐平。此时，第一掩膜层170(如果存在的话)又充当平坦化处理的停止层。在本申请中，所述平坦化过程为化学机械抛光(CMP，ChemicalMechanical Planarization)。在不存在第一掩膜层170的情况下，平坦化处理可停止于第二沟道层160的表面，即，隔离结构材料层200的顶部表面与第二沟道层160的顶部表面齐平。
如图20所示，在平坦化处理隔离结构材料层200和第三牺牲层180之后，回刻蚀隔离结构材料层200以形成隔离结构202，隔离结构202覆盖凸层120的侧壁。
具体地，在通过化学机械抛光去除第一掩膜层170后，回刻蚀隔离结构材料层200，使得隔离结构材料层200的顶部表面与凸层120的顶部表面齐平。在本实施例中，在回刻蚀隔离结构材料层200的过程中还去除了第二保护层142。在一些实施例中，第二保护层142可以在形成衬底110之后并在形成隔离结构材料层200之前就被去除。在一些实施例中，第一掩膜层170可在所述平坦化处理之后去除。
在本申请的实施例所提供的半导体结构的形成方法中，通过设置第二牺牲层150、第一牺牲层130、第一保护层162和第二保护层142，对第二沟道层160、第一沟道层140和初始掩膜100的刻蚀彼此间互不影响，不但避免了第一沟道层140变窄，还减少了多种刻蚀副产物对刻蚀工艺带来的不良影响，进而获得更加一致的沟槽深浅度。另外，通过第三牺牲层180，即使用户为了降低刻蚀副产物带来的影响而选择产生刻蚀副产物较少的较为温和但持续时间更长的刻蚀工艺参数时，第一掩膜层170也不会因为过度消耗而导致剩余厚度不足。
图21为本申请一实施例提供的半导体结构的立体图。
下面将参照图22至图27描述从图21所示半导体结构到CFET的工艺流程。
如图22所示，形成伪栅结构400，伪栅结构400覆盖隔离结构202的部分顶部、第一牺牲层130的部分侧壁、第一沟道层140的部分侧壁、第二牺牲层150的部分侧壁、和第二沟道层160的部分侧壁和部分顶部。
在形成伪栅结构400之后，可在伪栅结构400的一侧形成第一开口(未示出)，所述第一开口贯穿的第二沟道层160、第二牺牲层150、第一沟道层140和第一牺牲层130，并且可在伪栅结构400的另一侧形成第二开口(未示出)，所述第二开口贯穿第二沟道层160、第二牺牲层150、第一沟道层140和第一牺牲层130。所述第一开口内自下而上依次形成有第一源极(未示出)、第一隔离层(未示出)、第一漏极(未示出)，并且所述第二开口内自下而上依次形成有第二源极(未示出)、第二隔离层(未示出)和第二漏极(未示出)。
如图23所示，形成层间介质层300，层间介质层300覆盖隔离结构202的部分顶部、第一牺牲层130的部分侧壁、第二牺牲层150的部分侧壁、第一沟道层140的部分侧壁、第二沟道层160的部分侧壁和部分顶部、所述第一源极的侧壁、所述第一隔离层的侧壁、所述第二源极的侧壁和顶部、所述第二漏极的侧壁、所述第二隔离层的侧壁、所述第二漏极的侧壁和顶部。
如图24所示，去除伪栅结构400，以形成第三开口310。
如图25所示，去除位于第三开口310内的第一牺牲层130和第二牺牲层150。
如图26所示，在第三开口310内形成栅极结构410，栅极结构410包围第一沟道层140和第二沟道层160。
图27示出了图26的内部结构(层间介质层300被移除)，应注意，在图27中，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极未示出。
相应地，本申请的实施例还提供一种半导体结构。所述半导体结构可包括：给衬底110；位于衬底110上的凸层120；位于凸层120上且与凸层120分立的第一沟道层140，第一沟道层140用于构成第一类型GAA晶体管的沟道；位于第一沟道层140上且与第一沟道层140分立的第二沟道层160，第二沟道层160用于构成第二类型GAA晶体管的沟道，所述第一类型和所述第二类型相反。
在一些实施例中，所述第一类型GAA晶体管为P型，所述第二类型GAA晶体管为N型；或者所述第一类型GAA晶体管为N型，所述第二类型GAA晶体管为P型。
在一些实施例中，所述半导体结构还包括位于衬底110上且覆盖凸层120的隔离结构。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供初始衬底，所述初始衬底上包括自下至上依次层叠的第一牺牲膜、第一沟道膜、第二牺牲膜、第二沟道膜和第三牺牲膜；
刻蚀所述第三牺牲膜和所述第二沟道膜，直至暴露出所述第二牺牲膜的表面，以使所述第三牺牲膜形成第三牺牲层，并使所述第二沟道膜形成第二沟道层；
形成第一保护层，所述第一保护层覆盖所述第二沟道层的侧壁；
在形成所述第一保护层之后，刻蚀所述第二牺牲膜和所述第一沟道膜，直至暴露出所述第一牺牲膜的表面，以使所述第二牺牲膜形成第二牺牲层，并使所述第一沟道膜形成第一沟道层；
形成第二保护层，所述第二保护层覆盖所述第二沟道层的侧壁、所述第二牺牲层的侧壁和所述第一沟道层的侧壁；以及
在形成所述第二保护层之后，刻蚀所述第一牺牲膜和部分所述初始衬底，以使所述第一牺牲膜形成第一牺牲层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀所述第一牺牲膜和部分所述初始衬底时，使所述初始衬底形成衬底和位于所述衬底上的凸层，所述凸层位于所述第一牺牲层和所述衬底之间。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：
在所述衬底上形成隔离结构材料层，所述隔离结构材料层覆盖所述凸层的侧壁、第一牺牲层的侧壁、所述第一沟道层的侧壁、所述第二牺牲层的侧壁、所述第二沟道层的侧壁和所述第三牺牲层的侧壁和顶部；
平坦化处理所述隔离结构材料层和所述第三牺牲层以去除所述第三牺牲层；以及
在平坦化处理所述隔离结构材料层和所述第三牺牲层之后，回刻蚀所述隔离结构材料层以形成隔离结构，所述隔离结构覆盖所述凸层的侧壁。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：
在形成所述衬底之后，且在形成所述隔离结构材料层之前，去除所述第二保护层；
或者，在形成所述隔离结构材料层之后，所述隔离结构材料层还覆盖所述第二保护层；在回刻蚀所述隔离结构材料层的过程中还去除了所述第二保护层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述初始衬底上还包括第一掩膜，所述第一掩膜位于第二沟道膜与第三牺牲膜之间，
所述方法还包括：
在刻蚀所述第三牺牲膜和所述第二沟道膜的过程中，刻蚀所述第一掩膜，以使所述第一掩膜形成第一掩膜层；
所述隔离结构材料层还覆盖所述第一掩膜层的侧壁；
平坦化所述隔离结构材料层和所述第三牺牲层并停止在所述第一掩膜层的顶部表面；
在所述平坦化处理之后，去除所述第一掩膜层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在刻蚀所述第二牺牲膜和所述第一沟道膜之后，且在形成所述第二保护层之前，去除所述第一保护层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二保护层包括：在刻蚀所述第二牺牲膜和所述第一沟道膜之后，在所述第一沟道层的侧壁表面、所述第二牺牲层的侧壁表面和所述第一保护层的侧壁表面形成第二保护材料层，所述第二保护材料层和所述第一保护层共同构成所述第二保护层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料为氧化硅，所述第二保护层的材料为氧化硅。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的厚度为5埃至10埃，所述第二保护层的厚度为5埃至20埃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料为氧化硅，所述第二牺牲层的材料为氧化硅，所述第三牺牲层的材料为氧化硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层为5埃至100埃，所述第二牺牲层为5埃至100埃，所述第三牺牲层的厚度为5埃至100埃。
12.如权利要求3所述的半导体结构的形成方法，其特征在于，所述隔离结构材料层的材料为氧化硅。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第一牺牲膜和部分所述初始衬底的工艺为原子层刻蚀工艺；刻蚀所述第二牺牲膜和第一沟道膜的工艺为原子层刻蚀工艺；刻蚀所述第三牺牲膜和第二沟道膜的工艺为原子层刻蚀工艺。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第一保护层的工艺为原子层沉积工艺；形成所述第二保护层的工艺为原子层沉积工艺。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，刻蚀所述第一牺牲膜和部分所述初始衬底的过程与形成所述第二保护层的过程在同一机台中完成；刻蚀所述第一沟道膜和所述第二牺牲膜的过程与形成所述第一保护层的过程在同一机台中完成；刻蚀所述第二沟道膜和所述第三牺牲膜的过程与形成所述第一保护层的过程在同一机台中完成。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟道层用于构成第一类型GAA晶体管的沟道，所述第二沟道层用于构成第二类型GAA晶体管的沟道，所述第一类型和所述第二类型相反。
17.一种半导体结构，其特征在于，采用权利要求1至16中任意一种方法形成，包括：
衬底；
位于所述衬底上的凸层；
位于所述凸层上且与所述凸层分立的第一沟道层，所述第一沟道层用于构成第一类型GAA晶体管的沟道；
位于所述第一沟道层上且与所述第一沟道层分立的第二沟道层，所述第二沟道层用于构成第二类型GAA晶体管的沟道，所述第一类型和所述第二类型相反。
18.如权利要求17所述的半导体结构，其特征在于，所述第一类型GAA晶体管为P型，所述第二类型GAA晶体管为N型；或者所述第一类型GAA晶体管为N型，所述第二类型GAA晶体管为P型。
19.如权利要求17所述的半导体结构，其特征在于，所述第一沟道层的材料为硅锗；所述第二沟道层的材料为硅。
20.如权利要求17所述的半导体结构，其特征在于，还包括：位于所述衬底上且覆盖所述凸层的隔离结构。
CN202010284577.5A 2020-04-13 2020-04-13 半导体结构及其形成方法 Active CN113539823B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010284577.5A CN113539823B (zh) 2020-04-13 2020-04-13 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010284577.5A CN113539823B (zh) 2020-04-13 2020-04-13 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113539823A CN113539823A (zh) 2021-10-22
CN113539823B true CN113539823B (zh) 2023-07-04

Family

ID=78087852

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010284577.5A Active CN113539823B (zh) 2020-04-13 2020-04-13 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN113539823B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023691B (zh) * 2022-01-07 2022-04-19 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2009096468A1 (ja) * 2008-01-29 2011-05-26 日本ユニサンティスエレクトロニクス株式会社 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
CN103238208A (zh) * 2010-12-01 2013-08-07 英特尔公司 硅和硅锗纳米线结构
CN106057899A (zh) * 2015-04-14 2016-10-26 三星电子株式会社 多层鳍式场效应晶体管装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5066590B2 (ja) * 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
US9570609B2 (en) * 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2009096468A1 (ja) * 2008-01-29 2011-05-26 日本ユニサンティスエレクトロニクス株式会社 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
CN103238208A (zh) * 2010-12-01 2013-08-07 英特尔公司 硅和硅锗纳米线结构
CN106057899A (zh) * 2015-04-14 2016-10-26 三星电子株式会社 多层鳍式场效应晶体管装置

Also Published As

Publication number Publication date
CN113539823A (zh) 2021-10-22

Similar Documents

Publication Publication Date Title
US20170148881A1 (en) Semiconductor devices and methods for manufacturing the same
US8962430B2 (en) Method for the formation of a protective dual liner for a shallow trench isolation structure
US9570589B2 (en) FINFET semiconductor device and fabrication method
US11043427B2 (en) Method of manufacture of a FinFET device
US20130069126A1 (en) Germanium-based nmos device and method for fabricating the same
US20180286946A1 (en) Novel sti process for sdb devices
US20190131430A1 (en) Hybrid spacer integration for field-effect transistors
US9595597B1 (en) Semiconductor device including dual spacer and uniform epitaxial buffer interface of embedded SiGe source/drain
CN111180513A (zh) 半导体器件及其形成方法
CN110581173B (zh) 半导体结构及其形成方法
WO2012094858A1 (zh) 半导体结构及其制造方法
CN113539823B (zh) 半导体结构及其形成方法
CN110534569B (zh) 半导体器件及其形成方法
US9911820B2 (en) Method for fabrication of a field-effect with reduced stray capacitance
US20210384322A1 (en) Capping layer for gate electrodes
CN113903666B (zh) 半导体结构及其形成方法
CN112951765B (zh) 半导体结构及其形成方法
CN113327978B (zh) 半导体结构及其形成方法
CN113851535A (zh) 半导体器件及其形成方法
CN113745112B (zh) 半导体器件的形成方法
CN113539966A (zh) 半导体结构的形成方法
CN112309977A (zh) 半导体结构及其形成方法
US20230387261A1 (en) Semiconductor device and manufacturing method thereof
US20240096952A1 (en) Nanosheet stacks with dielectric isolation layers
US20220005931A1 (en) Semiconductor device and forming method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant