JP5374585B2 - 半導体装置およびその製造方法 - Google Patents
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Description
ここでは、ゲート電極部の表面が酸化されて、その酸化されたゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたMOSトランジスタを備えた半導体装置について説明する。
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたMOSトランジスタを備えた半導体装置について説明する。
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成された他のMOSトランジスタを備えた半導体装置について説明する。
ここでは、ゲート電極部の側面上にオフセットスペーサとなる保護膜として、シリコン窒化膜を含む保護膜が形成されたさらに他のMOSトランジスタを備えた半導体装置について説明する。
ここでは、しきい値電圧の異なる複数のMOSトランジスタを備えた半導体装置について説明する。なお、説明の便宜上、相対的に高いしきい値電圧を、高しきい値電圧(Hvt)、相対的に低いしきい値電圧を低しきい値電圧(Lvt)、その中間のしきい値電圧を中しきい値電圧(Mvt)と称する。また、MOSトランジスタとして、図20に示す態様のMOSトランジスタを例に挙げる。
Claims (12)
- 半導体基板の主表面における第1領域に、所定の誘電率を有する第1誘電体膜上に所定の仕事関数を有する第1金属膜を積層させる態様で第1ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第2領域に、所定の誘電率を有する第2誘電体膜上に所定の仕事関数を有する第2金属膜を積層させる態様で第2ゲート電極部を形成する工程と、
前記第1ゲート電極部の側面および前記第2ゲート電極部の側面を覆うように、第1シリコン窒化膜を含む第1保護膜を形成する工程と、
前記第1保護膜のうち、前記第1ゲート電極部の側面上に位置する前記第1保護膜の部分を第1オフセットスペーサとし、前記第1オフセットスペーサをマスクとして第1導電型の不純物を導入することにより、前記第1領域に第1エクステンション注入領域を形成する工程と、
前記第1エクステンション注入領域を形成した後、前記半導体基板を洗浄する工程と、
シリコン酸化膜の上に第2シリコン窒化膜を積層させる態様で、前記第1保護膜の表面上に第2保護膜を形成する工程と、
前記第1保護膜および前記第2保護膜のうち、前記第2ゲート電極部の側面上に位置す
る前記第1保護膜の部分および前記第2保護膜の部分を第2オフセットスペーサとし、前記第2オフセットスペーサをマスクとして第2導電型の不純物を導入することにより、前記第2領域に第2エクステンション注入領域を形成する工程と、
前記第2エクステンション注入領域を形成した後、前記半導体基板を洗浄する工程と、
前記第1ゲート電極部の側面上に、前記第1保護膜および前記第2保護膜を介在させて、第1サイドウォールスペーサを形成するとともに、前記第2ゲート電極部の側面上に、前記第1保護膜および前記第2保護膜を介在させて、第2サイドウォールスペーサを形成する工程と、
前記第1サイドウォールスペーサをマスクとして第1導電型の不純物を導入することにより、前記第1領域に第1ソース・ドレイン注入領域を形成する工程と、
前記第2サイドウォールスペーサをマスクとして第2導電型の不純物を導入することにより、前記第2領域に第2ソース・ドレイン注入領域を形成する工程と、
所定の熱処理を施すことにより、前記第1エクステンション注入領域、前記第2エクステンション注入領域、前記第1ソース・ドレイン注入領域および前記第2ソース・ドレイン注入領域のそれぞれの前記不純物を熱拡散させて、第1エクステンション領域、第2エクステンション領域、第1ソース・ドレイン領域および第2ソース・ドレイン領域をそれぞれ形成する工程と
を備えた、半導体装置の製造方法。 - 前記第1エクステンション注入領域を形成した後の洗浄では、前記第1エクステンション注入領域を形成する際のレジストを除去し、所定の薬液にて前記半導体基板を洗浄し、
前記第2エクステンション注入領域を形成した後の洗浄では、前記第2エクステンション注入領域を形成する際のレジストを除去し、所定の薬液にて前記半導体基板を洗浄する、請求項1記載の半導体装置の製造方法。 - 前記第1ゲート電極部および第2ゲート電極部を形成した後、前記第1シリコン窒化膜を形成する前に、前記第1ゲート電極部および第2ゲート電極部のそれぞれの表面を酸化することにより、前記第1シリコン窒化膜に加えて、前記第1保護膜として酸化層を形成する工程を備えた、請求項1記載の半導体装置の製造方法。
- 前記第2保護膜を形成する工程では、前記シリコン酸化膜は、前記第1保護膜の前記第1シリコン窒化膜の表面を酸化することにより形成される、請求項1記載の半導体装置の製造方法。
- 前記第2保護膜を形成する工程では、前記シリコン酸化膜をエッチングストッパとして、前記第2シリコン窒化膜にエッチングが施される、請求項1記載の半導体装置の製造方法。
- 前記第2保護膜を形成する工程では、前記第2シリコン窒化膜、前記シリコン酸化膜および前記第1シリコン窒化膜に異方性エッチングを施すことにより、前記第1ゲート電極部の側面上に位置する前記第1シリコン窒化膜、前記シリコン酸化膜および前記第2シリコン窒化膜の部分を残すとともに、前記第2ゲート電極部の側面上に位置する前記第1シリコン窒化膜、前記シリコン酸化膜および前記第2シリコン窒化膜の部分を残して、前記半導体基板の表面を露出させる、請求項1記載の半導体装置の製造方法。
- 前記第1ゲート電極部を形成する工程では、前記第1ゲート電極部として、しきい値電圧の互いに異なる複数の第1ゲート電極部が形成され、
前記第2ゲート電極部を形成する工程では、前記第2ゲート電極部として、しきい値電圧の互いに異なる複数の第2ゲート電極部が形成され、
前記第1エクステンション領域を形成する工程では、前記しきい値電圧に対応した第1ゲート電極部ごとに、前記第1導電型の不純物として所定量の不純物が導入され、
前記第2エクステンション領域を形成する工程では、前記しきい値電圧に対応した第2ゲート電極部ごとに、前記第2導電型の不純物として所定量の不純物が導入される、請求項1記載の半導体装置の製造方法。 - 半導体基板の主表面における第1領域に、第1間隔をもって隔てられるように形成された第1導電型の1対の第1ソース・ドレイン領域と、
前記1対の第1ソース・ドレイン領域によって挟まれた前記第1領域の部分に、前記第1間隔よりも狭い第2間隔をもって隔てられるように形成された第1導電型の1対の第1エクステンション領域と、
前記1対の第1エクステンション領域によって挟まれた前記第1領域の部分上に、所定の誘電率を有する第1誘電体膜上に所定の仕事関数を有する第1金属膜を積層させる態様で形成された第1ゲート電極部と、
前記半導体基板の前記主表面における第2領域に、第3間隔をもって隔てられるように形成された第2導電型の1対の第2ソース・ドレイン領域と、
前記1対の第2ソース・ドレイン領域によって挟まれた前記第2領域の部分に、前記第3間隔よりも狭い第4間隔をもって隔てられるように形成された第2導電型の1対の第2エクステンション領域と、
前記1対の第2エクステンション領域によって挟まれた前記第2領域の部分上に、所定の誘電率を有する第2誘電体膜上に所定の仕事関数を有する第2金属膜を積層させる態様で形成された第2ゲート電極部と、
前記第1ゲート電極部の側面および前記第2ゲート電極部の側面をそれぞれ覆うように形成された、第1シリコン窒化膜を含む第1保護膜と、
前記第1保護膜の表面上に、シリコン酸化膜と第2シリコン窒化膜を順次積層させる態様で形成された第2保護膜と、
前記第1ゲート電極部の側面上に、前記第1保護膜および前記第2保護膜を介在させて形成された第1サイドウォールスペーサと、
前記第2ゲート電極部の側面上に、前記第1保護膜および前記第2保護膜を介在させて形成された第2サイドウォールスペーサと
を備え、
前記1対の第1エクステンション領域のそれぞれは、前記第1ゲート電極部の側面上に位置する前記第1保護膜の表面直下の前記半導体基板の位置に対して、前記第1ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第1端部として、前記第1ゲート電極部から遠ざかる方向に延在するように形成され、
前記1対の第2エクステンション領域のそれぞれは、前記第2ゲート電極部の側面上に位置する前記第2保護膜の表面直下の前記半導体基板の位置に対して、前記第2ゲート電極部の側へ熱拡散長に基づく距離を隔てられた所定の位置を第2端部として、前記第2ゲート電極部から遠ざかる方向に延在するように形成され、
前記1対の第1ソース・ドレイン領域のそれぞれは、前記第1ゲート電極部の側面上に位置する第1サイドウォールスペーサの表面直下の前記半導体基板の位置に対して、前記第1ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、前記第1端部と前記位置との間の所定の位置を第3端部として、前記第1ゲート電極部から遠ざかる方向に延在するように形成され、
前記1対の第2ソース・ドレイン領域のそれぞれは、前記第2ゲート電極部の側面上に位置する第2サイドウォールスペーサの表面直下の前記半導体基板の位置に対して、前記第2ゲート電極部の側へ熱拡散長に基づく距離を隔てられた、前記第2端部と前記位置との間の所定の位置を第4端部として、前記第2ゲート電極部から遠ざかる方向に延在するように形成された、半導体装置。 - 前記第1保護膜は、前記第1シリコン窒化膜の下に位置し、前記第1ゲート電極部および前記第2ゲート電極部のそれぞれの表面に形成された酸化層を含む、請求項8記載の半導体装置。
- 前記第1保護膜は、前記半導体基板の表面上において前記第1ゲート電極部から遠ざかる方向に延在する部分を含む、請求項8載の半導体装置。
- 前記第1ゲート電極部から遠ざかる方向に延在する前記第1保護膜の部分は、前記第1保護膜の上に形成された前記第2保護膜の厚さ分である、請求項10記載の半導体装置。
- 前記第1ゲート電極部は、しきい値電圧の互いに異なる複数の第1ゲート電極部を含み、
前記第2ゲート電極部は、しきい値電圧の互いに異なる複数の第2ゲート電極部を含む、請求項8記載の半導体装置。
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