CN102460682A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明形成第1保护膜(16a，16b)来覆盖栅电极部(11a，11b)的侧面。在nMOS区域(R1)中，以位于栅电极部(11a)的侧面上的第1保护膜(16a)的部分作为偏移间隔物(21a)，以偏移间隔物(21a)作为掩模，形成扩展注入区域(23a)后进行清洗。通过在第1保护膜(16a，16b)的表面上形成氮化硅膜(15a，15b)，对于药液的耐受性提高。进而，在第1保护膜(16a，16b)上分别形成第2保护膜(20a，20b)。在pMOS区域(R2)中，以位于栅电极部(11b)的侧面上的第1保护膜(16b)的部分及第2保护膜(20b)的部分作为偏移间隔物(21b)，以偏移间隔物(21b)作为掩模，形成扩展注入区域(23b)后进行清洗。通过在第2保护膜(20a，20b)的表面上形成氮化硅膜(19a，19b)，对于药液的耐受性提高。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及具有CMOS晶体管的半导体器件及其制造方法。
背景技术
作为半导体器件，例如在具有逻辑电路的半导体器件中，形成有CMOS(互补金属氧化物半导体，Complementary Metal OxideSemiconductor)晶体管，即，n沟道型MOS(金属氧化物半导体，Metal Oxide Semiconductor)晶体管和p沟道型MOS晶体管作为半导体元件。在n(p)沟道型MOS晶体管中，从半导体基板的表面至规定深度形成有n(p)型的源·漏极区域。
所述n(p)型源·漏极区域中，形成有与栅电极部重叠的极浅接合的扩展(Extention)区域。另外，在细微的MOSFET中，形成有抑制源区域和漏极区域之间的漏电流的晕(Halo)区。
此处，针对其形成方法简单地说明。首先，对用作n(p)沟道型MOS晶体管的栅电极部的多晶硅膜进行图案形成后，在该多晶硅膜的侧面上形成由氧化硅膜形成的规定膜厚的偏移间隔物(offsetspacer)。然后，用抗蚀剂覆盖形成p沟道型MOS晶体管的区域(pMOS区域)。
接下来，在上述状态下，以用作栅电极部的多晶硅膜及偏移间隔物作为掩模，将n型杂质离子注入形成有n沟道型MOS晶体管的区域(nMOS区域)，由此形成n型的扩展注入区域。另外，通过使用倾斜离子注入法注入p型的杂质离子，形成p型的晕注入区域。之后，除去覆盖pMOS区域的抗蚀剂，使用规定的药液(清洗液)清洗半导体基板。
接下来，用抗蚀剂覆盖nMOS区域。在该状态下，以用作栅电极部的多晶硅膜及偏移间隔物作为掩模，将p型的杂质离子注入pMOS区域，由此形成p型的扩展注入区域。另外，使用倾斜离子注入法，注入n型杂质离子，由此形成n型的晕注入区域。之后，除去覆盖nMOS区域的抗蚀剂，使用规定的药液清洗半导体基板。
接下来，在用作n(p)沟道型MOS晶体管的栅电极部的多晶硅膜的侧面上介由偏移间隔物形成由氧化硅膜等形成的侧壁间隔物(sidewall spacer)。然后，以用作栅电极部的多晶硅膜、偏移间隔物及侧壁间隔物作为掩模，将n(p)型杂质离子注入nMOS(pMOS)区域，由此在nMOS(pMOS)区域形成n(p)型源·漏极注入区域。之后，施行规定的热处理，使n(p)型扩展注入区域及源·漏极注入区域的杂质离子热扩散，由此分别形成n(p)型扩展区域及源·漏极区域。如上所述，形成n(p)沟道型MOS晶体管的主要部分。
近年来，为了应对电子设备的高性能化和低耗电化，需要在CMOS晶体管中提高电流驱动能力。为了提高电流驱动能力，需要使栅极绝缘膜变薄。作为栅极绝缘膜，适用氧化硅膜(SiO2)或氧氮化硅膜(SiON)，但使所述栅极绝缘膜薄膜化时，存在由隧道现象引起栅极漏电流增加的问题。
为了解决上述问题，正在开发应用介电常数高于SiO2膜和SiON膜的绝缘膜(High-k膜)作为栅极绝缘膜、应用由规定功函数的金属材料形成的金属膜的栅电极部作为栅电极部。典型的例子为适用HfO2膜、HfON膜及HfSiON膜等铪类氧化膜等作为High-k膜，适用氮化钛(TiN)等作为金属材料。
即使在具备了上述具有High-k膜和金属膜的栅电极部的CMOS晶体管中，也能与上述CMOS晶体管同样地形成偏移间隔物，形成扩展区域和晕区域。需要说明的是，作为公开了具有扩展区域等的半导体器件的文献，例如有专利文献1～6。
专利文献1：日本特开2000-114522号公报
专利文献2：日本特开2008-117848号公报
专利文献3：日本特开2008-60538号公报
专利文献4：日本特开2007-220755号公报
专利文献5：日本特开2007-67425号公报
专利文献6：日本特开2007-305889号公报
发明内容
但是，在具有使金属膜层合在High-k膜上的栅电极部的CMOS晶体管中，存在下述问题。
CMOS晶体管中，首先，在n(p)MOS区域的栅电极部的侧面上形成偏移间隔物。然后，形成n沟道型MOS晶体管的扩展注入区域等时，pMOS区域被抗蚀剂覆盖，以nMOS区域的栅电极部的侧面上形成的偏移间隔物作为掩模，将n型杂质离子导入nMOS区域。之后，通过灰化除去覆盖pMOS区域的抗蚀剂，使用规定的药液(清洗液)清洗半导体基板的表面。
另一方面，形成p沟道型MOS晶体管的扩展注入区域等时，nMOS区域被抗蚀剂覆盖，以pMOS区域的栅电极部的侧面上形成的偏移间隔物作为掩模，将p型杂质离子导入pMOS区域。之后，通过灰化除去覆盖nMOS区域的抗蚀剂，使用规定的药液清洗半导体基板的表面。
因此，注入用于形成扩展注入区域等的离子后通过清洗，以在栅电极部的侧面上偏移间隔物露出的方式，将nMOS区域和pMOS区域暴露在规定的药液中至少2次。另外，在形成多个具有不同阈值电压的MOS晶体管时，由于对应各自的MOS晶体管进行多次离子注入，所以暴露在药液中的次数进一步增加。此时，有时由氧化硅膜形成的偏移间隔物被药液蚀刻，偏移间隔物变薄。
因此，有时药液从上述变薄了的偏移间隔物渗透至栅电极部的金属膜，药液与金属膜的金属反应，金属膜的一部分消失。另外，通过使偏移间隔物变薄，有时以偏移间隔物等作为掩模注入的杂质离子(扩展注入区域或晕注入区域)的分布发生变化。结果，存在不能得到期望的MOS晶体管特性的问题。
本发明是为了解决上述问题而完成的，目的之一在于提供具有耐药液性优异的栅电极部的半导体器件的制造方法，其他目的在于提供上述半导体器件。
本发明的一个半导体器件的制造方法具有以下工序。在半导体基板的主表面上的第1区域内，以在具有规定介电常数的第1电介质膜上层合具有规定功函数的第1金属膜的方式形成第1栅电极部。在半导体基板的主表面上的第2区域内，以在具有规定介电常数的第2电介质膜上层合具有规定功函数的第2金属膜的方式形成第2栅电极部。形成含有第1氮化硅膜的第1保护膜来覆盖第1栅电极部的侧面及第2栅电极部的侧面。第1保护膜中，以位于第1栅电极部的侧面上的第1保护膜的部分作为第1偏移间隔物，以该第1偏移间隔物作为掩模导入第1导电型杂质，由此在第1区域形成第1扩展注入区域。形成第1扩展注入区域后，清洗半导体基板。以在氧化硅膜上层合第2氮化硅膜的方式，在第1保护膜的表面上形成第2保护膜。第1保护膜及第2保护膜中，以位于第2栅电极部的侧面上的第1保护膜的部分及第2保护膜的部分作为第2偏移间隔物，以第2偏移间隔物作为掩模导入第2导电型杂质，由此在第2区域形成第2扩展注入区域。形成第2扩展注入区域后，清洗半导体基板。在第1栅电极部的侧面上介由第1保护膜及第2保护膜形成第1侧壁间隔物，同时在第2栅电极部的侧面上介由第1保护膜及第2保护膜形成第2侧壁间隔物。通过以第1侧壁间隔物作为掩模导入第1导电型杂质，在第1区域形成第1源·漏极注入区域。通过以第2侧壁间隔物作为掩模导入第2导电型的杂质，在第2区域内形成第2源·漏极注入区域。通过施行规定的热处理，使第1扩展注入区域、第2扩展注入区域、第1源·漏极注入区域及第2源·漏极注入区域的各自的杂质热扩散，分别形成第1扩展区域、第2扩展区域、第1源·漏极区域及第2源·漏极区域。
本发明的一个半导体器件包括：第1导电型的1对第1源·漏极区域、第1导电型的1对第1扩展区域、第1栅电极部、第2导电型的1对第2源·漏极区域、第2导电型的1对第2扩展区域、第2栅电极部、第1保护膜、第2保护膜、第1侧壁间隔物及第2侧壁间隔物。形成第1导电型的1对第1源·漏极区域，使其在半导体基板的主表面上的第1区域以第1间隔被隔开。形成第1导电型的1对第1扩展区域，使其在被1对第1源·漏极区域夹持的第1区域的部分以比第1间隔窄的第2间隔被隔开。第1栅电极部以在具有规定介电常数的第1电介质膜上层合具有规定功函数的第1金属膜的方式形成于被1对第1扩展区域夹持的第1区域的部分上。第2导电型的1对第2源·漏极区域形成于半导体基板的主表面上的第2区域，使其以第3间隔被隔开。第2导电型的1对第2扩展区域形成于被1对第2源·漏极区域夹持的第2区域的部分，使其以比第3间隔窄的第4间隔被隔开。第2栅电极部以在具有规定介电常数的第2电介质膜上层合具有规定功函数的第2金属膜的方式形成于被1对第2扩展区域夹持的第2区域的部分上。形成第1保护膜来分别覆盖第1栅电极部的侧面及第2栅电极部的侧面，所述第1保护膜包括第1氮化硅膜。第2保护膜以依次层合氧化硅膜和第2氮化硅膜的方式形成于第1保护膜的表面上。第1侧壁间隔物介由第1保护膜及第2保护膜形成在第1栅电极部的侧面上。第2侧壁间隔物介由第1保护膜及第2保护膜形成在第2栅电极部的侧面上。分别形成1对第1扩展区域使其在远离第1栅电极部的方向延伸，以相对于半导体基板的位置向第1栅电极部侧隔开基于热扩散长度的距离的规定位置作为第1端部，所述半导体基板的位置位于第1栅电极部的侧面上的第1保护膜的表面正下方。分别形成1对第2扩展区域使其在远离第2栅电极部的方向延伸，以相对于半导体基板的位置向第2栅电极部侧隔开基于热扩散长度的距离的规定位置作为第2端部，所述半导体基板的位置位于第2栅电极部的侧面上的第2保护膜的表面正下方。分别形成1对第1源·漏极区域使其在远离第1栅电极部的方向延伸，以相对于半导体基板的位置向第1栅电极部侧隔开基于热扩散长度的距离的、第1端部和上述位置之间的规定位置作为第3端部，所述半导体基板的位置位于第1栅电极部的侧面上的第1侧壁间隔物的表面正下方。分别形成1对第2源·漏极区域使其在远离第2栅电极部的方向延伸，以相对于半导体基板的位置向第2栅电极部侧隔开基于热扩散长度的距离的、第2端部和上述位置之间的规定位置作为第4端部，所述半导体基板的位置位于第2栅电极部的侧面上的第2侧壁间隔物的表面正下方。
根据本发明的半导体器件的制造方法，在形成第1区域的第1扩展注入区域后的清洗中，第1栅电极部及第2栅电极部被包括第1氮化硅膜的第1保护膜保护，在形成第2区域的第2扩展注入区域后的清洗中，第1栅电极部及第2栅电极部被在氧化硅膜上层合了第2氮化硅膜的第2保护膜保护。
根据本发明的半导体器件，第1栅电极部及第2栅电极部利用包括第1氮化硅膜的第1保护膜、和在氧化硅膜上层合了第2氮化硅膜的第2保护膜，被层合了第1氮化硅膜、氧化硅膜及第2氮化硅膜的层合膜保护。
附图说明
[图1]为表示扩展注入的截面图，用于说明本发明的各实施方式的偏移间隔物与侧壁间隔物的不同。
[图2]为表示源·漏极注入的截面图，用于说明本发明的各实施方式的偏移间隔物与侧壁间隔物的不同。
[图3]为表示由热处理引起扩展注入区域的杂质和源·漏极注入区域的杂质热扩散的截面图，用于说明本发明的各实施方式的偏移间隔物与侧壁间隔物的不同。
[图4]为表示本发明的实施方式1的半导体器件的制造方法的一个工序的截面图。
[图5]为表示在同一实施方式中、图4所示的工序后进行的工序的截面图。
[图6]为表示在同一实施方式中、图5所示的工序中的栅电极部的氧化情况的放大截面图。
[图7]为表示在同一实施方式中、在图5所示的工序后进行的工序的截面图。
[图8]为表示在同一实施方式中、在图7所示的工序后进行的工序的截面图。
[图9]为表示在同一实施方式中、在图8所示的工序后进行的工序的截面图。
[图10]为表示在同一实施方式中、在图9所示的工序后进行的工序的截面图。
[图11]为表示在同一实施方式中、在图10所示的工序后进行的工序的截面图。
[图12]为表示在同一实施方式中、在图11所示的工序后进行的工序的截面图。
[图13]为表示在同一实施方式中、在图12所示的工序后进行的工序的截面图。
[图14]为表示在同一实施方式中、在图13所示的工序后进行的工序的截面图。
[图15]为表示在同一实施方式中、在图14所示的工序后进行的工序的截面图。
[图16]为表示在同一实施方式中、在图15所示的工序后进行的工序的截面图。
[图17]为表示在同一实施方式中、在图16所示的工序后进行的工序的截面图。
[图18]为表示在同一实施方式中、在图17所示的工序后进行的工序的截面图。
[图19]为表示在同一实施方式中、在图18所示的工序后进行的工序的截面图。
[图20]为表示在同一实施方式中、在图19所示的工序后进行的工序的截面图。
[图21]为表示比较例的半导体器件的制造方法的一个工序。
[图22]为表示在图21所示的工序后进行的工序的截面图。
[图23]为表示在图22所示的工序后进行的工序的截面图。
[图24]为表示在图23所示的工序后进行的工序的截面图。
[图25]为表示在图24所示的工序后进行的工序的截面图。
[图26]为表示在图25所示的工序后进行的工序的截面图。
[图27]为表示在同一实施方式中栅极漏电流和栅极长的关系的图。
[图28]为表示本发明的实施方式2的半导体器件的制造方法的一个工序的截面图。
[图29]为表示在同一实施方式中、在图28所示的工序后进行的工序的截面图。
[图30]为表示在同一实施方式中、在图29所示的工序后进行的工序的截面图。
[图31]为表示在同一实施方式中、在图30所示的工序后进行的工序的截面图。
[图32]为表示在同一实施方式中、在图31所示的工序后进行的工序的截面图。
[图33]为表示在同一实施方式中、在图32所示的工序后进行的工序的截面图。
[图34]为表示在同一实施方式中、在图33所示的工序后进行的工序的截面图。
[图35]为表示在同一实施方式中、在图34所示的工序后进行的工序的截面图。
[图36]为表示在同一实施方式中、在图35所示的工序后进行的工序的截面图。
[图37]为表示在同一实施方式中、在图36所示的工序后进行的工序的截面图。
[图38]为表示本发明的实施方式3的半导体器件的制造方法的一个工序的截面图。
[图39]为表示在同一实施方式中、在图38所示的工序后进行的工序的截面图。
[图40]为表示在同一实施方式中、在图39所示的工序后进行的工序的截面图。
[图41]为表示在同一实施方式中、在图40所示的工序后进行的工序的截面图。
[图42]为表示在同一实施方式中、在图41所示的工序后进行的工序的截面图。
[图43]为表示本发明的实施方式4的半导体器件的制造方法的一个工序的截面图。
[图44]为表示在同一实施方式中、在图43所示的工序后进行的工序的截面图。
[图45]为表示在同一实施方式中、在图44所示的工序后进行的工序的截面图。
[图46]为表示在同一实施方式中、在图45所示的工序后进行的工序的截面图。
[图47]为表示在同一实施方式中、在图46所示的工序后进行的工序的截面图。
[图48]为表示在同一实施方式中、在图47所示的工序后进行的工序的截面图。
[图49]为表示在同一实施方式中、在图48所示的工序后进行的工序的截面图。
[图50]为表示在同一实施方式中、在图49所示的工序后进行的工序的截面图。
[图51]为表示本发明的实施方式5的半导体器件的制造方法的一个工序的截面图。
[图52]为表示在同一实施方式中、在图51所示的工序后进行的工序的截面图。
[图53]为表示在同一实施方式中、在图52所示的工序后进行的工序的截面图。
[图54]为表示在同一实施方式中、在图53所示的工序后进行的工序的截面图。
[图55]为表示在同一实施方式中、在图54所示的工序后进行的工序的截面图。
[图56]为表示在同一实施方式中、在图55所示的工序后进行的工序的截面图。
[图57]为表示在同一实施方式中、在图56所示的工序后进行的工序的截面图。
[图58]为表示在同一实施方式中、在图57所示的工序后进行的工序的截面图。
[图59]为表示在同一实施方式中、在图58所示的工序后进行的工序的截面图。
[图60]为表示在同一实施方式中、在图59所示的工序后进行的工序的截面图。
[图61]为表示在同一实施方式中、在图60所示的工序后进行的工序的截面图。
[图62]为表示在同一实施方式中、在图61所示的工序后进行的工序的截面图。
[图63]为表示在同一实施方式中、在图62所示的工序后进行的工序的截面图。
[图64]为表示在同一实施方式中、在图63所示的工序后进行的工序的截面图。
[图65]为表示在同一实施方式中、在图64所示的工序后进行的工序的截面图。
[图66]为表示在同一实施方式中、在图65所示的工序后进行的工序的截面图。
[图67]为表示在同一实施方式中、在图66所示的工序后进行的工序的截面图。
[图68]为表示在同一实施方式中、在图67所示的工序后进行的工序的截面图。
[图69]为表示在本发明的各实施方式中侧壁间隔物的结构的第1截面图。
[图70]为表示在本发明的各实施方式中侧壁间隔物的结构的第2截面图。
[图71]为表示在本发明的各实施方式中侧壁间隔物的结构的第3截面图。
[图72]为表示在本发明的各实施方式中侧壁间隔物的结构的第4截面图。
具体实施方式
本发明的半导体器件的特征在于，形成于MOS晶体管的栅电极部的侧面上的保护膜的结构，该保护膜具有作为偏移间隔物的功能。因此，首先针对所述偏移间隔物与通常形成于栅电极部的侧面上的侧壁间隔物的不同进行说明。
首先，如图1所示，偏移间隔物与栅电极部一同用作形成扩展注入区域时的注入掩模。在半导体基板1的主表面上形成n沟道型MOS晶体管的nMOS区域R1中，首先，在栅电极部11a的侧面上形成由氮化硅膜形成的偏移间隔物21a。然后，在该状态下，以偏移间隔物21a和栅电极部11a作为掩模，注入n型杂质离子，由此形成扩展注入区域23a，另外，通过倾斜地注入p型杂质离子，形成晕注入区域24a。
另一方面，在半导体基板1的主表面上形成p沟道型MOS晶体管的pMOS区域R2中，在栅电极部11b的侧面上形成由含有氮化硅膜的层合膜形成的偏移间隔物21b。然后，在该状态下，以偏移间隔物21b和栅电极部11b作为掩模，注入p型杂质离子，由此形成扩展注入区域23b，另外，通过倾斜地注入n型杂质离子，形成晕注入区域24b。
接下来，如图2所示，侧壁间隔物与栅电极部及偏移间隔物一同作为形成源·漏极注入区域时的注入掩模。在nMOS区域R1内，在栅电极部11a的侧面上介由偏移间隔物21a形成侧壁间隔物31a。然后，在该状态下，以侧壁间隔物31a、偏移间隔物21a及栅电极部11a作为掩模，注入n型杂质离子，由此形成源·漏极注入区域33a。
另一方面，在pMOS区域R2中，在栅电极部11b的侧面上介由偏移间隔物21b形成侧壁间隔物31b。然后，在该状态下，以侧壁间隔物31b、偏移间隔物21b及栅电极部11b作为掩模，注入p型杂质离子，由此形成源·漏极注入区域33b。
接下来，如图3所示，通过施行规定的热处理，扩展注入区域23a、23b、晕注入区域24a、24b及源·漏极注入区域33a、33b的杂质离子在半导体基板1中扩散(参见箭头)，在nMOS区域R1中，形成扩展区域25a、晕区域26a及源·漏极区域35a，在pMOS区域R2中，形成扩展区域25b、晕区域26b及源·漏极区域35b。因此，在nMOS区域R1中形成n沟道型MOS晶体管T1，在pMOS区域R2中形成p沟道型MOS晶体管T2。
通过杂质离子热扩散，分别形成1对第1扩展区域25a使其在远离第1栅电极部11a的方向延伸，以相对于半导体基板1的位置E1向第1栅电极部11a侧隔开基于热扩散长度的距离的位置作为第1端部E2，所述位置E1位于第1栅电极部11a的侧面上的偏移间隔物21a(下述第1保护膜16a)的表面正下方。
另外，分别形成1对第2扩展区域25b使其在远离第2栅电极部11b的方向延伸，以相对于半导体基板1的位置E3向第2栅电极部11b侧隔开基于热扩散长度的距离的位置作为第2端部E4，所述位置E3位于第2栅电极部11b的侧面上的偏移间隔物21b(下述第2保护膜20b)的表面正下方。
进而，分别形成1对第1源·漏极区域35a使其在远离第1栅电极部11a的方向延伸，以相对于半导体基板1的位置S1向第1栅电极部11a侧隔开基于热扩散长度的距离的、第1端部E2和位置S1之间的规定位置作为第3端部S2，所述位置S1位于第1栅电极部11a的侧面上的第1侧壁间隔物31a的表面正下方。
然后，分别形成1对第2源·漏极区域35b使其在远离第2栅电极部11b的方向延伸，以相对于半导体基板1的位置S3向第2栅电极部11b侧隔开基于热扩散长度的距离的、第2端部E4和位置S3之间的规定位置作为第4端部S4，所述位置S3位于第2栅电极部11b的侧面上的第2侧壁间隔物31b的表面正下方。
如上所述，偏移间隔物21a、21b作为形成扩展注入区域23a、23b等时的注入掩模发挥作用，侧壁间隔物31a、31b作为形成源·漏极注入区域33a、33b时的注入掩模发挥作用。从结构上而言，偏移间隔物21a、21b位于侧壁间隔物31a、31b和栅电极部11a、11b之间。另外，偏移间隔物21a、21b的厚度为数nm(约2～6nm左右)，侧壁间隔物31a、31b的厚度为数10nm(约20～25nm左右)。
如下所述，作为具有上述偏移间隔物的功能的保护膜，通过形成含有氮化硅膜的保护膜，能够提高对药液的耐受性，抑制由药液引起的保护膜的蚀刻，能够阻止药液到达栅电极部的金属膜。另外，通过使用n沟道型MOS晶体管和p沟道型MOS晶体管改变偏移间隔物的厚度(层合数)，可以形成与n沟道型MOS晶体管和p沟道型MOS晶体管的各特性相适应的扩展区域等。
以下，针对具有上述偏移间隔物的功能的保护膜的半导体器件(CMOS晶体管)进行具体说明。需要说明的是，以下说明的附图中，为了简化而在图中未示出晕区域。
(实施方式1)
此处，说明具备MOS晶体管的半导体器件，所述MOS晶体管的栅电极部的表面被氧化，并且在所述氧化了的栅电极部的侧面上形成了包含氮化硅膜的保护膜作为用作偏移间隔物的保护膜。
如图4所示，在半导体基板1的nMOS区域R1中，以在界面层(Inter Layer、中间层)3a上层合具有规定介电常数的High-k膜5a、具有规定功函数的金属膜7a及多晶硅膜9a的方式形成n沟道型MOS晶体管的栅电极部11a。另一方面，在半导体基板1的pMOS区域R2中，以在界面层3b上层合具有规定介电常数的High-k膜5b、具有规定功函数的金属膜7b及多晶硅膜9b的方式形成p沟道型MOS晶体管的栅电极部11b。
此处，例如可以使用SiO或SiON等的膜作为界面层3a、3b，例如可以应用HfSiON、HfON或HfO2等铪类的High-k膜作为High-k膜5a、5b。另外，为了调节n沟道型MOS晶体管的阈值电压，在nMOS区域R1的High-k膜5a上形成LaO或La等盖膜(cap film)(图中未示出)。为了调节p沟道型MOS晶体管的阈值电压，在pMOS区域R2的High-k膜5b上形成AlO或Al等的盖膜(图中未示出)。
另外，作为金属膜的材料，可以使用钛(Ti)、钽(Ta)、镍(Ni)、锆(Zr)、钌(Ru)、钴(Co)、钨(W)等过渡金属、或氮化钛(TiN)等氮化金属。为了调节n沟道型MOS晶体管的阈值电压和p沟道型MOS晶体管的阈值电压，可以在金属膜7a和金属膜7b中使用不同的材料。
栅电极部11a、11b图案形成后，除去用作该图案形成的掩模的抗蚀剂(图中未示出)。此时，如图5所示，通过在氧等离子体的气氛中除去抗蚀剂，在栅电极部11a、11b的表面上形成氧化层13a、13b。如图6所示，在上述氧化层13a、13b中包含氧化High-k膜5a、5b的铪类氧化层14a、氧化金属膜7a、7b的金属氧化层14b(例如钛类氧化层)及氧化多晶硅膜9a、9b的硅类氧化层14c。需要说明的是，所述铪类氧化层14a、金属氧化层14b及硅氧化层14c也有时通过将High-k膜5a、5b、金属氧化层14b及多晶硅膜9a、9b暴露在空气中的氧中形成。
接下来，如图7所示，在半导体基板1上形成膜厚约数nm左右的氮化硅膜15来覆盖氧化层13a、13b。如上所述，在nMOS区域R1中，由氧化层13a和氮化硅膜15(15a)形成保护栅电极部11a的第1保护膜16a，在pMOS区域R2中，由氧化层13b和氮化硅膜15(15b)形成保护栅电极部11b的第1保护膜16b。
接下来，如图8所示，以露出nMOS区域R1、覆盖pMOS区域R2的方式形成抗蚀剂图案81。在nMOS区域R1中，第1保护膜16a中，位于栅电极部11a的侧面上的第1保护膜16a的部分、即氧化层13a的部分和氮化硅膜15a的部分用作偏移间隔物21a。
接下来，通过以上述偏移间隔物21a和栅电极部11a作为掩模，注入(箭头)例如砷(As)或磷(P)等n型的杂质离子，从半导体基板1的表面到规定深度形成n型的扩展注入区域23a。另外，通过倾斜地注入铟(In)、氟化硼(BF2)或硼(B)等p型的杂质离子，可以形成p型的晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案81。接下来，如图9所示，使用氨类药液等清洗已除去抗蚀剂图案81的半导体基板1。此时，在nMOS区域R1中，第1保护膜16a被暴露在药液中，在pMOS区域R2中，第1保护膜16b被暴露在药液中(参见箭头)。
接下来，如图10所示，通过在氧等离子体气氛中氧化氮化硅膜15a、15b的表面，形成膜厚约1～2nm左右的氧化硅膜17。接下来，如图11所示，在半导体基板1上形成氮化硅膜19来覆盖氧化硅膜17。接下来，如图12所示，以氧化硅膜17作为蚀刻阻挡膜，在氮化硅膜19上施行各向异性蚀刻，由此残留位于栅电极部11a、11b的侧面上的氮化硅膜19，除去位于其他部分的氮化硅膜19。
在nMOS区域R1中，由氧化硅膜17a和氮化硅膜19a形成进一步覆盖第1保护膜16a的第2保护膜20a，在pMOS区域R2中，由氧化硅膜17b和氮化硅膜19b形成进一步覆盖第1保护膜16b的第2保护膜20b。
接下来，如图13所示，以覆盖nMOS区域R1、露出pMOS区域R2的方式形成抗蚀剂图案82。在pMOS区域R2中，第1保护膜20a及第2保护膜20b中，位于栅电极部11b的侧面上的第1保护膜16b的部分及第2保护膜20b的部分即氧化层13b、氮化硅膜15b、氧化硅膜17b及氮化硅膜19b的各自的部分用作偏移间隔物21b。
接下来，以上述偏移间隔物21b和栅电极部11b作为掩模，注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型杂质离子，由此从半导体基板1的表面至规定的深度形成p型的扩展注入区域23b。另外，通过注入砷(As)或磷(P)等n型杂质离子，形成晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案82。接下来，如图14所示，使用氨类药液等清洗已除去抗蚀剂图案82的半导体基板1。此时，nMOS区域R1中，第2保护膜20a被暴露在药液中，pMOS区域R2中，第2保护膜20b被暴露在药液中(参见箭头)。此时，使用氨类药液等完全除去没有被氮化硅膜19a、19b覆盖的氧化硅膜17a、17b，或使其变得比被氮化硅膜19a、19b覆盖的部分薄。需要说明的是，图14表示完全除去了没有被氮化硅膜19a、19b覆盖的氧化硅膜17a、17b的情况。
接下来，如图15所示，在半导体基板1上形成氧化硅膜27来覆盖栅电极部11a、11b。接下来，在半导体基板1上形成氮化硅膜28来覆盖该氧化硅膜27。接下来，如图16所示，以在栅电极部11a的侧面上残留氮化硅膜28a及氧化硅膜27a、同时在栅电极部11b的侧面上残留氮化硅膜28b及氧化硅膜27b的方式，在氮化硅膜28和氧化硅膜27上施行各向异性蚀刻，由此除去位于半导体基板1的表面上的氮化硅膜28和氧化硅膜27。需要说明的是，此时，氮化硅膜15a、15b也进行各向异性蚀刻，使其一部分被除去，可以将氧化硅膜13a、13b作为蚀刻的阻挡残留，也可以除去氧化硅膜13a、13b的一部分，露出栅电极部11a、11b和源·漏极区域23a、23b。图16中表示氧化硅膜13a、13b残留的状态。
于是，在nMOS区域R1中，在栅电极部11a的侧面上形成由氮化硅膜28a和氧化硅膜27a形成的侧壁间隔物31a(参见图17)，在pMOS区域R2中，在栅电极部11b的侧面上形成由氮化硅膜28b和氧化硅膜27b形成的侧壁间隔物31b(参见图18)。
接下来，如图17所示，以露出nMOS区域R1、覆盖pMOS区域R2的方式形成抗蚀剂图案83。接下来，以侧壁间隔物31a等作为掩模，注入(箭头)例如砷(As)或磷(P)等n型杂质离子，由此在nMOS区域R1中，从半导体基板1的表面至规定的深度形成n型源·漏极注入区域33a。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案83。接下来，使用氨类药液等清洗已除去抗蚀剂图案83的半导体基板1。此时，完全除去没有被氮化硅膜15a、15b等覆盖的氧化硅膜13a、13b、或者使其变得比被氮化硅膜覆盖的部分薄，之后，与空气中的氧接触时，完全除去氧化硅膜的部分中，在该部分再次形成氧化膜。需要说明的是，在下个工序的图18中，表示再次形成的氧化硅膜。
接下来，如图18所示，以覆盖nMOS区域R1、露出pMOS区域R2的方式形成抗蚀剂图案84。接下来，以侧壁间隔物31b等作为掩模，注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型的杂质离子，由此在pMOS区域R2中，从半导体基板1的表面至规定的深度形成p型的源·漏极注入区域33b。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案84。接下来，使用氨类药液等清洗已除去抗蚀剂图案84的半导体基板1。即使在这种情况下，也完全除去没有被氮化硅膜15a、15b等覆盖的氧化硅膜13a、13b、或者使其变得比被氮化硅膜覆盖的部分薄，之后，与空气中的氧接触时，在完全除去氧化硅膜的部分中，在该部分再次形成氧化膜。在下个工序的图19中，表示再次形成的氧化硅膜。
接下来，如图19所示，施行规定的热处理，使注入扩展注入区域23a、23b及源·漏极注入区域33a、33b的杂质离子热扩散，由此在nMOS区域R1中形成晕区域(图中未示出)、扩展区域25a及源·漏极区域35a。另一方面，在pMOS区域R2中，形成晕区域(图中未示出)、扩展区域25b及源·漏极区域35b。
之后，通过自对准硅化物技术，在栅电极部11a、11b的多晶硅膜9a、9b的表面和其附近的区域形成金属硅化物层37a、37b，在源·漏极区域35a、35b的表面和其附近的区域形成金属硅化物层38a、38b。此时，作为金属硅化物层37a、37b、38a、38b的材料，例如可以使用NiSi或NiPtSi。于是，作为CMOS晶体管，形成n沟道型MOS晶体管T1和p沟道型MOS晶体管T2的主要部分。
接下来，用与比较例的关系说明由上述半导体器件(制造方法)产生的作用效果。首先，说明所述比较例的半导体器件的制造方法。如图21所示，在半导体基板101的nMOS区域R1中，在栅极绝缘膜103a上形成由多晶硅膜109a形成的n沟道型MOS晶体管的栅电极部111a。另一方面，在半导体基板101的pMOS区域R2中，在栅极绝缘膜103b上形成由多晶硅膜109b形成的p沟道型MOS晶体管的栅电极部111b。
接下来，如图22所示，在半导体基板101上形成氧化硅膜113来覆盖栅电极部111a、111b。接下来，如图23所示，以在栅电极部111a的侧面上残留氧化硅膜113a、同时在栅电极部111b的侧面上残留氧化硅膜113b的方式，在氧化硅膜113上施行各向异性蚀刻，由此除去位于半导体基板101的表面上的氧化硅膜113。
接下来，如图24所示，以露出nMOS区域R1、覆盖pMOS区域R2的方式形成抗蚀剂图案181。在nMOS区域R1中，位于栅电极部111a的侧面上的氧化硅膜113a用作偏移间隔物121a。接下来，以该偏移间隔物121a和栅电极部111a作为掩模，注入(箭头)n型杂质离子，由此从半导体基板101的表面至规定深度形成n型的扩展注入区域123a。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案181。然后，使用氨类药液等清洗已除去抗蚀剂图案181的半导体基板101。
接下来，如图25所示，以覆盖nMOS区域R1、露出pMOS区域R2的方式形成抗蚀剂图案182。在pMOS区域R2中，位于栅电极部111b的侧面上的氧化硅膜113b用作偏移间隔物121b。接下来，以该偏移间隔物121b和栅电极部111b作为掩模，注入(箭头)p型杂质离子，由此从半导体基板101的表面至规定的深度形成p型扩展注入区域123b。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案182。接下来，使用氨类药液等清洗已除去抗蚀剂图案182的半导体基板101。
接下来，在半导体基板101上依次形成氧化硅膜及氮化硅膜(图中未示出)来覆盖栅电极部111a、111b。然后，以在栅电极部111a及栅电极部111b的各自的侧面上残留氮化硅膜及氧化硅膜的方式，在氮化硅膜和氧化硅膜上施行各向异性蚀刻，由此除去位于半导体基板101的表面上的氮化硅膜和氧化硅膜。
于是，在nMOS区域R1中，在栅电极部111a的侧面上形成由氮化硅膜128a和氧化硅膜127a形成的侧壁间隔物131a，在pMOS区域R2中，在栅电极部111b的侧面上形成由氮化硅膜128b和氧化硅膜127b形成的侧壁间隔物131b(参见图26)。
接下来，以侧壁间隔物131a等作为掩模，将n型杂质离子注入nMOS区域R1，由此从半导体基板101的表面至规定的深度形成n型源·漏极注入区域。另一方面，以侧壁间隔物131b等作为掩模，将p型杂质离子注入pMOS区域R2，由此从半导体基板101的表面至规定的深度形成p型源·漏极注入区域。
之后，如图26所示，通过施行规定的热处理，被注入扩展注入区域及源·漏极注入区域的杂质离子进行热扩散，由此在nMOS区域R1中形成扩展区域125a及源·漏极区域135a，在pMOS区域R2中形成扩展区域125b及源·漏极区域135b。
之后，在栅电极部111a、111b形成金属硅化物层137a，在源·漏极区域135a、135b形成金属硅化物层138a、138b。如上所述，形成n沟道型MOS晶体管和p沟道型MOS晶体管的主要部分。
比较例的半导体器件中，作为形成扩展注入区域等时用作注入掩模的偏移间隔物，在nMOS区域R1中，位于栅电极部111a的侧面上的氧化硅膜113a用作偏移间隔物121a(参见图24)。另一方面，在pMOS区域R2中，位于栅电极部111b的侧面上的氧化硅膜113b用作偏移间隔物121b(参见图25)。
然后，分别除去抗蚀剂图案181和抗蚀剂图案182后，在使用药液清洗半导体基板中，上述偏移间隔物121a、121b被暴露在药液中。此时，由于偏移间隔物121a、121b由氧化硅膜113a、113b形成，所以有时偏移间隔物121a、121b被药液蚀刻，偏移间隔物121a、121b变薄。
因此，作为栅电极部，在High-k膜上层合具有规定功函数的金属膜及多晶硅膜的状态的栅电极部的情况下，有时药液和金属膜的金属反应，金属膜的一部分消失。
另外，由于偏移间隔物121a、121b变薄，有时以偏移间隔物121a、121b等作为掩模注入的杂质离子(扩展注入等)的分布发生变化。结果，比较例的半导体器件中得不到期望的MOS晶体管特性。
相对于此，根据上述半导体器件，形成nMOS区域R1的扩展注入区域23a后在清洗中，利用第1保护膜16a、16b保护栅电极部11a、11b，形成pMOS区域R2的扩展注入区域23b后在清洗中，利用第2保护膜20a、20b保护栅电极部11a、11b。
针对上述情况进行说明。首先，分别形成第1保护膜16a、16b来覆盖栅电极部11a、11b的侧面(参见图7)。然后，在nMOS区域R1中，以位于栅电极部11a的侧面上的第1保护膜16a的部分作为偏移间隔物21a，以该偏移间隔物21a作为掩模形成扩展注入区域23a后，使用氨类药液等进行半导体基板1的清洗(清洗A)(参见图9)。
进而，在第1保护膜16a、16b上分别形成第2保护膜20a、20b(参见图12)。然后，在pMOS区域R2中，以位于栅电极部11b的侧面上的第1保护膜16b的部分及第2保护膜20b的部分作为偏移间隔物21b，以该偏移间隔物21b作为掩模形成扩展注入区域23b后，使用氨类药液等进行半导体基板1的清洗(清洗B)(参见图14)。
半导体基板的清洗中使用的药液具有除去(蚀刻)氧化膜的作用。在上述半导体器件中，通过在清洗A中在直接暴露在药液中的第1保护膜16a、16b的表面上形成氮化硅膜15a、15b，能够提高对于药液的耐受性，第1保护膜16a、16b(氮化硅膜15a、15b)变得不会被蚀刻，阻止第1保护膜16a、16b变薄。另外，能够防止由于药液浸透，栅电极部11a、11b的金属膜7a、7b消失。
进而，通过阻止第1保护膜16a、16b变薄，在pMOS区域R2中，可以确保作为由第1保护膜16b和第2保护膜20b形成的偏移间隔物21b的期望的厚度，以该偏移间隔物21b作为掩模，可以形成具有期望的杂质分布的扩展注入区域23b。
另外，通过在清洗B中、于直接暴露在药液中的第2保护膜20a、20b的表面上形成氮化硅膜19a、19b，能够提高对于药液的耐受性，第2保护膜20a、20b(氮化硅膜19a、19b)不被蚀刻，阻止第2保护膜20a、20b变薄。另外，可以阻止药液向第1保护膜16a、16b以及栅电极部11a、11b浸透。
而且，通过应用氮化硅膜15a、15b、17a、17b作为形成于栅电极部11a、11b的侧面上的、具有偏移间隔物21a、21b的功能的第1保护膜16a、16b及第2保护膜20a、20b，与比较例的半导体器件的由氧化硅膜形成的偏移间隔物121a、121b相比，可以减少栅极泄漏。
此时，表示栅极漏电流的线性的图表示于图27。该图为表示栅极漏电流与栅极长度的关系的图，确保线性时，图表(实线)沿着虚线(直线)。作为栅电极部，相对于应用High-k膜和金属膜的栅电极部，用温度比较高的气相生长形成氧化硅膜时，如图表所示，随着栅极长度变短，栅极漏电流有减少的倾向，不能保持线性。认为所述栅极漏电流减少的原因为通过高温的气相生长形成氧化硅膜时，栅极绝缘膜的膜厚增加。
发明人等确认了在本半导体器件中，通过形成包含氮化硅膜15a、15b的第1保护膜16a、16b来覆盖栅电极部11a、11b，可以减少栅极漏电流。作为理由之一，认为氮化硅膜具有消除栅极绝缘膜(界面层、High-k膜)中的固定电荷的效果。另外，作为其他理由，认为通过形成氮化硅膜，可以抑制栅极绝缘膜的膜厚增加。
进而，上述半导体器件中，在n(p)MOS区域R1、R2中形成栅电极部11a、11b后，除去该栅电极部11a、11b的图案形成中使用的抗蚀剂图案时，通过暴露在氧等离子体的气氛中，在栅电极部11a、11b的表面上形成氧化层13a、13b。由此，除去上述抗蚀剂图案后使用药液清洗半导体基板，由此能够阻止栅电极部11a、11b的多晶硅膜9a、9b、金属膜7a、7b等直接被暴露在药液中，阻止药液渗透至多晶硅膜9a、9b、金属膜7a、7b等，特别是阻止金属膜7a、7b溶解析出。
另外，上述半导体器件中，在nMOS区域R1中，第1保护膜16a中位于栅电极部11a的侧面上的部分作为偏移间隔物21a，pMOS区域R2中，第1保护膜16b及第2保护膜20b中位于栅电极11b的侧面上的部分作为偏移间隔物21b。
由此，作为偏移间隔物21a、21b，通过改变它们在nMOS区域R1和pMOS区域R2的厚度(层合数)，可以精度良好地形成扩展注入区域等，所述扩展注入区域具有与n沟道MOS晶体管及p沟道MOS晶体管的各自的特性相对应的期望的杂质分布。
另外，在第1保护膜16a、16b上层合氧化硅膜17及氮化硅膜19，在该氮化硅膜19上施行蚀刻，形成第2保护膜20a、20b时，可以在氧化硅膜17露出的时刻检测氧化硅膜17的信号，由此可以抑制过度的蚀刻。
然后，通过抑制氮化硅膜的过度蚀刻，可以在半导体基板1的表面上残留第1保护膜16a、16b的氮化硅膜15a、15b。由此，在pMOS区域R2形成扩展注入区域23b时，可以抑制半导体基板1的表面由于离子注入而受到破坏。
另外，在nMOS区域R1中形成扩展注入区域23a时，通过在半导体基板1的表面上形成第1保护膜16a，也可以抑制半导体基板1的表面由于离子注入而受到破坏。
如上所述，通过在半导体基板1的表面上残留第1保护膜16a、16b，使得第1保护膜16a、16b包括沿着栅电极部11a、11b的侧面形成的部分(部分A)、和从其下端部沿着半导体基板的表面在远离栅电极部11a、11b的方向延伸的部分(部分B)。另外，第2保护膜20a、20b在第1保护膜16a、16b的部分A上以规定的膜厚形成。
另外，在nMOS区域R1中，以第1保护膜16a作为偏移间隔物21a注入的1对扩展注入区域23a中的杂质离子通过热处理热扩散。由此，在完成的半导体器件中，分别形成1对扩展区域25a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第1端部)，所述半导体基板1的位置位于栅电极部11a的侧面上的第1保护膜16a的表面正下方。
另一方面，在pMOS区域R2中，以第1保护膜16b及第2保护膜20b作为偏移间隔物21b注入的1对扩展注入区域23b中的杂质离子通过热处理热扩散。由此，在完成的半导体器件中，分别形成1对扩展区域25b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第2端部)，所述半导体基板1的位置位于栅电极部11b的侧面上的第2保护膜20b的表面正下方。
进而，在nMOS区域R1中，以侧壁间隔物31a作为掩模注入的1对源·漏极注入区域33a中的杂质离子通过热处理热扩散。由此，在完成的半导体器件中，分别形成1对源·漏极区域35a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置(位置A)向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第3端部)，所述位置A位于栅电极部11a的侧面上的侧壁间隔物31a的表面正下方。所述第3端部位于位置A和第1端部之间。
另一方面，在pMOS区域R2中，以侧壁间隔物31b作为掩模注入的1对源·漏极注入区域33b中的杂质离子通过热处理热扩散。由此，在完成的半导体器件中，分别形成1对源·漏极区域35b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置(位置B)向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第4端部)，所述位置B位于栅电极部11b的侧面上的侧壁间隔物31b的表面正下方。所述第4端部位于位置B和第2端部之间。
另外，作为完成的半导体器件，通过在栅电极部11a、11b的侧面上形成第1保护膜16a、16b、和第2保护膜20a、20b，栅电极部11a、11b的侧面被层合有氮化硅膜15a、15b、氧化硅膜17a、17b及氮化硅膜19a、19b的层合膜保护，所述第1保护膜16a、16b在表面上形成有氮化硅膜15a、15b，所述第2保护膜20a、20b层合有氧化硅膜17a、17b和氮化硅膜19a、19b，。
(实施方式2)
此处，针对具有MOS晶体管的半导体器件进行说明，所述MOS晶体管在栅电极部的侧面上形成有含有氮化硅膜的保护膜作为用作偏移间隔物的保护膜。
如图28所示，在半导体基板1的nMOS区域R1中，以在界面层3a上层合具有规定介电常数的High-k膜5a、具有规定功函数的金属膜7a及多晶硅膜9a的方式，形成n沟道型MOS晶体管的栅电极部11a。另一方面，在半导体基板1的pMOS区域R2中，以在界面层3b上层合具有规定介电常数的High-k膜5b、具有规定功函数的金属膜7b及多晶硅膜9b的方式，形成p沟道型MOS晶体管的栅电极部11b。
接下来，如图29所示，在半导体基板1上形成膜厚约数nm左右的氮化硅膜15来覆盖栅电极部11a、11b的侧面。从而，在nMOS区域R1中，形成利用氮化硅膜15(15a)保护栅电极部11a的第1保护膜16a，在pMOS区域R2中，形成利用氮化硅膜15(15b)保护栅电极部11b的第1保护膜16b。
接下来，如图30所示，以露出nMOS区域R1、覆盖pMOS区域R2的方式形成抗蚀剂图案81。在nMOS区域R1中，第1保护膜16a中，位于栅电极部11a的侧面上的第1保护膜16a的部分即氮化硅膜15a的部分用作偏移间隔物21a。
接下来，以上述偏移间隔物21a和栅电极部11a作为掩模，注入(箭头)例如砷(As)或磷(P)等n型的杂质离子，由此从半导体基板1的表面至规定深度形成n型扩展注入区域23a。另外，通过倾斜地注入铟(In)、氟化硼(BF2)或硼(B)等p型杂质离子，形成p型晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案81。接下来，如图31所示，使用氨类药液等清洗已除去抗蚀剂图案81的半导体基板1。此时，在nMOS区域R1中，第1保护膜16a被暴露在药液中，在pMOS区域R2中，第1保护膜16b被暴露在药液中(参见箭头)。
接下来，如图32所示，通过在氧等离子体气氛中氧化氮化硅膜15a、15b的表面，形成膜厚约1～2nm左右的氧化硅膜17。接下来，如图33所示，在半导体基板1上形成氮化硅膜19来覆盖氧化硅膜17。接下来，如图34所示，以氧化硅膜17作为蚀刻阻挡膜，在氮化硅膜19上施行各向异性蚀刻，由此残留位于栅电极部11a、11b的侧面上的氮化硅膜19，除去位于其他部分的氮化硅膜19。
于是，在nMOS区域R1中，由氧化硅膜17a和氮化硅膜19a形成进一步覆盖第1保护膜16a的第2保护膜20a，在pMOS区域R2中，由氧化硅膜17b和氮化硅膜19b形成进一步覆盖第1保护膜16b的第2保护膜20b。
接下来，如图35所示，在覆盖nMOS区域R1、露出pMOS区域R2的状态下形成抗蚀剂图案82。在pMOS区域R2中，第1保护膜20a及第2保护膜20b中位于栅电极部11b的侧面上的第1保护膜16b的部分及第2保护膜20b的部分，即，氮化硅膜15b、氧化硅膜17b及氮化硅膜19b的部分用作偏移间隔物21b。
接下来，以上述偏移间隔物21b和栅电极部11b作为掩模，注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型杂质离子，由此从半导体基板1的表面至规定的深度形成p型扩展注入区域23b。另外，通过注入砷(As)或磷(P)等n型杂质离子，形成晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案82。接下来，如图36所示，使用氨类药液等清洗已除去抗蚀剂图案82的半导体基板1。此时，在nMOS区域R1中，第1保护膜16a和第2保护膜20a被暴露在药液中，在pMOS区域R2中，第1保护膜16b和第2保护膜20b被暴露在药液中(参见箭头)。
之后，如图37所示，经过与上述图15～图19所示的工序同样的工序，在nMOS区域R1中形成晕区域(图中未示出)、扩展区域25a及源·漏极区域35a等，形成n沟道型MOS晶体管T1的主要部分。另一方面，在pMOS区域R2中，形成晕区域(图中未示出)、扩展区域25b及源·漏极区域35b等，形成p沟道型MOS晶体管T2的主要部分。
在上述半导体器件中，首先，在nMOS区域R1中，以位于栅电极部11a的侧面上的第1保护膜16a的部分作为偏移间隔物21a形成扩展注入区域23a后，使用氨类药液等进行半导体基板1的清洗(清洗A)。进而，在pMOS区域R2中，以位于栅电极部11b的侧面上的第1保护膜16b的部分及第2保护膜20b的部分作为偏移间隔物21b形成扩展注入区域23b后，使用氨类药液等进行半导体基板1的清洗(清洗B)。
在上述半导体器件中，通过形成耐药液性高的氮化硅膜15a、15b作为在清洗A中直接暴露在药液中的第1保护膜16a、16b，可以阻止第1保护膜16a、16b变薄。另外，可以防止由于药液浸透导致栅电极部11a、11b的金属膜7a、7b消失。
另外，通过在清洗B中直接暴露在药液中的第2保护膜20a、20b的表面上也形成耐药液性高的氮化硅膜19a、19b，可以阻止第2保护膜20a、20b变薄。另外，可以阻止药液向第1保护膜16a、16b及栅电极部11a、11b浸透。
进而，通过阻止第1保护膜16a、16b变薄，在pMOS区域R2中，可以确保作为由第1保护膜16b和第2保护膜20b形成的偏移间隔物21b的期望的厚度，以该偏移间隔物21b作为掩模，可以形成具有期望的杂质分布的扩展注入区域23b。
另外，如上所述，作为具有作为偏移间隔物21a、21b的功能的第1保护膜16a、16b及第2保护膜20a、20b，通过应用氮化硅膜15a、15b、17a、17b，可以减少栅极泄漏。
另外，通过在nMOS区域R1中形成扩展注入区域23a时，在半导体基板1的表面上形成第1保护膜16a，可以抑制半导体基板1的表面由于离子注入而受到破坏。
进而，通过在形成第2保护膜20a、20b时，抑制氮化硅膜的过度蚀刻，在半导体基板1的表面上残留第1保护膜16a、16b的氮化硅膜15a、15b，在pMOS区域R2中形成扩展注入区域23b时，也可以抑制半导体基板1的表面由于离子注入而受到破坏。
如上所述，通过在半导体基板1的表面上残留第1保护膜16a、16b，与上述半导体器件同样地，第1保护膜16a、16b包括沿着栅电极部11a、11b的侧面形成的部分(部分A)、和从部分A的下端部沿着半导体基板的表面在远离栅电极部11a、11b的方向延伸的部分(部分B)。另外，第2保护膜20a、20b在第1保护膜16a、16b的部分A上以规定的膜厚形成。
于是，通过利用热处理使杂质热扩散，在nMOS区域R1中，分别形成1对扩展区域25a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第1端部)，所述半导体基板1的位置位于栅电极部11a的侧面上的第1保护膜16a的表面正下方。
另一方面，在pMOS区域R2中，分别形成1对扩展区域25b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第2端部)，所述半导体基板1的位置位于栅电极部11b的侧面上的第2保护膜20b的表面正下方。
进而，在nMOS区域R1中，分别形成1对源·漏极区域35a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置(位置A)向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第3端部)，所述位置A位于栅电极部11a的侧面上的侧壁间隔物31a的表面正下方。所述第3端部位于位置A和第1端部之间。
另一方面，在pMOS区域R2中，分别形成1对源·漏极区域35b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置(位置B)向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第4端部)，所述位置B位于栅电极部11b的侧面上的侧壁间隔物31b的表面正下方。所述第4端部位于位置B和第2端部之间。
(实施方式3)
此处，针对具有其他MOS晶体管的半导体器件进行说明，所述其他MOS晶体管在栅电极部的侧面上形成有含有氮化硅膜的保护膜作为用作偏移间隔物的保护膜。
首先，如图38所示，经过与图28～图33所示的工序同样的工序，形成由氮化硅膜15a、15b形成的第1保护膜16a、16b来覆盖栅电极部11a、11b的侧面，然后，形成扩展注入区域23a。进而，在第1保护膜16a、16b上形成氧化硅膜17a、17b和氮化硅膜19a、19b。
接下来，如图39所示，通过在氮化硅膜19、氧化硅膜17及氮化硅膜15上施行各向异性蚀刻，残留位于栅电极部11a、11b的侧面上的氮化硅膜19等的部分，除去位于半导体基板1的表面上的、氮化硅膜19、氧化硅膜17及氮化硅膜15的部分，半导体基板1的表面露出。
如上所述，在nMOS区域R1中，由氧化硅膜17(17a)和氮化硅膜19a形成进一步覆盖第1保护膜16a的第2保护膜20a，在pMOS区域R2中，由氧化硅膜17(17b)和氮化硅膜19b形成进一步覆盖第1保护膜16b的第2保护膜20b。
接下来，如图40所示，以覆盖nMOS区域R1、露出pMOS区域R2的方式形成抗蚀剂图案82。在pMOS区域R2中，位于栅电极部11b的侧面上的第1保护膜16b及第2保护膜20b，即，氮化硅膜15b、氧化硅膜17b及氮化硅膜19b用作偏移间隔物21b。
接下来，以上述偏移间隔物21b和栅电极部11b作为掩模，通过注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型杂质离子，从半导体基板1的表面至规定深度形成p型扩展注入区域23b。另外，通过注入砷(As)或磷(P)等n型杂质离子，可以形成晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案82。接下来，如图41所示，使用氨类药液等清洗已除去抗蚀剂图案82的半导体基板1。此时，在nMOS区域R1中，第1保护膜16a和第2保护膜20a被暴露在药液中，在pMOS区域R2中，第1保护膜16b和第2保护膜20b被暴露在药液中(参见箭头)。
之后，经过与上述图15～图19所示的工序同样的工序，如图42所示，在nMOS区域R1中形成晕区域(图中未示出)、扩展区域25a及源·漏极区域35a等，形成n沟道型MOS晶体管T1的主要部分。另一方面，在pMOS区域R2中形成晕区域(图中未示出)、扩展区域25b及源·漏极区域35b等，形成p沟道型MOS晶体管T2的主要部分。
在上述半导体器件中，在pMOS区域R2形成扩展注入区域23b时半导体基板1的表面露出，由此可以在半导体基板1的表面的附近部分形成杂质浓度更高的区域作为扩展注入区域23b。
如上所述，在半导体基板1的表面上实质上不残留第1保护膜16a、16b，由此作为第1保护膜16a、16b，由沿着栅电极部11a、11b的侧面形成的部分(部分A)的下端部沿着半导体基板的表面，在远离栅电极部11a、11b的方向延伸的部分(部分B)与第2保护膜20a、20b的厚度相当。
另外，上述半导体器件中，在nMOS区域R1中，第1保护膜16a中位于栅电极部11a的侧面上的部分为偏移间隔物21a，在pMOS区域R2中，位于栅电极11b的侧面上的第1保护膜16b及第2保护膜20b为偏移间隔物21b。
由此，通过改变偏移间隔物21a、21b在nMOS区域R1和pMOS区域R2中的厚度(层合数)，可以精度良好地形成具有与n沟道MOS晶体管及p沟道MOS晶体管的各自的特性相对应的期望的杂质分布的扩展区域等。
另外，在nMOS区域R1中，以位于栅电极部11a的侧面上的第1保护膜16a的部分作为偏移间隔物21a形成扩展注入区域23a后，使用氨类药液等进行半导体基板1的清洗(清洗A)。进而，在pMOS区域R2中，以位于栅电极部11b的侧面上的第1保护膜16b及第2保护膜20b作为偏移间隔物21b形成扩展注入区域23b后，使用氨类药液等进行半导体基板1的清洗(清洗B)。
在上述半导体器件中，通过形成耐药液性高的氮化硅膜15a、15b作为在清洗A中直接暴露在药液中的第1保护膜16a、16b，可以阻止第1保护膜16a、16b变薄。另外，可以防止由于药液浸透导致栅电极部11a、11b的金属膜7a、7b消失。
另外，在清洗B中，形成第2保护膜20a、20b来覆盖栅电极部11a、11b的侧面，所述第2保护膜20a、20b在表面上形成有耐药液性高的氮化硅膜19a、19b，由此至少可以阻止药液从栅电极部11a、11b侧面浸透。
进而，通过阻止第1保护膜16a、16b变薄，在pMOS区域R2中，可以确保作为由第1保护膜16b和第2保护膜20b形成的偏移间隔物21b的期望厚度，以该偏移间隔物21b作为掩模，可以形成具有期望杂质分布的扩展注入区域23b。
另外，如上所述，作为具有作为偏移间隔物21a、21b的功能的第1保护膜16a、16b及第2保护膜20a、20b，应用氮化硅膜15a、15b、17a、17b，由此可以减少栅极泄漏。
于是，通过利用热处理使杂质热扩散，在nMOS区域R1中，分别形成1对扩展区域25a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第1端部)，所述半导体基板1的位置位于栅电极部11a的侧面上的第1保护膜16a的表面正下方。
另一方面，在pMOS区域R2中，分别形成1对扩展区域25b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第2端部)，所述半导体基板1的位置位于栅电极部11b的侧面上的第2保护膜20b的表面正下方。
进而，在nMOS区域R1中，分别形成1对源·漏极区域35a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置(位置A)向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第3端部)，所述位置A位于栅电极部11a的侧面上的侧壁间隔物31a的表面正下方。所述第3端部位于位置A和第1端部之间。
另一方面，在pMOS区域R2中，分别形成1对源·漏极区域35b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置(位置B)向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第4端部)，所述位置B位于栅电极部11b的侧面上的侧壁间隔物31b的表面正下方。所述第4端部位于位置B和第2端部之间。
(实施方式4)
此处，针对还具有其他MOS晶体管的半导体器件进行说明，所述其他MOS晶体管在栅电极部的侧面上形成有含有氮化硅膜的保护膜作为用作偏移间隔物的保护膜。
首先，如图43所示，在半导体基板1的nMOS区域R1中，以在界面层3a上层合具有规定介电常数的High-k膜5a、具有规定功函数的金属膜7a及多晶硅膜9a的方式，形成n沟道型MOS晶体管的栅电极部11a。另一方面，在半导体基板1的pMOS区域R2中，以在界面层3b上层合具有规定介电常数的High-k膜5b、具有规定功函数的金属膜7b及多晶硅膜9b的方式，形成p沟道型MOS晶体管的栅电极部11b。接下来，在半导体基板1上形成膜厚约数nm左右的氮化硅膜15来覆盖栅电极部11a、11b的侧面。
接下来，如图44所示，以残留位于栅电极部11a、11b的侧面上的氮化硅膜15的部分的方式，在氮化硅膜15上施行各向异性蚀刻，由此除去位于半导体基板1的表面上的氮化硅膜15的部分，半导体基板1的表面露出。于是，在nMOS区域R1中，形成利用氮化硅膜15a保护栅电极部11a的第1保护膜16a，在pMOS区域R2中，形成利用氮化硅膜15b保护栅电极部11b的第1保护膜16b。
接下来，以露出nMOS区域R1、覆盖pMOS区域R2的方式形成抗蚀剂图案81。在nMOS区域R1中，位于栅电极部11a的侧面上的第1保护膜16a，即氮化硅膜15a用作偏移间隔物21a。接下来，以该偏移间隔物21a和栅电极部11a作为掩模，注入(箭头)例如砷(As)或磷(P)等n型杂质离子，由此从半导体基板1的表面至规定的深度形成n型扩展注入区域23a。另外，通过倾斜地注入铟(In)、氟化硼(BF2)或硼(B)等p型的杂质离子，形成p型晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案81。接下来，如图45所示，使用氨类药液等清洗已除去抗蚀剂图案81的半导体基板1。此时，在nMOS区域R1中，第1保护膜16a被暴露在药液中，在pMOS区域R2中，第1保护膜16b被暴露在药液中(参见箭头)。
接下来，如图46所示，在半导体基板1上形成氮化硅膜19来覆盖氮化硅膜15a，15b。接下来，如图47所示，以残留位于栅电极部11a、11b的侧面上的氮化硅膜19的部分的方式，在氮化硅膜19上施行各向异性蚀刻，由此除去位于半导体基板1的表面上的氮化硅膜19的部分，半导体基板1的表面露出。
于是，在nMOS区域R1中，由氮化硅膜19a形成进一步覆盖第1保护膜16a的第2保护膜20a，在pMOS区域R2中，由氮化硅膜19b形成进一步覆盖第1保护膜16b的第2保护膜20b。
接下来，如图48所示，以覆盖nMOS区域R1、露出pMOS区域R2的方式形成抗蚀剂图案82。在pMOS区域R2中，位于栅电极部11b的侧面上的第1保护膜16b及第2保护膜20b，即，氮化硅膜15b及氮化硅膜19b用作偏移间隔物21b。
接下来，以上述偏移间隔物21b和栅电极部11b作为掩模，注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型杂质离子，由此从半导体基板1的表面至规定的深度形成p型扩展注入区域23b。另外，通过注入砷(As)或磷(P)等n型杂质离子，形成晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案82。接下来，如图49所示，使用氨类药液等清洗已除去抗蚀剂图案82的半导体基板1。此时，在nMOS区域R1中，第1保护膜16a和第2保护膜20a被暴露在药液中，在pMOS区域R2中，第1保护膜16b和第2保护膜20b被暴露在药液中(参见箭头)。
之后，如图50所示，经过与上述图15～图19所示的工序同样的工序，在nMOS区域R1中形成晕区域(图中未示出)、扩展区域25a及源·漏极区域35a等，形成n沟道型MOS晶体管T1的主要部分。另一方面，在pMOS区域R2中，形成晕区域(图中未示出)、扩展区域25b及源·漏极区域35b等，形成p沟道型MOS晶体管T2的主要部分。
上述半导体器件中，在nMOS区域R1形成扩展注入区域23a时，半导体基板1的表面露出，由此可以在半导体基板1的表面附近部分形成杂质浓度更高的区域作为扩展注入区域23a。另外，在pMOS区域R2中形成扩展注入区域23b时，半导体基板1的表面也露出，由此可以在半导体基板1的表面附近部分形成杂质浓度更高的区域作为扩展注入区域23b。
如上所述，在nMOS区域R1中形成扩展注入区域23a的时刻，在半导体基板1的表面上实质上不残留第1保护膜16a、16b，由此第1保护膜16a、16b就只变成沿着栅电极部11a、11b的侧面形成的部分。另外，第2保护膜20a、20b也只变成沿着上述第1保护膜16a、16b的表面形成的部分。
另外，在上述半导体器件中，在nMOS区域R1中，第1保护膜16a中位于栅电极部11a的侧面上的部分为偏移间隔物21a，在pMOS区域R2中，位于栅电极11b的侧面上的第1保护膜16b及第2保护膜20b为偏移间隔物21b。
由此，通过改变偏移间隔物21a、21b在nMOS区域R1和pMOS区域R2中的厚度(层合数)，可以精度良好地形成具有与n沟道MOS晶体管及p沟道MOS晶体管的各自的特性相对应的期望的杂质分布的扩展区域等。
另外，在nMOS区域R1中，以位于栅电极部11a的侧面上的第1保护膜16a作为偏移间隔物21a形成扩展注入区域23a后，使用氨类药液等进行半导体基板1的清洗(清洗A)。进而，在pMOS区域R2中，以位于栅电极部11b的侧面上的第1保护膜16b及第2保护膜20b作为偏移间隔物21b形成扩展注入区域23b后，使用氨类药液等进行半导体基板1的清洗(清洗B)。
在上述半导体器件中，在清洗A中，形成由耐药液性高的氮化硅膜15a、15b形成的第1保护膜16a、16b来覆盖栅电极部11a、11b的侧面，由此至少能够阻止药液自栅电极部11a、11b的侧面浸透。另外，在清洗B中，形成形成有耐药液性高的氮化硅膜19a、19b的第2保护膜20a、20b来覆盖栅电极部11a、11b的侧面，由此至少能够阻止药液自栅电极部11a、11b的侧面浸透。
进而，通过阻止第1保护膜16a、16b变薄，在pMOS区域R2中，可以确保作为由第1保护膜16b和第2保护膜20b形成的偏移间隔物21b所期望的厚度，以该偏移间隔物21b作为掩模，可以形成具有期望的杂质分布的扩展注入区域23b。
另外，如上所述，作为具有偏移间隔物21a、21b的功能的第1保护膜16a、16b及第2保护膜20a、20b，应用氮化硅膜15a、15b、17a、17b，由此可以减少栅极泄漏。
然后，利用热处理使杂质热扩散，由此在nMOS区域R1中，分别形成1对扩展区域25a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第1端部)，所述半导体基板1的位置位于栅电极部11a的侧面上的第1保护膜16a的表面正下方。
另一方面，在pMOS区域R2中，分别形成1对扩展区域25b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第2端部)，所述半导体基板1的位置位于栅电极部11b的侧面上的第2保护膜20b的表面正下方。
进而，在nMOS区域R1中，分别形成1对源·漏极区域35a使其在远离栅电极部11a的方向延伸，以从半导体基板1的位置(位置A)向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第3端部)，所述位置A位于栅电极部11a的侧面上的侧壁间隔物31a的表面正下方。所述第3端部位于位置A和第1端部之间。
另一方面，在pMOS区域R2中，分别形成1对源·漏极区域35b使其在远离栅电极部11b的方向延伸，以从半导体基板1的位置(位置B)向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第4端部)，所述位置B位于栅电极部11b的侧面上的侧壁间隔物31b的表面正下方。所述第4端部位于位置B和第2端部之间。
(实施方式5)
此处，针对具有多个阈值电压不同的MOS晶体管的半导体器件进行说明。需要说明的是，为了便于说明，将相对高的阈值电压称作高阈值电压(Hvt)，将相对低的阈值电压称作低阈值电压(Lvt)，将其中间的阈值电压称作中阈值电压(Mvt)。另外，作为MOS晶体管，例如可以举出图20所示状态的MOS晶体管。
如图51所示，在半导体基板1的nMOS区域R1中，以在界面层3a上层合具有规定介电常数的High-k膜5a、具有规定功函数的金属膜7a及多晶硅膜9a的方式，在区域R1H中形成对应于Hvt的栅电极部11aH作为n沟道型MOS晶体管的栅电极部，在区域R1M中形成对应于Mvt的栅电极部11aM，在区域R1L中形成对应于Lvt的栅电极部11aL。
另一方面，在半导体基板1的pMOS区域R2中，以在界面层3b上层合具有规定介电常数的High-k膜5b、具有规定功函数的金属膜7b及多晶硅膜9b的方式，在区域R2H中形成对于Hvt的栅电极部11bH、在区域R2M中形成对应于Mvt的栅电极部11bM、在区域R2L中形成对应于Lvt的栅电极部11bL作为p沟道型MOS晶体管的栅电极部。
接下来，通过在氧等离子体的气氛中除去作为用于对栅电极部11aH～11aL、11bH～11bL进行图案形成的掩模的抗蚀剂(图中未示出)，在栅电极部11aH～11aL的表面形成氧化层13a，在栅电极部11bH～11bL的表面形成氧化层13b。
接下来，如图52所示，在半导体基板1上形成膜厚约数nm左右的氮化硅膜15来覆盖氧化层13a、13b。于是，在nMOS区域R1中，由氧化层13a和氮化硅膜15(15a)形成保护栅电极部11aH～11aL的第1保护膜16a，在pMOS区域R2中，由氧化层13b和氮化硅膜15(15b)形成保护栅电极部11bH～11bL的第1保护膜16b。
接下来，如图53所示，以nMOS区域R1中区域R1H露出、覆盖其他区域R1M、区域R1L及pMOS区域R2的方式形成抗蚀剂图案91。在区域R1H中，第1保护膜16a中，位于栅电极部11aH的侧面上的第1保护膜16a的部分，即，氧化层13a和氮化硅膜15a的部分用作偏移间隔物21a。
接下来，以上述偏移间隔物21a和栅电极部11aH作为掩模，注入(箭头)例如砷(As)或磷(P)等n型杂质离子，由此在区域R1H中，从半导体基板1的表面至规定的深度形成n型扩展注入区域23aH。另外，通过倾斜地注入铟(In)、氟化硼(BF2)或硼(B)等p型杂质离子，形成p型晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案91。接下来，如图54所示，使用氨类药液等清洗已除去抗蚀剂图案91的半导体基板1。此时，在nMOS区域R1的区域R1H、R1M、R1L中，第1保护膜16a被暴露在药液中，在pMOS区域R2的区域R2H、R2M、R2L中，第1保护膜16b被暴露在药液中(参见箭头)。
接下来，如图55所示，以nMOS区域R1中露出区域R1M、覆盖其他区域R1H、区域R1L及pMOS区域R2的方式形成抗蚀剂图案92。在区域R1M中，第1保护膜16a中，位于栅电极部11aM的侧面上的第1保护膜16a的部分，即，氧化层13a和氮化硅膜15a的部分用作偏移间隔物21a。
接下来，以上述偏移间隔物21a和栅电极部11aM作为掩模，通过注入(箭头)例如砷(As)或磷(P)等n型的杂质离子，在区域R1M中，从半导体基板1的表面至规定的深度形成n型扩展注入区域23aM。另外，通过倾斜地注入铟(In)、氟化硼(BF2)或硼(B)等p型杂质离子，形成p型晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案92。接下来，如图56所示，使用氨类药液等清洗除去了抗蚀剂图案92的半导体基板1。此时，在nMOS区域R1的区域R1H、R1M、R1L中，第1保护膜16a被暴露在药液中，在pMOS区域R2的区域R2H、R2M、R2L中，第1保护膜16b被暴露在药液中(参见箭头)。
接下来，如图57所示，以nMOS区域R1中露出区域R1L、覆盖其他区域R1H、区域R1M及pMOS区域R2的方式形成抗蚀剂图案93。在区域R1L中，第1保护膜16a中，位于栅电极部11aM的侧面上的第1保护膜16a的部分，即，氧化层13a和氮化硅膜15a的部分用作偏移间隔物21a。
接下来，以上述偏移间隔物21a和栅电极部11aL作为掩模，通过注入(箭头)例如砷(As)或磷(P)等n型杂质离子，在区域R1L中，从半导体基板1的表面至规定的深度形成n型扩展注入区域23aL。另外，通过倾斜地注入铟(In)、氟化硼(BF2)或硼(B)等p型杂质离子，形成p型晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案93。接下来，如图58所示，使用氨类药液等清洗已除去抗蚀剂图案93的半导体基板1。此时，在nMOS区域R1中的区域R1H、R1M、R1L中，第1保护膜16a被暴露在药液中，在pMOS区域R2的区域R2H、R2M、R2L中，第1保护膜16b被暴露在药液中(参见箭头)。
接下来，如图59所示，通过在氧等离子体气氛中氧化氮化硅膜15a、15b的表面，形成膜厚约1～2nm左右的氧化硅膜17。通过除去抗蚀剂图案时的灰化处理，所述氧化硅膜17可以形成于氮化硅膜15a、15b上。接下来，如图60所示，在半导体基板1上形成氮化硅膜19来覆盖氧化硅膜17。接下来，如图61所示，通过以氧化硅膜17作为蚀刻阻挡膜在氮化硅膜19上施行各向异性蚀刻，可以残留位于栅电极部11a、11b的侧面上的氮化硅膜19a、19b，除去位于其他部分的氮化硅膜19。
于是，在nMOS区域R1中，由氧化硅膜17(17a)和氮化硅膜19a形成进一步覆盖第1保护膜16a的第2保护膜20a，在pMOS区域R2中，由氧化硅膜17(17b)和氮化硅膜19b形成进一步覆盖第1保护膜16b的第2保护膜20b。
接下来，如图62所示，以pMOS区域R2中露出区域R2H、覆盖其他区域R2M、区域R2L及nMOS区域R1的方式形成抗蚀剂图案94。在区域R2H中，第1保护膜20a及第2保护膜20b中位于栅电极部11bH的侧面上的第1保护膜16b的部分及第2保护膜20b的部分，即氧化层13b、氮化硅膜15b、氧化硅膜17b及氮化硅膜19b的部分用作偏移间隔物21b。
接下来，以上述偏移间隔物21b和栅电极部11bH作为掩模，注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型杂质离子，由此从半导体基板1的表面至规定的深度形成p型扩展注入区域23bH。另外，通过注入砷(As)或磷(P)等n型杂质离子，可以形成晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，可以除去抗蚀剂图案94。接下来，如图63所示，使用氨类药液等清洗已除去抗蚀剂图案94的半导体基板1。此时，在nMOS区域R1的区域R1H、R1M、R1L中，第2保护膜20a被暴露在药液中，在pMOS区域R2的区域R2H、R2M、R2L中，第2保护膜20b被暴露在药液中(参见箭头)。此时，使用氨类药液等完全除去没有被氮化硅膜19a、19b覆盖的氧化硅膜17a、17b，或使其变得比被氮化硅膜19a、19b覆盖的部分薄。需要说明的是，图63表示完全除去没有被氮化硅膜19a、19b覆盖的氧化硅膜17a、17b的情况。
接下来，如图64所示，以pMOS区域R2中露出区域R2M、覆盖其他区域R2H、区域R2L及nMOS区域R1的方式形成抗蚀剂图案95。在区域R2M中，第1保护膜20a及第2保护膜20b中位于栅电极部11bM的侧面上的第1保护膜16b的部分及第2保护膜20b的部分，即，氧化层13b、氮化硅膜15b、氧化硅膜17b及氮化硅膜19b的部分用作偏移间隔物21b。
接下来，以上述偏移间隔物21b和栅电极部11bM作为掩模，注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型杂质离子，由此从半导体基板1的表面至规定深度形成p型扩展注入区域23bM。另外，通过注入砷(As)或磷(P)等n型杂质离子，可以形成晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，可以除去抗蚀剂图案95。接下来，如图65所示，使用氨类药液等清洗已除去抗蚀剂图案95的半导体基板1。此时，在nMOS区域R1的区域R1H、R1M、R1L中，第2保护膜20a被暴露在药液中，在pMOS区域R2的区域R2H、R2M、R2L中，第2保护膜20b被暴露在药液中(参见箭头)。
接下来，如图66所示，以pMOS区域R2中露出区域R2L、覆盖其他区域R2H、区域R2M及nMOS区域R1的方式形成抗蚀剂图案96。在区域R2L中，第1保护膜20a及第2保护膜20b中位于栅电极部11bL的侧面上的第1保护膜16b的部分及第2保护膜20b的部分，即，氧化层13b、氮化硅膜15b、氧化硅膜17b及氮化硅膜19b的部分用作偏移间隔物21b。
接下来，以上述偏移间隔物21b和栅电极部11bL作为掩模，注入(箭头)例如氟化硼(BF2)、硼(B)或铟(In)等p型杂质离子，由此从半导体基板1的表面至规定的深度可以形成p型扩展注入区域23bL。另外，通过注入砷(As)或磷(P)等n型杂质离子，可以形成晕注入区域(图中未示出)。
接下来，通过在氧等离子体气氛中施行灰化处理，除去抗蚀剂图案96。接下来，如图67所示，使用氨类药液等清洗已除去抗蚀剂图案96的半导体基板1。此时，在nMOS区域R1的区域R1H、R1M、R1L中，第2保护膜20a被暴露在药液中，在pMOS区域R2的区域R2H、R2M、R2L中，第2保护膜20b被暴露在药液中(参见箭头)。
接下来，经过与上述图15及图16所示的工序同样的工序，形成侧壁间隔物(图中未示出)。之后，通过在区域R1H～R1L、R2H～R2L中均施行与图17～图19所示的工序同样的处理，在区域R1H～R1L、R2H～R2L上分别形成源·漏极注入区域(图中未示出)。接下来，通过与图19所述的工序同样地施行规定的热处理，使注入扩展注入区域23aH～23aL、23bH～23bL及源·漏极注入区域的杂质离子热扩散。
由此，如图68所示，在nMOS区域R1中，形成晕区域(图中未示出)、扩展区域25aH～25aL及源·漏极区域35aH～35aL等，作为n沟道型MOS晶体管，形成对应于Hvt的MOS晶体管T1H、对应于Mvt的MOS晶体管T1M及对应于Lvt的MOS晶体管T1L的各自的主要部分。
另一方面，在pMOS区域R2中，形成晕区域(图中未示出)、扩展区域25bH～25bL及源·漏极区域35bH～35bL等，作为p沟道型MOS晶体管，形成对应于Hvt的MOS晶体管T2H、对应于Mvt的MOS晶体管T2M及对应于Lvt的MOS晶体管T2L的各自的主要部分。
在上述半导体器件中，特别是与阈值电压对应的扩展注入区域23aH～23aL、23bH～23bL形成于对应的区域R1H～R1L、R2H～R2L时，可以清洗半导体基板1。即，在nMOS区域R1(区域R1H～R1L)中形成扩展区域23aH～23aL时，在半导体基板1上进行3次清洗(清洗A)。另一方面，在pMOS区域R2(区域R2H～R2L)中形成扩展区域23bH～23bL时，在半导体基板1上也进行3次清洗(清洗B)。
在上述半导体器件中，在清洗A中，通过在直接暴露在药液中的第1保护膜16a、16b的表面上形成耐药液性高的氮化硅膜15a、15b，即使进行多次清洗时，也可以阻止第1保护膜16a、16b变薄。另外，可以防止由于药液浸透导致栅电极部11aH～11aL、11bH～11bL的金属膜7a、7b消失。
另外，在清洗B中，通过在直接暴露在药液中的第2保护膜20a、20b的表面上也形成耐药液性高的氮化硅膜19a、19b，即使进行多次清洗，也可以阻止第2保护膜20a、20b变薄。另外，可以阻止药液向第1保护膜16a、16b和栅电极部11aH～11aL、11bH～11bL浸透。
进而，通过阻止第1保护膜16a、16b变薄，在pMOS区域R2(区域R2H～R2L)中，可以确保作为由第1保护膜16b和第2保护膜20b形成的偏移间隔物21b的期望厚度，以该偏移间隔物21b作为掩模，可以形成具有期望的杂质分布的扩展注入区域23bH～23bL。
另外，在上述半导体器件中，如上所述，通过应用氮化硅膜15a、15b、17a、17b作为具有偏移间隔物21a、21b的功能的第1保护膜16a、16b及第2保护膜20a、20b，可以减少栅极泄漏。
于是，通过利用热处理使杂质热扩散，在nMOS区域R1中，分别形成1对扩展区域25aH～25aL使其在远离栅电极部11aH～11aL的方向延伸，以从半导体基板1的位置向栅电极部11a侧仅隔开基于热扩散长度的规定距离的位置作为端部(第1端部)，所述半导体基板1的位置位于对应的栅电极部11aH～11aL的侧面上的第1保护膜16a的表面正下方。
另一方面，在pMOS区域R2中，分别形成1对扩展区域25bH～25bL使其在远离栅电极部11bH～11bL的方向延伸，以从半导体基板1的位置向栅电极部11b侧仅隔开基于热扩散长度的规定距离的位置作为端部(第2端部)，所述半导体基板1的位置位于对应的栅电极部11bH～11bL的侧面上的第2保护膜20b的表面正下方。
进而，在nMOS区域R1中，分别形成1对源·漏极区域35aH～35aL使其在远离栅电极部11aH～11aL的方向延伸，以从半导体基板1的位置(位置A)向栅电极部11aH～11aL侧仅隔开基于热扩散长度的规定距离的位置作为端部(第3端部)，所述位置A位于对应的栅电极部11aH～11aL的侧面上的侧壁间隔物31a的表面正下方。所述第3端部位于位置A和第1端部之间。
另一方面，在pMOS区域R2中，分别形成1对源·漏极区域35bH～35bL使其在远离栅电极部11bH～11bL的方向延伸，以从半导体基板1的位置(位置B)向栅电极部11bH～11bL侧仅隔开基于热扩散长度的规定距离的位置作为端部(第4端部)，所述位置B位于对应的栅电极部11bH～11bL的侧面上的侧壁间隔物31b的表面正下方。所述第4端部位于位置B和第2端部之间。
需要说明的是，在上述半导体器件中，作为MOS晶体管的阈值电压，列举说明了彼此不同的3种阈值电压。作为MOS晶体管的阈值电压，不仅限于3种，也可以为2种或4种以上的不同阈值电压。阈值电压的种类增加时，相应地清洗半导体基板的次数也增加，可以发挥由第1保护膜和第2保护膜产生的耐药液性。另外，作为MOS晶体管，列举出了图20所示方案的MOS晶体管，但也可以为其他实施方式的MOS晶体管。
另外，如图69所示，在上述各实施方式的半导体器件(MOS晶体管)中，作为侧壁间隔物，列举说明了在氧化硅膜27a、27b上层合有氮化硅膜28a、28b的侧壁间隔物31a、31b。作为侧壁间隔物，并不限定于此，可以为在氮化硅膜上层合了氧化硅膜的侧壁间隔物，另外，如图70所示，可以为由氮化硅膜29a、29b或氧化硅膜形成的单层侧壁间隔物41a、41b。
进而，如图71所示，作为侧壁间隔物，可以为在氧化硅膜27a、27b上介由氮化硅膜28a、28b层合氧化硅膜30a、30b的方案，或者在氮化硅膜上介由氧化硅膜层合氮化硅膜的方案的侧壁间隔物42a、42b，另外，也可以为从上述侧壁间隔物42a、42b中除去上层2层的方案的、由如图72所示的氧化硅膜27a、27b或氮化硅膜形成的侧壁间隔物43a、43b。
另外，作为形成扩展注入区域等后清洗半导体基板中使用的药液，举例说明了氨类药液作为药液。作为药液，除上述之外，也可以使用混合了氨和过氧化氢水的药液(APM：Ammoniumhydroxide-hydrogen Peroxide-water Mixture)、混合了硫酸和过氧化氢水的药液(SPM：Sulfuric acid Hydrogen Peroxide Mixture)或硫酸类药液等。
产业上的可利用性
本发明可以在具有CMOS晶体管的半导体器件中有效地利用，所述CMOS晶体管包括在High-k膜上层合有金属膜的栅电极部。
符号说明
1半导体基板、R1 nMO区域、R1H区域、R1M区域、R1L区域、R2 pMOS区域、R2H区域、R2M区域、R2L区域、3a、3b界面层、5a、5b High-k膜、7a、7b金属膜、9a、9b多晶硅膜、11a栅电极部、11aH栅电极部、11aM栅电极部、11aL栅电极部、11b栅电极部、11bH栅电极部、11bM栅电极部、11bL栅电极部、13a、13b氧化层、14a铪类氧化层、14b钛类氧化层、14c硅类氧化层、15氮化硅膜、15a、15b氮化硅膜、16a、16b第1保护膜、17氧化硅膜、17a、17b氧化硅膜、19氮化硅膜、19a、19b氮化硅膜、20a、20b第2保护膜、21a偏移间隔物、21b偏移间隔物、23a扩展注入区域、23b扩展注入区域、23aH扩展注入区域、23aM扩展注入区域、23aL扩展注入区域、23bH扩展注入区域、23bM扩展注入区域、23bL扩展注入区域、24a晕注入区域、24b晕注入区域、25a扩展区域、25b扩展区域、25aH扩展区域、25aM扩展区域、25aL扩展区域、25bH扩展区域、25bM扩展区域、25bL扩展区域、26a晕区域、26b晕区域、27氧化硅膜、27a、27b氧化硅膜、28氮化硅膜、28a、28b氮化硅膜、29a、29b氮化硅膜、30a、30b氧化硅膜、31a侧壁间隔物、31b侧壁间隔物、33a源·漏极注入区域、33b源·漏极注入区域、35a源·漏极区域、35b源·漏极区域、35aH源·漏极区域、35aM源·漏极区域、35aL源·漏极区域、35bH源·漏极区域、35bM源·漏极区域、35bL源·漏极区域、37a、37b金属硅化物层、38a、38b金属硅化物层、41a侧壁间隔物、41b侧壁间隔物、42a侧壁间隔物、42b侧壁间隔物、43a侧壁间隔物、43b侧壁间隔物、T1 n沟道型MOS晶体管、T1H MOS晶体管、T1M MOS晶体管、T1L MOS晶体管、T2 p沟道型MOS晶体管、T2H MOS晶体管、T2M MOS晶体管、T2L MOS晶体管、81、82抗蚀剂图案、91～96抗蚀剂图案。

Claims (13)

1.一种半导体器件的制造方法，包括下述工序：
在半导体基板(1)的主表面上的第1区域(R1)内，以在具有规定介电常数的第1电介质膜(5a)上层合具有规定功函数的第1金属膜(7a)的方式形成第1栅电极部(11a)的工序；
在所述半导体基板(1)的所述主表面上的第2区域(R2)内，以在具有规定介电常数的第2电介质膜(5b)上层合具有规定功函数的第2金属膜(7b)的方式形成第2栅电极部(11b)的工序；
形成含有第1氮化硅膜(15a，15b)的第1保护膜(16a，16b)来覆盖所述第1栅电极部(11a)的侧面及所述第2栅电极部(11b)的侧面的工序；
所述第1保护膜(16a，16b)中，以位于所述第1栅电极部(11a)的侧面上的所述第1保护膜(16a)的部分作为第1偏移间隔物(21a)，以所述第1偏移间隔物(21a)作为掩模，导入第1导电型杂质，由此在所述第1区域(R1)内形成第1扩展注入区域(23a)的工序；
形成所述第1扩展注入区域(23a)后，清洗所述半导体基板(1)的工序；
以在氧化硅膜(17a，17b)上层合第2氮化硅膜(19a，19b)的方式，在所述第1保护膜(16a，16b)的表面上形成第2保护膜(20a，20b)的工序；
所述第1保护膜(16a，16b)及所述第2保护膜(20a，20b)中，以位于所述第2栅电极部(11b)的侧面上的所述第1保护膜(16b)的部分及所述第2保护膜(20b)的部分作为第2偏移间隔物(21b)，以所述第2偏移间隔物(21b)作为掩模，导入第2导电型杂质，由此在所述第2区域(R2)内形成第2扩展注入区域(23b)的工序；
形成所述第2扩展注入区域(23b)后，清洗所述半导体基板(1)的工序；
在所述第1栅电极部(11a)的侧面上介由所述第1保护膜(16a)及所述第2保护膜(20a)形成第1侧壁间隔物(31a)，同时在所述第2栅电极部(11b)的侧面上介由所述第1保护膜(16b)及所述第2保护膜(20b)形成第2侧壁间隔物(31b)的工序；
通过以所述第1侧壁间隔物(31a)作为掩模导入第1导电型杂质，在所述第1区域(R1)上形成第1源·漏极注入区域(33a)的工序；
通过以所述第2侧壁间隔物(31b)作为掩模导入第2导电型杂质，在所述第2区域(R2)上形成第2源·漏极注入区域(33b)的工序；和
通过施行规定的热处理，使所述第1扩展注入区域(23a)、所述第2扩展注入区域(23b)、所述第1源·漏极注入区域(33a)及所述第2源·漏极注入区域(33b)的各自的所述杂质热扩散，分别形成第1扩展区域(25a)、第2扩展区域(25b)、第1源·漏极区域(35a)及第2源·漏极区域(35b)的工序。
2.如权利要求1所述的半导体器件的制造方法，其中，在形成所述第1扩展注入区域(23a)后的清洗中，除去形成所述第1扩展注入区域(23a)时的抗蚀剂，用规定的药液清洗所述半导体基板(1)，
在形成所述第2扩展注入区域(23b)后的清洗中，除去形成所述第2扩展注入区域(23b)时的抗蚀剂，用规定的药液清洗所述半导体基板(1)。
3.如权利要求1所述的半导体器件的制造方法，包括下述工序：在形成所述第1栅电极部(11a)及第2栅电极部(11b)后、形成所述第1氮化硅膜(15a，15b)前，氧化所述第1栅电极部(11a)及第2栅电极部(11b)的各自的表面，由此除所述第1氮化硅膜(15a，15b)之外，形成氧化层(13a，13b)作为所述第1保护膜(16a，16b)的工序。
4.如权利要求1所述的半导体器件的制造方法，其中，在形成所述第2保护膜(20a，20b)的工序中，所述氧化硅膜(17a，17b)通过氧化所述第1保护膜(16a，16b)的所述第1氮化硅膜(15a，15b)的表面而形成。
5.如权利要求1所述的半导体器件的制造方法，其中，在形成所述第2保护膜(20a，20b)的工序中，以所述氧化硅膜(17a，17b)作为蚀刻阻挡，在所述第2氮化硅膜(19a，19b)上施行蚀刻。
6.如权利要求1所述的半导体器件的制造方法，其中，在形成所述第2保护膜(20a，20b)的工序中，对所述第2氮化硅膜(19a，19b)、所述氧化硅膜(17a，17b)及所述第1氮化硅膜(15a，15b)施行各向异性蚀刻，由此残留位于所述第1栅电极部(11a)的侧面上的所述第1氮化硅膜(15a)、所述氧化硅膜(17a)及所述第2氮化硅膜(19a)的部分，同时残留位于所述第2栅电极部(11b)的侧面上的所述第1氮化硅膜(15b)、所述氧化硅膜(17b)及所述第2氮化硅膜(19b)的部分，使所述半导体基板(1)的表面露出。
7.如权利要求1所述的半导体器件的制造方法，其中，在形成所述第1栅电极部(11a)的工序中，形成阈值电压彼此不同的多个第1栅电极部(11aH，11aM，11aL)作为所述第1栅电极部(11a)，
在形成所述第2栅电极部(11b)的工序中，形成阈值电压彼此不同的多个第2栅电极部(11bH，11bM，11bL)作为所述第2栅电极部(11b)，
在形成所述第1扩展区域(25a)的工序中，向每个与所述阈值电压相对应的第1栅电极部(11aH，11aM，11aL)导入规定量的杂质作为所述第1导电型的杂质，
在形成所述第2扩展区域(25b)的工序中，向每个与所述阈值电压相对应的第2栅电极部(11bH，11bM，11bL)导入规定量的杂质作为所述第2导电型的杂质。
8.一种半导体器件的制造方法，包括下述工序：
在半导体基板(1)的第1区域(R1)内，以在具有规定介电常数的第1电介质膜(5a)上层合具有规定功函数的第1金属膜(7a)的方式形成第1栅电极部(11a)的工序；
在所述半导体基板(1)的第2区域(R2)内，以在具有规定介电常数的第2电介质膜(5b)上层合具有规定功函数的第2金属膜(7b)的方式形成第2栅电极部(11b)的工序；
在所述第1栅电极部(11a)的侧面上及所述第2栅电极部(11b)的侧面上形成含有第1氮化硅膜(15a，15b)的第1保护膜(16a，16b)的工序；
以位于所述第1栅电极部(11a)的侧面上的所述第1保护膜(16a)作为第1偏移间隔物(21a)，以所述第1偏移间隔物(21a)作为掩模，导入第1导电型的杂质，由此在所述第1区域(R1)中形成第1扩展注入区域(23a)的工序；
在所述第1保护膜(16a，16b)上形成含有第2氮化硅膜(19a，19b)的第2保护膜(20a，20b)的工序；
以位于所述第2栅电极部(11b)的侧面上的所述第1保护膜(16b)及所述第2保护膜(20b)作为第2偏移间隔物(21b)，以所述第2偏移间隔物(21b)作为掩模，导入第2导电型的杂质，由此在所述第2区域(R2)中形成第2扩展注入区域(23b)的工序；
在所述第1栅电极部(11a)的侧面上介由所述第1保护膜(16a)及所述第2保护膜(20a)形成第1侧壁间隔物(31a)，同时在所述第2栅电极部(11b)的侧面上介由所述第1保护膜(16b)及所述第2保护膜(20b)形成第2侧壁间隔物(31b)的工序；
以所述第1侧壁间隔物(31a)作为掩模，导入第1导电型的杂质，由此在所述第1区域(R1)中形成第1源·漏极注入区域(33a)的工序；
以所述第2侧壁间隔物(31b)作为掩模，导入第2导电型的杂质，由此在所述第2区域(R2)中形成第2源·漏极注入区域(33b)的工序；和
通过施行规定的热处理，使所述第1扩展注入区域(23a)、所述第2扩展注入区域(23b)、所述第1源·漏极注入区域(33a)及所述第2源·漏极注入区域(33b)的各自的所述杂质热扩散，分别形成第1扩展区域(25a)、第2扩展区域(25b)、第1源·漏极区域(35a)及第2源·漏极区域(35b)的工序。
9.一种半导体器件，包括：
第1导电型的1对第1源·漏极区域(35a)，在半导体基板(1)的主表面上的第1区域(R1)内形成，使其以第1间隔隔开；
第1导电型的1对第1扩展区域(25a)，在被所述1对第1源·漏极区域(35a)夹持的所述第1区域(R1)的部分形成，使其以比所述第1间隔窄的第2间隔隔开；
第1栅电极部(11a)，在被所述1对第1扩展区域(25a)夹持的所述第1区域(R1)的部分上，以在具有规定介电常数的第1电介质膜(5a)上层合具有规定功函数的第1金属膜(7a)的方式形成，
第2导电型的1对第2源·漏极区域(35b)，在所述半导体基板(1)的所述主表面上的第2区域(R2)中形成，使其以第3间隔隔开，
第2导电型的1对第2扩展区域(25b)，在被所述1对第2源·漏极区域(35b)夹持的所述第2区域(R2)的部分形成，使其以比所述第3间隔窄的第4间隔隔开，
第2栅电极部(11b)，在被所述1对第2扩展区域(25b)夹持的所述第2区域(R2)的部分上，以在具有规定介电常数的第2电介质膜(5b)上层合具有规定功函数的第2金属膜(7b)的方式形成，
包括第1氮化硅膜(15a，15b)的第1保护膜(16a，16b)，形成所述第1保护膜(16a，16b)来分别覆盖所述第1栅电极部(11a)的侧面及所述第2栅电极部(11b)的侧面；
第2保护膜(20a，20b)，以在所述第1保护膜(16a，16b)的表面上依次层合氧化硅膜(17a，17b)和第2氮化硅膜(19a，19b)的方式形成，
第1侧壁间隔物(31a)，介由所述第1保护膜(16a)及所述第2保护膜(20a)形成在所述第1栅电极部(11a)的侧面上，和
第2侧壁间隔物(31b)，介由所述第1保护膜(16b)及所述第2保护膜(20b)形成在所述第2栅电极部(11b)的侧面上，
分别形成所述1对第1扩展区域(25a)使其在远离所述第1栅电极部(11a)的方向延伸，以相对于所述半导体基板(1)的位置(E1)向所述第1栅电极部(11a)侧隔开基于热扩散长度的距离的规定位置作为第1端部(E2)，所述位置(E1)位于所述第1栅电极部(11a)的侧面上的所述第1保护膜(16a)的表面正下方，
分别形成所述1对第2扩展区域(25b)使其在远离所述第2栅电极部(11b)的方向延伸，以相对于所述半导体基板(1)的位置(E3)向所述第2栅电极部(11b)侧隔开基于热扩散长度的距离的规定位置作为第2端部(E4)，所述位置(E3)位于所述第2栅电极部(11b)的侧面上的所述第2保护膜(20b)的表面正下方，
分别形成所述1对第1源·漏极区域(35a)使其在远离所述第1栅电极部(11a)的方向延伸，以相对于所述半导体基板(1)的位置(S1)向所述第1栅电极部(11a)侧隔开基于热扩散长度的距离的、所述第1端部(E2)和所述位置(S1)之间的规定位置作为第3端部(S2)，所述位置(S1)位于所述第1栅电极部(11a)的侧面上的第1侧壁间隔物(31a)的表面正下方，
分别形成所述1对第2源·漏极区域(35b)使其在远离所述第2栅电极部(11b)的方向延伸，以相对于所述半导体基板(1)的位置(S3)向所述第2栅电极部(11b)侧隔开基于热扩散长度的距离的、所述第2端部(E4)和所述位置(S3)之间的规定位置作为第4端部(S4)，所述位置(S3)位于所述第2栅电极部(11b)的侧面上的第2侧壁间隔物(31b)的表面正下方。
10.如权利要求9所述的半导体器件，其中，所述第1保护膜(16a，16b)包括氧化层(13a，13b)，所述氧化层(13a，13b)位于所述第1氮化硅膜(15a，15b)的下面，形成于所述第1栅电极部(11a)及所述第2栅电极部(11b)的各自的表面。
11.如权利要求9所述的半导体器件，其中，所述第1保护膜(16a，16b)包括在所述半导体基板(1)的表面上、在远离所述第1栅电极部(11a)的方向延伸的部分。
12.如权利要求11所述的半导体器件，其中，在远离所述第1电极部的方向延伸的所述第1保护膜(16a，16b)的部分为形成于所述第1保护膜(16a，16b)上的所述第2保护膜(20a，20b)的厚度。
13.如权利要求9所述的半导体器件，其中，所述第1栅电极部(11a)包括阈值电压彼此不同的多个第1栅电极部(11aH，11aM，11aL)，
所述第2栅电极部(11b)包括阈值电压彼此不同的多个第2栅电极部(11bH，11bM，11bL)。
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