CN106816368A - 半导体结构和cmos晶体管的形成方法 - Google Patents
半导体结构和cmos晶体管的形成方法 Download PDFInfo
- Publication number
- CN106816368A CN106816368A CN201510870357.XA CN201510870357A CN106816368A CN 106816368 A CN106816368 A CN 106816368A CN 201510870357 A CN201510870357 A CN 201510870357A CN 106816368 A CN106816368 A CN 106816368A
- Authority
- CN
- China
- Prior art keywords
- layer
- gate electrode
- pmos
- gate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 104
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 238000005530 etching Methods 0.000 claims abstract description 73
- 239000007772 electrode material Substances 0.000 claims abstract description 52
- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 238000012545 processing Methods 0.000 claims abstract description 27
- 239000000126 substance Substances 0.000 claims abstract description 20
- 238000003701 mechanical milling Methods 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 14
- 239000007769 metal material Substances 0.000 claims description 18
- 239000003989 dielectric material Substances 0.000 claims description 17
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- 229910052718 tin Inorganic materials 0.000 claims description 12
- 238000011049 filling Methods 0.000 claims description 10
- 230000007717 exclusion Effects 0.000 claims description 8
- 229910019001 CoSi Inorganic materials 0.000 claims description 5
- 229910005883 NiSi Inorganic materials 0.000 claims description 5
- 229910004490 TaAl Inorganic materials 0.000 claims description 5
- 229910004166 TaN Inorganic materials 0.000 claims description 5
- 229910004200 TaSiN Inorganic materials 0.000 claims description 5
- 229910010038 TiAl Inorganic materials 0.000 claims description 5
- 229910034327 TiC Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010410 layer Substances 0.000 claims 48
- 230000003628 erosive effect Effects 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001493 electron microscopy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- -1 tetramethyl hydroxide Ammonium Chemical compound 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种半导体结构的形成方法和一种CMOS晶体管的形成方法。所述半导体结构的形成方法包括：提供基底以及位于所述基底上的伪栅结构，所述伪栅结构包括栅介质层、伪栅电极和侧墙；去除所述伪栅电极，形成暴露出所述栅介质层的凹槽；形成栅电极材料层，所述栅电极材料层填充满所述凹槽并覆盖所述基底的表面；采用化学机械研磨工艺去除所述凹槽外的栅电极材料层，剩余在所述凹槽内的栅电极材料层构成栅电极层，且在所述化学机械研磨工艺去除所述凹槽外的栅电极材料层时，在所述基底的外围区域形成栅电极材料残余层；对所述基底的外围区域进行斜边刻蚀处理，去除所述栅电极材料残余层。本发明形成的半导体结构良率高。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的形成方法和一种CMOS晶体管的形成方法。
背景技术
随着MOS晶体管的尺寸进入深亚微米时代后，MOS晶体管的特征尺寸不断缩小，MOS晶体管的栅介质层的厚度也按等比例缩小的原则变得越来越薄。氧化硅层作为栅介质层已经达到其物理极限，利用高K栅介质层替代氧化硅栅介质层，可以在保持等效氧化层厚度(EOT)不变的情况下大大增加其物理厚度，从而减小了栅极漏电流。金属栅极现也已应用于MOS晶体管的制作，其可以改善与高K栅介质的兼容性，消除传统多晶硅栅极的栅耗尽及硼穿透等效应。
后栅工艺(gate-last)是一种用于制作金属栅极的技术。其先在半导体衬底上形成伪栅；在对伪栅两侧的源区和漏区进行离子注入和高温退火后，再去除所述伪栅；最后在原伪栅的位置形成金属栅极。后栅工艺形成的器件具有功耗更低，漏电更少和高频性能更稳定的优点。
但是，现有后栅工艺形成的MOS晶体管的生产良率仍有待提高。
发明内容
本发明解决的问题是现有技术后栅工艺形成的MOS晶体管的良率不高。
为解决上述问题，本发明实施例提供了一种半导体结构的形成方法，所述方法包括：提供基底以及位于所述基底上的伪栅结构，所述伪栅结构包括位于所述基底表面的栅介质层、位于所述栅介质层上的伪栅电极和位于所述栅介质层和所述伪栅电极侧壁表面的侧墙；去除所述伪栅电极，形成暴露出所述栅介质层的凹槽；形成栅电极材料层，所述栅电极材料层填充满所述凹槽并覆盖所述基底的表面；采用化学机械研磨工艺去除所述凹槽外的栅电极材料层，剩余在所述凹槽内的栅电极材料层构成栅电极层，且在所述化学机械研磨工艺去除所述凹槽外的栅电极材料层时，在所述基底的外围区域形成栅电极材料残余层；对所述基底的外围区域进行斜边刻蚀处理，去除所述栅电极材料残余层；对所述栅电极层进行退火。
可选地，所述基底的外围区域指从所述基底的边沿起向中心方向宽度为0.5cm～2cm的环形区域。
可选地，所述斜边刻蚀处理采用斜边刻蚀机执行，所述斜边刻蚀机采用等离子体隔断区域环控制刻蚀范围，使得所述斜边刻蚀处理仅刻蚀所述基底的外围区域。
可选地，所述栅电极材料层包括功函数材料层和位于所述功函数材料层上的栅极金属材料层。
可选地，所述功函数材料层的材料包括TiN、TiC和TaAl中的一种或多种，所述栅极金属材料层的材料包括Al、Cu、W、Ti、Ta、Co、TaN、NiSi、CoSi、TiN、TiAl和TaSiN中的一种或多种。
可选地，所述斜边刻蚀处理包括：对栅极金属材料的斜边刻蚀和对功函数材料的斜边刻蚀。
可选地，所述斜边刻蚀还包括对氧化物材料的斜边刻蚀。
对应地，本发明实施例还提供了一种CMOS晶体管的形成方法，所述方法包括：提供基底以及位于所述基底上的PMOS伪栅结构和NMOS伪栅结构，所述PMOS伪栅结构和NMOS伪栅结构包括位于所述基底表面的栅介质层、位于所述栅介质层上的伪栅电极和位于所述栅介质层和所述伪栅电极侧壁表面的侧墙；形成覆盖所述NMOS伪栅结构的第一掩膜层，所述第一掩膜层暴露出所述PMOS伪栅结构的伪栅电极；刻蚀所述PMOS伪栅结构的伪栅电极，形成暴露出PMOS栅介质层的第一凹槽，去除所述掩膜层；形成PMOS栅电极材料层，所述PMOS栅电极材料层填充满所述第一凹槽并覆盖所述基底的表面；采用化学机械研磨工艺去除所述第一凹槽外的PMOS栅电极材料层，剩余在所述第一凹槽内的PMOS栅电极材料层构成PMOS栅电极层，且在所述化学机械研磨工艺去除所述第一凹槽外的PMOS栅电极材料层时，在所述基底的外围区域形成PMOS栅电极材料残余层；对所述基底的外围区域进行斜边刻蚀处理，去除所述PMOS栅电极材料残余层；对所述PMOS栅电极层进行退火。
可选地，所述基底的外围区域指从所述基底的边沿起向中心方向宽度为0.5cm～2cm的环形区域。
可选地，所述斜边刻蚀处理采用斜边刻蚀机执行，所述斜边刻蚀机采用等离子体隔断区域环控制刻蚀范围，使得所述斜边刻蚀处理仅刻蚀所述基底的外围区域。
可选地，所述PMOS栅电极材料层包括PMOS功函数材料层和位于所述PMOS功函数材料层上的PMOS栅极金属材料层。
可选地，所述PMOS功函数材料层的材料包括TiN、TaAl和TiC中的一种或多种，所述PMOS栅极金属材料层的材料包括Al、Cu、W、Ti、Ta、Co、TaN、NiSi、CoSi、TiN、TiAl和TaSiN中的一种或多种。
可选地，所述斜边刻蚀处理包括：对PMOS栅极金属材料的斜边刻蚀和对PMOS功函数材料的斜边刻蚀。
可选地，所述斜边刻蚀还包括对氧化物材料的斜边刻蚀。
可选地，所述基底上还具有介质材料层，所述介质材料层的顶表面与所述PMOS伪栅结构和所述NMOS伪栅结构的顶表面齐平；所述介质材料层、所述PMOS伪栅结构和所述NMOS伪栅结构上还具有阻挡层。
可选地，对所述PMOS栅电极层进行退火的温度为300℃～600℃。
可选地，还包括：形成覆盖所述PMOS栅电极层的第二掩膜层，所述第二掩膜层暴露出所述NMOS伪栅结构的伪栅电极；刻蚀所述NMOS伪栅结构的伪栅电极，形成暴露出NMOS栅介质层的第二凹槽，去除所述第二掩膜层；形成NMOS栅电极材料层，所述NMOS栅电极材料层填充满所述第二凹槽并覆盖所述基底的表面；采用化学机械研磨工艺去除所述第二凹槽外的NMOS栅电极材料层，剩余在所述第二凹槽内的NMOS栅电极材料层构成NMOS栅电极层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的半导体结构的形成方法和CMOS晶体管的形成方法中，在形成栅电极层之后，且在对所述栅电极层进行退火之前，对基底的外围区域进行了斜边刻蚀处理，去除了位于所述外围区域的栅电极材料残余层及其他残余材料，避免了所述栅电极材料残余层在所述基底中引入应力，从而解决了在退火工艺中所述应力在栅电极层中导致孔洞继而造成器件良率低的技术问题。
附图说明
图1示出了现有技术的后栅工艺形成的半导体晶圆示意图；
图2至图9示出了本发明一实施例的CMOS晶体管的形成方法所形成的中间结构的结构示意图。
具体实施方式
由背景技术可知，现有技术后栅工艺形成MOS晶体管的生产良率有待提高。
本发明的发明人研究了采用现有后栅工艺制造的半导体晶圆。参考图1，图1中示出了采用现有后栅工艺制造的半导体晶圆10，所述半导体晶圆10上具有多个单元区101，通过对晶圆10的失效分析，发明人发现位于晶圆10外围区域的单元区101的器件失效更为严重，如图1中黑点所示。通过对这些失效器件进行电镜研究后，发现造成这些器件失效的主要原因为，MOS晶体管的金属栅极中存在孔洞，造成栅极断路，且尤以PMOS晶体管的失效更为严重。进一步的研究表现，金属栅极中这些孔洞的形成与晶圆外围区域存在较大的应力有关。具体地，在MOS晶体管的制造过程中，存在多道的成膜、刻蚀和研磨工艺，而无论是成膜工艺、刻蚀工艺还是研磨工艺，都存在工艺参数在晶圆表面分布不均匀的问题。例如，在后栅工艺形成金属栅极的过程中，存在刻蚀去除多晶硅伪栅、沉积金属栅材料层和化学机械研磨所述金属栅材料层的工艺，通常会在晶圆的边缘区域残余金属材料或者其他聚合物材料。由于这些残余材料与晶圆衬底材料存在差异，会在晶圆的边缘区域引入应力，导致晶圆翘曲；进一步地，后续在对金属栅材料的退火过程中，该应力进一步加强，导致了金属栅极中孔洞的形成。
基于以上研究，本发明实施例提供了一种半导体结构的形成方法，所述方法在去除伪栅电极，形成栅电极材料层，并采用化学机械研磨工艺去除凹槽外的栅电极材料层后，进一步地执行了斜边刻蚀处理工艺，用以去除所述基底的外围区域的栅电极材料残余层。上述方法可以减少基底外围区域的由所述栅电极材料残余层导致的应力，有效解决了所述应力在栅电极层中引入孔洞导致器件失效的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
本发明下面的实施例中，将对CMOS晶体管的形成方法进行详细描述，其中，CMOS晶体管中PMOS晶体管的形成方法即是本发明半导体结构的形成方法的一个具体实施方式。本发明的半导体结构的形成方法还可以用于NMOS晶体管，或者其他半导体器件的形成。
首先，参考图2，提供基底200以及位于所述基底200上的PMOS伪栅结构和NMOS伪栅结构，所述PMOS伪栅结构和NMOS伪栅结构包括位于所述基底200表面的栅介质层201、位于所述栅介质层201上的伪栅电极202和位于所述栅介质层201和所述伪栅电极202侧壁表面的侧墙203。通常所述PMOS伪栅结构和NMOS伪栅结构的数量为多个，按照设计规则在所述基底200上排布，以下仅以相邻的一个PMOS伪栅结构和一个NMOS伪栅结构为例进行说明。
所述基底200可以为半导体晶圆，例如，可以为硅晶圆或者绝缘体上硅(SOI)晶圆，也可以是锗、锗硅、砷化镓或者绝缘体上锗的晶圆。本实施例中，所述基底200为硅晶圆，位于所述硅晶圆表面的PMOS伪栅结构和NMOS伪栅结构分别用于形成PMOS晶体管和NMOS晶体管。在其他一些非晶或多晶制造工艺中，所述基底200也可以为多晶材料或者绝缘材料。
在一些实施例中，所述栅介质层201为高介电常数材料，所述栅介质层201的材料可以为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO中的一种或多种。由于所述栅介质层201的材料具有较高的介电常数，与氧化硅相比，在相同厚度时能够提供更高的栅电容，对沟道的控制能力更强，有利于提高晶体管性能。在另一些实施例中，所述栅介质层201的材料也可以为氧化硅。在一些实施例中，在所述栅介质层201与所述基底200的之间还具有界面层，起到改善界面性能、防止扩散等作用。
在一些实施例中，所述伪栅202的材料为多晶硅、氮化硅或者非晶碳。在后栅(gate-last)工艺中，后续需要去除所述伪栅202，再在伪栅202的位置形成金属栅极，形成HKMG结构，有利于提高晶体管击穿电压、减小漏电流、提高晶体管性能。在所述栅介质层201和所述伪栅电极202侧壁表面还具有侧墙203，所述侧墙203起到保护所述伪栅201和后续形成的金属栅的作用。所述侧墙203可以为氧化硅、氮化硅或者氮氧化硅构成的单层或者多层结构。
参考图2，在本实施例中，所述基底200还包括位于所述PMOS伪栅结构和NMOS伪栅结构之间的基底200内的隔离结构204，所述隔离结构204用于隔离半导体衬底200内的有源区，所述隔离结构204可以为浅沟槽隔离结构(STI)，所述浅沟槽隔离结构的材料可以为氧化硅。所述基底200还包括位于所述基底200内的，与所述PMOS伪栅结构对应的PMOS晶体管的源区和漏区，以及与所述NMOS伪栅结构对应的NOMS晶体管的源区和漏区。所述基底200上还具有介质材料层205，所述介质材料层205的顶表面与所述PMOS伪栅结构和NMOS伪栅结构的顶表面齐平，所述介质材料层205的材料可以为氧化硅、氮化硅、氮氧化硅或者低K介质材料。在一些实施例中，在所述介质材料层205上还具有阻挡层(未图示)，所述阻挡层可以覆盖并保护所述PMOS伪栅结构和NMOS伪栅结构，防止氧化和污染，所述阻挡层的材料可以为TiN。在一些实施例中，所述PMOS伪栅结构和NMOS伪栅结构对应的侧墙203、源区和漏区的表面上还分别形成有应力层(未图示)，所述应力层用于在MOS晶体管的沟道区域引入应力，提高载流子迁移率。
需要说明的是，本实施例以平面CMOS晶体管为例说明本发明技术方案CMOS晶体管的形成方法，但本发明技术方案的半导体结构及CMOS晶体管的形成方法同样适用于形成鳍式场效应晶体管(Fin FET)，不应过于限定。
接着，参考图3，形成覆盖所述NMOS伪栅结构的第一掩膜层206，所述第一掩膜层206暴露出所述PMOS伪栅结构的伪栅电极；刻蚀所述PMOS伪栅结构的伪栅电极，形成暴露出PMOS栅介质层201的第一凹槽207
具体地，在一些实施例中，可以在所述基底200上旋涂光刻胶层，所述光刻胶层位于所述介质材料层205上，覆盖NMOS伪栅结构和PMOS伪栅结构；经过曝光显影后去除位于所述PMOS晶体管区域的光刻胶层，剩余的位于NMOS晶体管区域的光刻胶层构成第一掩膜层206。在其他实施例中，所述第一掩膜层206也可以为硬掩膜层，其材料可以为氮化硅、氮氧化硅、非晶碳等。
接着，以所述第一掩膜层206为掩膜，刻蚀所述PMOS伪栅结构的伪栅电极202(同时参考图2和图3)，形成暴露出PMOS栅介质层201的第一凹槽207。刻蚀所述PMOS伪栅电极202的工艺可以为湿法刻蚀或者干法刻蚀。例如，在一些实施例中，所述伪栅电极202由多晶硅材料制成，去除所述PMOS伪栅电极202的工艺可以为湿法刻蚀，所述湿法刻蚀可以采用四甲基氢氧化铵(TMAH：(CH3)4NOH)溶液。在形成所述第一凹槽207后，还需要去除所述第一掩膜层206。
需要说明的是，本实施例CMOS晶体管的形成方法中，优选地，以先去除PMOS伪栅电极形成金属栅极，再去除NMOS伪栅电极形成金属栅极为例，在其他一些实施例中，也可以先去除NMOS伪栅电极，本发明对此不作限定。
接着，参考图4，形成PMOS栅电极材料层，所述PMOS栅电极材料层填充满所述第一凹槽207(同时参考图3)；采用化学机械研磨工艺去除所述第一凹槽207外的PMOS栅电极材料层，剩余在所述第一凹槽207内的PMOS栅电极材料层构成PMOS栅电极层。
本实施例中，所述PMOS栅电极材料层包括PMOS功函数材料层和位于所述PMOS功函数材料层上的PMOS栅极金属材料层。所述PMOS功函数材料层的材料包括TiN、TaAl和TiC中的一种或多种，所述PMOS栅极金属材料层的材料包括Al、Cu、W、Ti、Ta、Co、TaN、NiSi、CoSi、TiN、TiAl和TaSiN中的一种或多种。形成所述PMOS功函数材料层和所述PMOS栅极金属材料层的工艺可以为化学气相沉积、原子层沉积或者物理气相沉积等工艺。本实施例中，所述基底200表面上具有介质材料层205，在所述PMOS栅电极材料层填充满所述第一凹槽207后，所述PMOS栅电极材料层还覆盖在所述介质材料层205的表面上。
接着，采用化学机械研磨工艺去除所述第一凹槽207外的栅电极材料层，所述介质材料层205可以作为停止层。在化学机械研磨工艺后，位于所述第一凹槽207内的PMOS功函数材料层和PMOS栅极金属材料层构成PMOS功函数层208和PMOS栅极金属层209。所述PMOS功函数层208可以用来调节待形成PMOS晶体管的阈值电压，同时对所述PMOS栅介质层201具有保护作用。
此外，由于晶圆的翘曲、研磨工艺参数在整个晶圆表面分布不均匀等因素，在所述化学机械研磨工艺去除所述第一凹槽207外的PMOS栅电极材料层时，会在所述基底200的外围区域形成PMOS栅电极材料残余层。图5示出了作为基底200的硅晶圆的俯视图，所述基底200包括外围区域220。通常地，所述基底200的外围区域200指从所述基底200的边沿起向中心方向宽度d为0.5cm～2cm的环形区域。应当理解的是，所述外围区域220的宽度d与基底200的大小以及具体的工艺有关，可以根据具体应用确定。
参考图6，图6为图5的局部剖视图，示出了基底200的外围区域220上的PMOS栅电极材料残余层221。在一些实施例中，所述栅电极材料残余层221不仅存在于所述外围区域220的上表面，还会存在于所述外围区域的侧壁和底表面上。此外，需要说明是，所述外围区域220不仅会有所述PMOS栅电极材料残余层221，还会有在前期的沉积和刻蚀工艺形成的副产物残余。
接着，参考图7，对所述基底200的外围区域220进行斜边刻蚀(bevel etch)处理，去除所述PMOS栅电极材料残余层221。
所述斜边刻蚀处理采用斜边刻蚀机(bevel etcher)执行，如图7所示，所述斜边刻蚀机采用等离子体隔断区域(PEZ:Process Exclusion Zone)环230控制刻蚀范围，使得所述斜边刻蚀处理仅刻蚀所述基底200的外围区域220。在一些实施例中，所述斜边刻蚀机通过上等离子体隔断区域环和下等离子体隔断区域控制环控制所述斜边刻蚀处理的范围，通过射频电源将刻蚀气体激励为等离子体，去除所述外围区域220上的PMOS栅电极材料残余层221。
本实施例中，所述PMOS栅电极材料层包括PMOS功函数材料层还包括PMOS栅极金属材料层，则所述PMOS栅电极材料残余层221也包括PMOS功函数材料和PMOS栅极金属材料。因此，所述斜边刻蚀处理首先对PMOS栅极金属材料的斜边刻蚀，其次还对PMOS功函数材料的斜边刻蚀，从而达到去除所述PMOS栅电极材料残余层221的目的。上述两步刻蚀可以采用不同的刻蚀气体。
在一些实施例中，所述斜边刻蚀处理还可以包括第三步，对氧化物材料的斜边刻蚀处理，用以去除所述基底200外围区域220上的氧化物残余。需要说明的是，所述斜边刻蚀处理可以根据具体实施方式中，前序沉积工艺、刻蚀工艺所涉及的材料来进行，以达到去除基底200的外围区域220上的金属残余、氧化物残余和聚合物残余的目的。
此外，在对所述基底200的外围区域进行斜边刻蚀处理后，还对所述PMOS栅电极层进行了退火，所述退火的温度为300℃～600℃。
由于在本发明的实施例中，在形成所述PMOS栅电极层之后，且在对所述PMOS栅电极层进行退火之前，对所述基底200的外围区域220进行了斜边刻蚀处理，去除了位于所述外围区域的PMOS栅电极材料残余层221及其他残余材料，避免了所述PMOS栅电极材料残余层221在所述基底200中引入应力，从而避免了在退火工艺中所述应力在PMOS栅电极层中导致孔洞的技术问题。
接着，参考图8，形成覆盖所述PMOS栅电极层的第二掩膜层210，所述第二掩膜层210暴露出所述NMOS伪栅结构的伪栅电极202(同时参考图4)；刻蚀所述NMOS伪栅结构的伪栅电极202，形成暴露出NMOS栅介质层201的第二凹槽211。
具体地，可以在所述介质材料层205上形成硬掩膜材料层，所述硬掩膜材料层可以为TiN；在所述硬掩膜材料层上形成图形化的光刻胶层，所述图形化的光刻胶层具有与NMOS晶体管区域对应的开口；沿所述开口刻蚀所述硬掩膜材料层，形成第二掩膜层210；再以所述第二掩膜层为掩膜刻蚀所述NMOS伪栅结构的伪栅电极202，直至暴露出所述NMOS栅介质层201，形成第二凹槽211。以上描述了采用硬掩膜层构成所述第二掩膜层210进行刻蚀的方法，在其他实施例中，也可以直接采用图形化的光刻胶层构成所述第二掩膜层210进行刻蚀。
在形成所述第二凹槽211后，去除所述第二掩膜层210。
接着，参考图9，形成NMOS栅电极材料层，所述NMOS栅电极材料层填充满所述第二凹槽211(同时参考图8)；再采用化学机械研磨工艺去除所述第二凹槽211外的NMOS栅电极材料层，剩余在所述第二凹槽211内的NMOS栅电极材料层构成NMOS栅电极层。
具体地，所述NMOS栅电极材料层包括NMOS功函数材料层和位于所述NMOS功函数材料层上的NMOS栅极金属材料层。所述NMOS栅电极材料层除填充满所述第二凹槽211外还位于所述介质材料层205的表面上。在进行化学机械研磨工艺处理后，位于所述第二凹槽211内的NMOS功函数材料层和NMOS栅极金属材料层构成NMOS功函数层212和NMOS栅极金属层213，所述NMOS功函数层212和NMOS栅极金属层213构成NMOS栅电极层。
在一些实施例中，在形成所述NMOS栅电极层后，也可以进一步地对所述基底200的外围区域执行斜边刻蚀处理，去除NMOS栅电极材料的残余，具体可参考上述对PMOS晶体管的描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底以及位于所述基底上的伪栅结构，所述伪栅结构包括位于所述基底表面的栅介质层、位于所述栅介质层上的伪栅电极和位于所述栅介质层和所述伪栅电极侧壁表面的侧墙；
去除所述伪栅电极，形成暴露出所述栅介质层的凹槽；
形成栅电极材料层，所述栅电极材料层填充满所述凹槽并覆盖所述基底的表面；
采用化学机械研磨工艺去除所述凹槽外的栅电极材料层，剩余在所述凹槽内的栅电极材料层构成栅电极层，且在所述化学机械研磨工艺去除所述凹槽外的栅电极材料层时，在所述基底的外围区域形成栅电极材料残余层；
对所述基底的外围区域进行斜边刻蚀处理，去除所述栅电极材料残余层；
对所述栅电极层进行退火。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底的外围区域指从所述基底的边沿起向中心方向宽度为0.5cm～2cm的环形区域。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述斜边刻蚀处理采用斜边刻蚀机执行，所述斜边刻蚀机采用等离子体隔断区域环控制刻蚀范围，使得所述斜边刻蚀处理仅刻蚀所述基底的外围区域。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅电极材料层包括功函数材料层和位于所述功函数材料层上的栅极金属材料层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述功函数材料层的材料包括TiN、TiC和TaAl中的一种或多种，所述栅极金属材料层的材料包括Al、Cu、W、Ti、Ta、Co、TaN、NiSi、CoSi、TiN、TiAl和TaSiN中的一种或多种。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述斜边刻蚀处理包括：对栅极金属材料的斜边刻蚀和对功函数材料的斜边刻蚀。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述斜边刻蚀还包括对氧化物材料的斜边刻蚀。
8.一种CMOS晶体管的形成方法，其特征在于，包括：
提供基底以及位于所述基底上的PMOS伪栅结构和NMOS伪栅结构，所述PMOS伪栅结构和NMOS伪栅结构包括位于所述基底表面的栅介质层、位于所述栅介质层上的伪栅电极和位于所述栅介质层和所述伪栅电极侧壁表面的侧墙；
形成覆盖所述NMOS伪栅结构的第一掩膜层，所述第一掩膜层暴露出所述PMOS伪栅结构的伪栅电极；
刻蚀所述PMOS伪栅结构的伪栅电极，形成暴露出PMOS栅介质层的第一凹槽，去除所述第一掩膜层；
形成PMOS栅电极材料层，所述PMOS栅电极材料层填充满所述第一凹槽并覆盖所述基底的表面；
采用化学机械研磨工艺去除所述第一凹槽外的PMOS栅电极材料层，剩余在所述第一凹槽内的PMOS栅电极材料层构成PMOS栅电极层，且在所述化学机械研磨工艺去除所述第一凹槽外的PMOS栅电极材料层时，在所述基底的外围区域形成PMOS栅电极材料残余层；
对所述基底的外围区域进行斜边刻蚀处理，去除所述PMOS栅电极材料残余层；
对所述PMOS栅电极层进行退火。
9.如权利要求8所述的CMOS晶体管的形成方法，其特征在于，所述基底的外围区域指从所述基底的边沿起向中心方向宽度为0.5cm～2cm的环形区域。
10.如权利要求8所述的CMOS晶体管的形成方法，其特征在于，所述斜边刻蚀处理采用斜边刻蚀机执行，所述斜边刻蚀机采用等离子体隔断区域环控制刻蚀范围，使得所述斜边刻蚀处理仅刻蚀所述基底的外围区域。
11.如权利要求8所述的CMOS晶体管的形成方法，其特征在于，所述PMOS栅电极材料层包括PMOS功函数材料层和位于所述PMOS功函数材料层上的PMOS栅极金属材料层。
12.如权利要求11所述的CMOS晶体管的形成方法，其特征在于，所述PMOS功函数材料层的材料包括TiN、TaAl和TiC中的一种或多种，所述PMOS栅极金属材料层的材料包括Al、Cu、W、Ti、Ta、Co、TaN、NiSi、CoSi、TiN、TiAl和TaSiN中的一种或多种。
13.如权利要求11所述的CMOS晶体管的形成方法，其特征在于，所述斜边刻蚀处理包括：对PMOS栅极金属材料的斜边刻蚀和对PMOS功函数材料的斜边刻蚀。
14.如权利要求13所述的CMOS晶体管的形成方法，其特征在于，所述斜边刻蚀还包括对氧化物材料的斜边刻蚀。
15.如权利要求8所述的CMOS晶体管的形成方法，其特征在于，所述基底上还具有介质材料层，所述介质材料层的顶表面与所述PMOS伪栅结构和所述NMOS伪栅结构的顶表面齐平；所述介质材料层、所述PMOS伪栅结构和所述NMOS伪栅结构上还具有阻挡层。
16.如权利要求8所述的CMOS晶体管的形成方法，其特征在于，对所述PMOS栅电极层进行退火的温度为300℃～600℃。
17.如权利要求8所述的CMOS晶体管的形成方法，其特征在于，还包括：
形成覆盖所述PMOS栅电极层的第二掩膜层，所述第二掩膜层暴露出所述NMOS伪栅结构的伪栅电极；
刻蚀所述NMOS伪栅结构的伪栅电极，形成暴露出NMOS栅介质层的第二凹槽，去除所述第二掩膜层；
形成NMOS栅电极材料层，所述NMOS栅电极材料层填充满所述第二凹槽并覆盖所述基底的表面；
采用化学机械研磨工艺去除所述第二凹槽外的NMOS栅电极材料层，剩余在所述第二凹槽内的NMOS栅电极材料层构成NMOS栅电极层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510870357.XA CN106816368B (zh) | 2015-12-01 | 2015-12-01 | 半导体结构和cmos晶体管的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510870357.XA CN106816368B (zh) | 2015-12-01 | 2015-12-01 | 半导体结构和cmos晶体管的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106816368A true CN106816368A (zh) | 2017-06-09 |
| CN106816368B CN106816368B (zh) | 2019-11-05 |
Family
ID=59107561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510870357.XA Active CN106816368B (zh) | 2015-12-01 | 2015-12-01 | 半导体结构和cmos晶体管的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106816368B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112017949A (zh) * | 2019-05-28 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| WO2023000466A1 (zh) * | 2021-07-22 | 2023-01-26 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1111466A (zh) * | 1993-07-30 | 1995-11-08 | 爱特梅尔股份有限公司 | 在电可擦编程只读存储器中形成薄隧穿窗口的方法 |
| WO2002005337A1 (fr) * | 2000-07-10 | 2002-01-17 | Shin-Etsu Handotai Co., Ltd. | Tranche a chanfreinage en miroir, tissu a polir pour chanfreinage en miroir, machine a polir pour chanfreinage en miroir et procede associe |
| CN1674250A (zh) * | 2004-03-25 | 2005-09-28 | 三洋电机株式会社 | 半导体装置的制造方法 |
| KR20050117786A (ko) * | 2004-06-11 | 2005-12-15 | 주식회사 하이닉스반도체 | 반도체 소자의 더블 게이트 산화막 형성 방법 |
| TWI289329B (en) * | 2002-04-03 | 2007-11-01 | Taiwan Semiconductor Mfg | Method and apparatus for controlling spacer width |
| US20100048022A1 (en) * | 2008-08-25 | 2010-02-25 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing apparatus and method of manufacturing semiconductor device |
| CN101764097A (zh) * | 2008-12-24 | 2010-06-30 | 东部高科股份有限公司 | 制造闪存装置的方法 |
| CN101964328A (zh) * | 2009-07-24 | 2011-02-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| JP2011029562A (ja) * | 2009-07-29 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体ウェハ端面の処理方法および半導体装置の製造方法 |
| CN103928290A (zh) * | 2013-01-11 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 晶圆边缘的刻蚀方法 |
| CN104241131A (zh) * | 2013-06-09 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极晶体管的形成方法 |
-
2015
- 2015-12-01 CN CN201510870357.XA patent/CN106816368B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1111466A (zh) * | 1993-07-30 | 1995-11-08 | 爱特梅尔股份有限公司 | 在电可擦编程只读存储器中形成薄隧穿窗口的方法 |
| WO2002005337A1 (fr) * | 2000-07-10 | 2002-01-17 | Shin-Etsu Handotai Co., Ltd. | Tranche a chanfreinage en miroir, tissu a polir pour chanfreinage en miroir, machine a polir pour chanfreinage en miroir et procede associe |
| TWI289329B (en) * | 2002-04-03 | 2007-11-01 | Taiwan Semiconductor Mfg | Method and apparatus for controlling spacer width |
| CN1674250A (zh) * | 2004-03-25 | 2005-09-28 | 三洋电机株式会社 | 半导体装置的制造方法 |
| KR20050117786A (ko) * | 2004-06-11 | 2005-12-15 | 주식회사 하이닉스반도체 | 반도체 소자의 더블 게이트 산화막 형성 방법 |
| US20100048022A1 (en) * | 2008-08-25 | 2010-02-25 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing apparatus and method of manufacturing semiconductor device |
| CN101764097A (zh) * | 2008-12-24 | 2010-06-30 | 东部高科股份有限公司 | 制造闪存装置的方法 |
| CN101964328A (zh) * | 2009-07-24 | 2011-02-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| JP2011029562A (ja) * | 2009-07-29 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体ウェハ端面の処理方法および半導体装置の製造方法 |
| CN103928290A (zh) * | 2013-01-11 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 晶圆边缘的刻蚀方法 |
| CN104241131A (zh) * | 2013-06-09 | 2014-12-24 | 中芯国际集成电路制造(上海)有限公司 | 金属栅极晶体管的形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112017949A (zh) * | 2019-05-28 | 2020-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112017949B (zh) * | 2019-05-28 | 2023-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| WO2023000466A1 (zh) * | 2021-07-22 | 2023-01-26 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106816368B (zh) | 2019-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8674416B2 (en) | Semiconductor device with reduced threshold variability having a threshold adjusting semiconductor alloy in the device active region | |
| CN102299156B (zh) | 一种半导体器件及其制造方法 | |
| US8343837B2 (en) | Work function adjustment in a high-k gate electrode structure after transistor fabrication by using lanthanum | |
| US8361858B2 (en) | Reduction of thickness variations of a threshold semiconductor alloy by reducing patterning non-uniformities prior to depositing the semiconductor alloy | |
| US8048792B2 (en) | Superior fill conditions in a replacement gate approach by corner rounding prior to completely removing a placeholder material | |
| CN104821296A (zh) | 半导体器件及其形成方法 | |
| US20120196432A1 (en) | Method for Manufacturing Contact Holes in CMOS Device Using Gate-Last Process | |
| US9859113B2 (en) | Structure and method of semiconductor device structure with gate | |
| TWI469262B (zh) | 半導體裝置之製造方法及半導體裝置 | |
| TWI804632B (zh) | 半導體元件及其製作方法 | |
| US10083959B2 (en) | Semiconductor device structure and method for forming the same | |
| CN103094214B (zh) | 制作半导体器件的方法 | |
| US9941152B2 (en) | Mechanism for forming metal gate structure | |
| US10090397B2 (en) | Semiconductor device structure and method for forming the same | |
| CN106816368B (zh) | 半导体结构和cmos晶体管的形成方法 | |
| CN105826175A (zh) | 晶体管的形成方法 | |
| CN105244318A (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN102117773B (zh) | 半导体器件和使用应力记忆技术工艺制造半导体器件的方法 | |
| CN103915387B (zh) | Cmos晶体管的形成方法 | |
| CN103578953B (zh) | 半导体集成电路制造的方法 | |
| CN107591368B (zh) | 多阈值电压鳍式场效应晶体管及其形成方法 | |
| US8987104B2 (en) | Method of forming spacers that provide enhanced protection for gate electrode structures | |
| US8541281B1 (en) | Replacement gate process flow for highly scaled semiconductor devices | |
| US8853051B2 (en) | Methods of recessing an active region and STI structures in a common etch process | |
| CN108206160A (zh) | 一种半导体器件及其制造方法和电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |