CN1111466A - 在电可擦编程只读存储器中形成薄隧穿窗口的方法 - Google Patents

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Abstract

一种在半导体EEPROM器件中制作供电子在 浮栅(70)和衬底(15)之间隧穿的亚微米介质窗口的 方法。对覆盖在衬底(15)上的氧化层(25)之上的掩 模边缘(35)进行钻蚀,去掉一小段距离40,在该小段 距离的周围形成氧化层(50),然后在该钻蚀距离中形 成一层薄氧化层,作为隧穿窗口(65)之用。

Description

技术领域
本发明主要涉及制造半导体非易失性存储器的方法,尤其涉及在电可擦编程只读存储器中制造电子隧穿用薄介质窗口的方法。
背景技术
在金属氧化物半导体(MOS)电可擦编程只读存储器(EEPROM)晶体管中,电子隧道穿越非常薄的二氧化硅(SiO2,“氧化物”)层,以被存放在称作浮栅的存储位置中或从存储位置取走。浮栅上存放有或者缺少电荷又决定受浮栅控制的晶体管是否导通或截止,借此作为可编程的存储单元起作用。更准确地说,浮栅上的电荷使晶体管导通的阈值电压发生漂移,在被指定为数字“1”、代表未编程状态的低阈值电压下,当晶体管被施加在位于浮栅之上的读出栅上的参考电压选中时就导通。在被指定为数字“零”、代表已编程状态的较高阈值电压下,当晶体管在相同的条件下被选中时则截止。
发生电子隧穿的薄介质层的面积一般局限于小的矩形尺寸,且介质层的厚度要小心控制。是故,称此矩形面积为“窗口”。厚度在70埃到200埃之间,面积为二分之一到几个平方微米的氧化物窗口是典型的。哈拉里的美国专利公布号No.4,590,503描述有薄隧道氧化区的形成。
将已经离子掺杂的硅衬底置于浮栅之下,中间被一介质层隔开。隔开浮栅层与衬底的薄隧道氧化物窗口介质提供电子在衬底和浮栅之间隧道穿越的区域。
隧穿氧化物窗口的面积和厚度是EEPROM存储单元性能中两个最重要的因子。为了产生任何显著的隧穿,浮栅和衬底间的电位差必须超过一个阈值电压,而该阈值电压一般与隧穿窗口的面积和厚度两者都有关。读出栅通过电容耦合影响浮栅,而在浮栅和衬底之间存在着相似的电容耦合。由于读出栅和衬底之间的电位差是浮栅和衬底之间的电位差与浮栅和读出栅之间的电位差之和,所以较低的阈值电压允许施加较低的电压于读出栅和衬底之间来进行充电和放电。换句话说,较低的阈值电压可使存储单元更快地充电或放电,同时伴随着较高的隧道电流。
较小的隧穿窗口面积至少具有三个方面的好处。第一,如上所述,较小的窗口允许存储单元的读或写不是在施加较低的电压下进行就是以较快速度进行或两者兼而有之。这些可能的每一种都会给用户带来好处,例如加快编程速度或减少能源消耗。第二,较小的窗口面积可使单元和整个晶体管电路做得较紧凑,并导致该电路的大型阵列按比例缩小,从而具有在较小的封装中包封更多信息容量的优点。因此较小的隧穿窗口允许在较小的封装中具有更好的性能和更多的存储器。第三,较小的窗口面积使降低写入和擦除电压成为可能。
隧穿氧化物窗口一般在EEPROM制作过程中通过层淀积和常规光刻技术进行刻蚀制成。随着隧穿氧化物窗口的面积达到甚至变得小于光致抗蚀剂的图案和腐蚀的分辨率时,常规光刻技术就存在能把这些窗口精确加以制作的尺寸极限。
因此,本发明的目的是提供形成亚微米面积的隧穿氧化物窗口的方法,这些窗口不受常规光致抗蚀剂和腐蚀过程中固有的限止或光刻极限的限制。
发明内容
本发明中,通过形成一窗口尺寸小于光刻极限所允许的图案来制作EEPROM中亚微米面积的隧穿窗口。该窗口借助从已经常规光致抗蚀剂刻蚀过的氮化层末端钻蚀掉精确数量,然后多次淀积和刻蚀各层以便在介质窗口中形成那小的钻蚀区来加以制成。
这通过把厚度大约为500埃的薄氧化层淀积在硅衬底的顶部获得,而该衬底硅在要形成源极和漏极用的电荷增强区部位已经或可以注入离子,并且也生长了用以隔离该电荷增强区的场氧化物边界。场氧化物在存储单元之间形成边界。因此,以下将重点讨论场氧化物边界之间的区域。
将厚度大约为1000埃的氮化硅,也即Si3N4“氮化物”薄层淀积在氧化层上。然后掩蔽并刻蚀氮化层,俾使待形成的每对存储单元只留下平台状的氮化层,平台的两个相对末端接近位于两个隧穿氧化物窗口最后位置的上方。
如果对隧道希望获得自对准的隐埋N+区,则可能在此时靠近氮化物平台的末端处进行离子注入轰击。
然后用缓冲氢氟酸或其他任何不损害硅衬底的氧化物腐蚀剂对氧化层进行湿法腐蚀,不仅去除未被平台覆盖的氧化物,而且把在平台末端下的一部分氧化物也很精确地去掉,该精确部分可以是一千至几千埃,从而使氧化物已被腐蚀去掉处的衬底显露出来。此钻蚀的量将决定隧穿氧化物窗口的尺寸。
其次,把比原始氧化层薄得多的大约100埃的氧化物生长在包括氮化物平台末端底下衬底区域在内的衬底上。然后,用低压化学气相淀积技术淀积厚约400埃的氮化层,使氮化物末端的底下和氧化层以上的空间都充填以氮化物。接着进行掩蔽氮化物腐蚀,除去约500埃的氮化物。由于受大约400埃氮化层的保护,因此充填在氮化物末端底下和氧化层以上空间的大部分氮化物将保持原样完整。于是,在厚约100埃、未被氮化物覆盖的氧化层上生长一层氧化物,形成厚约700埃的氧化物单层。
然后剥离氮化物,只剩下覆盖有三层氧化层的衬底:无氮化物覆盖的氧化层,厚约500埃;已位于氮化物平台底下、但从未刻蚀过的氧化层,厚约500埃;以及介于上述两氧化物层之间,位于氮化物平台末端底下的氧化层,厚约100埃。于是进行缓冲的湿法氧化腐蚀,去除大约120埃的氧化物,包括所有位于氮化物平台末端底下,厚约100埃的氧化层在内。然后生长大约80埃厚的氧化层。该生长在先前位于氮化物平台末端底下的外露衬底小区上的薄层,将成为隧穿窗口。
接下来进行常规的EEPROM制作过程。开始为多晶硅层的淀积,用以形成浮栅。可以看到该层制成的栅极底面由几百埃的氧化物同衬底相隔开,但小隧穿窗口区则除外,它只由大约80埃的氧化物同衬底隔开。场氧化物行为隧道氧化物窗口提供相隔可达一千至一万埃的边界。上述氮化物钻蚀技术已在尺寸为一千至几千埃的垂直方向上制成窗口。因此由本发明制成的隧穿窗口面积可远小于一平方微米,厚度可小于一百埃。
附图概述
图1是半导体衬底的部分正剖面图,衬底上面氧化层和氮化层之下有掺杂区域。
图2是图1已经掩蔽和刻蚀之后各部分的正剖面图。
图3是图2已经生长氧化层和淀积氮化层之后各部分的正剖面图。
图4是图3已经刻蚀掉一层氮化层之后各部分的正剖面图。
图5是图4已经生长一层氧化层之后各部分的正剖面图。
图6是图4已经剥离氮化物、刻蚀一层氧化层和生长另一层氧化层之后的正剖面图。
图7是按本发明构造的EEPROM器件的正剖面图。
图8是常规EEPROM器件的正剖面图。
图9是按本发明构造的EEPROM器件的纵向正剖面图。
本发明的最佳实施方式
现参照图1,图中示出具有三隐埋N+区20的硅衬底15。N+区20由诸如N型掺杂的离子注入的常规方法形成。通常用亚表面掺杂区作为MOS晶体管的源极和漏极。在衬底15的顶部是第一层氧化层25,厚度大约500埃。淀积在氧化层25上的是第一层氮化层,厚度大约1000埃。
图2示出刻蚀后的衬底15、氧化层25和氮化层30。已经用常规方法对氮化层30进行掩蔽和刻蚀,留下位于隐埋N+区20之一上方的平台32,后者的末端35位于另二个隐埋N+区20的上方。如果希望获得自对准(对隧道)的隐性N+区,则可在本实例的此时加以形成。对于这种情况,图1中将不会出现隐埋N+区20。在从氮化物部分32除去光致抗蚀剂之前,用离子轰击注入N型杂质。这将形成图2所示的左右两个隐埋区20。中间的隐埋N+区在图2中将不会存在。用氢氟酸或任何其他腐蚀氧化物而不损害硅衬底的试剂对氧化物进行湿法腐蚀,用以不仅去除未被平台32覆盖的所有氧化层25,而且腐蚀掉氧化层25中稍微位于平台32末端35底下的钻蚀部分40。这些稍微钻蚀的部分40是可以通过已知的腐蚀技术加以精确控制的,其大小可为末端35底下一千到几千埃。
现在参考图3,接着生长第二薄氧化层45。该氧化层45可厚约100埃,并沿着包括钻蚀部分40在内的外露硅衬底15形成,而在平台末端35和钻蚀部分40之间留有空间47。氧化层45在氮化物平台32上并不生长。然后淀积第二层掩蔽氮化层50,覆盖住平台32、氧化层45和钻蚀部分40,并充填空间47。氮化层50可以用低压化学气相淀积法淀积,厚度大约为400埃。
现在参考图4,下一步进行掩蔽氮化物的腐蚀,去除大约500埃的氮化物,把除填充在空间47以外的氮化层50基本上全部去除,未去除部分由首先遭受腐蚀的氮化层50的其他部分加以保护而免于腐蚀。
现在参考图5,在所有无氮化物覆盖的氧化层上生长第三层氧化层55。该氧化层55与不处于氮化层之下的第二层氧化层45相组合,并向下扩散渗入至下面衬底的表面薄层。第三层氧化层55的厚度大约为700埃。于是进行顶部氧化物腐蚀以去除生长在氮化物部分32和47上的任何氧化物。接下来,进行氮化物剥离,去除所有剩余的氮化物。这样,来自钻蚀40处第二层薄氧化层45的小段,就留在厚度皆为500埃的第一层氧化层25和第三层氧化层55之间。
现在参考图6,进行可以使用氢氟酸的缓冲氧化物腐蚀来去除大约120埃的氧化物。这使来自钻蚀部分的第二层氧化层45全部去除,显露但并不损害氧化层25和55之间的衬底15小区。然后,在显露的衬底15小区上以及氧化层25和55上生长或淀积第四层薄氧化层60。该氧化层60大约可为80埃厚,并成为隧穿氧化物窗口65,在该处它覆盖住事先已将所有氧化物都腐蚀掉的衬底15小区。这时,将接着进行标准的EEPROM工艺流程,开始为第一层多品硅的淀积以形成浮栅。
现在参考图7,图中显示出具有用本发明工艺所形成隧穿氧化物窗口65的EEPROM单元。可以看到,该EEPROM单元拥有多晶硅浮栅70和由另外的多晶硅淀积形成的读出栅75和控制栅80。一对单元对称地存在于镜面线85附近,而那些镜面线之间的距离88代表一个单元的长度。为了比较,图8示出用现有技术制作的EEPROM单元。关于镜面线90和92呈对称状的一对现有技术的单元具有明显地大于本发明隧穿氧化物窗口65的隧穿氧化物窗口95。已有技术的单元也有浮栅98、读出栅100和控制栅105,它们都大于本发明的浮栅70、读出栅75和控制栅80。
因此本发明不仅允许比已有技术具有更小的EEPROM隧穿氧化物窗口,加上前述性能方面的改进,而且允许整个EEPROM单元按比例做成更小的尺寸以使更多的EEPROM单元封装在一起。
图9中,将每一单元112隔开的场氧化区110在第一层氧化层25生长或沉积之前,通过常规技术在衬底15之上和内部进行生长。那些场氧化区110之间的距离115决定隧穿窗口65的一个尺寸,可以是一千至一万埃。可以看到,浮栅70从隧穿窗口65等高地上升以配合场氧化区110的顶部轮廓,而读出栅75具有相似的等高轮廓。读出栅75裹住浮栅70的末端以便提高这些栅之间的电容耦合。
因此,隧穿氧化物窗口65的厚度可以小于一百埃,并在面积的每个方向上小至一千埃,与现有技术相比,在尺寸上有明显的减少。
本发明中,薄氧化物隧穿窗口的尺寸特征是小于光刻的可分辨尺寸。被参照的光刻以系用衍射极限光学的光学波长进行。并未企图参照可分辨距离比常规光刻可分辨距离小很多的X射线光刻。这种参照比较并未打算进行,因为本发明的薄氧化物窗口还未相对于这样一种距离测量过。

Claims (11)

1、一种在EEPROM器件中形成介质隧穿窗口的方法,其特征在于,它包含:
利用光刻在衬底上蚀刻出氧化层图案,薄氧化层的边缘限定EEPROM隧穿窗口的边界,
用一可腐蚀的掩膜掩蔽所述窗口,
在该掩膜下腐蚀掉一段距离,俾使所述窗口的至少两边以小于光刻可分辨的距离加以分隔,
在隧穿窗口周围形成氧化层,
除去所述的掩膜材料,
将包括窗口氧化物在内的所有剩下的氧化物减薄到使窗口氧化物得以除去的程度,以及
在衬底上生长薄氧化层。
2、如权利要求1所述的方法,其特征在于,所述的图案蚀刻步骤包含在硅衬底上形成窗口的某些边,所述的掩蔽步骤包含在所述第一层氧化层上淀积第一层氮化层,而所述腐蚀步骤包含腐蚀掉所述第一层氮化层。
3、如权利要求2所述的方法,其特征在于,腐蚀掉部分所述第一层氮化层包括腐蚀掉所述第一层氧化层中未受所述第一层氮化层保护的区域和同样腐蚀掉位于部分所述第一层氮化层底下的所述第一层氧化层。
4、如权利要求3所述的方法,其特征在于,所述的在隧穿窗口周围形成氧化层的方法包含:
在所述衬底上生长薄于所述第一层氧化层的第二层氧化层,所述第二层氧化层在所述部分氮化物的底下延伸以覆盖所述第一层氧化层已被腐蚀去掉处的所述衬底,留下空间于所述部分氮化物和所述第二层氧化层之间,
在所述第一层氮化层和所述第二层氧化层上淀积第二层氮化层,使之充填于所述氮化物部分的末端和所述第二层氧化层之间的所述空间,
基本上腐蚀掉所述第二层氮化层的全部,但充填于所述末端和所述第二层氧化层之间的所述空间的所述第二层氮化层则除外,它受所述第二层氮化层外面部分的保护而免于腐蚀。
在未被氮化物覆盖的所述第二层氧化层上生长第三层氧化层,剥离所有的氮化物,
进行氧化物腐蚀,除去部分所述第一层氧化层、所有所述第二层氧化层和部分所述第三层氧化层,显露出所述第二层氧化层已被完全去除处的衬底,以及
形成第四层氧化层,从而导致在衬底显露处得到氧化层,而其他地方的氧化层则更厚。
5、如权利要求4所述的方法,其特征在于,在衬底上形成第一层氧化层之前,在所述衬底上生长场氧化区,借此所述场氧化区形成包含所述窗口的器件的边界。
6、一种在EEPROM器件中形成介质隧穿窗口的方法,其特征在于,它包含:
淀积第一层掩膜层,对覆盖有该掩膜的氧化层进行图案光刻,确定四边氧化物窗口的至少两条边,
当第一层氧化层腐蚀到衬底时,对掩膜进行钻蚀,钻蚀至少限定氧化物窗口的又一条边,
在包括钻蚀区在内的衬底上,淀积厚度显著薄于第一层氧化层的第二层氧化物,
用除钻蚀区外被腐蚀掉的第二掩膜层对钻蚀区进行掩蔽,
将第二层氧化层加厚到至少厚达第一层氧化层的厚度,
去除所有的掩膜层,
腐蚀氧化层,包括先前被掩蔽的四边氧化物窗口在内,直至窗口的氧化物完全去除为止,以及
在包括窗口区在内的衬底上,生长第三层氧化层,俾使只有第三层氧化层处于窗口中。
7、如权利要求6所述的方法,其特征在于,所述第四条边相对于隔开一段距离的其它诸边以小于光刻和氧化腐蚀所能分辨的任何距离加以形成。
8、如权利要求6所述的方法,其特征在于,它进一步通过下述完成EEPROM晶体管的工艺加以限定:在第三层氧化层上淀积多晶层一和多晶层二,并在衬底上形成间隔的掺杂区。
9、一种在EEPROM晶体管中形成供电子隧穿的小窗口方法,其特征在于,它包含:
在拥有限定作源极和漏极的亚表面区的衬底上形成第一层氧化层,
在所述第一层氧化层的顶部淀积第一层氮化层,
腐蚀掉部分第一层氮化层,保留下位于所述限定作源极和漏极区之上的所述第一层氮化层末端,
腐蚀掉未被留下的所述第一层氮化层覆盖的所述第一层氧化层,并腐蚀掉稍微在所述第一层氮化层所述末端底下的所述第一层氧化层,
在所述衬底上生长厚度薄于所述第一层氧化层的第二层氧化层,所述第二层氧化层延伸至所述末端底下以覆盖在已腐蚀掉第一层氧化层处的所述衬底上,留下空间于所述末端和所述第二层氧化层之间,
在所述第一层氮化层和所述第二层氧化层上淀积第二层氮化层,使之充填于所述末端和所述第二层氧化层之间的所述空间,
腐蚀掉所有的所述第二层氮化层,但充填于所述末端和所述第二层氧化层之间所述空间的所述第二层氮化层除外,它受所述第二氮化层外面部分的保护而免于腐蚀,
在未被氮化物覆盖的所述第二层氧化层上生长第三层氧化层,
剥离所有的氮化物,
进行氧化物腐蚀;去掉部分所述第一层氧化层,所有所述第二层氧化层和部分所述第三层氧化层,在所述第二层氧化层完全去除的地方显露出衬底,
形成第四层氧化层,导致衬底已被暴露的地方只有该氧化层,而其他地方的氧化层则更厚,和
在所述第四层氧化层上淀积多晶硅栅层,从而所述多晶硅栅与所述衬底由氧化物加以隔开,所述硅栅向下凸出于所述的凹口,该凹口由所述第四层氧化层同所述衬底加以隔开,而所述第四氧化层就成为电子在所述硅栅和所述衬底中源极和漏极之一之间进行隧穿的窗口。
10、一种在EEPROM中形成电子隧穿用小窗口的方法,其特征在于,它包含:
在硅衬底表面上生长场氧化区,该衬底被一不生长场氧化物的所述表面的狭条隔开,所述狭条具有亚表面的源区和漏区。
在所述狭条和场氧化区上形成第一层氧化层,
在所述第一层氧化层的顶部淀积第一层氮化层,
腐蚀掉所述第一层氮化层的某些部分而留下其它部分,限定位于所述注入离子区域之上的所述第一层氮化层剩余部分的末端,
腐蚀掉未被所述第一层氮化层剩余部分覆盖的所述第一层氧化层,且也腐蚀掉所述第一层氮化层所述末端底下的所述第一层氧化层,
在所述衬底上生长厚度薄于所述第一层氧化层的第二层氧化层,所述第二层氧化层延伸至所述末端底下以覆盖已腐蚀掉所述第一层氧化层的所述衬底,留下空间于所述末端和所述第二层氧化层之间,
在所述第一层氮化层和所述第二层氧化层上淀积第二层氮化层,用以充填所述末端和所述第二层氧化层之间的所述空间,
腐蚀掉所有所述第二层氮化层,但充填所述末端和所述第二层氧化层之间所述空间的所述第二层氮化层则除外,它受所述第二层氮化层的外面部分的保护而免遭腐蚀,
在未被氮化物覆盖的所述第二层氧化层上生长第三层氧化层,
剥离掉所述的氮化物,
进行氧化物腐蚀,腐蚀掉部分所述第一层氧化层,全部所述第二层氧化层和部分所述第三层氧化层,在完全去除所述第二层氧化层的地方显露出衬底,
形成第四层氧化层,导致衬底已显露的地方形成氧化层,而其他地方则形成较厚的氧化层,以及
在所述第四层氧化层上淀积多晶硅第一栅极层,从而使所述第一栅极层具有向下凸出于衬底显露处的底面,只有所述第四层氧化层将所述凸出部分和所述衬底隔开,而该第四氧化层就成为电子在所述栅极和所述衬底之间进行隧穿的窗口。
11、如权利要求10所述的方法,其特征在于,所述场氧化区通常平行成行加以形成,而所述第一层氮化层剩余部分的所述末端则通常与所述场氧化区的行横交,从而形成所述EEPROM的阵列。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1653601B (zh) * 2002-05-09 2010-05-05 爱特梅尔公司 用来制作具有超小型薄窗口的eeprom结构的方法
CN106816368A (zh) * 2015-12-01 2017-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构和cmos晶体管的形成方法
CN107978601A (zh) * 2016-10-21 2018-05-01 联华电子股份有限公司 单层多晶硅电子抹除式可复写只读存储器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5429960A (en) * 1994-11-28 1995-07-04 United Microelectronics Corporation Method of making flash EEPROM memory
US5521109A (en) * 1995-09-01 1996-05-28 United Microelectronics Corp. Method for fabricating a high coupling ratio flash memory with a very narrow tunnel layer
US5963806A (en) * 1996-12-09 1999-10-05 Mosel Vitelic, Inc. Method of forming memory cell with built-in erasure feature
US5895240A (en) * 1997-06-30 1999-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making stepped edge structure of an EEPROM tunneling window
US5918133A (en) * 1997-12-18 1999-06-29 Advanced Micro Devices Semiconductor device having dual gate dielectric thickness along the channel and fabrication thereof
US6255165B1 (en) * 1999-10-18 2001-07-03 Advanced Micro Devices, Inc. Nitride plug to reduce gate edge lifting
US6518072B1 (en) * 1999-11-05 2003-02-11 Advanced Micro Devices, Inc. Deposited screen oxide for reducing gate edge lifting
US20060073509A1 (en) * 1999-11-18 2006-04-06 Michael Kilpatrick Method for detecting and quantitating multiple subcellular components
US6905926B2 (en) * 2003-09-04 2005-06-14 Atmel Corporation Method of making nonvolatile transistor pairs with shared control gate
US7161203B2 (en) * 2004-06-04 2007-01-09 Micron Technology, Inc. Gated field effect device comprising gate dielectric having different K regions
US7553704B2 (en) * 2005-06-28 2009-06-30 Freescale Semiconductor, Inc. Antifuse element and method of manufacture
US7528015B2 (en) * 2005-06-28 2009-05-05 Freescale Semiconductor, Inc. Tunable antifuse element and method of manufacture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4817561A (en) * 1986-12-17 1989-04-04 Ichthyotech, Ltd. Aquatic aeration and filtering system
US4755477A (en) * 1987-03-24 1988-07-05 Industrial Technology Research Institute Overhang isolation technology
JP2701332B2 (ja) * 1988-07-08 1998-01-21 日本電気株式会社 浮遊ゲート型不揮発性半導体記憶装置の製造方法
US4941822A (en) * 1989-07-20 1990-07-17 Marvin Evans Apparatus for heat treating contaminated particulate material
CN2078413U (zh) * 1990-10-13 1991-06-05 福建省宁德市茶叶机械制造厂 连续反烧燃煤装置
US5216270A (en) * 1991-02-28 1993-06-01 Texas Instruments Incorporated Non-volatile memory cell with tunnel window structure and method
US5236862A (en) * 1992-12-03 1993-08-17 Motorola, Inc. Method of forming oxide isolation

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1653601B (zh) * 2002-05-09 2010-05-05 爱特梅尔公司 用来制作具有超小型薄窗口的eeprom结构的方法
CN106816368A (zh) * 2015-12-01 2017-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构和cmos晶体管的形成方法
CN106816368B (zh) * 2015-12-01 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构和cmos晶体管的形成方法
CN107978601A (zh) * 2016-10-21 2018-05-01 联华电子股份有限公司 单层多晶硅电子抹除式可复写只读存储器
CN107978601B (zh) * 2016-10-21 2022-02-22 联华电子股份有限公司 单层多晶硅电子抹除式可复写只读存储器

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