CN112017949A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112017949A
CN112017949A CN201910452294.4A CN201910452294A CN112017949A CN 112017949 A CN112017949 A CN 112017949A CN 201910452294 A CN201910452294 A CN 201910452294A CN 112017949 A CN112017949 A CN 112017949A
Authority
CN
China
Prior art keywords
layer
gate
hard mask
forming
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910452294.4A
Other languages
English (en)
Other versions
CN112017949B (zh
Inventor
王金刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910452294.4A priority Critical patent/CN112017949B/zh
Publication of CN112017949A publication Critical patent/CN112017949A/zh
Application granted granted Critical
Publication of CN112017949B publication Critical patent/CN112017949B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括多个晶体管区以及电阻区，晶体管区基底上形成有伪栅结构，电阻区基底上形成有电阻器结构，伪栅结构和电阻器结构露出的基底上形成有层间介质层；形成覆盖层间介质层、伪栅结构和电阻器结构的硬掩膜层；进行至少一次栅极替换工艺，包括：刻蚀硬掩膜层，露出待去除的伪栅结构；以剩余硬掩膜层为掩膜去除露出的伪栅结构，在层间介质层内形成开口；在开口中形成覆盖硬掩膜层的栅极材料层；以硬掩膜层顶面为停止位置，对栅极材料层进行平坦化处理；在栅极替换工艺后，去除剩余硬掩膜层；去除高于层间介质层顶面的剩余栅极材料层，形成栅极结构。本发明改善了电阻器结构的顶面凹陷问题。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，MOS晶体管的特征尺寸不断缩小，各种由器件的物理极限所引起的二级效应相继出现，器件特征尺寸按比例缩小变得困难。其中，最具挑战性的是如何解决半导体器件漏电流大的问题。
当前提出的解决方法是，采用高k金属栅(HKMG)技术形成金属栅极结构(metalgate)，即采用具有高介电常数的电介质材料(通常称为高k栅介质材料)来形成栅介质层，并采用包含金属元素的导电材料(通常称为金属材料)来形成栅电极，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
除了MOS晶体管之外，集成电路制造领域中通常还会大量使用电阻器(resistordevice)。由于高k栅介质材料具有较低的电阻系数，高k金属栅极结构不能用来作为电阻器。因此，通常会在电阻器件区域所对应的基底上形成导电层，用作为高阻(highresistivity，HiR)器件。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高电阻器的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成晶体管的多个晶体管区、以及用于形成电阻器的电阻区，所述晶体管区的基底上形成有伪栅结构，所述电阻区的基底上形成有电阻器结构，所述伪栅结构和电阻器结构露出的基底上形成有层间介质层，所述层间介质层顶面和所述伪栅结构顶面以及电阻器结构顶面相齐平；形成覆盖所述层间介质层、伪栅结构和电阻器结构的硬掩膜层；进行至少一次栅极替换工艺，所述栅极替换工艺的步骤包括：图形化所述硬掩膜层，露出待去除的所述伪栅结构；以剩余所述硬掩膜层为掩膜，去除露出的所述伪栅结构，在所述层间介质层内形成开口；在所述开口中形成栅极材料层，所述栅极材料层还覆盖所述硬掩膜层；以所述硬掩膜层顶面作为停止位置，对所述栅极材料层进行平坦化处理；在所述栅极替换工艺后，去除剩余所述硬掩膜层；在所述栅极替换工艺后，去除高于所述层间介质层顶面的剩余栅极材料层，形成位于所述开口内的栅极结构。
可选的，在同一步骤中形成所述伪栅结构和电阻器结构。
可选的，形成所述伪栅结构和电阻器结构的步骤中，所述伪栅结构和电阻器结构均包括导电层以及位于所述导电层上的非晶硅层。
可选的，所述晶体管区包括第一晶体管区和第二晶体管区，所述第一晶体管区和第二晶体管区用于形成不同类型的晶体管；进行两次所述栅极替换工艺，在进行第一次栅极替换工艺的步骤中，去除所述第一晶体管区的伪栅结构，在进行第二次栅极替换工艺的步骤中，去除所述第二晶体管区的伪栅结构。
可选的，所述第一晶体管区为NMOS区，所述第二晶体管区为PMOS区；或者，所述第一晶体管区为PMOS区，所述第二晶体管区为NMOS区。
可选的，所述栅极替换工艺的步骤还包括：刻蚀所述硬掩膜层之前，在所述硬掩膜层上形成图形层，所述图形层露出待去除的所述伪栅结构上方的硬掩膜层；图形化所述硬掩膜层的步骤中，以所述图形层作为掩膜；在所述开口中形成栅极材料层之前，还包括：去除所述图形层。
可选的，形成所述开口后，在所述开口中形成栅极材料层之前，去除所述图形层。
可选的，形成所述硬掩膜层的步骤中，所述硬掩膜层为金属硬掩膜层。
可选的，形成所述硬掩膜层的步骤中，所述硬掩膜层的材料为氮化钛。
可选的，采用物理气相沉积工艺，形成所述硬掩膜层。
可选的，在进行所述栅极替换工艺的步骤中，采用干法刻蚀工艺，图形化所述硬掩膜层。
可选的，在进行所述栅极替换工艺的步骤中，采用化学机械研磨工艺，进行所述平坦化处理。
可选的，在所述栅极替换工艺后，在同一步骤中去除剩余所述硬掩膜层、以及高于所述层间介质层顶面的剩余栅极材料层。
可选的，采用化学机械研磨工艺，去除高于所述层间介质层顶面的剩余栅极材料层。
可选的，形成所述栅极结构的步骤中，所述栅极结构为金属栅极结构。
相应的，本发明实施例还提供一种采用前述形成方法形成的半导体结构，包括：基底，包括用于形成晶体管的多个晶体管区、以及用于形成电阻器的电阻区；栅极结构，位于所述晶体管区的基底上；电阻器结构，位于所述电阻区的基底上；层间介质层，位于所述栅极结构和电阻器结构露出的基底上，所述层间介质层覆盖所述栅极结构和电阻器结构的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在进行栅极替换工艺的过程中，以硬掩膜层作为去除待去除的伪栅结构的掩膜，同时，将所述待去除的伪栅结构替换成栅极材料层后，以所述硬掩膜层顶面作为停止位置，对栅极材料层进行平坦化处理，因此，在所述平坦化处理的过程中，所述硬掩膜层能够起到保护电阻器结构顶部的作用，减小所述平坦化处理对所述电阻器结构顶面的影响，从而改善所述电阻器结构的顶面凹陷(Dishing)问题，这有利于保证所述电阻器结构的完整性，进而提高电阻器的性能。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前电阻器的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能仍有待提高的原因。
参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，包括用于形成NMOS晶体管的NMOS区10n、用于形成PMOS晶体管的PMOS区10P、以及用于形成电阻器的电阻区10r，所述NMOS区10n和PMOS区10P的基底10上分别形成有伪栅结构(未标示)，所述电阻区10r的基底10上形成有电阻器结构(未标示)，所述伪栅结构和电阻器结构露出的基底10上形成有层间介质层12，所述层间介质层12顶面和所述伪栅结构以及电阻器结构的顶面相齐平。
所述伪栅结构和电阻器结构在同一步骤中形成，均包括导电层(例如：TiN层)20以及位于所述导电层20上的非晶硅层30。
参考图2，在所述层间介质层12上形成第一硬掩膜层51，所述第一硬掩膜层51覆盖所述电阻器结构(未标示)以及位于所述NMOS区10n的伪栅结构(未标示)；以所述第一硬掩膜层51为掩膜，去除位于所述PMOS区10P的伪栅结构，在所述层间介质层12内形成第一开口13。
参考图3，在所述第一开口13(如图2所示)中形成第一栅极材料层65，所述第一栅极材料层65还覆盖所述第一硬掩膜层51。
参考图4，采用化学机械研磨工艺进行平坦化处理，去除高于所述层间介质层12顶面的第一栅极材料层65(如图3所示)和第一硬掩膜层51(如图3所示)，形成位于所述第一开口13(如图2所示)内的第一金属栅极结构60。
参考图5，在所述层间介质层12上形成第二硬掩膜层52，所述第二硬掩膜层52覆盖所述电阻器结构(未标示)以及第一金属栅极结构60；以所述第二硬掩膜层52为掩膜，去除位于所述NMOS区10n的伪栅结构(未标示)，在所述层间介质层12内形成第二开口14。
参考图6，在所述第二开口14(如图5所示)中形成第二栅极材料层75，所述第二栅极材料层75还覆盖所述第二硬掩膜层52。
参考图7，采用化学机械研磨工艺进行平坦化处理，去除高于所述层间介质层12顶面的第二栅极材料层75(如图6所示)和第二硬掩膜层52(如图6所示)，形成位于所述第二开口14(如图5所示)内的第二金属栅极结构70。
在一般工艺流程中，硬掩膜层会在相应的化学机械研磨工艺的过程中被去除，但是，在每一次化学机械研磨工艺的过程中，由于不同区域的研磨速率难以保持完全相同，这可能导致电阻器结构顶面被过早地暴露。
在每一次化学机械研磨工艺的过程中，如果电阻器结构顶面被过早地暴露，相应还会对所述电阻器结构造成损耗，从而导致所述电阻器结构发生顶面凹陷的问题。
而且，所述电阻器结构包括导电层20以及位于所述导电层20上的非晶硅层30，与金属栅极结构的材料相比，非晶硅的硬度更小，因此，所述电阻器结构发生顶面凹陷问题的概率更高。
严重时，还会导致非晶硅层30下方的导电层20发生损伤，从而导致电阻器的性能下降。而且，平坦化处理的次数越多，电阻器结构受损越严重，电阻器的性能相应越差。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：进行至少一次栅极替换工艺，所述栅极替换工艺的步骤包括：图形化所述硬掩膜层，露出待去除的所述伪栅结构；以剩余所述硬掩膜层为掩膜，去除露出的所述伪栅结构，在所述层间介质层内形成开口；在所述开口中形成栅极材料层，所述栅极材料层还覆盖所述硬掩膜层；以所述硬掩膜层顶面作为停止位置，对所述栅极材料层进行平坦化处理；在所述栅极替换工艺后，去除剩余所述硬掩膜层；在所述栅极替换工艺后，去除高于所述层间介质层顶面的剩余栅极材料层，形成位于所述开口内的栅极结构。
本发明实施例以硬掩膜层作为去除待去除的伪栅结构的掩膜，同时，将所述待去除的伪栅结构替换成栅极材料层后，以所述硬掩膜层顶面作为停止位置，对栅极材料层进行平坦化处理，因此，在所述平坦化处理的过程中，所述硬掩膜层能够起到保护电阻器结构顶部的作用，减小所述平坦化处理对所述电阻器结构顶面的影响，从而改善所述电阻器结构的顶面凹陷问题，这有利于保证所述电阻器结构的完整性，进而提高电阻器的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图8至图11，提供基底100，包括用于形成晶体管的多个晶体管区(未标示)、以及用于形成电阻器的电阻区100R，所述晶体管区的基底100上形成有伪栅结构310，所述电阻区100R的基底100上形成有电阻器结构320，所述伪栅结构310和电阻器结构320露出的基底100上形成有层间介质层102，所述层间介质层102顶面和所述伪栅结构310顶面以及电阻器结构320顶面相齐平。
所述基底100用于为后续制程的进行提供工艺平台。
本实施例中，以所形成的晶体管为平面型晶体管为例，所述基底100为衬底。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
在其他实施例中，所述形成方法还可用于形成鳍式场效应晶体管，所述基底相应还可以包括衬底以及凸出于所述衬底的鳍部。
本实施例中，所述晶体管区包括第一晶体管区100P和第二晶体管区100N，所述第一晶体管区100P和第二晶体管区100N用于形成不同类型的晶体管。
作为一种实施例，所述第一晶体管区100P为PMOS区，用于形成PMOS晶体管；所述第二晶体管区100N为NMOS区，用于形成NMOS晶体管。
在另一些实施例中，还可以为：所述第一晶体管区为NMOS区，所述第二晶体管区为PMOS区。
在其他实施例中，所述晶体管区还可以包括其他类型的区域。
结合参考图8，所述形成方法还包括：在所述基底100中形成隔离层101。
所述隔离层101作为浅沟槽隔离结构(STI)，用于对相邻晶体管起到隔离作用。本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述隔离层101顶面高于所述基底100顶面，所述隔离层101还覆盖所述基底100的部分顶面。
继续参考图8，本实施例中，所述电阻器结构320用于作为集成电路中的电阻器，所述伪栅结构310用于为后续形成栅极结构占据空间位置。
本实施例中，在同一步骤中形成所述伪栅结构310和电阻器结构320。通过在同一步骤中形成所述伪栅结构310和电阻器结构320，有利于降低工艺制程的复杂性。
相应的，形成所述伪栅结构310和电阻器结构320后，所述伪栅结构310的顶面和所述电阻器结构320的顶面相齐平。
后续制程还包括去除所述伪栅结构310的步骤，因此，所述伪栅结构310的材料通常为易于去除的材料。
本实施例中，在形成所述伪栅结构310和电阻器结构320的步骤中，所述伪栅结构310和电阻器结构320均包括导电层200以及位于所述导电层200上的非晶硅层220。其中，在所述电阻器结构320中，所述导电层200以及位于其上方的非晶硅层220作为电阻器的电阻器体(resistor body)。
而且，通过采用非晶硅材料，降低了去除伪栅结构310的工艺难度，减小了后续去除所述伪栅结构310的步骤对其他膜层的影响。在其他实施例中，所述伪栅结构和电阻器结构也可以均包括导电层以及位于所述导电层上的多晶硅层。
所述导电层200的材料中含有金属元素，使所述导电层200具有较佳的导电性，以满足电阻器的性能需求。
所述导电层200的材料可以包括Ti、Ta、TiN、TiAl、Tac和TaN中的一种或多种。本实施例中，所述导电层200为单层结构，所述导电层200的材料为TiN。
其中，根据电阻器所需的电阻值，合理设定所述导电层200的厚度。
具体地，形成所述伪栅结构310和电阻器结构320的步骤包括：在所述基底100上依次形成堆叠的导电材料层和非晶硅材料层；依次刻蚀所述非晶硅材料层和导电材料层，形成所述导电层200以及位于所述导电层200上的非晶硅层220，所述晶体管区(未标示)基底100上的导电层200和非晶硅层220构成叠层的伪栅结构310，所述电阻区100R基底100上的导电层200和非晶硅层220构成叠层的电阻器结构320。
本实施例中，形成所述伪栅结构310和电阻器结构320之后，还包括：在所述伪栅结构310和电阻器结构320的侧壁上形成侧墙(未标示)；形成所述侧墙后，在所述伪栅结构310两侧的基底100中形成源漏掺杂区(未标示)。
对所述侧墙和源漏掺杂区的具体描述，本实施例在此不再赘述。
需要说明的是，所述导电层200和基底100之间还形成有介电层210。
所述介电层210用于作为后续所形成晶体管的栅介质层。
因此，所述介电层210由适于作为栅介质层的材料构成，例如：氧化硅、氮化硅、氮氧化硅和高k介质材料中的一种或多种。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，采用高k金属栅技术形成金属栅极结构，所述介电层210的材料相应包括高k介质材料。具体地，所述介电层210的材料为HfO2。在其他实施例中，所述介电层的材料还可以为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等其他高k介质材料。
相应的，在形成所述导电材料层之前，还包括：在所述基底100上形成介电材料层；通过刻蚀工艺形成所述伪栅结构310和电阻器结构320之后，还包括刻蚀所述伪栅结构310和电阻器结构320露出的介电材料层，从而形成位于所述导电层200和基底100之间的所述介电层210。
本实施例中，所述形成方法还包括：在所述伪栅结构310和电阻器结构320露出的基底100上形成层间介质层102。
所述层间介质层102用于实现相邻晶体管之间的电隔离，所述层间介质层102还用于定义后续所形成的栅极结构的尺寸和位置。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，通过依次进行的沉积步骤和平坦化处理步骤，形成所述层间介质层102。在所述平坦化处理的步骤中，以所述伪栅结构310和电阻器结构320顶面作为停止位置，因此，所述层间介质层102顶面和所述伪栅结构310以及电阻器结构320的顶面相齐平。
还需要说明的是，在形成所述层间介质层102之前，还包括：形成保形覆盖所述伪栅结构310、电阻器结构320、基底100和隔离层101的接触孔刻蚀停止层(contact etchstop layer，CESL)400，在后续形成电连接所述源漏掺杂区的接触孔插塞的过程中，所述源漏掺杂区上方的接触孔刻蚀停止层400的顶面用于定义刻蚀工艺的停止位置，从而降低源漏掺杂区发生过刻蚀严重的概率。
其中，在形成所述层间介质层102的平坦化处理步骤中，去除了位于所述伪栅结构310和电阻器结构320顶部的接触孔刻蚀停止层400。
对所述接触孔刻蚀停止层400的具体描述，本实施例在此不再赘述。
参考图9，形成覆盖所述层间介质层102、伪栅结构310和电阻器结构320的硬掩膜层500。
后续制程包括进行一次或多次栅极替换工艺，所述栅极替换工艺包括去除待去除的伪栅结构310的步骤，因此，后续去除所述待去除的伪栅结构310上方的硬掩膜层500后，剩余硬掩膜层500用于在去除所述待去除的伪栅结构310的步骤中起到刻蚀掩膜的作用。
而且，去除所述待去除的伪栅结构310后，会在所述层间介质层102内形成开口，所述栅极替换工艺的步骤还包括：在所述开口中形成栅极材料层，所述栅极材料层还覆盖所述硬掩膜层500；对所述栅极材料层进行平坦化处理。所述硬掩膜层500还用于作为所述平坦化处理的停止层。
本实施例中，当进行多次栅极替换工艺时，以同一所述硬掩膜层500作为去除伪栅结构310时刻蚀掩膜、以及相继进行的平坦化处理过程中的停止层。
本实施例中，所述硬掩膜层500为金属硬掩膜层(metal hard mask，MHM)。图形化工艺通常需要采用光刻胶，所述金属硬掩膜层用于作为抗反射层；而且，通过以金属硬掩膜层为掩膜进行刻蚀，能够清楚定义图形的边界，从而获得较佳的刻蚀剖面；此外，金属硬掩膜层的硬度较高，有利于保证所述硬掩膜层500在后续平坦化处理的过程中能够作为停止层，且所述平坦化处理对所述硬掩膜层500的损伤较小。
所述硬掩膜层500的材料可以为氮化钛、钛、氮化铜和氮化铝中的一种或者其组合。本实施例中，所述硬掩膜层500的材料为氮化钛。
本实施例中，选用物理气相沉积工艺所形成所述硬掩膜层500。物理气相沉积工艺是一种常用的沉积工艺，能够在保障所述硬掩膜层500的致密度和厚度均一性的同时，降低工艺成本。
结合参考图10至图18，进行至少一次栅极替换工艺，所述栅极替换工艺的步骤包括：图形化所述硬掩膜层500，露出待去除的所述伪栅结构310；以剩余所述硬掩膜层500为掩膜，去除露出的所述伪栅结构310，在所述层间介质层102内形成开口(未标示)；在所述开口中形成栅极材料层(未标示)，所述栅极材料层还覆盖所述硬掩膜层500；以所述硬掩膜层500顶面作为停止位置，对所述栅极材料层进行平坦化处理。
在进行栅极替换工艺的过程中，以硬掩膜层500作为去除待去除的伪栅结构310的掩膜，同时，将所述待去除的伪栅结构替换成栅极材料层后，以所述硬掩膜层500顶面作为停止位置，对所述栅极材料层进行平坦化处理，因此，在所述平坦化处理的过程中，所述硬掩膜层500能够起到保护电阻器结构320顶部的作用，减小所述平坦化处理对所述电阻器结构320顶面的影响，从而改善所述电阻器结构320的顶面凹陷问题，以保证所述电阻器结构320的完整性，进而提高电阻器的性能。
尤其是，所述伪栅结构310和电阻器结构320的材料相同，所述伪栅结构310的材料通常包括易于去除的材料，因此，通过所述硬掩膜层500，改善所述电阻器结构320的顶面凹陷问题的效果显著。
而且，当进行多次栅极替换工艺时，以同一硬掩膜层500作为去除待去除的伪栅结构310的掩膜，相应还减少了用于形成硬掩膜层500的沉积步骤，有利于降低工艺成本、简化工艺步骤。
本实施例中，所述晶体管区包括第一晶体管区100P和第二晶体管区100N，所述第一晶体管区100P和第二晶体管区100N用于形成不同类型的晶体管，因此，所述栅极替换工艺的次数为两次，对所述第一晶体管区100P和第二晶体管区100N分别进行相应的栅极替换工艺。
在形成栅极结构的制程中，栅极材料层通常为叠层结构，且不同类型的晶体管所对应的栅极材料层通常为不同的叠层结构，例如，NMOS晶体管和PMOS晶体管所采用的功函数层的材料和厚度不同，因此，通过对第一晶体管区100P和第二晶体管区100N分别进行相应的栅极替换工艺，在每一次栅极替换工艺过程中，使得栅极材料层中的各功能层在开口中的形成环境相同，从而提高各晶体管区的栅极材料层的形成质量。
本实施例中，在进行第一次栅极替换工艺的步骤中，去除所述第一晶体管区100P的伪栅结构310，在进行第二次栅极替换工艺的步骤中，去除所述第二晶体管区100N的伪栅结构310。
在其他实施例中，也可以对所述第二晶体管区进行第一次栅极替换工艺后，对所述第一晶体管区进行第二次栅极替换工艺。
需要说明的是，所述栅极替换工艺的步骤还包括：在刻蚀所述硬掩膜层500之前，在所述硬掩膜层500上形成图形层(未标示)，所述图形层露出待去除的所述伪栅结构310上方的硬掩膜层500。
相应的，以所述图形层为掩膜，图形化所述硬掩膜层500，露出待去除的所述伪栅结构310。
因此，在所述开口中形成栅极材料层之前，还包括：去除所述图形层。
本实施例中，在形成所述开口后，在所述开口中形成栅极材料层之前，去除所述图形层。
通过在形成所述开口之后再去除所述图形层的方式，使得所述图形层在去除待去除的伪栅结构310的过程中，继续起到掩膜的作用，有利于降低工艺风险。而且，当进行多次栅极替换工艺时，通过在形成所述开口之后再去除所述图形层的方式，使所述图形层在去除待去除的伪栅结构310的过程中，对已形成的栅极材料层起到保护作用。
在其他实施例中，也可以在图形化所述硬掩膜层之后，去除待去除的所述伪栅结构之前，去除所述图形层。
以下结合附图，以对所述第一晶体管区100P进行第一次栅极替换工艺、对所述第二晶体管区100N进行第二次栅极替换工艺为例进行说明。
参考图10，在所述硬掩膜层500上形成第一图形层510，所述第一图形层510露出所述第一晶体管区100P的硬掩膜层500。
本实施例中，所述第一图形层510包括光刻胶层。
在其他实施例中，根据工艺需求，所述第一图形层也可以为叠层结构，包括有机层以及位于所述有机层上的光刻胶层。其中，所述有机层的材料包括BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料或DUO(DeepUV Light Absorbing Oxide，深紫外光吸收氧化层)材料。
本实施例中，为了提高光刻工艺的工艺窗口，所述第一图形层510不仅露出待去除的所述伪栅结构310上方的硬掩膜层500，还露出所述第一晶体管区100P的层间介质层102。
继续参考图10，以所述第一图形层510为掩膜，刻蚀所述硬掩膜层500。
通过刻蚀所述硬掩膜层500，以露出所述第一晶体管区100P的伪栅结构310，从而为后续去除所述第一晶体管区100P的伪栅结构310提供工艺基础。
本实施例中，采用干法刻蚀工艺，刻蚀所述硬掩膜层500。干法刻蚀工艺具有各向异性的刻蚀特性，有利于获得较佳的刻蚀剖面，从而能够精准地露出待去除的伪栅结构310，降低其他晶体管区的伪栅结构310被暴露的可能性。
本实施例中，刻蚀所述硬掩膜层500后，剩余所述硬掩膜层500不仅露出所述第一晶体管区100P的伪栅结构310，还露出所述第一晶体管区100P的层间介质层102。后续去除伪栅结构310时，伪栅结构310和层间介质层102之间的刻蚀选择比较大，因此，所述层间介质层102受到的损耗较小。
参考图11，刻蚀所述硬掩膜层500后，以所述第一图形层510和剩余所述硬掩膜层500为掩膜，去除所述第一晶体管区100P的伪栅结构310，在所述第一晶体管区100P的层间介质层102内形成第一开口311。
所述第一开口311用于为后续在所述第一晶体管区100P形成栅极结构提供空间位置。
具体地，依次刻蚀所述第一晶体管区100P的非晶硅层220和导电层200，形成露出所述介电层210的第一开口311。
本实施例中，形成所述第一开口311后，还包括：采用灰化工艺，去除所述第一图形层510。
参考图12，去除所述第一图形层510后，在所述第一开口311(如图11所示)中形成第一栅极材料层610，所述第一栅极材料层610还覆盖所述硬掩膜层500。
所述第一栅极材料层610用于为后续形成位于所述第一晶体管区100P的栅极结构提供工艺基础。
因此，所述第一栅极材料层610包含有栅极结构所需的功能层。
本实施例中，后续所形成的栅极结构为金属栅极结构，相应的，形成所述第一栅极材料层610的步骤包括：形成第一功函数层611，所述第一功函数层611保形覆盖所述第一开口311的顶部和侧壁、所述层间介质层102顶部和剩余所述硬掩膜层500；形成所述第一功函数层611后，在所述第一开口311中填充第一导电层612，所述第一导电层612覆盖所述第一功函数层611。
所述第一功函数层611用于调节形成于所述第一晶体管区100P的晶体管的阈值电压。
本实施例中，所述第一晶体管区100P为PMOS区，因此，所述第一功函数层611为P型功函数层，即所述第一功函数层611的材料为P型功函数材料。所述第一功函数层611的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述第一功函数层611的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
所述第一导电层612用于形成栅极结构中的栅电极层。
本实施例中，所述第一导电层612的材料为Al。在其他实施例中，所述第一导电层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
参考图13，以剩余所述硬掩膜层500顶面作为停止位置，对所述第一栅极材料层610进行平坦化处理。
通过以剩余所述硬掩膜层500顶面作为所述平坦化处理的停止位置，有利于提高剩余第一栅极材料层610的表面平坦度。而且，所述硬掩膜层500能够起到保护电阻器结构320顶部的作用，从而改善所述电阻器结构320的顶面凹陷问题。
本实施例中，采用化学机械研磨(chemical mechanical planarization，CMP)工艺进行所述平坦化处理。通过选用CMP工艺，能够精确并均匀地去除高于所述硬掩膜层500顶部的第一栅极材料层610，使剩余第一栅极材料层610的厚度和平坦度满足工艺需求。
具体地，在所述平坦化处理的步骤中，采用终点检测(EPD)的方式，以剩余所述硬掩膜层500顶面作为研磨停止位置。
在其他实施例中，根据工艺需求，所述平坦化处理的工艺也可以包括依次进行的回刻(etch back)工艺和化学机械研磨工艺。例如：当所述第一导电层的厚度较大时，可以先通过回刻工艺去除大量的第一导电层，再通过化学机械研磨工艺去除高于所述硬掩膜层顶部的剩余第一栅极材料层，从而提高制造效率。
对所述第一栅极材料层610进行平坦化处理后，完成了一次栅极替换工艺。
当所述形成方法包括多次栅极替换工艺时，可进行下一次栅极替换工艺。
本实施例中，以进行两次栅极替换工艺为例，对所述第一栅极材料层610进行平坦化处理后，可进行第二次栅极替换工艺。
参考图14，在所述硬掩膜层500上形成第二图形层520，所述第二图形层520露出所述第二晶体管区100N的硬掩膜层500；以所述第二图形层520为掩膜，刻蚀所述硬掩膜层500，露出所述第二晶体管区100N的伪栅结构310。
本实施例中，在所述硬掩膜层500上形成第二图形层520的步骤中，所述第二图形层520还覆盖所述第一晶体管区100P的剩余第一栅极材料层610。其中，高于所述层间介质层102顶部的剩余第一栅极材料层610在后续制程中被去除，即使所述第二图形层520和所述剩余第一栅极材料层610的顶面相接触，后续形成于第一晶体管区100P的栅极结构质量受到不良影响的概率也较低。
对上述步骤的具体描述，可参考第一次栅极替换工艺中的相应描述，在此不再赘述。
参考图15，以所述第二图形层520和剩余所述硬掩膜层500为掩膜，去除所述第二晶体管区100N的伪栅结构310，在所述第二晶体管区100N的层间介质层102内形成第二开口312。
所述第二开口312用于后续在所述第二晶体管区100N形成栅极结构提供空间位置。
具体地，依次刻蚀所述第二晶体管区100N的非晶硅层220和导电层200，形成露出所述介电层210的第二开口312。
结合参考图16，本实施例中，形成所述第二开口312后，还包括：采用灰化工艺，去除所述第二图形层520，露出剩余所述硬掩膜层500和剩余所述第一栅极材料层610。
参考图17，去除所述第二图形层520后，在所述第二开口312(如图16所示)中形成第二栅极材料层620，所述第二栅极材料层620还覆盖所述硬掩膜层500和剩余所述第一栅极材料层610。
所述第二栅极材料层620用于为后续形成位于所述第二晶体管区100N的栅极结构提供工艺基础。
因此，所述第二栅极材料层620包含有栅极结构所需的功能层。本实施例中，后续所形成的栅极结构为金属栅极结构，相应的，所述第二栅极材料层620包括第二功函数层621以及位于所述第二功函数层621上的第二导电层622。
所述第二功函数层621用于调节形成于所述第二晶体管区100N的晶体管的阈值电压。
本实施例中，所述第二晶体管区100N为NMOS区，因此，所述第二功函数层621为N型功函数层，即所述第二功函数层621的材料为N型功函数材料。所述第二功函数层621的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述第二功函数层621的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
所述第二导电层622用于形成栅极结构中的栅电极层。
本实施例中，所述第二导电层622的材料为Al。在其他实施例中，所述第二导电层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
对形成所述第二栅极材料层620的步骤的具体描述，可参考前述形成第一栅极材料层610时的相应描述，在此不再赘述。
参考图18，以剩余所述硬掩膜层500顶面作为停止位置，对所述第二栅极材料层620进行平坦化处理。
本实施例中，采用化学机械研磨工艺进行所述平坦化处理。
因此，在所述平坦化处理后，剩余第二栅极材料层620的顶面和剩余第一栅极材料层610的顶面相齐平。
对所述平坦化处理的具体描述，可参考第一次栅极替换工艺中的相应描述，在此不再赘述。
对所述第二栅极材料层620进行平坦化处理后，完成第二次栅极替换工艺。
参考图19，在完成第二次栅极替换工艺后，去除剩余所述硬掩膜层500，且去除高于所述层间介质层102顶面的剩余第一栅极材料层610(如图18所示)和第二栅极材料层620(如图18所示)，形成分别位于所述第一开口311(如图11所示)和第二开口312(如图16所示)内的栅极结构700。
本实施例中，在同一步骤中去除剩余所述硬掩膜层500、以及高于所述层间介质层102顶面的剩余第一栅极材料层610和剩余第二栅极材料层620。
所述硬掩膜层500为金属硬掩膜层，因此，易于在同一步骤中，去除剩余硬掩膜层500、剩余第一栅极材料层610和剩余第二栅极材料层620，有利于简化工艺步骤。
本实施例中，采用化学机械研磨工艺，去除剩余所述硬掩膜层500、以及高于所述层间介质层102顶面的剩余第一栅极材料层610和剩余第二栅极材料层620。
由于高于所述层间介质层102顶面的剩余第一栅极材料层610和第二栅极材料层620的厚度较小，因此，易于通过化学机械研磨工艺，实现对剩余第一栅极材料层610和第二栅极材料层620的表面平坦化，且使得栅极结构700具有较高的表面平坦度。
而且，去除高于所述层间介质层102顶面的剩余第一栅极材料层610和第二栅极材料层620后，所述电阻器结构320的顶面凹陷问题得到改善。
本实施例中，形成所述栅极结构700后，所述栅极结构700为金属栅极结构
需要说明的是，本实施例以进行两次栅极替换工艺为例进行说明。在其他实施例中，根据实际情况，所述栅极替换工艺的次数可以为一次，或者，所述栅极替换工艺的次数还可以多于两次。
还需要说明的是，在其他实施例中，当所述晶体管区包括第一晶体管区和第二晶体管区时，也可以在同一步骤中去除第一晶体管区和第二晶体管区的伪栅结构，并通过沉积、刻蚀和平坦化处理的步骤，在所述第一开口和第二开口中形成不同叠层结构的金属栅极结构。在该实施例中，所述硬掩膜层仍能起到相同的作用，使得所述电阻器结构的完整性得到保障。
相应的，本发明还提供一种采用前述形成方法形成的半导体结构。继续参考图19，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，包括用于形成晶体管的多个晶体管区(未标示)、以及用于形成电阻器的电阻区100R；栅极结构700，位于所述晶体管区的基底100上；电阻器结构320，位于所述电阻区100R的基底100上；层间介质层102，位于所述栅极结构700和电阻器结构320露出的基底100上，所述层间介质层100覆盖所述栅极结构700和电阻器结构320的侧壁。
由前述分析可知，形成所述栅极结构700制程包括平坦化处理的步骤，所述电阻器结构320顶部受到平坦化处理的影响较小，因此，所述电阻器结构320的顶面凹陷问题得到了显著改善，有利于保证所述电阻器结构320的完整性，从而提高电阻器的性能。
所述半导体结构采用前述实施例所述的形成方法所形成，对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成晶体管的多个晶体管区、以及用于形成电阻器的电阻区，所述晶体管区的基底上形成有伪栅结构，所述电阻区的基底上形成有电阻器结构，所述伪栅结构和电阻器结构露出的基底上形成有层间介质层，所述层间介质层顶面和所述伪栅结构顶面以及电阻器结构顶面相齐平；
形成覆盖所述层间介质层、伪栅结构和电阻器结构的硬掩膜层；
进行至少一次栅极替换工艺，所述栅极替换工艺的步骤包括：图形化所述硬掩膜层，露出待去除的所述伪栅结构；以剩余所述硬掩膜层为掩膜，去除露出的所述伪栅结构，在所述层间介质层内形成开口；在所述开口中形成栅极材料层，所述栅极材料层还覆盖所述硬掩膜层；以所述硬掩膜层顶面作为停止位置，对所述栅极材料层进行平坦化处理；
在所述栅极替换工艺后，去除剩余所述硬掩膜层；
在所述栅极替换工艺后，去除高于所述层间介质层顶面的剩余栅极材料层，形成位于所述开口内的栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在同一步骤中形成所述伪栅结构和电阻器结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构和电阻器结构的步骤中，所述伪栅结构和电阻器结构均包括导电层以及位于所述导电层上的非晶硅层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述晶体管区包括第一晶体管区和第二晶体管区，所述第一晶体管区和第二晶体管区用于形成不同类型的晶体管；
进行两次所述栅极替换工艺，在进行第一次栅极替换工艺的步骤中，去除所述第一晶体管区的伪栅结构，在进行第二次栅极替换工艺的步骤中，去除所述第二晶体管区的伪栅结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一晶体管区为NMOS区，所述第二晶体管区为PMOS区；
或者，
所述第一晶体管区为PMOS区，所述第二晶体管区为NMOS区。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极替换工艺的步骤还包括：刻蚀所述硬掩膜层之前，在所述硬掩膜层上形成图形层，所述图形层露出待去除的所述伪栅结构上方的硬掩膜层；
图形化所述硬掩膜层的步骤中，以所述图形层作为掩膜；
在所述开口中形成栅极材料层之前，还包括：去除所述图形层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述开口后，在所述开口中形成栅极材料层之前，去除所述图形层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述硬掩膜层的步骤中，所述硬掩膜层为金属硬掩膜层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述硬掩膜层的步骤中，所述硬掩膜层的材料为氮化钛。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺，形成所述硬掩膜层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述栅极替换工艺的步骤中，采用干法刻蚀工艺，图形化所述硬掩膜层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述栅极替换工艺的步骤中，采用化学机械研磨工艺，进行所述平坦化处理。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极替换工艺后，在同一步骤中去除剩余所述硬掩膜层、以及高于所述层间介质层顶面的剩余栅极材料层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺，去除高于所述层间介质层顶面的剩余栅极材料层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤中，所述栅极结构为金属栅极结构。
16.一种采用权利要求1至15中任一项权利要求所述的形成方法形成的半导体结构，其特征在于，包括：
基底，包括用于形成晶体管的多个晶体管区、以及用于形成电阻器的电阻区；
栅极结构，位于所述晶体管区的基底上；
电阻器结构，位于所述电阻区的基底上；
层间介质层，位于所述栅极结构和电阻器结构露出的基底上，所述层间介质层覆盖所述栅极结构和电阻器结构的侧壁。
CN201910452294.4A 2019-05-28 2019-05-28 半导体结构及其形成方法 Active CN112017949B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910452294.4A CN112017949B (zh) 2019-05-28 2019-05-28 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910452294.4A CN112017949B (zh) 2019-05-28 2019-05-28 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112017949A true CN112017949A (zh) 2020-12-01
CN112017949B CN112017949B (zh) 2023-05-23

Family

ID=73501691

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910452294.4A Active CN112017949B (zh) 2019-05-28 2019-05-28 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112017949B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110207315A1 (en) * 2010-02-19 2011-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
CN102420185A (zh) * 2010-09-25 2012-04-18 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
CN103531539A (zh) * 2012-07-02 2014-01-22 中芯国际集成电路制造(上海)有限公司 Cmos管的形成方法
US20150079780A1 (en) * 2013-09-13 2015-03-19 United Microelectronics Corp. Method of forming semiconductor structure
US20160172356A1 (en) * 2014-12-10 2016-06-16 International Business Machines Corporation Inter-level dielectric layer in replacement metal gates and resistor fabrication
CN106206433A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106816368A (zh) * 2015-12-01 2017-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构和cmos晶体管的形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110207315A1 (en) * 2010-02-19 2011-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
CN102420185A (zh) * 2010-09-25 2012-04-18 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
CN103531539A (zh) * 2012-07-02 2014-01-22 中芯国际集成电路制造(上海)有限公司 Cmos管的形成方法
US20150079780A1 (en) * 2013-09-13 2015-03-19 United Microelectronics Corp. Method of forming semiconductor structure
US20160172356A1 (en) * 2014-12-10 2016-06-16 International Business Machines Corporation Inter-level dielectric layer in replacement metal gates and resistor fabrication
CN106206433A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106816368A (zh) * 2015-12-01 2017-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构和cmos晶体管的形成方法

Also Published As

Publication number Publication date
CN112017949B (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
CN104835838B (zh) 具有不同宽度的栅极结构及其制造方法
US7939392B2 (en) Method for gate height control in a gate last process
US8853068B2 (en) Method of fabricating dual high-k metal gate for MOS devices
US8497169B2 (en) Method for protecting a gate structure during contact formation
US7977181B2 (en) Method for gate height control in a gate last process
CN108010884B (zh) 半导体结构及其形成方法
CN107346783B (zh) 半导体结构及其制造方法
TWI728174B (zh) 半導體元件及其製作方法
CN106952908B (zh) 半导体结构及其制造方法
US11211260B2 (en) Semiconductor structure and method for forming same
US11456304B2 (en) Semiconductor structure and forming method thereof
CN111106158A (zh) 半导体结构及其形成方法
CN112017949B (zh) 半导体结构及其形成方法
CN107591367B (zh) 半导体结构的制造方法
CN115692412A (zh) 半导体结构及其形成方法
CN114156334A (zh) 半导体结构及其形成方法
CN109309050B (zh) 半导体结构及其形成方法
CN114078762B (zh) 半导体结构及其形成方法
CN106935550B (zh) 半导体结构及其制造方法
CN114068394B (zh) 半导体结构的形成方法
CN110581102B (zh) 半导体结构及其形成方法
CN115224115A (zh) 半导体结构及其形成方法
CN106847752B (zh) Cmos器件的形成方法
CN114649331A (zh) 半导体结构及其形成方法
CN115224116A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant