CN102117773B - 半导体器件和使用应力记忆技术工艺制造半导体器件的方法 - Google Patents

Abstract

本发明公开了一种使用SMT工艺制造半导体器件的方法，包括：在半导体衬底上形成栅氧化层和栅极；沉积侧墙氧化层和侧墙氮化硅层，并对侧墙氮化硅层进行刻蚀；在PMOS区域上形成PR层，进行N⁺离子注入；以PR层为掩膜，去除NMOS区域上的侧墙氧化层；去除PMOS区域上的PR层；在NMOS区域上形成PR层，进行P⁺离子注入，去除NMOS区域的PR层；形成缓冲氧化层和高应力氮化硅层；去除PMOS区域上的高应力氮化硅层；进行尖峰退火工艺；去除NMOS区域上的高应力氮化硅层。本发明还公开了一种半导体器件。通过使用本发明所提供的半导体器件和方法，可改善半导体器件的电学性能，提高半导体器件的良率，降低制造成本。

Description

半导体器件和使用应力记忆技术工艺制造半导体器件的方法

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体器件和使用应力记忆技术(SMT，Stress Memorization Technology)工艺制造半导体器件的方法。

背景技术

在现有的半导体制造工艺中，引入了一种应力记忆技术(SMT，StressMemorization Technology)工艺，用于源极/漏极(S/D)离子注入步骤后，以诱发应力于金属氧化物半导体场效应管(MOSFET)的沟道区域，借此改善所制造的元器件的电学特性。

在传统的SMT工艺中，通常采用沉积应力层及S/D退火工艺，以诱发应力于衬底中，即通过S/D退火工艺使位于应力顶盖层(stress capping layer)下层的多晶硅栅极再结晶，从而改善N沟道金属氧化物半导体场效应管(NMOSFET，以下简称NMOS)的电学性能。上述的应力层将在后续工艺前移除。

图1为现有技术中的SMT工艺的流程图。图2A～图2G为现有技术中的SMT工艺的示意图。结合图1、图2A～图2G所示，现有技术中的SMT工艺包括如下所述的步骤：

步骤101，在半导体衬底上形成栅氧化层和栅极。

如图2A所示，在本步骤中，首先可在半导体衬底101上沉积形成栅氧化层102，其中，所述半导体衬底101可分为PMOS区域和NMOS区域，所形成的栅氧化层102覆盖于PMOS区域和NMOS区域之上。在上述栅氧化层102上沉积一多晶硅层(即栅极层)；然后再对所述栅氧化层102和多晶硅层进行曝光、刻蚀等工艺，以分别形成位于PMOS区域和NMOS区域之上的栅极103；

步骤102，在所述栅氧化层和栅极上依次沉积侧墙氧化层和侧墙氮化硅层。

如图2B所示，在本步骤中，将首先在栅极上沉积侧墙氧化(SpacerOxide)层104，然后再在侧墙氧化层上沉积侧墙氮化硅(Spacer SiN)层105。

步骤103，对侧墙氮化硅层进行刻蚀。

如图2C所示，在本步骤中，将对侧墙氮化硅层105进行垂直于半导体衬底表面方向的定向刻蚀，以形成后续刻蚀所述侧墙氧化层104以形成环绕所述栅极103的侧墙时所需的硬掩膜。此时，所使用的刻蚀方法一般为干法刻蚀工艺。

步骤104，在PMOS区域上形成光刻胶(PR)层。

如图2C所示，在本步骤中，将在完成上述对侧墙氮化硅层105的刻蚀后，在PMOS区域上形成一PR层，用于在后续的N⁺离子注入工艺中，避免在PMOS区域中注入N⁺离子。

步骤105，进行N⁺离子注入工艺。

在本步骤中，将对NMOS区域进行N⁺离子注入工艺，从而在NMOS区域上形成相应的源极和漏极(图2C中未示出)。由于PMOS区域上具有光刻胶(PR)层，因此在进行N⁺离子注入工艺时，不会在PMOS区域中注入N⁺离子。

步骤106，去除PMOS区域上的PR层。

步骤107，对侧墙氧化层进行刻蚀，形成环绕所述栅极的侧墙。

如图2D所示，在本步骤中，将对侧墙氧化层104进行刻蚀，以去除NMOS区域和PMOS区域上的残余的侧墙氧化层，从而形成环绕所述栅极103的侧墙。

步骤108，进行P⁺离子注入工艺。

如图2D所示，在本步骤中，将先在NMOS区域上形成PR层，并以该PR层以及环绕所述栅极103的侧墙为掩膜对PMOS区域进行P⁺离子注入工艺，从而在PMOS区域上形成相应的源极和漏极(图2D中未示出)。在完成上述离子注入工艺后，去除NMOS区域上的PR层。

步骤109，在PMOS区域和NMOS区域上形成缓冲氧化(Buffer Oxide)层和高应力氮化硅(HighTensile SiN)层。

如图2E所示，在本步骤中，将在PMOS区域和NMOS区域上(即在所形成的栅极、源极和漏极上)通过化学气相沉积(CVD，Chemical VaporDeposition)工艺形成缓冲氧化(Buffer Oxide)层106和高应力氮化硅(HighTensile SiN)层107。其中，所述缓冲氧化层106用于避免所形成的高应力氮化硅层107对上述所形成的栅极103造成不必要的破坏，并可作为高应力氮化硅的刻蚀停止层；而上述所形成的高应力氮化硅层107，则用于半导体衬底101中的沟道(channel)区域中诱发相应的应力。

步骤110，在NMOS区域上形成PR层；以该PR层为掩膜，通过刻蚀去除PMOS区域上的高应力氮化硅层。

对于半导体衬底101中的NMOS区域来说，由于上述高应力氮化硅层107的沉积所引入的应力将提高NMOS区域中沟道区域的载流子迁移率(carrier mobility)，此时，该载流子迁移率为电子迁移率(electron mobility)。但对于半导体衬底101中的PMOS区域来说，由于上述高应力氮化硅层107的沉积所引入的应力将降低PMOS区域中沟道区域的载流子迁移率(carriermobility)，此时，该载流子迁移率为空穴迁移率(hole mobility)。

因此，为了消除上述所沉积的高应力氮化硅层107对PMOS区域的空穴迁移率的不利影响，如图2F所示，在本步骤中，将在NMOS区域上形成PR层，从而遮挡位于NMOS区域上的高应力氮化硅层107。然后，将以该PR层为掩膜，使用光刻等刻蚀工艺对暴露的PMOS区域上的高应力氮化硅层107进行刻蚀，以去除PMOS区域上的高应力氮化硅层107。为了完全去除该高应力氮化硅层107，一般需要进行一定量的过刻蚀，即在上述刻蚀过程中，在完成对高应力氮化硅层107的刻蚀后，还将对缓冲氧化层106进行一定量的刻蚀。因此，在完成上述刻蚀工艺后，PMOS区域上的缓冲氧化层的厚度将小于NMOS区域上的缓冲氧化层的厚度。

步骤111，去除PR层，进行尖峰退火(Spike Annealing)工艺。

在本步骤中，将先去除NMOS区域上的PR层，然后进行尖峰退火工艺，从而使得上述由于所沉积的高应力氮化硅层107所引起的应力被记忆在NMOS区域中，提高NMOS区域中沟道区域的电子迁移率，改善NMOS元件的电学性能。由于在进行上述尖峰退火工艺时，PMOS区域之上的高应力氮化硅层107已被去除，因此上述PMOS区域的电学性能不会被改变。

步骤112，去除NMOS区域上的高应力氮化硅层。

如图2G所示，在完成尖峰退火工艺后，将使用刻蚀工艺(例如，干法刻蚀工艺或湿法刻蚀工艺)去除NMOS区域上的高应力氮化硅层，以便于进行后续的处理工艺，例如，通过CVD方法沉积自对准硅化物阻挡(SAB，Salicide Block)层等。

在上述的工艺流程中，为了完全去除上述的高应力氮化硅层，一般需要进行一定量的过刻蚀，即在上述刻蚀过程中，在完成对高应力氮化硅层的刻蚀后，还将对缓冲氧化层进行一定量的刻蚀。因此，在完成上述刻蚀工艺后，PMOS区域上的缓冲氧化层的厚度还将进一步变小，从而仍然小于NMOS区域上的缓冲氧化层的厚度。

在现有技术中的上述步骤110和步骤112中，PMOS区域上的缓冲氧化层都会被刻蚀掉一部分，因此将使得PMOS区域上的缓冲氧化层的厚度比NMOS区域上的缓冲氧化层的厚度小55～65埃

左右，从而不利于后续的处理工艺的进行。例如，在步骤112后，还可通过CVD方法沉积SAB层，并进行相应的SAB层刻蚀工艺。但是，由于PMOS区域上的缓冲氧化层的厚度较薄，而在进行上述SAB层刻蚀工艺过程中，对NMOS区域和PMOS区域的刻蚀量是相同的，为了保证完全去除NMOS区域上的SAB层，在PMOS区域上就必然会出现过刻蚀，形成较大的凹坑(divot)，从而对PMOS半导体器件的电学特性造成不利的影响。

发明内容

有鉴于此，本发明提供一种半导体器件和使用应力记忆技术工艺制造半导体器件的方法，从而有效地改善半导体元器件的电学性能。

根据上述目的，本发明的技术方案是这样实现的：

一种使用应力记忆技术工艺制造半导体器件的方法，该方法包括：

在具有PMOS区域和NMOS区域的半导体衬底上形成栅氧化层和栅极；在所述栅氧化层和栅极上依次沉积侧墙氧化层和侧墙氮化硅层，并对侧墙氮化硅层进行垂直于半导体衬底表面方向的定向刻蚀；

在PMOS区域上形成光刻胶层，对NMOS区域进行N+离子注入工艺；

以所述光刻胶层为掩膜，去除NMOS区域上的侧墙氧化层，保留PMOS区域上的侧墙氧化层；去除PMOS区域上的光刻胶层；

在NMOS区域上形成光刻胶层，对PMOS区域进行P+离子注入工艺；去除NMOS区域的光刻胶层；

在PMOS区域和NMOS区域上形成缓冲氧化层和高应力氮化硅层；

去除PMOS区域上的高应力氮化硅层；进行尖峰退火工艺；去除NMOS区域上的高应力氮化硅层。

在所述去除NMOS区域上的侧墙氧化层之后，所述PMOS区域上的侧墙氧化层的厚度为55～65埃。

所述在PMOS区域和NMOS区域上形成缓冲氧化层和高应力氮化硅层包括：

通过化学气相沉积工艺在PMOS区域和NMOS区域上形成缓冲氧化层和高应力氮化硅层。

本发明还提供了一种半导体器件，该半导体器件包括：

具有PMOS区域和NMOS区域的半导体衬底；

在所述半导体衬底上形成的栅氧化层和栅极；

通过在所述栅氧化层和栅极上沉积和刻蚀而形成的完全覆盖PMOS区域但并不完全覆盖NMOS区域的侧墙氧化层；

通过在所述侧墙氧化层上沉积和垂直于半导体衬底表面方向的定向刻蚀而形成的环绕所述栅极的侧墙氮化硅层；

通过在所述侧墙氧化层、侧墙氮化硅层和半导体衬底上沉积和刻蚀而形成的完全覆盖PMOS区域和NMOS区域的缓冲氧化层；

其中，所述NMOS区域的半导体衬底中还包括：由于在所述缓冲氧化层上沉积、退火后并去除的高应力氮化硅层而具有应力的沟道区域。

由上可知，本发明提供了一种半导体器件和一种使用应力记忆技术工艺制造半导体器件的方法，由于在该方法中，在对NMOS区域进行N+离子注入工艺后，并不立即去除PMOS区域上的光刻胶层，而是以所述光刻胶层为掩膜，去除NMOS区域上的侧墙氧化层，以保留一定厚度的PMOS区域上的侧墙氧化层，使得在后续的处理工艺中，不会在PMOS区域上出现由于过刻蚀而形成较大的凹坑的现象，从而有效地改善了半导体元器件的电学性能，提高了所生产的半导体器件的良率，降低了制造成本。

附图说明

图1为现有技术中的SMT工艺的流程图。

图2A～图2G为现有技术中的SMT工艺的示意图。

图3为本发明中的使用SMT工艺制造半导体器件的方法流程图。

图4A～图4H为本发明中的使用SMT工艺制造半导体器件的示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚明白，以下举具体实施例并参照附图，对本发明进行进一步详细的说明。

图3为本发明中的使用应力记忆技术工艺制造半导体器件的方法流程图。图4A～图4H为本发明中的使用SMT工艺制造半导体器件的示意图。结合图3、图4A～图4H所示，本发明中所提供的使用应力记忆技术工艺制造半导体器件的方法包括如下所述的步骤：

步骤301，在半导体衬底上形成栅氧化层和栅极。

如图4A所示，在本步骤中，首先可在具有PMOS区域和NMOS区域的半导体衬底101上沉积形成栅氧化层102，其中，所形成的栅氧化层102覆盖于PMOS区域和NMOS区域之上。在上述栅氧化层102上沉积一多晶硅层(栅极层)；然后再对所述栅氧化层102和多晶硅层进行曝光、刻蚀等工艺，以分别形成位于PMOS区域和NMOS区域之上的栅极103；

其中，所述半导体衬底为已定义器件有源区(AA)并已完成浅沟槽隔离的半导体衬底；所述栅氧化层102的材料为：二氧化硅(SiO₂)、或者是掺杂氮(N)或铪(Hf)等元素的具有高介电常数的介质材料。所述栅氧化层102的形成方法可采用热氧化法或化学气相沉积(CVD)方法等。

步骤302，在所述栅氧化层和栅极上依次沉积侧墙氧化层和侧墙氮化硅层

如图4B所示，在本步骤中，将首先在栅极上沉积侧墙氧化层104，然后再在侧墙氧化层上沉积侧墙氮化硅层105。

步骤303，对侧墙氮化硅层进行刻蚀。

如图4C所示，在本步骤中，将对侧墙氮化硅层105进行垂直于半导体衬底表面方向的定向刻蚀，以形成后续刻蚀所述侧墙氧化层104以形成环绕所述栅极103的侧墙时所需的硬掩膜。此时，所使用的刻蚀方法一般为干法刻蚀工艺。

步骤304，在PMOS区域上形成PR层。

如图4C所示，在本步骤中，将在完成上述对侧墙氮化硅层105的刻蚀后，在PMOS区域上形成一PR层，用于在后续的N⁺离子注入工艺中，避免在PMOS区域中注入N⁺离子。

步骤305，进行N⁺离子注入工艺。

在本步骤中，将对NMOS区域进行N⁺离子注入工艺，从而在NMOS区域上形成相应的源极和漏极(图4C中未示出)。由于PMOS区域上具有PR层，因此在进行N⁺离子注入工艺时，不会在PMOS区域中注入N⁺离子。

步骤306，以所述PR层为掩膜，去除NMOS区域上的侧墙氧化层，保留PMOS区域上的侧墙氧化层。

在现有技术中，一般将先去除PMOS区域上的PR层，然后再进行刻蚀工艺，将NMOS区域和PMOS区域上的残余的侧墙氧化层104全部去除；或者在PMOS区域的离子注入完成之后，再一起将NMOS区域和PMOS区域上的残余的侧墙氧化层104全部去除。

而在本发明的实施例中，如图4D所示，将以所述PR层为掩膜进行刻蚀工艺，以去除NMOS区域上的残余的侧墙氧化层，但保留PMOS区域上的侧墙氧化层。由于PMOS区域上具有PR层，因此PMOS区域上的侧墙氧化层不会被去除，从而形成完全覆盖PMOS区域但并不完全覆盖NMOS区域的侧墙氧化层。在去除NMOS区域上的侧墙氧化层之后，该被保留的PMOS区域上的侧墙氧化层的厚度一般为55～左右。

步骤307，去除PMOS区域上的PR层。

步骤308，进行P⁺离子注入工艺。

如图4E所示，在本步骤中，将先在NMOS区域上形成PR层，并以该PR层为掩膜对PMOS区域进行P⁺离子注入工艺，从而在PMOS区域上形成相应的源极和漏极(图4E中未示出)。在完成上述离子注入工艺后，去除NMOS区域上的PR层。

步骤309，在PMOS区域和NMOS区域上形成缓冲氧化层和高应力氮化硅层。

如图4F所示，在本步骤中，将在PMOS区域和NMOS区域上(即在所形成的栅极、源极和漏极上)通过CVD工艺形成缓冲氧化层406和高应力氮化硅层407。其中，所述缓冲氧化层406用于避免所形成的高应力氮化硅层407对上述所形成的栅极103造成不必要的破坏，并可作为高应力氮化硅的刻蚀停止层；而上述所形成的高应力氮化硅层407，则用于半导体衬底101中的沟道(channel)区域中诱发相应的应力。

如图4F所示，由于在步骤306中保留了PMOS区域上的侧墙氧化层，因此在形成上述缓冲氧化层和高应力氮化硅层之后，PMOS区域上的缓冲氧化层和高应力氮化硅层的高度与NMOS区域上的缓冲氧化层和高应力氮化硅层的高度并不相等。

步骤310，去除PMOS区域上的高应力氮化硅层。

对于半导体衬底101中的NMOS区域来说，由于上述高应力氮化硅层407的沉积所引入的应力将提高NMOS区域中沟道区域的载流子迁移率，此时，该载流子迁移率为电子迁移率。但对于半导体衬底101中的PMOS区域来说，由于上述高应力氮化硅层407的沉积所引入的应力将降低PMOS区域中沟道区域的载流子迁移率，此时，该载流子迁移率为空穴迁移率。

因此，为了消除上述所沉积的高应力氮化硅层407对PMOS区域的空穴迁移率的不利影响，如图4G所示，在本步骤中，将在NMOS区域上形成PR层，从而遮挡位于NMOS区域上的高应力氮化硅层407。

然后，将以该PR层为掩膜，使用光刻等刻蚀工艺对暴露的PMOS区域上的高应力氮化硅层407进行刻蚀，以去除PMOS区域上的高应力氮化硅层407。为了完全去除该高应力氮化硅层407，一般需要进行一定量的过刻蚀，即在上述刻蚀过程中，在完成对高应力氮化硅层407的刻蚀后，还将对缓冲氧化层406进行一定量的刻蚀。因此，在完成上述刻蚀工艺后，PMOS区域上的缓冲氧化层的高度有可能仍低于NMOS区域上的缓冲氧化层的高度，如图4G所示。但是，由于在步骤306中保留了PMOS区域上的侧墙氧化层，因此本步骤中的高度差将小于现有技术中所出现的高度差。

步骤311，进行尖峰退火工艺。

在本步骤中，将先去除NMOS区域上的PR层，然后进行尖峰退火工艺，从而使得上述由于所沉积的高应力氮化硅层407所引起的应力被记忆在NMOS区域中，提高NMOS区域中沟道区域的电子迁移率，改善NMOS元件的电学性能。由于在进行上述尖峰退火工艺时，PMOS区域之上的高应力氮化硅层407已被去除，因此上述PMOS区域的电学性能不会被改变。

步骤312，去除NMOS区域上的高应力氮化硅层。

如图4H所示，在完成尖峰退火工艺后，将使用刻蚀工艺(例如，干法刻蚀工艺或湿法刻蚀工艺)去除NMOS区域上的高应力氮化硅层，以便于进行后续的处理工艺，例如，通过CVD方法沉积自对准硅化物阻挡(SAB，Salicide Block)层等。

为了完全去除上述的高应力氮化硅层，一般需要进行一定量的过刻蚀，即在上述刻蚀过程中，在完成对高应力氮化硅层的刻蚀后，还将对缓冲氧化层进行一定量的刻蚀。因此，在完成上述刻蚀工艺后，PMOS区域上的缓冲氧化层的厚度还将进一步变小。但是，由于在上述步骤306中保留了PMOS区域上的侧墙氧化层，且该被保留的侧墙氧化层的厚度为左右，刚好可以基本抵消PMOS区域上的缓冲氧化层的厚度与NMOS区域上的缓冲氧化层的厚度之间的差值，从而使得在去除NMOS区域上的高应力氮化硅层之后，PMOS区域上的缓冲氧化层的厚度与被保留的侧墙氧化层的厚度的和，基本等于NMOS区域上的缓冲氧化层的厚度。因此，在后续的进一步处理工艺(例如，通过CVD方法沉积SAB层，并进行相应的SAB层刻蚀工艺)中，将不会在PMOS区域上出现由于过刻蚀而形成较大的凹坑的现象，从而大大改善了半导体器件的电学性能，提高了所生产的半导体器件的良率，降低了制造成本。

此外，在本发明的实施例中，还可提供一种根据上述的方法而制造的半导体器件，如图4H所示。该半导体器件包括：

具有PMOS区域和NMOS区域的半导体衬底；

在所述半导体衬底上形成的栅氧化层和栅极；

通过在所述栅氧化层和栅极上沉积和刻蚀而形成的完全覆盖PMOS区域但并不完全覆盖NMOS区域的侧墙氧化层；

通过在所述侧墙氧化层上沉积和垂直于半导体衬底表面方向的定向刻蚀而形成的环绕所述栅极的侧墙氮化硅层；

通过在所述侧墙氧化层、侧墙氮化硅层和半导体衬底上沉积和刻蚀而形成的完全覆盖PMOS区域和NMOS区域的缓冲氧化层；

其中，所述NMOS区域的半导体衬底中还包括：由于在所述缓冲氧化层上沉积、退火后并去除的高应力氮化硅层而具有应力的沟道区域。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种使用应力记忆技术工艺制造半导体器件的方法，该方法包括：

在具有PMOS区域和NMOS区域的半导体衬底上形成栅氧化层和栅极；在所述栅氧化层和栅极上依次沉积侧墙氧化层和侧墙氮化硅层，并对侧墙氮化硅层进行垂直于半导体衬底表面方向的定向刻蚀；

在PMOS区域上形成光刻胶层，对NMOS区域进行N⁺离子注入工艺；

以所述光刻胶层为掩膜，去除NMOS区域上的侧墙氧化层，保留PMOS区域上的侧墙氧化层；去除PMOS区域上的光刻胶层；

在NMOS区域上形成光刻胶层，对PMOS区域进行P⁺离子注入工艺；去除NMOS区域的光刻胶层，保留PMOS区域上的侧墙氧化层；

在PMOS区域和NMOS区域上形成缓冲氧化层和高应力氮化硅层；

去除PMOS区域上的高应力氮化硅层；进行尖峰退火工艺；去除NMOS区域上的高应力氮化硅层。

2.根据权利要求1所述的方法，其特征在于：

在所述去除NMOS区域上的侧墙氧化层之后，所述PMOS区域上的侧墙氧化层的厚度为55～65埃。

3.根据权利要求1所述的方法，其特征在于，所述在PMOS区域和NMOS区域上形成缓冲氧化层和高应力氮化硅层包括：

通过化学气相沉积工艺在PMOS区域和NMOS区域上形成缓冲氧化层和高应力氮化硅层。

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