JP2009283586A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 製造プロセスが比較的容易で、かつMOSFETの特性のばらつきを抑えることができる半導体装置の製造方法を提供する。
【解決手段】 Si基板1上に、界面酸化膜5,5a、ゲート絶縁膜6、金属ゲート電極7およびポリシリコンゲート電極8を順次形成してパターニングし、側面にシリコン酸化膜10を形成し、さらにサイドウォール17を形成する。サイドウォール17をマスクとしてSiGe−p型S/D18a、n型S/D20およびp型S/D21を形成した後、サイドウォール17を除去し、露出したシリコン酸化膜10をマスクとして、エクステンション層12,14,25,27およびハロー層13,15,26,28を形成する。さらにシリコン酸化膜10を介して、金属ゲート電極7などの側面にサイドウォール33を形成した後、サイドウォール33をマスクとして、金属シリサイド35を形成する。
【選択図】 図21
【解決手段】 Si基板1上に、界面酸化膜5,5a、ゲート絶縁膜6、金属ゲート電極7およびポリシリコンゲート電極8を順次形成してパターニングし、側面にシリコン酸化膜10を形成し、さらにサイドウォール17を形成する。サイドウォール17をマスクとしてSiGe−p型S/D18a、n型S/D20およびp型S/D21を形成した後、サイドウォール17を除去し、露出したシリコン酸化膜10をマスクとして、エクステンション層12,14,25,27およびハロー層13,15,26,28を形成する。さらにシリコン酸化膜10を介して、金属ゲート電極7などの側面にサイドウォール33を形成した後、サイドウォール33をマスクとして、金属シリサイド35を形成する。
【選択図】 図21
Description
本発明は、半導体装置の製造方法、より詳細には、リプレースサイドウォールプロセスを含む半導体装置の製造方法に関する。
ポリシリコンのゲート電極に対するオフセットスペーサの適用は実用化されている。リプレースサイドウォールプロセス、ゲートファーストのメタルゲートプロセスについても報告がある(たとえば、特許文献1参照)。
リプレースサイドウォールプロセスとは、最終的な構造には残らないサイドウォールを一旦形成し、それを除去した後に、再度、サイドウォールを形成するプロセスをいう。またゲートファーストのメタルゲートプロセスとは、メタルゲートの両側の半導体基板に不純物イオンを注入してソース・ドレイン領域を形成するときに、不純物イオンを活性化するためのアニールを、ゲート絶縁膜およびゲート電極の形成後に行うプロセスをいう。
金属のエッチングによってゲート電極を形成するゲートファーストプロセスのメタルゲートでは、エッチング後の洗浄プロセスでメタルが溶解しないように、ゲートの側面に保護膜を形成する必要がある。
また微細トランジスタでは、ゲート長が短いので、pMOSFETにSiGe−ソース/ドレイン(S/D)を適用する場合、不純物の拡散を防ぐために、エクステンションの形成を、SiGeエピタキシャル成長後に行う方が望ましく、リプレースサイドウォールプロセスが必要である。したがって、製造プロセスが煩雑になるという問題がある。
また微細トランジスタでは、オフセットスペーサ幅が変動しないように、オフセットスペーサを精度良く形成することが重要である。
したがって本発明は、製造プロセスが比較的容易で、かつMOSFETの特性のばらつきを抑えることができる半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板の一方の表面にトランジスタが形成される半導体装置の製造方法であって、前記半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に、ゲート電極を保護する保護膜を形成する工程と、前記保護膜を介して、前記ゲート電極の側面に第1のサイドウォールを形成する工程と、前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第1のサイドウォールの下方の部分の側方に、ソース・ドレイン領域を形成する工程と、前記第1のサイドウォールを除去して、前記保護膜を露出させる工程と、前記半導体基板のうちで前記ゲート電極および前記保護膜の下方の部分の側方に、エクステンション層を形成する工程と、前記エクステンション層および前記ソース・ドレイン領域の一部分を覆うように、前記ゲート電極の側面に、前記保護膜を介して、第2のサイドウォールを形成する工程と、前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第2のサイドウォールの下方の部分の側方であって、前記ソース・ドレイン領域の一部分に、電極部を形成する工程とを含むことを特徴とする。
本発明の半導体装置の製造方法によれば、半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の側面に保護膜が形成される。この保護膜を介して、ゲート電極の側面に第1のサイドウォールが形成され、ゲート電極、保護膜および第1のサイドウォールの下方の部分の側方に位置する半導体基板に、ソース・ドレイン領域が形成される。この後、第1のサイドウォールが除去されて保護膜が露出する。この状態で、ゲート電極および保護膜の下方の部分の側方に位置する半導体基板に、エクステンション層が形成され、エクステンション層およびソース・ドレイン領域の一部分を覆うように、ゲート電極の側面に保護膜を介して第2のサイドウォールが形成され、ゲート電極、保護膜および第2のサイドウォールの下方の部分の側方であって、ソース・ドレイン領域の一部分の半導体基板に、電極部が形成される。
このように保護膜は、第1のサイドウォールの除去後にも残存するので、ゲート電極の側面は、第1のサイドウォールの除去後も保護膜で保護される。これによって、第1のサイドウォールの除去後の洗浄プロセスにおけるゲート電極の溶解を防止することができる。
またソース・ドレイン領域は、ゲート電極、保護膜および第1のサイドウォールの下方の部分の側方に位置する半導体基板に形成されるので、保護膜の膜厚によって、ソース・ドレイン領域の位置を調整することができる。つまり、保護膜は、オフセットスペーサ膜として機能する。したがって、リプレースサイドウォールプロセスとオフセットスペーサプロセスを工程数の増加無しに両立することができる。
以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。構成の一部のみを説明している場合、構成の他の部分は、先行して説明している実施の形態と同様である。
<第1の実施の形態>
図1〜図23は、本発明の第1の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態では、図23に示すように、低電圧系相補型MOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor;略称:CMOSFET)62、および高電圧系CMOSFET72を備える半導体装置を製造する。より詳細には、本実施の形態では、低電圧系CMOSFET62および高電圧系CMOSFET72を備える半導体装置を含む集積回路を製造する。本実施の形態の半導体装置の製造方法は、集積回路の製造方法に含まれる。低電圧系CMOSFET62および高電圧系CMOSFET72は、半導体基板であるシリコン(Si)基板1に並設される。低電圧系CMOSFET62には、相対的に低い電圧が印加され、高電圧系CMOSFET72には、相対的に高い電圧が印加される。
図1〜図23は、本発明の第1の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態では、図23に示すように、低電圧系相補型MOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor;略称:CMOSFET)62、および高電圧系CMOSFET72を備える半導体装置を製造する。より詳細には、本実施の形態では、低電圧系CMOSFET62および高電圧系CMOSFET72を備える半導体装置を含む集積回路を製造する。本実施の形態の半導体装置の製造方法は、集積回路の製造方法に含まれる。低電圧系CMOSFET62および高電圧系CMOSFET72は、半導体基板であるシリコン(Si)基板1に並設される。低電圧系CMOSFET62には、相対的に低い電圧が印加され、高電圧系CMOSFET72には、相対的に高い電圧が印加される。
低電圧系CMOSFET62は、低電圧系のnチャネルのMOSトランジスタである低電圧系n型MOSトランジスタ(以下「低電圧系nMOSFET」という)60と、低電圧系のpチャネルのMOSトランジスタである低電圧系p型MOSトランジスタ(以下「低電圧系pMOSFET」という)61とを備える。低電圧系nMOSFET60および低電圧系p型MOSトランジスタ61は、Si基板1に並設される。低電圧系nMOSFET60は、低電圧系nMOSFET領域RLnに形成され、低電圧系pMOSFET61は、低電圧系pMOSFET領域RLpに形成される。
高電圧系CMOSFET72は、高電圧系のnチャネルのMOSトランジスタである高電圧系n型MOSトランジスタ(以下「高電圧系nMOSFET」という)70と、高電圧系のpチャネルのMOSトランジスタである高電圧系p型MOSトランジスタ(以下「高電圧系pMOSFET」という)71とを備える。高電圧系nMOSFET70および高電圧系pMOSFET71は、Si基板1に並設される。高電圧系nMOSFET70は、高電圧系nMOSFET領域RHnに形成され、高電圧系pMOSFET71は、高電圧系pMOSFET領域RHpに形成される。
図1は、ハードマスク窒化膜9の形成が終了した段階の状態を示す断面図である。まず、図1に示すように、従来のCMOSFET作製フローに則り、Si基板1に、Si基板1の表面からSi基板1の内部に向けて延在する分離酸化膜2、p型ウェル3およびn型ウェル4を順次に形成する。p型ウェル3は、低電圧系nMOSFET領域RLnおよび高電圧系nMOSFET領域RHnに形成され、n型ウェル4は、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpに形成される。
分離酸化膜2は、低電圧系nMOSFET領域RLnに形成されるp型ウェル3と、低電圧系pMOSFET領域RLpに形成されるn型ウェル4との間に介在し、低電圧系nMOSFET領域RLnと低電圧系pMOSFET領域RLpとを区分する。また分離酸化膜2は、高電圧系nMOSFET領域RHnに形成されるp型ウェル3と、高電圧系pMOSFET領域RHpに形成されるn型ウェル4との間に介在し、高電圧系nMOSFET領域RHnと高電圧系pMOSFET領域RHpとを区分する。
次に、低電圧系nMOSFET領域RLnおよび低電圧系pMOSFET領域RLpでは、Si基板1上に、分離酸化膜2、p型ウェル3およびn型ウェル4が形成された表面側から、全面にわたって低電圧側界面酸化膜5を形成する。また高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpでは、Si基板1上に、分離酸化膜2、p型ウェル3およびn型ウェル4が形成された表面側から、全面にわたって高電圧側界面酸化膜5aを形成する。
低電圧側界面酸化膜5および高電圧側界面酸化膜5aは、Si基板1と、後述する高誘電体ゲート絶縁膜6との界面反応を防止するために設けられ、たとえば絶縁性材料から成る。低電圧側界面酸化膜5および高電圧側界面酸化膜5aは、たとえば、シリコン酸化膜(SiO2)またはシリコン酸窒化膜(SiON)から成り、Si基板1を酸化または酸化および窒化することによって形成される。
本実施の形態では、高電圧側界面酸化膜5aの膜厚が、低電圧側界面酸化膜5の膜厚よりも大きくなるように構成している。具体的には、低電圧側界面酸化膜5の膜厚は、0.2nm以上1.5nm以下に選ばれ、高電圧側界面酸化膜5aの膜厚は、2nm以上7nm以下に選ばれる。
次に、低電圧側界面酸化膜5上および高電圧側界面酸化膜5a上の全面に、高誘電体ゲート絶縁膜6として、たとえばHfSiON(ハフニウムシリコンオキシナイトライド)膜を形成する。高誘電体ゲート絶縁膜6の材料としては、HfSiONに限らず、絶縁性材料、具体的には、Hf(ハフニウム)、Zr(ジルコニウム)などの、酸化物、酸窒化物または酸窒化珪化物などの高誘電率材料、すなわちhigh−k材料が挙げられる。高誘電体ゲート絶縁膜6の材料は、high−k材料に限らず、たとえばSiONなどのhigh−k材料以外の絶縁性材料でもよい。
次に、高誘電体ゲート絶縁膜6上に、スパッタ法などによって、全面にわたって金属ゲート電極7を形成する。金属ゲート電極7は、導電性材料から成る。金属ゲート電極7を構成する導電性材料としては、たとえばTiNが挙げられる。金属ゲート電極7を構成する導電性材料としては、TiNに限らず、チタン(Ti)、タンタル(Ta)、Hfまたはこれらの元素のうちの少なくとも1つの元素を含んだ材料でもよい。
次に、金属ゲート電極7上に、全面にわたってポリシリコンゲート電極8を形成する。その後、ポリシリコンゲート電極8上に、全面にわたってハードマスク窒化膜9を形成する。本実施の形態では、高誘電体ゲート絶縁膜6および金属ゲート電極7の膜厚が、低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLp、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpで同一になるように構成されているが、このような構成に限定されない。本発明の他の実施の形態では、高誘電体ゲート絶縁膜6および金属ゲート電極7の膜厚を、低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLp、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpで異ならせてもよい。
図2は、金属ゲート電極7およびポリシリコンゲート電極8のパターニングが終了した段階の状態を示す断面図である。ハードマスク窒化膜9の形成後は、ポリシリコンゲート電極8への不純物のドーピングを行った後、フォトリソグラフィ技術を用いて、金属ゲート電極7およびポリシリコンゲート電極8のパターニングを行う。本実施の形態では、金属ゲート電極7およびポリシリコンゲート電極8は、低電圧系nMOSFET領域RLnおよび低電圧系pMOSFET領域RLpにおける幅方向の寸法が、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpにおける幅方向の寸法よりも小さくなるようにパターニングされる。このパターニングによって、低電圧側界面酸化膜5、高電圧側界面酸化膜5a、高誘電体ゲート絶縁膜6およびハードマスク窒化膜9が、金属ゲート電極7およびポリシリコンゲート電極8と同様にパターニングされる。ポリシリコンゲート電極8への不純物のドーピングは、必要に応じて行われ、本発明の他の実施の形態では行われなくてもよい。
図3は、シリコン酸化膜10の堆積が終了した段階の状態を示す断面図である。金属ゲート電極7およびポリシリコンゲート電極8のパターニング後は、Si基板1の全面にわたって、より詳細には、分離酸化膜2、p型ウェル3およびn型ウェル4の表面、ならびに金属ゲート電極7およびポリシリコンゲート電極8の表面および側面を覆うようにして、シリコン酸化膜10を堆積する。本実施の形態のシリコン酸化膜10の膜厚は、5nm以上15nm以下に選ばれる。本発明の他の実施の形態では、シリコン酸化膜10の堆積前に、分離酸化膜2、p型ウェル3およびn型ウェル4の表面、ならびに金属ゲート電極7およびポリシリコンゲート電極8の表面および側面に、酸化処理または窒化処理などの処理を施してもよい。
図4は、高電圧系nMOSFET領域RHnにおけるエクステンション層12およびハロー層13の形成が終了した段階の状態を示す断面図である。シリコン酸化膜10を堆積した後は、シリコン酸化膜10上の全面に、フォトレジスト層11を形成する。その後、高電圧系nMOSFET領域RHnのフォトレジスト層11を開口して、高電圧系nMOSFET70を構成するエクステンション層12およびハロー層13の形成用のイオン注入を行う。これによって、高電圧系nMOSFET領域RHnのp型ウェル3に、p型ウェル3の表面から内部にわたってn型不純物が拡散されたエクステンション層12と、エクステンション層12よりもp型ウェル3の表面から深い位置にn型不純物が拡散されたハロー層13とを形成する。
図5は、高電圧系pMOSFET領域RHnにおけるエクステンション層14およびハロー層15の形成が終了した段階の状態を示す断面図である。エクステンション層12およびハロー層13を形成した後は、図4に示すフォトレジスト層11、すなわち低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpに形成されているフォトレジスト層11を除去する。その後、シリコン酸化膜10上に、全面にわたってフォトレジスト層11aを形成する。続いて、高電圧系pMOSFET領域RHnのフォトレジスト層11aを開口して、高電圧系pMOSFET71を構成するエクステンション層14およびハロー層15の形成用のイオン注入を行う。これによって、高電圧系pMOSFET領域RHpのn型ウェル4に、n型ウェル4の表面から内部にわたってp型不純物が拡散されたエクステンション層14と、エクステンション層14よりもn型ウェル4の表面から深い位置にp型不純物が拡散されたハロー層15とを形成する。
図6は、シリコン窒化膜16の形成が終了した段階の状態を示す断面図である。高電圧系pMOSFET領域RHnにエクステンション層14およびハロー層15を形成した後は、図5に示すフォトレジスト層11a、すなわち低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLpおよび高電圧系nMOSFET領域RHnに形成されているフォトレジスト層11aを除去する。フォトレジスト層11aを除去することによって、シリコン酸化膜10が露出する。フォトレジスト層11aの除去後は、露出したシリコン酸化膜10の全面に、シリコン窒化膜16を堆積する。本実施の形態のシリコン窒化膜16の膜厚は、10nm以上30nm以下に選ばれる。
図7は、低電圧系pMOSFET領域RLpにおけるサイドウォール17の形成が終了した段階の状態を示す断面図である。シリコン窒化膜16の形成後は、シリコン窒化膜16上に、全面にわたってフォトレジスト層11bを形成する。続いて、低電圧系pMOSFET領域RLpのフォトレジスト層11bを開口して、低電圧系pMOSFET領域RLpに形成されたシリコン酸化膜10とシリコン窒化膜16とを異方性エッチングによってエッチバックする。これによって、金属ゲート電極7およびポリシリコンゲート電極8の側面、より詳細には、低電圧側界面酸化膜5、高誘電体ゲート絶縁膜6、金属ゲート電極7、ポリシリコンゲート電極8およびハードマスク窒化膜9の側面に形成されたシリコン酸化膜10の表面に、シリコン窒化膜16からなるサイドウォール17を形成する。このようにして、金属ゲート電極7およびポリシリコンゲート電極8の側面に、シリコン酸化膜10を介して、第1のサイドウォールに相当するサイドウォール17を形成する。
図8は、低電圧系pMOSFET領域RLpにおけるリセス領域18の形成が終了した段階の状態を示す断面図である。低電圧系pMOSFET領域RLpにサイドウォール17を形成した後は、そのサイドウォール17が形成された低電圧系pMOSFET領域RLpのSi基板1をエッチングして、金属ゲート電極7およびポリシリコンゲート電極8の下方の部分の側方に、リセス領域18を形成する。リセス領域18の形成後は、低電圧系nMOSFET領域RLn、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpに形成されているフォトレジスト層11bを除去する。図8では、フォトレジスト層11bを除去した状態を示す。本実施の形態では、低電圧系pMOSFET領域RLpのみに、リセス領域18を形成する。
図9は、リセス領域18へのSiGe−p型S/D18aの形成が終了した段階の状態を示す断面図である。図8に示すようにリセス領域18が形成され、フォトレジスト層11bが除去された後は、リセス領域18に、ホウ素をドーピングしたシリコンゲルマニウム(SiGe)とシリコン(Si)とをエピタキシャル成長によって選択的に堆積する。これによって、リセス領域18に、SiGe−p型ソース/ドレイン(以下「SiGe−p型S/D」という)18aを形成する。SiGe−p型S/D18aは、ソース・ドレイン領域に相当する。
図10は、低電圧系nMOSFET領域RLn、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpへのサイドウォール17の形成が終了した段階の状態を示す断面図である。リセス領域18にSiGe−p型S/D18aを形成した後は、Si基板1の全面にわたって、より詳細には、低電圧系nMOSFET領域RLn、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpのシリコン窒化膜16上、ならびに低電圧系pMOSFET領域RLpのSiGe−p型S/D18a上、サイドウォール17上、シリコン酸化膜10上およびハードマスク窒化膜9上に、全面にわたってフォトレジスト層11cを形成する。
続いて、低電圧系pMOSFET領域RLpのみがフォトレジスト層11cで覆われるように、低電圧系pMOSFET領域RLp以外の領域、すなわち低電圧系nMOSFET領域RLn、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpのフォトレジスト層11cを開口する。その後、低電圧系nMOSFET領域RLn、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpに形成されたシリコン酸化膜10とシリコン窒化膜16とを異方性エッチングによってエッチバックして、低電圧系pMOSFET領域RLpと同様に、金属ゲート電極7およびポリシリコンゲート電極8の側面に、シリコン酸化膜10を介して、サイドウォール17をそれぞれ形成する。
図11は、n型S/D20の形成が終了した段階の状態を示す断面図である。サイドウォール17の形成後は、図10に示すフォトレジスト層11、すなわち低電圧系pMOSFET領域RLpに形成されているフォトレジスト層11cを除去する。その後、Si基板1の全面にわたって、より詳細には、低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLp、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpに、全面にわたってフォトレジスト層11dを形成する。続いて、低電圧系nMOSFET領域RLnおよび高電圧系nMOSFET領域RHnに形成されているフォトレジスト層11dを開口して、n型ソース/ドレイン(以下「n型S/D」という)20形成用のイオン注入を行う。これによって、低電圧系nMOSFET領域RLnおよび高電圧系nMOSFET領域RHnのp型ウェル3に、p型ウェル3の表面から内部にわたってn型不純物が拡散されたn型S/D20を形成する。高電圧系nMOSFET領域RHnでは、先に形成されたエクステンション層12およびハロー層13よりも、金属ゲート電極7およびポリシリコンゲート電極8の下方の部分から離隔した位置に、n型S/D20が形成される。n型S/D20は、ソース・ドレイン領域に相当する。
図12は、p型S/D21の形成が終了した段階の状態を示す断面図である。n型S/D20の形成後は、図11に示すフォトレジスト層11d、すなわち低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpに形成されているフォトレジスト層11dを除去する。その後、Si基板1の全面にわたって、より詳細には、低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLp、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpに、全面にわたってフォトレジスト層11eを形成する。続いて、高電圧系pMOSFET領域RHpに形成されているフォトレジスト層11eを開口して、p型ソース/ドレイン(以下「p型S/D」という)21形成用のイオン注入を行う。これによって、高電圧系pMOSFET領域RHpのn型ウェル4に、n型ウェル4の表面から内部にわたってp型不純物が拡散されたp型S/D21を形成する。p型S/D21は、先に形成されたエクステンション層14およびハロー層15よりも、金属ゲート電極7およびポリシリコンゲート電極8の下方の部分から離隔した位置に形成される。p型S/D21は、ソース・ドレイン領域に相当する。
図13は、不純物活性化アニールが終了した段階の状態を示す断面図である。p型S/D21の形成後は、図12に示すフォトレジスト層11e、すなわち低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLpおよび高電圧系nMOSFET領域RHnに形成されているフォトレジスト層11eを除去する。その後、不純物活性化アニールを行う。
図14は、ハードマスク窒化膜9およびサイドウォール17の除去が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、希釈リン酸液などの除去液を用いて、ハードマスク窒化膜9およびサイドウォール17を除去する。除去液としては、ハードマスク窒化膜9およびサイドウォール17を選択的に溶解する液、より詳細には、シリコン酸化膜10を溶解しにくい液が用いられる。このようにして、シリコン酸化膜10が残存するように、ハードマスク窒化膜9およびサイドウォール17を除去する。
本実施の形態では、低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLp、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpの全てにおいて、ハードマスク窒化膜9およびサイドウォール17を除去する。
図15は、オフセットスペーサ10aの形成が終了した段階の状態を示す断面図である。ハードマスク窒化膜9およびサイドウォール17を除去した後は、金属ゲート電極7およびポリシリコンゲート電極8の側面に残存するシリコン酸化膜10を異方性エッチングによってエッチバックして、シリコン酸化膜10のポリシリコンゲート電極8よりも突出する部分を除去する。これによって、金属ゲート電極7およびポリシリコンゲート電極8の側面、より詳細には、低電圧側界面酸化膜5、高電圧側界面酸化膜5a、高誘電体ゲート絶縁膜6、金属ゲート電極7およびポリシリコンゲート電極8の側面に、オフセットスペーサ10aを形成する。
図16は、低電圧系nMOSFET領域RLnにおけるエクステンション層25およびハロー層26の形成が終了した段階の状態を示す断面図である。オフセットスペーサ10aの形成後は、Si基板1の全面にわたって、より詳細には、低電圧系nMOSFET領域RLn、低電圧系pMOSFET領域RLp、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpにおいて、全面にわたって、フォトレジスト層11fを形成する。続いて、低電圧系nMOSFET領域RLnに形成されているフォトレジスト層11fを開口して、低電圧系nMOSFET60を構成するエクステンション層25およびハロー層26の形成用のイオン注入を行う。
これによって、低電圧系nMOSFET領域RLnのp型ウェル3に、p型ウェル3の表面から内部にわたってn型不純物が拡散されたエクステンション層25と、エクステンション層25よりもp型ウェル3の表面から深い位置にn型不純物が拡散されたハロー層26を形成する。エクステンション層25およびハロー層26は、先に形成されたn型S/D20よりも、金属ゲート電極7およびポリシリコンゲート電極8の下方の部分に近い位置、換言すると、n型S/D20と、金属ゲート電極7およびポリシリコンゲート電極8の下方の部分との間に形成される。
図17は、低電圧系pMOSFET領域RLpにおけるエクステンション層27およびハロー層28の形成が終了した段階の状態を示す断面図である。低電圧系nMOSFET領域RLnにエクステンション層25およびハロー層26を形成した後は、図16に示すフォトレジスト層11f、すなわち低電圧系pMOSFET領域RLp、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpに形成されているフォトレジスト層11fを除去する。その後、Si基板1の全面にわたってフォトレジスト層11gを形成する。続いて、低電圧系pMOSFET領域RLpに形成されているフォトレジスト層11gを開口して、低電圧系pMOSFET71を構成するエクステンション層27およびハロー層28の形成用のイオン注入を行う。これによって、低電圧系pMOSFET領域RLpのn型ウェル4に、n型ウェル4の表面から内部にわたってp型不純物が拡散されたエクステンション層27と、エクステンション層27よりもn型ウェル4の表面から深い位置にp型不純物が拡散されたハロー層28とを形成する。エクステンション層27およびハロー層28は、先に形成されたSiGe−p型S/D18aよりも、金属ゲート電極7およびポリシリコンゲート電極8の下方の部分に近い位置、換言すると、SiGe−p型S/D18aと、金属ゲート電極7およびポリシリコンゲート電極8の下方の部分との間に形成される。
図18は、不純物活性化アニールが終了した段階の状態を示す断面図である。エクステンション層27およびハロー層28を形成した後は、図17に示すフォトレジスト層11g、すなわち低電圧系nMOSFET領域RLn、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpに形成されているフォトレジスト層11gを除去する。その後、不純物活性化アニールを行う。
図19は、シリコン酸化膜30およびシリコン窒化膜31の堆積が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、Si基板1の全面にわたって、より詳細には、シリコン酸化膜10上、ポリシリコンゲート電極8上、n型S/D20上、SiGe−p型S/D18a上、p型S/D21上、エクステンション層12,14,25,27上、およびハロー層13,15,26,28上の全面に、シリコン酸化膜30を堆積する。続いて、シリコン酸化膜30上の全面に、シリコン窒化膜31を堆積する。図19では、理解を容易にするために、先に形成されたシリコン酸化膜10と、図19に示す工程で形成されるシリコン酸化膜30とを別々の膜として記載しているが、実際には、2つのシリコン酸化膜10,30の間に界面は存在せず、後述する図20に示すように、1つの膜として形成される。
図20は、サイドウォール33の形成が終了した段階の状態を示す断面図である。前述のように図19に示すシリコン酸化膜10とシリコン酸化膜30との間には、実際には界面は存在しないので、図20では、シリコン酸化膜10とシリコン酸化膜30とを合わせて、シリコン酸化膜32と記載する。シリコン窒化膜31の堆積後は、シリコン酸化膜32とシリコン窒化膜31とを異方性エッチングによってエッチバックして、金属ゲート電極7およびポリシリコンゲート電極8の側面、より詳細には、低電圧側界面酸化膜5、高電圧側界面酸化膜5a、高誘電体ゲート絶縁膜6、金属ゲート電極7およびポリシリコンゲート電極8の側面に形成されたシリコン酸化膜32の表面に、シリコン窒化膜31からなるサイドウォール33を形成する。このようにして、金属ゲート電極7およびポリシリコンゲート電極8の側面に、シリコン酸化膜32を介して、第2のサイドウォールに相当するサイドウォール33を形成する。
図21は、金属シリサイド26の形成が終了した段階の状態を示す断面図である。サイドウォール33を形成した後は、Si基板1の全面にわたって、コバルト(Co)、ニッケル(Ni)および白金(Pt)などの金属を堆積して、アニールする。これによって、前述の金属と、ポリシリコンゲート電極8の表面ならびに拡散層であるn型S/D20、SiGe−p型S/D18aおよびp型S/D21の表面とを反応させて、ポリシリコンゲート電極8の表面ならびにn型S/D20、SiGe−p型S/D18aおよびp型S/D21の表面に、電極部に相当する金属シリサイド35を形成する。シリコン上に堆積された金属は、シリコンと反応してシリサイドになるが、シリコン以外の部分、具体的にはシリコン酸化膜32およびシリコン窒化膜31上に堆積された金属は、反応せずに残存する。したがってアニール後には、未反応の金属を除去液によって除去する。
このようにして金属シリサイド35を形成することによって、低電圧系nMOSFET領域RLnに低電圧系nMOSFET60が形成され、低電圧系pMOSFET領域RLpに低電圧系pMOSFET61が形成され、低電圧系nMOSFET60および低電圧系pMOSFET61を備える低電圧系CMOSFET62が形成される。また高電圧系nMOSFET領域RHnに高電圧系nMOSFET70が形成され、高電圧系pMOSFET領域RHpに高電圧系pMOSFET71が形成され、高電圧系nMOSFET70および高電圧系pMOSFET71を備える高電圧系CMOSFET72が形成される。
図22は、シリコン窒化膜36の堆積が終了した段階の状態を示す断面図である。金属シリサイド35を形成した後は、Si基板1の全面にわたって、より詳細には、金属シリサイド35上、低電圧系nMOSFET60上、低電圧系pMOSFET61上、高電圧系nMOSFET70上、高電圧系pMOSFET71上の全面にわたって、コンタクトエッチングのストッパーとなるシリコン窒化膜36を堆積する。
図23は、層間シリコン酸化膜37の堆積およびコンタクトホール38の形成が終了した段階の状態を示す断面図である。シリコン窒化膜36を堆積した後は、シリコン窒化膜36上の全面にわたって、層間シリコン酸化膜37を堆積する。その後、層間シリコン酸化膜37の表面から、層間シリコン酸化膜37およびシリコン窒化膜36を貫通して、低電圧系nMOSFET60、低電圧系pMOSFET61、高電圧系nMOSFET70および高電圧系pMOSFET71のそれぞれの両端部の金属シリサイド35に達するように、コンタクトホール38を形成する。このようにして、低電圧系CMOSFET62および高電圧系CMOSFET72を備える半導体装置が製造される。その後、図示は省略するが、多層配線形成工程を経て集積回路を完成する。
本実施の形態の半導体装置の製造方法によれば、Si基板1の一方の表面上に高誘電体ゲート絶縁膜6を介して金属ゲート電極7およびポリシリコンゲート電極8が形成され、この金属ゲート電極7およびポリシリコンゲート電極8の側面に保護膜であるシリコン酸化膜10が形成される。このシリコン酸化膜10を介して、金属ゲート電極7およびポリシリコンゲート電極8の側面に、第1のサイドウォールに相当するサイドウォール17が形成され、金属ゲート電極7、ポリシリコンゲート電極8、シリコン酸化膜10およびサイドウォール17の下方の部分の側方に位置するSi基板1に、SiGe−p型S/D18aが形成される。この後、サイドウォール17が除去されてシリコン酸化膜10が露出する。この状態で、金属ゲート電極7、ポリシリコンゲート電極8およびシリコン酸化膜10の下方の部分の側方に位置するSi基板1に、エクステンション層27が形成され、エクステンション層27およびSiGe−p型S/D18aの一部分を覆うように、金属ゲート電極7およびポリシリコンゲート電極8の側面にシリコン酸化膜10を介して、第2のサイドウォールに相当するサイドウォール33が形成され、金属ゲート電極7、ポリシリコンゲート電極8、シリコン酸化膜10およびサイドウォール33の下方の部分の側方であって、SiGe−p型S/D18aの一部分のSi基板1に、電極部である金属シリサイド35が形成される。
このように保護膜は、サイドウォール17の除去後にも残存するので、ゲート電極の側面は、サイドウォール17の除去後も保護膜で保護される。これによって、サイドウォール17の除去後の洗浄プロセスにおけるゲート電極の溶解を防止することができる。これによって、低電圧系CMOSFET62および高電圧系CMOSFET72の特性のばらつきを抑制することができる。
またSiGe−p型S/D18aは、金属ゲート電極7およびポリシリコンゲート電極8、保護膜およびサイドウォール17の下方の部分の側方に位置するSi基板1に形成されるので、保護膜の膜厚によって、SiGe−p型S/D18aの位置を調整することができる。つまり、保護膜は、オフセットスペーサ膜として機能する。したがって、リプレースサイドウォールプロセスとオフセットスペーサプロセスを工程数の増加無しに両立することができる。
<第2の実施の形態>
図24および図25は、本発明の第2の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、高電圧系pMOSFET領域RHpにリセス領域41を形成して、SiGe−p型S/D18aを形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。本実施の形態においても、まず、前述の第1の実施の形態の半導体装置の製造方法における図1〜図6に示す工程を同様に行う。
図24および図25は、本発明の第2の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、高電圧系pMOSFET領域RHpにリセス領域41を形成して、SiGe−p型S/D18aを形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。本実施の形態においても、まず、前述の第1の実施の形態の半導体装置の製造方法における図1〜図6に示す工程を同様に行う。
図24は、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpにおけるサイドウォール17の形成が終了した段階の状態を示す断面図である。前述の第1の実施の形態では、図6に示すようにシリコン酸化膜10の全面に、シリコン窒化膜16を堆積した後、低電圧系pMOSFET領域RLpのみにサイドウォール17を形成するが、本実施の形態では、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpの両方にサイドウォール17を形成する。
具体的に述べると、本実施の形態では、前述の図6に示すようにシリコン酸化膜10の全面に、シリコン窒化膜16を堆積した後、シリコン窒化膜16上に全面にわたってフォトレジスト層11bを形成して、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpのフォトレジスト層11bを開口する。続いて、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpに形成されたシリコン酸化膜10とシリコン窒化膜16とを異方性エッチングによってエッチバックする。これによって、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpの両方において、金属ゲート電極7およびポリシリコンゲート電極8の側面、より詳細には、低電圧側界面酸化膜5、高電圧側界面酸化膜5a、高誘電体ゲート絶縁膜6、金属ゲート電極7、ポリシリコンゲート電極8およびハードマスク窒化膜9の側面に形成されたシリコン酸化膜10の表面に、シリコン窒化膜16からなるサイドウォール17を形成する。
図25は、リセス領域18,41の形成が終了した段階の状態を示す断面図である。低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpにサイドウォール17を形成した後は、第1の実施の形態と同様にして、Si基板1をエッチングする。このエッチングによって、低電圧系pMOSFET領域RLpでは、第1の実施の形態と同様にリセス領域18が形成される。本実施の形態では、高電圧系pMOSFET領域RHpにもサイドウォール17が形成されるので、前述のエッチングによって、高電圧系pMOSFET領域RHpのSi基板1もエッチングされ、図25に示すように、高電圧系pMOSFET領域RHpのSi基板1にもリセス領域41が形成される。リセス領域18の形成後は、低電圧系nMOSFET領域RLnおよび高電圧系nMOSFET領域RHnに形成されているフォトレジスト層11bを除去する。図25では、フォトレジスト層11bを除去した状態を示す。
図25に示すようにリセス領域18,41が形成され、フォトレジスト層11bが除去された後は、第1の実施の形態と同様にして、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpのリセス領域18,41に、ホウ素をドーピングしたシリコンゲルマニウム(SiGe)とシリコン(Si)とをエピタキシャル成長によって選択的に堆積し、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpのリセス領域18,41にSiGe−p型S/D18aを形成する。その後の工程は、第1の実施の形態と同様に行なわれる。
以上のように本実施の形態では、低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpの両方にリセス領域18,41を形成し、SiGe−p型S/D18aを形成する。このようにSiGe−p型S/D18aは、低電圧系pMOSFET領域RLpだけでなく、高電圧系pMOSFET領域RHpに形成してもよい。
このように高電圧系pMOSFET領域RHpにSiGe−p型S/D18aを形成する場合には、前述の図12に示す高電圧系pMOSFET領域RHpにp型S/D21を形成する工程は不要である。
<第3の実施の形態>
図26は、本発明の第3の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、SiGe−p型S/D18aの形成後にp型S/D不純物拡散領域42を形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
図26は、本発明の第3の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、SiGe−p型S/D18aの形成後にp型S/D不純物拡散領域42を形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
図26は、p型不純物拡散領域42の形成が終了した段階の状態を示す断面図である。本実施の形態では、前述の図9に示すようにリセス領域18にSiGe−p型S/D18aを形成した後に、p型S/D不純物拡散領域42形成用のイオン注入を行なう。これによって、SiGe−p型S/D18aの表面から、その下方のn型ウェル4の一部にわたってp型不純物が拡散されたp型不純物拡散領域42を形成する。このようにp型不純物拡散領域42は、SiGe−p型S/D18aよりも深い位置まで形成される。
このようにp型不純物拡散領域42を形成することによって、接合位置をゲルマニウムから遠ざけ、接合リークを減少させることができる。
<第4の実施の形態>
図27は、本発明の第4の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図3に示すシリコン酸化膜10の形成後にシリコン窒化膜45を形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
図27は、本発明の第4の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図3に示すシリコン酸化膜10の形成後にシリコン窒化膜45を形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
図27は、シリコン窒化膜45の堆積が終了した段階の状態を示す断面図である。本実施の形態では、図27に示すように、シリコン酸化膜10を堆積した後には、シリコン酸化膜10上に全面にわたって、シリコン窒化膜45を堆積する。シリコン窒化膜45の膜厚は、2nm以上10nm以下に選ばれる。本実施の形態では、シリコン酸化膜10およびシリコン窒化膜45が、保護膜に相当する。
シリコン窒化膜45の形成後は、第1の実施の形態と同様に、高電圧系nMOSFET70を構成する前述の図4に示すエクステンション層12およびハロー層13形成用のイオン注入と、高電圧系pMOSFET61を構成する前述の図5に示すエクステンション層14およびハロー層15形成用のイオン注入とを行った後、シリコン窒化膜を堆積する。これによって、前述の図6と同様の構造となる。エクステンション層14およびハロー層15形成用のイオン注入後に形成されるシリコン窒化膜は、シリコン酸化膜10の形成後に形成されるシリコン窒化膜45と境界面を形成せずに堆積するので、前述の図6と同様の構造となる。
以上のように本実施の形態では、保護膜を複数の層、具体的にはシリコン酸化膜10およびシリコン窒化膜45の2層で構成する。このように積層された絶縁膜で保護膜を構成して、積層された絶縁膜越しに高電圧系nMOSFET70のエクステンション層12およびハロー層13形成のためのイオン注入、および高電圧系pMOSFET71のエクステンション層14およびハロー層15形成のためのイオン注入を行うことで、エクステンション層12,14およびハロー層13,15形成のためのイオン注入時の洗浄プロセスによる下層のシリコン酸化膜10の削れを防止することができる。したがって、下層のシリコン酸化膜10をエッチバックして形成するオフセットスペーサ幅の変動を抑制することができるので、各MOSFET60,61,70,71の特性のばらつきを抑制することができる。
また本実施の形態では、SiGe選択エピタキシャル成長のときのシリコン窒化膜45の露出が殆ど無いので、エピタキシャル成長の選択性が向上し、集積回路の歩留まりが向上する。
またシリコン窒化膜45は、シリコン酸化膜10に比べて、ウェットエッチングに対する耐性が強いので、本実施の形態のようにシリコン窒化膜45を含んでオフセットスペーサを構成することによって、シリコン酸化膜10のみでオフセットスペーサを構成する場合に比べて、金属ゲート電極7に対する保護を向上させることができる。
<第5の実施の形態>
図28〜図31は、本発明の第5の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図2に示す金属ゲート電極7およびポリシリコンゲート電極8のパターニング後であって、図3に示すシリコン酸化膜10の形成前に、シリコン窒化膜45を形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
図28〜図31は、本発明の第5の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図2に示す金属ゲート電極7およびポリシリコンゲート電極8のパターニング後であって、図3に示すシリコン酸化膜10の形成前に、シリコン窒化膜45を形成する以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
図28は、シリコン酸化膜10の形成が終了した段階の状態を示す断面図である。本実施の形態では、図2に示す金属ゲート電極7およびポリシリコンゲート電極8のパターニング後に、Si基板1の全面にわたって、シリコン窒化膜45を堆積する。シリコン窒化膜45を堆積した後には、図28に示すように、シリコン窒化膜45上に全面にわたって、シリコン酸化膜10を堆積する。
図29は、低電圧系pMOSFET領域RLpにおけるサイドウォール47の形成が終了した段階の状態を示す断面図である。シリコン酸化膜10の形成後は、第1の実施の形態と同様に、高電圧系nMOSFET70を構成する前述の図4に示したエクステンション層12およびハロー層13形成用のイオン注入と、高電圧系pMOSFET61を構成する前述の図5に示したエクステンション層14およびハロー層15形成用のイオン注入とを行った後、シリコン窒化膜46を堆積する。
シリコン窒化膜46の形成後は、シリコン窒化膜46上に、全面にわたってフォトレジスト層11kを形成する。続いて、低電圧系pMOSFET領域RLpのフォトレジスト層11kを開口して、低電圧系pMOSFET領域RLpに形成されたシリコン酸化膜10とシリコン窒化膜46とを異方性エッチングによってエッチバックする。これによって、金属ゲート電極7およびポリシリコンゲート電極8の側面、より詳細には、低電圧側界面酸化膜5、高誘電体ゲート絶縁膜6、金属ゲート電極7、ポリシリコンゲート電極8およびハードマスク窒化膜9の側面に、シリコン窒化膜45を介して形成されたシリコン酸化膜10の表面に、シリコン窒化膜46からなるサイドウォール47を形成する。このようにして、金属ゲート電極7およびポリシリコンゲート電極8の側面に、シリコン窒化膜45およびシリコン酸化膜10を介して、第2のサイドウォールに相当するサイドウォール47を形成する。
図30は、不純物活性化アニールが終了した段階の状態を示す断面図である。サイドウォール47を形成した後は、前述の第1の実施の形態と同様にして、低電圧系pMOSFET領域RLpにSiGe−p型S/D18aを形成し、低電圧系nMOSFET領域RLnおよび高電圧系nMOSFET領域RHnにn型S/D20を形成し、高電圧系pMOSFET領域RHpにp型S/D21を形成する。高電圧系pMOSFET領域RHpにp型S/D21を形成した後は、残存するフォトレジスト層を除去し、不純物活性化アニールを行う。
図31は、オフセットスペーサ50の形成が終了した段階の状態を示す断面図である。不純物活性化アニールの終了後は、第1の実施の形態と同様にして、ハードマスク窒化膜9およびサイドウォール17を除去し、金属ゲート電極7およびポリシリコンゲート電極8の側面に残存するシリコン窒化膜45およびシリコン酸化膜10を異方性エッチングによってエッチバックする。これによって、金属ゲート電極7およびポリシリコンゲート電極8の側面、より詳細には、低電圧側界面酸化膜5、高電圧側界面酸化膜5a、高誘電体ゲート絶縁膜6、金属ゲート電極7およびポリシリコンゲート電極8の側面に、シリコン窒化膜45およびシリコン酸化膜10からなるオフセットスペーサ50が形成される。
以上のように本実施の形態では、前述の第4の実施の形態と同様に、保護膜を複数の層、具体的にはシリコン酸化膜10およびシリコン窒化膜45の2層で構成する。このように積層された絶縁膜で保護膜を構成して、積層された絶縁膜越しに高電圧系nMOSFET70のエクステンション層12およびハロー層13形成のためのイオン注入、および高電圧系pMOSFET71のエクステンション層14およびハロー層15形成のためのイオン注入を行うことで、エクステンション層12,14およびハロー層13,15形成のためのイオン注入時の洗浄プロセスによる下層のシリコン窒化膜45の削れを防止することができる。したがって、下層のシリコン窒化膜45をエッチバックして形成するオフセットスペーサ幅の変動を抑制することができるので、各MOSFET60,61,70,71の特性のばらつきを抑制することができる。
また本実施の形態では、SiGe選択エピタキシャル成長のときのシリコン窒化膜45の露出が殆ど無いので、エピタキシャル成長の選択性が向上し、集積回路の歩留まりが向上する。
またシリコン窒化膜45は、シリコン酸化膜10に比べて、ウェットエッチングに対する耐性が強いので、本実施の形態のようにシリコン窒化膜45を含んでオフセットスペーサを構成することによって、シリコン酸化膜10のみでオフセットスペーサを構成する場合に比べて、金属ゲート電極7に対する保護を向上させることができる。
以上の第4および第5の実施の形態では、保護膜をシリコン酸化膜10およびシリコン窒化膜45の2層で構成しているが、これに限定されず、3層以上の層で保護膜を構成してもよい。また前述の第1の実施の形態における保護膜であるシリコン酸化膜10の代わりに、シリコン窒化膜を単層で用いてもよい。
<第6の実施の形態>
図32は、本発明の第6の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図13に示す不純物活性化アニールの終了後に、低電圧系nMOSFET領域RLnおよび低電圧系pMOSFET領域RLpのみ、ハードマスク窒化膜9およびサイドウォール17を除去し、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpのハードマスク窒化膜9およびサイドウォール17を除去せずに残存させる以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
図32は、本発明の第6の実施の形態である半導体装置の製造方法における製造工程の状態を示す断面図である。本実施の形態の半導体装置の製造方法は、図13に示す不純物活性化アニールの終了後に、低電圧系nMOSFET領域RLnおよび低電圧系pMOSFET領域RLpのみ、ハードマスク窒化膜9およびサイドウォール17を除去し、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpのハードマスク窒化膜9およびサイドウォール17を除去せずに残存させる以外は、前述の第1の実施の形態の半導体装置の製造方法と同様である。
具体的に述べると、図13に示す不純物活性化アニールの終了後に、Si基板1の全面にわたってレジスト層を形成し、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpに形成されたフォトレジスト層が残存するように、低電圧系nMOSFET領域RLnおよび低電圧系pMOSFET領域RLpに形成されたフォトレジスト層を開口する。続いて、第1の実施の形態と同様に希釈リン酸液などの除去液を用いて、露出する低電圧系nMOSFET領域RLnおよび低電圧系pMOSFET領域RLpに形成されたハードマスク窒化膜9およびサイドウォール17を除去する。その後は、前述の図15に示すオフセットスペーサ10aの形成工程から図21に示す金属シリサイド35の形成工程までの工程を、第1の実施の形態と同様にして順次行う。
図32は、金属シリサイド26の形成が終了した段階の状態を示す断面図である。本実施の形態では、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpでは、ハードマスク窒化膜9およびサイドウォール17が残存する状態で、前述の図19に示すシリコン酸化膜30およびシリコン窒化膜31の形成が行われる。シリコン窒化膜31の堆積後は、第1の実施の形態と同様にして、シリコン酸化膜32とシリコン窒化膜31とを異方性エッチングによってエッチバックして、第2のサイドウォールに相当するサイドウォール33を形成する。このエッチバックのときに、ハードマスク窒化膜9が除去され、ポリシリコンゲート電極8が露出する。その後は、第1の実施の形態と同様にして、Si基板1の全面にわたってコバルト(Co)、ニッケル(Ni)および白金(Pt)などの金属を堆積してアニールし、図32に示すように金属シリサイド35を形成する。アニール後には、未反応の金属を除去する。
このようにし金属シリサイド35を形成することによって、低電圧系nMOSFET領域RLnに低電圧系nMOSFET60が形成され、低電圧系pMOSFET領域RLpに低電圧系pMOSFET61が形成され、低電圧系nMOSFET60および低電圧系pMOSFET61を備える低電圧系CMOSFET62が形成される。また高電圧系nMOSFET領域RHnに高電圧系nMOSFET80が形成され、高電圧系pMOSFET領域RHpに高電圧系pMOSFET81が形成され、高電圧系nMOSFET80および高電圧系pMOSFET81を備える高電圧系CMOSFET82が形成される。
以上のように本実施の形態において、高電圧系nMOSFET領域RHnおよび高電圧系pMOSFET領域RHpでは、サイドウォール17が残存する状態で、第2のサイドウォールに相当するサイドウォール33となるシリコン窒化膜31が形成されるので、図32に示すように、2つのサイドウォール17,33が形成される。つまり、高電圧系nMOSFET80および高電圧系pMOSFET81では、サイドウォールが2層になっている。
高電圧系nMOSFET80および高電圧系pMOSFET81では、印加される電圧が高いので、リーク電流が発生しやすいが、本実施の形態のようにサイドウォールを2層にすることによって、リーク電流を減少させることができる。
前述の各実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえば、前述の実施の形態では、低電圧系pMOSFET領域RLp、または低電圧系pMOSFET領域RLpおよび高電圧系pMOSFET領域RHpにリセス領域18,41を形成して、エピタキシャル成長によるSiGe−p型S/D18aを形成する。エピタキシャル成長によるSiGe−p型S/D18aは、これに限定されず、低電圧系nMOSFET領域RLn、または低電圧系nMOSFET領域RLnおよび高電圧系nMOSFET領域RHnに形成してもよい。
このようにnチャネルのMOSFETを構成するソース/ドレインを形成する場合、SiGe−p型S/D18aは、ゲルマニウムに代えて、カーボンを用いて、炭化ケイ素、すなわちシリコンカーバイトをエピタキシャル成長させることによって形成される。前述の実施の形態のようにpチャネルのMOSFETを構成するソース/ドレインを形成する場合には、ソース/ドレインは、シリコンゲルマニウム(SiGe)とシリコン(Si)とをエピタキシャル成長させることによって形成される。
1 シリコン基板、2 分離酸化膜、3 p型ウェル、4 n型ウェル、5 低電圧側界面酸化膜、5a 高電圧側界面酸化膜、6 高誘電体ゲート絶縁膜、7 金属ゲート電極、8 ポリシリコンゲート電極、9 ハードマスク窒化膜、10,30,32 シリコン酸化膜、10a,50 オフセットスペーサ、12,14,25,27 エクステンション層、13,15,26,28 ハロー層、16,31,36,45,46 シリコン窒化膜、17,33,47 サイドウォール、18,41 リセス領域、18a SiGe−p型S/D、20 n型S/D、21 p型S/D、35 金属シリサイド、37 層間シリコン酸化膜、38 コンタクトホール、42 p型不純物拡散領域、60 低電圧系nMOSFET、61 低電圧系pMOSFET、62 低電圧系CMOSFET、70,80 高電圧系nMOSFET、71,81 高電圧系pMOSFET、72,82 高電圧系CMOSFET。
Claims (2)
- 半導体基板の一方の表面にトランジスタが形成される半導体装置の製造方法であって、
前記半導体基板の一方の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に、ゲート電極を保護する保護膜を形成する工程と、
前記保護膜を介して、前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第1のサイドウォールの下方の部分の側方に、ソース・ドレイン領域を形成する工程と、
前記第1のサイドウォールを除去して、前記保護膜を露出させる工程と、
前記半導体基板のうちで前記ゲート電極および前記保護膜の下方の部分の側方に、エクステンション層を形成する工程と、
前記エクステンション層および前記ソース・ドレイン領域の一部分を覆うように、前記ゲート電極の側面に、前記保護膜を介して、第2のサイドウォールを形成する工程と、
前記半導体基板のうちで前記ゲート電極、前記保護膜および前記第2のサイドウォールの下方の部分の側方であって、前記ソース・ドレイン領域の一部分に、電極部を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記保護膜は、前記ゲート電極の側面に順次形成される複数の層で構成されることを特徴とする請求項1に記載の半導体装置の製造方法。
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