DE102014203801B4 - HK/MG-Prozessflüsse für p-Typ Halbleitervorrichtungen - Google Patents

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Abstract

Verfahren zum Bilden einer Halbleitervorrichtungsstruktur mit einer ersten PMOS-Vorrichtung (300A) von einem SHVT-Typ und einer zweiten PMOS-Vorrichtung (300B) von einem RVT-Typ oder einem LVT-Typ, umfassend:
Bereitstellen eines ersten PMOS-Aktivgebiets (202A) zur Bildung der ersten PMOS-Vorrichtung (330A) und eines zweiten PMOS-Aktivgebiets (202B) zur Bildung der zweiten PMOS-Vorrichtung (330B) in einem Halbleitersubstrat (202);
Bilden einer ersten Maskenstruktur MP1 über dem ersten PMOS-Aktivgebiet (202A);
Bilden einer Siliziumgermaniumschicht (208) über dem zweiten PMOS-Aktivgebiet (202B) gemäß der ersten Maskenstruktur (MP1);
Entfernen der ersten Maskenstruktur (MP1); und nachfolgend
Bilden von Gateelektrodenstrukturen (310A, 310B) über den ersten und zweiten PMOS-Aktivgebieten (302A, 302B), wobei das erste PMOS-Aktivgebiet (302A) keine Siliziumgermaniumschicht aufweist;
Bilden einer zweiten Maskenstruktur (MP2) über dem ersten PMOS-Aktivgebiet (302A) nach dem Bilden der Gateelektrodenstrukturen (310A, 310B);
Durchführen eines ersten Implantationsprozesses (IMP2) mit einer ersten Halo-Implantationsdosis zum Bilden von Halo-Gebieten (320) in dem zweiten PMOS-Aktivgebiet (302B);
Entfernen der zweiten Maskenstruktur (MP2);
Bilden einer dritten Maskenstruktur (MP3) über dem zweiten PMOS-Aktivgebiet (402B); und
Durchführen eines zweiten Implantationsprozesses (IMP3) mit einer zweiten Halo-Implantationsdosis zum Bilden von leicht dotierten Halo-Gebieten (430) in dem ersten PMOS-Aktivgebiet (402A), wobei die zweite Halo-Implantationsdosis kleiner ist als die erste Halo-Implantationsdosis,
wobei von dem ersten PMOS-Aktivgebiet (202A) und dem zweiten PMOS-Aktivgebiet (202B) nur über dem zweiten PMOS-Aktivgebiet (202B) eine Siliziumgermaniumschicht gebildet ist.

Description

  • Die vorliegende Erfindung betrifft HK/MG-Prozessflüsse für p-Typ Halbleitervorrichtungen. Die vorliegende Erfindung betrifft insbesondere HK/MG-Prozessflüsse, die Siliziumgermanium verwenden, um die Austrittsarbeit für verschiedene Arten von PMOS-Vorrichtungen einzustellen.
  • Der Großteil gegenwärtiger integrierter Schaltungen (ICs) wird unter Verwendung von einer Mehrzahl verbundener Feldeffekttransistoren (FETs) gebildet, die auch als Metalloxid-Halbleiterfeldeffekt-Transistoren (MOSFETs) oder einfach als MOS-Transistoren bezeichnet werden. Moderne integrierte Schaltungen werden typischerweise durch Millionen von MOS-Transistoren gebildet, die auf einem Chip mit gegebener Oberfläche auszubilden sind.
  • In MOS-Transistoren wird ein Stromfluss durch einen Kanal, der zwischen Source und Drain eines MOS-Transistors gebildet ist, mittels eines Gates gesteuert, das typischerweise über dem Kanal angeordnet ist, unabhängig davon, ob ein PMOS-Transistor oder ein NMOS-Transistor betrachtet wird. Zur Steuerung eines MOS-Transistors wird an die Gateelektrode des Gates eine Spannung angelegt. Wenn die angelegte Spannung größer als eine Schwellspannung ist, wird ein Stromfluss durch den Kanal hervorgerufen. Die Schwellspannung stellt daher die Schaltcharakteristik eines MOS-Transistors dar. Das Leistungsvermögen eines MOS-Transistors hängt demzufolge stark davon ab, wie genau die Schwellspannung ausgebildet wird. Ein Einstellen der Schwellspannung auf einen bestimmten Wert bei der Herstellung eines Transistors stellt eine äußerst komplexe Aufgabe dar, da die Schwellspannung auf nichttriviale Weise von verschiedenen Eigenschaften eines Transistors abhängt, wie z.B. von der Größe, Material usw. Es ist leicht zu sehen, dass es während des Herstellungsprozesses notwendig ist, die Schwellspannung einzustellen und abzustimmen, um die Schwellspannung abhängig von der gewünschten Anwendung auf ein bestimmtes Schwellenniveau festzulegen. Es sollte jedoch jede Prozesssequenz, die in der Herstellung eines MOS-Transistors eingesetzt wird, vermeiden, in der Schwellspannung unerwünschte Änderungen hervorzurufen.
  • Moderne Technologien, die kompaktere und funktionalere Elektronikvorrichtungen bereitstellen, erfordern im Allgemeinen Halbleitervorrichtungen mit exakt eingestellten Schwellspannungen auf unterschiedlichen Schwellspannungsniveaus. Demzufolge kommen Vorrichtungen mit unterschiedlichen Vorrichtungstypen, die auch als „Vorrichtungsflavours“ bezeichnet werden, in Betracht, wie z.B. Vorrichtungen mit niedriger Schwellspannung („low threshold voltage devices“ oder LVT-Vorrichtungen), Vorrichtungen mit regulärer Schwellspannung („regulär threshold voltage devices“ oder RVT-Vorrichtungen), Vorrichtungen mit hoher Schwellspannung („high threshold voltage devices“ oder HVT-Vorrichtungen) und Vorrichtungen mit sehr hoher Schwellspannung („super high threshold voltage devices“ oder SHVT-Vorrichtungen). Hierbei ist das Niveau der Schwellspannung von HVT-Vorrichtungen größer als die Schwellspannung von RVT-Vorrichtungen, etwa um ca. 80 mV. SHVT-Vorrichtungen zeigen sogar einen Unterschied in der Schwellspannung relativ zu RVT-Vorrichtungen, der im Bereich von 140 bis 160 mV liegt. Herkömmlicherweise können komplexe IC-Strukturen eine große Anzahl von LVT-Vorrichtungen, RVT-Vorrichtungen, HVT-Vorrichtungen und SHVT-Vorrichtungen umfassen, wohingegen die Schwellspannung eines Vorrichtungstyps keine unerwünschten Variationen aufweisen soll. Folglich werden Anstrengungen darauf gerichtet, Unterschiede in der Schwellspannung einzustellen, anzupassen oder sogar zu kompensieren und bei der Herstellung unerwünschte Variationen zu minimieren.
  • Einige Maßnahmen zur Anpassung der Schwellspannung umfassen Implantationsprozesse, die für jeden Halbleitervorrichtungstyp individuell angepasst werden, um die erforderliche Schwellspannung auf einen gewünschten Wert einzustellen. Beispielsweise können in der Herstellung von modernen Halbleitervorrichtungen, wie z.B. von MOS-Transistoren mit kurzen Kanälen (z.B. weniger als 50 nm Kanallänge), herkömmlicherweise Halo-Implantationsprozesse durchgeführt werden, um die Schwellspannung einzustellen. Hierbei umgeben die entsprechend gebildeten Halo-Gebiete die Source- und Drainerweiterungsgebiete in Richtung des Kanals für jeden Transistor. Grundsätzlich sind Halo-Gebiete mit Dotierstoffen dotierte Gebiete, deren Dotierstoffe von einem ähnlichen Leitfähigkeitstyp sind, wie die Dotierstoffe, die zur Dotierung des umgebenden aktiven Gebiets verwendet wurden, so dass folglich Halo-Gebiete hinsichtlich der Dotierung von Source- und Drain gegendotierte Gebiete darstellen. Die Dotierstoffkonzentration in Halo-Gebieten ist jedoch im Vergleich zum umgebenden aktiven Gebiet größer. Gegenwärtig stellen Halo-Gebiete herkömmliche Maßnahmen dar, die zur Reduzierung sogenannter Kurzkanaleffekte eingesetzt werden, die bei kleinen Gatelängenskalen und kurzen Kanallängenskalen auftreten. Es ist ersichtlich, dass bei Vorrichtungen mit unterschiedlichen Vorrichtungstypen oder Vorrichtungsflavours, die möglicherweise in unterschiedlichen Gebieten über einem einzelnen Halbleiterwafer verteilt sind, ein individuelles Einstellen der Schwellspannung in jedem Gebiet notwendig ist, um unerwünschte Variationen zu minimieren. Das Ergebnis ist ein komplexer Prozessfluss, der das Risiko des Einbringens von inakzeptabel hohen Variationen der Schwellspannung entlang des Wafers aufgrund der eingebauten neuen Prozesse birgt, wie aus der nachstehenden Diskussion erkennbar ist.
  • Die Schwellspannung hängt, wie vorangehend bemerkt wurde, von einer Vielzahl unterschiedlicher Faktoren ab, wobei die Austrittsarbeit eines Transistors eine wichtige Eigenschaft darstellt. In PMOS-Vorrichtungen umfasst das Einstellen der Austrittsarbeit beispielsweise ein Bilden eines dünnen Kanals aus Siliziumgermaniummaterial über dem Kanalgebiet eines Transistors. Der Kanal aus Siliziumgermaniummaterial, der häufig auch als Siliziumgermaniumkanal (cSiGe) bezeichnet wird, ist herkömmlicherweise zwischen dem Kanalgebiet, das in dem Halbleitersubstrat angeordnet ist, und der über dem Halbleitersubstrat gebildeten Gateelektrode angeordnet. Typischerweise weist cSiGe eine Dicke in einem Bereich von ca. 8 bis 10 nm auf. Es ist zu bemerken, dass die Dicke von cSiGe einen bedeutenden Einfluss auf die Schwellspannung entsprechender PMOS-Transistoren aufweist und jede Variation des cSiGe eine Variation in der Schwellspannung hervorruft.
  • Es ist folglich ersichtlich, dass eine Steuerung der Schwellspannung eines MOS-Transistors eine komplizierte Aufgabe ist, die sich weiter verkompliziert, wenn verschiedene Arten von MOS-Transistorvorrichtungen mit unterschiedlichen Niveaus der Schwellspannung vorliegen.
  • Eine weitere Verkomplizierung tritt auf, wenn Folgendes in Betracht gezogen wird: Jede Vorrichtung wird gemäß herkömmlicher Prozessflüsse unterschiedlichen Implantationssequenzen ausgesetzt, wie z.B. Halo-Implantationsprozesse, wie vorangehend beschrieben ist. Es wird nun jedoch jeder Vorrichtungstyp einem eigenen Implantationsprozess ausgesetzt, um die Schwellspannung für jeden einzelnen Vorrichtungstyp geeignet einzustellen, so dass verschiedene individuelle Niveaus der Schwellspannung in Abhängigkeit von dem erforderlichen Flavour oder Typ gebildet werden. D.h., dass eine Vielzahl von unterschiedlichen Implantationsprozessen erforderlich ist, wobei jeder Implantationsprozess seine eigene Maskenstruktur umfasst, um die entsprechenden Vorrichtungsbereiche entsprechend zu dotieren und dadurch die Schwellspannung auf ein bestimmtes gewünschtes Niveau einzustellen. Da unterschiedliche Implantationsdosen zum Kompensieren von unerwünschten Unterschieden in der Schwellspannung erforderlich sind, werden herkömmlicherweise abhängig vom Vorrichtungstyp im Fall von HVT- und SHVT-Vorrichtungen erhöhte Halo-Implantationsdosen verwendet. Auf der anderen Seite tritt bei hohen Implantationsdosen das Problem auf, dass sich das Leistungsvermögen verschlechtert, was insbesondere bei fortgeschrittenen Halbleitervorrichtungen inakzeptabel ist. Eine erhöhte Anzahl von Implantationssequenzen umfasst beispielsweise eine erhöhte Anzahl von zusätzlichen Maskierungs- und Entfernungssequenzen, die weiterhin die Gefahr mit sich bringen, dass sich die Schwellspannung unkontrolliert ändert.
  • Die oben beschriebene Problematik wird mit Bezug auf 1 dargestellt, die schematisch illustriert, wie sich das Leistungsvermögen von Halbleitervorrichtungen vom HVT- und SHVT-Typ relativ zu RVT- und LVT-Vorrichtungen verschlechtert. Ein Grund hierfür wird in den extrem hohen Halo-Implantationsdosen für HVT- und SHVT-Vorrichtungen im Vergleich zu RVT- und LVT-Vorrichtungen gesehen. Ferner zeigen Maskenstrukturen, die einer hohen Implantationsdosis ausgesetzt sind, einen größeren Widerstand gegenüber Maskenentfernungsprozessen, als Maskenstrukturen, die Implantationsprozessen mit moderaten oder niedrigen Implantationsdosen ausgesetzt sind. D.h., dass die Entfernung von entsprechend ausgesetzten Maskenstrukturen Reste von Masken hinterlassen können und folglich nachfolgende Verarbeitungen beeinträchtigt werden oder gebildete Strukturen beschädigt werden können. Die grafische Darstellung in 1 stellt eine Beziehung zwischen dem Drain-Strom im eingeschalteten Zustand der Vorrichtung (IDs entlang der Ordinate aufgetragen) und dem Drain-Strom im ausgeschalteten Zustand der Vorrichtung (IOFF entlang der Abszisse aufgetragen) dar, was häufig auch als Universalkurve bezeichnet wird. Die in 1 dargestellte grafische Beziehung wurde durch die Erfinder aufgenommen. Hierin sind Messpunkte durch Dreiecke bezeichnet.
  • In 1 stellt ein Bereich, der mit dem Bezugszeichen SHVT bezeichnet ist, einen Bereich mit Messpunkten dar, der durch Messungen an Probenvorrichtungen vom SHVT-Typ erhalten wurde. Ein mit dem Bezugszeichen HVT bezeichneter Bereich in 1 betrifft Messungen, die mit Probenvorrichtungen vom HVT-Typ erhalten wurden. Ein mit dem Bezugszeichen RVT bezeichneter Bereich in 1 stellt Messpunkte dar, die durch Messungen erhalten wurden, welche mit Probenvorrichtungen vom RVT-Typ durchgeführt wurden. Ein mit dem Bezugszeichen LVT in 1 bezeichneter Bereich betrifft Messungen, die mit Probenvorrichtungen vom LVT-Typ durchgeführt wurden. Wie in 1 dargestellt, nimmt der Drain-Strom im eingeschalteten Zustand ab, wie aus den Bereichen LVT, RVT, HVT und SHVT ersichtlich ist. Insbesondere zeigen die Bereiche SHVT und HVT einen niedrigeren Drain-Strom im eingeschalteten Zustand, wie die Bereiche RVT und LVT.
  • Dokument JP 2011-253 931 A zeigt eine Halbleitervorrichtung, umfassend ein Halbleitersubstrat, einen ersten aktiven Bereich auf einem Bereich in einem ersten Tr-Bereich des Substrats, einen zweiten aktiven Bereich auf einem Bereich in einem zweiten Tr-Bereich des Substrats, einen MISFET vom P-Typ, der auf dem ersten aktiven Bereich gebildet wird, und einen zweiten MISFET vom P-Typ, der auf dem zweiten aktiven Bereich gebildet wird. Der erste MISFET vom P-Typ umfasst eine erste Halbleiterschicht, die aus einem Halbleiter gebildet ist, der Germanium enthält, und eine zweite Halbleiterschicht, die aus Silizium gebildet ist.
  • Dokument US 2012/0 153 401 A1 zeigt eine Halbleiterlegierung, die zur Einstellung der Schwellwertspannung auf einem ersten Halbleitergebiet gebildet wird, während ein zweites Halbleitergebiet maskiert ist. Weiterhin wird eine erste Gateelektrodenstruktur eines ersten Transistors über dem ersten Halbleitergebiet gebildet. Auf dem zweiten Halbleitergebiet wird eine zweite Gateelektrodenstruktur eines zweiten Transistors gebildet, wobei die erste und die zweite Gateelektrodenstruktur ein dielektrisches Material mit großem ε enthalten. In dem ersten Halbleitergebiet werden erste Source- und Draingebiete gebildet. In dem zweiten Halbleitergebiet werden zweite Source- und Draingebiete gebildet, wobei die ersten und zweiten Source- und Draingebiete vom gleichen Leitfähigkeitstyp sind.
  • Gemäß Dokument JP 2009-283 586 A werden nacheinander Grenzflächenoxidfilme, ein Gateisolationsfilm, eine Metallgateelektrode und eine Polysiliziumgateelektrode Es wird eine Halbleiterstruktur bereitgestellt, welche eine p-Kanal-Feldeffekttransistor(pFET)-Einheit umfasst, die auf einer Fläche eines Siliciumgermanium(SiGe)-Kanals angeordnet ist, in welcher der Übergang der Source-Zone und der Drain-Zone abrupt ist. Der Begriff „abrupt“ wird in der gesamten Offenbarung verwendet, um ein Übergangsprofil zu bezeichnen, in welchem die Dotierstoffkonzentration in dem Siliciumsubstrat kleiner oder gleich der Dotierstoffkonzentration in dem SiGe-Halbleiterkanal an der Fläche ist. Die abrupten Source/Drain-Übergänge sorgen wiederum für eine verbesserte Steuerung von Kurzkanaleffekten.
  • Aus Dokument US 2012/0 091 506 A1 sind abrupte Source/Drain-Übergänge für pFET-Einheiten bekannt, die durch Bilden einer N- oder C-dotierten Si-Schicht direkt unterhalb einer SiGe-Kanal-Schicht bereitgestellt werden, welche sich über einem Siliziumsubstrat befindet. Somit wird eine Struktur bereitgestellt, in welcher die N- oder C-dotierten Siliziumschicht (zwischen der SiGe-Kanal-Schicht und dem Siliziumsubstrat angeordnet) ungefähr dieselbe Diffusionsgeschwindigkeit für einen Dotierstoff des p-Typs wie die darüber liegende SiGe-Kanal-Schicht aufweist. Da die N- oder C-dotierte Siliziumschicht und die darüber liegende SiGe-Kanal-Schicht im Wesentlichen dasselbe Diffusionsvermögen für einen Dotierstoff vom p-Typ aufweisen und da die N- oder C-dotierte Siliziumschicht die Diffusion des Dotierstoffs vom p-Typ in das darunter liegende Siliziumsubstrat verzögert, können abrupte Source/Drain-Übergänge gebildet werden.
  • Aus Dokument US 2008/0 054 356 A1 ist bekannt, einen Niedrigkonzentrations-LDD-Bereich und einen Hochkonzentrations-LDD-Bereich, die extrem flach sind, unter einer Seitenwand zu bilden, die über einer Seitenwand einer Gateelektrode gebildet ist. Diese LDD-Bereiche werden, abgesehen von einem Bereich unter der Gateelektrode, gebildet. Weiterhin wird ein Source/Drain-Bereich außerhalb dieser LDD-Bereiche gebildet.
  • Angesichts der obigen Ausführungsformen ist es wünschenswert, verbesserte HK/MG-Prozessflüsse für PMOS-Halbleitervorrichtungsstrukturen und PMOS-Vorrichtungsstrukturen bereitzustellen, so dass wenigstens einige der vorangehend genannten nachteiligen Effekte reduziert werden, wenn nicht sogar gänzlich vermieden.
  • Die vorangehenden Probleme und Aufgaben werden gelöst durch ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur gemäß Anspruch 1, ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur gemäß Anspruch 6 und einer Halbleitervorrichtungsstruktur gemäß Anspruch 7. Weitere vorteilhafte Ausgestaltungen hierin sind durch die entsprechenden abhängigen Ansprüche 2 bis 5 und 8 definiert.
  • Die vorliegende Erfindung stellt in verschiedenen Aspekten ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur und einer Halbleitervorrichtungsstruktur bereit, die die oben ausgeführten Nachteile minimieren, wenn nicht sogar ausräumen.
  • Die Erfindung wird mit Bezug auf die folgende Beschreibung zusammen mit den Figuren näher erläutert, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und:
    • 1 schematisch eine Beziehung grafisch darstellt, die eine Universalkurve für Probenvorrichtungen vom HVT-, SHVT-, LVT- und RVT-Typ darstellen, die durch die Erfinder erhalten wurde;
    • 2a bis 2e schematisch in Querschnittsansichten ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur in einer frühen Phase während der Herstellung gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung darstellen;
    • 3a, 3b schematisch in Querschnittsansichten ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur bei fortgeschritteneren Phasen während der Herstellung gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung darstellen;
    • 4 schematisch in einer Querschnittsansicht einer Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Herstellung gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung darstellt;
    • 5a bis 5c schematisch in einer Querschnittsansichten unterschiedlicher Typen von Halbleitervorrichtungen gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung darstellen; und
    • 6 schematisch Ergebnisse von Messungen darstellt, die von den Erfindern durchgeführt wurden.
  • Die vorliegende Erfindung betrifft Verfahren zum Bilden einer Halbleitervorrichtungsstruktur und einer Halbleitervorrichtungsstruktur. Halbleitervorrichtungsstrukturen können eine Vielzahl von Halbleitervorrichtungen umfassen, die auf oder in einen Chip integriert sind, wie z.B. eine Vielzahl von Metalloxidhalbleitervorrichtungen (MOS-Vorrichtungen). Halbleitervorrichtungen werden nachfolgend als MOS-Vorrichtungen bezeichnet, auch wenn kein Metall umfassendes Gatematerial und/oder kein Oxid aufweisendes Gatedielektrikumsmaterial verwendet wird. Der Ausdruck „MOS-Vorrichtung“ stellt daher keine Beschränkung der vorliegenden Erfindung dar und ist insbesondere nicht auf Oxid umfassende Gatedielektrika und/oder Metall umfassende Gatematerialien beschränkt.
  • Wie in der folgenden detaillierten Beschreibung von einigen anschaulichen Ausführungsformen der vorliegenden Erfindung dargestellt ist, können Halbleitervorrichtungen durch MOS-Vorrichtungen bereitgestellt werden, die durch Einsatz fortschrittlicher Technologien hergestellt werden. Halbleitervorrichtungsstrukturen, die in der vorliegenden Beschreibung dargestellt sind, können z.B. durch Technologien hergestellt werden, die Technologieknoten von weniger als 100 nm, beispielsweise weniger als 50 nm oder sogar weniger als 35 nm, umfassen. Es wird angemerkt, dass die vorliegende Erfindung Halbleitervorrichtungsstrukturen mit Halbleitervorrichtungen in Betracht zieht, die minimale Längendimensionen und/oder minimale Breitendimensionen von weniger als 100 nm, beispielsweise weniger als 50 nm oder sogar weniger als 35 nm, aufweisen.
  • Es wird angemerkt, dass Halbleitervorrichtungen als P-Kanal-MOS-Vorrichtungen oder PMOS-Vorrichtungen oder als N-Kanal-Vorrichtungen oder NMOS-Vorrichtungen hergestellt werden können und beide mit oder ohne die Beweglichkeit vergrößernde Verspannungsmerkmale oder spannungsinduzierende Merkmale hergestellt werden können. Insbesondere können im Fall von PMOS-Vorrichtungen p-dotierte Source/Drain-Bereiche in einem neutralen oder leicht n-dotierten Halbleitersubstrat oder in einer N-Wanne gebildet werden, wobei die N-Wanne einen Bereich eines Halbleitersubstrats darstellen kann, in welchem ein leitfähiger Kanal im leitfähigen Zustand oder eingeschaltetem Zustand der Vorrichtung hervorgerufen wird.
  • Verschiedene Schritte in der Herstellung von Halbleitervorrichtungen sind bekannt und um einer knappen Darstellung Willen werden viele herkömmliche Schritte lediglich kurz genannt oder vollständig ausgelassen, ohne bekannte Prozessdetails bereitzustellen.
  • In einigen Aspekten der vorliegenden Erfindung umfasst eine Halbleitervorrichtungsstruktur ein erstes PMOS-Aktivgebiet für einen PMOS vom SHVT-Typ und ein zweites PMOS-Aktivgebiet für einen PMOS vom RVT- oder LVT-Typ, die in einem Halbleitersubstrat bereitgestellt sind. Die Halbleitervorrichtungsstruktur wird durch Bilden einer ersten Maskenstruktur über dem ersten PMOS-Aktivgebiet gebildet. In Entsprechung mit der ersten Maskenstruktur wird eine Siliziumgermaniumschicht über dem zweiten PMOS-Aktivgebiet gebildet. Nach einem Entfernen der ersten Maskenstruktur über dem ersten PMOS-Aktivgebiet werden über den ersten und zweiten PMOS-Aktivgebieten Gateelektrodenstrukturen gebildet. Weiterhin wird eine zweite Maskenstruktur über dem ersten PMOS-Aktivgebiet gebildet, nachdem die Gateelektrodenstrukturen gebildet wurden. Gemäß der zweiten Maskenstruktur wird ein erster Implantationsprozess mit einer ersten Halo-Implantationsdosis durchgeführt, um in dem zweiten PMOS-Aktivgebiet Halo-Gebiete zu bilden. Folglich werden Halo-Gebiete an gegenüberliegenden Seiten einer Gateelektrodenstruktur bereitgestellt, die über der Siliziumgermaniumschicht auf dem zweiten PMOS-Aktivgebiet gebildet ist. Dementsprechend wird eine Schwellspannung der Gateelektrodenstruktur eingestellt, die über dem zweiten PMOS-Aktivgebiet gebildet ist. Weiterhin wird eine dritte Maskenstruktur über dem zweiten PMOS-Aktivgebiet gebildet. Daraufhin wird ein zweiter Implantationsprozess mit einer zweiten Halo-Dosis durchgeführt, um leicht dotierte Halo-Gebiete in dem ersten PMOS-Aktivgebiet in Entsprechung mit der dritten Maskenstruktur zu bilden. Hierbei ist die zweite Halo-Dosis im wesentlichen geringer als die erste Halo-Dosis. Folglich weisen Halo-Gebiete, die in dem ersten PMOS-Aktivgebiet mittels des zweiten Implantationsprozesses gebildet werden, eine Dotierstoffkonzentration auf, die im wesentlichen geringer ist als die Dotierstoffkonzentration von Halo-Gebieten, die in dem zweiten PMOS-Aktivgebiet gebildet sind.
  • In einigen anschaulichen Ausführungsformen hierin kann die erste Maskenstruktur durch Abscheiden einer Maskenschicht über den ersten und zweiten PMOS-Aktivgebieten und durch Verwendung von Lithografietechniken zur Bildung einer Maskenstruktur gebildet werden, so dass das zweite PMOS-Aktivgebiet freiliegt, während das erste PMOS-Aktivgebiet bedeckt wird. Folglich kann die Siliziumgermaniumschicht auf dem zweiten PMOS-Aktivgebiet abgeschieden werden, ohne auf dem ersten PMOS-Aktivgebiet abgeschieden zu werden.
  • In einigen anschaulichen Ausführungsformen kann das erste PMOS-Aktivgebiet ferner mit Elementen aus der 3. Hauptgruppe dotiert sein, z.B. B, Al, Ga und In. Folglich können ein oder mehrere Implantationsprozesse zum Implantieren von Dotierstoffen in das erste PMOS-Aktivgebiet durchgeführt werden, wobei die Dotierstoffe lediglich durch Elemente der 3. Hauptgruppe gegeben sind. Dementsprechend werden Source/Drain-Bereiche oder Source/Drain-Erweiterungsbereiche zusammen mit Source/Drain-Bereichen in dem ersten PMOS-Aktivgebiet gebildet.
  • In einigen anschaulichen Ausführungsformen können ein oder mehrere Implantationsprozesse zum Implantieren von Dotierstoffen in das erste PMOS-Aktivgebiet durchgeführt werden, wobei die Dotierstoffe im wesentlichen entlang einer Richtung implantiert werden, die zu einer freiliegenden Oberfläche des ersten PMOS-Aktivgebiets normal orientiert ist.
  • In anderen Aspekten der vorliegenden Erfindung wird eine Halbleitervorrichtungsstruktur mit einem Halbleitersubstrat und einem ersten PMOS-Aktivgebiet und einem zweiten PMOS-Aktivgebiet gebildet, wobei davon lediglich das zweite PMOS-Aktivgebiet eine darauf gebildete Siliziumgermaniumschicht aufweist. In anderen Worten, über dem ersten PMOS-Aktivgebiet ist keine Siliziumgermaniumschicht ausgebildet. Eine erste PMOS-Vorrichtung ist vom SHVT-Typ und umfasst eine erste Gateelektrodenstruktur, die auf dem ersten PMOS-Aktivgebiet gebildet ist. Dementsprechend weist die erste PMOS-Vorrichtung keine über dem ersten PMOS-Aktivgebiet gebildete Siliziumgermaniumschicht auf. Eine zweite PMOS-Vorrichtung ist vom RVT- oder LVT-Typ und ist über dem zweiten PMOS-Aktivgebiet gebildet, wobei die zweite PMOS-Vorrichtung eine zweite Gateelektrodenstruktur umfasst, die auf der Siliziumgermaniumschicht gebildet ist. Unter Durchführung eines ersten Implantationsprozesses zum Bilden von Halo-Gebieten in dem zweiten PMOS-Aktivgebiet an gegenüberliegenden Seiten der zweiten Gateelektrodenstruktur wird das erste PMOS-Aktivgebiet mittels einer Maskenstruktur vor dem ersten Implantationsprozess geschützt, so dass Halo-Gebiete nur in dem zweiten PMOS-Aktivgebiet gebildet werden.
  • Weiterhin wird ein zweiter Implantationsprozess zum Bilden von Halo-Gebieten in dem ersten PMOS-Aktivgebiet nach dem ersten Implantationsprozess durchgeführt, wobei der zweite Implantationsprozess eine Implantationsdosis aufweist, die im wesentlichen geringer ist als eine Implantationsdosis des ersten Implantationsprozesses. Auf diese Weise werden in dem ersten PMOS-Aktivgebiet an gegenüberliegenden Seiten der ersten Gateelektrodenstruktur Halo-Gebiete gebildet, wobei eine Dotierstoffkonzentration innerhalb der Halo-Gebiete in dem ersten PMOS-Aktivgebiet geringer ist als eine Dotierstoffkonzentration in den Halo-Gebieten, die in dem zweiten PMOS-Aktivgebiet gebildet sind.
  • In weiteren Aspekten der vorliegenden Erfindung werden Halbleitervorrichtungsstrukturen bereitgestellt, die ein Halbleitersubstrat mit einem ersten PMOS-Aktivgebiet und einem zweiten PMOS-Aktivgebiet umfassen, wobei nur das zweite PMOS-Aktivgebiet davon eine Siliziumgermaniumschicht aufweist, die darauf gebildet ist. In anderen Worten, das erste PMOS-Aktivgebiet weist keine darauf gebildete Siliziumgermaniumschicht auf. Auf und in dem ersten PMOS-Aktivgebiet ist eine erste PMOS-Vorrichtung gebildet, wobei die erste PMOS-Vorrichtung eine erste Gateelektrodenstruktur aufweist. Über dem zweiten PMOS-Aktivgebiet ist eine zweite PMOS-Vorrichtung gebildet, wobei die zweite PMOS-Vorrichtung eine zweite Gateelektrodenstruktur aufweist, die auf der Siliziumgermaniumschicht angeordnet ist.
  • In dem Aspekt weist das erste PMOS-Aktivgebiet erste Halo-Gebiete mit einer ersten Dotierstoffkonzentration auf, wobei die ersten Halo-Gebiete in dem ersten PMOS-Aktivgebiet gebildet sind. Das zweite PMOS-Aktivgebiet weist zweite Halo-Gebiete mit einer zweiten Dotierstoffkonzentration auf, wobei die zweiten Halo-Gebiete in dem zweiten PMOS-Aktivgebiet gebildet sind. Dabei ist die erste Dotierstoffkonzentration geringer als die zweite Dotierstoffkonzentration. Folglich weist die erste PMOS-Vorrichtung Halo-Gebiete auf, die eine Dotierstoffkonzentration aufweisen, welche geringer ist als eine Dotierstoffkonzentration der Halo-Gebiete in der zweiten PMOS-Vorrichtung. In einigen anschaulichen Beispielen hierin kann ein Verhältnis aus der zweiten Dotierstoffkonzentration zu der ersten Dotierstoffkonzentration zwei oder mehr betragen. Dabei ist die erste PMOS-Vorrichtung von einem SHVT-Typ (oder SHVT-Flavour) und die zweite PMOS-Vorrichtung von einem RVT-Typ (oder RVT-Flavour) oder von einem LVT-Typ (oder LVT-Flavour).
  • Einige anschauliche Ausführungsformen von verschiedenen Aspekten der vorliegenden Erfindung werden nun mit Bezug auf die 2 bis 6 in größerem Detail beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht einer Halbleitervorrichtungsstruktur in einer frühen Herstellungsphase, wobei aufgrund einer vereinfachten Darstellung nur zwei Halbleitervorrichtungen 200A und 200B dargestellt sind. Die Halbleitervorrichtungen 200A und 200B können als benachbarte Halbleitervorrichtungen gebildet sein. Dies stellt jedoch keine Beschränkung der vorliegenden Erfindung dar und es wird angemerkt, dass die Halbleitervorrichtungen 200A und 200B als beabstandete Halbleitervorrichtungen gebildet sein können, die durch ein oder mehrere weitere Halbleitervorrichtungen (nicht dargestellt) getrennt sein können, die dazwischen angeordnet sind. Eine von den Halbleitervorrichtungen 200A und 200B kann z.B. an Randbereichen einer integrierten Schaltung gebildet sein, die durch die Halbleitervorrichtungsstruktur zu implementieren ist.
  • In der in 2a dargestellten Herstellungsphase sind die Halbleitervorrichtungen 200A und 200B in und auf einem Halbleitersubstrat 202 gebildet. Das Halbleitersubstrat 202 kann ein Vollsubstrat oder ein sogenanntes SOI-Substrat (Silizium-auf-Isolator-Substrat) sein. Es wird angemerkt, dass die Ausdrücke „Substrat“, „Halbleitersubstrat“ oder „halbleitendes Substrat“ als alle Halbleitermaterialien abdeckend und jede Form solcher Halbleitermaterialien abdeckend anzusehen ist, die im Stand der Technik bekannt sind. In einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann das Halbleitersubstrat durch Silizium, ein Silizium aufweisendes Material bereitgestellt werden.
  • In dem Halbleitersubstrat 202 sind aktive Gebiete 202A und 202B ausgebildet. Das aktive Gebiet 202A wird mit der Halbleitervorrichtung 200A assoziiert, während das aktive Gebiet 202B mit der Halbleitervorrichtung 200B assoziiert wird. In einigen anschaulichen Ausführungsformen können die aktive Gebiete 202A und 202B durch entsprechende Grabenisolationsstrukturen festgelegt sein, die in dem Halbleitersubstrat 202 gebildet sind. In 2a ist beispielsweise eine Grabenisolationsstruktur, die das aktive Gebiet 202A festlegt, mittels eines STI-Bereiches 204A dargestellt, während eine Grabenisolationsstruktur, die das aktive Gebiet 202B festlegt, durch einen STI-Bereich 204B dargestellt wird. Es wird angemerkt, dass lediglich ein Teil der aktiven Gebiete 202A und 202B in 2a aufgrund einer vereinfachten Darstellung dargestellt ist. z.B. können ein oder mehrere zusätzliche STI-Bereiche (nicht dargestellt) zwischen den aktiven Gebieten 202A und 202B gebildet sein, so dass das aktive Gebiet 202A von dem aktiven Gebiet 202B getrennt ist.
  • Der Ausdruck „aktives Gebiet“ ist als einen nicht dotierten Bereich oder einen dotierten Bereich eines Halbleitersubstrats darstellend zu verstehen, in welchem und auf welchem eine Halbleitervorrichtung herzustellen ist. Im Falle einer PMOS-Vorrichtung kann ein aktives Gebiet durch einen n-dotierten Bereich gegeben sein, der in einem Oberflächenbereich eines Halbleitersubstrats ausgebildet ist. z.B. können aktive Gebiete durch eine Vielzahl von Bereiche innerhalb eines Oberflächenbereichs eines Halbleitersubstrats mittels Bilden von Grabenisolationsstrukturen bereitgestellt werden, die die Bereiche abgrenzen. Falls die entsprechend gebildeten Bereiche aufgrund eines nicht dotierten Halbleitersubstrats keine geeignete Leitfähigkeit aufweisen, oder das Halbleitersubstrat eine Vordotierung mit einem Dotierstoff eines entgegengesetzten Leitfähigkeitstyps aufweist, kann eine Dotierung von wenigstens einigen der abgegrenzten Bereiche zu aktiven Gebieten führen, die mit einem gewünschten Leitfähigkeitstyp dotiert sind. Auf diese Art können die aktiven Gebiete von PMOS-Vorrichtungen mit einer N-Typ Dotierstoffkonfiguration vorgesehen werden. Auf diese Weise kann eine Vielzahl von unterschiedlich dotierten aktiven Gebieten durch ein entsprechendes Strukturieren der abgegrenzten Bereiche anhand geeignet strukturierter Maskenstrukturen und durch Einbringen von geeigneten Dotierstoffen in die aktiven Gebiete in Entsprechung zu der Maskenstruktur bereitgestellt werden.
  • Gemäß der obigen Beschreibung können die aktive Gebiete 202A und 202B derart konfiguriert sein, dass die Vorrichtungen 200A und 200B als PMOS-Vorrichtungen hergestellt werden. Folglich können die aktiven Gebiete 202A und 202B als ein erstes PMOS-Aktivgebiet 202A und ein zweites PMOS-Aktivgebiet 202B darstellend angesehen werden, in und auf welchen eine erste PMOS-Vorrichtung 200A und eine zweite PMOS-Vorrichtung 200B zu bilden sind.
  • In einigen anschaulichen Ausführungsformen, wie mit Bezug auf die 2a und 2b beschrieben ist, können die aktiven Gebiete 202A und 202B in dem Halbleitersubstrat 202 gebildet sein, wobei das Halbleitersubstrat 202 entweder nicht dotiert oder leicht p-dotiert ist. In diesem Fall, wie in 2b dargestellt ist, können die aktiven Gebiete 202A und 202B durch Abgrenzen der Bereiche 202A und 202B in dem Halbleitersubstrat 202 durch STI-Bereiche 204A und 204B, wie in 2a dargestellt ist, und nachfolgendes Durchführen eines Implantationsprozesses IMP1 zum Implantieren von N-Typ-Dotierstoffen in die abgegrenzten Bereiche 202A und 202B gebildet werden, so dass in dem Halbleitersubstrat 202 n-dotierte Bereiche gebildet werden, wie durch die gestrichelte Linie 206A für die Halbleitervorrichtung 200A und die gestrichelte Linie 206B für die Halbleitervorrichtung 200B dargestellt ist. Entsprechend dotierte Gebiete 202A und 202B, wie durch die gestrichelten Linien 206A und 206B dargestellt und mittels des Implantationsprozesses IMP1 implantiert sind, bilden folglich aktive Gebiete 202A und 202B.
  • Die anschaulichen Ausführungsformen, die mit Bezug auf die 2a und 2b beschrieben sind, stellen keine Beschränkung der vorliegenden Erfindung dar. Alternativ kann einer der zwei aktiven Gebiete 202A und 202B p-dotiert sein. In wieder anderen alternativen Ausführungsformen kann wenigstens einer der zwei aktiven Gebiete 202A und 202B nicht dotiert sein. Es wird angemerkt, dass kein Implantationsprozess IMP1 erforderlich ist, falls das Substrat 202 eine anfängliche n-Typ-Dotierung aufweist.
  • Anschauliche Ausführungsformen der vorliegenden Erfindung werden weiterhin mit Bezug auf die 2c bis 2e beschrieben. 2c zeigt eine Halbleitervorrichtungsstruktur, die zwei Halbleitervorrichtungen 200A und 200B in weiter fortgeschrittenen Herstellungsphasen während einer Herstellung von Halbleitervorrichtungsstrukturen darstellt. Die Halbleitervorrichtungen 200A und 200B können insbesondere entsprechend den Halbleitervorrichtungen 200A und 200B ausgebildet sein, die mit Bezug auf die 2a und 2b beschrieben sind, jedoch zu späteren Herstellungsphasen vorliegen.
  • Eine Maskenstruktur MP1 ist gemäß der Darstellung in 2c über dem aktiven Gebiet 202A gebildet, während das aktive Gebiet 202B unbedeckt bleibt, so dass das aktive Gebiet 202B nachfolgenden Verarbeitungen ausgesetzt wird. Die Maskenstruktur MP1 kann eine geeignet strukturierte Maske oder Hartmaske sein. Die Maskenstruktur MP1 kann z.B. durch Bilden einer Maskenschicht über den aktiven Gebieten 202A und 202B, wie z.B. durch Abscheiden eines Maskenmaterials über der Halbleitervorrichtungsstruktur, und nachfolgendes Durchführen eines Strukturierungsprozesses gebildet werden, wie z.B. ein Anwenden bekannter LithografieTechniken, um die Maskenstruktur MP1 zu bilden, wie in 2c dargestellt ist.
  • 2d zeigt die Halbleitervorrichtungsstruktur, die die Halbleitervorrichtungen 200A und 200B umfasst, an einer fortgeschritteneren Herstellungsphase. In der dargestellten Herstellungsphase ist eine Siliziumgermaniumschicht 208 z.B. durch selektives Abscheiden von Siliziumgermanium auf die Halbleitervorrichtungsstruktur gemäß der ersten Maskenstruktur MP1 gebildet. Demgemäß ist kein Siliziumgermanium auf dem aktiven Gebiet 202A abgeschieden. Folglich umfasst von den Halbleitervorrichtungen 200A und 200B nur die Halbleitervorrichtung 200B die Siliziumgermaniumschicht 208, die auf dem aktiven Gebiet 202B gebildet ist.
  • 2e zeigt die Halbleitervorrichtungsstruktur gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung bei einer weiter fortgeschrittenen Herstellungsphase. Hierin wurde ein Prozess zum Entfernen der ersten Maskenstruktur MP1 durchgeführt, so dass die Halbleitervorrichtung 200A, wie in 2e dargestellt, das aktive Gebiet 202A umfasst, welches in der dargestellten Herstellungsphase für die weitere Verarbeitung freigelegt ist. Die Halbleitervorrichtung 200B umfasst die Siliziumgermaniumschicht 208, die auf dem aktiven Gebiet 202B gebildet ist.
  • Einige anschauliche Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die 3a und 3b beschrieben. 3a stellt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Herstellungsphase gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung dar. Die Halbleitervorrichtungsstruktur umfasst eine Halbleitervorrichtung 300A und eine Halbleitervorrichtung 300B, wobei die Halbleitervorrichtung 300A in und auf einem aktiven Gebiet 302A gebildet ist, das durch STI-Bereiche 304A festgelegt ist. Die Halbleitervorrichtung 300B ist in und auf einem aktiven Gebiet 302B gebildet, welches durch die STI-Bereiche 304B festgelegt ist. Die Halbleitervorrichtung 300A und 300B können jeweils den entsprechenden Halbleitervorrichtungen 200A und 200B entsprechen, die mit Bezug auf die 2a bis 2e oben beschrieben sind. In einigen beispielhaften Ausführungsformen der vorliegenden Erfindung stellen die Halbleitervorrichtungen 300A und 300B Halbleitervorrichtungen dar, die durch weitere Verarbeitung der Halbleitervorrichtungen 200A und 200B erhalten werden, wie in 2e gezeigt ist. Beispielsweise können für diese Halbleitervorrichtungen auf den entsprechenden aktiven Gebieten Gateelektrodenstrukturen 310A und 310B gebildet werden. Die Gateelektrodenstrukturen 310A und 310B können durch Anwendung bekannter Gatefirstprozesse gebildet werden, so dass entsprechende Gatestapel 312A und 312B über den entsprechenden aktiven Gebieten 302A und 302B gebildet werden. Insbesondere kann ein Gatestapel 312A, der auf dem aktiven Gebiet 302A gebildet ist, ein Gatedielektrikum, wie z.B. Siliziumdioxid und/oder ein oder mehrere High-K-Materialschichten, und eine austrittsarbeitseinstellende Materialschicht und eine Gateelektrode umfassen, wie z.B. eine Gateelektrode gebildet aus Polysilizium oder aus einem Metall. Demgemäß kann der Gatestapel 312B, der über dem aktiven Gebiet 302B gebildet ist und auf der Siliziumgermaniumschicht 308 angeordnet ist, ein Gatedielektrikum umfassen, das durch ein oder mehrere High-K-Materialien gebildet ist, wie z.B. Hafniumoxid, Hafnium-Silizium-Oxynitrid und dergleichen, eine austrittsarbeitseinstellende Materialschicht, wie z.B. Titannitrid und dergleichen, und eine Gateelektrode umfassen, wie z.B. eine Gateelektrode gebildet aus Polysilizium oder einem Metall.
  • Neben dem Gatestapel 312A ist ferner eine Seitenwandabstandshalterstruktur 314A gebildet. Neben dem Gatestapel 312B ist eine Seitenwandabstandshalterstruktur 314B gebildet. Die Seitenwandabstandshalterstrukturen 314A und 314B können beispielsweise durch ein oder mehrere Schichten aus isolierendem Material, wie z.B. Siliziumnitrid, Siliziumoxid und dergleichen, bereitgestellt werden. In einigen anschaulichen Beispielen hierin können die Seitenwandabstandshalterstrukturen 314A und 314B durch eine Siliziumnitridschicht bereitgestellt werden.
  • Es wird angemerkt, dass in den aktiven Gebieten 302A und 302B in Ausrichtung zu den Gateelektrodenstrukturen 312A und 312B ferner Source/Drain-Erweiterungsbereiche (nicht dargestellt) gebildet sein können. Die Seitenwandabstandshalterstrukturen 314A und 314B können hierbei zum Festlegen eines seitlichen Abstands zwischen Source/Drain-Erweiterungsbereichen (nicht dargestellt) und folglich zur Einstellung einer effektiven Gatelänge verwendet werden. Es wird angemerkt, dass ferner unter Verwendung eines thermischen Ausheizprozesses (nicht dargestellt) ein seitlicher Versatz der Source/Drain-Erweiterungsbereiche (nicht dargestellt) in einem Oberflächenbereich der aktiven Gebiete 302A und 302B unterhalb der Gateelektrodenstrukturen 310A und 310B eingestellt werden kann.
  • 3b stellt die Halbleitervorrichtungsstruktur aus 3a in einer weiter fortgeschrittenen Herstellungsphase dar. Darstellungsgemäß ist eine zweite Maskenstruktur MP2 in 3b über der Halbleitervorrichtung 300A gebildet, wobei die Maskenstruktur MP2 das aktive Gebiet 302B unbedeckt lässt, so dass die Halbleitervorrichtung 300B für die weitere Verarbeitung freiliegt bzw. der weiteren Verarbeitung ausgesetzt ist, während die Halbleitervorrichtung 300A vor der weiteren Verarbeitung geschützt ist. Die zweite Maskenstruktur MP2 kann unter Durchführung von Prozesssequenzen gebildet werden, wie vorangehend mit Bezug auf die Maskenstruktur MP1 aus 2c beschrieben ist.
  • Die Halbleitervorrichtung 300B kann einer weiteren Verarbeitung ausgesetzt sein, während die Halbleitervorrichtung 300A durch die zweite Maskenstruktur MP2 geschützt ist. Demzufolge kann eine weitere Verarbeitung in Ausrichtung zu der zweiten Maskenstruktur MP2 durchgeführt werden. Gemäß der Darstellung in 3b wird ein zweiter Implantationsprozess IMP2 durchgeführt, um Dotierstoffe in das aktive Gebiet 302B zu implantieren, so dass Halo-Gebiete 320 innerhalb dem aktiven Gebiet 302B gebildet werden. In einigen beispielhaften Ausführungsformen kann der zweite Implantationsprozess IMP2 eine Implantationsdosis von größer als 3,5 × 1013 Atome/cm2 aufweisen. Die in das aktive Gebiet 302B während des Implantationsprozesses IMP2 implantierten Dotierstoffe sind n-Typ-Dotierstoffe, die durch Elemente der 5. Hauptgruppe bereitgestellt werden, wie z.B. durch N, P, As, Sb. Es wird angemerkt, dass eine Dotierstoffkonzentration innerhalb der Halo-Gebiete in einem Bereich von 2,0 × 1013 Atome/cm2 bis 8,0 × 1013 Atome/cm2 liegen kann. Der zweite Implantationsprozess IMP2 ist hinsichtlich einer Normalenrichtung einer freiliegenden Oberfläche des aktiven Gebiets 302B orientiert, so dass eine Implantationsrichtung des zweiten Implantationsprozesses IMP2 einen Winkel zu der normalen Richtung von +/- 30° Grad bei einer Genauigkeit von weniger als 5° Grad annimmt.
  • Nachfolgend auf den zweiten Implantationsprozess IMP2 kann die Maskenstruktur MP2 entfernt werden, um die Halbleitervorrichtung 300A und insbesondere die Gateelektrodenstruktur 310A freizulegen.
  • Mit Bezug auf 4 werden einige anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben. 4 stellt eine Halbleitervorrichtungsstruktur mit Halbleitervorrichtungen 400A und 400B in weiter fortgeschrittenen Herstellungsphasen gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung dar. In der in 4 dargestellten Herstellungsphase wird die Halbleitervorrichtung 400B durch eine dritte Maskenstruktur MP3 bedeckt. Die dritte Maskenstruktur MP3 kann in Analogie zu Prozessen gebildet werden, die hinsichtlich der Bildung der ersten Maskenstruktur MP1 aus 2c und hinsichtlich der zweiten Maskenstruktur MP2 aus 3b beschrieben sind. Die dritte Maskenstruktur MP3 ist über einem aktiven Gebiet 402B gebildet, so dass die Halbleitervorrichtung 400B und eine Gateelektrodenstruktur 410B, die auf dem aktiven Gebiet 402B gebildet ist, durch die dritte Maskenstruktur MP3 geschützt wird. Die Gateelektrodenstruktur 410B umfasst einen Gatestapel 412B, wie z.B. einen Gatestapel, der ähnlich zu Gatestapel 312B gebildet ist, der mit Bezug auf die 3a und 3b oben beschrieben ist. Der Gatestapel 412B ist auf einer Siliziumgermaniumschicht 408 angeordnet, die der Siliziumgermaniumschicht 208 entspricht, die mit Bezug auf die 2a bis 2e oben beschrieben ist, und der Siliziumgermaniumschicht 308 entspricht, die mit Bezug auf die 3a und 3b oben beschrieben ist. Die Gateelektrodenstruktur 410B umfasst ferner eine Seitenwandabstandshalterstruktur 414B, die der Seitenwandabstandshalterstruktur 314B entsprechen kann, die mit Bezug auf die 3a und 3b oben beschrieben ist. Das aktive Gebiet 402B wird durch STI-Bereiche 404B festgelegt. Die STI-Bereiche 404B entsprechen den STI-Bereichen 204B und 304B, die mit Bezug auf die 2a bis 3b oben beschrieben sind.
  • Die dritte Maskenstruktur MP3 ist strukturiert, so dass die Halbleitervorrichtung 400B bedeckt wird, während die Halbleitervorrichtung 400A unbedeckt ist und demzufolge für eine weitere Verarbeitung freigelegt ist bzw. einer weiteren Verarbeitung ausgesetzt werden kann. Die Halbleitervorrichtung 400A umfasst eine Gateelektrodenstruktur 410A, einen Gatestapel 412A und eine Seitenwandabstandshalterstruktur 414A, die auf einem aktiven Gebiet 402A angeordnet sind. Die Gateelektrodenstruktur 410A und das aktive Gebiet 402A entsprechen der Gateelektrodenstruktur 310A, die mit Bezug auf die 3a und 3b oben beschrieben ist, und den aktiven Gebieten 202A und 302A, die mit Bezug auf die 2a bis 3b oben beschrieben sind. In ähnlicher Weise ist das aktive Gebiet 402A durch STI-Bereiche 404A festgelegt. Hinsichtlich der STI-Bereiche 404A wird auf die entsprechenden STI-Bereiche 204A und 304A Bezug genommen, die oben hinsichtlich der 2a bis 3b beschrieben sind.
  • Gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung kann ein dritter Implantationsprozess IMP3 durchgeführt werden, wie in 4 dargestellt ist. Der dritte Implantationsprozess IMP3 wird zum Implantieren von Dotierstoffen in das aktive Gebiet 402A durchgeführt, so dass Halo-Gebiete 430 in dem aktiven Gebiet 402A gebildet werden. Insbesondere werden Dotierstoffe aus Elementen der 5. Hauptgruppe in das aktive Gebiet 402A implantiert, während der dritte Implantationsprozess IMP3 mit einer Implantationsdosis von weniger als 3,3 × 1013 Atome/cm2 durchgeführt wird. In einigen anschaulichen Beispielen kann eine Implantationsdosis des dritten Implantationsprozesses IMP3 kleiner sein als eine Implantationsdosis des zweiten Implantationsprozesses IMP2 (vgl. 3b) um wenigstens einen Faktor 1,5 oder um wenigstens einen Faktor 10 oder um wenigstens einen Faktor 50. Es wird angemerkt, dass der dritte Implantationsprozess IMP3 eine Implantationssequenz darstellen kann, die zwei Implantationsschritte umfasst, welche bei einem Winkel von betragsmäßig 30° bezüglich einer normalen Richtung einer oberen Oberfläche des aktiven Gebiets 402A durchgeführt werden. Die Halo-Gebiete 430, die in dem aktiven Gebiet 402A unterhalb der Gateelektrodenstruktur 410A gebildet sind, können eine Dotierstoffkonzentration an n-Typ-Dotierstoffen aufweisen, die geringer ist als eine Konzentration an n-Typ-Dotierstoffen innerhalb einem Halo-Gebiet 420 der Halbleitervorrichtung 400B. Eine Konzentration an n-Typ-Dotierstoffen kann beispielsweise innerhalb der Halo-Gebiete 403 kleiner sein als eine Konzentration von n-Typ-Dotierstoffen innerhalb den Halo-Gebieten 420, beispielsweise um einen Faktor von 2 oder um einen Faktor von 10 oder um einen Faktor von 50 oder mehr.
  • Die Halo-Gebiete 320 aus 3b und die Halo-Gebiete 420 und 430 aus 4 sind als Halo-Gebiete beschrieben, die unter einer Gateelektrodenstruktur in einem aktiven Gebiet ausgebildet sind. Dies stellt keine Beschränkung der vorliegenden Erfindung dar und es wird angemerkt, dass alternativ zu zwei separaten Halo-Gebieten unter einer Gateeleketrodenstruktur ein durchgehendes Halo-Gebiet gebildet sein kann.
  • Erfindungsgemäß wird der dritte Implantationsprozess IMP3, wie vorangehend mit Bezug auf 4 beschrieben ist, ausgeführt. In einigen alternativen anschaulichen Ausführungsformen kann eine Mehrzahl von Halbleitervorrichtungen, die der Halbleitervorrichtung 300A entsprechen können, die vorangehend mit Bezug auf 3b beschrieben ist, einer weiteren Verarbeitung ausgesetzt sein, die mit Bezug auf 4 oben beschrieben ist, während eine andere Vielzahl von Halbleitervorrichtungen gemäß der Halbleitervorrichtung 300A, die vorangehend mit Bezug auf 3b beschrieben ist, keiner weiteren Verarbeitung ausgesetzt ist, wie vorangehend mit Bezug auf 4 oben beschrieben ist. D.h., eine erste Vielzahl von Halbleitervorrichtungen entsprechend der Halbleitervorrichtung 300A aus 3b kann einem Halo-Implantationsprozess ausgesetzt sein, während eine zweite Vielzahl von Halbleitervorrichtungen gemäß der Halbleitervorrichtung 300A aus 3b keinem Halo-Implantationsprozess ausgesetzt ist. Insbesondere sind dann Halbleitervorrichtungen gemäß der Halbleitervorrichtung 300A vorhanden, die Halo-Gebiete aufweisen, während zusätzlich Halbleitervorrichtungen entsprechend der Halbleitervorrichtung 300A vorhanden sind, die keine Halo-Gebiete aufweisen. Insbesondere kann die Halbleitervorrichtungsstruktur eine Vielzahl von Halbleitervorrichtungen umfassen, wobei eine Teilmenge der Vielzahl von Halbleitervorrichtungen Halbleitervorrichtungen mit einem Gatestapel umfasst, der direkt auf dem aktiven Gebiet gebildet ist, insbesondere ohne eine dazwischen angeordnete Siliziumgermaniumschicht. Ein Teil der Teilmenge kann dem dritten Implantationsprozess IMP3 ausgesetzt sein, der oben mit Bezug auf 4 beschrieben ist, während ein anderer Teil der Teilmenge vor dem dritten Implantationsprozess IMP3 geschützt ist. Insbesondere stellt ein Teil der Teilmenge Halbleitervorrichtungen mit einem Gatestapel bereit, der direkt auf einem aktiven Gebiet gebildet ist, wobei leicht dotierte Halo-Gebiete innerhalb des aktiven Gebiets gebildet werden, während ein anderer Teil der Teilmenge Halbleitervorrichtungen mit einem Gatestapel darstellt, der direkt auf einem aktiven Gebiet gebildet ist, wobei nur Dotierstoffe aus Elementen der 3. Hauptgruppe in das aktive Gebiet implantiert sind. Diese anschaulichen Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die 5a bis 5c in größerem Detail beschrieben.
  • Es wird angemerkt, dass „nur mit Elementen der 3. Hauptgruppe dotiert“ bedeutet, dass abgesehen von einer möglichen Vordotierung des Halbleitersubstrats keine weiteren Gegendotierungen in der entsprechenden Halbleitervorrichtung vorhanden sind, insbesondere in Gegenwart eines Gatestapels oder einer Gateelektrodenstruktur keine weitere Gegendotierung erfolgt.
  • Die 5a bis 5c stellen schematisch unterschiedliche Typen von Halbleitervorrichtungen gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung dar. Insbesondere stellen die in den 5a bis 5c dargestellten Halbleitervorrichtungen Halbleitervorrichtungen in weiter fortgeschrittenen Herstellungsphasen dar, insbesondere nach dem zweiten Implantationsprozess IMP2 oder nach dem dritten Implantationsprozess IMP3.
  • 5a stellt schematisch eine Querschnittsansicht einer Halbleitervorrichtung 500A dar, die in und über einem aktiven Gebiet 502A gebildet ist. Das aktive Gebiet 502A wird durch STI-Bereiche 504A festgelegt. Die Halbleitervorrichtung 500A umfasst eine Gateelektrodenstruktur 510A, die durch einen Gatestapel 512A bereitgestellt wird, der auf einer Siliziumgermaniumschicht 508 angeordnet ist. Eine Seitenwandabstandshalterstruktur 514A ist neben dem Gatestapel 512A gebildet. Die Halbleitervorrichtung 500A kann einer der Halbleitervorrichtungen 300B und 400B entsprechen, die mit Bezug auf die 3b und 4 oben beschrieben sind. Insbesondere entsprechen innerhalb des aktiven Gebiets 502A unter der Gateelektrodenstruktur 510A gebildete Halo-Gebiete 520 den Halo-Gebieten 320 oder 420, wie vorangehend mit Bezug auf die 3b und 4 beschrieben ist. Es wird angemerkt, dass die Halbleitervorrichtung 500A einer PMOS-Vorrichtung von einem LVT-Typ (LVT-Flavour) oder einem RVT-Typ (RVT-Flavour) entsprechen kann.
  • 5b stellt schematisch eine Halbleitervorrichtung 500B dar, die in und auf einem aktiven Gebiet 502B gebildet ist, welches durch STI-Bereiche 504B festgelegt ist. Die Halbleitervorrichtung 500B umfasst eine Gateelektrodenstruktur 510B, die durch einen Gatestapel 512B und eine Seitenwandabstandshalterstruktur 514B bereitgestellt wird, welche neben dem Gatestapel 512B ausgebildet ist. Der Gatestapel 512B ist auf dem aktiven Gebiet 502B angeordnet, ohne dass eine Siliziumgermaniumschicht zwischen dem Gatestapel 512B und dem aktiven Gebiet 502B vorhanden ist. Die Halbleitervorrichtung 500B umfasst ferner Halo-Gebiete 530, die innerhalb des aktiven Gebiets 502B unter der Gateelektrodenstruktur 510B gebildet sind. Die Halbleitervorrichtung 500B aus 5b entspricht der Halbleitervorrichtung 400A, die vorangehend mit Bezug auf 4 beschrieben ist, nachdem der dritte Implantationsprozess IMP3 durchgeführt wurde, so dass die Halo-Gebiete 530 der Halbleitervorrichtung 500B den Halo-Gebieten 430 der Halbleitervorrichtung 400A entspricht. Insbesondere ist eine Konzentration an n-Typ-Dotierstoffen innerhalb der Halo-Gebiete 530 geringer als eine Konzentration an n-Typ-Dotierstoffen innerhalb der Halo-Gebiete 520 in Entsprechung zu den Ausführungen hinsichtlich der Halo-Gebiete 430 und 420 in 4 oben. Die Halbleitervorrichtung 500B stellt eine PMOS-Vorrichtung von einem SHVT-Typ (SHVT-Flavour) dar.
  • 5c stellt schematisch eine Halbleitervorrichtung 500C dar, die in und auf einem aktiven Gebiet 502C gebildet ist, welches durch STI-Bereiche 504C festgelegt wird. Die Halbleitervorrichtung 500C umfasst eine Gateelektrodenstruktur 510C, die auf dem aktiven Gebiet 502C gebildet ist. Die Gateelektrodenstruktur 510C wird durch einen Gatestapel 512C und eine Seitenwandabstandshalterstruktur 514C, die neben dem Gatestapel 512C gebildet ist, bereitgestellt. Insbesondere ist der Gatestapel 512C direkt auf dem aktiven Gebiet 502C gebildet, so dass keine Siliziumgermaniumschicht zwischen dem Gatestapel 512C und dem aktiven Gebiet 502C angeordnet ist. Das aktive Gebiet 502C ist lediglich mit Dotierstoffen aus Elementen der 3. Hauptgruppe dotiert. Es wird angemerkt, dass der Ausdruck „lediglich mit Dotierstoffen aus Elementen der 3. Hauptgruppe dotiert“ nicht eine n-Typ-Vordotierung des aktiven Gebiets 502C ausschließt, die anfänglich auch beispielsweise gemäß den Erläuterungen hinsichtlich 2b oben bereitgestellt sein kann, vielmehr erfolgt keine Gegendotierung in Gegenwart des Gatestapels 512C. Es ist zu bemerken, dass kein Halo-Gebiet gemäß einem der Halo-Gebiete 520 und 530 innerhalb dem aktiven Gebiet 502C der Halbleitervorrichtung 500C vorhanden ist. Die Halbleitervorrichtung 500C ist insbesondere nicht dem zweiten Implantationsprozess IMP2 und/oder dem dritten Implantationsprozess IMP3 ausgesetzt. Die Halbleitervorrichtung 500C ist nur Implantationsprozessen ausgesetzt, die Dotierstoffe in die Halbleitervorrichtung 500C entlang einer Implantationsrichtung implantieren, die senkrecht zu einer freiliegenden oberen Oberfläche des aktiven Gebiets 502C orientiert ist. D.h., es wird kein Implantationsprozess auf die Halbleitervorrichtung 500C angewendet, der Dotierstoffe entlang einer Implantationsrichtung implantiert, die von einer normalen Richtung einer oberen Oberfläche des aktiven Gebiets 502C um mehr als 5° Grad abweicht. Die Halbleitervorrichtung 500C stellt eine PMOS-Vorrichtung eines HVT-Typs (HVT-Flavour) dar.
  • Die Erfinder haben erkannt, dass die Dicke der Siliziumgermaniumschicht einen bedeutenden Einfluss auf die Schwellspannung von PMOS-Vorrichtungen hat. Wie vorangehend erläutert wurde, sind für HVT- und SHVT-Vorrichtungen hohe Schwellspannungen erforderlich. In Standard-HK/MG-Technologien werden Unterschiede in der Schwellspannung der unterschiedlichen Typen von Halbleitervorrichtungen kompensiert und unter Verwendung von Implantationsschritten eingestellt, die zusätzliche Maskierungs- und Implantationssequenzen erfordern. Die Erfinder haben erkannt, dass zur Schwellspannungskompensation eine erhöhte Halo-Dosis verwendet wird und im Fall von SHVT-Vorrichtungen eine sehr viel höhere Halo-Dosis erforderlich ist, was zu einer zusätzlichen Leistungsverschlechterung in den meisten Fällen führt, wie vorangehend mit Bezug auf 1 beschrieben wurde. Die Erfinder schlagen vor, die Schwellspannung von SHVT- und HVT-Vorrichtungen dadurch zu erhöhen, dass die Siliziumgermaniumschicht in HVT- und SHVT-Vorrichtungen vermieden wird. Damit ist keine zusätzliche Implantationskompensation notwendig.
  • 6 zeigt Resultate, die durch die Erfinder bei Messung der Schwellspannung (entlang der Ordinate in Einheiten von Volt mit VT bezeichnet) für unterschiedliche Waferprobenvorrichtungen erhalten wurden, wobei entlang der Abszisse die unterschiedlichen Waferprobenvorrichtungen durch die Zahlen 1, 2, 3 und 4 bezeichnet sind. Hierin umfassen die Waferprobenvorrichtungen 1 und 2 Halbleitervorrichtungen mit Siliziumgermaniumschichten, die Dicken von ca. 10 nm aufweisen. Gegenüber den Waferprobenvorrichtungen 1 und 2 umfassen Waferprobenvorrichtungen 3 und 4 Halbleitervorrichtungen mit Siliziumgermaniumschichten, die Dicken von ca. 7,5 nm aufweisen. Es wurde beobachtet, dass bei der Verringerung der Dicke der Siliziumgermaniumschicht ein Versatz in der Schwellspannung zu höheren absoluten Werten hin auftritt. Die Erfinder erkannten, dass durch Vermeidung der Siliziumgermaniumschicht für HVT- und SHVT-Vorrichtungen ein Versatz in der Schwellspannung von ca. 100 mV erreicht wird. Es ist demzufolge für SHVT-Vorrichtungen möglich, eine zusätzliche Feineinstellung von ca. 40 bis 60 mV pro Halo-Dosis-Einstellung zu erhalten, so dass HVT- und SHVT-Vorrichtungen gemäß der vorliegenden Erfindung lediglich eine sehr geringe Implantationsdosiskompensation erfordern, falls notwendig. Folglich wird das Vorrichtungsleistungsvermögen von Halbleitervorrichtungen der vorliegenden Erfindung nicht negativ beeinflusst und die Implantationsdosis und die implantierte Konzentration kann niedrig gehalten werden, was zu Verbesserungen in der Die-Variation führt.
  • Die vorliegende Erfindung stellt Halbleitervorrichtungsstrukturen mit einem ersten PMOS-Aktivgebiet und einem zweiten PMOS-Aktivgebiet bereit, die in einem Halbleitersubstrat vorgesehen sind. Von dem ersten und zweiten PMOS-Aktivgebiet ist nur über dem zweiten PMOS-Aktivgebiet eine Siliziumgermaniumkanalschicht gebildet. Über den ersten und zweiten PMOS-Aktivgebieten sind Gateelektrodenstrukturen gebildet, wobei die Gateelektrodenstrukturen über dem zweiten PMOS-Aktivgebiet über der Siliziumgermaniumkanalschicht angeordnet ist.
  • Die vorliegende Erfindung stellt ferner ein Verfahren zum Bilden von PMOS-Halbleitervorrichtungen bereit, wobei ein Siliziumgermaniumkanal einen Kanalbereich eines herzustellenden PMOS-Transistors überlagert. Der Siliziumgermaniumkanal ist nur in verschiedenen aktiven Gebieten selektiv gebildet. Eine Halo-Implantationsdosis für Halo-Implantationsprozesse, die nachfolgend durchgeführt werden, ist für PMOS-Vorrichtungsstrukturen in aktiven Gebieten verringert, in denen Siliziumgermaniumkanäle nicht vorhanden sind.

Claims (8)

  1. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur mit einer ersten PMOS-Vorrichtung (300A) von einem SHVT-Typ und einer zweiten PMOS-Vorrichtung (300B) von einem RVT-Typ oder einem LVT-Typ, umfassend: Bereitstellen eines ersten PMOS-Aktivgebiets (202A) zur Bildung der ersten PMOS-Vorrichtung (330A) und eines zweiten PMOS-Aktivgebiets (202B) zur Bildung der zweiten PMOS-Vorrichtung (330B) in einem Halbleitersubstrat (202); Bilden einer ersten Maskenstruktur MP1 über dem ersten PMOS-Aktivgebiet (202A); Bilden einer Siliziumgermaniumschicht (208) über dem zweiten PMOS-Aktivgebiet (202B) gemäß der ersten Maskenstruktur (MP1); Entfernen der ersten Maskenstruktur (MP1); und nachfolgend Bilden von Gateelektrodenstrukturen (310A, 310B) über den ersten und zweiten PMOS-Aktivgebieten (302A, 302B), wobei das erste PMOS-Aktivgebiet (302A) keine Siliziumgermaniumschicht aufweist; Bilden einer zweiten Maskenstruktur (MP2) über dem ersten PMOS-Aktivgebiet (302A) nach dem Bilden der Gateelektrodenstrukturen (310A, 310B); Durchführen eines ersten Implantationsprozesses (IMP2) mit einer ersten Halo-Implantationsdosis zum Bilden von Halo-Gebieten (320) in dem zweiten PMOS-Aktivgebiet (302B); Entfernen der zweiten Maskenstruktur (MP2); Bilden einer dritten Maskenstruktur (MP3) über dem zweiten PMOS-Aktivgebiet (402B); und Durchführen eines zweiten Implantationsprozesses (IMP3) mit einer zweiten Halo-Implantationsdosis zum Bilden von leicht dotierten Halo-Gebieten (430) in dem ersten PMOS-Aktivgebiet (402A), wobei die zweite Halo-Implantationsdosis kleiner ist als die erste Halo-Implantationsdosis, wobei von dem ersten PMOS-Aktivgebiet (202A) und dem zweiten PMOS-Aktivgebiet (202B) nur über dem zweiten PMOS-Aktivgebiet (202B) eine Siliziumgermaniumschicht gebildet ist.
  2. Verfahren nach Anspruch 1, ferner umfassend ein Durchführen von einem oder mehreren Dotier-Implantationsprozessen (IMP1) zum Implantieren von Dotierstoffen in das erste PMOS-Aktivgebiet (202A), die lediglich Elemente der 3. Hauptgruppe umfassen.
  3. Verfahren nach Anspruch 2, wobei Bor der einzige Dotierstoff ist, der in das erste PMOS-Aktivgebiet (202A) implantiert wird.
  4. Verfahren nach Anspruch 2 oder 3, wobei durch den einen oder die mehreren Dotier-Implantationsprozesse (IMP1) Dotierstoffe entlang einer Richtung implantiert werden, die hinsichtlich einer freiliegenden Oberfläche des ersten PMOS-Aktivgebiets (202A) normal orientiert ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die zweite Halo-Implantationsdosis geringer ist als 3,3 × 1013 Atome/cm2 und die erste Halo-Implantationsdosis größer ist als 3,5 × 1013 Atome/cm2.
  6. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur mit einer ersten PMOS-Vorrichtung (300A) von einem SHVT-Typ und einer zweiten PMOS-Vorrichtung (300B) von einem RVT-Typ oder einem LVT-Typ, umfassend: Bereitstellen eines Halbleitersubstrats (202) mit einem ersten PMOS-Aktivgebiet (202A) und einem zweiten PMOS-Aktivgebiet (202B), von welchen nur über dem zweiten PMOS-Aktivgebiet (202B) eine Siliziumgermaniumschicht gebildet wird; Bilden der ersten PMOS-Vorrichtung (300A) auf dem ersten PMOS-Aktivgebiet (302A), wobei die erste PMOS-Vorrichtung (300A) eine erste Gateelektrodenstruktur (310A) umfasst; Bilden der zweiten PMOS-Vorrichtung über dem zweiten PMOS-Aktivgebiet (302B), wobei die zweite PMOS-Vorrichtung (300B) eine zweite Gateelektrodenstruktur (310B) umfasst, die auf der Siliziumgermaniumschicht (208) gebildet wird; Durchführen eines ersten Implantationsprozesses (IMP2) zum Bilden von Halo-Gebieten (320) in dem zweiten PMOS-Aktivgebiet (302B) an gegenüberliegenden Seiten der zweiten Gateelektrodenstruktur (310B), während das erste PMOS-Aktivgebiet (302A) durch eine Maskenstruktur (MP2) vor dem ersten Implantationsprozess (IMP2) geschützt ist; und Durchführen eines zweiten Implantationsprozesses (IMP3) zum Bilden von Halo-Gebieten (430) in dem ersten PMOS-Aktivgebiet (402A) nach dem ersten Implantationsprozess (IMP2), wobei eine Implantationsdosis des zweiten Implantationsprozesses (IMP3) kleiner ist als eine Implantationsdosis des ersten Implantationsprozesses (IMP2).
  7. Halbleitervorrichtungsstruktur, umfassend: ein Halbleitersubstrat (202) mit einem ersten PMOS-Aktivgebiet (202A) und einem zweiten PMOS-Aktivgebiet (202B), von welchen nur das zweite PMOS-Aktivgebiet (202B) eine darauf gebildete Siliziumgermaniumschicht (208) aufweist; eine erste PMOS-Vorrichtung (300A), die auf dem ersten PMOS-Aktivgebiet (302A) gebildet ist, wobei die erste PMOS-Vorrichtung (300A) eine erste Gateelektrodenstruktur (310A) aufweist; und eine zweite PMOS-Vorrichtung (300B), die über dem zweiten PMOS-Aktivgebiet (302B) gebildet ist, wobei die zweite PMOS-Vorrichtung (300B) eine zweite Gateelektrodenstruktur (310B) aufweist, die auf der Siliziumgermaniumschicht (308) gebildet ist, wobei die erste PMOS-Vorrichtung (300A) von einem SHVT-Typ und die zweite PMOS-Vorrichtung (300B) von einem RVT-Typ oder einem LVT-Typ ist, und wobei das erste PMOS-Aktivgebiet (402A) erste Halo-Gebiete (430) mit einer ersten Dotierstoffkonzentration aufweist, die darin ausgebildet ist, und das zweite PMOS-Aktivgebiet (402B) zweite Halo-Gebiete (420) mit einer zweiten Dotierstoffkonzentration aufweist, die darin ausgebildet ist, wobei die erste Dotierstoffkonzentration kleiner ist als die zweite Dotierstoffkonzentration.
  8. Halbleitervorrichtungsstruktur nach Anspruch 7, wobei ein Verhältnis aus der zweiten Dotierstoffkonzentration zu der ersten Dotierstoffkonzentration größer oder gleich 2 ist.
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