DE112011102606B4 - Verfahren zur Herstellung einer Halbleiter-Transistoreinheit - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleiter-Transistoreinheit mit einem n-Zonen- und einem p-Zonen-Transistor, aufweisend:- Entfernen einer ersten Polysilicium-Gate-Zone (208) über einer p-dotierten Zone (204) eines Substrats (202);- Entfernen einer zweiten Polysilicium-Gate-Zone (210) über einer n-dotierten Zone (206) des Substrats (202);- Bilden einer Maskenschicht (216) über dem Substrat, derart, dass die p-dotierte Zone durch eine erste Öffnung (218) und die n-dotierte Zone durch eine zweite Öffnung (220) innerhalb der Maskenschicht hindurch frei liegen;- Bedecken der zweiten Öffnung (220) innerhalb der Maskenschicht mit einer ersten temporären Schicht (222) nach dem Entfernen der ersten und zweiten Polysilicium-Gate-Zone (208, 210);- während die zweite Öffnung (220) innerhalb der Maskenschicht mit der ersten temporären Schicht (222) bedeckt ist, Abscheiden einer ersten Grenzschicht (224) auf oberen und Seitenflächen der Maskenschicht (216) und auf einer oberen Fläche der p-dotierten Zone, die durch die erste Öffnung (218) hindurch frei liegt, und Abscheiden einer ersten Schicht auf der ersten Grenzschicht (224), welche geeignet ist für eines oder mehreres aus: Verringern einer Schwellenspannung eines Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors;- Entfernen der ersten temporären Schicht (222);- Bedecken der ersten Öffnung (218) innerhalb der Maskenschicht (216) mit einer zweiten temporären Schicht (226);- während die erste Öffnung (218) innerhalb der Maskenschicht (216) mit der zweiten temporären Schicht (226) bedeckt ist, Abscheiden einer zweiten Grenzschicht (228) auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der n-dotierten Zone, die durch die zweite Öffnung (220) hindurch frei liegt, und Abscheiden einer zweiten Schicht auf der zweiten Grenzschicht (228), welche geeignet ist für eines oder mehreres aus: Verringern der Schwellenspannung des Transistors und Verringern der Dicke der Inversionsschicht des Transistors, wobei sich die zweite Schicht von der ersten Schicht unterscheidet;- Entfernen der zweiten temporären Schicht (226); und- Bilden eines leitfähigen Stopfens (230, 232) innerhalb jeder Öffnung der Maskenschicht,- wobei die erste Grenzschicht (224), die erste Schicht auf der ersten Grenzschicht und der leitfähige Stopfen (230) innerhalb der ersten Öffnung (218) eine erste Ersatz-Gate-Zone für die p-dotierte Zone des Transistors sind,- und wobei die zweite Grenzschicht (228), die zweite Schicht auf der zweiten Grenzschicht und der leitfähige Stopfen (232) innerhalb der zweiten Öffnung (220) eine zweite Ersatz-Gate-Zone für die n-dotierte Zone des Transistors sind,- wobei das Abscheiden der ersten Schicht auf der ersten Grenzschicht (224) aufweist:- Abscheiden einer Metallschicht oder einer Metalloxidschicht auf der ersten Grenzschicht, wobei das Metall aus der Metallschicht oder der Metalloxidschicht in die erste Grenzschicht diffundiert; und- Abscheiden einer High-k-Dielektrikumsschicht auf der Metallschicht oder der Metalloxidschicht,- wobei die erste Grenzschicht (224) Siliciumoxid oder Siliciumoxynitrid umfasst.

Description

  • HINTERGRUND
  • Transistoren sind Halbleitereinheiten, welche man gewöhnlich in einer breiten Vielfalt von integrierten Schaltungen findet. Ein Transistor ist im Wesentlichen ein Schalter. Wenn an eine Gate-Zone des Transistors eine Spannung angelegt wird, die höher als eine Schwellenspannung ist, wird der Schalter eingeschaltet, und durch den Transistor fließt Strom. Wenn die Spannung an der Gate-Zone niedriger als die Schwellenspannung ist, ist der Schalter ausgeschaltet, und durch den Transistor fließt kein Strom.
  • Herkömmlicherweise sind die Gate-Zonen von Transistoren Polysilicium-Gate-Zonen gewesen. Transistoren mit Polysilicium-Gate-Zonen sind relativ einfach herzustellen, und die Auswirkungen des Betriebs von Transistoren mit Polysilicium-Gate-Zonen sind wohlbekannt. Aufgrund der Optimierung des Energieverbrauchs und der Betriebsgeschwindigkeiten von integrierten Schaltungen, die Transistoren aufweisen, sind die Gate-Zonen von Transistoren in neuerer Zeit jedoch Metall-Gate-Zonen gewesen.
  • Ein Transistor mit einer Metall-Gate-Zone kann über zwei allgemeine Wege hergestellt werden. Es kann zunächst eine Polysilicium-Gate-Zone hergestellt werden und anschließend während der folgenden Halbleiterverarbeitung durch eine Metall-Gate-Zone ersetzt werden. Dieser Ansatz ist als „Gate-zuletzt“-Ansatz bekannt, und die Metall-Gate-Zone wird als Damaszener- oder Ersatz-Gate-Zone angesehen, weil die Metall-Gate-Zone eine Polysilicium-Gate-Zone ersetzt. In einem zweiten Ansatz wird die Metall-Gate-Zone hergestellt, ohne zunächst eine Polysilicium-Gate-Zone herzustellen, dieser ist als „Gate-zuerst“-Ansatz bekannt.
  • Aus US 2009 / 0 085 175 A1 ist ein Halbleiterelement bekannt, das eine vergrabene Schicht zum Anpassen einer Schwellenspannung aufweist, und ein Herstellungsverfahren dafür. Das Verfahren umfasst das Erzeugen einer ersten High-k-Schicht auf einer Zwischenschicht, das Erzeugen einer Schwellenspannungsanpassungsschicht auf der ersten High-k-Schicht und das Erzeugen einer zweiten High-k-Schicht auf der ersten High-k-Schicht.
  • Aus US 2010 / 0 133 622 A1 ist ein Halbleiterelement bekannt mit einem MOSFET, bei dem die Schwellenspannung einstellbar ist, und din Herstellungsverfahren dafür. Vorgesehen sind auf dem Halbleiterelement ein N-MOSFET und ein P-MOSFET. Der N-MOSFET umfasst eine erste Gate-Isolatorschicht mit einer ersten Schicht mit einer Dielektrizitätskonstante, die größer ist als die einer Siliciumoxidschicht. Der P-MOSFET umfasst eine zweite Gate-Isolatorschicht mit einer zweiten Schicht mit einer Dielektrizitätskonstante, die größer ist als die einer Siliciumoxidschicht. Die Schichten mit einer hohen Dielektrizitätskonstante umfassen Metallanteile mit jeweils einem Konzentrationsgradienten in der Schicht.
  • Der Erfindung liegt die Aufgabe zugrunde, den Konzentrationsgradienten des Metalls und die Eigenschaften einer High-k-Dielektrikumsschicht unabhängig voneinander einstellen zu können.
  • Diese Aufgabe wird gelöst durch das Verfahren nach Anspruch 1 bzw. Anspruch 2 bzw. Anspruch 3. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der jeweiligen Unteransprüche.
  • KURZDARSTELLUNG
  • Im folgenden werden Einzelaspekte der Erfindung erläutert. In dem erfindungsgemäßen Verfahren wird eine Polysilicium-Gate-Zone über einer dotierten Zone eines Substrats entfernt und eine Maskenschicht über dem Substrat derart gebildet, dass die dotierte Zone durch eine Öffnung innerhalb der Maskenschicht frei gelegt wird. Erfindungsgemäß wird auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der dotierten Zone, die durch die Öffnung hindurch frei liegt, eine Grenzschicht abgeschieden. In dem Verfahren wird auf der Grenzschicht eine Schicht abgeschieden, die für eines oder mehreres aus dem Folgenden geeignet ist: Verringern einer Schwellenspannung des Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors. In dem Verfahren wird innerhalb der Öffnung der Maskenschicht ein leitfähiger Stopfen gebildet. Die Grenzschicht, die Schicht auf der Grenzschicht und der leitfähige Stopfen sind zusammen eine Ersatz-Gate-Zone des Transistors.
  • In dem erfindungsgemäßen Verfahren wird eine erste Polysilicium-Gate-Zone über einer p-dotierten Zone eines Substrats entfernt, eine zweite Polysilicium-Gate-Zone über einer n-dotierten Zone eines Substrats entfernt und eine Maskenschicht über dem Substrat derart gebildet, dass die p-dotierte Zone und die n-dotierte Zone durch Öffnungen innerhalb der Maskenschicht frei gelegt werden. Erfindungsgemäß wird die Öffnung innerhalb der Maskenschicht, durch welche hindurch die n-dotierte Zone frei liegt, mit einer ersten temporären Schicht bedeckt. Während die Öffnung innerhalb der Maskenschicht, durch welche hindurch die n-dotierte Zone frei liegt, mit einer ersten temporären Schicht bedeckt ist, wird in dem Verfahren auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der p-dotierten Zone, die durch die Öffnung hindurch frei liegt, eine erste Grenzschicht abgeschieden. Während die Öffnung innerhalb der Maskenschicht, durch welche hindurch die n-dotierte Zone frei liegt, mit der ersten temporären Schicht bedeckt ist, wird in dem Verfahren auch eine erste Schicht auf der ersten Grenzschicht abgeschieden, welche für eines oder mehreres aus dem Folgenden geeignet ist: Verringern einer Schwellenspannung des Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors. In dem Verfahren wird die erste temporäre Schicht entfernt und die Öffnung innerhalb der Maske, durch welche hindurch die p-dotierte Zone frei liegt, mit einer zweiten temporären Schicht bedeckt.
  • Während die Öffnung innerhalb der Maskenschicht, durch welche hindurch die p-dotierte Zone frei liegt, mit der zweiten temporären Schicht bedeckt ist, wird in der Ausführungsform des Verfahrens auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der n-dotierten Zone, die durch die Öffnung hindurch frei liegt, eine zweite Grenzschicht abgeschieden. Während die Öffnung innerhalb der Maskenschicht, durch welche hindurch die p-dotierte Zone frei liegt, mit der zweiten temporären Schicht bedeckt ist, wird in der Ausführungsform auch eine zweite Schicht auf der zweiten Grenzschicht abgeschieden, welche für eines oder mehreres aus dem Folgenden geeignet ist: Verringern einer Schwellenspannung des Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors, wobei sich die zweite Schicht von der ersten Schicht unterscheidet. In dem Verfahren wird die zweite temporäre Schicht entfernt und innerhalb jeder Öffnung der Maskenschicht ein leitfähiger Stopfen gebildet. Die erste Grenzschicht, die erste Schicht auf der ersten Grenzschicht und der leitfähige Stopfen innerhalb der Öffnung, durch welche hindurch die p-dotierte Zone frei liegt, sind eine erste Ersatz-Gate-Zone für die p-dotierte Zone des Transistors. Die zweite Grenzschicht, die zweite Schicht auf der zweiten Grenzschicht und der leitfähige Stopfen innerhalb der Öffnung, durch welche hindurch die n-dotierte Zone frei liegt, sind eine zweite Ersatz-Gate-Zone für die n-dotierte Zone des Transistors.
  • In noch einer Weiterbildung werden auf Seitenflächen einer Polysilicium-Gate-Zone über der dotierten Zone vertikale Abstandhalter gebildet. In der Ausführungsform wird an einer Seite jedes vertikalen Abstandhalters, beginnend an der oberen Fläche der dotierten Zone, ein Abschnitt der dotierten Zone durch Silicid ersetzt. In der Ausführungsform wird über dem Substrat und über der Polysilicium-Gate-Zone eine Maskenschicht gebildet, wobei die Maskenschicht Nitrid aufweist. In der Ausführungsform wird die Maskenschicht geätzt, um die Polysilicium-Gate-Zone frei zu legen, und die Polysilicium-Gate-Zone entfernt. In dem Verfahren wird auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der dotierten Zone, die durch die Öffnung hindurch frei liegt, eine Grenzschicht abgeschieden. In der Ausführungsform wird auf der Grenzschicht eine Schicht abgeschieden, die für eines oder mehreres aus dem Folgenden geeignet ist: Verringern einer Schwellenspannung des Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors. In der Ausführungsform wird innerhalb der Öffnung der Maskenschicht ein Austrittsarbeitsmetall abgeschieden und über dem Austrittsarbeitsmetall innerhalb der Öffnung der Maskenschicht ein zweites Metall abgeschieden. Das Austrittsarbeitsmetall und das zweite Metall sind ein leitfähiger Stopfen. Die Grenzschicht, die Schicht auf der Grenzschicht und der leitfähige Stopfen sind zusammen eine Ersatz-Gate-Zone des Transistors.
  • Figurenliste
  • Es werden nun lediglich beispielhaft Ausführungsformen der Erfindung unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in welchen:
    • 1A ein Ablaufplan eines ersten Abschnitts eines Verfahrens zur Herstellung eines Transistors mit Metall-Ersatz-Gate-Zonen gemäß einer Ausführungsform der Erfindung ist;
    • 1B ein Ablaufplan eines zweiten Abschnitts eines Verfahrens zur Herstellung eines Transistors mit Metall-Ersatz-Gate-Zonen gemäß einer Ausführungsform der Erfindung ist;
    • 2A ein Schaubild eines entsprechenden Transistors gemäß einer Ausführungsform der Erfindung ist, nachdem der Teil 102 der 1A durchgeführt worden ist;
    • 2B ein Schaubild eines entsprechenden Transistors gemäß einer Ausführungsform der Erfindung ist, nachdem die Teile 106, 108 und 110 der 1A durchgeführt worden sind;
    • 2C ein Schaubild eines entsprechenden Transistors gemäß einer Ausführungsform der Erfindung ist, nachdem die Teile 112 und 114 der 1A durchgeführt worden sind;
    • 2D ein Schaubild eines entsprechenden Transistors gemäß einer Ausführungsform der Erfindung ist, nachdem die Teile 116, 118 und 119 der 1A durchgeführt worden sind;
    • 2E ein Schaubild eines entsprechenden Transistors gemäß einer Ausführungsform der Erfindung ist, nachdem die Teile 126, 128, 130 und 132 der 1B durchgeführt worden sind;
    • 2F ein Schaubild eines entsprechenden Transistors gemäß einer Ausführungsform der Erfindung ist, nachdem die Teile 140 und 142 der 1B durchgeführt worden sind.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung beispielhafter Ausführungsformen der Erfindung wird auf die begleitenden Zeichnungen Bezug genommen.
  • Wie im Abschnitt „Hintergrund“ angegeben, hat man in letzter Zeit damit begonnen, Transistoren herzustellen, welche statt Polysilicium-Gate-Zonen Metall-Gate-Zonen aufweisen. Die Herstellung eines Transistors mit einer Metall-Gate-Zone ist im Allgemeinen schwieriger als die Herstellung eines Transistors mit einer Polysilicium-Gate-Zone. Insbesondere ist die Herstellung eines Transistors mit einer Metall-Ersatz-Gate-Zone schwieriger als die Herstellung eines Transistors mit einer Polysilicium-Gate-Zone.
  • Ausführungsformen der Erfindung sind auf die Herstellung eines Transistors mit einer Metall-Ersatz-Gate-Zone gerichtet. Ausführungsformen der Erfindung stellen ein solches Herstellungsverfahren bereit, bei welchem die Schwellenspannung des resultierenden Transistors und die Dicke der Inversionsschicht des resultierenden Transistors beide verringert sind. Daher verbraucht eine integrierte Schaltung, in welcher der Transistor verwendet wird, weniger Energie und arbeitet bei einer höheren Frequenz als eine vergleichbare integrierte Schaltung, in welcher ein Transistor des Standes der Technik verwendet wird.
  • 1A und 1B zeigen einen ersten Abschnitt bzw. einen zweiten Abschnitt eines Verfahrens 100 zur Herstellung einer Halbleiter-Transistoreinheit gemäß einer Ausführungsform der Erfindung. Es wird ein Substrat bereitgestellt, innerhalb dessen sich eine p-dotierte Zone und eine n-dotierte Zone befindet, über welchen sich Polysilicium-Gate-Zonen (102) befinden. Das Substrat selbst kann in einer Ausführungsform auch Polysilicium sein. Die Gate-Zonen sind für den Transistor. Das Substrat, welches die dotierten Zonen aufweist, und die Polysilicium-Gate-Zonen über der dotierten Zone können auf herkömmliche Weise hergestellt werden. In einer Ausführungsform gibt es ferner eine Ätzstoppschicht zwischen den Gate-Zonen und dem Substrat.
  • 2A zeigt einen Abschnitt eines beispielhaften Transistors 200, nachdem der Teil 102 durchgeführt worden ist. Der Transistor 200 kann auch als eine Halbleiter-Transistoreinheit bezeichnet werden. Der Transistor 200 weist ein Substrat 202 und innerhalb des Substrats eine p-dotierte Zone 204 und eine n-dotierte Zone 206 auf. Über der p-dotierten Zone 204 befindet sich eine Polysilicium-Gate-Zone 208 und über der n-dotierten Zone 206 eine Polysilicium-Gate-Zone 210. Ferner befindet sich zwischen den Polysilicium-Gate-Zonen 208 und 210 und dem Substrat 202 eine Ätzstoppschicht 211. Bei der Ätzstoppschicht 211 kann es sich in einer Ausführungsform um Siliciumoxid oder Siliciumnitrid handeln.
  • Wieder Bezug nehmend auf 1A, werden die Polysilicium-Gate-Zonen von dem Substrat entfernt, und über dem Substrat wird eine Maskenschicht derart gebildet, dass die dotierten Zonen durch entsprechende Öffnungen in der Maskenschicht hindurch frei liegen (104). In einer Ausführungsform kann der Teil 104 wie folgt durchgeführt werden. Auf Seitenflächen der Polysilicium-Gate-Zonen werden vertikale Abstandhalter gebildet (106). Bei den vertikalen Abstandhaltern kann es sich um Siliciumnitrid, Siliciumoxynitrid, Siliciumoxid oder ein anderes Material handeln; die vertikalen Abstandhalter und die Ätzstoppschicht müssen jedoch aus unterschiedlichen Materialien sein. Die vertikalen Abstandhalter können durch Abscheiden einer Schicht über dem Substrat und den Polysilicium-Gate-Zonen und anschließendes Ätzen der Schicht gebildet werden, so dass nur die Schicht auf den Seitenflächen der Polysilicium-Gate-Zonen zurückbleibt.
  • Ein Abschnitt der dotierten Zonen wird an jeder Seite der Abstandhalter durch Silicid ersetzt (108). Der Zweck des Silicids ist es, den Kontaktwiderstand zwischen der Source- und Drain-Zone des Transistors und einem anschließend gebildeten Kontakt zu verringern. Der Teil 108 kann darin bestehen, die frei liegenden dotierten Zonen zu ätzen und anschließend in den erzeugten Räumen Silicid abzuscheiden. Anschließend wird über dem Substrat und über den Polysilicium-Gate-Zonen die Maskenschicht gebildet (110), und der gebildete Transistor wird einer chemischmechanischen Planarisierung (CMP) unterzogen, um die Maskenschicht von den oberen Flächen der Polysilicium-Gate-Zonen zu entfernen (112). Bei der Maskenschicht kann es sich um Siliciumoxid oder Nitrid handeln. Die Polysilicium-Gate-Zonen und die Ätzstoppschicht werden anschließend entfernt (114).
  • 2B zeigt einen Abschnitt des Transistors 200 gemäß einer Ausführungsform der Erfindung, nachdem die Teile 106, 108 und 110 durchgeführt worden sind. Auf den Seitenflächen der Polysilicium-Gate-Zonen 208 und 210 sind vertikale Abstandhalter 212 gebildet worden. Abschnitte der p-dotierten Zone 204 und der n-dotierten Zone 206 an Seiten der Abstandhalter 212 sind durch Silicid ersetzt worden. Eine Maskenschicht 216, z.B. Nitrid, ist über dem Substrat 202 und den Polysilicium-Gate-Zonen 210 abgeschieden worden.
  • 2C zeigt einen Abschnitt des Transistors 200, nachdem die Teile 112 und 114 durchgeführt worden sind. Der Transistor 200 ist einer CMP unterzogen worden, um die Polysilicium-Gate-Zonen 210 frei zu legen, und die Polysilicium-Gate-Zonen 210 sind entfernt worden, z.B. durch Ätzen, bis die Ätzstoppschicht 211 erreicht worden ist. Wo die Polysilicium-Gate-Zonen 210 waren, werden die Öffnungen 218 und 220 gebildet. Die Öffnung 218 entspricht der p-dotierten Zone 204 und legt diese durch die Maskenschicht 216 hindurch frei, während die Öffnung 220 der n-dotierten Zone 206 entspricht und diese durch die Maskenschicht 216 hindurch frei legt. Die innerhalb der Öffnungen 218 und 220 frei liegende Ätzstoppschicht 211 wird entfernt, weil die Schicht 211 nicht mehr benötigt wird.
  • Wieder Bezug nehmend auf 1A, wird die Öffnung innerhalb der Maskenschicht, durch welche hindurch die n-dotierte Zone frei liegt, mit einer ersten temporären Schicht bedeckt (116). Anschließend wird auf den oberen und Seitenflächen der Maskenschicht und auf der oberen Fläche der p-dotierten Zone, die durch ihre entsprechende Öffnung hindurch frei liegt, eine erste Grenzschicht gebildet (118). Bei der Grenzschicht kann es sich um Siliciumoxid, Siliciumoxynitrid oder ein anderes Material handeln, erfindungsgemäß wird eine erste Grenzschicht abgeschieden, die Siliciumoxid oder Siliciumoxynitrid umfasst. Die Grenzschicht kann während eines Substratflächen-Behandlungsverfahrens, wie z.B. thermische Oxidation, Plasmanitridierung oder Abscheidung, gebildet werden. Anschließend wird auf der ersten Grenzschicht eine erste Schicht abgeschieden (119).
  • Die erste Schicht kann im Teil 119 über drei verschiedene Wege auf der ersten Grenzschicht abgeschieden werden. Erstens kann auf der ersten Grenzschicht eine Metall- oder Metalloxidschicht abgeschieden werden, gefolgt von einer High-k-Dielektrikumsschicht. Die Metall- oder Metalloxidschicht und die High-k-Schicht werden zusammen als die erste Schicht angesehen, die auf der ersten Grenzschicht abgeschieden wird. Bei der Metall- oder Metalloxidschicht kann es sich neben anderen Metallen und neben anderen Metalloxiden um Lanthan, Lutetium, Lanthanoxid oder Lutetiumoxid handeln, und bei der High-k-Dielektrikumsschicht kann es sich neben anderen High-k-Dielektrika um Hafniumoxid, Titanoxid oder Zirconiumoxid handeln.
  • Zweitens kann auf der ersten Grenzschicht eine High-k-Dielektrikumsschicht abgeschieden werden, gefolgt von einer Metall- oder Metalloxidschicht. Die High-k-Dielektrikumsschicht und die Metall- oder Metalloxidschicht werden zusammen als die erste Schicht angesehen, die auf der ersten Grenzschicht abgeschieden wird. Wie zuvor kann es sich bei der Metall- oder Metalloxidschicht neben anderen Metallen und neben anderen Metalloxiden um Lanthan, Lutetium, Lanthanoxid oder Lutetiumoxid handeln, und bei der High-k-Dielektrikumsschicht kann es sich neben anderen High-k-Dielektrika um Hafniumoxid, Titanoxid oder Zirconiumoxid handeln.
  • Drittens kann auf der ersten Grenzschicht eine Schicht eines High-k-Dielektrikumsmaterials abgeschieden werden, in welche Metall gemischt worden ist. Wie zuvor kann es sich bei dem Metall neben anderen Metallen um Lanthan oder Lutetium handeln, und bei der High-k-Dielektrikumsschicht, in welche das Metall gemischt wird, kann es sich neben anderen High-k-Dielektrika um Hafniumoxid, Titanoxid oder Zirconiumoxid handeln. Auf allen drei Wegen diffundiert das Metall in die erste Grenzschicht hinein.
  • Durch das Metall, welches in die erste Grenzschicht diffundiert, erhält die resultierende Halbleiter-Transistoreinheit eine niedrigere Schwellenspannung und eine dünnere Inversionsschicht. Es wurde herausgefunden, dass durch Abscheiden einer Metallschicht auf der ersten Grenzschicht oder durch Abscheiden einer Metalloxidschicht auf der ersten Grenzschicht das Metall in die Grenzschicht diffundiert und die metallimprägnierte Grenzschicht dafür verantwortlich ist, dass die Schwellenspannung und die Dicke der Inversionsschicht der Halbleitereinheit verringert werden.
  • 2D zeigt einen Abschnitt des Transistors 200, nachdem die Teile 116, 118 und 119 durchgeführt worden sind. Die Öffnung 220 wird mit einer ersten temporären Schicht 222 bedeckt, bei welcher es sich um Siliciumoxid handeln kann. Die Schicht 224 steht sowohl für die erste Grenzschicht als auch für die erste Schicht, die auf der ersten Grenzschicht abgeschieden wird. Somit weist die Schicht 224 die Grenzschicht mit hineindiffundiertem Metall sowie die High-k-Dielektrikumsschicht auf.
  • Bezug nehmend auf 1B, wird die erste temporäre Schicht entfernt (126), z.B. durch Ätzen, und die Öffnung innerhalb der Maskenschicht, durch welche hindurch die p-dotierte Zone frei liegt, wird mit einer zweiten temporären Schicht bedeckt (128). Anschließend wird auf den oberen und Seitenflächen der Maskenschicht und auf der oberen Fläche der n-dotierten Zone, die durch ihre entsprechende Öffnung hindurch frei liegt, eine zweite Grenzschicht abgeschieden (130). Die zweite Grenzschicht kann aus demselben Material und über denselben Weg gebildet werden wie die erste Grenzschicht, wie oben in Bezug auf den Teil 118 beschrieben worden ist. Anschließend wird auf der zweiten Grenzschicht eine zweite Schicht abgeschieden (132).
  • Die zweite Schicht kann im Teil 132 über einen beliebigen derselben drei verschiedenen Wege auf der zweiten Grenzschicht abgeschieden werden, wie die erste Schicht im Teil 119 auf der ersten Grenzschicht abgeschieden werden kann, wie oben beschrieben. Somit kann erstens eine Metall- oder Metalloxidschicht auf der zweiten Grenzschicht abgeschieden werden, gefolgt von einer High-k-Dielektrikumsschicht. Die Metall- oder Metalloxidschicht und die High-k-Schicht werden zusammen als die zweite Schicht angesehen, die auf der zweiten Grenzschicht abgeschieden wird. Bei der Metall- oder Metalloxidschicht kann es sich neben anderen Metallen und neben anderen Metalloxiden um Aluminium oder Aluminiumoxid handeln, und bei der High-k-Dielektrikumsschicht kann es sich neben anderen High-k-Dielektrika um Hafniumoxid, Titanoxid oder Zirconiumoxid handeln.
  • Zweitens kann eine High-k-Dielektrikumsschicht auf der zweiten Grenzschicht abgeschieden werden, gefolgt von einer Metall- oder Metalloxidschicht. Die High-k-Dielektrikumsschicht und die Metall- oder Metalloxidschicht werden zusammen als die zweite Schicht angesehen, die auf der zweiten Grenzschicht abgeschieden wird. Wie zuvor kann es sich bei der Metall- oder Metalloxidschicht neben anderen Metallen und neben anderen Metalloxiden um Aluminium oder Aluminiumoxid handeln, und bei der High-k-Dielektrikumsschicht kann es sich neben anderen High-k-Dielektrika um Hafniumoxid, Titanoxid oder Zirconiumoxid handeln.
  • Drittens kann auf der zweiten Grenzschicht eine Schicht eines High-k-Dielektrikumsmaterials abgeschieden werden, in welche Metall gemischt worden ist. Wie zuvor kann es sich bei dem Metall neben anderen Metallen um Aluminium handeln, und bei der High-k-Dielektrikumsschicht, in welche das Metall gemischt wird, kann es sich neben anderen High-k-Dielektrika um Hafniumoxid, Titanoxid oder Zirconiumoxid handeln. Auf allen drei Wegen diffundiert das Metall in die zweite Grenzschicht hinein.
  • Es sei angemerkt, dass sich das Metall, welches Teil der zweiten Schicht ist, die im Teil 132 auf der zweiten Grenzschicht abgeschieden wird, von dem Metall unterscheidet, welches Teil der ersten Schicht ist, die im Teil 119 auf der ersten Grenzschicht abgeschieden wird. Zum Beispiel kann es sich bei dem Metall, das auf der ersten Grenzschicht über der p-dotierten Zone abgeschieden wird, um Lanthan oder Lutetium handeln, während es sich bei dem Metall, das auf der zweiten Grenzschicht über der n-dotierten Zone abgeschieden wird, um Aluminium handeln kann. Dies liegt daran, dass der n-Feldeffekttransistor (n-FET) und der p-FET entgegengesetzte Ladungspolaritäten aufweisen müssen, um ihre Schwellenspannungen zu verringern.
  • 2E zeigt einen Abschnitt des Transistors 200, nachdem die Teile 126, 128, 130 und 132 durchgeführt worden sind. Die erste temporäre Schicht 222 ist entfernt worden, und die Öffnung 218 ist mit einer zweiten temporären Schicht 226 bedeckt worden, bei welcher es sich um Siliciumoxid handeln kann. Die Schicht 228 steht sowohl für die im Teil 130 abgeschiedene zweite Grenzschicht als auch für die zweite Schicht, die im Teil 132 auf der zweiten Grenzschicht abgeschieden wird. Somit weist die Schicht 228 die Grenzschicht mit hineindiffundiertem Metall sowie die High-k-Dielektrikumsschicht auf.
  • Wieder Bezug nehmend auf 1B, wird die zweite temporäre Schicht entfernt (140), und innerhalb der Öffnung über jeder dotierten Zone wird ein leitfähiger Stopfen gebildet (142). In einer Ausführungsform wird der leitfähige Stopfen innerhalb jeder Öffnung durch Abscheiden eines Austrittsarbeitsmetalls innerhalb jeder Öffnung (144) und anschließendes Abscheiden von Metall, z.B. Aluminium, über dem Austrittsarbeitsmetall (146) gebildet. Zwischen den Teilen 144 und 146 kann ein reaktives lonenätzen oder eine andere Art des Ätzens durchgeführt werden. Die Halbleiter-Transistoreinheit kann nach dem Teil 146 planarisiert werden, z.B. durch chemisch-mechanisches Polieren. Bei dem Austrittsarbeitsmetall kann es sich um Titannitrid handeln, und bei dem Metall, das über dem Austrittsarbeitsmetall abgeschieden wird, kann es sich um Aluminium handeln. Der Zweck des Austrittsarbeitsmetalls ist es, die Schwellenspannungen für den n-FET und den p-FET einzustellen. Die aus dem Austrittsarbeitsmetall resultierende Einstellung der Schwellenspannung erfolgt zusätzlich zu der Einstellung der Schwellenspannung, die aus der Metalldiffusion innerhalb der Grenzschichten resultiert.
  • Es sei angemerkt, dass aus den leitfähigen Stopfen zusammen mit den Grenzschichten und der ersten und zweiten Schicht, die auf den Grenzschichten abgeschieden werden, die Ersatz-Gate-Zonen der Halbleiter-Transistoreinheit aufgebaut werden, die durch das Verfahren 100 gebildet wird. Durch die Gegenwart des in die Grenzschichten diffundierten Metalls als ein Ergebnis des Abscheidens der ersten und zweiten Schicht auf den Grenzschichten wird die Halbleiter-Transistoreinheit mit bestimmten Eigenschaften versehen, wie oben beschrieben worden ist. Diese Eigenschaften sind namentlich eine verringerte Schwellenspannung und eine verringerte Inversionsschichtdicke.
  • 2F zeigt den Transistor 200, nachdem die Teile 140 und 142 durchgeführt worden sind. Die zweite temporäre Schicht 226 ist entfernt worden. Innerhalb der Öffnung 218 über der p-dotierten Zone 204 ist ein leitfähiger Stopfen 230 gebildet worden. In ähnlicher Weise ist innerhalb der Öffnung 220 über der n-dotierten Zone 206 ein leitfähiger Stopfen 232 gebildet worden.
  • Das Verfahren 100 ist so beschrieben worden, dass eine Halbleiter-Transistoreinheit hergestellt wird, welche zwei Metall-Ersatz-Gate-Zonen aufweist.

Claims (11)

  1. Verfahren zur Herstellung einer Halbleiter-Transistoreinheit mit einem n-Zonen- und einem p-Zonen-Transistor, aufweisend: - Entfernen einer ersten Polysilicium-Gate-Zone (208) über einer p-dotierten Zone (204) eines Substrats (202); - Entfernen einer zweiten Polysilicium-Gate-Zone (210) über einer n-dotierten Zone (206) des Substrats (202); - Bilden einer Maskenschicht (216) über dem Substrat, derart, dass die p-dotierte Zone durch eine erste Öffnung (218) und die n-dotierte Zone durch eine zweite Öffnung (220) innerhalb der Maskenschicht hindurch frei liegen; - Bedecken der zweiten Öffnung (220) innerhalb der Maskenschicht mit einer ersten temporären Schicht (222) nach dem Entfernen der ersten und zweiten Polysilicium-Gate-Zone (208, 210); - während die zweite Öffnung (220) innerhalb der Maskenschicht mit der ersten temporären Schicht (222) bedeckt ist, Abscheiden einer ersten Grenzschicht (224) auf oberen und Seitenflächen der Maskenschicht (216) und auf einer oberen Fläche der p-dotierten Zone, die durch die erste Öffnung (218) hindurch frei liegt, und Abscheiden einer ersten Schicht auf der ersten Grenzschicht (224), welche geeignet ist für eines oder mehreres aus: Verringern einer Schwellenspannung eines Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors; - Entfernen der ersten temporären Schicht (222); - Bedecken der ersten Öffnung (218) innerhalb der Maskenschicht (216) mit einer zweiten temporären Schicht (226); - während die erste Öffnung (218) innerhalb der Maskenschicht (216) mit der zweiten temporären Schicht (226) bedeckt ist, Abscheiden einer zweiten Grenzschicht (228) auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der n-dotierten Zone, die durch die zweite Öffnung (220) hindurch frei liegt, und Abscheiden einer zweiten Schicht auf der zweiten Grenzschicht (228), welche geeignet ist für eines oder mehreres aus: Verringern der Schwellenspannung des Transistors und Verringern der Dicke der Inversionsschicht des Transistors, wobei sich die zweite Schicht von der ersten Schicht unterscheidet; - Entfernen der zweiten temporären Schicht (226); und - Bilden eines leitfähigen Stopfens (230, 232) innerhalb jeder Öffnung der Maskenschicht, - wobei die erste Grenzschicht (224), die erste Schicht auf der ersten Grenzschicht und der leitfähige Stopfen (230) innerhalb der ersten Öffnung (218) eine erste Ersatz-Gate-Zone für die p-dotierte Zone des Transistors sind, - und wobei die zweite Grenzschicht (228), die zweite Schicht auf der zweiten Grenzschicht und der leitfähige Stopfen (232) innerhalb der zweiten Öffnung (220) eine zweite Ersatz-Gate-Zone für die n-dotierte Zone des Transistors sind, - wobei das Abscheiden der ersten Schicht auf der ersten Grenzschicht (224) aufweist: - Abscheiden einer Metallschicht oder einer Metalloxidschicht auf der ersten Grenzschicht, wobei das Metall aus der Metallschicht oder der Metalloxidschicht in die erste Grenzschicht diffundiert; und - Abscheiden einer High-k-Dielektrikumsschicht auf der Metallschicht oder der Metalloxidschicht, - wobei die erste Grenzschicht (224) Siliciumoxid oder Siliciumoxynitrid umfasst.
  2. Verfahren zur Herstellung einer Halbleiter-Transistoreinheit mit einem n-Zonen- und einem p-Zonen-Transistor, aufweisend: - Entfernen einer ersten Polysilicium-Gate-Zone (208) über einer p-dotierten Zone (204) eines Substrats (202); - Entfernen einer zweiten Polysilicium-Gate-Zone (210) über einer n-dotierten Zone (206) des Substrats (202); - Bilden einer Maskenschicht (216) über dem Substrat, derart, dass die p-dotierte Zone durch eine erste Öffnung (218) und die n-dotierte Zone durch eine zweite Öffnung (220) innerhalb der Maskenschicht hindurch frei liegen; - Bedecken der zweiten Öffnung (220) innerhalb der Maskenschicht mit einer ersten temporären Schicht (222) nach dem Entfernen der ersten und zweiten Polysilicium-Gate-Zone (208, 210); - während die zweite Öffnung (220) innerhalb der Maskenschicht mit der ersten temporären Schicht (222) bedeckt ist, Abscheiden einer ersten Grenzschicht (224) auf oberen und Seitenflächen der Maskenschicht (216) und auf einer oberen Fläche der p-dotierten Zone, die durch die erste Öffnung (218) hindurch frei liegt, und Abscheiden einer ersten Schicht auf der ersten Grenzschicht (224), welche geeignet ist für eines oder mehreres aus: Verringern einer Schwellenspannung eines Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors; - Entfernen der ersten temporären Schicht (222); - Bedecken der ersten Öffnung (218) innerhalb der Maskenschicht (216) mit einer zweiten temporären Schicht (226); - während die erste Öffnung (218) innerhalb der Maskenschicht (216) mit der zweiten temporären Schicht (226) bedeckt ist, Abscheiden einer zweiten Grenzschicht (228) auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der n-dotierten Zone, die durch die zweite Öffnung (220) hindurch frei liegt, und Abscheiden einer zweiten Schicht auf der zweiten Grenzschicht (228), welche geeignet ist für eines oder mehreres aus: Verringern der Schwellenspannung des Transistors und Verringern der Dicke der Inversionsschicht des Transistors, wobei sich die zweite Schicht von der ersten Schicht unterscheidet; - Entfernen der zweiten temporären Schicht (226); und - Bilden eines leitfähigen Stopfens (230, 232) innerhalb jeder Öffnung der Maskenschicht, - wobei die erste Grenzschicht (224), die erste Schicht auf der ersten Grenzschicht und der leitfähige Stopfen (230) innerhalb der ersten Öffnung (218) eine erste Ersatz-Gate-Zone für die p-dotierte Zone des Transistors sind, - und wobei die zweite Grenzschicht (228), die zweite Schicht auf der zweiten Grenzschicht und der leitfähige Stopfen (232) innerhalb der zweiten Öffnung (220) eine zweite Ersatz-Gate-Zone für die n-dotierte Zone des Transistors sind, - wobei das Abscheiden der ersten Schicht auf der ersten Grenzschicht (224) aufweist: - Abscheiden einer High-k-Dielektrikumsschicht auf der ersten Grenzschicht; und - Abscheiden einer Metallschicht oder einer Metalloxidschicht auf der High-k-Dielektrikumsschicht, wobei das Metall aus der Metallschicht oder der Metalloxidschicht in die erste Grenzschicht diffundiert, - wobei die erste Grenzschicht (224) Siliciumoxid oder Siliciumoxynitrid umfasst.
  3. Verfahren zur Herstellung einer Halbleiter-Transistoreinheit mit einem n-Zonen- und einem p-Zonen-Transistor, aufweisend: - Entfernen einer ersten Polysilicium-Gate-Zone (208) über einer p-dotierten Zone (204) eines Substrats (202); - Entfernen einer zweiten Polysilicium-Gate-Zone (210) über einer n-dotierten Zone (206) des Substrats (202); - Bilden einer Maskenschicht (216) über dem Substrat, derart, dass die p-dotierte Zone durch eine erste Öffnung (218) und die n-dotierte Zone durch eine zweite Öffnung (220) innerhalb der Maskenschicht hindurch frei liegen; - Bedecken der zweiten Öffnung (220) innerhalb der Maskenschicht mit einer ersten temporären Schicht (222) nach dem Entfernen der ersten und zweiten Polysilicium-Gate-Zone (208, 210); - während die zweite Öffnung (220) innerhalb der Maskenschicht mit der ersten temporären Schicht (222) bedeckt ist, Abscheiden einer ersten Grenzschicht (224) auf oberen und Seitenflächen der Maskenschicht (216) und auf einer oberen Fläche der p-dotierten Zone, die durch die erste Öffnung (218) hindurch frei liegt, und Abscheiden einer ersten Schicht auf der ersten Grenzschicht (224), welche geeignet ist für eines oder mehreres aus: Verringern einer Schwellenspannung eines Transistors und Verringern einer Dicke einer Inversionsschicht des Transistors; - Entfernen der ersten temporären Schicht (222); - Bedecken der ersten Öffnung (218) innerhalb der Maskenschicht (216) mit einer zweiten temporären Schicht (226); - während die erste Öffnung (218) innerhalb der Maskenschicht (216) mit der zweiten temporären Schicht (226) bedeckt ist, Abscheiden einer zweiten Grenzschicht (228) auf oberen und Seitenflächen der Maskenschicht und auf einer oberen Fläche der n-dotierten Zone, die durch die zweite Öffnung (220) hindurch frei liegt, und Abscheiden einer zweiten Schicht auf der zweiten Grenzschicht (228), welche geeignet ist für eines oder mehreres aus: Verringern der Schwellenspannung des Transistors und Verringern der Dicke der Inversionsschicht des Transistors, wobei sich die zweite Schicht von der ersten Schicht unterscheidet; - Entfernen der zweiten temporären Schicht (226); und - Bilden eines leitfähigen Stopfens (230, 232) innerhalb jeder Öffnung der Maskenschicht, - wobei die erste Grenzschicht (224), die erste Schicht auf der ersten Grenzschicht und der leitfähige Stopfen (230) innerhalb der ersten Öffnung (218) eine erste Ersatz-Gate-Zone für die p-dotierte Zone des Transistors sind, - und wobei die zweite Grenzschicht (228), die zweite Schicht auf der zweiten Grenzschicht und der leitfähige Stopfen (232) innerhalb der zweiten Öffnung (220) eine zweite Ersatz-Gate-Zone für die n-dotierte Zone des Transistors sind, - wobei das Abscheiden der ersten Schicht auf der ersten Grenzschicht (224) aufweist: - Abscheiden einer High-k-Dielektrikumsschicht, in welche Metall gemischt worden ist, auf der ersten Grenzschicht; - wobei das Metall in die erste Grenzschicht diffundiert, - wobei die erste Grenzschicht (224) Siliciumoxid oder Siliciumoxynitrid umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden des leitfähigen Stopfens innerhalb der ersten und/oder zweiten Öffnung (218, 220) der Maskenschicht (216) aufweist: - Abscheiden eines Austrittsarbeitsmetalls innerhalb der ersten und/oder zweiten Öffnung der Maskenschicht; und - Abscheiden eines zweiten Metalls über dem Austrittsarbeitsmetall innerhalb der ersten und/oder zweiten Öffnung der Maskenschicht.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Schicht Aluminium aufweist und die zweite Schicht eines aus Lanthan und Lutetium aufweist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das Abscheiden der zweiten Schicht auf der zweiten Grenzschicht (228) aufweist: - Abscheiden einer Metallschicht oder einer Metalloxidschicht auf der zweiten Grenzschicht, wobei das Metall aus der Metallschicht oder der Metalloxidschicht in die zweite Grenzschicht diffundiert; und - Abscheiden einer High-k-Dielektrikumsschicht auf der Metallschicht oder der Metalloxidschicht.
  7. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Abscheiden der zweiten Schicht auf der zweiten Grenzschicht (228) aufweist: - Abscheiden einer High-k-Dielektrikumsschicht auf der zweiten Grenzschicht; und - Abscheiden einer Metallschicht oder einer Metalloxidschicht auf der High-k-Dielektrikumsschicht, wobei das Metall aus der Metallschicht oder der Metalloxidschicht in die zweite Grenzschicht diffundiert.
  8. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Abscheiden der zweiten Schicht auf der zweiten Grenzschicht (228) aufweist: - Abscheiden einer High-k-Dielektrikumsschicht, in welche Metall gemischt worden ist, auf der zweiten Grenzschicht; - wobei das Metall in die zweite Grenzschicht diffundiert.
  9. Verfahren nach Anspruch 4, aufweisend: - Bilden vertikaler Abstandhalter (212) auf Seitenflächen der Polysilicium-Gate-Zonen (208, 210) über den dotierten Zonen; - Ersetzen eines Abschnitts der dotierten Zone an einer Seite jedes vertikalen Abstandhalters, beginnend an der oberen Fläche der dotierten Zone, durch Silicid (214); - Bilden der Maskenschicht (216) über dem Substrat und über den Polysilicium-Gate-Zonen, wobei die Maskenschicht Nitrid aufweist; - Ätzen der Maskenschicht, um die Polysilicium-Gate-Zonen freizulegen.
  10. Verfahren nach einem der Ansprüche 6 oder 7, soweit auf Anspruch 1 oder 2 rückbezogen, - wobei die Metallschicht der zweiten Schicht eine Aluminiumschicht, die Metallschicht der ersten Schicht eine aus einer Lutetiumschicht und einer Lanthanschicht ist, die Metalloxidschicht der zweiten Schicht eine Aluminiumoxidschicht, die Metalloxidschicht der ersten Schicht eine aus einer Lutetiumoxidschicht und einer Lanthanoxidschicht ist und die High-k-Dielektrikumsschicht eine aus einer Hafniumoxidschicht, einer Titanoxidschicht und einer Zirconiumoxidschicht ist.
  11. Verfahren nach einem der vorangehenden Ansprüche, - wobei das Material der High-k-Dielektrikumsschicht eines aus einem Hafniumoxid, Titanoxid und Zirconiumoxid ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8653602B2 (en) * 2010-09-11 2014-02-18 International Business Machines Corporation Transistor having replacement metal gate and process for fabricating the same
US20130256802A1 (en) * 2012-03-27 2013-10-03 International Business Machines Corporation Replacement Gate With Reduced Gate Leakage Current
KR20140034347A (ko) * 2012-08-31 2014-03-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8659077B1 (en) 2012-09-13 2014-02-25 International Business Machines Corporation Multi-layer work function metal replacement gate
US8835237B2 (en) 2012-11-07 2014-09-16 International Business Machines Corporation Robust replacement gate integration
CN103854985B (zh) * 2012-12-03 2016-06-29 中国科学院微电子研究所 一种后栅工艺假栅的制造方法和后栅工艺假栅
KR102066851B1 (ko) 2013-02-25 2020-02-11 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9397100B2 (en) * 2013-12-29 2016-07-19 Texas Instruments Incorporated Hybrid high-k first and high-k last replacement gate process
US9515164B2 (en) 2014-03-06 2016-12-06 International Business Machines Corporation Methods and structure to form high K metal gate stack with single work-function metal
US9330938B2 (en) 2014-07-24 2016-05-03 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme
US10170373B2 (en) 2014-09-24 2019-01-01 Globalfoundries Inc. Methods for making robust replacement metal gates and multi-threshold devices in a soft mask integration scheme
US9418995B2 (en) 2014-10-14 2016-08-16 Globalfoundries Inc. Method and structure for transistors using gate stack dopants with minimal nitrogen penetration
US10062618B2 (en) 2015-05-26 2018-08-28 GlobalFoundries, Inc. Method and structure for formation of replacement metal gate field effect transistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090085175A1 (en) * 2007-09-28 2009-04-02 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
DE102007046849A1 (de) * 2007-09-29 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
US20090114995A1 (en) * 2007-11-05 2009-05-07 Masamichi Suzuki Complementary semiconductor device and method of manufacturing the same
US20090166749A1 (en) * 2007-12-28 2009-07-02 Reika Ichihara Semiconductor device and method for manufacturing the same
US20100133622A1 (en) * 2008-11-28 2010-06-03 Nec Electronics Corporation Semiconductor device including MOSFET with controlled threshold voltage, and manufacturing method of the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174282A (ja) 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
US6033963A (en) * 1999-08-30 2000-03-07 Taiwan Semiconductor Manufacturing Company Method of forming a metal gate for CMOS devices using a replacement gate process
JP2001093888A (ja) * 1999-09-27 2001-04-06 Toshiba Corp 半導体装置の製造方法
JP2001284466A (ja) 2000-03-29 2001-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6664154B1 (en) 2002-06-28 2003-12-16 Advanced Micro Devices, Inc. Method of using amorphous carbon film as a sacrificial layer in replacement gate integration processes
US6645818B1 (en) * 2002-11-13 2003-11-11 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal gate for N- and P-FETs
JP3793190B2 (ja) * 2003-09-19 2006-07-05 株式会社東芝 半導体装置の製造方法
US7390709B2 (en) 2004-09-08 2008-06-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
US7902058B2 (en) * 2004-09-29 2011-03-08 Intel Corporation Inducing strain in the channels of metal gate transistors
US7242055B2 (en) 2004-11-15 2007-07-10 International Business Machines Corporation Nitrogen-containing field effect transistor gate stack containing a threshold voltage control layer formed via deposition of a metal oxide
US7229873B2 (en) * 2005-08-10 2007-06-12 Texas Instruments Incorporated Process for manufacturing dual work function metal gates in a microelectronics device
US7436034B2 (en) 2005-12-19 2008-10-14 International Business Machines Corporation Metal oxynitride as a pFET material
JP4282691B2 (ja) * 2006-06-07 2009-06-24 株式会社東芝 半導体装置
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法
US7795097B2 (en) 2007-11-20 2010-09-14 Texas Instruments Incorporated Semiconductor device manufactured by removing sidewalls during replacement gate integration scheme
US7892911B2 (en) 2008-01-10 2011-02-22 Applied Materials, Inc. Metal gate electrodes for replacement gate integration scheme
US20090189201A1 (en) 2008-01-24 2009-07-30 Chorng-Ping Chang Inward dielectric spacers for replacement gate integration scheme
EP2112686B1 (de) 2008-04-22 2011-10-12 Imec Verfahren zur Herstellung eines Halbleiterbauelements mit dualer Austrittsarbeit-Funktion
US8643113B2 (en) 2008-11-21 2014-02-04 Texas Instruments Incorporated Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer
JP2010161308A (ja) * 2009-01-09 2010-07-22 Toshiba Corp 半導体装置およびその製造方法
JP5275056B2 (ja) 2009-01-21 2013-08-28 株式会社東芝 半導体装置の製造方法及び半導体装置
DE102009006802B3 (de) 2009-01-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren und Halbleiterbauelement mit Einstellung der Austrittsarbeit in einer Gateelektrodenstruktur mit großem ε nach der Transistorherstellung unter Anwendung von Lanthanum
US8653602B2 (en) * 2010-09-11 2014-02-18 International Business Machines Corporation Transistor having replacement metal gate and process for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090085175A1 (en) * 2007-09-28 2009-04-02 Tokyo Electron Limited Semiconductor device containing a buried threshold voltage adjustment layer and method of forming
DE102007046849A1 (de) * 2007-09-29 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
US20090114995A1 (en) * 2007-11-05 2009-05-07 Masamichi Suzuki Complementary semiconductor device and method of manufacturing the same
US20090166749A1 (en) * 2007-12-28 2009-07-02 Reika Ichihara Semiconductor device and method for manufacturing the same
US20100133622A1 (en) * 2008-11-28 2010-06-03 Nec Electronics Corporation Semiconductor device including MOSFET with controlled threshold voltage, and manufacturing method of the same

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