JP2000164867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 浅い接合とシリサイド領域とを有する半導体
装置の製造方法に関し、高いアニール温度を必要とする
要求と、低いアニール温度を必要とする要求とを同時に
満足させることのできる半導体装置の製造方法を提供す
ることである。 【解決手段】 シリコン基板の表面上に絶縁ゲート電極
構造を覆って、エッチング特性の異なる２種類の材料の
膜を積層し、上側の膜を異方的にエッチングし、側壁ス
ペーサを形成する。シリコン基板表面内に不純物をイオ
ン注入し、第１のレベルまで十分活性化する。側壁スペ
ーサをマスクとして下側の膜を除去し、その上にシリサ
イド化可能な金属の膜を形成し、第１シリサイド反応を
行う。絶縁ゲート電極構造を露出させ、シリコン基板表
面内に不純物を浅くイオン注入し、第１のレベルより低
い第２のレベルまで活性化すると共に、シリサイドの第
２シリサイド反応を行う。
装置の製造方法に関し、高いアニール温度を必要とする
要求と、低いアニール温度を必要とする要求とを同時に
満足させることのできる半導体装置の製造方法を提供す
ることである。 【解決手段】 シリコン基板の表面上に絶縁ゲート電極
構造を覆って、エッチング特性の異なる２種類の材料の
膜を積層し、上側の膜を異方的にエッチングし、側壁ス
ペーサを形成する。シリコン基板表面内に不純物をイオ
ン注入し、第１のレベルまで十分活性化する。側壁スペ
ーサをマスクとして下側の膜を除去し、その上にシリサ
イド化可能な金属の膜を形成し、第１シリサイド反応を
行う。絶縁ゲート電極構造を露出させ、シリコン基板表
面内に不純物を浅くイオン注入し、第１のレベルより低
い第２のレベルまで活性化すると共に、シリサイドの第
２シリサイド反応を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に浅い接合とシリサイド領域とを有する
半導体装置の製造方法に関する。
方法に関し、特に浅い接合とシリサイド領域とを有する
半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置は、構成素子を微細
化することによって高集積化、高性能化してきた。半導
体集積回路装置の多くはＭＯＳトランジスタを含み、特
にＣＭＯＳトランジスタを含む。集積度が増すにつれ、
ＭＯＳトランジスタのドレイン近傍での電界集中が顕著
になり、信頼性が劣化する傾向がある。電界集中を緩和
するためには、以下に説明するようなＬＤＤ（ライトリ
ードープトドレイン）構造を有するＭＯＳトランジスタ
を採用している。
化することによって高集積化、高性能化してきた。半導
体集積回路装置の多くはＭＯＳトランジスタを含み、特
にＣＭＯＳトランジスタを含む。集積度が増すにつれ、
ＭＯＳトランジスタのドレイン近傍での電界集中が顕著
になり、信頼性が劣化する傾向がある。電界集中を緩和
するためには、以下に説明するようなＬＤＤ（ライトリ
ードープトドレイン）構造を有するＭＯＳトランジスタ
を採用している。
【０００３】まず、シリコン基板上に絶縁ゲート電極構
造を形成し、このゲート電極をマスクとしてＬＤＤ領域
用の軽く浅い不純物注入を行う。その後、絶縁ゲート電
極を覆ってシリコン基板表面上に絶縁膜を形成し、異方
性エッチングを行うことによってゲート電極側壁上の側
壁スペーサを形成する。絶縁ゲート電極構造および側壁
スペーサをマスクとし、高不純物濃度のイオン注入を行
い、高濃度ソース／ドレイン領域を形成する。
造を形成し、このゲート電極をマスクとしてＬＤＤ領域
用の軽く浅い不純物注入を行う。その後、絶縁ゲート電
極を覆ってシリコン基板表面上に絶縁膜を形成し、異方
性エッチングを行うことによってゲート電極側壁上の側
壁スペーサを形成する。絶縁ゲート電極構造および側壁
スペーサをマスクとし、高不純物濃度のイオン注入を行
い、高濃度ソース／ドレイン領域を形成する。
【０００４】２回のイオン注入を行った後、活性化アニ
ール処理を行い、イオン注入した不純物を活性化する。
このような工程により、ＬＤＤ構造のＭＯＳトランジス
タが形成される。ＣＭＯＳトランジスタを形成する場合
には、ｎチャネルトランジスタとｐチャネルトランジス
タとをレジストマスク等で分離し、イオン注入工程をそ
れぞれ独立に行う。
ール処理を行い、イオン注入した不純物を活性化する。
このような工程により、ＬＤＤ構造のＭＯＳトランジス
タが形成される。ＣＭＯＳトランジスタを形成する場合
には、ｎチャネルトランジスタとｐチャネルトランジス
タとをレジストマスク等で分離し、イオン注入工程をそ
れぞれ独立に行う。
【０００５】トランジスタの高性能化のためには、ゲー
ト電極内での空乏化を抑制し、ソ−ス／ドレイン領域の
抵抗を低くし、ソ−ス／ドレイン領域およびゲート電極
に対するコンタクト抵抗を低減することが望まれる。こ
れらを実現するためには、不純物を添加するイオン注入
工程の後、高いアニール温度で不純物を活性化すること
が有効である。
ト電極内での空乏化を抑制し、ソ−ス／ドレイン領域の
抵抗を低くし、ソ−ス／ドレイン領域およびゲート電極
に対するコンタクト抵抗を低減することが望まれる。こ
れらを実現するためには、不純物を添加するイオン注入
工程の後、高いアニール温度で不純物を活性化すること
が有効である。
【０００６】短チャネル効果を抑制するためには、ＬＤ
Ｄ構造の低い不純物濃度を有する領域を浅く形成し、表
面から浅い深さにｐｎ接合を形成することが望まれる。
このためには、イオン注入後の不純物の拡散を抑えるこ
とが必要である。不純物拡散を抑えるためには、不純物
活性化のためのアニール温度を下げることが必要であ
る。
Ｄ構造の低い不純物濃度を有する領域を浅く形成し、表
面から浅い深さにｐｎ接合を形成することが望まれる。
このためには、イオン注入後の不純物の拡散を抑えるこ
とが必要である。不純物拡散を抑えるためには、不純物
活性化のためのアニール温度を下げることが必要であ
る。
【０００７】前者の要求に対してはアニール温度を高く
することが望まれ、後者の要求のためには不純物活性化
のためのアニール温度を低くすることが望まれる。
することが望まれ、後者の要求のためには不純物活性化
のためのアニール温度を低くすることが望まれる。
【０００８】
【発明が解決しようとする課題】ＭＯＳトランジスタの
基本的性能を改善するためには、不純物をイオン注入し
た後のアニール温度を高くし、不純物を十分活性化する
ことが要求され、短チャネル効果を抑制するためにはＬ
ＤＤ領域の低い不純物濃度の領域を浅く形成するため、
不純物の打ち込み深さを浅くすると共に、不純物活性化
のためのアニール温度も下げ、拡散を抑制することが望
まれる。
基本的性能を改善するためには、不純物をイオン注入し
た後のアニール温度を高くし、不純物を十分活性化する
ことが要求され、短チャネル効果を抑制するためにはＬ
ＤＤ領域の低い不純物濃度の領域を浅く形成するため、
不純物の打ち込み深さを浅くすると共に、不純物活性化
のためのアニール温度も下げ、拡散を抑制することが望
まれる。
【０００９】本発明の目的は、高いアニール温度を必要
とする要求と、低いアニール温度を必要とする要求とを
同時に満足させることのできる半導体装置の製造方法を
提供することである。
とする要求と、低いアニール温度を必要とする要求とを
同時に満足させることのできる半導体装置の製造方法を
提供することである。
【００１０】本発明の他の目的は、浅いｐｎ接合を有す
るＬＤＤ領域を形成し、かつ主要領域の低抵抗化を可能
とするＭＯＳトランジスタを含む半導体装置の製造方法
を提供することである。
るＬＤＤ領域を形成し、かつ主要領域の低抵抗化を可能
とするＭＯＳトランジスタを含む半導体装置の製造方法
を提供することである。
【００１１】
【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）シリコン基板の表面上に絶縁ゲート電極構造
を形成する工程と、（ｂ）前記絶縁ゲート電極構造を覆
って、前記シリコン基板表面上にエッチング特性の異な
る２種類以上の材料の膜を積層する工程と、（ｃ）前記
２種類以上の材料の膜を異方的にエッチングし、少なく
とも１種類の材料の膜は前記絶縁ゲート電極構造と前記
シリコン基板を覆った状態で、残りの膜は前記ゲート電
極構造側側壁上にのみ残る側壁スペーサを形成する工程
と、（ｄ）前記絶縁ゲート電極構造および前記側壁スペ
ーサをマスクとして前記シリコン基板表面内に不純物を
イオン注入する工程と、（ｅ）前記イオン注入した不純
物を第１のレベルまで活性化する工程と、（ｆ）前記側
壁スペーサをマスクとして前記少なくとも１種類の材料
の膜を除去し、前記ゲート電極構造頂面と前記シリコン
基板表面の一部を露出する工程と、（ｇ）前記露出した
シリコン基板表面および絶縁ゲート電極構造を覆ってシ
リコン基板表面上にシリサイド化可能な金属の膜を形成
する工程と、（ｈ）前記金属の膜と前記シリコン基板表
面との間に第１シリサイド反応を生じさせる工程と、
（ｉ）前記金属膜の未反応部分、その下の前記少なくと
も１種類の膜を除去する工程と、（ｊ）前記絶縁ゲート
電極構造をマスクとして前記シリコン基板表面内に不純
物を浅くイオン注入する工程と、（ｋ）前記浅くイオン
注入した不純物を前記第１のレベルより低い第２のレベ
ルまで活性化すると共に、前記第１シリサイド反応した
シリサイドの第２シリサイド反応を行う工程とを含む半
導体装置の製造方法が提供される。
ば、（ａ）シリコン基板の表面上に絶縁ゲート電極構造
を形成する工程と、（ｂ）前記絶縁ゲート電極構造を覆
って、前記シリコン基板表面上にエッチング特性の異な
る２種類以上の材料の膜を積層する工程と、（ｃ）前記
２種類以上の材料の膜を異方的にエッチングし、少なく
とも１種類の材料の膜は前記絶縁ゲート電極構造と前記
シリコン基板を覆った状態で、残りの膜は前記ゲート電
極構造側側壁上にのみ残る側壁スペーサを形成する工程
と、（ｄ）前記絶縁ゲート電極構造および前記側壁スペ
ーサをマスクとして前記シリコン基板表面内に不純物を
イオン注入する工程と、（ｅ）前記イオン注入した不純
物を第１のレベルまで活性化する工程と、（ｆ）前記側
壁スペーサをマスクとして前記少なくとも１種類の材料
の膜を除去し、前記ゲート電極構造頂面と前記シリコン
基板表面の一部を露出する工程と、（ｇ）前記露出した
シリコン基板表面および絶縁ゲート電極構造を覆ってシ
リコン基板表面上にシリサイド化可能な金属の膜を形成
する工程と、（ｈ）前記金属の膜と前記シリコン基板表
面との間に第１シリサイド反応を生じさせる工程と、
（ｉ）前記金属膜の未反応部分、その下の前記少なくと
も１種類の膜を除去する工程と、（ｊ）前記絶縁ゲート
電極構造をマスクとして前記シリコン基板表面内に不純
物を浅くイオン注入する工程と、（ｋ）前記浅くイオン
注入した不純物を前記第１のレベルより低い第２のレベ
ルまで活性化すると共に、前記第１シリサイド反応した
シリサイドの第２シリサイド反応を行う工程とを含む半
導体装置の製造方法が提供される。
【００１２】ＬＤＤ構造の高い不純物濃度を有する領域
を始めに形成し、ＬＤＤ構造の低い不純物濃度を有する
領域を後に形成する。高い不純物濃度の領域は、高いア
ニール温度で活性化し、主要領域の低抵抗化を実現す
る。低い不純物濃度の領域は後に形成し、低い温度で活
性化することにより、ｐｎ接合が深く移動することを防
止する。
を始めに形成し、ＬＤＤ構造の低い不純物濃度を有する
領域を後に形成する。高い不純物濃度の領域は、高いア
ニール温度で活性化し、主要領域の低抵抗化を実現す
る。低い不純物濃度の領域は後に形成し、低い温度で活
性化することにより、ｐｎ接合が深く移動することを防
止する。
【００１３】浅いｐｎ接合の形成のための活性化処理
を、シリサイド化反応の熱処理と合わせて行うことによ
り、簡単な工程で浅いｐｎ接合とシリサイド化領域とを
同時に形成することができる。
を、シリサイド化反応の熱処理と合わせて行うことによ
り、簡単な工程で浅いｐｎ接合とシリサイド化領域とを
同時に形成することができる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００１５】図１（Ａ）に示すように、シリコン基板１
１の表面上に熱酸化により、例えば厚さ３ｎｍのゲート
酸化膜１２を形成し、このゲート酸化膜１２の上にポリ
シリコン層１３を例えば厚さ約２００ｎｍ、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）に
よって堆積する。ポリシリコン層１３の上にレジスト膜
を塗布し、露光現像することによってレジストパターン
Ｒを形成する。レジストパターンＲは、ゲート電極構造
に対応する形状を有する。
１の表面上に熱酸化により、例えば厚さ３ｎｍのゲート
酸化膜１２を形成し、このゲート酸化膜１２の上にポリ
シリコン層１３を例えば厚さ約２００ｎｍ、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）に
よって堆積する。ポリシリコン層１３の上にレジスト膜
を塗布し、露光現像することによってレジストパターン
Ｒを形成する。レジストパターンＲは、ゲート電極構造
に対応する形状を有する。
【００１６】図１（Ｂ）に示すように、公知の反応性イ
オンエッチング（ＲＩＥ）を用い、レジストパターンＲ
をエッチングマスクとしてその下のポリシリコン層１３
を異方的にエッチングし、ゲート電極１３ａをパターニ
ングする。さらに、必要に応じてその下のゲート絶縁膜
１２もパターニングし、ゲート絶縁膜１２ａを残す。エ
ッチング後、レジストマスクＲは除去する。
オンエッチング（ＲＩＥ）を用い、レジストパターンＲ
をエッチングマスクとしてその下のポリシリコン層１３
を異方的にエッチングし、ゲート電極１３ａをパターニ
ングする。さらに、必要に応じてその下のゲート絶縁膜
１２もパターニングし、ゲート絶縁膜１２ａを残す。エ
ッチング後、レジストマスクＲは除去する。
【００１７】図１（Ｃ）に示すように、パターニングし
たゲート電極１３ａを覆うように、シリコン基板１１表
面上に、エッチストップ層として機能するＴｉＮ膜１４
を厚さ約２０ｎｍ堆積し、その上に側壁スペーサを形成
するための絶縁膜、例えばＣＶＤにより形成した酸化シ
リコン膜１５を厚さ約１００ｎｍ堆積する。
たゲート電極１３ａを覆うように、シリコン基板１１表
面上に、エッチストップ層として機能するＴｉＮ膜１４
を厚さ約２０ｎｍ堆積し、その上に側壁スペーサを形成
するための絶縁膜、例えばＣＶＤにより形成した酸化シ
リコン膜１５を厚さ約１００ｎｍ堆積する。
【００１８】なお、ここで基板上に形成した２種類の膜
１４、１５は、エッチング特性が異なる材料で形成され
ることが重要である。エッチング工程において上部に形
成した膜１５をエッチングする際、下部の膜１４がエッ
チングストッパとして機能し、露出されてもエッチング
されず残ることが望ましい。ＴｉＮとＳｉＯ2 は、この
好適な組み合わせの代表例である。なお、２種類の材料
の組み合わせはこの例に限らず、例えば酸化膜と窒化膜
の組み合わせ等でも良い。３種類以上の材料の膜を積層
してもよい。この場合は、上部の少なくとも１種類の材
料の膜をエッチングする時、残りの少なくとも１種類の
材料の膜がエッチングストッパとして機能することが望
ましい。
１４、１５は、エッチング特性が異なる材料で形成され
ることが重要である。エッチング工程において上部に形
成した膜１５をエッチングする際、下部の膜１４がエッ
チングストッパとして機能し、露出されてもエッチング
されず残ることが望ましい。ＴｉＮとＳｉＯ2 は、この
好適な組み合わせの代表例である。なお、２種類の材料
の組み合わせはこの例に限らず、例えば酸化膜と窒化膜
の組み合わせ等でも良い。３種類以上の材料の膜を積層
してもよい。この場合は、上部の少なくとも１種類の材
料の膜をエッチングする時、残りの少なくとも１種類の
材料の膜がエッチングストッパとして機能することが望
ましい。
【００１９】図１（Ｄ）に示すように、シリコン酸化膜
１５に対しＲＩＥによる異方性エッチングを行う。ＲＩ
Ｅにより、平坦部上のシリコン酸化膜がエッチングされ
た時、図に示すようにゲート電極１３ａ側壁上のシリコ
ン酸化膜１５ａが残る。この時、ゲート電極１３ａ上の
ＴｉＮ膜１４及び側壁スペーサ１５ａよりも離れた領域
のＴｉＮ膜１４が露出される。
１５に対しＲＩＥによる異方性エッチングを行う。ＲＩ
Ｅにより、平坦部上のシリコン酸化膜がエッチングされ
た時、図に示すようにゲート電極１３ａ側壁上のシリコ
ン酸化膜１５ａが残る。この時、ゲート電極１３ａ上の
ＴｉＮ膜１４及び側壁スペーサ１５ａよりも離れた領域
のＴｉＮ膜１４が露出される。
【００２０】たとえば、ＣＦ4 ＋ＣＨＦ3 ＋Ａｒをエッ
チングガスとしてＳｉＯ2 膜１５を異方性エッチングす
る場合、ＴｉＮ膜１４はほとんどエッチングされない。
このため、ＳｉＯ2 膜１５が除去された後もシリコン表
面は露出せず、ＴｉＮ膜１４によって覆われている。
チングガスとしてＳｉＯ2 膜１５を異方性エッチングす
る場合、ＴｉＮ膜１４はほとんどエッチングされない。
このため、ＳｉＯ2 膜１５が除去された後もシリコン表
面は露出せず、ＴｉＮ膜１４によって覆われている。
【００２１】図１（Ｅ）に示すように、ゲート電極１３
ａ、ゲート電極の側壁上のＴｉＮ膜１４および側壁スペ
ーサ１５ａをマスクとし、不純物をイオン注入し、シリ
コン基板１１表面内に不純物添加領域１６を形成する。
この時、ゲート電極１３ａにも同時に不純物が添加され
る。
ａ、ゲート電極の側壁上のＴｉＮ膜１４および側壁スペ
ーサ１５ａをマスクとし、不純物をイオン注入し、シリ
コン基板１１表面内に不純物添加領域１６を形成する。
この時、ゲート電極１３ａにも同時に不純物が添加され
る。
【００２２】ｎチャネルＭＯＳトランジスタを形成する
場合は、例えばＡｓを加速エネルギ４０ｋｅＶ、ドーズ
量１×１０15ｃｍ-2でイオン注入し、ｐチャネルＭＯＳ
トランンジスタを形成する場合は、例えばボロンＢを加
速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオ
ン注入する。シリコン基板１１内に形成される不純物添
加領域１６は、側壁スペーサ１５ａの外側に形成され
る。なお、注入された不純物の１部は、側壁スペーサ１
５ａ端部下にも分布する。
場合は、例えばＡｓを加速エネルギ４０ｋｅＶ、ドーズ
量１×１０15ｃｍ-2でイオン注入し、ｐチャネルＭＯＳ
トランンジスタを形成する場合は、例えばボロンＢを加
速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオ
ン注入する。シリコン基板１１内に形成される不純物添
加領域１６は、側壁スペーサ１５ａの外側に形成され
る。なお、注入された不純物の１部は、側壁スペーサ１
５ａ端部下にも分布する。
【００２３】図１（Ｆ）に示すように、イオン注入の
後、例えばラピッドサーマルアニール（ＲＴＡ）によ
り、基板を１０５０℃、１０秒間加熱し、イオン注入し
た不純物を十分活性化する。不純物を十分活性化させる
ためには、１０００℃以上のアニール温度を選択するこ
とが望ましい。この熱処理により、シリコン基板１１中
の不純物添加領域１６は、拡散して１６ａとなる。この
不純物添加領域１６ａがソ−ス／ドレインの高不純物濃
度領域を構成する。
後、例えばラピッドサーマルアニール（ＲＴＡ）によ
り、基板を１０５０℃、１０秒間加熱し、イオン注入し
た不純物を十分活性化する。不純物を十分活性化させる
ためには、１０００℃以上のアニール温度を選択するこ
とが望ましい。この熱処理により、シリコン基板１１中
の不純物添加領域１６は、拡散して１６ａとなる。この
不純物添加領域１６ａがソ−ス／ドレインの高不純物濃
度領域を構成する。
【００２４】なお、ゲート電極１３ａ中に添加された不
純物も活性化され、低抵抗のゲート電極を構成する。十
分不純物が添加されたゲート電極は、電圧を印加しても
空乏層を生じる程度が少なく、チャネル領域を効率的に
制御する所望の特性を発揮する。
純物も活性化され、低抵抗のゲート電極を構成する。十
分不純物が添加されたゲート電極は、電圧を印加しても
空乏層を生じる程度が少なく、チャネル領域を効率的に
制御する所望の特性を発揮する。
【００２５】不純物活性化のためのアニール後、側壁ス
ペーサ１５ａに覆われず、露出しているＴｉＮ膜１４を
硫酸等を用いて除去する。ポリシリコンのゲート電極１
３ａの上面および高濃度不純物添加領域１６ａの主要部
表面が露出される。その後、必要に応じ側壁スペーサ１
５ａを希弗酸等を用いて除去する。なお、側壁スペーサ
の除去は、この段階で行わず、後に行ってもよい。いず
れの場合にも、側壁スペーサ１５ａに覆われていた部分
のＴｉＮ膜１４ａは、残ってサリサイド工程用のマスク
を構成する。
ペーサ１５ａに覆われず、露出しているＴｉＮ膜１４を
硫酸等を用いて除去する。ポリシリコンのゲート電極１
３ａの上面および高濃度不純物添加領域１６ａの主要部
表面が露出される。その後、必要に応じ側壁スペーサ１
５ａを希弗酸等を用いて除去する。なお、側壁スペーサ
の除去は、この段階で行わず、後に行ってもよい。いず
れの場合にも、側壁スペーサ１５ａに覆われていた部分
のＴｉＮ膜１４ａは、残ってサリサイド工程用のマスク
を構成する。
【００２６】図２（Ａ）に示すように、露出されたシリ
コン基板表面およびゲート電極頂面を覆うように、シリ
コン基板表面上に例えば厚さ約１０ｎｍのＣｏ膜１７を
堆積し、その上に保護用のＴｉＮ膜１９を堆積する。Ｃ
ｏ膜１７は、不純物添加領域１６ａの表面およびゲート
電極１３ａの頂面上に直接接触する。
コン基板表面およびゲート電極頂面を覆うように、シリ
コン基板表面上に例えば厚さ約１０ｎｍのＣｏ膜１７を
堆積し、その上に保護用のＴｉＮ膜１９を堆積する。Ｃ
ｏ膜１７は、不純物添加領域１６ａの表面およびゲート
電極１３ａの頂面上に直接接触する。
【００２７】図２（Ｂ）に示すように、第１シリサイド
化反応のための熱処理を行う。この熱処理は、例えば５
００℃で行う。ＣｏとＳｉが反応し、Ｃｏシリサイドを
形成するが、ＣｏＳｉ2 は形成しない条件で行うことが
好ましい。第１シリサイド化反応により、ソース／ドレ
インの高不純物濃度領域１６ａ上にＣｏシリサイド層１
８ａが形成され、ゲート電極１３ａ頂面上にＣｏシリサ
イド層１８ｂが形成される。
化反応のための熱処理を行う。この熱処理は、例えば５
００℃で行う。ＣｏとＳｉが反応し、Ｃｏシリサイドを
形成するが、ＣｏＳｉ2 は形成しない条件で行うことが
好ましい。第１シリサイド化反応により、ソース／ドレ
インの高不純物濃度領域１６ａ上にＣｏシリサイド層１
８ａが形成され、ゲート電極１３ａ頂面上にＣｏシリサ
イド層１８ｂが形成される。
【００２８】図４は、第１シリサイド化反応のための好
ましい熱処理条件の領域を示す。図中横軸は１次熱処理
温度を示し、縦軸は１次熱処理時間を示す。図中、直線
ｙ１は、 ｙ１＝３．０２×１０13×ｅｘｐ（−１．６４ｅＶ／ｋ
Ｔ） で表される直線であり、直線ｙ２は ｙ２＝１．８２×１０15ｅｘｐ（−２．１９ｅＶ／ｋ
Ｔ） で表される直線である。これら２本の直線に挟まれた領
域が好適な熱処理条件の領域である。さらに、最適の熱
処理条件は直線ｙ０、 ｙ０＝２．８７×１０14×ｅｘｐ（−１．９１ｅＶ／ｋ
Ｔ） である。
ましい熱処理条件の領域を示す。図中横軸は１次熱処理
温度を示し、縦軸は１次熱処理時間を示す。図中、直線
ｙ１は、 ｙ１＝３．０２×１０13×ｅｘｐ（−１．６４ｅＶ／ｋ
Ｔ） で表される直線であり、直線ｙ２は ｙ２＝１．８２×１０15ｅｘｐ（−２．１９ｅＶ／ｋ
Ｔ） で表される直線である。これら２本の直線に挟まれた領
域が好適な熱処理条件の領域である。さらに、最適の熱
処理条件は直線ｙ０、 ｙ０＝２．８７×１０14×ｅｘｐ（−１．９１ｅＶ／ｋ
Ｔ） である。
【００２９】直線ｙ１よりも低温、短時間の熱処理の場
合、シリサイドが形成されてもそのシリサイドは未反応
Ｃｏ除去用の酸に溶解し易い。又、直線ｙ２よりも高
温、長時間の処理の場合、形成されたシリサイドが横方
向に成長し、寸法精度を劣化させる傾向がある。従っ
て、直線ｙ１とｙ２に挟まれた領域が好適な熱処理条件
であり、さらに直線ｙ０の周辺が最も好ましい熱処理条
件を示す。このような熱処理によれば、ＣｏがＣｏシリ
サイドとなるが、この時ＣｏＳｉ2 はほとんど形成され
ない。
合、シリサイドが形成されてもそのシリサイドは未反応
Ｃｏ除去用の酸に溶解し易い。又、直線ｙ２よりも高
温、長時間の処理の場合、形成されたシリサイドが横方
向に成長し、寸法精度を劣化させる傾向がある。従っ
て、直線ｙ１とｙ２に挟まれた領域が好適な熱処理条件
であり、さらに直線ｙ０の周辺が最も好ましい熱処理条
件を示す。このような熱処理によれば、ＣｏがＣｏシリ
サイドとなるが、この時ＣｏＳｉ2 はほとんど形成され
ない。
【００３０】図２（Ｃ）に示すように、第１シリサイド
化反応の後、ＴｉＮ膜１９、未反応Ｃｏ膜１７を硫酸に
より除去する。この時、シリサイド領域を画定するため
のサリサイドマスクとして用いられたＴｉＮ膜１４ａも
同時に除去される。
化反応の後、ＴｉＮ膜１９、未反応Ｃｏ膜１７を硫酸に
より除去する。この時、シリサイド領域を画定するため
のサリサイドマスクとして用いられたＴｉＮ膜１４ａも
同時に除去される。
【００３１】なお、側壁スペーサとして用いたＳｉＯ2
膜１５ａを図１（Ｆ）の工程で除去しなかった場合に
は、この工程においてＳｉＯ2 膜１５ａが露出した段階
で希弗酸等を用いて除去してもよい。ＳｉＯ2 膜１５ａ
下のＴｉＮ膜１４ａは硫酸で除去できる。
膜１５ａを図１（Ｆ）の工程で除去しなかった場合に
は、この工程においてＳｉＯ2 膜１５ａが露出した段階
で希弗酸等を用いて除去してもよい。ＳｉＯ2 膜１５ａ
下のＴｉＮ膜１４ａは硫酸で除去できる。
【００３２】図２（Ｄ）に示すように、露出されたゲー
ト電極をマスクとし、ＬＤＤ構造の低濃度領域を形成す
るためのイオン注入を行う。例えば、ｎチャネルＭＯＳ
トランジスタの場合は、Ａｓを加速エネルギ５ｋｅＶ、
ドーズ量１×１０13ｃｍ-2でイオン注入する。ｐチャネ
ルＭＯＳトランジスタの場合は、例えばデカボロンを加
速エネルギ５ｋｅＶ、ドーズ量１×１０13ｃｍ-2、また
はＢＦ2 を加速エネルギ１ｋｅＶ、ドーズ量１×１０13
ｃｍ-2でイオン注入する。イオンの加速エネルギを５ｋ
ｅＶ以下に抑えて、打込深さを浅くすることが好まし
い。
ト電極をマスクとし、ＬＤＤ構造の低濃度領域を形成す
るためのイオン注入を行う。例えば、ｎチャネルＭＯＳ
トランジスタの場合は、Ａｓを加速エネルギ５ｋｅＶ、
ドーズ量１×１０13ｃｍ-2でイオン注入する。ｐチャネ
ルＭＯＳトランジスタの場合は、例えばデカボロンを加
速エネルギ５ｋｅＶ、ドーズ量１×１０13ｃｍ-2、また
はＢＦ2 を加速エネルギ１ｋｅＶ、ドーズ量１×１０13
ｃｍ-2でイオン注入する。イオンの加速エネルギを５ｋ
ｅＶ以下に抑えて、打込深さを浅くすることが好まし
い。
【００３３】このイオン注入により、高濃度ソ−ス／ド
レイン領域１６ａよりゲート電極側に、低濃度の不純物
添加領域２１が浅く形成される。なお、既に高濃度で不
純物を添加された領域にも、同一のイオン注入が行われ
るが、相対的なドーズ量が少ないため実質的影響は与え
ない。
レイン領域１６ａよりゲート電極側に、低濃度の不純物
添加領域２１が浅く形成される。なお、既に高濃度で不
純物を添加された領域にも、同一のイオン注入が行われ
るが、相対的なドーズ量が少ないため実質的影響は与え
ない。
【００３４】図２（Ｅ）に示すように、イオン注入した
不純物を活性化し、低濃度領域２１ａを形成する。この
活性化処理は、図１（Ｆ）に示す活性化処理と比べ低温
で行う。例えば、９００℃で１０秒間の熱処理を行う。
不純物を活性化し、低濃度領域２１ａを形成する。この
活性化処理は、図１（Ｆ）に示す活性化処理と比べ低温
で行う。例えば、９００℃で１０秒間の熱処理を行う。
【００３５】この熱処理は、イオン注入した不純物をあ
る程度活性化させるが、不純物を実質的に拡散させない
ように条件を選択することが望ましい。不純物を実質的
に拡散させないためには、加熱温度を９５０℃以下にに
選択することが望ましい。
る程度活性化させるが、不純物を実質的に拡散させない
ように条件を選択することが望ましい。不純物を実質的
に拡散させないためには、加熱温度を９５０℃以下にに
選択することが望ましい。
【００３６】低温アニールにより、高濃度のソ−ス／ド
レイン領域１６ａとゲート電極１３ａ直下のチャネル領
域との間に低濃度のＬＤＤ領域２１ａが浅く形成され、
電界緩和に有効に作用し、ＭＯＳトランジスタの高性能
を保障する。この低温アニールは、不純物を活性化させ
ると共にシリサイド層１８ａ、１８ｂの第２シリサイド
反応を生じさせる。第２シリサイド反応はＣｏシリサイ
ドをＣｏＳｉ2 に変化させる。
レイン領域１６ａとゲート電極１３ａ直下のチャネル領
域との間に低濃度のＬＤＤ領域２１ａが浅く形成され、
電界緩和に有効に作用し、ＭＯＳトランジスタの高性能
を保障する。この低温アニールは、不純物を活性化させ
ると共にシリサイド層１８ａ、１８ｂの第２シリサイド
反応を生じさせる。第２シリサイド反応はＣｏシリサイ
ドをＣｏＳｉ2 に変化させる。
【００３７】なお、第２シリサイド化反応のための熱処
理は、所定に条件化で行うことが望ましい。第２シリサ
イド化反応の熱処理を低温で行うと、ｐｎ接合のリーク
電流が低減せず、適温で行うとリーク電流が低減する
が、さらに高温で行うと再びリーク電流が増大する。低
温におけるリーク電流の発生源はスパイクに起因するも
のと考えられる。また、高温のリーク電流の原因は、一
旦形成されたシリサイドからＣｏが再び拡散することに
起因するものと考えられる。
理は、所定に条件化で行うことが望ましい。第２シリサ
イド化反応の熱処理を低温で行うと、ｐｎ接合のリーク
電流が低減せず、適温で行うとリーク電流が低減する
が、さらに高温で行うと再びリーク電流が増大する。低
温におけるリーク電流の発生源はスパイクに起因するも
のと考えられる。また、高温のリーク電流の原因は、一
旦形成されたシリサイドからＣｏが再び拡散することに
起因するものと考えられる。
【００３８】図５は、第２シリサイド化反応の好適な条
件を示す。縦軸はアニール時間を示し、横軸はアニール
温度を示す。
件を示す。縦軸はアニール時間を示し、横軸はアニール
温度を示す。
【００３９】最適条件ＯＴは、 １００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋＴ） ．．．．（１） 境界条件Ｂ１は、 １００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋ（Ｔ＋５０）） ．．．．（２） 境界条件Ｂ２は、 １００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋ（Ｔ＋５０）） ．．．．（３） と表すことができる。
【００４０】第２シリサイド化反応のための熱処理は、
最適条件ＯＴの上下各５０度以内の領域である直線Ｂ１
とＢ２の間の領域で行うことが好ましく、直線ＯＴの周
辺で行うことが最も好ましい。
最適条件ＯＴの上下各５０度以内の領域である直線Ｂ１
とＢ２の間の領域で行うことが好ましく、直線ＯＴの周
辺で行うことが最も好ましい。
【００４１】図２（Ｆ）に示すように、形成されたＭＯ
Ｓトランジスタを覆って層間絶縁膜２３を形成し、層間
絶縁膜２３を貫通する接続孔２４を選択的に形成する。
層間絶縁膜２３上に配線層を堆積し、パターニングする
ことにより必要な電極および配線２５を形成する。
Ｓトランジスタを覆って層間絶縁膜２３を形成し、層間
絶縁膜２３を貫通する接続孔２４を選択的に形成する。
層間絶縁膜２３上に配線層を堆積し、パターニングする
ことにより必要な電極および配線２５を形成する。
【００４２】なお、層間絶縁膜２３としては、シリコン
酸化膜、ホスホシリケートガラス（ＰＳＧ）、ボロホス
ホシリケートガラス（ＢＰＳＧ）、スピンオングラス
（ＳＯＧ）等を用いることができる。電極および配線２
５としては、例えばＴｉ層、ＴｉＮ層、Ａｌ合金層の積
層を用いることができる。
酸化膜、ホスホシリケートガラス（ＰＳＧ）、ボロホス
ホシリケートガラス（ＢＰＳＧ）、スピンオングラス
（ＳＯＧ）等を用いることができる。電極および配線２
５としては、例えばＴｉ層、ＴｉＮ層、Ａｌ合金層の積
層を用いることができる。
【００４３】以上説明した実施例においては、側壁スペ
ーサをゲート電極の側壁全面に形成したが、より高さの
低い側壁スペーサを形成し、ゲート電極の抵抗をさらに
低減することもできる。以下、この実施例を図３を参照
して説明する。
ーサをゲート電極の側壁全面に形成したが、より高さの
低い側壁スペーサを形成し、ゲート電極の抵抗をさらに
低減することもできる。以下、この実施例を図３を参照
して説明する。
【００４４】図３（Ａ）に示すように、図１（Ｅ）まで
の工程を行い、さらにＲＩＥを続け、ＳｉＯ2 膜１５を
さらにエッチングし、ゲート電極１３ａの頂面よりも下
の位置までエッチングする。すなわち、ゲート電極１３
ａは、その頂面および側壁上部においてはＴｉＮ膜１４
のみによって覆われる形状となる。
の工程を行い、さらにＲＩＥを続け、ＳｉＯ2 膜１５を
さらにエッチングし、ゲート電極１３ａの頂面よりも下
の位置までエッチングする。すなわち、ゲート電極１３
ａは、その頂面および側壁上部においてはＴｉＮ膜１４
のみによって覆われる形状となる。
【００４５】図３（Ｂ）に示すように、ゲート電極１３
ａおよびその側壁上のＴｉＮ膜１４および側壁スペーサ
１５ｂをマスクとして用い、図１（Ｅ）同様のイオン注
入を行い、不純物添加領域１６を形成すると共に、ゲー
ト電極１３ａに不純物を添加する。
ａおよびその側壁上のＴｉＮ膜１４および側壁スペーサ
１５ｂをマスクとして用い、図１（Ｅ）同様のイオン注
入を行い、不純物添加領域１６を形成すると共に、ゲー
ト電極１３ａに不純物を添加する。
【００４６】イオン注入後、不純物を活性化するための
熱処理を行い、基板１１内にソ−ス／ドレイン領域を形
成する高濃度不純物濃度領域１６ａを形成し、同時にゲ
ート電極１３ａ内の不純物も活性化する。その後、側壁
スペーサ１５ｂに覆われず、露出している領域のＴｉＮ
膜１４を硫酸などにより除去し、ＴｉＮパターン１４ｂ
をパターニングする。さらに、側壁スペーサ１５ｂを希
弗酸等により除去する。残されたＴｉＮパターン１４ｂ
は、サリサイド工程のためのマスクとして機能する。
熱処理を行い、基板１１内にソ−ス／ドレイン領域を形
成する高濃度不純物濃度領域１６ａを形成し、同時にゲ
ート電極１３ａ内の不純物も活性化する。その後、側壁
スペーサ１５ｂに覆われず、露出している領域のＴｉＮ
膜１４を硫酸などにより除去し、ＴｉＮパターン１４ｂ
をパターニングする。さらに、側壁スペーサ１５ｂを希
弗酸等により除去する。残されたＴｉＮパターン１４ｂ
は、サリサイド工程のためのマスクとして機能する。
【００４７】図３（Ｄ）に示すように、ゲート電極１３
ａ、ＴｉＮパターン１４ｂを覆うように基板表面上にＣ
ｏ膜１７および保護用のＴｉＮ膜１９を堆積する。
ａ、ＴｉＮパターン１４ｂを覆うように基板表面上にＣ
ｏ膜１７および保護用のＴｉＮ膜１９を堆積する。
【００４８】図３（Ｅ）に示すように、第１シリサイド
化反応のための熱処理を上述と同様の条件で行う。本実
施例においては、Ｃｏ膜１７が、ゲート電極１３ａの上
面のみならず側壁上部にも直接接触しているため、ゲー
ト電極１３ａの頂部から側壁上部にわたってシリサイド
膜１８ｃが形成される。ソ−ス／ドレイン領域１６ａ上
のシリサイド膜１８ａは前述の実施例と同様である。
化反応のための熱処理を上述と同様の条件で行う。本実
施例においては、Ｃｏ膜１７が、ゲート電極１３ａの上
面のみならず側壁上部にも直接接触しているため、ゲー
ト電極１３ａの頂部から側壁上部にわたってシリサイド
膜１８ｃが形成される。ソ−ス／ドレイン領域１６ａ上
のシリサイド膜１８ａは前述の実施例と同様である。
【００４９】図３（Ｆ）に示すように、ＴｉＮ膜１９、
未反応Ｃｏ膜１７、およびマスクとして用いたＴｉＮパ
ターン１４ｂを硫酸により除去する。その後、ゲート電
極をマスクとし、低不純物濃度のイオン注入を行い、Ｌ
ＤＤ構造の低不純物濃度領域２１ａを形成する。
未反応Ｃｏ膜１７、およびマスクとして用いたＴｉＮパ
ターン１４ｂを硫酸により除去する。その後、ゲート電
極をマスクとし、低不純物濃度のイオン注入を行い、Ｌ
ＤＤ構造の低不純物濃度領域２１ａを形成する。
【００５０】イオン注入後、低不純物濃度領域２１ａの
不純物の活性化と、第２シリサイド化反応のための熱処
理を同一のアニール工程により行う。第２シリサイド化
反応の好適条件は、上述の実施例と同様である。
不純物の活性化と、第２シリサイド化反応のための熱処
理を同一のアニール工程により行う。第２シリサイド化
反応の好適条件は、上述の実施例と同様である。
【００５１】このように形成されたＭＯＳトランジスタ
は、種々の半導体集積回路装置に用いることができる。
は、種々の半導体集積回路装置に用いることができる。
【００５２】図６（Ａ）、（Ｂ）は、集積回路装置の１
例としてＳＲＡＭ素子を示す。図６（Ａ）、図６（Ｂ）
は、ＳＲＡＭセルの等価回路と、半導体ウエハ上の平面
構造の一例を示す。
例としてＳＲＡＭ素子を示す。図６（Ａ）、図６（Ｂ）
は、ＳＲＡＭセルの等価回路と、半導体ウエハ上の平面
構造の一例を示す。
【００５３】図６（Ａ）において、ｐチャネルＭＯＳト
ランジスタＱｐ１とｎチャネルＭＯＳトランジスタＱｎ
１とは直列に接続され、第１のインバータ回路ＩＮＶ１
を構成する。
ランジスタＱｐ１とｎチャネルＭＯＳトランジスタＱｎ
１とは直列に接続され、第１のインバータ回路ＩＮＶ１
を構成する。
【００５４】同様に、ｐチャネルＭＯＳトランジスタＱ
ｐ２とｎチャネルＭＯＳトランジスタＱｎ２とは直列に
接続され、第２のインバータ回路ＩＮＶ２を構成する。
これらのインバータ回路ＩＮＶ１、ＩＮＶ２は並列に接
続され、電源電圧ＶDDとＶSSの間に接続される。第１の
インバータ回路ＩＮＶ１の出力点は、第２のインバータ
回路のゲート電極に接続され、同様、第２のインバータ
回路ＩＮＶ２の出力点は、第１のインバータ回路ＩＮＶ
１のゲート電極に接続されている。
ｐ２とｎチャネルＭＯＳトランジスタＱｎ２とは直列に
接続され、第２のインバータ回路ＩＮＶ２を構成する。
これらのインバータ回路ＩＮＶ１、ＩＮＶ２は並列に接
続され、電源電圧ＶDDとＶSSの間に接続される。第１の
インバータ回路ＩＮＶ１の出力点は、第２のインバータ
回路のゲート電極に接続され、同様、第２のインバータ
回路ＩＮＶ２の出力点は、第１のインバータ回路ＩＮＶ
１のゲート電極に接続されている。
【００５５】さらに、インバータ回路ＩＮＶ１の出力点
とビット線−Ｄとの間には、ｎチャネルＭＯＳトランジ
スタＱｎ３のトランスファゲートが接続され、同様、イ
ンバータ回路ＩＮＶ２の出力点とビット線Ｄとの間には
ｎチャネルＭＯＳトランジスタＱｎ４からなるトランス
ファゲートが接続されている。これらトランスファゲー
トトランジスタＱｎ３とＱｎ４のゲート電極は、ワード
線ＷＬに接続されている。なお、各インバータ回路ＩＮ
Ｖの負荷となるロードトランジスタＱｐは、それぞれ高
抵抗素子に置換することもできる。
とビット線−Ｄとの間には、ｎチャネルＭＯＳトランジ
スタＱｎ３のトランスファゲートが接続され、同様、イ
ンバータ回路ＩＮＶ２の出力点とビット線Ｄとの間には
ｎチャネルＭＯＳトランジスタＱｎ４からなるトランス
ファゲートが接続されている。これらトランスファゲー
トトランジスタＱｎ３とＱｎ４のゲート電極は、ワード
線ＷＬに接続されている。なお、各インバータ回路ＩＮ
Ｖの負荷となるロードトランジスタＱｐは、それぞれ高
抵抗素子に置換することもできる。
【００５６】図６（Ｂ）は、図６（Ａ）に示すようなＳ
ＲＡＭ回路を実現するウエハ平面構造の例を示す。半導
体ウエハ表面上には活性領域Ａ１、Ａ２が形成され、そ
れらの周囲はフィールド酸化膜ＦＯＸによって取り囲ま
れている。なお、図中、一点鎖線で囲んだ領域が１つの
ＳＲＡＭセルを構成する。縦方向には、交互に向きを反
転したＳＲＡＭセルが配置されており、電源配線ＶDD、
ＶSSを共通に使用する。また、横方向には同一構造のＳ
ＲＡＭが並列に配置されている。
ＲＡＭ回路を実現するウエハ平面構造の例を示す。半導
体ウエハ表面上には活性領域Ａ１、Ａ２が形成され、そ
れらの周囲はフィールド酸化膜ＦＯＸによって取り囲ま
れている。なお、図中、一点鎖線で囲んだ領域が１つの
ＳＲＡＭセルを構成する。縦方向には、交互に向きを反
転したＳＲＡＭセルが配置されており、電源配線ＶDD、
ＶSSを共通に使用する。また、横方向には同一構造のＳ
ＲＡＭが並列に配置されている。
【００５７】ゲート電極Ｇ１、Ｇ２は、活性領域Ａ１を
横断し、さらに活性領域Ａ２の一部をも横断している。
活性領域Ａ１のゲート電極Ｇ１下の部分にｐチャネルＭ
ＯＳトランジスタＱｐ１が形成され、活性領域Ａ１のゲ
ート電極Ｇ２下の部分に他のｐチャネルＭＯＳトランジ
スタＱｐ２が形成されている。また、活性領域Ａ２のゲ
ート電極Ｇ１下の部分にｎチャネルＭＯＳトランジスタ
Ｑｎ１が形成され、ゲート電極Ｇ２下の部分に他のｎチ
ャネルＭＯＳトランジスタＱｎ２が形成されている。
横断し、さらに活性領域Ａ２の一部をも横断している。
活性領域Ａ１のゲート電極Ｇ１下の部分にｐチャネルＭ
ＯＳトランジスタＱｐ１が形成され、活性領域Ａ１のゲ
ート電極Ｇ２下の部分に他のｐチャネルＭＯＳトランジ
スタＱｐ２が形成されている。また、活性領域Ａ２のゲ
ート電極Ｇ１下の部分にｎチャネルＭＯＳトランジスタ
Ｑｎ１が形成され、ゲート電極Ｇ２下の部分に他のｎチ
ャネルＭＯＳトランジスタＱｎ２が形成されている。
【００５８】さらに、活性領域Ａ２の下方には他のゲー
ト電極Ｇ３が横方向に延在して形成され、その下方にｎ
チャネルトランスファゲートトランジスタＱｎ３、Ｑｎ
４を形成している。なお、このゲート電極Ｇ３は、図６
（Ａ）におけるワード線ＷＬも構成する。
ト電極Ｇ３が横方向に延在して形成され、その下方にｎ
チャネルトランスファゲートトランジスタＱｎ３、Ｑｎ
４を形成している。なお、このゲート電極Ｇ３は、図６
（Ａ）におけるワード線ＷＬも構成する。
【００５９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
ＬＤＤ用の浅いｐｎ接合を実現し、ドレイン近傍の電界
緩和を実現すると共に、高不純物濃度のソ−ス／ドレイ
ン領域およびゲート電極とこれらに低抵抗で接続される
シリサイド層を実現し、高性能のＭＯＳトランジスタを
提供することができる。
ＬＤＤ用の浅いｐｎ接合を実現し、ドレイン近傍の電界
緩和を実現すると共に、高不純物濃度のソ−ス／ドレイ
ン領域およびゲート電極とこれらに低抵抗で接続される
シリサイド層を実現し、高性能のＭＯＳトランジスタを
提供することができる。
【図１】本発明の実施例による半導体装置の製造方法の
主要工程を説明するためのシリコン基板の断面図であ
る。
主要工程を説明するためのシリコン基板の断面図であ
る。
【図２】本発明の実施例による半導体装置の製造方法の
主要工程を説明するためのシリコン基板の断面図であ
る。
主要工程を説明するためのシリコン基板の断面図であ
る。
【図３】本発明の他の実施例による半導体装置の製造方
法の主要工程を説明するためのシリコン基板の断面図で
ある。
法の主要工程を説明するためのシリコン基板の断面図で
ある。
【図４】第１シリサイド化反応の好適条件を示すグラフ
である。
である。
【図５】第２シリサイド化反応の好適条件を示すグラフ
である。
である。
【図６】本発明を利用して実現することのできる半導体
装置の例を示す等価回路図および平面図である。
装置の例を示す等価回路図および平面図である。
１１ シリコン基板 １２ ゲート絶縁膜 １３ ポリシリコン層 １４ ＴｉＮ膜 １５ ＳｉＯ2 膜 １６ 高濃度不純物添加領域 １７ Ｃｏ膜 １９ ＴｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8244 27/11 Ｆターム(参考） 4M104 AA01 BB20 CC01 CC05 DD84 GG09 HH16 5F040 DA10 DC01 EC07 EC13 EF02 EH07 FB01 FB04 FC19 FC22 5F048 AB01 BA01 BB05 BB08 BB12 BC06 BF06 DA30 5F083 BS05 BS07 BS08 GA02 JA35 JA53 PR09 PR29 PR34 PR36
Claims (13)
- 【請求項１】 （ａ）シリコン基板の表面上に絶縁ゲー
ト電極構造を形成する工程と、 （ｂ）前記絶縁ゲート電極構造を覆って、前記シリコン
基板表面上にエッチング特性の異なる２種類以上の材料
の膜を積層する工程と、 （ｃ）前記２種類以上の材料の膜を異方的にエッチング
し、少なくとも１種類の材料の膜は前記絶縁ゲート電極
構造と前記シリコン基板を覆った状態で、残りの膜は前
記ゲート電極構造側側壁上にのみ残る側壁スペーサを形
成する工程と、 （ｄ）前記絶縁ゲート電極構造および前記側壁スペーサ
をマスクとして前記シリコン基板表面内に不純物をイオ
ン注入する工程と、 （ｅ）前記イオン注入した不純物を第１のレベルまで活
性化する工程と、 （ｆ）前記側壁スペーサをマスクとして前記少なくとも
１種類の材料の膜を除去し、前記ゲート電極構造の頂面
と前記シリコン基板表面の一部を露出する工程と、 （ｇ）前記露出したシリコン基板表面および絶縁ゲート
電極構造を覆ってシリコン基板表面上にシリサイド化可
能な金属の膜を形成する工程と、 （ｈ）前記金属の膜と前記シリコン基板表面との間に第
１シリサイド反応を生じさせる工程と、 （ｉ）前記金属膜の未反応部分、その下の前記少なくと
も１種類の膜を除去する工程と、 （ｊ）前記絶縁ゲート電極構造をマスクとして前記シリ
コン基板表面内に不純物を浅くイオン注入する工程と、 （ｋ）前記浅くイオン注入した不純物を前記第１のレベ
ルより低い第２のレベルまで活性化すると共に、前記第
１シリサイド反応したシリサイドの第２シリサイド反応
を行う工程とを含む半導体装置の製造方法。 - 【請求項２】 さらに、（ｌ）前記工程（ｆ）と前記工
程（ｊ）の間に前記側壁スペーサを除去する工程を含む
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記絶縁ゲート電極構造が、前記シリコ
ン基板表面上に形成されたゲート絶縁膜とその上に形成
されたシリコン層を含み、前記工程（ｆ）が前記シリコ
ン層の少なくとも頂面を露出し、前記工程（ｈ）が前記
金属の膜と前記シリコン層との間でも第１シリサイド反
応を生じさせる請求項１または２記載の半導体装置の製
造方法。 - 【請求項４】 前記工程（ｃ）が前記残りの膜を前記ゲ
ート電極構造の側壁上部からも除去する工程であり、前
記工程（ｆ）が、前記シリコン層の頂面と共に側面の上
部を露出する請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記工程（ｋ）が、前記工程（ｈ）より
も低温で行われる請求項１〜４のいずれかに記載の半導
体装置の製造方法。 - 【請求項６】 前記少なくとも１種類の材料の膜がＴｉ
Ｎで形成されている請求項１〜５のいずれかに記載の半
導体装置の製造方法。 - 【請求項７】 前記残りの膜がシリコン酸化物の膜を含
む請求項１〜６のいずれかに記載の半導体装置の製造方
法。 - 【請求項８】 前記工程（ｊ）が、ＢＦ2 またはデカボ
ランを不純物源として用いる請求項１〜７のいずれかに
記載の半導体装置の製造方法。 - 【請求項９】 前記工程（ｊ）が、加速エネルギ５ｋｅ
Ｖ以下で行われる請求項８記載の半導体装置の製造方
法。 - 【請求項１０】 前記シリサイド化可能な金属がＣｏ、
Ｔｉ、Ｐｔ、Ｎｉ、Ｗ、またはこれらの組み合わせであ
る請求項１〜９のいずれかに記載の半導体装置の製造方
法。 - 【請求項１１】 前記工程（ｅ）が１０００℃以上の温
度で行なわれ、前記工程（ｋ）が９５０℃以下の温度で
行なわれる請求項１〜１０のいずれかに記載の半導体装
置の製造方法。 - 【請求項１２】 前記シリサイド化可能な金属がＣｏで
あり、前記工程（ｈ）がＣｏをＣｏＳｉ2 でないＣｏシ
リサイドに反応させる工程であり、温度をＴ0Ｋ、時間
をｔ秒とした時、 ｙ＝１０4 ／ｔがｙ２≦ｙ≦ｙ１、 ただし、ｙ１＝３．０２×１０13×ｅｘｐ〔−１．６４
ｅＶ／ｋＴ〕、ｙ２＝１．８２×１０15×ｅｘｐ〔−
２．１９ｅＶ／ｋＴ〕、ｋはボルツマン定数、を満たす
条件で行われる請求項１〜１１のいずれかに記載の半導
体装置の製造方法。 - 【請求項１３】 前記工程（ｋ）が、 温度をＴ°Ｋ、時間をｔ秒とした時、１００００／ｔ＝
１．１×１０14ｅｘｐ（−２．６５／ＫＴ）を中心に±
５０℃の温度範囲内で表される第２の条件下で前記Ｓｉ
基板を加熱し、前記ＣｏシリサイドをＣｏＳｉ2 に変換
する請求項１２記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34011498A JP4109364B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置の製造方法 |
| US09/450,507 US6340617B1 (en) | 1998-11-30 | 1999-11-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34011498A JP4109364B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000164867A true JP2000164867A (ja) | 2000-06-16 |
| JP2000164867A5 JP2000164867A5 (ja) | 2005-11-04 |
| JP4109364B2 JP4109364B2 (ja) | 2008-07-02 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34011498A Expired - Fee Related JP4109364B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置の製造方法 |
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| US (1) | US6340617B1 (ja) |
| JP (1) | JP4109364B2 (ja) |
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|---|---|---|---|---|
| JP2006339289A (ja) * | 2005-05-31 | 2006-12-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法およびｍｏｓ電界効果トランジスタ |
| JP2009283586A (ja) * | 2008-05-21 | 2009-12-03 | Renesas Technology Corp | 半導体装置の製造方法 |
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| KR100399357B1 (ko) * | 2001-03-19 | 2003-09-26 | 삼성전자주식회사 | 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법 |
| JP3980461B2 (ja) * | 2001-11-26 | 2007-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
| KR100410574B1 (ko) * | 2002-05-18 | 2003-12-18 | 주식회사 하이닉스반도체 | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
| KR101152395B1 (ko) | 2006-05-09 | 2012-06-05 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| ES2768251T3 (es) * | 2008-05-09 | 2020-06-22 | Stora Enso Oyj | Un aparato, un método para establecer un patrón conductor en un sustrato aislante plano, el sustrato aislante plano y un conjunto de chips del mismo |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6087234A (en) * | 1997-12-19 | 2000-07-11 | Texas Instruments - Acer Incorporated | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction |
| TW437052B (en) * | 1998-03-30 | 2001-05-28 | United Microelectronics Corp | Manufacturing method for electrostatic protection circuit with reduced photomask processing |
| US6121090A (en) * | 1998-04-20 | 2000-09-19 | Texas Instruments - Acer Incorporated | Self-aligned silicided MOS devices with an extended S/D junction and an ESD protection circuit |
| US6162689A (en) * | 1998-11-06 | 2000-12-19 | Advanced Micro Devices, Inc. | Multi-depth junction formation tailored to silicide formation |
-
1998
- 1998-11-30 JP JP34011498A patent/JP4109364B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-30 US US09/450,507 patent/US6340617B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339289A (ja) * | 2005-05-31 | 2006-12-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法およびｍｏｓ電界効果トランジスタ |
| JP2009283586A (ja) * | 2008-05-21 | 2009-12-03 | Renesas Technology Corp | 半導体装置の製造方法 |
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|---|---|
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| JP4109364B2 (ja) | 2008-07-02 |
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