CN104766860A - 具有多个阈值电压的半导体器件及其制造方法 - Google Patents

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Abstract

根据示例性实施例，提供了一种芯片。该芯片包括具有第一阈值的第一垂直器件和具有第二阈值的第二垂直器件。第一垂直器件包括第一源极；位于第一源极上方的第一沟道；位于第一沟道上方的第一漏极；邻近第一沟道的第一导电层；以及邻近第一导电层的第一栅极。第二垂直器件包括第二源极；位于第二源极上方的第二沟道；位于第二沟道上方的第二漏极；邻近第二沟道的第二导电层；以及邻近第二导电层的第二栅极。本发明涉及具有多个阈值电压的半导体器件及其制造方法。

Description

具有多个阈值电压的半导体器件及其制造方法
技术领域
本发明通常涉及半导体，并且更具体地，涉及具有多个阈值电压的半导体器件及其制造方法。
背景技术
在先进技术中，将多种功能集成到单个芯片可以缩小芯片的尺寸并且增强性能。由于多种功能需要多个阈值，所以需要一种具有多个阈值电压的半导体器件。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种芯片，包括：第一垂直器件，具有第一阈值，所述第一垂直器件包括：第一源极；第一沟道，位于所述第一源极上方；第一漏极，位于所述第一沟道上方；第一栅极电介质，邻近所述第一沟道；第一导电层，邻近所述第一栅极电介质；以及第一栅极金属，邻近所述第一导电层；以及第二垂直器件，具有第二阈值，所述第二垂直器件包括：第二源极；第二沟道，位于所述第二源极上方；第二漏极，位于所述第二沟道上方；第二栅极电介质，邻近所述第二沟道；第二导电层，邻近所述第二栅极电介质；以及第二栅极金属，邻近所述第二导电层。
在上述芯片中，其中，所述第一垂直器件用于SRAM模块、I/O逻辑模块、功能逻辑模块、嵌入式DRAM模块和闪存模块中的至少一种。
在上述芯片中，其中，所述第二垂直器件用于SRAM模块、I/O逻辑模块、功能逻辑模块、嵌入式DRAM模块和闪存模块中的至少一种。
在上述芯片中，其中，所述第一垂直器件和所述第二垂直器件是全环垂直栅极器件。
在上述芯片中，其中，所述第一导电层和所述第二导电层由第一材料形成，所述第一导电层注入有第一掺杂剂，并且所述第二导电层注入有第二掺杂剂。
在上述芯片中，其中，所述第一导电层和所述第二导电层由第一材料形成，所述第一导电层注入有第一浓度的第一掺杂剂，并且所述第二导电层注入有第二浓度的所述第一掺杂剂。
在上述芯片中，其中，所述第一导电层和所述第二导电层由第一材料形成，所述第一导电层具有第一厚度，并且所述第二导电层具有第二厚度。
在上述芯片中，其中，所述第一导电层由具有第一功函数的第一材料形成，并且所述第二导电层由具有第二功函数的第二材料形成。
在上述芯片中，其中，所述第一导电层对应于所述第一阈值，并且所述第二导电层对应于所述第二阈值。
在上述芯片中，其中，所述第一垂直器件还包括位于所述第一栅极金属和所述第一导电层之间的第三导电层。
在上述芯片中，其中，所述第一垂直器件还包括位于所述第一栅极金属和所述第一导电层之间的第三导电层，其中，所述第一导电层和所述第三导电层对应于所述第一阈值，并且所述第二导电层对应于所述第二阈值。
根据本发明的另一方面，还提供了一种芯片，包括：第一垂直器件，具有第一阈值，所述第一垂直器件包括：第一源极；第一沟道，位于所述第一源极上方；第一漏极，位于所述第一沟道上方；第一栅极电介质，邻近所述第一沟道；第一导电层，邻近所述第一栅极电介质；以及第一栅极金属，邻近所述第一导电层；第二垂直器件，具有第二阈值，所述第二垂直器件包括：第二源极；第二沟道，位于所述第二源极上方；第二漏极，位于所述第二沟道上方；第二栅极电介质，邻近所述第二沟道；第二导电层，邻近所述第二栅极电介质；以及第二栅极金属，邻近所述第二导电层；第三垂直器件，具有第三阈值，所述第三垂直器件包括：第三源极；第三沟道，位于所述第三源极上方；第三漏极，位于所述第三沟道上方；第三栅极电介质，邻近所述第三沟道；第三导电层，邻近所述第三栅极电介质；以及第三栅极金属，邻近所述第三导电层；
在上述芯片中，其中，所述第一导电层对应于所述第一阈值，所述第二导电层对应于所述第二阈值，并且所述第三导电层对应于所述第三阈值。
根据本发明的又一方面，还提供了一种用于制造包括具有第一阈值的第一垂直器件和具有第二阈值的第二垂直器件的芯片的方法，包括：在所述第一垂直器件的沟道的侧表面上方形成第一导电层；以及在所述第二垂直器件的沟道的侧表面上方形成第二导电层。
在上述方法中，其中，在所述第一垂直器件的所述沟道的所述侧表面上方形成所述第一导电层还包括：形成对应于所述第一阈值的所述第一导电层，并且在所述第二垂直器件的所述沟道的所述侧表面上方形成所述第二导电层还包括：形成对应于所述第二阈值的所述第二导电层。
在上述方法中，还包括：以相对于垂直方向的倾斜角度注入第一掺杂剂。
在上述方法中，还包括：以相对于垂直方向的倾斜角度注入第一掺杂剂，其中，以相对于垂直方向的所述倾斜角度注入所述第一掺杂剂还包括：以相对于垂直方向呈5度至60度的角度注入所述第一掺杂剂。
在上述方法中，还包括：形成邻近所述第一导电层的第一栅极，以及形成邻近所述第二导电层的第二栅极。
在上述方法中，还包括：在所述第一垂直器件的所述沟道的所述侧表面上方形成第三导电层。
在上述方法中，还包括：在所述第一垂直器件的所述沟道的所述侧表面上方形成第三导电层，其中，在所述第一垂直器件的所述沟道的所述侧表面上方形成所述第一导电层和所述第三导电层还包括：形成对应于所述第一阈值的所述第一导电层和所述第三导电层，并且在所述第二垂直器件的所述沟道的所述侧表面上方形成所述第二导电层还包括：形成对应于所述第二阈值的所述第二导电层。
附图说明
图1是根据示例性实施例的示出了示例性半导体器件的截面图。
图2是根据示例性实施例的示出了示例性芯片的截面图。
图3是根据示例性实施例的示出了示例性芯片的截面图。
图4是根据示例性实施例的示出了示例性芯片的截面图。
图5是根据示例性实施例的示出了示例性芯片的截面图。
图6是根据示例性实施例的示出了示例性芯片的截面图。
图7是根据示例性实施例的示出了示例性芯片的截面图。
图8是根据示例性实施例的示出了示例性芯片的截面图。
图9是根据示例性实施例的示出了示例性芯片的截面图。
图10是根据示例性实施例的示出了示例性芯片的截面图。
图11是根据示例性实施例的示出了示例性半导体器件的截面图。
图12是根据示例性实施例的示出了示例性芯片的方块图。
图13a至图13h是根据示例性实施例的示出了示例性芯片的方块图。
图14a至图14h是根据示例性实施例的示出了示例性芯片的方块图。
图15是根据示例性实施例的用于制造芯片的流程图，其中，该芯片包括具有第一阈值的第一垂直器件和具有第二阈值的第二垂直器件。
具体实施方式
现在将详细地参考附图中示出的示例性实施例。在任何可能的情况下，贯穿附图，相同的参考标号将用于表示相同或同样的部分。
本发明描述了一种可以利用形成工艺和注入工艺制造具有多个阈值并且适用于不同功能的垂直器件的方法。形成工艺可以是指沉积工艺、光刻工艺、蚀刻工艺或它们的组合。
图1是根据示例性实施例的示出了示例性半导体器件的截面图。如图1所示，提供了芯片100。在芯片100中，在衬底101上方提供了具有第一阈值的第一垂直器件110和具有第二阈值的第二垂直器件120。第一垂直器件110和第二垂直器件120可以是由浅沟槽隔离102电隔离开的全环垂直栅极(vertical-gate-all-around)器件。第一垂直器件110可以是PMOS，并且可以包括n阱111、第一源极112、第一沟道113和第一漏极114。第二垂直器件120可以是NMOS，并且可以包括p阱121、第二源极122、第二沟道123和第二漏极124。自对准多晶硅化物115、116、125、126用于减小接触电阻。阈值可以是指当导电沟道刚开始连接晶体管的源极和漏极时(允许显著的电流)的栅极-源极电压值。
第一源极112可以设置在n阱111上方。第一沟道113可以设置在第一源极112上方。第一漏极114可以设置在第一沟道113上方。第二源极122可以设置在p阱121上方。第二沟道123可以设置在第二源极122上方。第二漏极124可以设置在第二沟道123上方。作为绝缘体的氮化硅层103可以设置在第一源极112、第二源极122和浅沟槽隔离102上方。氧化物层104可以设置在氮化硅层103上方。
图2是根据示例性实施例的示出了示例性芯片的截面图。如图2所示，高k介电层202可以形成在氮化硅层103的一部分和氧化物层104上方。在另一示例性实施例中，界面层(未示出)可以形成在氮化硅层103的一部分和氧化物层104上方。然后，高k介电层202可以形成在界面层(未示出)上方。
图3是根据示例性实施例的示出了示例性芯片的截面图。如图3所示，第一导电层302可以形成在高k介电层202上方以作为第一栅电极的一部分。例如，第一导电层302可以由p型功函金属形成。例如，p型功函金属可以由具有Te、Re、Rh、Be、Co的TiN、TaN基材料的化合物形成。p型功函金属的厚度可以是5埃至100埃。
在示例性实施例中，还可以以相对于垂直方向的倾斜角度306将第一掺杂剂304注入第一导电层302。具体地，用于注入的相对于垂直方向的倾斜角度306可以为约5度至60度。例如，第一掺杂剂304可以由Al、Ga、In、Be、Se、F形成。例如，典型的注入能量可以在100eV至25keV的范围内。例如，有效剂量可以在1013离子/cm2至1016离子/cm2的范围内。
图4是根据示例性实施例的示出了示例性芯片的截面图。如图4所示，去除与第二垂直器件120对应的部分第一导电层302，而保留与第一垂直器件110对应的部分第一导电层302。
图5是根据示例性实施例的示出了示例性芯片的截面图。如图5所示，第二导电层502可以形成在第一导电层302和部分高k介电层202上方以作为第二栅电极的一部分。例如，第二导电层502可以由n型功函金属形成。例如，n型功函金属可以由具有Al、Mn、Zr、Pb、Sn的TiN、TiAl、TaN基材料的化合物形成。n型功函金属的厚度可以为5埃至300埃。在另一示例性实施例中，第三导电层可以形成在第二导电层502上方以及第一垂直器件110的沟道113的侧表面上方。
在示例性实施例中，还可以以相对于垂直方向的倾斜角度506将第二掺杂剂504注入第二导电层502。具体地，用于注入的相对于垂直方向的倾斜角度506可以为约5度至60度。例如，第二掺杂剂504可以由As、Sb、P、Ta、Te、Sn、S、Mo、Cs、Ge形成。例如，典型的注入能量可以在100eV至25keV的范围内。例如，有效剂量可以在1013离子/cm2至1016离子/cm2的范围内。
图6是根据示例性实施例的示出了示例性芯片的截面图。如图6所示，可以通过沉积在第二导电层502上方形成栅极层602。例如，栅极层602可以由Al、W、Co或Cu形成。
图7是根据示例性实施例的示出了示例性芯片的截面图。如图7所示，对栅极层602实施化学机械抛光并且停止于第一导电层302上。
图8是根据示例性实施例的示出了示例性芯片的截面图。如图8所示，对栅极层602、高k介电层202、第一导电层302和第二导电层502实施干回蚀刻工艺以暴露第一漏极114和第二漏极124。
图9是根据示例性实施例的示出了示例性芯片的截面图。如图9所示，对栅极层(未示出)、高k介电层202、第一导电层302和第二导电层502实施干回蚀刻工艺以暴露氧化物层104的一部分并且形成间隙902。形成邻近第一导电层302和第二导电层502的第一栅极金属904，并且形成邻近第二导电层502的第二栅极金属906。
图10是根据示例性实施例的示出了示例性芯片的截面图。如图10所示，氧化物层104可以重新形成在第一垂直器件110和第二垂直器件120上方。然后对氧化物层104实施化学机械抛光并且停止于自对准多晶硅化物115、125上。
因此，在芯片100中，形成了具有第一阈值的第一垂直器件110和具有第二阈值的第二垂直器件120。第一垂直器件110的第一导电层302和第二导电层502对应于第一阈值，而第二垂直器件120的第二导电层502对应于第二阈值。
图11是根据示例性实施例的示出了示例性半导体器件的截面图。如图11所示，提供了芯片1100。在芯片1100中，在衬底1101上方提供了具有第一阈值的第一垂直器件1110和具有第二阈值的第二垂直器件1120。第一垂直器件1110和第二垂直器件1120可以由浅沟槽隔离1102电隔离。第一垂直器件1110可以是PMOS，并且可以包括n阱1111、第一源极1112、第一沟道1113、第一漏极1114、第一栅极金属1131、第一导电层1132和第一高k介电层1133。第二垂直器件1120可以是NMOS并且，可以包括p阱1121、第二源极1122、第二沟道1123、第二漏极1124、第二栅极金属1141、第二导电层1142和第二高k介电层1143。自对准多晶硅化物1115、1116、1125、1126用于减小接触电阻。阈值可以是指当导电沟道刚开始连接晶体管的源极和漏极时(允许显著的电流)栅极-源极的电压值。
第一源极1112可以设置在n阱1111上方。第一沟道1113可以设置在第一源极1112上方。第一漏极1114可以设置在第一沟道1113上方。第二源极1122可以设置在p阱1121上方。第二沟道1123可以设置在第二源极1122上方。第二漏极1124可以设置在第二沟道1123上方。作为绝缘体的氮化硅层1103可以设置在第一源极1112、第二源极1122和浅沟槽隔离1102上方。氧化物层1104可以设置在氮化硅层1103上方。
邻近第一沟道1113设置第一导电层1132，并且邻近第二沟道1123设置第二导电层1142。第一高k介电层1133可以设置在第一导电层1132和第一沟道1113之间，并且第二高k介电层1143可以设置在第二导电层1142和第二沟道1123之间。邻近第一导电层1132设置第一栅极金属1131，并且邻近第二导电层1142设置第二栅极金属1141。
在示例性实施例中，第一导电层1132和第二导电层1142可以由第一材料形成，第一导电层1132注入有第一掺杂剂，并且第二导电层1142注入有第二掺杂剂。例如，第一掺杂剂可以由Al、Ga、In、Be、Se、F形成。例如，第二掺杂剂可以由As、Sb、P、Ta、Te、Sn、S、Mo、Cs、Ge形成。例如，典型的注入能量可以在100eV至25keV的范围内。例如，有效剂量可以在1013离子/cm2至1016离子/cm2的范围内。
在示例性实施例中，第一导电层1132和第二导电层1142可以由第一材料形成，第一导电层1132注入有第一浓度的第一掺杂剂，并且第二导电层1142注入有第二浓度的第一掺杂剂。在示例性实施例中，第一导电层1132和第二导电层1142可以由第一材料形成，第一导电层1132具有第一厚度，而第二导电层1142具有第二厚度。在示例性实施例中，第一导电层1132由具有第一功函数的第一材料形成，而第二导电层1142由具有第二功函数的第二材料形成。在以上示例性实施例中，第一导电层1132对应于第一阈值，而第二导电层1142对应于第二阈值。
在另一示例性实施例中，第一垂直器件还可以包括位于第一栅极金属1131和第一导电层1132之间的第三导电层(未示出)。第一导电层和第三导电层对应于第一阈值，而第二导电层对应于第二阈值。
图12是根据示例性实施例的示出了示例性芯片的方块图。如图12所示，提供了芯片1200。芯片1200包括第一SRAM模块1202、第二SRAM模块1204、I/O逻辑模块1206、功能逻辑模块1208、嵌入式DRAM模块1210和闪存模块1212。本发明中的所述第一垂直器件和所述第二垂直器件可以用于模块1202至1212的至少一个。
图13a至图13h是根据示例性实施例的示出了示例性芯片的方块图。提供了芯片1300。晶体管1301至1306是将制造为具有六个不同阈值的垂直器件。例如，晶体管1301至1303分别是具有低阈值、中等阈值和高阈值的NFET。例如，1304至1306分别是具有低阈值、中等阈值和高阈值的PFET。
在图13a中，对于晶体管1301至1306，在沟道层(未示出)上方形成第一p型金属层1311。在图13b中，对于晶体管1301，形成了第一n型金属层1312。在图13c中，对于晶体管1301至1302，形成了第二n型金属层1313。在图13d中，对于晶体管1301至1303，形成了第三n型金属层1314。在图13e中，对于晶体管1301至1304，形成了第二p型金属层1315。在图13f中，对于晶体管1301至1305，形成了第三p型金属层1316。在图13g中，对于晶体管1301至1306，形成了覆盖金属层1317。在图13h中，对于晶体管1301至1306，形成了栅极金属层1318。因此，提供了具有六个不同阈值的晶体管1301至1306。
图14a至图14h是根据示例性实施例的示出了示例性芯片的方块图。提供了芯片1400。晶体管1401至1406是将制造为具有六个不同阈值的垂直器件。例如，晶体管1401至1403分别是具有低阈值、中等阈值和高阈值的NFET。例如，1404至1406分别是具有低阈值、中等阈值和高阈值的PFET。
在图14a中，对于晶体管1401至1406，在沟道层(未示出)上方形成第一p型金属层1411。在图14b中，对于晶体管1401至1403，形成了第一n型金属层1412。在图14c中，对于晶体管1401，在第一n型金属层1412中注入第一掺杂剂1413。在图14d中，对于晶体管1401至1402，在第一n型金属层1412中注入第二掺杂剂1414。在图14e中，对于晶体管1401至1406，形成了覆盖金属层1415。在图14f中，对于晶体管1404，在覆盖金属层1415中注入第三掺杂剂1416。在图14g中，对于晶体管1404至1405，在覆盖金属层1415中注入第四掺杂剂1417。在图14h中，对于晶体管1401至1406，在覆盖金属层1415上方形成栅极金属层1418。因此，提供了具有六个不同阈值的晶体管1401至1406。
图15是根据示例性实施例的用于制造芯片的流程图，其中，该芯片包括具有第一阈值的第一垂直器件和具有第二阈值的第二垂直器件。如图15所示，提供了方法1500。方法1500包括以下操作：在第一垂直器件的沟道的侧表面上方形成第一导电层(1502)；以及在第二垂直器件的沟道的侧表面上方形成第二导电层(1504)。
在示例性实施例中，方法1500可以包括：以相对于垂直方向的倾斜角度注入第一掺杂剂。在示例性实施例中，方法1500可以包括：形成邻近第一导电层的第一栅极，以及形成邻近第二导电层的第二栅极。在示例性实施例中，方法1500可以包括：在第一垂直器件的沟道的侧表面上方形成第三导电层。
在示例性实施例中，在第一垂直器件的沟道的侧表面上方形成第一导电层的操作1502还包括：形成对应于第一阈值的第一导电层，并且在第二垂直器件的沟道的侧表面上方形成第二导电层的操作1504还包括：形成对应于第二阈值的第二导电层。在示例性实施例中，以相对于垂直方向的倾斜角度注入第一掺杂剂的操作还包括：以相对于垂直方向呈5度至60度的角度注入第一掺杂剂。在示例性实施例中，在第一垂直器件的沟道的侧表面上方形成第一导电层和第三导电层的操作还包括：形成对应于第一阈值的第一导电层和第三导电层，并且在第二垂直器件的沟道的侧表面上方形成第二导电层还包括：形成对应于第二阈值的第二导电层。
根据示例性实施例，提供了一种芯片。该芯片包括具有第一阈值的第一垂直器件和具有第二阈值的第二垂直器件。第一垂直器件包括：第一源极；位于第一源极上方的第一沟道；位于第一沟道上方的第一漏极；邻近第一沟道的第一栅极电介质；邻近第一栅极电介质的第一导电层；以及邻近第一导电层的第一栅极金属。第二垂直器件包括：第二源极；位于第二源极上方的第二沟道；位于第二沟道上方的第二漏极；邻近第二沟道的第二栅极电介质；邻近第二栅极电介质的第二导电层；以及邻近第二导电层的第二栅极金属。
根据示例性实施例，提供了一种用于制造芯片的方法，该芯片包括具有第一阈值的第一垂直器件和具有第二阈值的第二垂直器件。该方法包括以下操作：在第一垂直器件的沟道的侧表面上方形成第一导电层；以及在第二垂直器件的沟道的侧表面上方形成第二导电层。
根据示例性实施例，提供了一种芯片。该芯片包括具有第一阈值的第一垂直器件、具有第二阈值的第二垂直器件以及具有第三阈值的第三垂直器件。第一垂直器件包括：第一源极；位于第一源极上方的第一沟道；位于第一沟道上方的第一漏极；邻近第一沟道的第一栅极电介质；邻近第一栅极电介质的第一导电层；以及邻近第一导电层的第一栅极金属。第二垂直器件包括：第二源极；位于第二源极上方的第二沟道；位于第二沟道上方的第二漏极；邻近第二沟道的第二栅极电介质；邻近第二栅极电介质的第二导电层；以及邻近第二导电层的第二栅极金属。具有第三阈值的第三垂直器件包括：第三源极；位于第三源极上方的第三沟道；位于第三沟道上方的第三漏极；邻近第三沟道的第三栅极电介质；邻近第三栅极电介质的第三导电层；以及邻近第三导电层的第三栅极金属。
在示例性实施例中，第一导电层对应于第一阈值，第二导电层对应于第二阈值，并且第三导电层对应于第三阈值。
本书面描述使用本发明中的实例以：公开最佳方式并且也使本领域一般技术人员能够制造和使用本发明。可取得专利权的范围可以包括本领域技术人员能够想到的其他实例。
相关领域的技术人员在阅读本发明后将意识到，在没有一个或多个具体细节的情况下，或在具有其他替换和/或额外的方法、材料或部件的情况下，也可以实施各个实施例。可以不详细地示出或描述众所周知的结构、材料或操作以避免模糊各个实施例的各方面。图中示出的各个实施例是说明性实例代表，并且不必按比例绘制。在一个或多个实施例中，可以以任何合适的方式结合特定部件、结构、材料或特征。在其他实施例中，可以包括多个额外的层和/或结构，和/或可以省略所描述的部件。以对理解本发明最有帮助的方式，可以将各个操作依次描述为多个不连续的操作。然而，描述的顺序不应解释为暗示着这些操作必须是顺序依赖的。特别地，这些操作不需要以呈现的顺序实施。除了描述的实施例之外，可以以不同的顺序(按顺序或并行地)实施在此描述的操作。可以实施和/或描述多个额外的操作。在额外的实施例中，可以省略操作。
该书面描述和以下权利要求可以包括诸如左、右、顶部、底部、上方、下方、上部、下部、第一、第二等的术语，这些术语仅用于描述的目的，而不应解释为限制。例如，指定相对垂直位置的术语可以指以下情况：衬底或集成电路的器件侧(或有源表面)是衬底的“顶”面；衬底实际上可以在任何方位上，从而使得衬底的“顶”侧在标准的地面参考系中可以低于“底”侧，并且仍可以落在术语“顶部”的含义内。除非特别声明，如在此(包括权利要求中)所使用的术语“在…上”可能不是表明“在第二层上的第一层”是直接位于第二层上并且与第二层直接接触；在第一层和第一层上的第二层之间可以有第三层或其他结构。可以以许多位置和方位制造、使用或运输在此描述的器件或物品的实施例。本领域技术人员将意识到图中示出的各个部件的各个等同组合和替代。

Claims (10)

1.一种芯片，包括：
第一垂直器件，具有第一阈值，所述第一垂直器件包括：
第一源极；
第一沟道，位于所述第一源极上方；
第一漏极，位于所述第一沟道上方；
第一栅极电介质，邻近所述第一沟道；
第一导电层，邻近所述第一栅极电介质；以及
第一栅极金属，邻近所述第一导电层；以及
第二垂直器件，具有第二阈值，所述第二垂直器件包括：
第二源极；
第二沟道，位于所述第二源极上方；
第二漏极，位于所述第二沟道上方；
第二栅极电介质，邻近所述第二沟道；
第二导电层，邻近所述第二栅极电介质；以及
第二栅极金属，邻近所述第二导电层。
2.根据权利要求1所述的芯片，其中，所述第一垂直器件用于SRAM模块、I/O逻辑模块、功能逻辑模块、嵌入式DRAM模块和闪存模块中的至少一种。
3.根据权利要求1所述的芯片，其中，所述第二垂直器件用于SRAM模块、I/O逻辑模块、功能逻辑模块、嵌入式DRAM模块和闪存模块中的至少一种。
4.根据权利要求1所述的芯片，其中，所述第一垂直器件和所述第二垂直器件是全环垂直栅极器件。
5.根据权利要求1所述的芯片，其中，所述第一导电层和所述第二导电层由第一材料形成，所述第一导电层注入有第一掺杂剂，并且所述第二导电层注入有第二掺杂剂。
6.根据权利要求1所述的芯片，其中，所述第一导电层和所述第二导电层由第一材料形成，所述第一导电层注入有第一浓度的第一掺杂剂，并且所述第二导电层注入有第二浓度的所述第一掺杂剂。
7.根据权利要求1所述的芯片，其中，所述第一导电层和所述第二导电层由第一材料形成，所述第一导电层具有第一厚度，并且所述第二导电层具有第二厚度。
8.根据权利要求1所述的芯片，其中，所述第一导电层由具有第一功函数的第一材料形成，并且所述第二导电层由具有第二功函数的第二材料形成。
9.一种芯片，包括：
第一垂直器件，具有第一阈值，所述第一垂直器件包括：
第一源极；
第一沟道，位于所述第一源极上方；
第一漏极，位于所述第一沟道上方；
第一栅极电介质，邻近所述第一沟道；
第一导电层，邻近所述第一栅极电介质；以及
第一栅极金属，邻近所述第一导电层；
第二垂直器件，具有第二阈值，所述第二垂直器件包括：
第二源极；
第二沟道，位于所述第二源极上方；
第二漏极，位于所述第二沟道上方；
第二栅极电介质，邻近所述第二沟道；
第二导电层，邻近所述第二栅极电介质；以及
第二栅极金属，邻近所述第二导电层；
第三垂直器件，具有第三阈值，所述第三垂直器件包括：
第三源极；
第三沟道，位于所述第三源极上方；
第三漏极，位于所述第三沟道上方；
第三栅极电介质，邻近所述第三沟道；
第三导电层，邻近所述第三栅极电介质；以及
第三栅极金属，邻近所述第三导电层；
10.一种用于制造包括具有第一阈值的第一垂直器件和具有第二阈值的第二垂直器件的芯片的方法，包括：
在所述第一垂直器件的沟道的侧表面上方形成第一导电层；以及
在所述第二垂直器件的沟道的侧表面上方形成第二导电层。
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