CN107017206B - 半导体装置及制造方法 - Google Patents

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Abstract

本揭露内容的方法包含提供一半导体基板，其具有第一和第二区域，分别地掺杂第一和第二掺杂物。第一和第二掺杂物为相反的型式。此方法更进一步地包含磊晶成长第一半导体层，其掺杂第三掺杂物。第一和第三掺杂物为相反的型式。此方法更进一步地包含在第一半导体层上沉积介电硬罩(HM)层；将介电硬罩层上图案化，以在第一区域上形成开口；朝半导体基板延伸此开口；在此开口中磊晶成长第二半导体层。第二半导体层掺杂第四掺杂物。第一和第四掺杂物为相同型态。此方法更进一步地包含移除介电硬罩层；以及执行第一化学机械平坦化制程，以将第一和第二半导体二者皆平坦化。

Description

半导体装置及制造方法
技术领域
本揭露内容涉及鳍式场效晶体管的制造方法和结构。
背景技术
半导体集成电路(IC)产业历经了指数级的成长。IC材料和设计上的技术进展已造就出一代又一代的IC，且电路一代比一代更小且更复杂。元件尺寸微缩的制程，由于其提高生产效率和降低了相关的成本而提供了优势。如此的尺寸上的微缩，也提高了IC加工和制造上的复杂度，而这些尺寸上的进展要能实现，需要IC制程上也有类似的进展。
举例而言，多栅极装置经努力，藉由增加栅极通道的耦合、减少开路状态电流、减少短通道效应(SCE)，以改善栅极控制。多栅极装置中的一种型式为鳍式场效晶体管(FinFETs)－为具有鳍状半导体通道(鳍状物)且栅极在鳍状物的两侧或三侧的晶体管。
形成鳍状物的典型方法，包括鳍状物置换法和应变松驰缓冲(SRB)法。两种方式都有缺点。典型的鳍状物置换法，其形成介电质沟槽在基板上，且半导体鳍状物以磊晶(外延)生长于基板上和介电质沟槽中。在半导体鳍状物与周围介电材料之间的交界面通常存在着缺陷。典型的应变松驰缓冲(SRB)法方式，其在完整的晶圆上形成厚的磊晶生长膜层(如：大于1微米)，并且蚀刻磊晶的膜层以形成半导体鳍状物。藉由减少介于磊晶膜层的上部和基板之间的晶格错配，以提供良好的磊晶层。然而，厚的磊晶膜在整个基板上，除了增加材料的成本，也会导致严重的剖面图形缺陷。
因此，对于形成鳍状物来说，新且改良的方式是令人期待的。
发明内容
本揭露内容的一态样针对的是形成半导体装置的方法。这方法包括提供半导体基板，其中半导体基板具有第一区域，和邻接于第一区域的第二区域，第一区域和第二区域分别地掺杂第一和第二掺杂物，且第一和第二掺杂物为相反型态。这方法，更进一步地包含在基板上，磊晶成长第一半导体层，其掺杂第三掺杂物，且第三掺杂物和第一掺杂物为相反型态。这方个更进一步地包含在第一半导体层上沉积介电硬罩(HM)层；形成图案在介电硬罩层，以形成位在第一区域上的开口；并且朝基板延伸开口。这方法更进一步地包含，在开口中磊晶成长第二半导体层，其掺杂第四掺杂物，且第一和第四掺杂物为相同型态；而且第二半导体层的表面，高于第二区域正上方的第一半导体层的表面，低于高于第二区域正上方的介电硬罩层的表面。这方法更进一步地包含移除介电硬罩层；以及执行第一化学机械平坦化制程以将第一和第二半导体层二者皆平坦化。
本揭露内容的另一态样为针对形成半导体装置的方法。这方法包含形成半导体基板，其中半导体基板包含第一区域，以及邻接于第一区域的第二区域；第一和第二区域分别地掺杂第一和第二掺杂物，且第一和第二掺杂物为相反型态。这方法更进一步地包含在基板上沉积介电硬罩(HM)层；在介电硬罩层上形成图案，以形成暴露第二区域的第一开口；并且经由第一开口，在第二区域形成凹陷。这方法更进一步地包含在基板上且在第一开口中，磊晶成长第一半导体层，其中第一半导体层掺杂第三掺杂物，第一和第三掺杂物为相反型态，而且其中，第一半导体层的上表面，高于位在第一区域正上方的介电硬罩层的上表面。这方法更进一步地，包含对第一半导体层执行第一化学机械平坦化制程，其中第一化学机械平坦化制程停止于第一硬罩层上。这方法更进一步地包含，在第一区域之上且在第一半导体层之上，沉积第二介电硬罩层；在第二介电硬罩层形成图案，以在第一区域上形成第二开口；且朝半导体基板延伸第二开口，因而部分地移除第一区域。这方法更进一步地包含，在第二开口中，磊晶成长第二半导体层，其中将第四掺杂物掺杂入第二半导层，且第一和第四掺杂物为同型，而且第二半导体层的表面，高于位在第一区域正上方的第二半导体层的表面，低于位在第二区域正上方的介电硬罩层的表面。这方法更进一步地包括执行第二化学机械平坦化制程移除第二介电硬罩层，以暴露第一和第二半导体层；并且执行第三化学机械制程，以将第一和第二半导体层二者皆平坦化。
本揭露内容的又另一态样为针对半导体装置。半导体装置包含具有第一区域和第二区域的半导体基板，其中第一和第二区域分别地掺杂第一和第二掺杂物。半导体装置更进一步地包含突出于第一区域的第一鳍状物；突出于第二区域的第二鳍状物；以及介于相邻第一及第二鳍状物的隔离结构。每一个第二鳍状物包含位在第一区域的一部分上的第一半导体层；且更进一步地包含位在第一半导体层上的二半导体层。第一半导体层以第三掺杂物掺杂，其与第二掺杂物为同型。第二半导体层以第四掺杂物掺杂，其与第一掺杂物为同型。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
本揭露内容的各个方面，可由以下详细的描述及伴随的附图而有最佳的理解。要强调的是，按照在业界的标准做法，各个特征并不是按比例绘制。事实上，为了讨论上的清楚性，可能任意地增加或减少各个特征的尺寸。
图1A和图1B，为根据本揭露内容的各方面，半导体装置的形成方法的流程图。
图2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、2O、2P、2Q、2R，为根据实施方式和图1A及1B的方法，在各个制造阶段中，半导体装置的一部分的剖面图。
图3A、3B、3C为根据本揭露内容的各方面，另一个形成半导体装置的方法的流程图。
图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L、4M、4N、4O、4P、4Q、4R，为根据实施方式和图3A及3B的方法，在各个制造阶段中，半导体装置的一部分的剖面图。
其中，附图标记
10：方法
12、14、14A、16、18、18A、20、20A、22、22A、24、26、28、30：操作
100：装置
102：基板
104：介电层
106：阻挡图案
107：开口
108：离子布植制程
110：第一区域
112：介电层
114：阻挡图案
115：开口
116：离子布植制程
118：第二区域
120：半导体层
120’：半导体层
122：化学机械平坦化制程
124：介电硬罩层
126：阻挡图案
127：开口
128：半导体层
130、132：化学机械平坦化制程
134：氧化物衬垫层
136：氮化硅衬垫层
137：沟槽
140、142：鳍状物
50：方法
52、54、56、58、60：操作
200：装置
202：介电硬罩层
204：阻挡图案
205：开口
206：化学机械平坦化制程
208：介电硬罩层
209：开口
210：阻挡图案
H1、H120、H124、H128、H202、H208：厚度
S110、S118、S120、S124、S128、S202：表面
具体实施方式
为了实施所申请标的种种不同特征，以下揭露内容提供许多不同的实施方式及实施例。为了简化本揭露内容，以下描述元件和其配置的特定的实施例。当然这些仅是实施例，目的不在于限制。例如，在描述中提及形成第一特征高于或位在第二特征上方，之后可能有实施方式，其中的第一特征和第二特征以直接接触的方式形成，也可能有实施方式，其中有额外的特征形成于第一和第二特征之间，因而第一和第二特征可能不是直接接触。此外，本揭露内容在各个实施例中，可能重复标号和/或字母。这样的重复，是为了简化和清楚起见，并不表示在所讨论的各个实施方式和/或配置中，彼此之间有关系存在。
此外，为了简化描述以在所绘示的图式中，形容一个元件或特征与另一个元件或特征的关系，空间上相对性的用语，如「下面」、「下」、「低于」、「上面」、「高于」等类似的用语，可能在此使用。除了在图式中所绘示的方位以外，空间上相对性的用语目的在于，包含正在使用或操作中的装置的不同的方位。这些设施可能有其他的方位(旋转90度或在其他方位)，并且在此使用的空间相对描述用语可据此相应地解释。
本揭露内容大致上涉及半导体装置制造的方法，特别是对于鳍式场效晶体管，形成半导体鳍状物的方法。根据本揭露内容的实施方式，半导体鳍状物包含一个或多个半导体层面。这一个或多个半导体层面为以磊晶生长而成的薄层，因此，相对于应变松驰缓冲(SRB)方式，减少了材料的成本。其中一些半导体层面为局部性的成长，而不是在整个晶圆上成长，预防了剖面图形缺失。更进一步地，这一个或多个半导体层面没有具有介面层的侧壁介面，减少了介面的缺陷，而改善磊晶膜的品质。本揭露内容的实施方式可容易地整合至现有的制造流程，特别是互补式金属氧化物半导体(CMOS)装置的制造。一个具有通常技艺的人士可体认到，其他半导体制造的流程和装置，可从本揭露内容中受益。
图1A和1B，为根据本揭露内容的各方面，显示方法10的流程，其用以形成半导体装置100。图3A、3B、3C，为根据本揭露内容的各方面，显示方法50的流程，其用以形容半导体装置200。方法50可被视为方法10的一个实施方式，之后会详细讨论。方法10和方法50仅是实施例，目的并不在于以本揭露内容去限制在权利要求范围中所明确列举的事项。可在方法10和方法50之前、之中、之后，进行额外的操作，而且所描述的一些操作可被置换、删减；或是这些操作，在这些方法的额外的实施方式中可被重新定位。如下的方法10的描述，结合了图2A至2R，其显示了半导体装置100的一部分，在制造的各中间阶段的剖面视图。如下的方法50的描述，结合了图4A至4R，其显示了半导体装置200的一部分，在制造的各中间阶段的剖面视图。
之后将显示，半导体装置100和200，在很多方面是类似的。半导体装置100和200二者皆可被纳入至一集成电路，例如：微处理器，记忆装置，和/或其他集成电路，其可包括被动元件，例如电阻、电容、感应器，和主动元件，例如p-型场效晶体管(PFET)、n-型场效晶体管(NFET)、金属氧化物半导体场效晶体管(MOSFET)、互补式属氧化物半导体(CMOS)晶体管、双极性晶体管、高电压晶体管、高频率晶体管、多栅极场效晶体管，其包含鳍式场效晶体管，和这些装置的组合。
参看图1A，在操作12，方法10提供(或被提供)装置100的前趋物，前趋物包含基板102，其具有第一区域110和第二区域118(图2F)。第一区域110和第二区域118以相反类型的掺杂物掺杂。在实施方式中，基板102可能是半导体基板，例如硅基板。基板102可能包括其他半导体，例如锗；复合半导体例如：半导体如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟，和/或锑化铟；合金半导体，例如磷砷化镓、砷化铟铝、砷化铝镓、砷化铟镓、磷化铟镓、和/或砷磷化镓铟，或这些化合物的组合。进一步地，基板102可选择性地包含磊晶层，其被施以应力以增强性能，包括绝缘层覆硅结构，和/或其他合适的增益结构。
在一实施方式中，第一区域110和第二区域118，为邻接并且可能互相重叠。例如，在基板102中，第一区域110和第二区域118可设置成p-n接面。在另一实施方式中，第一区域110和第二区域118没有邻接。第一区域110以第一型掺杂物掺杂，第二区域以第二型掺杂物掺杂。在一实施方式中，第一型掺杂物是p-型掺杂物，例如硼、铟、另一种适宜的p型掺杂物、或其组合；而第二型掺杂物是n-型掺杂物，例如磷、砷、另一个合适的n-型掺杂物、或其组合。在另一个实施方式中，第一型掺杂物是n-型掺杂物，而第二型掺杂物是p-型掺杂物。
在图2F中所显示的装置100可能以许多种制程形成。图2A至2E绘示了一个实施例的制程。参看图2A，沉积介电层104于基板102上，此时基板102尚未掺杂第一和第二掺杂物。经由光刻制程，阻挡(或光阻)图案106形成在介电层104上。在一实施方式中，介电层104为底部抗反射涂覆(BARC)层，且能以化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、物理气相沉积(PVD)、或其他合适的技术。在一实施例中，光刻制程可包括旋转涂布阻挡层于介电层104之上，将阻挡层曝光形成图案，执行曝光后的烘烤制程，而将阻挡层形成阻挡图案106。阻挡图案106提供一个或多个开口107，其暴露介电层104。
参看图2B，蚀刻介电层104，经由开口107以暴露基板中的第一区域110。蚀刻介电层104可用干蚀刻制程、湿蚀刻制程、或其他合适的蚀刻技术。例如，执行干蚀刻的制程可用含氧的气体、含氟的气体(如：四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、和/或六氟乙烷(C2F6))、含氯的气体(如：氯气(Cl2)、三氯甲烷(CHCl3)、四氯化碳(CCl4)、和/或三氯化硼(BCl3))、含溴的气体(如：溴化氢(HBr)和/或三溴甲烷(CHBr3))、含碘的气体、或其他合适的气体和/或电浆、和或这些物质的组合。例如，湿蚀刻的制程可包括蚀刻进行于稀释的氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨、含氢氟酸(HF)的溶剂、硝酸(HNO3)、和/或乙酸(CH3COOH)；或其他合适的湿蚀刻剂。
仍参看图2B，在第一区域110暴露于开口107中之后，方法10执行离子布植制程108，将第一型掺杂物掺杂至第一区域110。
参看图2C，移除阻挡图案106和介电层104，例如分别可由光阻剥离制程和蚀刻制程来做移除。方法10可选择性地执行退火制程以活化在第一区域110中的第一掺杂物。
参看图2D，另一个介电层112沉积在基板102上，而且另一个阻挡图案114形成在介电层112上。介电层112和阻挡图案114的材质和形成，可能分别类似于介电层104和阻挡图案106的材质和形成。阻挡图案114提供一个或多个开口115，其暴露介电层112。
参看图2E，经由开口115蚀刻介电层112，而暴露基板102中的第二区域118。随后，方法10执行另一个离子布植制程116，将第二掺杂物掺杂至第二区域118。参看图2F，移除阻挡层114和介电层112。在一实施方式中，方法10执行退火制程以活化第一区域110和第二区域118的掺杂物。
在操作14，方法10(图1A)沉积半导体层120(图2G)于基板120上。参看图2G，在现有实施方式中，利用磊晶生长制程，半导体层120沉积于基板102的全表面(如：整个晶圆)上。磊晶生长制程可能是原子束磊晶(MBE)制程、化学气相沉积制程，例如金属有机化学气相沉积(MOCVD)制程、或低压化学气相沉积(LPCVD)制程、和/或其他合适的磊晶生长制程。更进一步地，半导体层120成长至厚度H120，其范围从50纳米(nm)至200纳米，这厚度相当上薄于在典型应变松驰缓冲(SRB)方式中的磊晶层，其厚度通常多于1微米(μm)。在应变松驰缓冲方式中，厚的磊晶层一般上常见其带有剖面图案缺陷，而薄的半导体层120不受此缺陷的影响。
更进一步地，半导体层120原位地或异位地(相对于磊晶生长制程)掺杂以第三掺杂物，其中第一和第三掺杂物为相反型态(如：第二和第三掺杂物为相同型态)。在一实施方式中，第三掺杂物是n-型掺杂物，例如磷、砷、其他合适的n-型掺杂物、或是其组合；半导体层120包含硅、磷化硅、磷化碳硅、锗、或III族V族例如磷化铟、砷化镓、砷化铝、砷化铟、砷化铟铝、砷化镓铟。在另一实施方式中，第三掺杂物是p-型掺杂物，例如硼、铟、另一种合适的p-型掺杂物，或其组合；且半导体层120包含硅、硅锗、锗、或III族V族半导体如锑化铟、锑化镓、铟锑化镓。
在操作16中，方法10(图1A)，对半导体层(120)执行化学机械平坦化(CMP)制程122，以将半导体层120的上表面平坦化(图2H)。在一实施方式中，操作16是选择性的，只执行于当半导体层120的表面粗糙度的平均值的平方根Rq大于一阀值时，例如0.5纳米。在替换性的实施方式中，对于操作16，可用不同的阀值或是不同的阀值测量。在一实施方式中，化学机械平坦化制程122使用适合研磨半导层120的软性研磨垫和浆料。在更进一步的实施方式中，藉由光学测量工具整合至化学机械平坦化工具，执行化学机械平坦化且做封闭式回路控制，因而一旦所期待的半导体层120的表面粗糙度达成时，化学机械平坦化制程会及时停止。在一替换性的实施方式中，使用计时器模式控制化学机械平坦化，以达成理想的半导体层120的表面粗糙度。
在操作18，方法10(图1A)沉积介电硬罩(HM)层124在第一半导体层120上(图2I)。在本实施方式中，介电硬罩层124沉积成一个薄的硬罩层，其厚度H124范围从5纳米至50纳米。在实施方式中，介电硬罩层124可包含氧化硅、氮化硅、氮氧化硅、碳化硅、氮化碳硅、氮氧化碳硅、或其他合适的介电材料。介电硬罩层124的形成可使用热氧化、化学气相沉积、电浆增强化学气相沉积(PECVD)、物理气相沉积、原子层沉积(ALD)，或其他合适的技术。在本实施方式中，介电硬罩层124沉积在第一半导体层120的全表面上。
在操作20，方法10(图1A)在介电硬罩层124形成图案，以在第一区域110上方形成开口127(图2J和2K)。参看图2J，阻挡图案126形成在介电硬罩层124上且提供了开口127。阻挡图案126的图案化制程类似于阻挡图案106的图案化制程(图2A)。参看图2K，经由开口127蚀刻介电硬罩层124，以暴露半导体层120。之后移除阻挡图案126，例如藉由光阻剥离制程。蚀刻介电硬罩层124可用干蚀制程、湿蚀刻制程、原子层蚀刻制程、或其他合适的技术。
在操作22，方法10(图1A)朝基板102延伸了开口127。参看图2L，开口127的延伸是经由蚀刻下方的材料层，包括半导体层120和第一区域110。在一实施方式中，经由开口127，局部地蚀刻半导体层120。在第一区域110上的半导体层120剩下的部分可以利用以做装置性能的精细调整，例如减少装置漏电，和平衡介于n-型和p-型金属氧化物(MOS)装置间的回路特征。在另一个实施方式中，经由开口127，完整地移除在第一区域110之上的半导体层120的部分。在又另一个实施方式中，不仅是在第一区域110之上的半导体层120的部分完整地被移除，且经由开口127，第一区域110也部分地被移除。在实施方式中，在第一区域110上方的半导体层120的剩余部分，具有厚度H1，其范围从0纳米至大约50纳米。在一实施方式中，蚀刻半导体层120和选择性地蚀刻第一区域110，为利用干蚀刻制程。利用计时器模式以控制蚀刻，达到所期望的H1厚度，或是假如H1是0纳米，达到所期望的第一区域110的厚度。在蚀刻制程中，介电硬罩层124保护位在第二区域118之上的半导体层120。在本揭露内容，开口127也称为半导体沟槽127，因为在它的底部和侧壁被半导体材料所围绕(开口127的上部是邻接于介电硬罩层124，但这部分不明显，将在之后讨论)。
在操作24，方法10(图1B)沉积第二半导体层128在开口127中(图2M)，其与半导体层120或是第一区域110形成介面(见以上操作22的讨论)。参看图2M，半导体层128的表面S128，高于在第二区域118之上的半导体层120的表面S120，且低于第二区域118之上的介电硬罩层124的表面S124。更进一步地，一小部分的半导体128可能沉积在介电硬罩层124之上。
半导体层128以第四掺杂物掺杂，其中第一和第四掺杂物为相同型态(如：都是n-型掺杂物或都是p-型掺杂物)。在一实施方式中，沉积半导体层128，使用磊晶成长制程，其可能是原子束磊晶(MBE)制程、金属有机化学气相沉积(MOCVD)制程、低压化学气相沉积(LPCVD)制程、或其他合适的磊晶成长制程。半导体层128原位或异位地以第四掺杂物掺杂。沉积半导体层128至厚度H128，其范围从30纳米至150纳米。要注意的是，半导体层128直接与半导体材料(半导体层120，或是第一区域110)形成介面。因此，相较于由典型的鳍状物置换方式的磊晶层，半导体层128的介面缺陷较少。之后将会显示，在后续的化学机械平坦化制程中，将会移除介于半导层128和介电硬罩层124之间的小介面部分。
在一实施方式中，第四掺杂物为n-型掺杂物，例如磷、砷、另一个合适的n-型掺杂物、或其组合；半导体层128包含硅、磷化硅、磷化碳硅，锗、或III族V族半导体如磷化铟、砷化镓、砷化铝、砷化铟、砷化铝铟、砷化镓铟。在另一实施方式中，第四掺杂物为p-型掺杂物，例如硼、铟、另一个合适的p-型掺杂物、或其组合；半导体层128包括硅、硅锗、锗、或III族V族半导体如锑化铟、锑化镓、锑化镓铟。
在操作26，方法10(图1B)移除介电硬罩层124。在一实施方式中，操作26执行化学机械平坦化制程130以移除介电硬罩层124，在其中，化学机械平坦化制程130停止于半导体层120和128(图2N)。在本实施方式中，调整化学机械平坦化制程130，使移除介电硬罩层124快于移除半导体层120和128，如：介电硬罩层124的移除率高于半导体层120和128的移除率。例如：调整化学机械平坦化制程130，使其移除介电硬罩层124的速率为移除导体层120和128的速率的10倍。半导体层120和128的移除速率大约相等。这是为了确保在移除介电硬罩层124时，第二半导体层128不会遭受太多膜层损失，虽然还是有一些膜层损失。
在实施方式中，前述的化学机械平坦化制程，要调整移除的速率上的选择性，可由选择适当的化学机械平坦化耗材，例如化学机械平坦化研磨垫、化学机械平坦化浆料、化学机械平坦化调节剂。例如，可根据要移除的材料，选择化学机械平坦化研磨垫(如：孔状和/或沟状)的结构和它的材料特性(如：硬度)。例如，典型的化学机械平坦化浆料包括磨料，pH调节剂，和一种或多种添加剂，如氧化剂、配位剂、腐蚀抑制剂、分散剂。可根据要移除的材料，调整化学机械平坦化浆料的各个不同成分。在本实施方式中，化学机机研磨制程130使用硬式化学机械平坦化研磨垫，和选择性移除介电硬罩层124材料的化学机械平坦化浆料。在更进一步的实施方式中，化学机械平坦化制程使用马达转矩端点检测模式，以检测半导体层120是否暴露。这确保化学机械平坦化制程及时地停止在半导体层128和120的上表面。在本实施方式中，当化学机械平坦化制程130停止时，半导体层128的表面S128(现在的上表面)仍然高于半导体层120的表面S120。在另一实施方式中，操作26可用蚀刻制程取代化学机械平坦化制程，移除介电硬罩层124，其中，蚀刻制程对于介电硬罩层124是选择性的。
在操作28，方法10(图1B)执行化学机械平坦化制程132，以将半导体层120和128的上表面平坦化(图2O)。参看图2O，化学机械平坦化制程132同时研磨半导体层120和128。在本实施方式中，调整化学机械平坦化制程132，以使移除半导体层128，稍微地快于半导体层120；因为当化学机械平坦化制程开始时，上表面S128稍微高于上表面S120。例如：可调整化学机械平坦化制程132，使得移除半导体层128的速率是移除半导体层120的1至5倍。调整半导体层120和128之间化学机械平坦化方面的选择性，可选择适当的化学机械平坦化耗材，例如前述的化学机械平坦化研磨垫、化学机械平坦化浆料、化学机械平坦化调节剂。在各个不同的实施方式中，对于化学机械平坦化制程132，半导体层120和128中的材料是类似的，化学机械平坦化制程132可有效地同时将这两个半导体层平坦化。在本实施方式中，化学机械平坦化制程132使用软式的化学机械平坦化研磨垫，和调整化机械研磨浆料以研磨半导体层120和128。在更进一步的实施方式中，使用计时器模式，以控制化学机械平坦化制程132的持续时间。当化学机械平坦化制程132停止时，半导体层128的上表面S128，和半导体层120的上表面S120，相当程度上是共平面的。要注意的是，在本实施方式中，藉由化学机械平坦化制程130和132，移除了半导体层128和介电硬罩层124之间交界的那一部分(图2M)。半导体层128的剩余部分制成半导体沟槽127，因而，相较于在典型鳍状物置换方式中的磊晶层，减少了介面缺陷。
在操作30，方法10(图1B)进行至更进一步的步骤以形成最终装置100。在本实施方式中，装置100为鳍式场效晶体管装置。进一步地，本实施方式中，操作30包含利用半导体层120、128，和第一区域110、第二区域118，形成鳍状物。一个实施例的鳍状物形成制程绘示在图2P至2R，且之后将简短讨论。
参看图2P，在半导体层120和128之上，沉积氧化物衬垫层134和氮化硅衬垫层136，以做为毯覆层。之后，将层面136、134、128、120、118、110图案化(经由光刻和蚀刻制程)，以在基板102上提供鳍状物140和142。鳍状物140和142以沟槽137分隔。沉积氧化物衬垫层134和氮化硅衬垫层136，可使用化学气相沉积、物理气相沉积、或其他合适的制程。蚀刻各个不同的层面可用湿蚀刻、干蚀刻、原子层蚀刻、或其他合适的蚀刻技术。
参看图2Q，在鳍状物140和142之上，沉积隔离层138，且填满沟槽137。隔离层138包含介电的材料，例如氧化硅，其在电性上将鳍状物140和142分隔。形成隔离层138可用化学气相沉积、电浆增强化学气相沉积(PECVD)、物理气相沉积、流动式化学气相沉积、热氧化、或其他技术。执行化学机械平坦化将隔离层138平坦化，且停止于氮化硅衬垫层136。之后，藉由一个或多个选择性蚀刻制程，移除氮化硅衬垫层136和氧化物衬垫层134，以暴露半导体层120和128。
参照图2R，逆向蚀刻隔离层138，以使得半导体层120和128的一部分位在隔离层138的上表面之上。如图2R所示，鳍状物140突出于第一区域110，鳍状物142突出于第二区域118。每一个鳍状物142，包含了位在第二区域118之上的半导体层120的一部分。每一个鳍状物140，包含了位在第一区域110之上的半导体层120的一部分120’，且包含了一部分的半导体层128。如前所述，在各个实施方式中，为了精细地调整装置100的性能，120’的厚度从0纳米至50纳米。更进一步地，基板区域110和118，以及半导体层120和128，各自掺杂以第一、第二、第三、第四掺杂物。第一和第四掺杂物为相同型态，其相对于第二和第三掺杂物的型式。在一实施方式中，第一和第四掺杂物为n-型掺杂物，而第二和第三掺杂物为p-型掺杂物。在另一实施方式中，第一和第四掺杂物为p-型掺杂物，而第二和第三掺杂物为n-型掺杂物。如前述讨论的，所提供的半导体鳍状物140和142具有高品质的磊晶膜。与使用典型鳍状物置换方式沉积而成的磊晶层相比，半导体鳍状物140和142未遭受常见于那些磊晶层中的介面缺陷。
图3A至3C显示了形成半导体装置200的方法50的流程图。方法50为方法10的实施方式，且半导体装置200为半导体装置100的实施方式。为了简化起见，省略或节略许多方法50和装置200的细节，这些可由参看前述的方法10和装置100得知。
参看图3A，在操作12，如图4A所示，方法50提供装置200的前趋物，其包括具有第一区域110和第二区域118的基板102。第一区域110和第二区域118各自以第一和第二掺杂物掺杂。形成图4A的装置200，可用如前所讨论且绘示于图2A至2F的制程。
在操作52，方法50(图3A)沉积介电硬罩层202在基板102上(如：在第一区域110和第二区域118之上)。参看图4B，在本实施方式中，沉积介电硬罩层202至厚度H202，范围从5纳米至50纳米。在各个不同的实施方式中，介电硬罩层202可包含氧化硅、氮化硅、氮氧化硅、碳化硅、氮化碳硅、氮氧化碳硅、或其他合适的介电材料。形成介电硬罩层202可使用热氧化、化学气相沉积、电浆增强化学气相沉积、物理气相沉积、原子层沉积、或其他合适的技术。在本实施方式中，沉积介电硬罩层202在基板102的全表面上。
在操作54，方法50(图3A)在介电硬罩层202上形成图案，以提供开口205，其暴露第二区域118(图4C和4D)。这牵涉到一个或多个光刻或蚀刻制程。例如，光刻制程在装置200上形成阻挡图案204，其中，阻挡图案204在第二区域118上方提供了开口205(图4C)。例如，经由开口205，蚀刻制程蚀刻介电硬罩层202，因而暴露第二区域118(图4D)。光刻制程和蚀刻制程与图2A至2B、2D至2E、2J至2K所讨论的制程相似。
在操作56，方法50(图3A)经由开口205在第二区域118形成凹陷。参看图4E，移除部分的第二区域118，导致凹陷的第二区域118。在本实施方式中，操作56使用异向性干蚀刻制程。在一实施方式中，用计时器控制蚀刻的深度。在蚀刻制程中，介电硬罩层202保护装置200的其他区域，包括第一区域110。在本揭露内容中，开口205也称作半导体沟槽205，因为在它的底部和侧壁，被半导体材料所环绕(开口205的上方部分邻接于介电硬罩层202，但这部分是不显著的，之后将讨论)。
在操作14A，方法50(图3A)沉积半导体层120于开口205且在凹陷的第二区域118上方。在一实施方式中，形成半导体层120的制程类似于图2G中的半导体层120。因此，操作14A可视为操作14(图1A)的实施方式。操作14和14A的一个不同之处在于，操作14沉积半导体层120在装置100的全表面上(图2G)，而操作14A沉积半导体层120在装置200的所选的局部区域，例如开口205(图4F)。在图4F，沉积半导体层120至厚度H120，范围从50纳米至200纳米，并掺杂第三掺杂物，其与第二掺杂物为同型。更进一步地，在本实施方式中，半导体层120的上表面S120高于介电硬罩层202的上表面S202。
在操作58，方法50(图3A)执行化学机械平坦化制程206，以将半导体层120的上表面S120平坦化(图4G)。化学机械平坦化制程倍止在介电硬罩层202的上表面S202。因此，上表面S120和S202相当程度上是共平面的。在一实施方式中，调整化学机械平坦化制程206，使移除半导体层120，快于移除介电硬罩层202。例如，半导体层120的化学机械平坦化的移除速率至少比介电硬罩层202的化学机械平坦化的移除速率快十倍。如前述讨论的，调整化学机械平坦化移除速率的选择性，可藉由选择适当的化学机械平坦化耗品，例如化学机械平坦化研磨垫、化学机械平坦化浆料、化学机械平坦化调理剂。在本实施方式中，化学机械平坦化制程206使用硬式研磨垫，和选择用以移除半导体层120材料的化学机械平坦化浆料。在更一步的实施方式中，化学机械平坦化制程206使用马达转矩端点检测模式来检测半导体层120是否相当程度上与介电硬罩层202为共平面。
在操作60，方法50(图3B)移除第一区域之上的介电硬罩层202(图4H)。在一实施方式中，理想的作法是移除介电硬罩层202后，再沉积另一个介电层(如同在操作18A所讨论的)，这是因为在经过化学机械平坦化制程206后，介电硬罩层可能不具有理想的一致性。移除介电硬罩层202可用湿蚀刻、干蚀刻、原子层蚀刻、或其他适的蚀刻技术。在一实施方式中，介电硬罩层202的移除，只限于所选的区域，例如直接位于第一区域110上方的区域。因此，介电硬罩层仍然覆盖装置200的其他区域。在移除介电硬罩层202之后，在第一区域110和半导体层120之间有一个位差，例如半导体层120的上表面S120高于第一区域110的上表面S110。
在操作18A，方法50(图3B)沉积另一个介电硬罩层208在第一区域110和半导体层120上方(图4I)。介电硬罩层可能包含氧化硅、氮化硅、氮氧化硅、碳化硅、氮化碳硅、氮氧化碳硅、或另一个合适的介电材料；而且可能用热氧化沉积、化学气相沉积、电浆增强化学气相沉积、物理气相沉积、原子层沉积、或其他合适的技术。由于介于第一区域110和半导体层120之间的位差，为了覆盖这个位差，介电硬罩层208沉积的厚度会相对上大于介电硬罩层202。在一实施方式中，沉积介电硬罩层208至厚度H208范围从20纳米至100纳米。在更进一步的实施方式中，介电硬罩层208的厚度在相当程度上是一致的。如在图4I所示，介电硬罩层208，沿着「z」字型方向，在第二区域118高于第一区域110。操作18A可被视为操作18的实施方式(图1A)。
在操作20A，方法50(图3B)在介电硬罩层208上形成图案，以在第一区域110正上方形成开口209(图4J和4K)。操作20A可被视为操作20的实施方式(图1A)。如在图4J所示，形成阻挡图案210且其具有开口209。参看图4K，经由开口209，蚀刻介电硬罩层208，因此暴露第一区域110。
在操作22A，方法50(图3B)朝基板102延伸开口209。操作22A可视为操作22的实施方式(图1A)。参看图4L，形成凹陷于第一区域110，导致凹陷的第一区域110。在各个不同的实施方式中，根据装置效能的需求，凹陷的第一区域110之上表面S110可能相等、低于、高于第二区域118的上表面S118。在本实施方式中，这两个表面S110和S118，相当程度上是共平面的。在一实施方式中，操作22A使用干蚀刻制程和计时器模式以达到理想中的蚀刻深度。在本揭露内容中，开口209也称作半导体沟槽209，因为它的底部和侧壁被半导体材料围绕(开口209的上部分邻接于介电硬罩层208，但是这部分不明显，之后将讨论)。
在操作24，方法50(图3B)，在开口209和凹陷的第一区域110上方，沉积半导体层128(图4M)。更进一步地，半导体层128掺杂第四掺杂物。这个操作相当程度上与方法10的操作24(图1B)相等。半导体层128厚度H128，范围从30纳米至150纳米。半导体层128的表面S128高于半导体层120的上表面S120，但是低于位在第二区域118正上方的介电硬罩层208的上表面S208。值得注意的是，半导体120和128二者皆成长于由半导体材料所围绕的开口。因此，相对于鳍状物置换方式的磊晶层，相当程度地减少了介于半导体层120(或128)和周围材料之间的缺陷。
在操作26，方法50(图3C)移除半导体层120之上的介电硬罩层208。在一实施方式中，操作26执行化学机械平坦化制程130，以移除介电硬罩层208。参看图4N，移除介电硬罩层208且暴露半导体层120和128。在另一实施方式中，操作26使用对于介电硬罩层208具选择性的蚀刻制程，以移除介电硬罩层208。这个操作，相当程度上等同于方法10的操作26(图1B)。在本实施方式中，在完成此操作之后，表面S128(现在为半导体层128的上表面)稍后高于上表面S120。
在操作28，方法50(图3C)执行化学机械平坦化制程132以将半导体层120和128平坦化(图4O)。这个操作，相当程度上是等同于方法10的操作28(图1B)。因此此操作的结果，上表面S128在相当程度上，变成与上表面S120为共平面。值得注意的是，在本实施方式中，半导体层120和128的一部分，曾各自与介电硬罩层202(图4F)和介电硬罩层208(图4M)形成交界面；藉由化学机械平坦化制程130和132，移除所交界的这一部分。半导体层120和128的剩余部分，为分别地从半导体沟槽205和209成长而来；因而，与典型的鳍状物置换方式形成的磊晶层相比，减少了介面缺陷。
在操作30，方法50(图3C)进行至更进一步的步骤，以形成最终装置200。在本实施方式中，装置200为鳍式场效晶体管装置。进一步地，本实施方式中，操作30包含了利用半导体层120、128，以及第一区域110、第二区域118，形成鳍状物结构。对于装置200，一个实施例性的鳍状物形成制程，绘示于图4P、4Q、4R，且这个制程，相当程度上分别地等同于绘示于图2P、2Q、2R的鳍状物形成制程。
如在图4R中所示，鳍状物144从第一区域110突出，鳍状物142从第二区域118突出。每一个鳍状物142，包含位于第二区域118上的半导体层120的一部分。每一个鳍状物144，包含位于第一区域110上的半导体层128的一部分。此外，以第一、第二、第三、第四掺杂物，分别地掺杂至基板区域110、118，和半导体层120、128。第一和第四掺杂物为同型，其与第二和第三掺杂物为相反型态。在一实施方式中，第一和第四掺杂物为n-型掺杂物，而第二和第三掺杂物为p-型掺杂物。在另一实施方式中，第一和第四掺杂物为p-型掺杂物，而第二和第三掺杂物为n-型掺杂物。
虽然目的不在于造成限制，本揭露内容的一个或多个实施方式，提供了许多半导体装置和形成制程方面的优点。例如，本揭露内容的实施方式提供了半导体层的磊晶成长方法、半导体层平坦化的方法、蚀刻半导体层以形成鳍状物的方法。与典型SRB方式中的磊晶层相比，半导体层较薄，因而预防剖面图型缺陷。更进一步地，形成半导体层于半导体沟槽内，而不是在介电质沟槽内；因而，与典型鳍状物置换方式相比，减少了介面缺陷。本揭露内容的实施方式，可以轻易地整合至现有的半导体制造流程。
在一实施例的观点中，本揭露内容针对的是形成半导体装置的方法。这方法包括提供半导体基板，其中半导体基板具有第一区域，和邻接于第一区域的第二区域，第一区域和第二区域分别地掺杂第一和第二掺杂物，且第一和第二掺杂物为相反型态。这方法，更进一步地包含在基板上，磊晶成长第一半导体层，其掺杂第三掺杂物，且第三掺杂物和第一掺杂物为相反型态。这方个更进一步地包含在第一半导体层上沉积介电硬罩(HM)层；形成图案在介电硬罩层，以形成位在第一区域上的开口；并且朝基板延伸开口。这方法更进一步地包含，在开口中磊晶成长第二半导体层，其掺杂第四掺杂物，且第一和第四掺杂物为相同型态；而且第二半导体层的表面，高于第二区域正上方的第一半导体层的表面，低于高于第二区域正上方的介电硬罩层的表面。这方法更进一步地包含移除介电硬罩层；以及执行第一化学机械平坦化制程以将第一和第二半导体层二者皆平坦化。
在一些实施方式中，制造半导体装置的方法，在沉积介电硬罩层的步骤前，更进一步包含，执行第二化学机械平坦化制程于第一半导体层。
在一些实施方式中，制造半导体装置的方法，更包含其中第二化学械械平坦化制程只执行于当第一半导体层的表面粗糙度Rq大于0.5纳米。
在一些实施方式中，制造半导体装置的方法，更包含其中延伸开口时，部分地移除位于开口内的第一半导体层。
在一些实施方式中，制造半导体装置的方法，更包含延伸开口时，完全地移除位于开口内的第一半导体层。
在一些实施方式中，制造半导体装置的方法，更包含延伸开口，完全地移除位于开口内的第一半导体层，且部分地移除位于开口内的第一区域。
在一些实施方式中，制造半导体装置的方法，更进一步地，在磊晶成长第一半导体层前，包含：沉积另一个介电硬罩层在基板上，将此另一个介电硬罩层图案化，以形成另一个开口，其暴露第二区域，以及将第二区域经由另一个开口形成凹陷，且其中此半导体磊晶成长于此另一个开口内。
在一些实施方式中，制造半导体装置的方法，更包含其中第一半导体层的一上表面高于位在第一区域的另一个介电硬罩层的一上表面。
在一些实施方式中，制造半导体装置的方法，更进一步地包含，执行第二化学机械平坦化制程于第一半导体层，其中第二化学机械平坦化制程停止于另一个介电硬罩层。
在一些实施方式中，制造半导体装置的方法，其中更包含调整第二化学机械平坦化制程，使移除第一半导层快于移除另一个介电硬罩层。
在一些实施方式中，制造半导体装置的方法，在沉积介罩层之前，更进一步地包含，移除位在第一区域上的另一个介电硬罩层，其中沉积介电硬罩层使其在第二区域高于在第一区域。
在一些实施方式中，制造半导体装置的方法，更包含藉由第二化学机械平坦化制程，移除介电硬罩层。
在一些实施方式中，制造半导体装置的方法，其中更包含调整第二化学机械平坦化制程，使移除介电硬罩层至少为移除第一和第二半导体层的10倍。
在一些实施方式中，制造半导体装置的方法，其中更包含调整第一化学机械平坦化制程，使移除第二半导体层的速度为移除第一半导体层的1至5倍。
在另一个实施例的观点中，本揭露内容为针对形成半导体装置的方法。这方法包含形成半导体基板，其中半导体基板包含第一区域，以及邻接于第一区域的第二区域；第一和第二区域分别地掺杂第一和第二掺杂物，且第一和第二掺杂物为相反型态。这方法更进一步地包含在基板上沉积介电硬罩(HM)层；在介电硬罩层上形成图案，以形成暴露第二区域的第一开口；并且经由第一开口，在第二区域形成凹陷。这方法更进一步地包含在基板上且在第一开口中，磊晶成长第一半导体层，其中第一半导体层掺杂第三掺杂物，第一和第三掺杂物为相反型态，而且其中，第一半导体层的上表面，高于位在第一区域正上方的介电硬罩层的上表面。这方法更进一步地，包含对第一半导体层执行第一化学机械平坦化制程，其中第一化学机械平坦化制程停止于第一硬罩层上。这方法更进一步地包含，在第一区域之上且在第一半导体层之上，沉积第二介电硬罩层；在第二介电硬罩层形成图案，以在第一区域上形成第二开口；且朝半导体基板延伸第二开口，因而部分地移除第一区域。这方法更进一步地包含，在第二开口中，磊晶成长第二半导体层，其中将第四掺杂物掺杂入第二半导层，且第一和第四掺杂物为同型，而且第二半导体层的表面，高于位在第一区域正上方的第二半导体层的表面，低于位在第二区域正上方的介电硬罩层的表面。这方法更进一步地包括执行第二化学机械平坦化制程移除第二介电硬罩层，以暴露第一和第二半导体层；并且执行第三化学机械制程，以将第一和第二半导体层二者皆平坦化。
在一些实施方式中，制造半导体装置的方法，其中更包含，第一掺杂物和第四掺杂物为p-型掺杂物，第二掺杂物和第三掺杂物为n-型掺杂物。
在一些实施方式中，制造半导体装置的方法，其中更包含：调整第一化学机械平坦化制程，使移除第一半导体层的速度快于移除介电硬罩层；调整第二化学机械平坦化制程，使移除第二介电硬罩层快于移除第一和第二半导体层；以及调整第三化学机械平坦化制程，使移除第二半导体层快于移除第一半导体层。
在又另一实施例的观点中，本揭露内容为针对半导体装置。半导体装置包含具有第一区域和第二区域的半导体基板，其中第一和第二区域分别地掺杂第一和第二掺杂物。半导体装置更进一步地包含突出于第一区域的第一鳍状物；突出于第二区域的第二鳍状物；以及介于相邻第一及第二鳍状物的隔离结构。每一个第二鳍状物包含位在第一区域的一部分上的第一半导体层；且更进一步地包含位在第一半导体层上的二半导体层。第一半导体层以第三掺杂物掺杂，其与第二掺杂物为同型。第二半导体层以第四掺杂物掺杂，其与第一掺杂物为同型。
在一些实施方式中，所揭露的半导体装置其中更包含，第一掺杂物和第四掺杂物为p-型掺杂物；以及第二掺杂物和第三掺杂物为n-型掺杂物。
前述内容概述了数个实施方式的种种特征，所以在本领域中具一般技能者可更能理解本揭露内容的观点。那些本领域中具一般技能者应该能理解他们可快速地利用本揭露内容，作为设计或修改其他制程或结构的基础，以实现同样的目的和/或达成此述实施方式同样的优点。那些本领域中具一般技能者应该也体会出如此均等的建构，并不偏离本揭露内容的精神和范围，而且他们可不偏离本揭露内容的精神和范围，进行各种改变、取代、替换。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种制造半导体装置的方法，其特征在于，包含：
提供一半导体基板，其中该半导体基板具有一第一区域和一第二区域，该第一区域和该第二区域分别掺杂第一掺杂物和第二掺杂物，且该第一掺杂物和第二掺杂物为相反型态；
磊晶成长一第一半导体层，其位在该半导体基板上，且该第一半导体层掺杂一第三掺杂物，且该第一掺杂物和第三掺杂物为相反型态；
沉积一介电硬罩层在该第一半导体层上；
将该介电硬罩层图案化，以在该第一区域上形成一开口；
朝该半导体基板延伸该开口；
磊晶成长一第二半导体层在该开口中，其中该半导体层掺杂一第四掺杂物，该第一掺杂物和第四掺杂物为相同型态，而且该第二半导体层的一表面高于直接位在该第二区域上方的该第一半导体层的一上表面，且低于直接位在该第二区域上方的该第二区域上方的该介电硬罩层的一上表面；
移除该介电硬罩层；以及
执行一第一化学机械平坦化制程，以将该第一半导体层和该第二半导体层平坦化。
2.根据权利要求1所述的方法，其特征在于，在沉积该介电硬罩层之步骤前，更进一步地包含：
执行一第二化学机械平坦化制程于该第一半导体层。
3.根据权利要求2所述的方法，其特征在于，其中该第二化学机械平坦化制程只执行于当该第一半导体层的表面粗糙度Rq大于0.5纳米 。
4.根据权利要求1所述的方法，其特征在于，延伸该开口时，部分地移除位于该开口内的该第一半导体层。
5.根据权利要求1所述的方法，其特征在于，其中延伸该开口时，完全地移除位于该开口内的该第一半导体层。
6.根据权利要求1所述的方法，其特征在于，其中延伸该开口时，完全地移除位于该开口内的该第一半导体层，且部分地移除位于该开口内的该第一区域。
7.根据权利要求1所述的方法，其特征在于，在磊晶成长该第一半导体层之前，更进一步地包含：
沉积另一个介电硬罩层在该半导体基板上；
将该另一个介电硬罩层图案化，以形成另一个开口，其暴露该第二区域；以及
将该第二区域经由该另一个开口形成凹陷，其中：
磊晶成长该第一半导体层包含使部分的该第一半导体层磊晶成长于该另一个开口内。
8.根据权利要求7所述的方法，其特征在于，其中该第一半导体层的一上表面高于位在该第一区域之该另一个介电硬罩层的一上表面。
9.根据权利要求8所述的方法，其特征在于，更进一步地包含：
在该第一半导体层的该部分磊晶成长于该另一个开口内之后，执行一第二化学机械平坦化制程于第一半导体层，其中该第二化学机械平坦化制程停止于该另一个介电硬罩层。
10.根据权利要求9所述的方法，其特征在于，其中调整该第二化学机械平坦化制程，使移除该第一半导体层快于移除该另一个介电硬罩层。
11.根据权利要求9所述的方法，其特征在于，在沉积该介电硬罩层在该第一半导体层上之前，更进一步地包含：
移除位在该第一区域上之该另一个介电硬罩层，其中沉积该介电硬罩层使其在该第二区域高于在该第一区域。
12.根据权利要求1所述的方法，其特征在于，藉由一第二化学机械平坦化制程，移除该介电硬罩层。
13.根据权利要求12所述的方法，其特征在于，调整该第二化学机械平坦化制程，使移除该介电硬罩层的速率至少为移除该第一和第二半导体层的速率的10倍。
14.根据权利要求1所述的方法，其特征在于，其中调整该第一化学机械平坦化制程，使移除该第二半导体层的速度为移除该第一半导体层的1至5倍。
15.一种制造半导体装置的方法，其特征在于，包含：
提供一半导体基板，其中该半导体基板具有一第一区域，和邻接于该第一区域的一第二区域，该第一区域和该第二区域分别地掺杂第一掺杂物和第二掺杂物，且该第一掺杂物和该第二掺杂物为相反型态；
沉积一第一介电硬罩层在该半导体基板上；
将该第一介电硬罩层图案化，以形成一第一开口，暴露该第二区域；
经由该第一开口，在该第二区域形成凹陷；
磊晶成长一第一半导体层于该半导体基板上且在该第一开口内，其中该第一半导体层掺杂一第三掺杂物，该第一掺杂物和该第三掺杂物为相反的型式，且其中该第一半导体层的一上表面高于位在该第一区域上方的该介电硬罩层的一上表面；
执行一第一化学机械平坦化制程于该第一半导体层，其中该第一化学机械平坦化制程停止于该第一介电硬罩层上；
沉积一第二介电硬罩层在该第一区域之上且在该第一半导体层之上；
将第二介电硬罩层图案化以在该第一区域上形成一第二开口；
朝该半导体基板延伸该第二开口，因此部分地移除该第一区域；
磊晶成长一第二半导体层在该第二开口内，其中该第二半导体层掺杂一第四掺杂物，该第一掺杂物和该第四掺杂物为相同型态，且该第二半导体的一表面高于位在该第二区域上的该第一半导体层的上表面，且低于位在该第二区域上的该第二介电硬罩层的上表面；
执行一第二化学机械平坦化制程以移除该第二介电硬罩层，且暴露该第一半导体层和该第二半导体层；以及
执行一第三化学机械平坦化制程，以将该第一半导体层和该第二半导体层平坦化。
16.根据权利要求15所述的方法，其特征在于，在沉积该第二介电硬罩层前，更进一步地包含：
移除位在该第一区域上的该介电硬罩层，其中该第二介电硬罩层在该第二区域上高于在该第一区域上。
17.根据权利要求15所述的方法，其特征在于，其中：
该第一掺杂剂和该第四掺杂剂为p-型掺杂剂；以及
该第二掺杂剂和该第三掺杂剂为n-型掺杂剂。
18.根据权利要求15所述的方法，其特征在于：
调整该第一化学机械平坦化制程，使移除该第一半导体层的速度快于移除该介电硬罩层；
调整该第二化学机械平坦化制程，使移除该第二介电硬罩层快于移除该第一和第二半导体层；以及
调整该第三化学机械平坦化制程，使移除该第二半导体层快于移除该第一半导体层。
19.一半导体装置，其特征在于，包含：
一半导体基板，其具有一第一区域和一第二区域，其中该第一区域和第二区域分别地掺杂第一掺杂物和第二掺杂物；
第一鳍状物突出于该第一区域；
第二鳍状物突出于该第二区域；以及
一隔离结构，介于相邻的第一和第二鳍状物，
其中：
每一个该第二鳍状物包含一第一半导体层的一第一部分，其位在该第二区域上；
每一个该第一鳍状物包含该第一半导体层的一第二部分，其位在第一区域上，且更进一步地包含位在该第一半导体层上的一第二半导体层，该第一半导体层的该第二部分的厚度小于该第一半导体层的该第一部分的厚度；
该第一半导体层的该第一部分及该第二部分以一第三掺杂物掺杂，其与该第二掺杂物为同型；以及
该第二半导体层以一第四掺杂物掺杂，其与该第一掺杂物为同型。
20.根据权利要求19所述的半导体装置，其特征在于：
该第一掺杂物和该第四掺杂物为p-型掺杂物；以及
该第二掺杂物和该第三掺杂物为n-型掺杂物。
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