JP5561460B2 - 配線基板および配線基板の製造方法 - Google Patents

配線基板および配線基板の製造方法 Download PDF

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Description

本発明は、配線基板およびその製造技術に関し、特に、半導体パッケージの配線基板に適用して有効な技術に関するものである。
例えば、サブトラクティブ法によって配線基板上に電極パッドを形成する場合、銅箔表面に開口部を有するレジストパターンを形成し、その開口部から露出する銅箔をエッチングした後、レジストパターンを剥離することによって、残存した銅箔からなる電極パッドが形成される。
また、例えば、セミアディティブ法によって配線基板上に電極パッドを形成する場合、まず、無電解めっき法によって基板最表面側の絶縁層上にシード膜を形成した後、そのシード膜表面に開口部を有するレジストパターンを形成する。次いで、その開口部から露出するシード膜上に電解めっきによって電極パッドを形成した後、レジストパターンを剥離し、エッチングによって不要なシード膜を除去することによって、電解めっき膜からなる電極パッドが形成される。
このように種々の方法によって、配線基板上に電極パッドを形成することができる。一方、電極パッドを有する配線基板の構造、特に、基板最表面側の絶縁層から露出する電極パッドを有する配線基板の構造に関して、以下の先行技術文献（特許文献１〜３）が抽出された。
特開２００５−３２７７８０号公報（特許文献１）には、すべての下層配線が基体絶縁膜の凹部の奥まった位置に有する半導体パッケージの配線基板が開示されている。この配線基板では、すべての下層配線上のエッチング容易層が除去されて、凹部が形成されている。
特開２００２−１９８４６２号公報（特許文献２）には、絶縁層の凹部の底面から露出する電極を複数有する半導体パッケージの配線基板が開示されている。この配線基板では、すべての電極が配線基板の下面側から所定の厚さ分だけエッチング除去される。
特開２００７−１３０９２号公報（特許文献３）には、ソルダレジスト層の外側の面より凹んだ構造の電極を複数有する配線基板が開示されている。この配線基板では、すべての電極が、その上の電極高さ調整層がエッチングされることによって凹んだ構造となっている。
特開２００５−３２７７８０号公報（明細書段落［００３０］、［００６２］、図１） 特開２００２−１９８４６２号公報（明細書段落［０１１１］、図２、図１５） 特開２００７−１３０９２号公報（明細書段落［００６４］、［００６６］、図３）
図４５に、絶縁層１０３から露出する複数の電極パッド１０２を有する配線基板１０１を備えた半導体パッケージを示す。図４５に示す配線基板１０１では、前記特許文献１〜３記載の配線基板と同様に、複数の電極パッド１０２それぞれの搭載面が、絶縁層１０３に形成されている同じ凹み深さの凹部１０４から露出している。なお、配線基板１０１は、外部接続端子ともなる配線層１０５と、配線層１０５を覆うソルダレジスト１０６と、絶縁層１０３に形成され、電極パッド１０２と配線層１０５とを電気的に接続するビア（ＶＩＡ）１０７とを含んで構成されている。
例えば、配線基板１０１の電極パッド１０２側で半導体チップが搭載される場合、電極パッド１０２と半導体チップの外部接続端子（例えば電極バンプ）とが電気的に接続される。また、配線基板１０１上には、半導体チップの他に、半導体チップの放熱を図る放熱板（例えばリッド）や別の配線基板、さらにはチップキャパシタなどの電子部品が搭載される場合がある。
ところで、半導体装置の高機能化、小型化に伴い、半導体チップを搭載する半導体パッケージ（配線基板）も小型化、薄型化が要求され、その配線や電極パッドも微細化、狭ピッチ化が要求されている。このような要求に対して、前述の配線基板１０１上に半導体チップ、放熱板、別の配線基板、電子部品などの種々の部品を搭載する場合、搭載に関しての自由度が少ないものと考えられる。
配線基板１０１上に半導体チップ、放熱板などの種々の部品を搭載するには、配線基板１０１の複数の電極パッド１０２に、種々の部品の大きさの異なる外部接続端子を接続させる場合がある。この場合、外部接続端子に用いられる例えばはんだなどの接続材の量制御のみによって、配線基板１０１に半導体チップ、放熱板などが搭載される。例えば、半導体パッケージの薄型化に関して、配線基板１０１の電極パッド１０２のように、すべての搭載面が最表面から同一の深さにある場合、搭載用のはんだ量によって各種部品の接続高さを調整しなければならず、搭載に関しての自由度が少ない。このため、種々の部品によって接続するためのはんだ量が異なるため、はんだ量の調整が困難で、その接続部の信頼性が低下することも考えられる。
本発明の目的は、配線基板に種々の部品を搭載する自由度を、高めることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明の一実施形態における配線基板は、配線層と樹脂からなる絶縁層とを複数層積層してなる配線基板であって、前記複数層積層された絶縁層のうち最外層の絶縁層に、第１および第２電極パッドが埋設されており、前記第１電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第１電極パッドの側面と裏面が前記最外層の絶縁層に接しており、前記第２電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第２電極パッドの側面と裏面が前記最外層の絶縁層に接しており、前記最外層の絶縁層に前記第１電極パッドの裏面を露出する第１ビア穴が設けられ、該第１ビア穴内に前記第１電極パッドの裏面に接続する第１ビアが設けられ、前記最外層の絶縁層の裏面上に前記第１ビアと一体に形成された第１配線パターンが設けられており、前記最外層の絶縁層に前記第２電極パッドの裏面を露出する第２ビア穴が設けられ、該第２ビア穴内に前記第２電極パッドの裏面に接続する第２ビアが設けられ、前記最外層の絶縁層の裏面上に前記第２ビアと一体に形成された第２配線パターンが設けられており、前記第１および第２配線パターンが同層の配線層に設けられており、前記第１および第２電極パッドの表面の、前記最外層の絶縁層の表面からの深さが、互いに異なる。
この一実施形態によれば、配線基板に種々の部品を搭載する自由度を、高めることができる。
本発明の実施形態１における製造工程中の半導体パッケージの模式的な断面図である。 図１に続く製造工程中の半導体パッケージの模式的な断面図である。 図２に続く製造工程中の半導体パッケージの模式的な断面図である。 図３に続く製造工程中の半導体パッケージの模式的な断面図である。 図４に続く製造工程中の半導体パッケージの模式的な断面図である。 図５に続く製造工程中の半導体パッケージの模式的な断面図である。 図６に続く製造工程中の半導体パッケージの模式的な断面図である。 図７に続く製造工程中の半導体パッケージの模式的な断面図である。 図８に続く製造工程中の半導体パッケージの模式的な断面図である。 図９に続く製造工程中の半導体パッケージの模式的な断面図である。 図１０に続く製造工程中の半導体パッケージの模式的な断面図である。 図９における製造工程中の半導体パッケージの模式的な平面図である。 本発明の実施形態２における製造工程中の半導体パッケージの模式的な断面図である。 図１３に続く製造工程中の半導体パッケージの模式的な断面図である。 図１４に続く製造工程中の半導体パッケージの模式的な断面図である。 図１５に続く製造工程中の半導体パッケージの模式的な断面図である。 図１６に続く製造工程中の半導体パッケージの模式的な断面図である。 本発明の実施形態３における製造工程中の半導体パッケージの模式的な断面図である。 図１８に続く製造工程中の半導体パッケージの模式的な断面図である。 図１９に続く製造工程中の半導体パッケージの模式的な断面図である。 図２０に続く製造工程中の半導体パッケージの模式的な断面図である。 図２１に続く製造工程中の半導体パッケージの模式的な断面図である。 図２２に続く製造工程中の半導体パッケージの模式的な断面図である。 本発明の実施形態４における製造工程中の半導体パッケージの模式的な断面図である。 図２４に続く製造工程中の半導体パッケージの模式的な断面図である。 図２５に続く製造工程中の半導体パッケージの模式的な断面図である。 図２６に続く製造工程中の半導体パッケージの模式的な断面図である。 図２７に続く製造工程中の半導体パッケージの模式的な断面図である。 図２８に続く製造工程中の半導体パッケージの模式的な断面図である。 本発明の実施形態５における製造工程中の半導体パッケージの模式的な断面図である。 図３０に続く製造工程中の半導体パッケージの模式的な断面図である。 図３１に続く製造工程中の半導体パッケージの模式的な断面図である。 図３２に続く製造工程中の半導体パッケージの模式的な断面図である。 図３３に続く製造工程中の半導体パッケージの模式的な断面図である。 図３４に続く製造工程中の半導体パッケージの模式的な断面図である。 本発明の実施形態６における製造工程中の半導体パッケージの模式的な断面図である。 図３６に続く製造工程中の半導体パッケージの模式的な断面図である。 図３７に続く製造工程中の半導体パッケージの模式的な断面図である。 図３８に続く製造工程中の半導体パッケージの模式的な断面図である。 図３９に続く製造工程中の半導体パッケージの模式的な断面図である。 図４０に続く製造工程中の半導体パッケージの模式的な断面図である。 本発明の実施形態７における半導体パッケージの模式的な断面図である。 本発明の実施形態８における半導体パッケージの模式的な断面図である。 本発明の実施形態９における半導体パッケージの模式的な断面図である。 従来の半導体パッケージの模式的な断面図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
また、本発明における配線基板は、半導体パッケージ、インターポーザ、実装基板等に適用することができ、特に、半導体パッケージに適用することが好適である。以下の実施形態では、半導体パッケージとして配線基板を用いた場合について説明する。
（実施形態１）
本実施形態における半導体パッケージの製造方法について図面を参照して説明する。まず、図１に示すように、導電性の支持板１上に開口部２ａを有するレジスト層２（めっきレジスト層）を形成する。導電性の支持板１は、例えば、５００μｍ程度の厚さのＣｕ（銅）箔である。レジスト層２は、例えば、所定の厚さのドライフィルムレジストまたは液状レジストにより形成する。例えば、支持板１上にドライフィルムレジストを形成した後に、そのドライフィルムレジストに対して露光・現像を行うことによって開口部２ａを有するレジスト層２が支持板１上に形成される。
なお、支持板１は導電性を有していれば、Ａｌ（アルミニウム）箔など他の材料を用いても良い。本実施形態では、後工程で、支持板１をめっき導通部として用いて電解めっき法を行うからである。また、支持板１の厚さは、製造工程中の支持板１に反りが発生しない厚さであれば良い。支持板１の厚さが薄すぎて反りが発生してしまうと、例えば位置合わせずれが生じ、製造歩留まりが低下してしまうからである。本実施形態では、後工程で、支持板１をＣｕ箔とし、それをエッチングによって除去するので、支持板１の厚さは、反りが発生せず、エッチング時間が短時間で済む厚さが好ましい。
続いて、図２に示すように、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの支持板１上に支持板１と材質が異なる深さ調整膜３を形成する。深さ調整膜３は、例えば、１０〜２０μｍ程度の厚さのＮｉ（ニッケル）めっき膜である。本実施形態では、支持板１としてＣｕ箔を用いているので、深さ調整膜３はそれとは異なる材質のＮｉめっき膜を用いている。後工程で、Ｃｕ箔からなる支持板１はエッチングによって除去されるが、その時には深さ調整膜３は残存させておくので、深さ調整膜３には、Ｃｕ箔とエッチングレートの異なる材質であるＮｉめっき膜を用いている。
次いで、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの深さ調整膜３上に深さ調整膜３と材質が異なるめっき膜４を形成する。このめっき膜４は、深さ調整膜３とは異なり、電極パッドを構成するものに含まれる。
めっき膜４は、例えば、１０〜２０μｍ程度の厚さのＣｕめっき膜である。本実施形態では、深さ調整膜３としてＮｉめっき膜を形成しているので、めっき膜４はそれとは異なる材質のＣｕめっき膜を形成している。後工程で、Ｎｉめっき膜からなる深さ調整膜３はエッチングによって除去されるが、その時にはめっき膜４は残存させておくので、めっき膜４には、Ｎｉめっき膜とエッチングレートの異なる材質であるＣｕめっき膜を形成している。
なお、めっき膜４は、例えばＮｉめっき膜からなる深さ調整膜３と異なる材質であれば、Ａｕ（金）めっき膜、Ｐｄ（パラジウム）めっき膜などであっても良く、Ｃｕめっき膜、Ａｕめっき膜、Ｐｄめっき膜を含む積層膜であっても良い。また、深さ調整膜３のエッチング時にめっき膜４が残存すれば良いので、例えばＮｉめっき膜からなる深さ調整膜３上に、深さ調整膜３と異なる材質のＣｕめっき膜（この場合、エッチングストッパとなる）を形成した後、その上に深さ調整膜３と同じ材質のＮｉめっき膜を形成しても良い。
続いて、図３に示すように、レジスト層２を除去する。
続いて、図４に示すように、支持板１上に開口部５ａを有するレジスト層５を形成する。ここでのレジスト層５は、支持板１上に形成されている深さ調整膜３およびめっき膜４を覆うようにして、レジスト層２と同様にして形成される。
続いて、図５に示すように、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの支持板１上に支持板１と材質が異なるめっき膜６を形成する。このめっき膜６は、電極パッドを構成するものに含まれる。
めっき膜６は、単層膜であっても良いが、本実施形態では、支持板１側から順に形成されたＡｕめっき膜６ｅ／Ｎｉめっき膜６ｆ／Ｃｕめっき膜６ｇ（Ａｕめっき膜６ｅとＮｉめっき膜６ｆとの間にＰｄめっき膜を形成しても良い）の積層膜としている。支持板１としてＣｕ箔を形成しているので、めっき膜６の支持板１側にはそれとは異なる材質のＡｕめっき膜を形成している。後工程で、Ｃｕ箔からなる支持板１はエッチングによって除去されるが、その時にはめっき膜６は残存させておくので、エッチングストッパとして、めっき膜６の支持板１側にはエッチングレートの異なる材質であるＡｕめっき膜を形成している。
ここで、本実施形態では、めっき膜６を形成する際に、めっき膜４とも材質が異なるめっき膜６を形成している。めっき膜４としてＣｕめっき膜を形成しているので、めっき膜６の支持板１側にはそれとは異なるＡｕめっき膜を形成している。後工程ではこれらめっき膜４、６は配線基板の電極パッドとして用いられる。これにより、例えば、配線基板上に搭載される種々の部品の外部接続端子に対応した材質の異なる電極パッドを形成することができることとなる。
なお、支持板１側に、支持板１とはエッチングレートの異なる材質のめっき膜が形成されていれば、それ以降に形成されるめっき膜の材質は電極パッドとして構成できるものであれば、支持板１と同一の材質であっても良い。本実施形態のめっき膜６は、支持板１の材質をＣｕとしているので、支持板１とはエッチングレートの異なる材質のＡｕめっき膜を支持板１側に形成し、それ以降はＮｉめっき膜、Ｃｕめっき膜を形成することによってなる積層膜としている。
続いて、図６に示すように、レジスト層５を除去する。
続いて、図７に示すように、めっき膜４およびめっき膜６と電気的に接続された配線層を形成する。この配線層は、例えば、配線１１、１２、１３および層間絶縁層１４、１５、１６を含んで構成されるビルドアップ配線層である。
まず、支持板１上に形成されている深さ調整膜３／めっき膜４、およびめっき膜６を覆うように層間絶縁層１４を形成した後、深さ調整膜３／めっき膜４、およびめっき膜６に到達するビア（ＶＩＡ）穴を形成し、そのビア穴を介してめっき膜４およびめっき膜６と電気的に接続される配線１１を形成する。
層間絶縁層１４は、例えば、エポキシ系樹脂やポリイミド系樹脂などの樹脂フィルムを積層し形成する。また、前記ビア穴は、例えば、めっき膜４およびめっき膜６をストッパとして用いたレーザやドライエッチングによって、めっき膜４およびめっき膜６に到達して層間絶縁層１４に形成される開口部である。
また、配線１１は、例えば、セミアディティブ法によって形成される。まず、前記ビア穴内および層間絶縁層１４上に無電解めっきなどによりシード層（図示しない）を形成した後に、配線１１が形成される領域に開口部が設けられたレジスト層（図示しない）を形成する。次いで、前記シード層をめっき導通部に用いた電解めっき法によって、前記レジスト層の開口部内に、例えばＣｕめっき膜を形成する。次いで、前記レジスト層を剥離した後、前記Ｃｕめっき膜をマスクにして前記シード層をエッチングする。これにより、ビア穴内に形成されたビアと層間絶縁層１４上に形成された配線パターンとからなり、前記Ｃｕめっき膜から構成される配線１１が形成される。
次いで、層間絶縁層１４および配線１１の形成工程と同様の工程を繰り返すことによって、層間絶縁層１４上に形成されている配線１１を覆うように層間絶縁層１５を形成した後、配線１１に到達するビア穴を形成し、そのビア穴を介して配線１１と電気的に接続される配線１２を形成する。
次いで、層間絶縁層１４および配線１１の形成工程と同様の工程を繰り返すことによって、層間絶縁層１５上に形成されている配線１２を覆うように層間絶縁層１６を形成した後、配線１２に到達するビア穴を形成し、そのビア穴を介して配線１２と電気的に接続される配線１３を形成する。これにより、配線１１、１２、１３および層間絶縁層１４、１５、１６を含んで構成される配線層（ビルドアップ配線層）が形成される。
次いで、層間絶縁層１６上に、配線１３の表面を露出する開口部を有するソルダレジスト１７を形成する。ソルダレジスト１７は、例えば、層間絶縁層１６上にフィルム状のレジストを形成した後、該レジストに対して露光・現像を行うことによって形成される。なお、ソルダレジスト１７から露出している配線１３は、電極パッドとして用いられ、ソルダレジスト１７によって、外部接続端子との接続時のショート（短絡）が防止され、また保護される。
次いで、露出している配線１３に対して保護などを行うための表面処理を行う。図示しないが、露出している配線１３上には、ＯＳＰ（Organic Solder Preservative）膜、無電解Ｎｉ／Ｐｄ／Ａｕめっき膜、または無電解Ｎｉ／Ａｕめっき膜が形成される。
続いて、図８に示すように、支持板１を除去する。支持板１にＣｕ箔を用いた場合、例えば、塩化アンモニウム銅を含むエッチング液を用いたエッチングによって支持板１を除去する。なお、塩化アンモニウム銅を含むエッチング液を用いたエッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
深さ調整膜３に、支持板１のＣｕ箔とエッチングレートの異なるＮｉめっき膜が形成されているので、支持板１の除去の際には深さ調整膜３およびめっき膜４は除去されずに残存する。これにより、深さ調整膜３の表面（露出面）は、層間絶縁層１４から露出することとなる。
また、めっき膜６の支持板１側に、支持板１のＣｕ箔とエッチングレートの異なるＡｕめっき膜が形成されているので、支持板１の除去の際にはめっき膜６は除去されずに残存する。これにより、めっき膜６の表面（露出面）は、層間絶縁層１４から露出することとなる。
続いて、図９に示すように、深さ調整膜３を除去することによって、めっき膜４上に凹部１８を形成する。なお、電極パッドの露出面を保護するなどの必要がある場合、めっき膜４上に、例えばＯＳＰ膜を形成しても良い。
深さ調整膜３にＮｉめっき膜を用いた場合、例えば、硝酸と過酸化水素水を含むエッチング液を用いたエッチングによって深さ調整膜３を除去する。めっき膜６の露出側に、深さ調整膜３のＮｉめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、深さ調整膜３の除去の際にはめっき膜６は除去されずに残存する。なお、硝酸と過酸化水素水を含むエッチング液を用いたエッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
層間絶縁層１４に形成された凹部１８の底面では、めっき膜４が露出している。凹部１８の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜３の厚さと同程度である。例えば、深さ調整膜３の厚さを１０〜２０μｍ程度とした場合、凹部１８の深さも１０〜２０μｍ程度となる。なお、深さ調整膜３の厚さを極めて薄くした場合、凹部１８がほとんど形成されず、実質上めっき膜４の露出面と層間絶縁層１４の表面とを同一面（フラット）とすることもできる。
このようにして、半導体パッケージの配線基板２０Ａが形成される。図１２は配線基板２０Ａを模式的に示す平面図である。なお、この図１２のＸ−Ｘ線に対応して、これまで説明した図１〜図９、後に説明する図１０〜図１１に製造工程中の半導体パッケージの断面が示されている。
本実施形態では、図１２において、符号Ａが示す領域をチップ搭載領域とし、符号Ｂが示す領域をリッド搭載領域としている。配線基板２０Ａの中央部の領域Ａには、搭載される半導体チップの外部接続端子と接続されるための電極パッド４ａが形成されている。また、配線基板２０Ａの中央部に隣接した外周部の領域Ｂには、搭載されるリッド（放熱板）の接続部と接続されるための電極パッド６ａ（シーリング）が領域Ａを囲むように枠状に形成されている。
この配線基板２０Ａは、一般的な配線基板が有するコア基板の代わりに、支持板１を用いて形成されたコアレス基板である。本実施形態では、支持板１への表面処理を利用すること、すなわち複数回のパターニングと複数のめっきを行うことにより、支持板１の除去後の配線基板２０Ａ（コアレス基板）表面のめっき膜４、６露出面に、異なる任意の段差を形成することができる。
異なる任意の段差について説明する。本実施形態では、層間絶縁層１４からのめっき膜６の露出面までの深さがなく、めっき膜６の露出面が層間絶縁層１４の表面と同一面となっている場合を示すが、このような場合を含めて層間絶縁層１４からのめっき膜６の露出面の深さを段差（深さがある）として説明している。
配線基板２０Ａは、めっき膜４で構成される電極パッド４ａ、およびめっき膜６で構成される電極パッド６ａを有しており、電極パッド４ａおよび電極パッド６ａは層間絶縁層１４の表面からの深さが互いに異なって露出している。配線基板２０Ａの領域Ａは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面であり、ポケット状に形成されている。また、配線基板２０Ａの領域Ｂは、電極パッド６ａの露出面が、層間絶縁層１４の表面と同一面であり、フラット状に形成されている。これら深さの相違によって、電極パッド４ａと電極パッド６ａの配線基板２０Ａに異なる段差を形成することができる。
また、本実施形態では支持板１をめっき導通部としているので、別にめっき導通部（バスライン）を形成する必要がなく（バスレス化）、バス形成工程を削減することができ、コストも低減することができる。また、バス形成工程が削除されるので、バス形成に用いるめっきマスク材によるめっき液汚染の防止を図ることもできる。また、バス形成のためのマージンを確保する必要もないので、電極パッド４ａ、６ａのファインピッチ化を図ることができる。
続いて、図１０に示すように、配線基板２０Ａ上に半導体チップ２１を搭載する。半導体チップ２１の主面（素子形成面）には内部素子と電気的に接続されている金バンプやはんだバンプ等の外部接続端子２２が形成されている。この外部接続端子２２と、配線基板２０Ａの電極パッド４ａとが電気的に接続されて、配線基板２０Ａ上に半導体チップ２１はフリップチップ実装される。
続いて、図１１に示すように、配線基板２０Ａ上に放熱作用を有する導電性のリッド２３（蓋体）を搭載する。このリッド２３は、放熱板として用いるが、放熱作用の他に、基準電位（ＧＮＤ）と接続して回路動作の安定化や、外部ノイズの遮断として用いても良い。
図１１に示すリッド２３は、平面矩形状の蓋部２３ａと、蓋部２３ａの外周で枠状に突起している接続部２３ｂとを含んだ枡形をしている。半導体チップ２１の裏面（主面とは反対の面）と、蓋部２３ａとがグリス２４を介して接触され、また、接続部２３ｂの下面と、配線基板２０Ａの電極パッド６ａとが、例えばはんだ２５を介して電気的に接続されて、配線基板２０Ａ上にリッド２３は接合されている。これにより、半導体チップ２１とリッド２３は半導体チップ２１の裏面にグリス２４を介してリッド２３が接着して搭載され、枡形をしているリッド２３の内部で半導体チップ２１がカバーされている。
このように、配線基板２０Ａには、半導体チップ２１やリッド２３が搭載されている。半導体チップ２１は、半導体チップ２１の主面に形成されている外部接続端子２２と電極パッド４ａとが電気的に接続されて配線基板２０Ａに搭載されている。また、枡形のリッド２３は、半導体チップ２１を覆うように、リッド２３に形成されている接続部２３ｂと電極パッド６ａとが電気的に接続されて配線基板２０Ａに搭載されている。
以上により、半導体チップ２１およびリッド２３が搭載された配線基板２０Ａを有する半導体パッケージ３０Ａが形成される。半導体装置の高機能化、小型化に伴い、半導体チップを搭載する半導体パッケージも小型化、薄型化が要求されている。この配線基板２０Ａは、ある程度の厚みを有するコア基板の代わりに、後工程で除去される支持板１を用いて形成されたコアレス基板であるので、薄型化（例えば、１７０〜２００μｍ程度）とすることができる。よって、半導体パッケージ３０Ａを小型化、薄型化することができる。
半導体パッケージの薄型化の観点において、配線基板に種々の部品を搭載する場合、図４５を参照して説明したように、配線基板１０１の電極パッド１０２すべての搭載面（露出面）が最表面から同一の深さにある場合、搭載用のはんだ（接続材）の量によって高さを調整しなければならない。
しかしながら、本実施形態では、はんだ量の調整の他に、電極パッドの搭載面（露出面）の深さ制御を加えることによって、配線基板に部品を搭載することに関しての自由度を高めている。具体的には、例えば、図１１に示したように、電極パッド４ａ、６ａが層間絶縁層１４の表面からの深さが互いに異なって露出しているので、配線基板２０Ａ上に種々の部品（半導体チップ２１およびリッド２３）を搭載できる自由度を高めることができる。
これにより、半導体パッケージ３０Ａの薄型化においては、配線基板２０Ａに搭載する種々の部品の高さ調整を電極パッド４ａ、６ａの搭載面（露出面）の深さ制御に重点をおき、配線基板２０Ａと種々の部品との接続においては、はんだ（接続材）の量制御に重点をおくこともできる。したがって、配線基板２０Ａと種々の部品との接続強度を高めることができるので、半導体パッケージ３０Ａの信頼性を向上することができる。
さらに、本実施形態では、種々の部品（半導体チップ２１およびリッド２３）によって、電極パッド４ａの深さが、電極パッド６ａの深さより深く、電極パッド４ａの露出面の面積が、電極パッド６ａの露出面の面積より小さいものとしている。このように、配線基板２０Ａに搭載する種々の部品によって、電極パッド４ａ、６ａの深さ、面積を調整することで、電極パッド４ａ、６ａ、外部接続端子２２、接続部２３ｂへの応力やひずみが緩和され、半導体パッケージ３０Ａの信頼性を向上することができる。なお、この観点から、電極パッド４ａの深さが、電極パッド６ａの深さより深く、電極パッド４ａの露出面の面積より大きい場合もある。また、電極パッド４ａの深さが、電極パッド６ａの深さより浅く、電極パッド４ａの露出面の面積が、電極パッド６ａの露出面より小さいまたは大きい場合もある。
また、半導体チップ２１の外部接続端子２２の高さと、電極パッド４ａの深さとを調整することによって、電極パッド４ａ上の凹部１８に外部接続端子２２を嵌め込むように固定して、配線基板２０Ａと半導体チップ２１を接続できるので、半導体パッケージ３０Ａの信頼性を向上することができる。
また、本実施形態における配線基板２０Ａでは、種々の部品（半導体チップ２１、リッド２３）を搭載できるが、種々の部品に対応させた材質を電極パッド４ａ、６ａに用いても良い。本実施形態では、半導体チップ２１との接続には、電気信号の伝達性を良好とするために、電極パッド４ａの露出面の材質に例えばＣｕを用いている。また、リッド２３との接続に用いる電極パッド６ａの露出面の材質に酸化を防止するための例えばＡｕを用いてはんだ接続性を向上している。このように、電極パッド４ａ、６ａの露出面の材質を搭載する部品に対応させて異ならせることによって、半導体パッケージ３０Ａの電気的特性、信頼性を向上することができる。
（実施形態２）
前記実施形態１では、図９に示したように、配線基板２０Ａの外周部の領域Ｂでは、電極パッド６ａの露出面が層間絶縁層１４の表面と同一面となっている場合を示した。本実施形態では、図１６に示すように、配線基板２０Ｂの外周部の領域Ｂでは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部４２の底面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
本実施形態における半導体パッケージの製造方法について図面を参照して説明する。前記実施形態１で図１〜図４を参照して説明した製造工程後に、図１３に示すように、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの支持板１上に支持板１と材質が同一の深さ調整膜４１を形成する。深さ調整膜４１は、例えば、５μｍ程度の厚さのＣｕめっき膜である。本実施形態では、支持板１としてＣｕ箔を用いるので、深さ調整膜４１はそれとは同一材質のＣｕめっき膜を用いている。後工程で、Ｃｕ箔からなる支持板１はエッチングによって除去されるが、そのエッチング時に深さ調整膜４１も除去するので、深さ調整膜４１には、Ｃｕ箔と同一材質であるＣｕめっき膜を用いている。
次いで、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの深さ調整膜４１上に深さ調整膜４１と材質が異なるめっき膜６を形成する。このめっき膜６は、深さ調整膜４１とは異なり、電極パッドを構成するものに含まれる。
めっき膜６は、単層膜であっても良いが、本実施形態では、支持板１側から順に形成されたＡｕめっき膜６ｅ／Ｎｉめっき膜６ｆ／Ｃｕめっき膜６ｇ（Ａｕめっき膜６ｅとＮｉめっき膜６ｆとの間にＰｄめっき膜を形成しても良い）の積層膜としている。深さ調整膜４１としてＣｕめっき膜を形成しているので、めっき膜６の支持板１側にはそれとは異なる材質のＡｕめっき膜を形成している。後工程で、Ｃｕ箔からなる支持板１およびＣｕめっき膜からなる深さ調整膜４１はエッチングによって除去されるが、そのエッチング時にはめっき膜６は残存させておくので、エッチングストッパとして、めっき膜６の支持板１側にはエッチングレートの異なる材質であるＡｕめっき膜を形成している。
次いで、レジスト層５を除去した後、図１４に示すように、めっき膜４およびめっき膜６を覆うように、配線１１、１２、１３および層間絶縁層１４、１５、１６を含む配線層（ビルドアップ配線層）を形成する。
続いて、図１５に示すように、支持板１および深さ調整膜４１を除去する。支持板１にＣｕ箔、深さ調整膜４１にＣｕめっき膜を用いた場合、例えば、塩化アンモニウム銅を含むエッチング液を用いたエッチングによって支持板１および深さ調整膜４１を除去する。なお、エッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
深さ調整膜３に、支持板１のＣｕ箔とエッチングレートの異なるＮｉめっき膜が形成されているので、支持板１の除去の際には深さ調整膜３およびめっき膜４は除去されずに残存する。これにより、深さ調整膜３の表面（露出面）は、層間絶縁層１４から露出することとなる。
また、めっき膜６の支持板１側に、支持板１のＣｕ箔および深さ調整膜４１のＣｕめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、支持板１および深さ調整膜４１の除去の際にはめっき膜６は除去されずに残存する。深さ調整膜４１を除去することによって、めっき膜６上に凹部４２が形成され、めっき膜６の表面（露出面）は、層間絶縁層１４から露出することとなる。
このように、層間絶縁層１４に形成された凹部４２の底面では、めっき膜６が露出している。凹部４２の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜４１の厚さと同程度である。例えば、深さ調整膜４１の厚さを５μｍ程度とした場合、凹部４２の深さも５μｍ程度となる。
続いて、図１６に示すように、深さ調整膜３を除去することによって、めっき膜４上に凹部１８を形成する。深さ調整膜３にＮｉめっき膜を用いた場合、例えば、硝酸と過酸化水素水を含むエッチング液を用いたエッチングによって深さ調整膜３を除去する。めっき膜６の露出側に、深さ調整膜３のＮｉめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、深さ調整膜３の除去の際にはめっき膜６は除去されずに残存する。なお、硝酸と過酸化水素水を含むエッチング液を用いたエッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
このように、層間絶縁層１４に形成された凹部１８の底面では、めっき膜４が露出している。凹部１８の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜３の厚さと同程度である。例えば、深さ調整膜３の厚さを１０〜２０μｍ程度とした場合、凹部１８の深さも１０〜２０μｍ程度となる。
このようにして、半導体パッケージの配線基板２０Ｂが形成される。配線基板２０Ｂの中央部の領域Ａには、搭載される半導体チップの外部接続端子と接続されるための電極パッド４ａが形成されている。また、配線基板２０Ｂの外周部の領域Ｂには、搭載されるリッド（放熱板）の接続部と接続されるための電極パッド６ａが領域Ａを囲むように枠状に形成されている。
配線基板２０Ｂは、めっき膜４で構成される電極パッド４ａ、およびめっき膜６で構成される電極パッド６ａを有しており、電極パッド４ａおよび電極パッド６ａは層間絶縁層１４の表面からの深さが互いに異なって露出している。配線基板２０Ｂの領域Ａは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面であり、ポケット状に形成されている。また、配線基板２０Ｂの領域Ｂは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部４２の底面と同一面であり、ポケット状に形成されている。これら電極パッド４ａ、６ａの露出面の深さの相違によって、電極パッド４ａと電極パッド６ａ形成部分の配線基板２０Ｂ表面に異なる段差を形成することができる。
続いて、前記実施形態１で図１０、図１１を参照して説明した製造工程を行うことによって、図１７に示すように、半導体チップ２１およびリッド２３が搭載された配線基板２０Ｂを有する半導体パッケージ３０Ｂが形成される。
本実施形態における半導体パッケージ３０Ｂは、層間絶縁層１４から露出する電極パッド４ａ、６ａを有する配線基板２０Ｂを備え、電極パッド４ａ、６ａはそれぞれ層間絶縁層１４の表面からの深さが互いに異なって露出している。これにより、配線基板２０Ｂに種々の部品を搭載することに関しての自由度が、接続材の量制御の他、電極パッド４ａ、６ａの搭載面（露出面）の深さ制御が加わることによって高まる。したがって、配線基板２０Ｂと種々の部品との接続強度を高めることができるので、半導体パッケージ３０Ｂの信頼性を向上することができる。
（実施形態３）
前記実施形態１では、図９に示したように、配線基板２０Ａの中央部の領域Ａでは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面となっており、配線基板２０Ａの外周部の領域Ｂでは、電極パッド６ａの露出面が層間絶縁層１４の表面と同一面となっている場合を示した。本実施形態では、図２２に示すように、配線基板２０Ｃの外周部の領域Ｂでは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面となっており、配線基板２０Ｃの中央部の領域Ａでは、電極パッド６ａの露出面が層間絶縁層１４の表面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
本実施形態における半導体パッケージの製造方法について図面を参照して説明する。前記実施形態１で図１を参照して説明した製造工程後に、図１８に示すように、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの支持板１上に支持板１と材質が異なるめっき膜６を形成する。このめっき膜６は、電極パッドを構成するものに含まれる。
めっき膜６は、単層膜であっても良いが、本実施形態では、支持板１側から順に形成されたＡｕめっき膜６ｅ／Ｎｉめっき膜６ｆ／Ｃｕめっき膜６ｇ（Ａｕめっき膜６ｅとＮｉめっき膜６ｆとの間にＰｄめっき膜を形成しても良い）の積層膜としている。支持板１としてＣｕ箔を用いているので、めっき膜６の支持板１側にはそれとは異なる材質のＡｕめっき膜を形成している。後工程で、Ｃｕ箔からなる支持板１はエッチングによって除去されるが、その時にはめっき膜６は残存させておくので、エッチングストッパとして、めっき膜６の支持板１側にはエッチングレートの異なる材質であるＡｕめっき膜を形成している。
次いで、レジスト層２を除去した後、図１９に示すように、支持板１上に開口部５ａを有するレジスト層５を形成する。次いで、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの支持板１上に支持板１（Ｃｕ箔）と材質が異なる深さ調整膜３（Ｎｉめっき膜）を形成する。次いで、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの深さ調整膜３上に深さ調整膜３と材質が異なるめっき膜４（Ｃｕめっき膜）を形成する。このめっき膜４は、深さ調整膜３とは異なり、電極パッドを構成するものに含まれる。
次いで、レジスト層５を除去した後、図２０に示すように、めっき膜４およびめっき膜６を覆うように、配線１１、１２、１３および層間絶縁層１４、１５、１６を含む配線層（ビルドアップ配線層）を形成する。
続いて、図２１に示すように、支持板１を除去する。支持板１にＣｕ箔を用いた場合、例えば、塩化アンモニウム銅を含むエッチング液を用いたエッチングによって支持板１を除去する。なお、塩化アンモニウム銅を含むエッチング液を用いたエッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
深さ調整膜３に、支持板１のＣｕ箔とエッチングレートの異なるＮｉめっき膜が形成されているので、支持板１の除去の際には深さ調整膜３およびめっき膜４は除去されずに残存する。これにより、深さ調整膜３の表面（露出面）は、層間絶縁層１４から露出することとなる。
また、めっき膜６の支持板１側に、支持板１のＣｕ箔とエッチングレートの異なるＡｕめっき膜が形成されているので、支持板１の除去の際にはめっき膜６は除去されずに残存する。これにより、めっき膜６の表面（露出面）は、層間絶縁層１４から露出することとなる。
続いて、図２２に示すように、深さ調整膜３を除去することによって、めっき膜４上に凹部１８を形成する。深さ調整膜３にＮｉめっき膜を用いた場合、例えば、硝酸と過酸化水素水を含むエッチング液を用いたエッチングによって深さ調整膜３を除去する。めっき膜６の露出側に、深さ調整膜３のＮｉめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、深さ調整膜３の除去の際にはめっき膜６は除去されずに残存する。なお、硝酸と過酸化水素水を含むエッチング液を用いたエッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
層間絶縁層１４に形成された凹部１８の底面では、めっき膜４が露出している。凹部１８の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜３の厚さと同程度である。例えば、深さ調整膜３の厚さを１０〜２０μｍ程度とした場合、凹部１８の深さも１０〜２０μｍ程度となる。
このようにして、半導体パッケージの配線基板２０Ｃが形成される。配線基板２０Ｃの中央部の領域Ａには、搭載される半導体チップの外部接続端子と接続されるための電極パッド６ａが形成されている。また、配線基板２０Ｃの外周部の領域Ｂには、搭載されるリッド（放熱板）の接続部と接続されるための電極パッド４ａが領域Ａを囲むように枠状に形成されている。
配線基板２０Ｃは、めっき膜４で構成される電極パッド４ａ、およびめっき膜６で構成される電極パッド６ａを有しており、電極パッド４ａおよび電極パッド６ａは層間絶縁層１４の表面からの深さが互いに異なって露出している。配線基板２０Ｃの領域Ｂは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面であり、ポケット状に形成されている。また、配線基板２０Ｃの領域Ａは、電極パッド６ａの露出面が層間絶縁層１４の表面と同一面であり、フラット状に形成されている。これら電極パッド４ａ、６ａの露出面の深さの相違によって、電極パッド４ａと電極パッド６ａ形成部分の配線基板２０Ｃ表面に異なる段差を形成することができる。
続いて、前記実施形態１で図１０、図１１を参照して説明した製造工程を行うことによって、図２３に示すように、半導体チップ２１およびリッド２３が搭載された配線基板２０Ｃを有する半導体パッケージ３０Ｃが形成される。
本実施形態における半導体パッケージ３０Ｃは、層間絶縁層１４から露出する電極パッド４ａ、６ａを有する配線基板２０Ｃを備え、電極パッド４ａ、６ａはそれぞれ層間絶縁層１４の表面からの深さが互いに異なって露出している。これにより、配線基板２０Ｃに種々の部品を搭載することに関しての自由度が、接続材の量制御の他、電極パッド４ａ、６ａの搭載面（露出面）の深さ制御が加わることによって高まる。したがって、配線基板２０Ｃと種々の部品との接続強度を高めることができるので、半導体パッケージ３０Ｃの信頼性を向上することができる。
（実施形態４）
前記実施形態１では、図９に示したように、配線基板２０Ａの中央部の領域Ａでは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面となっており、配線基板２０Ａの外周部の領域Ｂでは、電極パッド６ａの露出面が層間絶縁層１４の表面と同一面となっている場合を示した。本実施形態では、図２８に示すように、配線基板２０Ｄの外周部の領域Ｂでは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面となっており、配線基板２０Ｄの中央部の領域Ａでは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部４２の底面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
本実施形態における半導体パッケージの製造方法について図面を参照して説明する。前記実施形態１で図１を参照して説明した製造工程後に、図２４に示すように、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの支持板１上に支持板１と材質が同一の深さ調整膜４１を形成する。深さ調整膜４１は、例えば、５μｍ程度の厚さのＣｕめっき膜である。本実施形態では、支持板１としてＣｕ箔を用いるので、深さ調整膜４１はそれとは同一材質のＣｕめっき膜を用いている。後工程で、Ｃｕ箔からなる支持板１はエッチングによって除去されるが、そのエッチング時に深さ調整膜４１も除去するので、深さ調整膜４１には、Ｃｕ箔と同一材質であるＣｕめっき膜を用いている。
次いで、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの深さ調整膜４１上に深さ調整膜４１と材質が異なるめっき膜６を形成する。このめっき膜６は、深さ調整膜４１とは異なり、電極パッドを構成するものに含まれる。
めっき膜６は、単層膜であっても良いが、本実施形態では、支持板１側から順に形成されたＡｕめっき膜６ｅ／Ｎｉめっき膜６ｆ／Ｃｕめっき膜６ｇ（Ａｕめっき膜６ｅとＮｉめっき膜６ｆとの間にＰｄめっき膜を形成しても良い）の積層膜としている。深さ調整膜４１としてＣｕめっき膜を形成しているので、めっき膜６の支持板１側にはそれとは異なる材質のＡｕめっき膜を形成している。
次いで、レジスト層２を除去した後、図２５に示すように、支持板１上に開口部５ａを有するレジスト層５を形成する。次いで、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの支持板１上に支持板１（Ｃｕ箔）と材質が異なる深さ調整膜３（Ｎｉめっき膜）を形成する。次いで、支持板１をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの深さ調整膜３上に深さ調整膜３と材質が異なるめっき膜４（Ｃｕめっき膜）を形成する。このめっき膜４は、深さ調整膜３とは異なり、電極パッドを構成するものに含まれる。
次いで、レジスト層５を除去した後、図２６に示すように、めっき膜４およびめっき膜６を覆うように、配線１１、１２、１３および層間絶縁層１４、１５、１６を含む配線層（ビルドアップ配線層）を形成する。
続いて、図２７に示すように、支持板１および深さ調整膜４１を除去する。支持板１にＣｕ箔、深さ調整膜４１にＣｕめっき膜を用いた場合、例えば、塩化アンモニウム銅を含むエッチング液を用いたエッチングによって支持板１および深さ調整膜４１を除去する。なお、塩化アンモニウム銅を含むエッチング液を用いたエッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
深さ調整膜３に、支持板１のＣｕ箔とエッチングレートの異なるＮｉめっき膜が形成されているので、支持板１の除去の際には深さ調整膜３およびめっき膜４は除去されずに残存する。これにより、深さ調整膜３の表面（露出面）は、層間絶縁層１４から露出することとなる。
また、めっき膜６の支持板１側に、支持板１のＣｕ箔および深さ調整膜４１のＣｕめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、支持板１および深さ調整膜４１の除去の際にはめっき膜６は除去されずに残存する。深さ調整膜４１を除去することによって、めっき膜６上に凹部４２が形成され、めっき膜６の表面（露出面）は、層間絶縁層１４から露出することとなる。
このように、層間絶縁層１４に形成された凹部４２の底面では、めっき膜６が露出している。凹部４２の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜４１の厚さと同程度である。例えば、深さ調整膜４１の厚さを５μｍ程度とした場合、凹部４２の深さも５μｍ程度となる。
続いて、図２８に示すように、深さ調整膜３を除去することによって、めっき膜４上に凹部１８を形成する。深さ調整膜３にＮｉめっき膜を用いた場合、例えば、硝酸と過酸化水素水を含むエッチング液を用いたエッチングによって深さ調整膜３を除去する。めっき膜６の露出側に、深さ調整膜３のＮｉめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、深さ調整膜３の除去の際にはめっき膜６は除去されずに残存する。
このように、層間絶縁層１４に形成された凹部１８の底面では、めっき膜４が露出している。凹部１８の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜３の厚さと同程度である。例えば、深さ調整膜３の厚さを１０〜２０μｍ程度とした場合、凹部１８の深さも１０〜２０μｍ程度となる。
このようにして、半導体パッケージの配線基板２０Ｄが形成される。配線基板２０Ｄの中央部の領域Ａには、搭載される半導体チップの外部接続端子と接続されるための電極パッド６ａが形成されている。また、配線基板２０Ｄの外周部の領域Ｂには、搭載されるリッド（放熱板）の接続部と接続されるための電極パッド４ａが領域Ａを囲むように枠状に形成されている。
配線基板２０Ｄは、めっき膜４で構成される電極パッド４ａ、およびめっき膜６で構成される電極パッド６ａを有しており、電極パッド４ａおよび電極パッド６ａは層間絶縁層１４の表面からの深さが互いに異なって露出している。配線基板２０Ｄの領域Ａは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部４２の底面と同一面であり、ポケット状に形成されている。また、配線基板２０Ｄの領域Ｂは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面であり、ポケット状に形成されている。これら電極パッド４ａ、６ａの露出面の深さの相違によって、電極パッド４ａと電極パッド６ａ形成部分の配線基板２０Ｄ表面に異なる段差を形成することができる。
続いて、前記実施形態１で図１０、図１１を参照して説明した製造工程を行うことによって、図２９に示すように、半導体チップ２１およびリッド２３が搭載された配線基板２０Ｄを有する半導体パッケージ３０Ｄが形成される。
本実施形態における半導体パッケージ３０Ｄは、層間絶縁層１４から露出する電極パッド４ａ、６ａを有する配線基板２０Ｄを備え、電極パッド４ａ、６ａはそれぞれ層間絶縁層１４の表面からの深さが互いに異なって露出している。これにより、配線基板２０Ｄに種々の部品を搭載することに関しての自由度が、接続材の量制御の他、電極パッド４ａ、６ａの搭載面（露出面）の深さ制御が加わることによって高まる。したがって、配線基板２０Ｄと種々の部品との接続強度を高めることができるので、半導体パッケージ３０Ｄの信頼性を向上することができる。
（実施形態５）
前記実施形態１では、図９に示したように、配線基板２０Ａの中央部の領域Ａでは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面となっており、配線基板２０Ａの外周部の領域Ｂでは、電極パッド６ａの露出面が層間絶縁層１４の表面と同一面となっている場合を示した。本実施形態では、図３４に示すように、配線基板２０Ｅの外周部の領域Ｂでは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部５４の底面と同一面となっており、配線基板２０Ｅの中央部の領域Ａでは、電極パッド４ａの露出面が層間絶縁層１４の表面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
本実施形態における半導体パッケージの製造方法について図面を参照して説明する。まず、図３０に示すように、導電性の支持板５１を準備した後、支持板５１をめっき導通部として用いた電解めっき法によって、支持板５１の片面上に給電層５２を形成する。支持板５１は、例えば、５００μｍ程度の厚さのＣｕ箔である。また、給電層５２は、例えば、５μｍ程度の厚さのＮｉめっき膜である。
次いで、給電層５２上に開口部２ａを有するレジスト層２を形成する。レジスト層２は、例えば、所定の厚さのドライフィルムレジストまたは液状レジストにより形成する。例えば、給電層５２上にドライフィルムレジストを形成した後に、そのドライフィルムレジストに対して露光・現像を行うことによって開口部２ａを有するレジスト層２が給電層５２上に形成される。
次いで、支持板５１及び給電層５２をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの給電層５２上に給電層５２と材質が異なるめっき膜４を形成する。このめっき膜４は、電極パッドを構成するものに含まれる。
めっき膜４は、例えば、１０〜２０μｍ程度の厚さのＣｕめっき膜である。本実施形態では、給電層５２としてＮｉめっき膜を形成しているので、めっき膜４はそれとは異なる材質のＣｕめっき膜を形成している。後工程で、Ｎｉめっき膜からなる給電層５２はエッチングによって除去されるが、その時にはめっき膜４は残存させておくので、めっき膜４には、Ｎｉめっき膜とエッチングレートの異なる材質であるＣｕめっき膜を形成している。
次いで、レジスト層２を除去した後、図３１に示すように、給電層５２上に開口部５ａを有するレジスト層５を形成する。次いで、支持板５１及び給電層５２をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの給電層５２上に給電層５２と材質が同一の深さ調整膜５３を形成する。次いで、支持板５１及び給電層５２をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの深さ調整膜５３上に深さ調整膜５３と材質が異なるめっき膜６を形成する。このめっき膜６は、電極パッドを構成するものに含まれる。
めっき膜６は、単層膜であっても良いが、本実施形態では、深さ調整膜５３側から順に形成されたＡｕめっき膜６ｅ／Ｎｉめっき膜６ｆ／Ｃｕめっき膜６ｇ（Ａｕめっき膜６ｅとＮｉめっき膜６ｆとの間にＰｄめっき膜を形成しても良い）の積層膜としている。なお、深さ調整膜５３としてＮｉめっき膜を形成しているので、めっき膜６の給電層５２側にはそれとは異なる材質のＡｕめっき膜を形成している。
次いで、レジスト層５を除去した後、図３２に示すように、めっき膜４およびめっき膜６を覆うように、配線１１、１２、１３および層間絶縁層１４、１５、１６を含む配線層（ビルドアップ配線層）を形成する。
続いて、図３３に示すように、支持板５１を除去する。支持板５１にＣｕ箔を用いた場合、例えば、塩化アンモニウム銅を含むエッチング液を用いたエッチングによって支持板５１を除去する。給電層５２に、支持板５１のＣｕ箔とエッチングレートの異なるＮｉめっき膜が形成されているので、支持板５１の除去の際には給電層５２は除去されずに残存する。
続いて、図３４に示すように、給電層５２および深さ調整膜５３を除去する。給電層５２および深さ調整膜５３にＮｉめっき膜を用いた場合、例えば、硝酸と過酸化水素水を含むエッチング液を用いたエッチングによって給電層５２および深さ調整膜５３を除去する。なお、エッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
めっき膜４に、給電層５２のＮｉめっき膜とエッチングレートの異なるＣｕめっき膜が形成されているので、給電層５２の除去の際にはめっき膜４は除去されずに残存する。これにより、めっき膜４の表面（露出面）は、層間絶縁層１４から露出することとなる。
また、めっき膜６の給電層５２側に、給電層５２および深さ調整膜５３のＮｉめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、給電層５２および深さ調整膜５３の除去の際にはめっき膜６は除去されずに残存する。深さ調整膜５３を除去することによって、めっき膜６上に凹部５４が形成され、めっき膜６の表面（露出面）は、層間絶縁層１４から露出することとなる。
層間絶縁層１４に形成された凹部５４の底面では、めっき膜６が露出している。凹部５４の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜５３の厚さと同程度である。例えば、深さ調整膜５３の厚さを１０μｍ程度とした場合、凹部５４の深さも１０μｍ程度となる。
このようにして、半導体パッケージの配線基板２０Ｅが形成される。配線基板２０Ｅの中央部の領域Ａには、搭載される半導体チップの外部接続端子と接続されるための電極パッド４ａが形成されている。また、配線基板２０Ｅの外周部の領域Ｂには、搭載されるリッド（放熱板）の接続部と接続されるための電極パッド６ａが領域Ａを囲むように枠状に形成されている。
配線基板２０Ｅは、めっき膜４で構成される電極パッド４ａ、およびめっき膜６で構成される電極パッド６ａを有しており、電極パッド４ａおよび電極パッド６ａは層間絶縁層１４の表面からの深さが互いに異なって露出している。配線基板２０Ｅの領域Ｂは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部５４の底面と同一面であり、ポケット状に形成されている。また、配線基板２０Ｅの領域Ａは、電極パッド４ａの露出面が層間絶縁層１４の表面と同一面であり、フラット状に形成されている。これら電極パッド４ａ、６ａの露出面の深さの相違によって、電極パッド４ａと電極パッド６ａ形成部分の配線基板２０Ｅ表面に異なる段差を形成することができる。
続いて、前記実施形態１で図１０、図１１を参照して説明した製造工程を行うことによって、図３５に示すように、半導体チップ２１およびリッド２３が搭載された配線基板２０Ｅを有する半導体パッケージ３０Ｅが形成される。
本実施形態における半導体パッケージ３０Ｅは、層間絶縁層１４から露出する電極パッド４ａ、６ａを有する配線基板２０Ｅを備え、電極パッド４ａ、６ａはそれぞれ層間絶縁層１４の表面からの深さが互いに異なって露出している。これにより、配線基板２０Ｅに種々の部品を搭載することに関しての自由度が、接続材の量制御の他、電極パッド４ａ、６ａの搭載面（露出面）の深さ制御が加わることによって高まる。したがって、配線基板２０Ｅと種々の部品との接続強度を高めることができるので、半導体パッケージ３０Ｅの信頼性を向上することができる。
なお、本実施形態では、支持板５１としてＣｕ箔、給電層５２としてＮｉめっき膜を用いた場合について説明したが、支持板５１としてＮｉ箔を用いた場合であっても良い。この場合、Ｎｉ箔の支持板５１、Ｎｉめっき膜の給電層５２、Ｎｉめっき膜の深さ調整膜５３を、例えば、硝酸と過酸化水素水を含むエッチング液を用いたエッチングによって除去すると、図３４で示した状態となる。なお、支持板５１としてＮｉ箔を用いた場合、Ｎｉめっき膜の給電層５２は形成しなくても良い。
（実施形態６）
前記実施形態１では、図９に示したように、配線基板２０Ａの中央部の領域Ａでは、電極パッド４ａの露出面が層間絶縁層１４に形成された凹部１８の底面と同一面となっており、配線基板２０Ａの外周部の領域Ｂでは、電極パッド６ａの露出面が層間絶縁層１４の表面と同一面となっている場合を示した。本実施形態では、図４０に示すように、配線基板２０Ｆの中央部の領域Ａでは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部５４の底面と同一面となっており、配線基板２０Ｆの外周部の領域Ｂでは、電極パッド４ａの露出面が層間絶縁層１４の表面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
本実施形態における半導体パッケージの製造方法について図面を参照して説明する。まず、図３６に示すように、導電性の支持板５１を準備した後、支持板５１をめっき導通部として用いた電解めっき法によって、支持板５１の片面上に給電層５２を形成する。支持板５１は、例えば、５００μｍ程度の厚さのＣｕ箔である。また、給電層５２は、例えば、５μｍ程度の厚さのＮｉめっき膜である。
次いで、給電層５２上に開口部２ａを有するレジスト層２を形成する。レジスト層２は、例えば、所定の厚さのドライフィルムレジストまたは液状レジストにより形成する。例えば、給電層５２上にドライフィルムレジストを形成した後に、そのドライフィルムレジストに対して露光・現像を行うことによって開口部２ａを有するレジスト層２が給電層５２上に形成される。
次いで、支持板５１及び給電層５２をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの給電層５２上に給電層５２と材質が同一の深さ調整膜５３を形成する。次いで、支持板５１及び給電層５２をめっき導通部として用いた電解めっき法によって、レジスト層２の開口部２ａの深さ調整膜５３上に深さ調整膜５３と材質が異なるめっき膜６を形成する。このめっき膜６は、電極パッドを構成するものに含まれる。
めっき膜６は、単層膜であっても良いが、本実施形態では、深さ調整膜５３側から順に形成されたＡｕめっき膜６ｅ／Ｎｉめっき膜６ｆ／Ｃｕめっき膜６ｇ（Ａｕめっき膜６ｅとＮｉめっき膜６ｆとの間にＰｄめっき膜を形成しても良い）の積層膜としている。なお、深さ調整膜５３としてＮｉめっき膜を形成しているので、めっき膜６の給電層５２側にはそれとは異なる材質のＡｕめっき膜を形成している。
次いで、レジスト層２を除去した後、図３７に示すように、給電層５２上に開口部５ａを有するレジスト層５を形成する。次いで、支持板５１及び給電層５２をめっき導通部として用いた電解めっき法によって、レジスト層５の開口部５ａの給電層５２上に給電層５２と材質が異なるめっき膜４を形成する。このめっき膜４は、電極パッドを構成するものに含まれる。
めっき膜４は、例えば、１０〜２０μｍ程度の厚さのＣｕめっき膜である。本実施形態では、給電層５２としてＮｉめっき膜を形成しているので、めっき膜４はそれとは異なる材質のＣｕめっき膜を形成している。後工程で、Ｎｉめっき膜からなる給電層５２はエッチングによって除去されるが、その時にはめっき膜４は残存させておくので、めっき膜４には、Ｎｉめっき膜とエッチングレートの異なる材質であるＣｕめっき膜を形成している。
次いで、レジスト層５を除去した後、図３８に示すように、めっき膜４およびめっき膜６を覆うように、配線１１、１２、１３および層間絶縁層１４、１５、１６を含む配線層（ビルドアップ配線層）を形成する。
続いて、図３９に示すように、支持板５１を除去する。支持板５１にＣｕ箔を用いた場合、例えば、塩化アンモニウム銅を含むエッチング液を用いたエッチングによって支持板５１を除去する。給電層５２に、支持板５１のＣｕ箔とエッチングレートの異なるＮｉめっき膜が形成されているので、支持板５１の除去の際には給電層５２は除去されずに残存する。
続いて、図４０に示すように、給電層５２および深さ調整膜５３を除去する。給電層５２および深さ調整膜５３にＮｉめっき膜を用いた場合、例えば、硝酸と過酸化水素水を含むエッチング液を用いたエッチングによって給電層５２および深さ調整膜５３を除去する。なお、エッチングの際、エポキシ系樹脂やポリイミド系樹脂などの層間絶縁層１４は除去されない。
めっき膜４に、給電層５２のＮｉめっき膜とエッチングレートの異なるＣｕめっき膜が形成されているので、給電層５２の除去の際にはめっき膜４は除去されずに残存する。これにより、めっき膜４の表面（露出面）は、層間絶縁層１４から露出することとなる。
また、めっき膜６の給電層５２側に、給電層５２および深さ調整膜５３のＮｉめっき膜とエッチングレートの異なるＡｕめっき膜が形成されているので、給電層５２および深さ調整膜５３の除去の際にはめっき膜６は除去されずに残存する。深さ調整膜５３を除去することによって、めっき膜６上に凹部５４が形成され、めっき膜６の表面（露出面）は、層間絶縁層１４から露出することとなる。
層間絶縁層１４に形成された凹部５４の底面では、めっき膜６が露出している。凹部５４の深さ（層間絶縁層１４の表面からの深さ）は、深さ調整膜５３の厚さと同程度である。例えば、深さ調整膜５３の厚さを１０μｍ程度とした場合、凹部５４の深さも１０μｍ程度となる。
このようにして、半導体パッケージの配線基板２０Ｆが形成される。配線基板２０Ｆの中央部の領域Ａには、搭載される半導体チップの外部接続端子と接続されるための電極パッド６ａが形成されている。また、配線基板２０Ｆの外周部の領域Ｂには、搭載されるリッド（放熱板）の接続部と接続されるための電極パッド４ａが領域Ａを囲むように枠状に形成されている。
配線基板２０Ｆは、めっき膜４で構成される電極パッド４ａ、およびめっき膜６で構成される電極パッド６ａを有しており、電極パッド４ａおよび電極パッド６ａは層間絶縁層１４の表面からの深さが互いに異なって露出している。配線基板２０Ｆの領域Ａは、電極パッド６ａの露出面が層間絶縁層１４に形成された凹部５４の底面と同一面であり、ポケット状に形成されている。また、配線基板２０Ｆの領域Ｂは、電極パッド４ａの露出面が層間絶縁層１４の表面と同一面であり、フラット状に形成されている。これら電極パッド４ａ、６ａの露出面の深さの相違によって、電極パッド４ａと電極パッド６ａ形成部分の配線基板２０Ｆ表面に異なる段差を形成することができる。
続いて、前記実施形態１で図１０、図１１を参照して説明した製造工程を行うことによって、図４１に示すように、半導体チップ２１およびリッド２３が搭載された配線基板２０Ｆを有する半導体パッケージ３０Ｆが形成される。
本実施形態における半導体パッケージ３０Ｆは、層間絶縁層１４から露出する電極パッド４ａ、６ａを有する配線基板２０Ｆを備え、電極パッド４ａ、６ａはそれぞれ層間絶縁層１４の表面からの深さが互いに異なって露出している。これにより、配線基板２０Ｆに種々の部品を搭載することに関しての自由度が、接続材の量制御の他、電極パッド４ａ、６ａの搭載面（露出面）の深さ制御が加わることによって高まる。したがって、配線基板２０Ｆと種々の部品との接続強度を高めることができるので、半導体パッケージ３０Ｆの信頼性を向上することができる。
（実施形態７）
前記実施形態１では、図１１に示したように、電極パッド４ａ、６ａが形成されている面側の配線基板２０Ａ上に種々の部品（半導体チップ２１、リッド２３）を搭載した場合について説明した。本実施形態では、図４２に示すように、電極４ａ、６ａが形成されている面側の配線基板２０Ｇ上に種々の部品（チップキャパシタ６１、はんだボール６２）を搭載し、その反対面の配線基板２０Ｇ上に半導体チップ６４を搭載する場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
本実施形態における配線基板２０Ｇは、前記実施形態１で図１〜図９を参照して説明した製造工程を用いて形成することができる。これらの製造工程を経て配線基板２０Ｇの電極パッド４ａおよび電極パッド６ａは、表面絶縁層１４の表面からの深さが互いに異なって露出することになる。また、電極パッド４ａ、６ａが形成されている面（以下、第１面という）側とは反対面（以下、第２面という）では、ソルダレジスト１７の表面から露出した配線１３が電極パッドとして構成している。
図４２に示すように、配線基板２０Ｇの第１面上には、チップキャパシタ６１が搭載されている。このチップキャパシタ６１には外部接続端子６３が形成されている。この外部接続端子６３と、配線基板２０Ｇの電極パッド４ａとがはんだ６６を介して電気的に接続されて、配線基板２０Ｇ上にチップキャパシタ６１は実装される。
また、配線基板２０Ｇの第１面上には、配線基板２０Ｇの外部接続端子としてはんだボール６２が搭載されている。このはんだボール６２と、配線基板２０Ｇの電極パッド６ａとが電気的に接続されて、配線基板２０Ｇ上にはんだボール６２は実装される。
また、配線基板２０Ｇの第２面上には、半導体チップ６４が搭載されている。半導体チップ６４の主面（素子形成面）には内部素子と電気的に接続されている金バンプやはんだバンプ等の外部接続端子６５が形成されている。この外部接続端子６５と、配線基板２０Ｇの電極パッド（配線１３）とが電気的に接続されて、配線基板２０Ｇ上に半導体チップ６４はフリップチップ実装される。
以上により、半導体チップ６４、チップキャパシタ６１およびはんだボール６２が搭載された配線基板２０Ｇを有する半導体パッケージ３０Ｇが形成される。前記実施形態１では、電極パッド４ａ、６ａが形成されている面上に半導体チップ２１を搭載したが（図１１参照）、本実施形態では、電極パッド４ａ、６ａが形成されている面（第１面）上に半導体チップ６４を搭載せずに、他の部品（チップキャパシタ６１、はんだボール６２）を搭載している。
本実施形態の配線基板２０Ｇでは、電極パッド４ａ、６ａが層間絶縁層１４の表面からの深さが互いに異なって露出しているので、配線基板２０Ｇ上に種々の部品（チップキャパシタ６１、はんだボール６２）を搭載できる自由度を高めることができる。なお、チップキャパシタ６１にかえて、チップ抵抗等の他の電気部品を搭載しても良い。また、配線基板２０Ｇの代わりに、前記実施形態１〜６で示したいずれかの構造の配線基板を適用することもできる。
（実施形態８）
前記実施形態１では、図１１に示したように、電極パッド４ａ、６ａが形成されている面側の配線基板２０Ａ上に半導体チップ２１、リッド２３を搭載した場合について説明した。本実施形態では、別の部品（チップキャパシタ６１、半導体チップ２１）を搭載する場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
図４３に示す配線基板２０Ｈは、前記実施形態１で図１〜図９を参照して説明した製造工程を用いて形成することができる。これらの製造工程を経て配線基板２０Ｈの電極パッド４ａおよび電極パッド６ａは、表面絶縁層１４の表面からの深さが互いに異なって露出することになる。この配線基板２０Ｈの電極パッド４ａと、半導体チップ２１の外部接続端子２２とが電気的に接続されて配線基板２０Ｈ上に半導体チップ２１が搭載される。また、配線基板２０Ｈの電極パッド６ａと、チップキャパシタ６１の外部接続端子６３とがはんだ６６により電気的に接続されて配線基板２０Ｈ上にチップキャパシタ６１が搭載される。
このように、半導体チップ２１およびチップキャパシタ６１が搭載された配線基板２０Ｈを有する半導体パッケージ３０Ｈが形成される。本実施形態の配線基板２０Ｈでは、電極パッド４ａ、６ａが層間絶縁層１４の表面からの深さが互いに異なって露出しているので、配線基板２０Ｈ上に種々の部品を搭載できる自由度を高めることができる。なお、チップキャパシタ６１にかえて、チップ抵抗等の他の電気部品を搭載しても良い。また、配線基板２０Ｈの代わりに、前記実施形態１〜６で示したいずれかの構造の配線基板を適用することもできる。
（実施形態９）
図４４に示す配線基板２０Ｉは、前記実施形態３で図１８〜図２２を参照して説明した製造工程を用いて形成することができる。これらの製造工程を経て配線基板２０Ｉの電極パッド４ａおよび電極パッド６ａは、表面絶縁層１４の表面からの深さが互いに異なって露出することになる。この配線基板２０Ｉの電極パッド６ａと、半導体チップ２１の外部接続端子２２とが電気的に接続されて配線基板２０Ｉ上に半導体チップ２１が搭載される。また、配線基板２０Ｉの電極パッド４ａと、ＰＯＰ（Package On Package）基板７１の外部接続端子８０（はんだボール）とが電気的に接続されて配線基板２０Ｉ上にＰＯＰ基板７１が搭載される。
なお、ＰＯＰ基板７１は、例えば、コア基板７２の両面に形成された配線７３、７４と、コア基板７２を貫通し、配線７３と配線７４とを電気的に接続するスルーホール７５と、配線７３、７４を覆うようにコア基板７２上に形成されたソルダレジスト７６、７７とを有した配線基板である。このＰＯＰ基板７１には半導体チップ７８が搭載されており、半導体チップ７８の外部接続端子７９と、ソルダレジスト７６から露出した配線７３とが電気的に接続されている。また、ＰＯＰ基板７１の外部接続端子８０が、半導体チップ７８が搭載された面とは反対面に形成されている。
このように、半導体チップ２１およびＰＯＰ基板７１が搭載された配線基板２０Ｉを有する半導体パッケージ３０Ｉが形成される。本実施形態の配線基板２０Ｉでは、電極パッド４ａ、６ａが層間絶縁層１４の表面からの深さが互いに異なって露出しているので、配線基板２０Ｉ上に種々の部品を搭載できる自由度を高めることができる。なお、配線基板２０Ｉの代わりに、前記実施形態１〜６で示したいずれかの構造の配線基板を適用することもできる。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施形態１では、電極パッド４ａ（めっき膜４）を形成した後、電極パッド６ａ（めっき膜６）を形成した場合について説明したが、電極パッド４ａ、６ａはどちらを先に形成しても良い。前記実施形態２〜９においても、同様に、電極パッド４ａ、６ａはどちらを先に形成しても良い。
また、例えば、前記実施形態１では、図１２に示したように、電極パッド４ａの平面形状は円形状、電極パッド６ａの平面形状は枠状とした場合について説明したが、搭載される種々の部品によって、円形状や矩形状（半導体チップやチップキャパシタ搭載用）、枠状（蓋体搭載用）など各種形状のものが含まれる。前記実施形態２〜９においても、同様である。
また、電極パッド４ａ、６ａの最表層に露出するめっき膜としては、Ｃｕめっき膜やＡｕめっき膜にかえ、Ｓｎ（錫）めっき膜や、Ｓｎ−Ｐｂ（鉛）などのはんだめっき膜など、各種金属を用いることができる。
本発明は、配線基板、特に、半導体パッケージの配線基板の製造業に幅広く利用されるものである。
１ 支持板
２ レジスト層
２ａ 開口部
３ 深さ調整膜
４ めっき膜
４ａ 電極パッド
５ レジスト層
５ａ 開口部
６ めっき膜
６ａ 電極パッド
６ｅ Ａｕめっき膜
６ｆ Ｎｉめっき膜
６ｇ Ｃｕめっき膜
１１、１２、１３ 配線
１４、１５、１６ 層間絶縁層
１７ ソルダレジスト
１８ 凹部
２０Ａ〜２０Ｉ 配線基板
２１ 半導体チップ
２２ 外部接続端子
２３ リッド
２３ａ 蓋部
２３ｂ 接続部
２４ グリス
２５ はんだ
３０Ａ〜３０Ｉ 半導体パッケージ
４１ 深さ調整膜
４２ 凹部
５１ 支持板
５２ 給電層
５３ 深さ調整膜
５４ 凹部
６１ チップキャパシタ
６２ はんだボール
６３ 外部接続端子
６４ 半導体チップ
６５ 外部接続端子
６６ はんだ
７１ ＰＯＰ基板
７２ コア基板
７３、７４ 配線
７５ スルーホール
７６、７７ ソルダレジスト
７８ チップ
７９、８０ 外部接続端子
１０１ 配線基板
１０２ 電極パッド
１０３ 絶縁層
１０４ 凹部
１０５ 配線層
１０６ ソルダレジスト
１０７ ビア

Claims (14)

  1. 配線層と樹脂からなる絶縁層とを複数層積層してなる配線基板であって、
    前記複数層積層された絶縁層のうち最外層の絶縁層に、第１および第２電極パッドが埋設されており、
    前記第１電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第１電極パッドの側面と裏面が前記最外層の絶縁層に接しており、
    前記第２電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第２電極パッドの側面と裏面が前記最外層の絶縁層に接しており、
    前記最外層の絶縁層に前記第１電極パッドの裏面を露出する第１ビア穴が設けられ、該第１ビア穴内に前記第１電極パッドの裏面に接続する第１ビアが設けられ、前記最外層の絶縁層の裏面上に前記第１ビアと一体に形成された第１配線パターンが設けられており、
    前記最外層の絶縁層に前記第２電極パッドの裏面を露出する第２ビア穴が設けられ、該第２ビア穴内に前記第２電極パッドの裏面に接続する第２ビアが設けられ、前記最外層の絶縁層の裏面上に前記第２ビアと一体に形成された第２配線パターンが設けられており、
    前記第１および第２配線パターンが同層の配線層に設けられており、
    前記第１および第２電極パッドの表面の、前記最外層の絶縁層の表面からの深さが、互いに異なることを特徴とする配線基板。
  2. 請求項１記載の配線基板において、
    前記第１または第２電極パッドの表面が、前記最外層の絶縁層の表面と同一面にあることを特徴とする配線基板。
  3. 請求項１記載の配線基板において、
    前記第１電極パッドの前記最外層の絶縁層の表面からの深さが、前記第２電極パッドの前記最外層の絶縁層の表面からの深さより深くまたは浅く、
    前記第１電極パッドの露出する表面の面積が、前記第２電極パッドの露出する表面の面積より小さいまたは大きいことを特徴とする配線基板。
  4. 請求項１〜３のいずれか一項に記載の配線基板において、
    前記第１および第２電極パッドの露出する表面の材質が互いに異なることを特徴とする配線基板。
  5. 請求項１〜４のいずれか一項に記載の配線基板において、
    前記第１および第２電極パッドが、めっき膜からなることを特徴とする配線基板。
  6. 請求項１〜５のいずれか一項に記載の配線基板において、
    前記配線基板には、半導体チップおよび蓋体が搭載され、
    前記半導体チップの外部接続端子と、前記第１電極パッドとが電気的に接続され、
    前記蓋体の接続部と、前記第２電極パッドとが電気的に接続されることを特徴とする配線基板。
  7. 請求項１〜５のいずれか一項に記載の配線基板において、
    前記配線基板には、半導体チップおよび前記配線基板とは別の配線基板が搭載され、
    前記半導体チップの外部接続端子と、前記第１電極パッドとが電気的に接続され、
    前記別の配線基板の外部接続端子と、前記第２電極パッドとが電気的に接続されることを特徴とする配線基板。
  8. 請求項１〜５のいずれか一項に記載の配線基板において、
    前記配線基板には、半導体チップおよび電子部品が搭載され、
    前記半導体チップの外部接続端子と、前記第１電極パッドとが電気的に接続され、
    前記電子部品の外部接続端子と、前記第２電極パッドとが電気的に接続されることを特徴とする配線基板。
  9. 請求項１〜５のいずれか一項に記載の配線基板において、
    前記最外層の絶縁層側の前記配線基板表面とは反対側の反対面側で露出する第３電極パッドを備え、
    前記配線基板の表面には、電子部品およびはんだボールが搭載され、
    前記配線基板の反対面には、半導体チップが搭載され、
    前記電子部品の外部接続端子と、前記第１電極パッドとが電気的に接続され、
    前記はんだボールと、前記第２電極パッドとが電気的に接続され、
    前記半導体チップの外部接続端子と、前記第３電極パッドとが電気的に接続されることを特徴とする配線基板。
  10. 以下の工程を含むことを特徴とする配線層と樹脂からなる絶縁層とを複数層積層してなる配線基板の製造方法：
    （ａ）支持板上に開口部を有する第１レジスト層を形成する工程；
    （ｂ）前記（ａ）工程後に、前記第１レジスト層の開口部の前記支持板上に該支持板と材質が異なる深さ調整膜を形成する工程；
    （ｃ）前記（ｂ）工程後に、前記第１レジスト層の開口部の前記深さ調整膜上に該深さ調整膜と材質が異なる第１めっき膜を形成する工程；
    （ｄ）前記（ｃ）工程後に、前記第１レジスト層を除去する工程；
    （ｅ）前記支持板上に開口部を有する第２レジスト層を形成する工程；
    （ｆ）前記（ｅ）工程後に、前記第２レジスト層の開口部の前記支持板上に該支持板と材質が異なる第２めっき膜を形成する工程；
    （ｇ）前記（ｆ）工程後に、前記第２レジスト層を除去する工程；
    （ｈ）前記（ｄ）、（ｇ）工程後に、前記支持板上の前記第１および第２めっき膜を覆うように前記複数層積層される絶縁層のうち最外層となる絶縁層を形成する工程；
    （ｉ）前記（ｈ）工程後に、前記支持板とは反対側から前記最外層の絶縁層に前記第１めっき膜の裏面を露出する第１ビア穴および前記第２めっき膜の裏面を露出する第２ビア穴を形成する工程；
    （ｊ）前記（ｉ）工程後に、前記第１ビア穴内に前記第１めっき膜の裏面に接続する第１ビアおよび前記第２ビア穴内に前記第２めっき膜の裏面に接続する第２ビアを形成するとともに、前記最外層の絶縁層の前記支持板側とは反対の裏面上に、前記第１ビアと一体に形成される前記第１配線パターンと、前記第２ビアと一体に形成される前記第２配線パターンとを含む同層の配線層を形成する工程；
    （ｋ）前記（ｊ）工程後に、前記支持板を除去する工程；
    （ｌ）前記（ｋ）工程後に、前記深さ調整膜を除去することによって、前記最外層の絶縁層の表面からの深さが、互いに異なる前記第１めっき膜からなる第１電極パッドおよび前記第２めっき膜からなる第２電極パッドを形成し、前記第１電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第１電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第１電極パッドが埋設され、前記第２電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第２電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第２電極パッドが埋設される工程。
  11. 請求項１０記載の配線基板の製造方法において、
    前記（ｆ）工程では、前記第１めっき膜と材質が異なる前記第２めっき膜を形成することを特徴とする配線基板の製造方法。
  12. 以下の工程を含むことを特徴とする配線層と樹脂からなる絶縁層とを複数層積層してなる配線基板の製造方法：
    （ａ）支持板上に開口部を有する第１レジスト層を形成する工程；
    （ｂ）前記（ａ）工程後に、前記第１レジスト層の開口部の前記支持板上に該支持板と材質が異なる第１深さ調整膜を形成する工程；
    （ｃ）前記（ｂ）工程後に、前記第１レジスト層の開口部の前記第１深さ調整膜上に該第１深さ調整膜と材質が異なる第１めっき膜を形成する工程；
    （ｄ）前記（ｃ）工程後に、前記第１レジスト層を除去する工程；
    （ｅ）前記支持板上に開口部を有する第２レジスト層を形成する工程；
    （ｆ）前記（ｅ）工程後に、前記第２レジスト層の開口部の前記支持板上に該支持板と材質が同一の第２深さ調整膜を形成する工程；
    （ｇ）前記（ｆ）工程後に、前記第２レジスト層の開口部の前記第２深さ調整膜上に該第２深さ調整膜と材質が異なる第２めっき膜を形成する工程；
    （ｈ）前記（ｇ）工程後に、前記第２レジスト層を除去する工程；
    （ｉ）前記（ｄ）、（ｈ）工程後に、前記支持板上の前記第１および第２めっき膜を覆うように前記複数層積層される絶縁層のうち最外層となる絶縁層を形成する工程；
    （ｊ）前記（ｉ）工程後に、前記支持板とは反対側から前記最外層の絶縁層に前記第１めっき膜の裏面を露出する第１ビア穴および前記第２めっき膜の裏面を露出する第２ビア穴を形成する工程；
    （ｋ）前記（ｊ）工程後に、前記第１ビア穴内に前記第１めっき膜の裏面に接続する第１ビアおよび前記第２ビア穴内に前記第２めっき膜の裏面に接続する第２ビアを形成するとともに、前記最外層の絶縁層の前記支持板側とは反対の裏面上に、前記第１ビアと一体に形成される前記第１配線パターンと、前記第２ビアと一体に形成される前記第２配線パターンとを含む同層の配線層を形成する工程；
    （ｌ）前記（ｋ）工程後に、前記支持板および前記第２深さ調整膜を除去する工程；
    （ｍ）前記（ｌ）工程後に、前記第１深さ調整膜を除去することによって、前記最外層の絶縁層の表面からの深さが、互いに異なる前記第１めっき膜からなる第１電極パッドおよび前記第２めっき膜からなる第２電極パッドを形成し、前記第１電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第１電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第１電極パッドが埋設され、前記第２電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第２電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第２電極パッドが埋設される工程。
  13. 請求項１２記載の配線基板の製造方法において、
    前記（ｇ）工程では、前記第１めっき膜と材質が異なる前記第２めっき膜を形成することを特徴とする配線基板の製造方法。
  14. 請求項１２または１３記載の配線基板の製造方法において、
    前記（ｌ）工程では、エッチングによって前記支持板および前記第２深さ調整膜を除去することを特徴とする配線基板の製造方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
TWI495051B (zh) * 2011-07-08 2015-08-01 Unimicron Technology Corp 無核心層之封裝基板及其製法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
TWI557855B (zh) 2011-12-30 2016-11-11 旭德科技股份有限公司 封裝載板及其製作方法
US8969730B2 (en) * 2012-08-16 2015-03-03 Apple Inc. Printed circuit solder connections
US9716051B2 (en) * 2012-11-02 2017-07-25 Nvidia Corporation Open solder mask and or dielectric to increase lid or ring thickness and contact area to improve package coplanarity
JP6105316B2 (ja) * 2013-02-19 2017-03-29 京セラ株式会社 電子装置
JP2014207388A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ
CN104241231B (zh) * 2013-06-11 2017-12-08 南安市鑫灿品牌运营有限公司 芯片封装基板的制作方法
KR101516072B1 (ko) * 2013-07-09 2015-04-29 삼성전기주식회사 반도체 패키지 및 그 제조 방법
CN104576596B (zh) * 2013-10-25 2019-01-01 日月光半导体制造股份有限公司 半导体基板及其制造方法
US10276562B2 (en) * 2014-01-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
US20150255366A1 (en) * 2014-03-06 2015-09-10 Apple Inc. Embedded system in package
JP6351371B2 (ja) * 2014-05-19 2018-07-04 太陽誘電株式会社 弾性波デバイス
JP6537508B2 (ja) * 2014-06-20 2019-07-03 オリンパス株式会社 ケーブル接続構造および内視鏡装置
JP6314731B2 (ja) * 2014-08-01 2018-04-25 株式会社ソシオネクスト 半導体装置及び半導体装置の製造方法
TWI570816B (zh) * 2014-09-26 2017-02-11 矽品精密工業股份有限公司 封裝結構及其製法
JP6503687B2 (ja) * 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
JP2016152262A (ja) * 2015-02-16 2016-08-22 イビデン株式会社 プリント配線板
JP6550260B2 (ja) * 2015-04-28 2019-07-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
TWI575619B (zh) * 2015-12-09 2017-03-21 南茂科技股份有限公司 半導體封裝結構及其製作方法
TWI621194B (zh) * 2017-06-28 2018-04-11 中華精測科技股份有限公司 測試介面板組件
TWI612599B (zh) * 2017-06-28 2018-01-21 中華精測科技股份有限公司 測試介面板組件及其製造方法
US10930574B2 (en) * 2018-05-01 2021-02-23 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
CN111341750B (zh) 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
CN115547846A (zh) * 2019-02-21 2022-12-30 奥特斯科技(重庆)有限公司 部件承载件及其制造方法和电气装置
US20200279814A1 (en) * 2019-02-28 2020-09-03 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP7335036B2 (ja) * 2019-03-29 2023-08-29 ラピスセミコンダクタ株式会社 半導体パッケージの製造方法
JP2021132068A (ja) * 2020-02-18 2021-09-09 イビデン株式会社 プリント配線板、プリント配線板の製造方法
JP7528557B2 (ja) * 2020-06-19 2024-08-06 日本電気株式会社 量子デバイス及びその製造方法
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
US11798897B2 (en) * 2021-03-26 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of manufacturing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0368163A (ja) * 1989-06-28 1991-03-25 Hitachi Ltd 半導体装置
JPH10233573A (ja) * 1997-02-20 1998-09-02 Sony Corp プリント配線板及び部品実装方法
JP3834426B2 (ja) * 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
DE60031680T2 (de) * 1999-06-02 2007-09-06 Ibiden Co., Ltd., Ogaki Mehrschichtige, gedruckte leiterplatte und herstellungsmethode für eine mehrschichtige, gedruckte leiterplatte
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2003218249A (ja) 2002-01-18 2003-07-31 Mitsui Chemicals Inc 半導体中空パッケージ
US6747350B1 (en) * 2003-06-06 2004-06-08 Silicon Integrated Systems Corp. Flip chip package structure
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
JP2006120738A (ja) * 2004-10-19 2006-05-11 Murata Mfg Co Ltd セラミック多層基板およびその製造方法
US7626829B2 (en) * 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
TWI281716B (en) * 2005-05-24 2007-05-21 Advanced Semiconductor Eng System-in-package structure
JP4146864B2 (ja) 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP2007088058A (ja) * 2005-09-20 2007-04-05 Denso Corp 多層基板、及びその製造方法
JP5117692B2 (ja) * 2006-07-14 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008071953A (ja) * 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
JP5214139B2 (ja) * 2006-12-04 2013-06-19 新光電気工業株式会社 配線基板及びその製造方法
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
US8482119B2 (en) * 2008-06-24 2013-07-09 Infineon Technologies Ag Semiconductor chip assembly
US7964974B2 (en) * 2008-12-02 2011-06-21 General Electric Company Electronic chip package with reduced contact pad pitch

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