JP5561460B2 - 配線基板および配線基板の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 73
- 238000000034 method Methods 0.000 title claims description 45
- 238000007747 plating Methods 0.000 claims description 358
- 239000004065 semiconductor Substances 0.000 claims description 166
- 238000005530 etching Methods 0.000 claims description 83
- 239000000463 material Substances 0.000 claims description 69
- 239000000758 substrate Substances 0.000 claims description 65
- 229910000679 solder Inorganic materials 0.000 claims description 40
- 229920005989 resin Polymers 0.000 claims description 5
- 239000011347 resin Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 272
- 239000011229 interlayer Substances 0.000 description 112
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 67
- 239000010949 copper Substances 0.000 description 44
- 239000010931 gold Substances 0.000 description 42
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 40
- 238000009713 electroplating Methods 0.000 description 24
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 11
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 10
- 239000003822 epoxy resin Substances 0.000 description 10
- 229910017604 nitric acid Inorganic materials 0.000 description 10
- 229920000647 polyepoxide Polymers 0.000 description 10
- 229920001721 polyimide Polymers 0.000 description 10
- 239000009719 polyimide resin Substances 0.000 description 10
- VUCAVCCCXQVHAN-UHFFFAOYSA-L azane dichlorocopper Chemical compound N.Cl[Cu]Cl VUCAVCCCXQVHAN-UHFFFAOYSA-L 0.000 description 7
- 239000002356 single layer Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011888 foil Substances 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000004519 grease Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- -1 ammonium chloride copper Chemical compound 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 229910020816 Sn Pb Inorganic materials 0.000 description 1
- 229910020922 Sn-Pb Inorganic materials 0.000 description 1
- 229910008783 Sn—Pb Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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-
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Description
また、本発明における配線基板は、半導体パッケージ、インターポーザ、実装基板等に適用することができ、特に、半導体パッケージに適用することが好適である。以下の実施形態では、半導体パッケージとして配線基板を用いた場合について説明する。
本実施形態における半導体パッケージの製造方法について図面を参照して説明する。まず、図1に示すように、導電性の支持板1上に開口部2aを有するレジスト層2(めっきレジスト層)を形成する。導電性の支持板1は、例えば、500μm程度の厚さのCu(銅)箔である。レジスト層2は、例えば、所定の厚さのドライフィルムレジストまたは液状レジストにより形成する。例えば、支持板1上にドライフィルムレジストを形成した後に、そのドライフィルムレジストに対して露光・現像を行うことによって開口部2aを有するレジスト層2が支持板1上に形成される。
前記実施形態1では、図9に示したように、配線基板20Aの外周部の領域Bでは、電極パッド6aの露出面が層間絶縁層14の表面と同一面となっている場合を示した。本実施形態では、図16に示すように、配線基板20Bの外周部の領域Bでは、電極パッド6aの露出面が層間絶縁層14に形成された凹部42の底面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
前記実施形態1では、図9に示したように、配線基板20Aの中央部の領域Aでは、電極パッド4aの露出面が層間絶縁層14に形成された凹部18の底面と同一面となっており、配線基板20Aの外周部の領域Bでは、電極パッド6aの露出面が層間絶縁層14の表面と同一面となっている場合を示した。本実施形態では、図22に示すように、配線基板20Cの外周部の領域Bでは、電極パッド4aの露出面が層間絶縁層14に形成された凹部18の底面と同一面となっており、配線基板20Cの中央部の領域Aでは、電極パッド6aの露出面が層間絶縁層14の表面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
前記実施形態1では、図9に示したように、配線基板20Aの中央部の領域Aでは、電極パッド4aの露出面が層間絶縁層14に形成された凹部18の底面と同一面となっており、配線基板20Aの外周部の領域Bでは、電極パッド6aの露出面が層間絶縁層14の表面と同一面となっている場合を示した。本実施形態では、図28に示すように、配線基板20Dの外周部の領域Bでは、電極パッド4aの露出面が層間絶縁層14に形成された凹部18の底面と同一面となっており、配線基板20Dの中央部の領域Aでは、電極パッド6aの露出面が層間絶縁層14に形成された凹部42の底面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
前記実施形態1では、図9に示したように、配線基板20Aの中央部の領域Aでは、電極パッド4aの露出面が層間絶縁層14に形成された凹部18の底面と同一面となっており、配線基板20Aの外周部の領域Bでは、電極パッド6aの露出面が層間絶縁層14の表面と同一面となっている場合を示した。本実施形態では、図34に示すように、配線基板20Eの外周部の領域Bでは、電極パッド6aの露出面が層間絶縁層14に形成された凹部54の底面と同一面となっており、配線基板20Eの中央部の領域Aでは、電極パッド4aの露出面が層間絶縁層14の表面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
前記実施形態1では、図9に示したように、配線基板20Aの中央部の領域Aでは、電極パッド4aの露出面が層間絶縁層14に形成された凹部18の底面と同一面となっており、配線基板20Aの外周部の領域Bでは、電極パッド6aの露出面が層間絶縁層14の表面と同一面となっている場合を示した。本実施形態では、図40に示すように、配線基板20Fの中央部の領域Aでは、電極パッド6aの露出面が層間絶縁層14に形成された凹部54の底面と同一面となっており、配線基板20Fの外周部の領域Bでは、電極パッド4aの露出面が層間絶縁層14の表面と同一面となっている場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
前記実施形態1では、図11に示したように、電極パッド4a、6aが形成されている面側の配線基板20A上に種々の部品(半導体チップ21、リッド23)を搭載した場合について説明した。本実施形態では、図42に示すように、電極4a、6aが形成されている面側の配線基板20G上に種々の部品(チップキャパシタ61、はんだボール62)を搭載し、その反対面の配線基板20G上に半導体チップ64を搭載する場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
前記実施形態1では、図11に示したように、電極パッド4a、6aが形成されている面側の配線基板20A上に半導体チップ21、リッド23を搭載した場合について説明した。本実施形態では、別の部品(チップキャパシタ61、半導体チップ21)を搭載する場合について説明する。なお、前記実施形態と重複する説明は省略する場合がある。
図44に示す配線基板20Iは、前記実施形態3で図18〜図22を参照して説明した製造工程を用いて形成することができる。これらの製造工程を経て配線基板20Iの電極パッド4aおよび電極パッド6aは、表面絶縁層14の表面からの深さが互いに異なって露出することになる。この配線基板20Iの電極パッド6aと、半導体チップ21の外部接続端子22とが電気的に接続されて配線基板20I上に半導体チップ21が搭載される。また、配線基板20Iの電極パッド4aと、POP(Package On Package)基板71の外部接続端子80(はんだボール)とが電気的に接続されて配線基板20I上にPOP基板71が搭載される。
2 レジスト層
2a 開口部
3 深さ調整膜
4 めっき膜
4a 電極パッド
5 レジスト層
5a 開口部
6 めっき膜
6a 電極パッド
6e Auめっき膜
6f Niめっき膜
6g Cuめっき膜
11、12、13 配線
14、15、16 層間絶縁層
17 ソルダレジスト
18 凹部
20A〜20I 配線基板
21 半導体チップ
22 外部接続端子
23 リッド
23a 蓋部
23b 接続部
24 グリス
25 はんだ
30A〜30I 半導体パッケージ
41 深さ調整膜
42 凹部
51 支持板
52 給電層
53 深さ調整膜
54 凹部
61 チップキャパシタ
62 はんだボール
63 外部接続端子
64 半導体チップ
65 外部接続端子
66 はんだ
71 POP基板
72 コア基板
73、74 配線
75 スルーホール
76、77 ソルダレジスト
78 チップ
79、80 外部接続端子
101 配線基板
102 電極パッド
103 絶縁層
104 凹部
105 配線層
106 ソルダレジスト
107 ビア
Claims (14)
- 配線層と樹脂からなる絶縁層とを複数層積層してなる配線基板であって、
前記複数層積層された絶縁層のうち最外層の絶縁層に、第1および第2電極パッドが埋設されており、
前記第1電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第1電極パッドの側面と裏面が前記最外層の絶縁層に接しており、
前記第2電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第2電極パッドの側面と裏面が前記最外層の絶縁層に接しており、
前記最外層の絶縁層に前記第1電極パッドの裏面を露出する第1ビア穴が設けられ、該第1ビア穴内に前記第1電極パッドの裏面に接続する第1ビアが設けられ、前記最外層の絶縁層の裏面上に前記第1ビアと一体に形成された第1配線パターンが設けられており、
前記最外層の絶縁層に前記第2電極パッドの裏面を露出する第2ビア穴が設けられ、該第2ビア穴内に前記第2電極パッドの裏面に接続する第2ビアが設けられ、前記最外層の絶縁層の裏面上に前記第2ビアと一体に形成された第2配線パターンが設けられており、
前記第1および第2配線パターンが同層の配線層に設けられており、
前記第1および第2電極パッドの表面の、前記最外層の絶縁層の表面からの深さが、互いに異なることを特徴とする配線基板。 - 請求項1記載の配線基板において、
前記第1または第2電極パッドの表面が、前記最外層の絶縁層の表面と同一面にあることを特徴とする配線基板。 - 請求項1記載の配線基板において、
前記第1電極パッドの前記最外層の絶縁層の表面からの深さが、前記第2電極パッドの前記最外層の絶縁層の表面からの深さより深くまたは浅く、
前記第1電極パッドの露出する表面の面積が、前記第2電極パッドの露出する表面の面積より小さいまたは大きいことを特徴とする配線基板。 - 請求項1〜3のいずれか一項に記載の配線基板において、
前記第1および第2電極パッドの露出する表面の材質が互いに異なることを特徴とする配線基板。 - 請求項1〜4のいずれか一項に記載の配線基板において、
前記第1および第2電極パッドが、めっき膜からなることを特徴とする配線基板。 - 請求項1〜5のいずれか一項に記載の配線基板において、
前記配線基板には、半導体チップおよび蓋体が搭載され、
前記半導体チップの外部接続端子と、前記第1電極パッドとが電気的に接続され、
前記蓋体の接続部と、前記第2電極パッドとが電気的に接続されることを特徴とする配線基板。 - 請求項1〜5のいずれか一項に記載の配線基板において、
前記配線基板には、半導体チップおよび前記配線基板とは別の配線基板が搭載され、
前記半導体チップの外部接続端子と、前記第1電極パッドとが電気的に接続され、
前記別の配線基板の外部接続端子と、前記第2電極パッドとが電気的に接続されることを特徴とする配線基板。 - 請求項1〜5のいずれか一項に記載の配線基板において、
前記配線基板には、半導体チップおよび電子部品が搭載され、
前記半導体チップの外部接続端子と、前記第1電極パッドとが電気的に接続され、
前記電子部品の外部接続端子と、前記第2電極パッドとが電気的に接続されることを特徴とする配線基板。 - 請求項1〜5のいずれか一項に記載の配線基板において、
前記最外層の絶縁層側の前記配線基板表面とは反対側の反対面側で露出する第3電極パッドを備え、
前記配線基板の表面には、電子部品およびはんだボールが搭載され、
前記配線基板の反対面には、半導体チップが搭載され、
前記電子部品の外部接続端子と、前記第1電極パッドとが電気的に接続され、
前記はんだボールと、前記第2電極パッドとが電気的に接続され、
前記半導体チップの外部接続端子と、前記第3電極パッドとが電気的に接続されることを特徴とする配線基板。 - 以下の工程を含むことを特徴とする配線層と樹脂からなる絶縁層とを複数層積層してなる配線基板の製造方法:
(a)支持板上に開口部を有する第1レジスト層を形成する工程;
(b)前記(a)工程後に、前記第1レジスト層の開口部の前記支持板上に該支持板と材質が異なる深さ調整膜を形成する工程;
(c)前記(b)工程後に、前記第1レジスト層の開口部の前記深さ調整膜上に該深さ調整膜と材質が異なる第1めっき膜を形成する工程;
(d)前記(c)工程後に、前記第1レジスト層を除去する工程;
(e)前記支持板上に開口部を有する第2レジスト層を形成する工程;
(f)前記(e)工程後に、前記第2レジスト層の開口部の前記支持板上に該支持板と材質が異なる第2めっき膜を形成する工程;
(g)前記(f)工程後に、前記第2レジスト層を除去する工程;
(h)前記(d)、(g)工程後に、前記支持板上の前記第1および第2めっき膜を覆うように前記複数層積層される絶縁層のうち最外層となる絶縁層を形成する工程;
(i)前記(h)工程後に、前記支持板とは反対側から前記最外層の絶縁層に前記第1めっき膜の裏面を露出する第1ビア穴および前記第2めっき膜の裏面を露出する第2ビア穴を形成する工程;
(j)前記(i)工程後に、前記第1ビア穴内に前記第1めっき膜の裏面に接続する第1ビアおよび前記第2ビア穴内に前記第2めっき膜の裏面に接続する第2ビアを形成するとともに、前記最外層の絶縁層の前記支持板側とは反対の裏面上に、前記第1ビアと一体に形成される前記第1配線パターンと、前記第2ビアと一体に形成される前記第2配線パターンとを含む同層の配線層を形成する工程;
(k)前記(j)工程後に、前記支持板を除去する工程;
(l)前記(k)工程後に、前記深さ調整膜を除去することによって、前記最外層の絶縁層の表面からの深さが、互いに異なる前記第1めっき膜からなる第1電極パッドおよび前記第2めっき膜からなる第2電極パッドを形成し、前記第1電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第1電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第1電極パッドが埋設され、前記第2電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第2電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第2電極パッドが埋設される工程。 - 請求項10記載の配線基板の製造方法において、
前記(f)工程では、前記第1めっき膜と材質が異なる前記第2めっき膜を形成することを特徴とする配線基板の製造方法。 - 以下の工程を含むことを特徴とする配線層と樹脂からなる絶縁層とを複数層積層してなる配線基板の製造方法:
(a)支持板上に開口部を有する第1レジスト層を形成する工程;
(b)前記(a)工程後に、前記第1レジスト層の開口部の前記支持板上に該支持板と材質が異なる第1深さ調整膜を形成する工程;
(c)前記(b)工程後に、前記第1レジスト層の開口部の前記第1深さ調整膜上に該第1深さ調整膜と材質が異なる第1めっき膜を形成する工程;
(d)前記(c)工程後に、前記第1レジスト層を除去する工程;
(e)前記支持板上に開口部を有する第2レジスト層を形成する工程;
(f)前記(e)工程後に、前記第2レジスト層の開口部の前記支持板上に該支持板と材質が同一の第2深さ調整膜を形成する工程;
(g)前記(f)工程後に、前記第2レジスト層の開口部の前記第2深さ調整膜上に該第2深さ調整膜と材質が異なる第2めっき膜を形成する工程;
(h)前記(g)工程後に、前記第2レジスト層を除去する工程;
(i)前記(d)、(h)工程後に、前記支持板上の前記第1および第2めっき膜を覆うように前記複数層積層される絶縁層のうち最外層となる絶縁層を形成する工程;
(j)前記(i)工程後に、前記支持板とは反対側から前記最外層の絶縁層に前記第1めっき膜の裏面を露出する第1ビア穴および前記第2めっき膜の裏面を露出する第2ビア穴を形成する工程;
(k)前記(j)工程後に、前記第1ビア穴内に前記第1めっき膜の裏面に接続する第1ビアおよび前記第2ビア穴内に前記第2めっき膜の裏面に接続する第2ビアを形成するとともに、前記最外層の絶縁層の前記支持板側とは反対の裏面上に、前記第1ビアと一体に形成される前記第1配線パターンと、前記第2ビアと一体に形成される前記第2配線パターンとを含む同層の配線層を形成する工程;
(l)前記(k)工程後に、前記支持板および前記第2深さ調整膜を除去する工程;
(m)前記(l)工程後に、前記第1深さ調整膜を除去することによって、前記最外層の絶縁層の表面からの深さが、互いに異なる前記第1めっき膜からなる第1電極パッドおよび前記第2めっき膜からなる第2電極パッドを形成し、前記第1電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第1電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第1電極パッドが埋設され、前記第2電極パッドの表面が前記最外層の絶縁層の表面側で露出し、前記第2電極パッドの側面と裏面が前記最外層の絶縁層に接して前記最外層の絶縁層に第2電極パッドが埋設される工程。 - 請求項12記載の配線基板の製造方法において、
前記(g)工程では、前記第1めっき膜と材質が異なる前記第2めっき膜を形成することを特徴とする配線基板の製造方法。 - 請求項12または13記載の配線基板の製造方法において、
前記(l)工程では、エッチングによって前記支持板および前記第2深さ調整膜を除去することを特徴とする配線基板の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009133604A JP5561460B2 (ja) | 2009-06-03 | 2009-06-03 | 配線基板および配線基板の製造方法 |
KR1020100050936A KR101610969B1 (ko) | 2009-06-03 | 2010-05-31 | 배선기판 및 그 제조방법 |
US12/792,096 US8476754B2 (en) | 2009-06-03 | 2010-06-02 | Wiring substrate and method of manufacturing the same |
TW099117888A TWI487450B (zh) | 2009-06-03 | 2010-06-03 | 佈線基板及其製造方法 |
US13/906,566 US8749046B2 (en) | 2009-06-03 | 2013-05-31 | Wiring substrate and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009133604A JP5561460B2 (ja) | 2009-06-03 | 2009-06-03 | 配線基板および配線基板の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010283044A JP2010283044A (ja) | 2010-12-16 |
JP2010283044A5 JP2010283044A5 (ja) | 2012-05-24 |
JP5561460B2 true JP5561460B2 (ja) | 2014-07-30 |
Family
ID=43300151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009133604A Active JP5561460B2 (ja) | 2009-06-03 | 2009-06-03 | 配線基板および配線基板の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US8476754B2 (ja) |
JP (1) | JP5561460B2 (ja) |
KR (1) | KR101610969B1 (ja) |
TW (1) | TWI487450B (ja) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101559958B1 (ko) * | 2009-12-18 | 2015-10-13 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치 |
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---|---|---|---|---|
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-
2009
- 2009-06-03 JP JP2009133604A patent/JP5561460B2/ja active Active
-
2010
- 2010-05-31 KR KR1020100050936A patent/KR101610969B1/ko active IP Right Grant
- 2010-06-02 US US12/792,096 patent/US8476754B2/en active Active
- 2010-06-03 TW TW099117888A patent/TWI487450B/zh active
-
2013
- 2013-05-31 US US13/906,566 patent/US8749046B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010283044A (ja) | 2010-12-16 |
TWI487450B (zh) | 2015-06-01 |
KR20100130555A (ko) | 2010-12-13 |
TW201108905A (en) | 2011-03-01 |
US8749046B2 (en) | 2014-06-10 |
US20130256012A1 (en) | 2013-10-03 |
US8476754B2 (en) | 2013-07-02 |
US20100308451A1 (en) | 2010-12-09 |
KR101610969B1 (ko) | 2016-04-08 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
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|
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