CN103563058A - 半导体器件 - Google Patents

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polysilicon
gate electrode
semiconductor device
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舛冈富士雄
中村広记
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Unisantis Electronics Singapore Pte Ltd
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Abstract

本发明的半导体器件，其特征是具备有：形成于平面状硅层上的第1柱状硅层、形成于所述第1柱状硅层的周围的栅极绝缘膜、形成于所述栅极绝缘膜的周围的第1栅极电极、连接于所述第1栅极电极的栅极配线、形成于所述第1柱状硅层的上部的第1的第1导电型扩散层、形成于所述第1柱状硅层的下部与所述平面状硅层的上部的第2的第1导电型扩散层、由形成于所述第1柱状硅层的上部侧壁与形成于所述第1栅极电极上部的绝缘膜及多晶硅的积层构造所构成的第1侧壁、以及形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1接点；所述第1接点与所述第1侧壁的多晶硅连接，所述第1侧壁的多晶硅的导电型为第1导电型。

Description

半导体器件
技术领域
本发明涉及半导体器件。
背景技术
半导体集成电路，尤其是使用MOS晶体管的集成电路，是朝向高集成化的方向发展。伴随着该高集成化，当中所使用的MOS晶体管甚至进展至奈米领域。当此种的MOS晶体管的细微化进展时，会产生难以抑制漏电流，且由于要求须确保必要的电流量而无法缩小电路的占有面积的问题。为了解决这类的问题，有人提出一种将源极、栅极、漏极相对于衬底配置在垂直方向上，并使栅极电极包围柱状半导体层的构造的Surrounding GateTransistor(环绕栅极晶体管；以下称为「SGT」)(例如参照专利文献1、专利文献2、专利文献3)。
在以往的SGT的制造方法中，是形成氮化膜硬掩模被形成为柱状的硅柱，并在形成硅柱下部的扩散层后，使栅极材料沉积，然后使栅极材料平坦化，进行蚀刻而在硅柱与氮化膜硬掩模的侧壁形成绝缘膜侧壁。然后形成用于栅极配线的抗蚀膜图案，对栅极材料进行蚀刻后，去除氮化膜硬掩模而在硅柱上部形成扩散层(例如参照专利文献4)。然后将氮化膜侧壁形成于硅柱侧壁，进行离子植入而将扩散层形成于硅柱上部后，使氮化膜沉积作为接点停止层后，形成氧化膜作为层间膜，并进行接点蚀刻。
为人所知者，用以形成接点的氧化膜蚀刻，在平坦部相对于氮化膜具有较高的选择比，但在氮化膜肩部，与平坦部相比，该选择比降低。
SGT的硅柱其柱径会伴随着细微化而缩小，所以使平坦部减少。此外，由于氮化膜侧壁为氮化膜肩部，所以相对于氧化膜蚀刻，选择比降低。因此，当进行用以在硅柱上形成接点的氧化膜蚀刻时，蚀刻无法在氮化膜停止，使接触孔到达栅极，而使硅柱上与栅极形成短路。
有人提出一种将外延半导体层形成于SGT的硅柱上，而构成不会产生接点与栅极间的短路的构造(例如参照专利文献5)。然而，进行外延生长时，必须将绝缘膜侧壁形成于硅柱上部侧壁与栅极电极上部。当栅极使用多晶硅时，硅也会在栅极生长。因此，当进行外延生长至绝缘膜侧壁的高度以上时，栅极与硅柱上部会形成短路。
另一方面，为了将氮化膜侧壁形成于硅柱侧壁，并进行离子植入而将扩散层形成于硅柱上部，是从上方将离子植入于硅柱上部，所以需形成较深的扩散层。当形成较深的扩散层时，该扩散层的横向的扩散也增大。即难以达到高集成化。
此外，当硅柱变细时，由于硅的密度为5×1022个/cm3，所以难以使杂质存在于硅柱内。
此外，揭示有一种在平面型MOS晶体管中，LDD区域的侧壁是由具有与低浓度层为同一导电型的多晶硅所形成，使LDD区域的表面载子通过该功函数差被激发，而与氧化膜侧壁LDD型MOS晶体管相比，可降低LDD区域的阻抗者(例如参照专利文献6)。该多晶硅侧壁是显现出与栅极电极呈电绝缘。此外，图中是显示出多晶硅侧壁与源极、漏极通过层间绝缘膜所绝缘。
[先前技术文献]
(专利文献)
专利文献1：日本特开平2-71556号公报
专利文献2：日本特开平2-188966号公报
专利文献3：日本特开平3-145761号公报
专利文献4：日本特开2009-182317号公报
专利文献5：日本特开2010-258345号公报
专利文献6：日本特开平11-297984号公报
发明内容
（发明所欲解决的问题）
因此，本发明的目的在于提供一种具有用以降低硅柱上部的电阻的构造的SGT的构造与该SGT的制造方法。
（解决问题的手段）
本发明的第1半导体器件，其特征是具备有：
形成于硅衬底上的平面状硅层；
形成于所述平面状硅层上的第1柱状硅层；
形成于所述第1柱状硅层的周围的栅极绝缘膜；
形成于所述栅极绝缘膜的周围的第1栅极电极；
连接于所述第1栅极电极的栅极配线；
形成于所述第1柱状硅层的上部的第1的第1导电型扩散层；
形成于所述第1柱状硅层的下部与所述平面状硅层的上部的第2的第1导电型扩散层；
由形成于所述第1柱状硅层的上部侧壁与所述第1栅极电极上部的绝缘膜、及多晶硅的积层构造所构成的第1侧壁；以及
形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1接点；
所述第1接点与所述第1侧壁的多晶硅连接，所述第1侧壁的多晶硅的导电型为第1导电型。
较佳者，具有形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1硅化物。
较佳者，所述第1的第1导电型扩散层的下面，较所述第1栅极电极的上表面更上方。
较佳者，所述第1栅极电极由金属及多晶硅的积层构造所构成。
本发明的第2半导体器件，在所述第1半导体器件中，更具备有：
形成于所述硅衬底上的所述平面状硅层；
形成于所述平面状硅层上的第2柱状硅层；
形成于所述第2柱状硅层的周围的所述栅极绝缘膜；
形成于所述栅极绝缘膜的周围的第2栅极电极；
连接于所述第2栅极电极的所述栅极配线；
形成于所述第2柱状硅层的上部的第1的第2导电型扩散层；
形成于所述第2柱状硅层的下部与所述平面状硅层的上部的第2的第2导电型扩散层；
由形成于所述第2柱状硅层的上部侧壁与所述第2栅极电极上部的绝缘膜、及多晶硅的积层构造所构成的第2侧壁；以及
形成于所述第1的第2导电型扩散层上与所述第2侧壁上的第2接点；
所述第2接点与所述第2侧壁的多晶硅连接，所述第2侧壁的多晶硅的导电型为第2导电型。
较佳者，具有形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1硅化物，并且具有形成于所述第1的第2导电型扩散层上与所述第2侧壁上的第2硅化物。
较佳者，所述第1的第1导电型扩散层的下表面，较所述第1栅极电极的上表面更上方，所述第1的第2导电型扩散层的下表面，较所述第2栅极电极的上表面更上方。
较佳者，所述第1栅极电极由金属及多晶硅的积层构造所构成，所述第2栅极电极由金属及多晶硅的积层构造所构成。
所述第1侧壁，是可通过使所述绝缘膜与所述多晶硅沉积于所述第1柱状硅层，并对所述多晶硅进行蚀刻使其残存为侧壁状而形成。
（发明效果）
根据本发明，是以由形成于所述第1柱状硅层的上部侧壁与所述第1栅极电极上部的绝缘膜、及多晶硅的积层构造所构成的第1侧壁，使接点蚀刻停止于多晶硅，且由于使第1侧壁的绝缘膜形成较薄且夹持于多晶硅而使蚀刻速度变慢，所以接点蚀刻停止于第1侧壁，因此可降低从所述第1的第1导电型扩散层的上表面至所述第1栅极电极的上表面为止的高度。
此外，由于所述第1侧壁的多晶硅的导电型为第1导电型，使表面载子通过该功函数差被激发，所以可降低柱状硅层上部的电阻。例如，当第1侧壁为n+型，且柱状硅层的杂质浓度较稀时，由第1侧壁与柱状硅层所形成的晶体管，可在经由接点施加于第1侧壁的电压为0V时导通。
从上述内容来看，当所述第1的第1导电型扩散层的下表面位于较所述第1栅极电极的上表面更上方时，可将晶体管的沟道与所述第1的第1导电型扩散层予以电连接。
以使所述第1的第1导电型扩散层的下表面位于较所述第1栅极电极的上表面更上方的方式导入杂质者，可形成浅接合，所以可窄化扩散层的横向的扩散。即可达到高集成化。
由于所述第1侧壁的多晶硅形成于柱状硅层的上部侧壁，所以所述第1侧壁的直径较柱状硅层更大。柱状硅层变细，虽然难以将杂质植入于柱状硅层内，但由于可将杂质植入于第1侧壁的多晶硅，所以可将晶体管的沟道与所述第1的第1导电型扩散层予以电连接。
附图说明
图1的(a)是显示本发明的实施形态的半导体器件的俯视图。图1的(b)为图1的(a)的X－X'线的剖面图。图1的(c)为图1的(a)的Y－Y'线的剖面图。
图2的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图2的(b)为图2的(a)的X－X'线的剖面图。图2的(c)为图2的(a)的Y－Y'线的剖面图。
图3的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图3的(b)为图3的(a)的X－X'线的剖面图。图3的(c)为图3的(a)的Y－Y'线的剖面图。
图4的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图4的(b)为图4的(a)的X－X'线的剖面图。图4的(c)为图4的(a)的Y－Y'线的剖面图。
图5的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图5的(b)为图5的(a)的X－X'线的剖面图。图5的(c)为图5的(a)的Y－Y'线的剖面图。
图6的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图6的(b)为图6的(a)的X－X'线的剖面图。图6的(c)为图6的(a)的Y－Y'线的剖面图。
图7的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图7的(b)为图7的(a)的X－X'线的剖面图。图7的(c)为图7的(a)的Y－Y'线的剖面图。
图8的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图8的(b)为图8的(a)的X－X'线的剖面图。图8的(c)为图8的(a)的Y－Y'线的剖面图。
图9的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图9的(b)为图9的(a)的X－X'线的剖面图。图9的(c)为图9的(a)的Y－Y'线的剖面图。
图10的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图10的(b)为图10的(a)的X－X'线的剖面图。图10的(c)为图10的(a)的Y－Y'线的剖面图。
图11的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图11的(b)为图11的(a)的X－X'线的剖面图。图11的(c)为图11的(a)的Y－Y'线的剖面图。
图12的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图12的(b)为图12的(a)的X－X'线的剖面图。图12的(c)为图12的(a)的Y－Y'线的剖面图。
图13的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图13的(b)为图13的(a)的X－X'线的剖面图。图13的(c)为图13的(a)的Y－Y'线的剖面图。
图14的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图14的(b)为图14的(a)的X－X'线的剖面图。图14的(c)为图14的(a)的Y－Y'线的剖面图。
图15的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图15的(b)为图15的(a)的X－X'线的剖面图。图15的(c)为图15的(a)的Y－Y'线的剖面图。
图16的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图16的(b)为图16的(a)的X－X'线的剖面图。图16的(c)为图16的(a)的Y－Y'线的剖面图。
图17的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图17的(b)为图17的(a)的X－X'线的剖面图。图17的(c)为图17的(a)的Y－Y'线的剖面图。
图18的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图18的(b)为图18的(a)的X－X'线的剖面图。图18的(c)为图18的(a)的Y－Y'线的剖面图。
图19的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图19的(b)为图19的(a)的X－X'线的剖面图。图19的(c)为图19的(a)的Y－Y'线的剖面图。
图20的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图20的(b)为图20的(a)的X－X'线的剖面图。图20的(c)为图20的(a)的Y－Y'线的剖面图。
图21的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图21的(b)为图21的(a)的X－X'线的剖面图。图21的(c)为图21的(a)的Y－Y'线的剖面图。
图22的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图22的(b)为图22的(a)的X－X'线的剖面图。图22的(c)为图22的(a)的Y－Y'线的剖面图。
图23的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图23的(b)为图23的(a)的X－X'线的剖面图。图23的(c)为图23的(a)的Y－Y'线的剖面图。
图24的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图24的(b)为图24的(a)的X－X'线的剖面图。图24的(c)为图24的(a)的Y－Y'线的剖面图。
图25的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图25的(b)为图25的(a)的X－X'线的剖面图。图25的(c)为图25的(a)的Y－Y'线的剖面图。
图26的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图26的(b)为图26的(a)的X－X'线的剖面图。图26的(c)为图26的(a)的Y－Y'线的剖面图。
图27的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图27的(b)为图27的(a)的X－X'线的剖面图。图27的(c)为图27的(a)的Y－Y'线的剖面图。
图28的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图28的(b)为图28的(a)的X－X'线的剖面图。图28的(c)为图28的(a)的Y－Y'线的剖面图。
图29的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图29的(b)为图29的(a)的X－X'线的剖面图。图29的(c)为图29的(a)的Y－Y'线的剖面图。
图30的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图30的(b)为图30的(a)的X－X'线的剖面图。图30的(c)为图30的(a)的Y－Y'线的剖面图。
图31的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图31的(b)为图31的(a)的X－X'线的剖面图。图31的(c)为图31的(a)的Y－Y'线的剖面图。
图32的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图32的(b)为图32的(a)的X－X'线的剖面图。图32的(c)为图32的(a)的Y－Y'线的剖面图。
图33的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图33的(b)为图33的(a)的X－X'线的剖面图。图33的(c)为图33的(a)的Y－Y'线的剖面图。
图34的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图34的(b)为图34的(a)的X－X'线的剖面图。图34的(c)为图34的(a)的Y－Y'线的剖面图。
图35的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图35的(b)为图35的(a)的X－X'线的剖面图。图35的(c)为图35的(a)的Y－Y'线的剖面图。
图36的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图36的(b)为图36的(a)的X－X'线的剖面图。图36的(c)为图36的(a)的Y－Y'线的剖面图。
图37的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图37的(b)为图37的(a)的X－X'线的剖面图。图37的(c)为图37的(a)的Y－Y'线的剖面图。
图38的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图38的(b)为图38的(a)的X－X'线的剖面图。图38的(c)为图38的(a)的Y－Y'线的剖面图。
图39的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图39的(b)为图39的(a)的X－X'线的剖面图。图39的(c)为图39的(a)的Y－Y'线的剖面图。
图40的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图40的(b)为图40的(a)的X－X'线的剖面图。图40的(c)为图40的(a)的Y－Y'线的剖面图。
图41的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图41的(b)为图41的(a)的X－X'线的剖面图。图41的(c)为图41的(a)的Y－Y'线的剖面图。
图42的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图42的(b)为图42的(a)的X－X'线的剖面图。图42的(c)为图42的(a)的Y－Y'线的剖面图。
图43的(a)是显示本实施形态的半导体器件的制造方法的俯视图。图43的(b)为图43的(a)的X－X'线的剖面图。图43的(c)为图43的(a)的Y－Y'线的剖面图。
其中，附图标记说明如下：
101      硅衬底            102、103 第1抗蚀膜
104      第2柱状硅层       105      第1柱状硅层
106      第2抗蚀膜         107      平面状硅层
108      氧化膜            109      栅极绝缘膜
110、148 金属              111、113、114、115  多晶硅
112、126、127  绝缘膜      116      第3抗蚀膜
117a     第2栅极电极       117b     第1栅极电极
117c     栅极配线          118      第4抗蚀膜
119      第1的n型扩散层    120      第2的n型扩散层
121      第5抗蚀膜         122      第1的p型扩散层
123      第2的p型扩散层    124      氮化膜
125      氮化膜侧壁
128、131、132、133、136  硅化物
129、130 第2硅化物         134、135 第1硅化物
137      层间绝缘膜        138      第6抗蚀膜
139、140、142、143  接触孔 141      第7抗蚀膜
144、147 接点              145      第2接点
146      第1接点           149、150、151、152 第8抗蚀膜
153、154、155、156  金属配线
201      第1侧壁           202      第2侧壁。
具体实施方式
以下是参照图1来说明本发明的实施形态的具有SGT构造的半导体器件。
本实施形态的具有SGT构造的半导体器件，是具备有：
形成于硅衬底101上的平面状硅层107；
形成于所述平面状硅层107上的第1柱状硅层105；
形成于所述第1柱状硅层105的周围的栅极绝缘膜109；
形成于所述栅极绝缘膜109的周围的第1栅极电极117b；
连接于所述第1栅极电极117b的栅极配线117c；
形成于所述第1柱状硅层105的上部的第1的n型扩散层119；
形成于所述第1柱状硅层105的下部与所述平面状硅层107的上部的第2的n型扩散层120；
由形成于所述第1柱状硅层105的上部侧壁与形成于所述第1栅极电极117b上部的绝缘膜127、及多晶硅115的积层构造所构成的第1侧壁201；以及
形成于所述第1的n型扩散层119上与所述第1侧壁201上的第1接点146；
所述第1接点146与所述第1侧壁201的多晶硅115连接。
所述第1侧壁201的多晶硅115的导电型为n型。
此外，具有形成于所述第1的n型扩散层119上与所述第1侧壁201上的第1硅化物135、134。硅化物，相对于氧化膜蚀刻具有高选择比，所以更可使接点蚀刻停止。
以由形成于所述第1柱状硅层105的上部侧壁与所述第1栅极电极117b上部的绝缘膜127、及多晶硅115的积层构造所构成的第1侧壁201，使接点蚀刻停止于多晶硅115，且由于使第1侧壁201的绝缘膜127形成较薄且夹持于多晶硅115而使蚀刻速度变慢，所以接点蚀刻停止于第1侧壁201，因此可降低从所述第1的n型扩散层的上表面至所述第1栅极电极117b的上表面为止的高度。
此外，由于所述第1侧壁201的多晶硅的导电型为n型，使表面载子因该功函数差而被激发，所以可降低柱状硅层105上部的电阻。例如，当第1侧壁201为n+型，且柱状硅层105的杂质浓度较稀时，由第1侧壁201与柱状硅层105所形成的晶体管，是在经由接点146施加于第1侧壁201的电压为0V时成为导通。
从上述内容来看，当所述第1的n型扩散层119的下表面位于较所述第1栅极电极117b的上表面更上方时，可将晶体管的沟道与所述第1的n型扩散层119予以电连接。
以使所述第1的n型扩散层119的下表面位于较所述第1栅极电极117b的上表面更上方的方式导入杂质者，可形成浅接合，所以可窄化扩散层的横向的扩散。即可达到高集成化。
由于所述第1侧壁201的多晶硅形成于柱状硅层105的上部侧壁，所以所述第1侧壁201的直径较柱状硅层105更大。柱状硅层105变细，虽然难以将杂质植入于柱状硅层105内，但由于可将杂质植入于第1侧壁201的多晶硅115，所以可将晶体管的沟道与所述第1的n型扩散层予以电连接。
所述第1栅极电极117b由金属110及多晶硅111的积层构造所构成。
以上是已显示具有由形成于所述第1柱状硅层105的上部侧壁与形成于所述第1栅极电极117b上部的绝缘膜127、及多晶硅115的积层构造所构成第1侧壁201的SGT。
接着显示使用本实施形态的SGT的CMOS SGT。该CMOS SGT，其特征是具备有：
形成于所述平面状硅层107上的第2柱状硅层104；
形成于所述第2柱状硅层104的周围的所述栅极绝缘膜109；
形成于所述栅极绝缘膜109的周围的第2栅极电极117a；
连接于所述第2栅极电极117a的所述栅极配线117c；
形成于所述第2柱状硅层104的上部的第1的p型扩散层122；
形成于所述第2柱状硅层104的下部与所述平面状硅层107的上部的第2的p型扩散层123；
由形成于所述第2柱状硅层104的上部侧壁与形成于所述第2栅极电极117a上部的绝缘膜126、及多晶硅114的积层构造所构成的第2侧壁202；以及
形成于所述第1的p型扩散层122上与所述第2侧壁202上的第2接点145；
所述第2接点145与所述第2侧壁202的多晶硅114连接，
所述第2侧壁202的多晶硅114的导电型为p型。
是具有形成于所述第1的p型扩散层122上与所述第2侧壁202上的第2硅化物129、130。
所述第1的p型扩散层122的下表面，位于较所述第2栅极电极117a的上表面更上方。
所述第2栅极电极117a由金属110及多晶硅111的积层构造所构成。
第2的n型扩散层120与第2的p型扩散层123是由硅化物所连接。
以上是已显示使用本实施形态的SGT的CMOS SGT。
以下是参考图2至图43来说明本发明的实施形态的具有SGT构造的半导体器件的制造步骤。
首先如图2所示，是于硅衬底101上形成用以形成第1柱状硅层105及第2柱状硅层104的第1抗蚀膜102、103。
接着如图3所示，对硅衬底101进行蚀刻而形成第1柱状硅层105及第2柱状硅层104。
接着如图4所示，去除第1抗蚀膜(resist)102、103。
接着如图5所示，是形成用以形成平面状硅层107的第2抗蚀膜106。
接着如图6所示，对硅衬底101进行蚀刻而形成平面状硅层107。
接着如图7所示，去除第2抗蚀膜106。
接着如图8所示，使氧化膜108沉积并使其表面平坦化。
然后如图9所示，对氧化膜108进行蚀刻而使其残存于平面状硅层107的周围。
首先如图10所示，将栅极绝缘膜109形成于第1柱状硅层105及第2柱状硅层104的周围。在此的栅极绝缘膜109的材质可使用氧化膜、氧化膜及氮化膜的积层构造、氮化膜、或高介电常数膜。
接着如图11所示，将金属膜110形成于栅极绝缘膜109的周围。在此的金属膜110可使用钛、氮化钛、钽、氮化钽等的于栅极电极所能够使用的金属。
接着如图12所示，使多晶硅111沉积并使其表面平坦化。
接着如图13所示，对多晶硅111进行蚀刻。
接着如图14所示，对多晶硅111进行蚀刻而使第1柱状硅层105及第2柱状硅层104的上部暴露出。
接着如图15所示，对金属膜110进行蚀刻。在此，较佳是使用湿式蚀刻。
接着如图16所示，使较薄的绝缘膜112与多晶硅113沉积。
接着如图17所示，对多晶硅113进行蚀刻，而在第1柱状硅层105的上部侧壁与第2柱状硅层104的上部侧壁，使多晶硅114、115残存为侧壁状。
接着如图18所示，是形成用以形成第1栅极电极117b与第2栅极电极117a与栅极配线117c的第3抗蚀膜116。
接着如图19所示，对绝缘膜112进行蚀刻。
接着如图20所示，对多晶硅111与金属膜110与栅极绝缘膜109进行蚀刻，而形成第1栅极电极117b与第2栅极电极117a与栅极配线117c。
接着如图21所示，去除第3抗蚀膜116。
接着如图22所示，是形成用以形成第1的n型扩散层119、第2的n型扩散层120的第4抗蚀膜118。
接着如图23所示，植入砷以形成第1的n型扩散层119、第2的n型扩散层120。此时，也将砷植入于侧壁的多晶硅115。此外，多晶硅115由于也从该侧壁被植入砷，所以容易成为高浓度的n型。
接着如图24所示，去除第4抗蚀膜118。
接着如图25所示，是形成用以形成第1的p型扩散层122、第2的p型扩散层123的第5抗蚀膜121。
接着如图26所示，植入硼以形成第1的p型扩散层122、第2的p型扩散层123。此时，也将硼植入于侧壁的多晶硅114。此外，多晶硅114由于也从该侧壁被植入硼，所以容易成为高浓度的p型。
接着如图27所示，去除第5抗蚀膜121。
接着如图28所示，使氮化膜124沉积。
接着如图29所示，进行热处理。此时可通过较低程度的热处理来形成浅接合。在此若以形成深接合来进行热处理，则第1的n型扩散层120与第2的p型扩散层123会往横向扩散，而难以达到高集成化。
接着如图30所示，对氮化膜124进行蚀刻，并对氧化膜122进行蚀刻，而形成氮化膜侧壁125。此时，于第1柱状硅层105的上部侧壁形成有由氧化膜127与多晶硅115所构成的第1侧壁201，于第2柱状硅层104的上部侧壁形成有由氧化膜126与多晶硅114所构成的第2侧壁202。
接着如图31所示，将硅化物135形成于第1的n型扩散层119上，将硅化物134形成于多晶硅115上，将硅化物129形成于第1的p型扩散层122上，将硅化物130形成于多晶硅114上。此外，并形成硅化物128、131、132、133、136。
接着如图32所示，使层间绝缘膜137沉积并平坦化。
接着如图33所示，是形成用以形成第1接点146、第2接点145的第6抗蚀膜138。
接着如图34所示，对层间绝缘膜137进行蚀刻，以形成接触孔139、140。此时，是以由形成于所述第1柱状硅层的上部侧壁与所述第1栅极电极上部的绝缘膜、及多晶硅的积层构造所构成的第1侧壁，使接点蚀刻停止于多晶硅，且由于使第1侧壁的绝缘膜形成较薄且夹持于多晶硅而使蚀刻速度变慢，所以接点蚀刻停止于第1侧壁。
接着如图35所示，去除第6抗蚀膜138。
接着如图36所示，是形成用以形成接点144、147的第7抗蚀膜141。
接着如图37所示，对层间绝缘膜137进行蚀刻，以形成接触孔142、143。
接着如图38所示，去除第7抗蚀膜141。
接着如图39所示，使金属沉积而形成接点144、147、第1接点146、第2接点145。
接着如图40所示，使金属148沉积。
接着如图41所示，是形成用以形成金属配线153、154、155、156的第8抗蚀膜149、150、151、152。
接着如图42所示，对金属148进行蚀刻而形成金属配线153、154、155、156。
接着如图43所示，去除第8抗蚀膜149、150、151、152。

Claims (9)

1.一种半导体器件，是具备有：
形成于硅衬底上的平面状硅层；
形成于所述平面状硅层上的第1柱状硅层；
形成于所述第1柱状硅层的周围的栅极绝缘膜；
形成于所述栅极绝缘膜的周围的第1栅极电极；
连接于所述第1栅极电极的栅极配线；
形成于所述第1柱状硅层的上部的第1的第1导电型扩散层；
形成于所述第1柱状硅层的下部与所述平面状硅层的上部的第2的第1导电型扩散层；
由形成于所述第1柱状硅层的上部侧壁与所述第1栅极电极上部的绝缘膜、及多晶硅的积层构造所构成的第1侧壁；以及
形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1接点；
所述第1接点与所述第1侧壁的多晶硅连接，所述第1侧壁的多晶硅的导电型为第1导电型。
2.根据权利要求1所述的半导体器件，其特征在于，具有形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1硅化物。
3.根据权利要求1所述的半导体器件，其特征在于，所述第1的第1导电型扩散层的下表面，较所述第1栅极电极的上表面更上方。
4.根据权利要求1所述的半导体器件，其特征在于，所述第1栅极电极由金属及多晶硅的积层构造所构成。
5.根据权利要求1所述的半导体器件，更具备有：
形成于所述硅衬底上的所述平面状硅层；
形成于所述平面状硅层上的第2柱状硅层；
形成于所述第2柱状硅层的周围的所述栅极绝缘膜；
形成于所述栅极绝缘膜的周围的第2栅极电极；
连接于所述第2栅极电极的所述栅极配线；
形成于所述第2柱状硅层的上部的第1的第2导电型扩散层；
形成于所述第2柱状硅层的下部与所述平面状硅层的上部的第2的第2导电型扩散层；
由形成于所述第2柱状硅层的上部侧壁与所述第2栅极电极上部的绝缘膜、及多晶硅的积层构造所构成的第2侧壁；以及
形成于所述第1的第2导电型扩散层上与所述第2侧壁上的第2接点；
所述第2接点与所述第2侧壁的多晶硅，所述第2侧壁的多晶硅的导电型为第2导电型。
6.根据权利要求5所述的半导体器件，其特征在于，具有形成于所述第1的第1导电型扩散层上与所述第1侧壁上的第1硅化物，并且具有形成于所述第1的第2导电型扩散层上与所述第2侧壁上的第2硅化物。
7.根据权利要求5所述的半导体器件，其特征在于，所述第1的第1导电型扩散层的下表面，较所述第1栅极电极的上表面更上方，所述第1的第2导电型扩散层的下表面，较所述第2栅极电极的上表面更上方。
8.根据权利要求5所述的半导体器件，其特征在于，所述第1栅极电极由金属及多晶硅的积层构造所构成，所述第2栅极电极由金属及多晶硅的积层构造所构成。
9.根据权利要求1所述的半导体器件，其特征在于，所述第1侧壁，是通过使所述绝缘膜与所述多晶硅沉积于所述第1柱状硅层，并对所述多晶硅进行蚀刻使其残存为侧壁状而形成。
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