KR20180013653A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

반도체 소자 및 그의 제조 방법을 개시한다. 반도체 소자는, 기판 상에 제 1 방향으로 연장하고 서로 평행한 라인 패턴들과, 상기 인접하는 라인 패턴들 사이에 상기 제 1 방향으로 이격하여 배치되는 도전 패턴들과, 상기 도전 패턴들 사이에 배치되는 절연 펜스들을 포함한다. 절연 펜스들의 각각은 제 1 금속 질화막을 포함할 수 있다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관련된 것으로, 더욱 상세하게는 도전 패턴들 사이를 절연하는 절연 펜스 및 그의 형성방법에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 커플링 효과 및 누설 전류를 최소화할 수 있는 반도체 소자를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 절연 펜스의 손상을 최소화할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 소자 및 그의 제조 방법을 개시한다. 반도체 소자는, 기판 상에 제 1 방향으로 연장하고 서로 평행한 라인 패턴들; 상기 인접하는 라인 패턴들 사이에 상기 제 1 방향으로 이격하여 배치되는 도전 패턴들; 및 상기 도전 패턴들 사이에 배치되는 절연 펜스들을 포함한다. 여기서, 상기 절연 펜스들의 각각은 제 1 금속 질화막을 포함할 수 있다.
본 발명의 일 예에 따른 반도체 소자는, 활성 영역을 정의하는 소자 분리 막을 갖는 기판; 상기 활성 영역과 상기 소자 분리 막을 제 1 방향으로 가로지르는 게이트 스택들; 상기 게이트 스택들 각각 양측의 상기 활성 영역 내에 형성된 제 1 및 제 2 불순물 영역들; 상기 제 2 불순물 영역들과 전기적으로 연결되고, 상기 제 1 방향과 교차되는 제 2 방향으로 연장하는 비트 라인 구조물들; 상기 인접하는 비트 라인 구조물들 사이의 상기 제 11 불순물 영역들 상에 배치되는 제 1 콘택 플러그들; 및 상기 인접하는 비트 라인 구조물들 사이의 상기 게이트 스택들 상에 상기 제 2 방향으로 상기 제 1 콘택 플러그들과 교번하여 배치되는 제 1 절연 펜스들을 포함한다. 여기서, 상기 제 1 절연 펜스들의 각각은 제 1 금속 질화막을 포함 할 수 있다.
본 발명의 일 예에 따른 반도체 소자의 제조 방법은, 기판 상에 제 1 방향으로 연장하며 서로 평행한 라인 패턴들을 형성하는 단계; 상기 인접하는 라인 패턴들 사이에 상기 제 1 방향으로 서로 이격된 희생 패턴들을 형성하는 단계; 상기 희생 패턴들 및 상기 라인 패턴들에 의해 정의된 공간을 채우는 절연 펜스들을 형성하는 단계; 상기 희생 패턴들을 제거하는 단계; 및 상기 절연 펜스들 사이에 도전 패턴들을 형성하는 단계를 포함한다. 여기서, 상기 절연 펜스들을 형성하는 단계는 금속 질화막을 형성하는 단계를 포함 할 수 있다.
본 발명의 일 예에 따른 반도체 소자의 제조 방법은, 기판의 활성 영역과 소자 분리 막을 제 1 방향으로 게이트 스택들을 형성하는 단계; 상기 게이트 스택들 각각 양측들의 상기 활성 영역 내에 제 1 및 제 1 불순물 영역들을 형성하는 단계; 상기 제 2 불순물 영역들과 전기적으로 연결되고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 비트 라인 구조물들을 형성하는 단계; 상기 인접하는 비트 라인 구조물들 사이의 상기 게이트 스택들 상에 상기 제 2 방향으로 이격하는 제 1 절연 펜스들을 형성하는 단계; 및 상기 인접하는 제 1 절연 펜스들 사이의 상기 제 1 불순물 영역들 상에 제 1 콘택 플러그들을 형성하는 단계를 포함한다. 여기서, 상기 제 1 절연 펜스들을 형성하는 단계는 제 1 금속 질화막을 형성하는 단계를 포함할 수 있다.
본 발명의 개념에 따른 반도체 소자는 인접하는 도전 패턴들 사이의 절연 펜스들를 포함할 수 있다. 절연 펜스들의 각각은 실리콘 질화막과 금속 질화막을 포함할 수 있다. 실리콘 질화막과 금속 질화막은 도전 패턴들 사이의 커플링 효과 및 누설 전류를 최소화할 수 있다. 실리콘 질화막과 금속 질화막은 희생 패턴들의 에천트에 대해 내식각성을 가질 수 있다. 희생 패턴들의 제거 시에 절연 펜스의 손상은 최소화될 수 있다.
도 1a는 본 발명의 일 예에 따른 반도체 소자를 보여주는 평면도이다.
도 1b는 도 1a를 I-I'선을 절취하여 나타낸 단면도이다.
도 2는 도 1a의 제 2 실리콘 질화막과 제 2 금속 질화막의 성분비에 따른 도전 패턴들 사이의 누설 전류를 보여주는 그래프이다.
도 3은 도 1a의 절연 펜스들의 일 예를 보여주는 단면도이다.
도 4a 내지 도 7a는 도 1a의 반도체 소자(10)의 제조 방법을 보여주는 평면도들이다.
도 4b 내지 도 7b는 도 4a 내지 도 7a의 I-I' 선을 절취하여 나타낸 공정 단면도들이다.
도 8은 도 7a 및 도 7b의 희생 패턴들의 제거 시 절연 펜스들의 성분비에 따른 내식각성의 변화를 보여주는 XPS 분석 그래프이다.
도 9a는 본 발명의 일 예에 따른 반도체 소자의 일 예를 보여주는 평면도이다.
도 9b 및 도 9c는 도 9a의 II-II' 및 III-III' 선들을 각각 절취하여 나타낸 단면도들이다.
도 10a 내지 도 20a는 도 9a의 반도체 소자의 제조 방법을 평면도들이다.
도 10b 내지 도 20b와, 도 10c 내지 도 20c는 도 10a 내지 도 17a의 II-II' 및 III-III' 선들을 각각 절취하여 나타낸 공정 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시 예들에서 제 1, 제 2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시 예들은 그것의 상보적인 실시 예들도 포함한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시 예들에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 일 예에 따른 반도체 소자를 보여준다. 도 1b는 도 1a를 I-I'선을 절취하여 나타낸 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 반도체 소자(10)는 기판(100), 라인 패턴들(110), 절연 펜스들(120), 도전 패턴들(130)을 포함할 수 있다.
라인 패턴들(110)은 제 1 방향(D1)으로 연장하며, 상기 제 1 방향(D1)과 수직인 제 2 방향(D2)으로 서로 이격될 수 있다. 일 예에 따르면, 라인 패턴들(110) 각각은 도전 라인(112) 및 스페이서(114)를 포함할 수 있다.
도전 라인들(112)의 각각은 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다. 이와 달리, 도전 라인들(112)의 각각은 도전성 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
스페이서(114)는 도전 라인들(112) 각각의 양측 측면들 상에 배치될 수 있다. 일 예에 따르면, 스페이서(114)는 질화물을 포함할 수 있다. 예를 들어, 스페이서(114)는 제 1 실리콘 질화막(silicon nitride layers, 116) 및 제 1 금속 질화막(metal nitride layers, 118)을 포함할 수 있다.
제 1 실리콘 질화막(116)은 도전 라인(112) 각각의 양측 측벽들 상에 배치될 수 있다. 제 1 금속 질화막(118)은 제 1 실리콘 질화막(116) 상에 각각 배치될 수 있다. 일 예에 따르면, 제 1 금속 질화막(118)의 각각은 알루미늄 질화물(AlN), 하프늄 질화물(HfN), 또는 이트륨 질화물(YiN)을 포함할 수 있다. 이와 달리, 제 1 금속 질화막(118)의 각각은 알루미늄 산질화물(AlON), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)을 포함할 수 있다.
도시되지 않았지만, 라인 패턴(110)은 도전 라인(112) 상에 배치된 캡핑 패턴(capping pattern)을 더 포함할 수 있다.
절연 펜스들(120)은 인접한 한 쌍의 라인 패턴들(110) 사이에 배치될 수 있다. 절연 펜스들(120)의 상부면은 라인 패턴들(110)의 상부면과 실질적으로 동일한 평면일 수 있다. 절연 펜스들(120)은 제 2 방향(D2)으로 연장할 수 있다. 절연 펜스들(120)의 각각은 제 1 방향(D1)에 대해 서로 이격하여 배치될 수 있다. 일 예에 따르면, 절연 펜스들(120)은 질화물들을 포함할 수 있다. 예를 들어, 절연 펜스들(120)의 각각은 제 2 실리콘 질화막(122) 및 제 2 금속 질화막(124)을 포함할 수 있다. 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 교번하여 적층될(stacked) 수 있다. 예를 들어, 제 2 금속 질화막(124)은 알루미늄 질화물(AlN)을 포함할 수 있다. 이와 달리, 제 2 금속 질화막(124)은 하프늄 질화물(HfN) 또는 이트륨 질화물(YiN)을 포함할 수 있다. 일 예에 따르면, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)는 약 100:1 이하의 성분비(component ratio) 및/또는 두께 비율(thickness ratio)를 가질 수 있다. 예를 들어, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)는 약 10:1의 성분비를 가질 수 있다.
도전 패턴들(130)은 인접한 한 쌍의 라인 패턴들(110) 사이에 제 1 방향(D1)으로 절연 펜스들(120)과 교번하여 배치될 수 있다. 도전 패턴들(130) 각각은 스페이서들(114)에 의해 라인 패턴들(110)로부터 절연될 수 있다. 또한, 인접하는 도전 패턴들(130)은 절연 펜스들(120)에 의해 서로 절연될 수 있다. 도전 패턴들(130)의 상부면은 라인 패턴들(110) 및 절연 펜스들(120)의 상부면과 실질적으로 동일한 평면일 수 있다. 일 예에 따르면, 도전 패턴들(130)은 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들어, 도전 패턴들(130)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다. 이와 달리, 도전 패턴들(130)은 도전성 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
도 2는 도 1a의 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)의 성분비에 따른 도전 패턴들(130) 사이의 누설 전류를 보여준다.
도 1a 내지 도 2를 참조하면, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)의 성분비(component ratio) 및/또는 두께 비율(thickness ratio)이 약 10:1일 때, 누설 전류는 최소일 수 있다.
약 100:1의 성분비의 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 약 40nA/cm2이하의 누설 전류를 발생시킬 수 있다. 절연 펜스들(120)이 100%의 실리콘 질화막(122)일 때, 누설 전류는 약 110 nA/cm2일 수 있다. 따라서, 절연 펜스들(120) 내의 실리콘 질화막(122)의 성분비가 증가할수록 누설 전류는 증가할 수 있다. 이와 달리, 절연 펜스들(120) 내의 제 2 실리콘 질화막(122)의 두께 비율이 증가할수록 누설 전류는 증가할 수 있다. 여기서, 절연 펜스들(120)의 단위 두께 당 인가 전압은 약 2MV/cm 정도이다.
한편, 누설 전류는 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124) 각각의 유전 상수들(dielectric constant)과 반비례할 수 있다. 예를 들어, 제 2 실리콘 질화막(122)은 일반적인 실리콘 산화막에 비해 높은 유전 상수를 가질 수 있다. 일반적인 실리콘 산화막은 약 3.9의 유전 상수를 가질 수 있다. 제 2 실리콘 질화막(122)은 약 7.5정도의 유전 상수를 가질 수 있다. 제 2 금속 질화막(124)은 제 2 실리콘 질화막(122)보다 높은 유전 상수를 가질 수 있다. 알루미늄 질화물의 제 2 금속 질화막(124)은 약 8.4정도의 유전 상수를 가질 수 있다. 제 2 실리콘 질화막(122)에 대한 제 2 금속 질화막(124)의 성분비가 증가하면, 누설 전류는 감소할 수 있다.
반면, 제 2 실리콘 질화막(122)에 대한 제 2 금속 질화막(124)의 성분비가 증가하면, 도전 패턴들(130) 사이의 커플링 신호 간섭(coupling signal interference)은 증가할 수 있다. 제 2 실리콘 질화막(122)에 대한 제 2 금속 질화막(124)의 성분비가 낮아질수록 도전 패턴들(130) 사이의 커플링 신호 간섭은 감소할 수 있다.
약 10:1의 성분비의 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 도전 패턴들(130) 사이의 누설 전류 및 커플링 신호 간섭을 최소화할 수 있다. 이와 달리, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 약 10:1 내지 1:1의 성분비를 가질 수 있다.
도 3은 도 1a의 절연 펜스들(120a)의 일 예를 보여준다.
도 1a 및 도 3을 참조하면, 절연 펜스들(120a)은 금속 질화물(metal nitride) 및/또는 금속 질화막(metal nitride layer)을 포함할 수 있다. 기판(100), 라인 패턴들(110), 및 도전 패턴들(130)은 도 1b와 동일한 구성을 가질 수 있다.
일 예에 따르면, 절연 펜스들(120a)은 실리콘 질화물(121) 내에 도핑된 금속 불순물(123)을 포함할 수 있다. 금속 불순물(123)은 실리콘 질화물(121)의 유전율 및/또는 유전 상수를 증가시킬 수 있다. 금속 불순물(123)의 일함수가 증가하면, 실리콘 질화물(121)의 유전율 및/또는 유전 상수는 증가할 수 있다. 유전율 및/또는 유전 상수는 도전 패턴들(130) 사이의 커플링 효과와 비례할 수 있다. 따라서, 금속 불순물(123)의 일함수가 낮아지면, 커플링 효과는 억제될 수 있다.
일 예에 따르면, 금속 불순물(123)은 도전 패턴들(130) 보다 낮은 일함수를 가질 수 있다. 예를 들어, 도전 패턴들(130)의 텅스텐(W)은 약 4.32 내지 약 5.22의 일함수를 가질 수 있다. 금속 불순물(123)은 알루미늄, 하프늄, 또는 이트륨을 포함할 수 있다. 알루미늄(Al), 하프늄(Hf) 및 이트륨(Y)의 각각은 4.06eV, 3.9eV, 및 3.1eV의 일함수들을 가질 수 있다.
또한, 실리콘 질화물(121) 내에 금속 불순물(123)의 함량이 증가하면, 실리콘 질화물(121)의 누설 전류는 증가할 수 있다. 금속 불순물(123)은 전류의 통로(path)가 되기 때문이다.
금속 불순물(123)은 실리콘 질화물(121) 내의 질소 성분(N)과 반응하여 금속 질화물(미도시)으로 생성될 수 있다. 금속 질화물은 알루미늄 질화물, 하프늄 질화물, 또는 이트륨 질화물을 포함할 수 있다. 일 예에 따르면, 금속 질화물은 실리콘 질화물(121)보다 높은 유전율 및/또는 유전 상수를 가질 수 있다. 예를 들어, 실리콘 질화물(121)과 금속 질화물은 약 10:1의 성분비를 가질 때, 도전 패턴들(130) 사이의 누설 전류와 커플링 신호 간섭은 최소화될 수 있다.
이와 같이 구성된 본 발명의 반도체 소자(10)의 제조 방법을 설명하면 다음과 같다.
도 4a 내지 도 7a는 도 1a의 반도체 소자(10)의 제조 방법을 보여준다. 도 4b 내지 도 7b는 도 4a 내지 도 7a의 I-I' 선을 절취하여 나타낸 공정 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 제 1 방향(D1)으로 연장하는 라인 패턴들(110)을 형성한다.
라인 패턴들(110)은 제 2 방향(D2)으로 서로 이격하여 형성될 수 있다. 일 예에 따르면, 라인 패턴들(110) 각각은 도전 라인(112) 및 스페이서(114)를 포함할 수 있다. 라인 패턴들(110)의 도전 라인(112)은 도전성 불순물로 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다.
스페이서(114)는 도전 라인(112)의 양측 측벽들 상에 형성될 수 있다. 예를 들어, 제 1 실리콘 질화막(116)은 플라즈마 강화 원자층증착(Plasma Enhanced Atomic Layer Deposition: PEALD)방법으로 도전 라인(112)의 양측 측벽들 상에 형성될 수 있다. 제 1 금속 질화막(118)은 제 1 실리콘 질화막(116)과 동일한 방법으로 형성될 수 있다. 제 1 금속 질화막(118)은 PEALD 방법으로 제 1 실리콘 질화막(116) 상에 형성될 수 있다. 도시되지는 않았지만, 제 1 실리콘 질화막(116)과 제 1 금속 질화막(118)은 서로 교번하여 형성될 수 있다. 이와 달리, 스페이서(114)는 PEALD 방법에 의해 금속 불순물이 도핑된 실리콘 질화물로 형성될 수 있다. 금속 불순물은 실리콘 질화물 내의 질소 성분과 반응하여 금속 질화물로 형성될 수 있다.
이후, 제 1 실리콘 질화막(116) 및 제 1 금속 질화막(118)은 자기정렬방법에 의해 이방성으로 식각될 수 있다. 제 1 실리콘 질화막(116) 및 제 1 금속 질화막(118)은 도전 라인(112)의 양측 측벽들 상에 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에, 상기 라인 패턴들(110) 사이에 제 2 방향(D2)으로 연장하고, 제 1 방향(D1)에 대해 서로 이격된 희생 패턴들(119)을 형성한다.
일 예에 따르면, 희생 패턴들(119)은 일 에천트에 대하여 라인 패턴들(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생 패턴들(119)은 플라즈마 강화 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD)방법 또는 스핀 코팅으로 형성된 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 인접한 한 쌍의 라인 패턴들(110) 사이에서, 상기 희생 패턴들(119)에 의해 정의된 공간을 채우는 절연 펜스들(120)을 형성할 수 있다.
절연 펜스들(120)은 제 1 방향(D1)으로 희생 패턴들(119)과 교번하여 형성될 수 있다. 일 예에 따르면, 절연 펜스들(120)의 각각은 PEALD 방법으로 형성된 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)을 포함할 수 있다. 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 교번하여 형성될 수 있다. PEALD 공정은 약 350℃정도의 온도를 갖는 리모트 플라즈마에 의해 수행될 수 있다. PEALD 공정은 희생 패턴들(119)의 열 손상을 방지시킬 수 있다. 때문에, 희생 패턴들(119)의 변형은 최소화될 수 있다.
이후, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 화학적기계적연마(CMP) 방법으로 라인 패턴들(110)의 상부면이 노출될 때까지 연마될 수 있다.
이와 달리, 절연 펜스들(120)은 PEALD 방법에 의해 금속 불순물이 도핑된 실리콘 질화물로 형성될 수 있다(도 3을 참조). 금속 불순물은 실리콘 질화물 내의 질소 성분과 반응하여 금속 질화물로 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 희생 패턴들(119)을 제거한다. 일 예에 따르면, 희생 패턴들(119)은 습식식각 방법으로 제거될 수 있다. 예를 들어, 희생 패턴들(119)의 에천트는 탈이온수와 불산이 100:1로 혼합된 산성 용액을 포함할 수 있다. 제 1 실리콘 질화막(116), 제 1 금속 질화막(118), 제 2 실리콘 질화막(122), 제 2 금속 질화막(124)은 에천트에 대해 내식각성(etch-resistance)을 가질 수 있다. 예를 들어, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)의 내식각성은 그들의 성분비 및/또는 두께 비에 의존할 수 있다.
도 8은 도 7a 및 도 7b의 희생 패턴들(119)의 제거 시 절연 펜스들(120)의 성분비에 따른 내식각성의 변화를 보여주는 XPS 분석 그래프이다.
도 8을 참조하면, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)이 약 10:1의 성분비를 가질 때, 희생 패턴들(119)의 에천트에 대해 가장 높은 내식각성을 가질 수 있다.
예를 들어, 20:1, 50:1, 및 100:1의 성분비의 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 약 3.3Å/min, 5.2Å/min, 및 9.2Å/min의 식각율(etch rate)로 제거될 수 있다. 100%의 제 2 실리콘 질화막(122)로 이루어진 절연 펜스들(120)은 약 14Å/min 의 식각율로 제거될 수 있다. 제 2 실리콘 질화막(122) 대비 제 2 금속 질화막(124)의 성분비가 감소하면, 절연 펜스들(120)의 식각율은 증가할 수 있다. 반대로, 제 2 실리콘 질화막(122) 대비 제 2 금속 질화막(124)의 성분비가 증가하면, 절연 펜스들(120)의 식각율은 감소할 수 있다. 약 10:1의 성분비의 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)은 약 1.5Å/min의 식각율로 제거될 수 있다. 그럼에도 불구하고, 100%의 제 2 금속 질화막(124)은 약 10:1의 성분비의 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)의 식각율보다 높은 식각율로 제거될 수 있다. 100%의 제 2 금속 질화막(124)의 절연 펜스들(120)은 약 6.5Å/min의 식각율로 제거될 수 있다.
따라서, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)이 10:1의 성분비를 가질 때, 제 2 실리콘 질화막(122)과 제 2 금속 질화막(124)의 손상은 희생 패턴들(119)의 에천트에 대해 최소화될 수 있다. 도시되지 않았지만, 제 1 실리콘 질화막(116)와, 제 1 금속 질화막(118)이 약 10:1의 성분비를 가질 때, 제 1 실리콘 질화막(116)와, 제 1 금속 질화막(118)의 손상은 최소화될 수 있다.
다시, 도 1a 및 도 1b를 참조하면, 라인 패턴들(110) 및 절연 펜스들(120)에 의해 한정된 공간들을 매립하는 도전 패턴들(130)을 형성한다.
라인 패턴들(110) 및 절연 펜스들(120)이 형성된 기판(100) 상에 도전 층이 형성될 수 있다. 도전 층은 라인 패턴들(110) 및 절연 펜스들(120)이 노출될 때까지 평탄하게 연마되어 도전 패턴들(130)으로 형성될 수 있다.
도 9a는 본 발명의 일 예에 따른 반도체 소자(20)의 일 예를 보여준다. 도 9b 및 도 9c는 도 9a의 II-II' 및 III-III' 선들을 각각 절취하여 나타낸 단면도들이다.
도 9a 내지 도 9c를 참조하면, 본 발명의 반도체 소자(20)는 DRAM과 같은 메모리 소자를 포함할 수 있다. 일 예에 따르면, 반도체 소자(20)는 기판(200), 소자 분리막(202), 게이트 스택들(204), 하부 절연 펜스들(212), 도전 패드들(214), 층간 절연막(216), 제 1 스페이서(218), 제 1 콘택 플러그들(220), 비트 라인 구조물들(228), 상부 절연 펜스들(232), 및 제 2 콘택 플러그들(240)을 포함할 수 있다.
기판(200)은 실리콘 웨이퍼를 포함할 수 있다.
소자 분리막(202)은 기판(200)의 활성 영역들(ACT)를 정의할 수 있다. 활성 영역들(ACT)의 각각은 제 1 불순물 영역(210a)과 제 2 불순물 영역(210b)을 포함할 수 있다. 제 1 불순물 영역(210a)과 제 2 불순물 영역(210b)은 동일한 도전성 불순물로 도핑될 수 있다. 예를 들어, 도전성 불순물은 보론을 포함할 수 있다. 이와 달리, 도전성 불순물은 인 또는 아세닉을 포함할 수 있다.
게이트 스택들(204)은 리세스들(RC) 내에 각각 배치될 수 있다. 리세스들(RC)는 y축 방향으로 연장할 수 있다. 일 예에 따르면, 게이트 스택들(204)의 각각은 게이트 절연 패턴(205), 게이트 전극(206), 및 게이트 캡핑 절연 패턴(208)을 포함할 수 있다.
게이트 절연 패턴(205)의 각각은 리세스들(RC)의 바닥 및 측벽들 상에 배치될 수 있다. 게이트 절연 패턴(205)의 각각은 균일한 두께를 가질 수 있다. 예를 들어, 게이트 절연 패턴(205)의 각각은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
게이트 전극(206)은 게이트 절연 패턴(205) 상에 배치될 수 있다. 예를 들어, 게이트 전극(206)은 리세스들(RC)의 하부에 배치될 수 있다. 게이트 전극(206)의 상부면은 기판(200)의 상부면보다 낮을 수 있다. 또한, 게이트 전극(206)의 하부면은 소자 분리막(202)의 하부면들보다 높을 수 있다. 일 예에 따르면, 게이트 전극(206)은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들어, 게이트 전극(206)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
게이트 캡핑 절연 패턴(208)은 게이트 전극(206) 상에 배치될 수 있다. 게이트 캡핑 절연 패턴(208)은 리세스들(RC)의 상부에 배치될 수 있다. 게이트 캡핑 절연 패턴(208)은 기판(200)의 상부로 돌출될 수 있다. 예를 들어, 게이트 캡핑 절연 패턴(208)은 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 포함할 수 있다.
도전 패드들(214)은 활성 영역들(ACT)의 제 2 불순물 영역들(210b) 상에 각각 배치될 수 있다. 도전 패드들(214)은 게이트 스택들(204) 사이에 배치될 수 있다. 도전 패드들(214)은 x축 방향으로 서로 이격하여 배치될 수 있다. 도전 패드들(214)의 상부면은 게이트 캡핑 절연 패턴(208)의 상부면과 실질적으로 동일한 평면일 수 있다. 예를 들어, 도전 패드들(214)의 각각은 도전성 불순물을 포함하는 폴리실리콘, 금속 또는 금속화합물을 포함할 수 있다. 도전 패드들(214)의 각각은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
하부 절연 펜스들(212)은 도전 패드들(214)과 x축 방향으로 교번하여 배치될 수 있다. 하부 절연 펜스들(212)은 도전 패드들(214) 사이의 커플링 신호 간섭과, 누설 전류를 감소시켜 전기적 신뢰성을 극대화할 수 있다. 하부 절연 펜스들(212)은 게이트 스택들(204) 사이에서 y축 방향으로 연장할 수 있다. 하부 절연 펜스들(212)은 소자 분리막(202)의 일부 상에 배치될 수 있다. 이와 달리, 하부 절연 펜스들(212)은 제 2 불순물 영역(210b) 상의 일부 상에 배치될 수 있다. 하부 절연 펜스들(212)의 상부면은 게이트 캡핑 절연 패턴(208) 및 도전 패드들(214)의 상부면과 동일한 평면일 수 있다. 일 예에 따르면, 하부 절연 펜스들(212)의 각각은 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)을 포함할 수 있다. 예를 들어, 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)은 약 10:1의 성분비 및/또는 두께 비를 갖고, 소자 분리막(202) 상에 교번하여 적층될 수 있다. 제 3 금속 질화막(213)의 각각은 알루미늄 질화물, 하프늄 질화물, 또는 이트륨 질화물을 포함할 수 있다. 이와 달리, 하부 절연 펜스들(212)의 각각은 금속 불순물로 도핑된 실리콘 질화물을 포함할 수 있다. 금속 불순물은 알루미늄, 하프늄, 또는 이트륨을 포함할 수 있다. 금속 불순물은 실리콘 질화물 내의 질소 성분과 반응하여 금속 질화물로 생성될 수 있다. 금속 질화물은 알루미늄 질화물, 하프늄 질화물, 또는 이트륨 질화물을 포함할 수 있다.
층간 절연막(216)은 하부 절연 펜스들(212) 상에 배치될 수 있다. 층간 절연막(216)은 도전 패드들(214)의 일부 상에 배치될 수 있다. 예를 들어, 층간 절연막(216)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제 1 콘택 플러그들(220)은 제 1 불순물 영역(210a) 상에 배치될 수 있다. 제 1 콘택 플러그들(220)의 상부면은 층간 절연막(216)의 상부면과 동일한 평면일 수 있다. 일 예에 따르면, 제 1 콘택 플러그들(220)은 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들어, 제 1 콘택 플러그(220)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
제 1 스페이서(218)는 제 1 콘택 플러그들(220)의 측벽 상에 배치될 수 있다. 제 1 스페이서(218)는 제 1 콘택 플러그들(220) 양측의 소자분리막((202) 상에 배치될 수 있다. 도시되지 않았지만, 제 1 스페이서(218)는 제 1 불순물 영역(210a) 및/또는 제 2 불순물 영역들(210b) 상에 배치될 수 있다. 예를 들어, 제 1 스페이서(218)는 제 1 콘택 플러그들(220)을의 각각을 둘러싸는 링 모양을 가질 수 있다. 제 1 스페이서(218)와, 제 1 콘택 플러그들(220)은 제 1 콘택 홀(217) 내에 배치될 수 있다.
비트 라인 구조물들(228)은 제 1 콘택 플러그들(220), 제 1 스페이서(218) 및 층간 절연막(216) 상에서 x축 방향으로 연장할 수 있다. 일 예에 따르면, 비트 라인 구조물들(228)의 각각은 비트 라인 스택(225)과 제 2 스페이서(226)를 포함할 수 있다.
비트 라인 스택들(225)은 제 1 콘택 플러그들(220)에 전기적으로 연결될 수 있다. 예를 들어, 비트 라인 스택들(225)의 각각은 비트 라인들(222)과 비트 라인 캡핑 막(224)을 포함할 수 있다. 비트 라인들(222)의 각각은 제 1 콘택 플러그들(220)에 전기적으로 연결될 수 있다. 일 예에 따르면, 비트 라인(222)은 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들어, 비트 라인(222)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다. 비트 라인 캡핑 막(224)은 비트 라인(222) 상에 배치될 수 있다. 예를 들어, 비트 라인 캡핑 막(224)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이와 달리, 비트 라인 캡핑 막(224)은 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물을 포함할 수 있다.
제 2 스페이서(226)는 비트 라인 스택들(225) 각각의 양측 측벽들 상에 배치될 수 있다. 또한, 제 2 스페이서(226)는 층간 절연막(216) 및 제 1 스페이서(218) 상에 배치될 수 있다. 제 2 스페이서(226)는 다층일 수 있다. 일 예에 따르면, 제 2 스페이서(226)는 제 4 실리콘 질화막(226a)과 제 4 금속 질화막(226b)을 포함할 수 있다. 제 4 실리콘 질화막(226a)은 비트라인 스택들(225) 각각의 양측 측벽들 상에 배치될 수 있다. 제 4 실리콘 질화막(226a)은 층간 절연막(216) 및 제 1 스페이서(218) 상에 배치될 수 있다. 제 4 금속 질화막(226b)은 제 4 실리콘 질화막(226a) 상에 배치될 수 있다. 제 4 금속 질화막(226b)은 알루미늄 질화물(AlN), 하프늄 질화물(HfN) 또는 이트륨 질화물(YiN)을 포함할 수 있다. 이와 달리, 제 2 스페이서(226)는 금속 불순물로 도핑된 실리콘 질화물을 포함할 수 있다. 금속 불순물은 알루미늄, 하프늄, 또는 이트륨을 포함할 수 있다. 금속 불순물은 실리콘 질화물 내의 질소 성분과 반응하여 금속 질화물로 생성될 수 있다. 금속 질화물은 알루미늄 질화물, 하프늄 질화물, 또는 이트륨 질화물을 포함할 수 있다.
상부 절연 펜스들(232)은 상기 인접하는 한 쌍의 비트 라인 구조물들(228) 사이에 x축 방향으로 이격하여 배치될 수 있다. 상부 절연 펜스들(232)의 상부면들은 상기 비트 라인 스택들(225)의 상부면들과 실질적으로 평면일 수 있다. 상부 절연 펜스들(232)은 제 2 콘택 플러그들(240) 사이에 배치될 수 있다. 상부 절연 펜스들(232)은 게이트 스택들(204) 상에 배치될 수 있다. 이와 달리, 상부 절연 펜스들(232)은 비트 라인 구조물들(228) 사이에서 y축 방향으로 연장할 수 있다. 일 예에 따르면, 상부 절연 펜스들(232)의 각각은 제 5 실리콘 질화막(234)과 제 5 금속 질화막(236)을 포함할 수 있다. 제 5 실리콘 질화막(234)과 제 5 금속 질화막(236)은 약 10:1의 성분비 및/또는 두께 비로 교번하여 적층될 수 있다. 제 5 금속 질화막(236)의 각각은 알루미늄 질화물(AlN), 하프늄 질화물(HfN) 또는 이트륨 질화물(YiN)을 포함할 수 있다. 이와 달리, 제 5 금속 질화막(236)은 금속 불순물로 도핑된 실리콘 질화물을 포함할 수 있다. 금속 불순물은 알루미늄, 하프늄, 또는 이트륨을 포함할 수 있다. 금속 불순물은 실리콘 질화물 내의 질소 성분과 반응하여 금속 질화물로 생성될 수 있다. 금속 질화물은 알루미늄 질화물, 하프늄 질화물, 또는 이트륨 질화물을 포함할 수 있다.
제 2 콘택 플러그들(240)은 상기 인접하는 한 쌍의 비트 라인 구조물들(228) 사이에 배치될 수 있다. 제 2 콘택 플러그들(240)은 제 2 콘택 홀들(238) 내에 배치될 수 있다. 제 2 콘택 홀들(238)의 각각은 한 쌍의 비트 라인 구조물들(228)과 상부 절연 펜스들(232)에 의해 정의될 수 있다. 일 예에 따르면, 제 2 콘택 플러그들(240)은 x축 방향으로 상부 절연 펜스들(232)과 교번하여 배치될 수 있다. 상부 절연 펜스들(232)의 각각은 인접하는 한 쌍의 제 2 콘택 플러그들(240)을 절연시킬 수 있다. 예를 들면, 제 2 콘택 플러그들(240)의 각각은 인접하는 한 쌍의 비트 라인 구조물들(228) 사이에서, 그들 사이에 배치된 상부 절연 펜스들(232) 사이 공간 내에 배치될 수 있다. 평면적으로 상기 제 2 콘택 플러그들(240)은 행들 및 열들을 따라 서로 이격하여 배치될 수 있다. 상기 행들은 x축 방향과 평행할 수 있으며, 열들은 y축 방향과 평행할 수 있다. 제 2 콘택 플러그들(240)은 도전 패드들(214) 상에 배치될 수 있다. 제 2 콘택 플러그들(240)은 도전 패드들(214)에 전기적으로 연결될 수 있다. 제 2 콘택 플러그들(240)의 상부 면은 비트 라인 구조물들(228)의 상부 면보다 높을 수 있다. 제 2 콘택 플러그들(240)은 비트 라인 구조물들(228)의 일부 상에 배치될 수 있다. 제 2 스페이서(226)와 상부 절연 펜스들(232)은 커플링 신호 간섭 및 누설전류를 감소시키기 때문에 제 2 콘택 플러그들(240)의 전기적 신뢰성을 극대화할 수 있다.
도시되지 않았지만, 데이터 저장부들(미도시)은 제 2 콘택 플러그들(240) 상에 각각배치될 수 있다. 데이터 저장부들 은 제 2 콘택 플러그들(240)과 전기적으로 연결될 수 있다. 데이터 저장부들 은 데이터 저장부들로 기능할 수 있다. 커패시터들 각각은 제 2 콘택 플러그(240), 도전 패드(214)를 통하여 상기 제 2 불순물 영역(210b)에 전기적으로 연결될 수 있다. 각 선택 요소 및 이에 연결된 데이터 저장부는 하나의 기억 셀을 구성할 수 있다. 이로써, 본 발명의 실시예들에 따른 반도체 소자는 반도체 기억 소자로 구현될 수 있다. 데이터 저장부들은 논리 데이터를 저장하는 다양한 형태로 구현될 수 있다.
이와 같이 구성된 본 발명의 반도체 소자(20)의 제조 방법을 설명하면 다음과 같다.
도 10a 내지 도 20a는 도 9a의 반도체 소자(20)의 제조 방법을 보여준다. 도 10b 내지 도 20b와, 도 10c 내지 도 20c는 도 10a 내지 도 17a의 II-II' 및 III-III' 선들을 각각 절취하여 나타낸 공정 단면도들이다.
도 10a 내지 도 10c를 참조하면, 소자 분리막(202)이 형성된 기판(200) 상에, 게이트 절연 패턴(205) 및 게이트 전극(206)을 형성할 수 있다.
더욱 상세하게 설명하면, 기판(200)을 식각하여 트렌치(trench)를 형성하고, 트렌치를 절연물로 매립하여 소자 분리막(202)을 형성할 수 있다. 절연물은 실리콘 산화물과 같은 산화물일 수 있다. 활성 영역들(ACT)은 소자 분리막(202)에 의해 분리될 수 있다.
활성 영역들(ACT)의 구조에 대하여 더욱 상세하게 설명하기로 한다. 하지만, 본 발명이 상기 활성 영역들(ACT)의 구조를 이하의 설명된 것으로 한정하지는 않는다.
평면적으로 활성 영역들(ACT)은 행들 및 열들을 따라 서로 이격하여 배치될 수 있다. 행들은 x축 방향과 평행할 수 있으며, 열들은 y축 방향과 평행할 수 있다. 일 예에 따르면, 이웃한 제 1, 제 2 및 제3 행들이 서로 인접할 수 있다. 상기 제 1 행을 구성하는 활성 영역들(ACT)의 일부분들은 상기 제 2 행을 구성하는 활성 영역들(ACT) 사이에 각각 배치될 수 있다. 상기 제3 행을 구성하는 활성 영역들(ACT)의 일부분들도 상기 제 2 행을 구성하는 활성 영역들(ACT) 사이에 각각 배치될 수 있다. 여기서, 제 1 내지 제3 행들을 구성하는 활성 영역들(ACT)은 서로 이격될 수 있다. 평면적 관점에서 상기 각 활성 영역들(ACT)의 각각은 일 방향으로 연장된 타원 형상을 가질 수 있다. 각 활성 영역들(ACT)의 장축은 상기 x축에 대하여 비수직(non-perpendicular) 및 비평행(non-parallel)할 수 있다.
다음, 소자 분리막(202) 및 활성 영역들(ACT)을 패터닝하여, 리세스들(RC)을 형성할 수 있다. 일 예에 따르면, 한 쌍의 리세스들(RC)이 상기 각 활성 영역들(ACT)을 가로지를 수 있다. 리세스들(RC)은 y축 방향으로 연장하며, x축 방향으로 서로 이격되도록 형성될 수 있다. 리세스들(RC) 각각의 바닥면은 리세스된 활성 영역들(ACT)로 정의된 제 1 바닥 부 및 리세스된 소자 분리막(202)으로 정의된 제 2 바닥 부를 포함할 수 있다. 여기서, 제 2 바닥 부는 제 1 바닥 부 보다 낮을 수 있다.
그 다음, 게이트 절연막(미도시)을 기판(200) 상에 컨포말하게(conformally) 형성할 수 있다. 게이트 절연막은 리세스들(RC) 내에 형성될 수 있다. 게이트 절연막은 급속열처리 공정(RTP) 또는 화학기상증착방법으로 형성될 수 있다.
이후, 게이트 절연막 상에 도전물(미도시)을 형성할 수 있다. 도전물은 리세스들(RC) 내에 충진될 수 있다. 도전물 및 게이트 절연막을 기판(200)의 상부면이 노출될 평탄하게 연마한다. 그리고, 리세스들(RC)의 상부의 도전물을 제거하여 게이트 절연 패턴(205) 및 게이트 전극(206)을 형성한다.
게이트 전극(206)은 리세스된 활성 영역들(ACT)의 하부면 및 양 측벽들을 덮을 수 있다. 즉, 게이트 전극(206) 아래의 채널 영역은 상기 리세스된 활성 영역들(ACT)의 하부면 및 양 측벽들 아래에 정의될 수 있다. 그 결과, 채널 영역은 3차원 구조를 가질 수 있어, 상기 채널 영역의 폭은 제한된 평면적 내에서 증가될 수 있다. 예를 들어, 도전물은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 도전물은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
도 11a 내지 도 11c를 참조하면, 게이트 전극(206) 상에 게이트 캡핑 절연 패턴(208)을 형성하고, 제 1 및 제 2 불순물 영역들(210a, 210b)을 형성할 수 있다.
더욱 상세하게 설명하면, 게이트 전극(206)이 형성된 기판(200) 상에 절연물(미도시)을 형성할 수 있다. 리세스들(RC) 주변의 절연물을 제거하여 게이트 캡핑 절연 패턴(208)을 형성할 수 있다. 게이트 캡핑 절연 패턴(208)은 리세스들(RC)의 상부를 매립하고, 상기 기판(200)의 상부면보다 높은 상부면을 가질 수 있다. 결과적으로, 게이트 스택들(204)은 리세스들(RC) 내에 형성될 수 있다. 절연물은 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 포함할 수 있다. 일 예에 따르면, 게이트 캡핑 절연 패턴(208)의 폭은 게이트 전극(206)의 폭과 실질적으로 동일할 수 있다.
이후, 게이트 캡핑 절연 패턴(208)을 마스크로 하여 게이트 캡핑 절연 패턴(208)에 의해 노출된 활성 영역들(ACT)로 도진성 불순물들을 주입하여, 제 1 및 제 2 불순물 영역들(210a, 210b)을 형성할 수 있다.
일 예에 따르면, 상기 활성 영역들(ACT)의 각각에 한 쌍의 게이트 전극(206)이 연장하도록 형성되면, 한 쌍의 게이트 전극(206) 사이에 제 1 불순물 영역(210a)이 형성되고, 활성 영역들(ACT)의 양단에 제 2 불순물 영역들(210b)이 형성될 수 있다.
일 예에 따르면, 상기 한 쌍의 게이트 전극들(206) 사이의 각 활성 영역들(ACT) 내에 제 1 불순물 영역(210a)이 형성될 수 있으며, 각 활성 영역들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(210b)이 각각 형성될 수 있다. 즉, 평면적 관점에서 한 쌍의 제 2 불순물 영역들(210b) 사이에 한 쌍의 게이트 전극(206)이 형성될 수 있다. 각 게이트 전극(206) 및 이에 인접한 제 1 및 제 2 불순물 영역들(210a, 210b)은 선택 요소(selection component)를 구성할 수 있다. 즉, 선택 요소는 전계 효과 트랜지스터일 수 있다. 따라서, 각 활성 영역들(ACT)에는 한 쌍의 선택 요소들이 형성될 수 있다. 이때, 한 쌍의 선택 요소는 제 1 불순물 영역(210a)을 공유할 수 있다. 게이트 전극(206)은 리세스들(RC) 내에 배치됨으로써, 게이트 전극(206) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 숏채널 효과(short channel effect) 등을 최소화할 수 있다. 이와 달리, 제 1 및 제 2 불순물 영역들(210a, 210b)은 게이트 스택들(204)보다 먼저 형성될 수도 있다.
도 12a 내지 도 12c를 참조하면, 게이트 캡핑 절연 패턴(208) 사이의 제 2 불순물 영역들(210b) 및 소자 분리막(202) 상에 x축 방향으로 서로 이격된 제 1 희생 패턴들(209)을 형성한다.
예를 들어, 제 1 희생 패턴들(209)은 화학기상증착방법으로 형성된 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이와 달리, 제 1 희생 패턴들(209)은 스핀 코팅, 포토리소그래피 공정, 및 식각 공정에 의해 형성될 수 있다.
도 13a 내지 도 13c를 참조하면, 게이트 캡핑 절연 패턴(208) 사이에 하부 절연 펜스들(212)을 각각 형성할 수 있다.
하부 절연 펜스들(212)은 한 쌍의 게이트 캡핑 절연 패턴(208) 사이에 x축 방향으로 이격하여 형성될 수 있다. 하부 절연 펜스들(212)의 각각은 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)을 포함할 수 있다. 일 예에 따르면, 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)은 PEALD 방법으로 형성될 수 있다. PEALD 공정은 제 1 희생 패턴들(209)의 변형을 최소화할 수 있다. 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)은 교번하여 형성될 수 있다. 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)은 약 10:1의 성분비로 형성될 수 있다. 이와 달리, 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)은 약 10:1의 성분비 및/또는 두께 비율로 형성될 수 있다.
도 14a 내지 도 14c를 참조하면, 제 1 희생 패턴들(209)을 제거한다.
제 1 희생 패턴들(209)은 습식식각방법으로 제거될 수 있다. 소자 분리막(202)의 일부와 제 2 불순물 영역들(210b)은 게이트 캡핑 절연 패턴(208) 및 하부 절연 펜스들(212) 사이로 노출될 수 있다. 일 예에 따르면, 제 3 실리콘 질화막(211)과 제 3 금속 질화막(213)은 제 1 희생 패턴들(209)의 에천트에 내식각성을 가질 수 있다. 예를 들어, 제 1 희생 패턴들(209)의 에천트는 탈이온수와 불산이 100:1의 혼합된 강산 용액을 포함할 수 있다.
하부 절연 펜스들(212)은 제 1 희생 패턴들(209)의 에천트에 대해 내식각성을 가질 수 있다. 하부 절연 펜스들(212)은 제 1 희생 패턴들(209)의 에천트에 의해 손상되지 않을 수 있다.
도 15a 내지 도 15c를 참조하면, 노출된 제 2 불순물 영역들(210b) 상에 도전 패드들(214)을 각각 형성할 수 있다.
도전 패드들(214)은 게이트 캡핑 절연 패턴(208), 하부 절연 펜스들(212), 및 기판(200) 상에 도전막을 형성한 후, 게이트 캡핑 절연 패턴(208) 및 하부 절연 펜스들(212)이 노출될 때까지 도전막을 연마하여 형성될 수 있다. 도전막은 도전성 불순물을 포함하는 폴리실리콘, 금속 또는 금속화합물을 포함할 수 있다. 도전막은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
도 16a 내지 도 16c를 참조하면, 제 1 불순물 영역들(210a)과 전기적으로 연결되는 제 1 콘택 플러그(220)를 형성할 수 있다.
상세하게 설명하면, 게이트 캡핑 절연 패턴(208), 하부 절연 펜스들(212) 및 도전 패드들(214) 상에 층간 절연막(216)을 형성할 수 있다. 층간 절연막(216)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제 1 불순물 영역(210a)이 노출되도록 층간 절연막(216) 및 하부 절연 펜스들(212)을 식각하여, 제 1 콘택 홀들(217)을 형성할 수 있다. 제 1 불순물 영역(210a)과 제 1 콘택 플러그(220) 사이의 콘택 면적을 증가시키기 위하여, 게이트 캡핑 절연 패턴(208) 및 도전 패드들(214)의 일부를 식각할 수 있다.
제 1 콘택 홀들(217)의 내측면을 따라 제 1 스페이서(218)를 형성할 수 있다. 제 1 스페이서(218)는 실리콘 질화물과 같은 질화물을 포함할 수 있다. 제 1 스페이서(218)가 형성된 제 1 콘택 홀들(217)을 도전물로 매립하여 제 1 콘택 플러그들(220)을 형성할 수 있다. 도전물은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
도 17a 내지 도 17c를 참조하면, 제 1 콘택 플러그들(220)과 전기적으로 연결되는 비트 라인 스택들(225)을 형성할 수 있다.
더욱 상세하게 설명하면, 제 1 콘택 플러그들(220) 및 층간 절연막(216) 상에 도전막 및 절연막을 순차적으로 형성할 수 있다. 일 예에 따르면, 도전막은 금속 또는 금속 화합물을 포함할 수 있다. 예를 들어, 절연막은 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물을 포함할 수 있다. 도전막은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
다음, 도전막 및 절연막을 패터닝하여, x축 방향으로 연장하는 비트 라인 스택들(225)을 형성할 수 있다. 비트 라인 스택들(225)의 각각은 x축 방향으로 배열된 제 1 콘택 플러그들(220)과 전기적으로 연결될 수 있다. 비트 라인 스택들(225)은 비트 라인(222)과 비트 라인 캡핑 막(224)을 포함할 수 있다. 일 예에 따르면, 도전막 및 절연막의 패터닝 시에 제 1 콘택 플러그들(220)의 일부가 식각될 수 있다. 따라서, 제 1 콘택 플러그들(220)의 상부들은 비트 라인 스택들(225)의 폭과 실질적으로 동일할 수 있다. 또한, 제 1 콘택 플러그들(220)의 하부들은 비트 라인 스택들(225)의 폭보다 클 수 있다.
도 18a 내지 도 18c를 참조하면, 비트 라인 스택들(225)이 형성된 기판(200) 상에 제 4 실리콘 질화막(226a), 제 4 금속 질화막(226b) 및 제 2 희생 패턴들(229)을 형성할 수 있다.
상세하게 설명하면, 비트 라인 스택들(225)이 형성된 기판(200) 상에 제 4 실리콘 질화막(226a)과 제 4 금속 질화막(226b)을 형성할 수 있다. 제 4 실리콘 질화막(226a)과 제 4 금속 질화막(226b)은 PEALD 방법으로 컨포말하게 형성될 수 있다. 제 4 실리콘 질화막(226a)과 제 4 금속 질화막(226b)은 약 10:1의 성분비 또는 두께 비율로 형성될 수 있다. 제 4 금속 질화막(226b)은 알루미늄 질화물(AlN), 하프늄 질화물(HfN), 또는 이트륨 질화물(YiN)으로 형성될 수 있다.
다음, 제 4 실리콘 질화막(226a)과 제 4 금속 질화막(226b)이 형성된 기판(200) 상에 희생막(도시되지 않음)을 형성할 수 있다. 희생막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 비트 라인 스택들(225)이 노출되도록 희생막을 연마할 수 있다. 비트 라인 스택들(225) 상의 제 4 실리콘 질화막(226a)과 제 4 금속 질화막(226b)은 제거될 수 있다.
제 4 실리콘 질화막(226a)과 제 4 금속 질화막(226b)은 비트 라인 스택들(225) 각각의 양측 측벽들과, 제 1 콘택 플러그들(220)의 일부와, 층간 절연막(216)의 일부와, 제 1 스페이서(218) 상에 잔존할 수 있다.
그 다음, 희생막을 패터닝하여, 비트 라인 스택들(225) 사이에 x축 방향으로 이격되는 제 2 희생 패턴들(229)을 형성할 수 있다. 비트 라인 스택들(225)과 제 2 희생 패턴들(229)에 의해 한정되는 공간(229a)은 제 1 불순물 영역(210a)이 형성된 부분과 대응될 수 있다.
도 19a 내지 도 19c를 참조하면, 제 2 희생 패턴들(229) 및 비트 라인 스택들(225)에 의해 한정된 공간(229a) 내에 상부 절연 펜스들(232)을 형성할 수 있다.
더욱 상세하게 설명하면, 제 2 희생 패턴들(229) 및 비트 라인 스택들(225)이 형성된 기판(200) 상에 제 5 실리콘 질화막(234) 및 제 5 금속 질화막(236)을 형성할 수 있다. 제 5 실리콘 질화막(234) 및 제 5 금속 질화막(236)은 PEALD 방법으로 교번하여(alternatively) 형성될 수 있다. PEALD 공정은 제 2 희생 패턴들(229)의 변형을 최소화할 수 있다 제 5 실리콘 질화막(234) 및 제 5 금속 질화막(236)은 약 10:1의 성분비 또는 두께 비율로 형성될 수 있다. 제 5 금속 질화막(236)은 알루미늄 질화물(AlN), 하프늄 질화물(HfN), 또는 이트륨 질화물(YiN)으로 형성될 수 있다.
다음, 제 2 희생 패턴들(229)의 상부면들 및 비트 라인 스택들(225)의 상부면들이 노출될 때까지 제 5 실리콘 질화막(234) 및 제 5 금속 질화막(236)을 연마하여, 상부 절연 펜스들(232)을 형성할 수 있다. 결과적으로, 비트 라인 구조물들(228)이 형성될 수 있다. 상부 절연 펜스들(232)은 비트 라인 스택들(225) 사이에 x축 방향으로 이격되도록 형성될 수 있다. 상부 절연 펜스들(232) 및 제 2 희생 패턴들(229)은 x축 방향으로 교번하여 형성될 수 있다.
도 20a 내지 도 20c를 참조하면, 제 2 희생 패턴들(229)을 제거하고, 비트 라인 스택들(225) 측면에 제 2 스페이서(226)를 형성할 수 있다.
상세하게 설명하면, 제 2 희생 패턴들(229)은 습식식각방법으로 제거될 수 있다. 예를 들어, 제 2 희생 패턴들(229)의 에천트는 탈이온수와 불산이 100:1의 혼합된 강산 용액을 포함할 수 있다.
제 4 실리콘 질화막(226a), 제 4 금속 질화막(226b), 제 5 실리콘 질화막(234) 및 제 5 금속 질화막(236)은 제 2 희생 패턴들(229)의 에천트에 대해 내식각성을 가질 수 있다. 제 4 실리콘 질화막(226a), 제 4 금속 질화막(226b), 제 5 실리콘 질화막(234) 및 제 5 금속 질화막(236)은 제 2 희생 패턴들(229)의 에천트에 의해 손상되지 않을 수 있다.
다음, 제 4 실리콘 질화막(226a) 및 제 4 금속 질화막(226b)을 이방성 식각하여 비트 라인 스택들(225) 각각의 양측 측벽들 상에 제 2 스페이서(226)를 형성할 수 있다. 결과적으로, 비트 라인 구조물들(228)이 형성될 수 있다. 계속하여 인접하는 한쌍의 비트 라인 구조물들(228) 사이의 제 1 스페이서(218) 및 층간 절연막(216)을 제거하여 제 2 콘택 홀들(238)을 형성할 수 있다. 비트 라인 구조물들(228)은 제 1 스페이서(218) 및 층간 절연막(216)의 제거 시에 식각 마스크로 사용될 수 있다.
다시 도 9a 내지 도 9c를 참조하면, 제 2 콘택 홀들(238)을 도전물로 매립하여 제 2 콘택 플러그들(240)을 형성할 수 있다. 도전물은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 도전물은, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다. 일 예에 따르면, 제 2 콘택 플러그들(240) 각각의 상부면은 비트 라인 구조물들(228) 각각의 상부면보다 높게 형성될 수 있다. 단면적 관점에서, 제 2 콘택 플러그들(240) 각각은 제 2 콘택 홀들(238)을 채우는 하부와, 하부와 연결되며 비트 라인 구조물들(228)과 일부 오버랩되는 상부를 포함할 수 있다. 제 2 콘택 플러그들(240)은, 인접한 비트 라인 구조물들(228) 사이에 x축 방향으로 상부 절연 펜스들(232)과 교번하여 형성될 수 있다.
이어서, 제 2 콘택 플러그들(240)과 각각 전기적으로 연결되는 데이터 저장부(도시되지 않음)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 라인 패턴
120: 절연 펜스 130: 도전 패턴

Claims (20)

  1. 기판 상에 제 1 방향으로 연장하고 서로 평행한 라인 패턴들;
    상기 인접하는 라인 패턴들 사이에 상기 제 1 방향으로 이격하여 배치되는 도전 패턴들; 및
    상기 도전 패턴들 사이에 배치되는 절연 펜스들을 포함하되,
    상기 절연 펜스들의 각각은 제 1 금속 질화막을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 절연 펜스들의 각각은 상기 제 1 금속 질화막과 상기 도전 패턴들 사이의 제 1 실리콘 질화막을 더 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 실리콘 질화막과 상기 제 1 금속 질화막은 10:1의 성분비를 갖는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 금속 질화막은 알루미늄 질화물을 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 금속 질화막은 하프늄 질화물 또는 이트륨 질화물을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 라인 패턴들의 각각은:
    도전 라인; 및
    상기 도전 라인의 양측 측벽들 상에 배치된 스페이서를 포함하되,
    상기 스페이서는:
    제 2 실리콘 질화막;
    상기 제 2 실리콘 질화막과 상기 도전 라인 사이의 제 2 금속 질화막을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 도전 패턴들은 텅스텐을 포함하되,
    상기 제 1 금속 질화막은 상기 실리콘 또는 상기 텅스텐의 일함수보다 낮은 일함수를 갖는 금속 불순물로 도핑된 실리콘 질화물을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 금속 불순물은 알루미늄을 포함하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 금속 불순물은 하프늄 또는 이트륨을 포함하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 금속 불순물은 상기 실리콘 질화물 내의 질소와 반응하여 금속 질화물로 생성되고,
    상기 실리콘 질화물과 상기 금속 질화물은 100:1 이하의 성분비를 갖는 반도체 소자.
  11. 활성 영역을 정의하는 소자 분리 막을 갖는 기판;
    상기 활성 영역과 상기 소자 분리 막을 제 1 방향으로 가로지르는 게이트 스택들;
    상기 게이트 스택들 각각 양측의 상기 활성 영역 내에 형성된 제 1 및 제 2 불순물 영역들;
    상기 제 2 불순물 영역들과 전기적으로 연결되고, 상기 제 1 방향과 교차되는 제 2 방향으로 연장하는 비트 라인 구조물들;
    상기 인접하는 비트 라인 구조물들 사이의 상기 제 11 불순물 영역들 상에 배치되는 제 1 콘택 플러그들; 및
    상기 인접하는 비트 라인 구조물들 사이의 상기 게이트 스택들 상에 상기 제 2 방향으로 상기 제 1 콘택 플러그들과 교번하여 배치되는 제 1 절연 펜스들을 포함하되,
    상기 제 1 절연 펜스들의 각각은 제 1 금속 질화막을 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제 1 절연 펜스들의 각각은 상기 게이트 스택들 상에 상기 제 1 금속 질화막과 교번하여 적층되는 제 1 실리콘 질화막을 더 포함하는 반도체 소자.
  13. 제 12항에 있어서,
    상기 제 1 실리콘 질화막과 상기 제 1 금속 질화막은 10:1의 성분비를 갖는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 인접하는 게이트 스택들 사이에 상기 제 1 방향으로 이격하여 배치되고, 상기 제 1 콘택 플러그들과 상기 제 2 불순물 영역들 사이에 연결되는 도전 패드들; 및
    상기 인접하는 게이트 스택들 사이의 상기 소자 분리막 상에 상기 제 1 방향으로 상기 도전 패드들과 교번하여 배치되는 제 2 절연 펜스들을 더 포함하되,
    상기 제 2 절연 펜스들의 각각은:
    제 2 실리콘 질화막; 및
    상기 소자 분리막 상에 상기 제 2 실리콘 질화막과 교번하여 적층되는 상의 제 2 금속 질화막을 포함하는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 비트 라인 구조물들의 각각은:
    상기 제 2 불순물 영역들 상에 상기 제 2 방향으로 연장하는 비트 라인 스택들; 및
    상기 비트 라인 스택들 각각의 양측 측벽들 상에 배치된 스페이서를 포함하되,
    상기 스페이서는:
    상기 비트 라인들 각각의 측벽 상에 배치된 제 3 실리콘 질화막; 및
    상기 제 3 실리콘 질화막 상에 배치된 제 3 금속 질화막을 포함하는 반도체 소자.
  16. 기판 상에 제 1 방향으로 연장하며 서로 평행한 라인 패턴들을 형성하는 단계;
    상기 인접하는 라인 패턴들 사이에 상기 제 1 방향으로 서로 이격된 희생 패턴들을 형성하는 단계;
    상기 희생 패턴들 및 상기 라인 패턴들에 의해 정의된 공간을 채우는 절연 펜스들을 형성하는 단계;
    상기 희생 패턴들을 제거하는 단계; 및
    상기 절연 펜스들 사이에 도전 패턴들을 형성하는 단계를 포함하되,
    상기 절연 펜스들을 형성하는 단계는 금속 질화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 절연 펜스들을 형성하는 단계는 상기 공간 내에 상기 금속 질화막과 적층되는 실리콘 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 실리콘 질화막과 상기 금속 질화막은 플라즈마 강화 원자층증착방법으로 형성되는 반도체 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 실리콘 질화막과 상기 금속 질화막은 10:1의 성분비로 형성되는 반도체 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 금속 질화막은 알루미늄 질화물로 형성되는 반도체 소자의 제조 방법.
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