CN116406166A - 制造半导体存储器件的方法 - Google Patents

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Abstract

提供了一种制造半导体存储器件的方法。该方法可以包括：在包括有源部分的半导体衬底上形成缓冲绝缘层；在缓冲绝缘层上形成位线结构；在每个位线结构的侧表面上形成位线间隔物；将缓冲绝缘层图案化以形成在第一方向上延伸的间隙区域，该间隙区域形成在位线结构之间并暴露有源部分的一部分；形成保护氧化物层以覆盖有源部分的通过间隙区域暴露的所述一部分；形成模制层以填充其中形成有保护氧化物层的间隙区域；分别在每个间隙区域中形成彼此间隔开的模制图案；在每个间隙区域中和模制图案之间形成围栏图案；去除模制图案以形成暴露保护氧化物层的接触区域；去除保护氧化物层；以及在接触区域中形成掩埋接触图案以接触有源部分的所述一部分。

Description

制造半导体存储器件的方法
相关申请的交叉引用
本专利申请要求于2022年1月3日在韩国知识产权局提交的韩国专利申请No.10-2022-0000336的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种半导体器件、一种制造包括该半导体器件的半导体存储器件的方法以及一种由此制造的半导体存储器件，并且具体地，涉及一种制造具有改善的可靠性的半导体存储器件的方法和一种由此制造的半导体存储器件。
背景技术
由于半导体器件的小尺寸、多功能性和/或低成本特性，半导体器件被认为是电子工业中的重要元件。随着电子工业的进步，对具有更高集成密度的半导体器件的需求日益增加。为了增加半导体器件的集成密度，减小构成半导体器件的图案的线宽是有帮助的。然而，需要新颖且昂贵的曝光技术来减小图案的线宽，因此，增加半导体器件的集成密度变得困难。因此，最近正在研究各种新技术来克服增加半导体存储器件的集成密度的困难。
发明内容
本发明构思的实施例提供了一种制造具有改善的可靠性的半导体存储器件的方法和一种由此制造的半导体存储器件。
根据本发明构思的实施例，一种制造半导体存储器件的方法可以包括：在包括有源部分的半导体衬底上形成缓冲绝缘层；在所述缓冲绝缘层上形成位线结构；在每个所述位线结构的侧表面上形成位线间隔物；将所述缓冲绝缘层图案化以形成在第一方向上延伸的间隙区域，所述间隙区域形成在所述位线结构之间并且暴露所述有源部分的一部分；形成保护氧化物层以覆盖所述有源部分的通过所述间隙区域暴露的所述一部分；形成模制层以填充其中形成有所述保护氧化物层的间隙区域；分别在每个所述间隙区域中形成彼此间隔开的模制图案；在每个所述间隙区域中和所述模制图案之间形成围栏图案；去除所述模制图案以形成暴露所述保护氧化物层的接触区域；去除所述保护氧化物层；以及在所述接触区域中形成接触所述有源部分的所述一部分的掩埋接触图案。
根据本发明构思的实施例，一种制造半导体存储器件的方法可以包括：在包括有源部分的半导体衬底中形成字线结构，所述字线结构与所述有源部分交叉并且在第一方向上延伸；形成缓冲绝缘层以覆盖所述半导体衬底的顶表面和所述字线结构的顶表面；在所述缓冲绝缘层上形成在与所述第一方向交叉的第二方向上延伸的位线结构；在每个所述位线结构的侧表面上形成位线间隔物；将所述缓冲绝缘层图案化以形成间隙区域，所述间隙区域在所述第二方向上延伸并且设置在所述位线结构之间以暴露所述有源部分的一部分；形成保护氧化物层以覆盖所述有源部分的通过所述间隙区域暴露的所述一部分；形成模制层以填充所述间隙区域；使用在所述第一方向上延伸的掩模图案将所述模制层图案化，以在所述间隙区域中形成在所述第二方向上彼此间隔开的模制图案；使所述模制图案的表面氧化以形成缓冲氧化物层；去除所述缓冲氧化物层；在所述模制图案之间形成围栏图案；在形成所述围栏图案之后，去除所述模制图案以形成暴露所述保护氧化物层的接触区域；去除所述保护氧化物层以暴露所述有源部分的所述一部分；以及在所述接触区域中形成掩埋接触图案，所述掩埋接触图案接触所述有源部分的所述一部分。
根据本发明构思的实施例，一种半导体存储器件可以包括：器件隔离层，所述器件隔离层设置在半导体衬底中以限定有源部分；字线结构，所述字线结构掩埋在所述半导体衬底中并在第一方向上延伸以与所述有源部分交叉，并且每个所述字线结构包括字线、位于所述字线上的栅极覆盖图案以及位于所述半导体衬底和所述字线之间的栅极绝缘图案；位线结构，所述位线结构在与所述第一方向交叉的第二方向上延伸以与所述字线交叉；位线间隔物，所述位线间隔物设置在每个所述位线结构的侧表面上；围栏图案，所述围栏图案设置在相邻的所述位线结构之间并且位于所述字线上；以及掩埋接触图案，所述掩埋接触图案设置在沿所述第一方向彼此相邻的所述位线结构之间并且设置在沿所述第二方向彼此相邻的所述围栏图案之间。每个所述掩埋接触图案的底表面可以是平坦的并且具有四边形形状。
附图说明
图1是示出根据本发明构思的实施例的半导体存储器件的俯视图。
图2A是沿着图1的线A-A'和线B-B'截取的截面图。
图2B是沿着图1的线C-C'和线D-D'截取的截面图。
图3A和图3B是示出图2A的部分“P1”的放大截面图，并且图3C是示出掩埋接触图案的透视图。
图4A和图4B是示出图2B的部分“P2”的放大截面图。
图5、图7、图9、图11、图13、图16、图18、图20、图22和图24是示出根据本发明构思的实施例的制造半导体存储器件的方法的俯视图。
图6A、图8A、图10A、图12A、图14A、图17A、图19A、图21A、图23A和图25A是分别沿着图5、图7、图9、图11、图13、图16、图18、图20、图22和图24的线A-A'和B-B'截取的截面图。
图6B、图8B、图10B、图12B、图14B、图17B、图19B、图21B、图23B和图25B是分别沿着图5、图7、图9、图11、图13、图16、图18、图20、图22和图24的线C-C'和D-D'截取的截面图。
图15是示出根据本发明构思的实施例的制造半导体存储器件的工艺中的一些步骤的立体图。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施例，在附图中示出了示例实施例。
图1是示出根据本发明构思的实施例的半导体存储器件的俯视图。图2A是沿着图1的线A-A'和线B-B'截取的截面图。图2B是沿着图1的线C-C'和线D-D'截取的截面图。图3A和图3B是示出图2A的部分“P1”的放大截面图，并且图3C是示出掩埋接触图案的透视图。图4A和图4B是示出图2B的部分“P2”的放大截面图。半导体存储器件可以指例如包括在来自半导体晶片的裸片上形成的集成电路的半导体芯片，或者包括一个或更多个半导体存储芯片的半导体封装件。
参考图1、图2A和图2B，器件隔离层101可以设置在半导体衬底100中以限定有源部分ACT。在实施例中，半导体衬底100可以是硅晶片、锗晶片或硅锗晶片。
在实施例中，当在俯视图中观察时，有源部分ACT可以具有矩形或条形形状(例如，在一些情况下为椭圆形形状)，并且可以在彼此不平行(例如，垂直)的第一方向D1和第二方向D2上二维地布置。当在俯视图中观察时，有源部分ACT可以以交错方式布置，并且每个有源部分ACT可以具有相对于第一方向D1和第二方向D2(例如，对角线方向)倾斜(例如，以一定角度)的长轴。
字线结构可以设置在半导体衬底100中，并且可以在第一方向D1上延伸以与有源部分ACT交叉。每个字线结构可以包括字线WL、位于半导体衬底100和字线WL之间的栅极绝缘图案103以及位于字线WL上的栅极覆盖图案105。
当在俯视图中观察时，字线WL可以设置在半导体衬底100中，并且可以在第一方向D1上延伸以与有源部分ACT和器件隔离层101交叉。每个有源部分ACT可以被设置为与一对字线WL交叉。字线WL的顶表面可以位于低于半导体衬底100的顶表面的竖直高度(例如，高于半导体衬底100的底表面的高度)处。字线WL的底表面的高度(例如，高于半导体衬底100的底表面)可以根据下面元件的材料而变化。作为示例，字线WL的底表面的高度在有源部分ACT上可以比在器件隔离层101上高。栅极覆盖图案105的顶表面(例如，最顶表面)可以与半导体衬底100的顶表面(例如，最顶表面)和器件隔离层101的顶表面(例如，最顶表面)基本上共面。如本文所使用的，诸如“相同”、“相等”、“平面”、“共面”、“平行”和“垂直”的术语涵盖相同或接近相同，包括例如由于制造工艺可能发生的变化。术语“基本上”可以在本文中用于强调该含义，除非上下文或其他陈述另有说明。
字线WL可以由至少一种导电材料形成或包括至少一种导电材料。栅极绝缘图案103可以由氧化硅、氮化硅、氮氧化硅或高k电介质材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅或高k电介质材料中的至少一种。例如，栅极覆盖图案105可以包括氮化硅层或氮氧化硅层。
第一杂质区1a和第二杂质区1b可以形成在有源部分ACT的位于每条字线WL的相对侧的部分中。第一杂质区1a和第二杂质区1b可以具有位于距有源部分ACT的顶表面特定深度处的底表面(例如，第一杂质区1a和第二杂质区1b可以延伸到距有源部分ACT的顶表面特定深度)。第一杂质区1a可以设置每个有源部分ACT的位于字线WL之间的部分中，并且第二杂质区1b可以设置在每个有源部分ACT的与第一杂质区1a间隔开的端部中。第一杂质区1a和第二杂质区1b可以被掺杂为具有与半导体衬底100不同的导电类型。
第一缓冲绝缘层111和第二缓冲绝缘层113可以顺序地设置在半导体衬底100上。作为示例，第一缓冲绝缘层111可以是氧化硅层，并且第二缓冲绝缘层113可以是氮化硅层。或者，可以仅设置第一缓冲绝缘层111和第二缓冲绝缘层113中的一者。当在俯视图中观察时，第一缓冲绝缘层111和第二缓冲绝缘层113中的每一者可以是岛形或孤立图案。在实施例中，第一缓冲绝缘层111和第二缓冲绝缘层113可以被设置为不仅覆盖两个相邻上午有源部分ACT的端部部分，而且覆盖器件隔离层101的位于它们之间的部分。
在实施例中，位线结构BLS可以设置在半导体衬底100上，并且可以在第二方向D2上延伸以与字线WL交叉。每个位线结构BLS可以位于第一杂质区1a上。在实施例中，每个位线结构BLS可以包括顺序地堆叠的多晶硅图案121、硅化物图案122、金属图案123和硬掩模图案125。第一缓冲绝缘层111和第二缓冲绝缘层113可以介于多晶硅图案121和半导体衬底100之间，并且多晶硅图案121的一部分(在下文中，位线接触图案DC)可以与第一杂质区1a接触。硅化物图案122可以由硅化钛、硅化钴或硅化镍中的至少一种形成，或者包括硅化钛、硅化钴或硅化镍中的至少一种。金属图案123可以由导电金属氮化物材料(例如，氮化钛和氮化钽)或金属材料(例如，钨、钛和钽)中的至少一种形成，或者包括导电金属氮化物材料(例如，氮化钛和氮化钽)或金属材料(例如，钨、钛和钽)中的至少一种。除非上下文另有说明，否则本文所使用的术语“接触”是指直接连接(即，触摸)。
位线接触图案DC的底表面可以位于低于半导体衬底100的顶表面且高于字线WL的顶表面的高度处。在实施例中，位线接触图案DC可以局部地形成在凹陷区域中，该凹陷区域形成在半导体衬底100中以暴露第一杂质区1a。凹陷区域115可以具有椭圆形形状，并且凹陷区域115的最小宽度可以大于每个位线结构BLS在第一方向D1上的宽度。凹陷区域115可以具有在第一方向D1上的宽度和在第二方向D2上的长度。凹陷区域115的长度可以大于凹陷区域115的宽度。
在位线结构BLS中，硬掩模图案125可以在定位焊盘LP之间具有第一厚度(例如，在竖直方向上)，并且可以在围栏图案145之间具有小于第一厚度的第二厚度(例如，在竖直方向上)。硬掩模图案125可以由至少一种绝缘材料(例如，氮化硅)形成或包括至少一种绝缘材料。
位线接触间隔物DCS可以设置为填充凹陷区域的剩余空间，其中形成有位线接触图案DC。在实施例中，位线接触间隔物DCS可以设置为覆盖位线接触图案DC的相对侧表面。或者，位线接触间隔物DCS可以设置在凹陷区域中以围绕位线接触图案DC。位线接触间隔物DCS可以由相对于层间绝缘层110具有蚀刻选择性的绝缘材料形成，或者包括相对于层间绝缘层110具有蚀刻选择性的绝缘材料。例如，位线接触间隔物DCS可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种，并且可以具有多层结构。在实施例中，位线接触间隔物DCS的顶表面可以位于与层间绝缘层110的顶表面基本上相同的高度处。
在实施例中，位线间隔物SS可以设置在位线结构BLS的相对的侧表面上。位线间隔物SS可以沿着位线结构BLS的侧表面或在第二方向D2上延伸。位线间隔物SS可以设置在位线结构BLS的侧表面与掩埋接触图案BC之间以及位线结构BLS的侧表面与围栏图案145之间。
作为示例，参考图3A，位线间隔物SS可以包括顺序地形成在位线结构BLS的侧表面上的第一间隔物131和第二间隔物133。第一间隔物131和第二间隔物133可以由相对于彼此具有蚀刻选择性的两种不同的绝缘材料形成或包括相对于彼此具有蚀刻选择性的两种不同的绝缘材料。例如，第一间隔物131可以由氧化硅形成或包括氧化硅，并且第二间隔物133可以由氮化硅形成或包括氮化硅。
作为另一示例，参考图3B，位线间隔物SS可以包括顺序地形成在位线结构BLS的侧表面上的第一间隔物131、第二间隔物133和第三间隔物135。这里，第二间隔物133可以由相对于第一间隔物131和第三间隔物135具有蚀刻选择性的绝缘材料形成，或者包括相对于第一间隔物131和第三间隔物135具有蚀刻选择性的绝缘材料。例如，第一间隔物131和第三间隔物135可以由氮化硅形成或包括氮化硅，并且第二间隔物133可以由氧化硅形成或包括氧化硅。或者，第二间隔物133可以是气隙，其是在第一间隔物131与第三间隔物135之间填充有气体而不是固体(例如，填充有在制造工艺期间存在的空气或其他气体)的空的空间。
在实施例中，掩埋接触图案BC可以设置在相邻的成对的位线结构BL之间。掩埋接触图案BC可以由掺杂多晶硅或金属材料中的至少一种形成或者包括掺杂多晶硅或金属材料中的至少一种。掩埋接触图案BC可以分别接触第二杂质区1b。当在俯视图中观察时，掩埋接触图案BC可以分别设置在字线WL之间以及位线结构BLS之间。
掩埋接触图案BC可以二维地彼此间隔开，如图1所示。作为示例，在第一方向D1上布置的掩埋接触图案BC可以彼此间隔开，而位线结构BLS介于它们之间。在第二方向D2上布置的掩埋接触图案BC可以彼此间隔开，其中围栏图案145介于其间。掩埋接触图案BC可以设置为填充由在第一方向D1上彼此相邻的位线结构BLS和在第二方向D2上彼此相邻的围栏图案145限定的空间。掩埋接触图案BC的顶表面可以位于低于围栏图案145的顶表面和位线结构BLS的顶表面的高度处。掩埋接触图案BC的顶表面可以位于低于位线结构BLS的金属图案123的顶表面的高度处。
掩埋接触图案BC的底表面可以位于低于半导体衬底100的顶表面并且高于位线接触图案DC的底表面的高度处。另外，掩埋接触图案BC可通过位线接触间隔物DCS与位线接触图案DC电断开(例如，隔离)。每个掩埋接触图案BC可以具有接触位线间隔物SS的第一侧表面和接触围栏图案145的第二侧表面。每个掩埋接触图案BC可以由单个连续的一体化的结构形成，例如由单一材料均匀地形成，其中没有任何晶界。
在实施例中，如图3A和图3C所示，每个掩埋接触图案BC可以具有基本上平坦的底表面BS和基本上垂直于底表面BS的侧表面SW。每个掩埋接触图案BC的底表面BS可以具有基本上四边形的形状。例如，每个掩埋接触图案BC可以具有基本上矩形的平行六面体形状。每个掩埋接触图案BC的底表面和侧表面都可以接触相应的有源部分ACT(例如，1b)。例如，每个掩埋接触图案BC可以接触相应有源部分ACT的顶表面和侧表面。在这种情况下，可以增加掩埋接触图案BC与有源部分ACT之间的接触面积。例如，每个掩埋接触图案BC的底表面BS和每个掩埋接触图案BC的侧表面SW之一可以与有源部分ACT的一部分接触。
每个掩埋接触图案BC在第一方向D1上的宽度可以等于或小于相邻的位线结构BLS之间的位线间隔物SS之间的距离。在一个实施例中，掩埋接触图案BC不与位线间隔物SS竖直地交叠(例如，从俯视图不交叠)。
参考图4A和图4B，每个掩埋接触图案BC的下部可以设置在沿第二方向D2彼此相邻的栅极覆盖图案105的上部之间。每个掩埋接触图案BC的下部可以接触栅极覆盖图案105的侧表面。例如，每个掩埋接触图案BC的下部可以与栅极覆盖图案105自对准。每个掩埋接触图案BC的下部在第二方向D2上的宽度可以对应于相邻的栅极覆盖图案105之间的距离。
在实施例中，围栏图案145可以设置在位线结构BLS之间以在第二方向D2上彼此间隔开。围栏图案145可以设置在沿第二方向D2彼此相邻的掩埋接触图案BC之间。当在俯视图中观察时，围栏图案145可以与字线WL交叠，并且可以设置在栅极覆盖图案105上。围栏图案145可以具有位于与位线结构BLS的顶表面基本上相同的高度处的顶表面。围栏图案145可以由至少一种绝缘材料(例如，氮化硅)形成或包括至少一种绝缘材料(例如，氮化硅)。
参考图4A和图4B，当在第二方向D2上测量时，围栏图案145的宽度W2可以基本上等于或小于栅极覆盖图案105的宽度W1。
定位焊盘LP可以分别设置在掩埋接触图案BC上。定位焊盘LP可以分别电连接到掩埋接触图案BC。
在实施例中，定位焊盘LP可以包括：下部，设置为填充位线结构BLS之间和围栏图案145之间的空间；以及上部，从下部延伸到位线结构BLS上的区域。当在俯视图中观察时，定位焊盘LP的上部可以与位线结构BLS的一部分交叠。定位焊盘LP的每个上部可以覆盖位线结构BLS的硬掩模图案125的顶(例如，最顶)表面，并且可以在第一方向D1上具有比掩埋接触图案BC的宽度大的宽度。例如，定位焊盘LP的上部宽度可以大于位线结构BLS之间的距离或位线结构BLS的宽度。在这种情况下，由于定位焊盘LP的上部延伸到位线结构BLS上的区域，因此定位焊盘LP的顶表面可以具有增加的面积。
定位焊盘LP的顶表面(例如，最顶表面)可以位于高于位线结构BLS的顶表面的高度处，并且定位焊盘LP的底表面(例如，最底表面)可以位于低于位线结构BLS的顶表面的高度处。作为示例，定位焊盘LP的底表面可以位于低于位线结构BLS的金属图案123的顶表面的高度处。
在实施例中，当在俯视图中观察时，定位焊盘LP的上部可以呈具有长轴和短轴的椭圆形形状，这里，定位焊盘LP的上部的长轴可以相对于第一方向D1和第二方向D2两者倾斜(例如，长轴可以与第一方向D1和第二方向D2成对角线)。在实施例中，定位焊盘LP的上部可以具有倒圆的菱形形状、倒圆的梯形形状或倒圆的四边形形状。
在实施例中，每个定位焊盘LP可以包括接触硅化物图案151、阻挡金属图案153和金属图案155。
接触硅化物图案151可以覆盖掩埋接触图案BC的顶表面，并且可以由例如硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼中的至少一种形成，或者包括例如硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼中的至少一种。在实施例中，可以省略接触硅化物图案151。阻挡金属图案153可以由导电金属氮化物(例如，氮化钛、氮化钽和氮化钨)中的至少一种形成，或者包括导电金属氮化物(例如，氮化钛、氮化钽和氮化钨)中的至少一种。金属图案155可以由至少一种金属材料(例如，钨、钛和钽)形成，或者包括至少一种金属材料(例如，钨、钛和钽)。
在实施例中，焊盘绝缘图案161可以设置为填充定位焊盘LP的上部之间的区域。焊盘绝缘图案161可以具有倒圆的底表面，并且焊盘绝缘图案161的底表面可以与位线间隔物SS的一部分接触。焊盘绝缘图案161的顶表面可以与定位焊盘LP的顶表面共面。
焊盘绝缘图案161可以接触定位焊盘LP和位线结构BLS的硬掩模图案125。焊盘绝缘图案161可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。焊盘绝缘图案161可以设置为具有单层或多层结构。
在实施例中，数据存储图案DS可以分别设置在定位焊盘LP上。数据存储图案DS可以通过定位焊盘LP和掩埋接触图案BC分别电连接到第二杂质区1b。每个数据存储图案DS可以设置为从对应的一个定位焊盘LP偏移并且可以与每个定位焊盘LP的一部分接触。在实施例中，当在俯视图中观察时，数据存储图案DS可以布置为形成蜂窝形状或锯齿形状(例如，相邻行的数据存储图案DS可以彼此偏移)。
在实施例中，数据存储图案DS可以是电容器，其包括底部电极和顶部电极以及位于它们之间的电介质层。或者，数据存储图案DS可以是可变电阻图案，其电阻可以通过施加到其的电脉冲切换到至少两种状态中的一种。例如，数据存储图案DS可以由其晶体状态可以根据施加到其的电流的量而改变的相变材料、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料中的至少一种形成，或者包括这些材料中的至少一种。
图5、图7、图9、图11、图13、图16、图18、图20、图22和图24是示出根据本发明构思的实施例的制造半导体存储器件的方法的俯视图。图6A、图8A、图10A、图12A、图14A、图17A、图19A、图21A、图23A和图25A是分别沿着图5、图7、图9、图11、图13、图16、图18、图20、图22和图24的线A-A'和线B-B'截取的截面图。图6B、图8B、图10B、图12B、图14B、图17B、图19B、图21B、图23B和图25B是分别沿着图5、图7、图9、图11、图13、图16、图18、图20、图22和图24的线C-C'和线D-D'截取的截面图。图15是示出根据本发明构思的实施例的制造半导体存储器件的工艺中的一些步骤的透视图。
参考图5、图6A和图6B，可以在半导体衬底100中形成器件隔离层101以限定有源部分ACT。
在实施例中，有源部分ACT可以具有矩形或条形形状，并且可以在第一方向D1和第二方向D2上二维地布置。当在俯视图中观察时，有源部分ACT可以以交错方式(例如，之字形形状)布置，并且可以具有相对于第一方向D1和第二方向D2两者以一定角度倾斜的长轴(例如，长轴可以相对于第一方向D1和第二方向D2对角地延伸)。
可以在半导体衬底100上形成字线WL以在第一方向D1上(例如，纵向)延伸。被描述为在特定方向上“纵向”延伸的物品、层或者物品或层的一部分具有在特定方向上的长度和垂直于该方向的宽度，其中长度大于宽度。
详细地，可以将有源部分ACT和器件隔离层101图案化以形成在第一方向D1上延伸的栅极凹陷区域102，并且可以在栅极凹陷区域102中顺序地形成栅极绝缘图案103和字线WL。栅极凹陷区域102可以具有位于高于器件隔离层101的底表面的高度处的底表面。字线WL的顶表面可以形成在低于器件隔离层101的顶表面的高度处。
栅极绝缘图案103可以由例如高k电介质材料、氧化硅、氮化硅或氮氧化硅中的至少一种形成，或者包括例如高k电介质材料、氧化硅、氮化硅或氮氧化硅中的至少一种，并且可以具有单层或多层结构。这里，高k电介质材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽或铌酸铅锌。
可以在设置有字线WL的栅极凹陷区域102中形成栅极覆盖图案105。栅极覆盖图案105可以具有位于与半导体衬底100的顶表面和器件隔离层101的顶表面基本上相同的高度处的顶表面。栅极覆盖图案105可以由不同于器件隔离层101的绝缘材料形成或包括不同于器件隔离层101的绝缘材料。例如，栅极覆盖图案105可以包括氮化硅层和/或氮氧化硅层。
在形成字线WL之后，可以在有源部分ACT的位于字线WL两侧的部分中形成第一杂质区1a和第二杂质区1b。第一杂质区1a和第二杂质区1b可以通过离子注入工艺形成，并且可以具有与有源部分ACT不同的导电类型。有源部分也可以被描述为有源区。
接下来，可以在半导体衬底100上顺序地形成第一缓冲绝缘层111和第二缓冲绝缘层113。
第一缓冲绝缘层111可以形成为覆盖器件隔离层101的顶表面和半导体衬底100的顶表面。在实施例中，第一缓冲绝缘层111和第二缓冲绝缘层113可以包括氧化硅层、氮化硅层和/或氮氧化硅层，或者由氧化硅层、氮化硅层和/或氮氧化硅层形成。作为示例，第一缓冲绝缘层111可以是氧化硅层，并且第二缓冲绝缘层113可以是氮化硅层。或者，可以省略第一缓冲绝缘层111和第二缓冲绝缘层113之一。第二缓冲绝缘层113可以比第一缓冲绝缘层111厚。
此后，可以将半导体衬底100以及第一缓冲绝缘层111和第二缓冲绝缘层113图案化以分别形成暴露第一杂质区1a的凹陷区域115。在实施例中，凹陷区域115可以具有长轴平行于第二方向D2的椭圆形(通常描述为卵形)形状。当在俯视图中观察时，凹陷区域115可以以之字形或蜂窝形状布置(例如，使得相邻的行交错)。
在实施例中，可以通过各向异性蚀刻工艺形成凹陷区域115，并且在这种情况下，可以在各向异性蚀刻工艺期间部分地蚀刻与第一杂质区1a相邻的器件隔离层101和栅极覆盖图案105。凹陷区域115可以形成为具有位于比第一杂质区1a的底表面高的高度处的底表面，并且器件隔离层101和栅极覆盖图案105可以部分地暴露于凹陷区域115。
参考图7、图8A和图8B，可以在第二缓冲绝缘层113上形成在第二方向D2上延伸的位线结构BLS，通过该第二缓冲绝缘层113形成凹陷区域115。
位线结构BLS的形成可以包括：在第二缓冲绝缘层113上形成第一导电层以填充凹陷区域115；在第一导电层上形成第二导电层；在第二导电层上形成硬掩模层；在硬掩模层上形成位线掩模图案；以及使用位线掩模图案顺序地蚀刻第一导电层、第二导电层和硬掩模层。此后，可以去除位线掩模图案。这里，第一导电层可以为掺杂半导体层(例如，掺杂多晶硅层)，并且第二导电层可以为金属层(例如，钨层、铝层、钛层或钽层)。在实施例中，可以在第一导电层与第二导电层之间形成金属硅化物层。
在通过上述方法形成位线结构BLS的情况下，每个位线结构BLS可以包括这里顺序地堆叠的多晶硅图案121、硅化物图案122、金属图案123和硬掩模图案125，多晶硅图案121的一部分可以局部地形成在凹陷区域115中，并且可以用作接触第一杂质区1a的位线接触图案DC。多晶硅图案121可以具有与凹陷区域115的侧表面间隔开的侧表面。
可以在位线结构BLS的侧表面上形成位线间隔物SS。
位线间隔物SS可以沿着位线结构BLS的相对的侧表面或在第二方向D2上延伸。在实施例中，位线间隔物SS的一部分可以填充凹陷区域115。
位线间隔物SS可以包括第一间隔物131和第二间隔物133。在实施例中，位线间隔物SS还可以包括设置在第二间隔物133上的第三间隔物。
更详细地，位线间隔物SS的形成可以包括：顺序地沉积第一间隔物层和第二间隔物层以共形地覆盖位线结构BLS；以及顺序地并且各向异性地蚀刻第一间隔物层和第二间隔物层以形成第一间隔物131和第二间隔物133。这里，第二间隔物层可以由相对于第一间隔物层具有蚀刻选择性的绝缘材料形成，或者包括相对于第一间隔物层具有蚀刻选择性的绝缘材料。作为示例，第一间隔物层可以是氧化硅层，并且第二间隔物层可以是氮化硅层。
当各向异性地蚀刻第二间隔物层时，第一间隔物层可以用作蚀刻停止层，并且当各向异性地蚀刻第一间隔物层时，第二缓冲绝缘层113可以用作蚀刻停止层。
当形成第二间隔物133时，第二间隔物层的一部分可以局部地留在凹陷区域115中，并且可以用作位线接触间隔物DCS。第一间隔物131可以包括形成在凹陷区域115中的下部和形成为覆盖位线结构BLS的侧表面的上部。第一间隔物131的下部也可以构成位线接触间隔物DCS。
在形成位线间隔物SS之后，可以在位线结构BLS之间形成在第二方向D2上延伸并具有线形状的间隙区域GR。间隙区域GR可以形成为暴露第二缓冲绝缘层113的顶表面。
参考图9、图10A和图10B，可以对第一缓冲绝缘层111和第二缓冲绝缘层113执行使用位线间隔物SS和位线结构BLS作为蚀刻掩模的各向异性蚀刻工艺。
作为第一缓冲绝缘层111和第二缓冲绝缘层113的各向异性蚀刻的结果，可以通过线形状的间隙区域GR暴露器件隔离层101的顶表面和半导体衬底100的顶表面。
接下来，可以执行第一蚀刻工艺以使器件隔离层101的顶表面凹陷，并且可以执行第二蚀刻工艺以使半导体衬底100凹陷。可以使用相对于栅极覆盖图案105、位线间隔物SS和位线结构BLS具有蚀刻选择性的蚀刻配方来执行第一蚀刻工艺和第二蚀刻工艺。作为第一蚀刻工艺和第二蚀刻工艺的结果，可以暴露半导体衬底100的顶表面以及半导体衬底100的侧表面(例如，有源部分ACT(例如，1b)的顶表面和侧表面)，并且器件隔离层101的顶表面和半导体衬底100的顶表面可以位于低于栅极覆盖图案105的顶表面的高度处。例如，栅极覆盖图案105可以具有在半导体衬底100的顶表面上方突出的上部。作为半导体衬底100和器件隔离层101的上述凹陷的结果，可以增加通过间隙区域GR暴露的有源部分ACT或第二杂质区1b的面积(例如，有源部分的顶表面的面积)。
此后，可以执行选择性氧化工艺，以在有源部分ACT的由间隙区域GR暴露的表面上选择性地形成保护氧化物层140。
参考图11、图12A和图12B，可以在设置有保护氧化物层140的线形状的间隙区域GR中形成模制层141。模制层141可以由相对于位线间隔物SS、位线结构BLS和器件隔离层101具有蚀刻选择性的材料形成，或者包括相对于位线间隔物SS、位线结构BLS和器件隔离层101具有蚀刻选择性的材料。例如，模制层141可以由未掺杂的多晶硅或旋涂硬掩模(SOH)材料(例如，SOH氧化硅)中的至少一种形成，或者包括未掺杂的多晶硅或旋涂硬掩模(SOH)材料(例如，SOH氧化硅)中的至少一种。
模制层141的形成可以包括：沉积未掺杂的多晶硅层；以及执行平坦化工艺以暴露位线结构BLS的顶表面。由于多晶硅层被形成为填充线形状的间隙区域GR，因此在多晶硅层的沉积期间，可以在多晶硅层中形成在第二方向D2上延伸的线形状的空隙或接缝。在沉积多晶硅层之后，可以执行快速热退火(RTA)工艺以使多晶硅层中的晶体缺陷固化。在实施例中，由于模制层141由未掺杂的多晶硅形成，因此可以降低用于热处理工艺的工艺温度或能量。
参考图13、图14A和图14B，可以在位线结构BLS和模制层141上形成在第一方向D1上延伸的掩模图案MP。掩模图案MP可以设置在字线之间。
可以通过使用掩模图案MP作为蚀刻掩模各向异性地蚀刻模制层141来形成暴露位于字线WL上的栅极覆盖图案105的模制图案143。因此，可以形成与栅极覆盖图案105交叠的围栏区域FR。可以在对模制层141各向异性蚀刻工艺期间蚀刻位线结构BLS的一部分和位线间隔物SS的一部分。因此，位于位线结构BLS上的围栏区域FR的深度可以小于位线结构BLS之间的围栏区域FR的深度。位线结构BLS之间的模制图案143可以在第二方向D2上彼此间隔开。
参考图14B和图15，由于三维效果，在对模制层141的各向异性蚀刻工艺之后，模制层141的部分141R(在下文中，纵梁(stringer)或拐角残余部分)可能留在位线结构BLS之间的围栏区域FR的拐角部分中。
参考图16、图17A和图17B，为了去除留在围栏区域FR中的纵梁141R，可以执行氧化工艺而不是过蚀刻工艺，从而氧化纵梁141R和模制图案143的表面。因此，留在围栏区域FR中的多晶硅纵梁141R可以被氧化，以形成氧化物纵梁141R，并且可以在模制图案143的表面上形成缓冲氧化物层142。
接下来，参考图18、图19A和图19B，可以使用包含氢氟酸(HF)的蚀刻溶液去除缓冲氧化物层142，然后，可以在围栏区域FR中形成围栏图案145。
可以形成围栏图案145以填充由模制图案143和位线结构BLS限定的围栏区域FR，并且当在俯视图中观察时，围栏图案145可以与字线WL交叠。围栏图案145可以由相对于模制图案143具有蚀刻选择性的绝缘材料(例如，氧化硅、氮化硅和/或氮氧化硅)中的至少一种形成，或者包括相对于模制图案143具有蚀刻选择性的绝缘材料(例如，氧化硅、氮化硅和/或氮氧化硅)中的至少一种。
参考图20、图21A和图21B，在形成围栏图案145之后，可以使用被选择为相对于围栏图案145、位线间隔物SS和位线结构BLS具有蚀刻选择性的蚀刻配方来去除模制图案143。因此，接触区域CR可以由位线间隔物SS和围栏图案145限定。
可以通过各向同性蚀刻工艺去除模制图案143，并且在实施例中，保护氧化物层140可以在蚀刻模制图案143的工艺中用作蚀刻停止层。当去除模制图案143时，保护氧化物层140可以防止半导体衬底的顶表面(即，有源图案的顶表面)暴露。
在模制图案143由未掺杂的多晶硅形成的情况下，可以执行使用氢氧化铵DIW混合物(ADM)的湿法清洁工艺。在模制图案143由SOH材料形成的情况下，可以通过使用H2或O2的灰化工艺将它们去除。
可以执行蚀刻工艺以去除保护氧化物层140。例如，蚀刻工艺可以包括等离子体干法清洁(PDC)工艺，但是本发明构思不限于该示例。作为去除保护氧化物层140的结果，可以暴露有源部分ACT的表面。
可以通过去除模制图案143和保护氧化物层140的蚀刻工艺来减小围栏图案145的宽度。
参考图22、图23A和图23B，可以形成掩埋接触图案BC以填充接触区域CR的下部。在实施例中，掩埋接触图案BC可以具有位于比位线结构BLS的硬掩模图案125的顶表面低的高度处的顶表面。
掩埋接触图案BC的形成可以包括：沉积导电层以填充接触区域CR；使导电层平坦化以暴露位线结构BLS和围栏图案145的顶表面；以及使导电层的顶表面凹陷。在这种情况下，可以形成掩埋接触图案BC以暴露接触区域CR中的位线间隔物SS的上部。
掩埋接触图案BC可以由例如掺杂半导体材料(例如，掺杂硅)、金属材料(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)或金属半导体化合物(例如，金属硅化物)中的至少一种形成，或者包括上述材料中的至少一种。
参考图24、图25A和图25B，可以分别在掩埋接触图案BC的顶表面上形成接触硅化物图案151。接触硅化物图案151可以通过金属材料与掩埋接触图案BC的顶表面之间的反应形成。例如，接触硅化物图案151可以由硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼中的至少一种形成，或者包括硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼中的至少一种。同时，在实施例中，可以省略形成接触硅化物图案151的工艺。
接下来，可以形成定位焊盘LP以分别连接到掩埋接触图案BC。
定位焊盘LP的形成可以包括：在半导体衬底100上共形地沉积阻挡金属层153；在阻挡金属层153上形成金属层155以填充接触区域CR；在金属层155上形成掩模图案160；以及使用掩模图案160作为蚀刻掩模顺序地蚀刻金属层155和阻挡金属层153以形成焊盘凹陷区域RR。这里，可以形成金属层155以完全填充接触区域CR并覆盖位线结构BLS。
焊盘凹陷区域RR可以具有位于比位线结构BLS的顶表面低的高度处的底表面，并且这可以使得能够将定位焊盘LP彼此分开。在实施例中，可以在焊盘凹陷区域RR的形成期间部分地蚀刻硬掩模图案125和位线间隔物SS。
每个定位焊盘LP可以包括：下部，形成为填充接触区域CR的下部区域；以及上部，延伸到位线结构BLS上的区域。当在俯视图中观察时，定位焊盘LP的上部可以具有椭圆形形状，并且在实施例中，定位焊盘LP可以形成为具有相对于第一方向D1和第二方向D2两者倾斜(例如，对角)的长轴。
此后，可以去除掩模图案160，并且可以用绝缘材料填充焊盘凹陷区域RR。接下来，如图1、图2A和图2B所示，可以在定位焊盘LP上形成数据存储图案DS。
根据本发明构思的实施例，模制图案可以用于在位线结构之间形成围栏图案，因此，可以在形成围栏图案之后调整围栏图案的宽度。
当在位线结构之间形成接触区域以暴露有源部分时，可以使栅极覆盖图案的凹陷最小化。因此，可以防止在位线间隔物下方形成底切区域。
在形成含多晶硅的模制图案之后，留在相邻的模制图案之间的残留模制图案可以被氧化，然后可以被去除，因此，可以防止在相邻的掩埋接触图案之间形成电连接路径。
通过使用未掺杂的多晶硅作为模制图案，可以降低用于热处理工艺的工艺温度或能量。
掩埋接触图案可以具有基本上平坦的底表面和基本上垂直于底表面的侧表面，并且在这种情况下，可以增加掩埋接触图案和有源部分之间的接触面积。
虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种制造半导体存储器件的方法，所述方法包括：
在包括有源部分的半导体衬底上形成缓冲绝缘层；
在所述缓冲绝缘层上形成位线结构；
在每个所述位线结构的侧表面上形成位线间隔物；
将所述缓冲绝缘层图案化以形成在第一方向上延伸的间隙区域，所述间隙区域形成在所述位线结构之间并且暴露所述有源部分的一部分；
形成保护氧化物层以覆盖所述有源部分的通过所述间隙区域暴露的所述一部分；
形成模制层以填充其中形成有所述保护氧化物层的所述间隙区域；
分别在每个所述间隙区域中形成彼此间隔开的模制图案；
在每个所述间隙区域中和所述模制图案之间形成围栏图案；
去除所述模制图案以形成暴露所述保护氧化物层的接触区域；
去除所述保护氧化物层；以及
在所述接触区域中形成接触所述有源部分的所述一部分的掩埋接触图案。
2.根据权利要求1所述的方法，其中，所述模制层包括未掺杂的多晶硅。
3.根据权利要求2所述的方法，所述方法还包括：在形成所述围栏图案之前，
使所述模制图案的表面氧化以形成缓冲氧化物层；以及
通过各向同性蚀刻工艺去除所述缓冲氧化物层。
4.根据权利要求1所述的方法，其中：
所述缓冲绝缘层包括覆盖所述半导体衬底的顶表面的第一缓冲绝缘层和位于所述第一缓冲绝缘层上的第二缓冲绝缘层，并且
所述第二缓冲绝缘层包括相对于所述第一缓冲绝缘层具有蚀刻选择性的材料。
5.根据权利要求1所述的方法，其中，每个所述掩埋接触图案具有平坦的底表面和垂直于所述底表面的侧表面。
6.根据权利要求5所述的方法，其中，对于每个所述掩埋接触图案，所述有源部分的相应的部分接触所述掩埋接触图案的所述底表面和所述掩埋接触图案的侧表面。
7.根据权利要求5所述的方法，其中，每个所述掩埋接触图案的所述底表面位于低于所述半导体衬底的顶表面的竖直高度处。
8.根据权利要求1所述的方法，所述方法还包括：在形成所述缓冲绝缘层之前，在所述半导体衬底中形成器件隔离层以限定所述有源部分，
其中，形成所述间隙区域包括：
使所述器件隔离层的一部分凹陷；以及
使暴露的所述有源部分的一部分凹陷。
9.根据权利要求1所述的方法，其中，每个所述掩埋接触图案具有位于比所述位线结构的顶表面低的竖直高度处的顶表面。
10.根据权利要求1所述的方法，其中，每个所述掩埋接触图案在与所述第一方向交叉的第二方向上的宽度等于或小于相邻的所述位线结构之间的相邻的位线间隔物在所述第二方向上的距离。
11.根据权利要求1所述的方法，所述方法还包括：在形成所述接触区域之后，各向同性地蚀刻所述围栏图案的侧表面以减小所述围栏图案的宽度。
12.根据权利要求1所述的方法，其中，所述围栏图案包括氮化硅。
13.根据权利要求1所述的方法，所述方法还包括：在形成所述掩埋接触图案之后，形成连接到所述掩埋接触图案的定位焊盘，
其中，每个所述定位焊盘包括：下部，所述下部设置在对应的所述接触区域中并且连接到所述掩埋接触图案；以及上部，所述上部从所述下部延伸并且位于对应的所述位线结构上。
14.一种制造半导体存储器件的方法，所述方法包括：
在包括有源部分的半导体衬底中形成字线结构，所述字线结构与所述有源部分交叉并且在第一方向上延伸；
形成缓冲绝缘层以覆盖所述半导体衬底的顶表面和所述字线结构的顶表面；
在所述缓冲绝缘层上形成在与所述第一方向交叉的第二方向上延伸的位线结构；
在每个所述位线结构的侧表面上形成位线间隔物；
将所述缓冲绝缘层图案化以形成间隙区域，所述间隙区域在所述第二方向上延伸并且设置在所述位线结构之间以暴露所述有源部分的一部分；
形成保护氧化物层以覆盖所述有源部分的通过所述间隙区域暴露的所述一部分；
形成模制层以填充所述间隙区域；
使用在所述第一方向上延伸的掩模图案将所述模制层图案化，以在所述间隙区域中形成在所述第二方向上彼此间隔开的模制图案；
使所述模制图案的表面氧化以形成缓冲氧化物层；
去除所述缓冲氧化物层；
在所述模制图案之间形成围栏图案；
在形成所述围栏图案之后，去除所述模制图案以形成暴露所述保护氧化物层的接触区域；
去除所述保护氧化物层以暴露所述有源部分的所述一部分；以及
在所述接触区域中形成掩埋接触图案，所述掩埋接触图案接触所述有源部分的所述一部分。
15.根据权利要求14所述的方法，其中：
每个所述字线结构包括字线、位于所述字线上的栅极覆盖图案以及位于所述半导体衬底与所述字线之间的栅极绝缘图案，并且
形成所述间隙区域包括：各向异性地蚀刻所述有源部分的所述一部分，使得所述有源部分的所述一部分的顶表面位于低于所述栅极覆盖图案的顶表面的竖直高度处。
16.根据权利要求15所述的方法，其中，每个所述掩埋接触图案包括下部，所述下部接触所述字线结构的所述栅极覆盖图案中的两个栅极覆盖图案的侧表面的一部分，所述两个栅极覆盖图案是在所述第二方向上相邻的栅极覆盖图案。
17.根据权利要求15所述的方法，其中，所述围栏图案的宽度小于所述栅极覆盖图案的宽度。
18.根据权利要求14所述的方法，所述方法还包括：在形成所述接触区域之后，各向同性地蚀刻所述围栏图案的侧表面以减小所述围栏图案的宽度。
19.根据权利要求14所述的方法，其中，每个所述掩埋接触图案的底表面是平坦的并且具有四边形形状。
20.根据权利要求14所述的方法，其中，所述模制层包括未掺杂的多晶硅。
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