TWI595634B - 半導體記憶裝置 - Google Patents

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TWI595634B
TWI595634B TW105128551A TW105128551A TWI595634B TW I595634 B TWI595634 B TW I595634B TW 105128551 A TW105128551 A TW 105128551A TW 105128551 A TW105128551 A TW 105128551A TW I595634 B TWI595634 B TW I595634B
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加藤竜也
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Description

半導體記憶裝置
本發明之實施形態係關於半導體記憶裝置。
先前以來，NAND快閃記憶體係藉由平面構造之微細化使積體度增加，且降低位元成本。然而，因伴隨微細化，寫入/抹除窗口縮小，且可蓄積於各記憶胞之電子數減少，故平面構造之微細化越來越接近極限。因此，近年來，提案有沿上下方向積層記憶胞之技術。然而，此種積層型之記憶裝置之課題在於動作之可靠性。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-182949號公報
本發明之實施形態之目的在於提供動作可靠性較高之半導體記憶裝置。
實施形態之半導體記憶裝置具備：複數條半導體柱，其於第1方向延伸，且沿與上述第1方向交叉之第2方向排列；2條配線，其於與上述第1方向及上述第2方向交叉之第3方向上，設置於上述複數條半導體柱之兩側，且於上述第2方向延伸；及電極膜，其配置於各上述 半導體柱與各上述配線之間。上述2條配線可相互獨立驅動。
1‧‧‧半導體記憶裝置
10‧‧‧矽基板
20‧‧‧積層體
21‧‧‧下部選擇閘極配線層
21a‧‧‧下部選擇閘極線
21b‧‧‧連結構件
21c‧‧‧梳狀構件
21e‧‧‧環狀構件
22‧‧‧字線配線層
22a‧‧‧字線
22b‧‧‧連結部分
22c‧‧‧梳狀構件
22d‧‧‧導電構件
22e‧‧‧環狀構件
23‧‧‧上部選擇閘極配線層
23a‧‧‧上部選擇閘極線
23b‧‧‧連結構件
23c‧‧‧導電構件
23e‧‧‧環狀構件
26‧‧‧矽柱
27‧‧‧位元線插塞
28‧‧‧位元線
29‧‧‧浮動閘極電極膜
30‧‧‧層間絕緣膜
31‧‧‧層間絕緣膜
32‧‧‧絕緣構件
33‧‧‧絕緣構件
36‧‧‧通道絕緣膜
37‧‧‧區塊絕緣膜
37a‧‧‧高介電率層
37b‧‧‧矽氧化層
37c‧‧‧高介電率層
41‧‧‧觸點
42‧‧‧中間配線
43‧‧‧通道
44‧‧‧上層配線
45‧‧‧觸點
46‧‧‧中間配線
47‧‧‧上層配線
48‧‧‧通道
49‧‧‧上層配線
51‧‧‧犧牲膜
52‧‧‧硬遮罩膜
53‧‧‧碳膜
54‧‧‧反射防止膜
55‧‧‧阻劑圖案
55a‧‧‧開口部
57‧‧‧凹部
58‧‧‧矽構件
59‧‧‧罩體氧化膜
61‧‧‧硬遮罩膜
62‧‧‧碳膜
63‧‧‧反射防止膜
64‧‧‧阻劑圖案
64a‧‧‧開口部
66‧‧‧碳膜
67‧‧‧反射防止膜
68‧‧‧阻劑圖案
68a‧‧‧開口部
71‧‧‧凹部
MT‧‧‧記憶體溝槽
MTx‧‧‧溝槽
MTy‧‧‧溝槽
Rc‧‧‧周邊電路區域
Rd‧‧‧配線引出區域
Rm‧‧‧記憶體區域
ST‧‧‧狹縫
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係顯示第1實施形態之半導體記憶裝置之立體圖。
圖2係顯示第1實施形態之半導體記憶裝置之俯視圖。
圖3係顯示第1實施形態之半導體記憶裝置之剖視圖。
圖4係顯示第1實施形態之半導體記憶裝置之示意性電路圖。
圖5(a)及圖5(b)係顯示第1實施形態之半導體記憶裝置之一部分放大剖視圖。
圖6係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖7係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖8係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖9係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖10係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖11係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖12係顯示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖13係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖14係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖15係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖16係顯示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖17係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖18係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖19係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖20係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖21係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖22係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖23係顯示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖24係顯示第2實施形態之半導體記憶裝置之俯視圖。
圖25係顯示第2實施形態之半導體記憶裝置之示意性電路圖。
圖26係顯示第3實施形態之半導體記憶裝置之俯視圖。
圖27係顯示第3實施形態之半導體記憶裝置之示意性電路圖。
圖28係顯示第4實施形態之半導體記憶裝置之立體圖。
圖29係顯示第4實施形態之半導體記憶裝置之俯視圖。
圖30係顯示第4實施形態之半導體記憶裝置之示意性電路圖。
(第1實施形態)
首先，說明第1實施形態。
圖1係顯示本實施形態之半導體記憶裝置之立體圖。
圖2係顯示本實施形態之半導體記憶裝置之俯視圖。
圖3係顯示本實施形態之半導體記憶裝置之剖視圖。
圖4係顯示本實施形態之半導體記憶裝置之示意性電路圖。
圖5A及圖5B係顯示本實施形態之半導體記憶裝置之一部分放大剖視圖。
另，因圖1~圖4係顯示裝置之概略之圖，故僅示意性描畫一部分之構件，省略其以外之構件。於圖4中，以虛線顯示下述之上部選擇閘極配線層23之導電構件23c，且以實線顯示字線配線層22之梳狀構件22c。
首先，說明本實施形態之半導體記憶裝置之概略構成。
如圖1~圖4所示，於本實施形態之半導體記憶裝置1中，設置有矽基板10。以下，為便於說明，於本說明書中採用XYZ正交座標系。將相對於矽基板10之上表面平行且彼此正交之2方向設為「X方向」及「Y方向」，且將相對於上表面垂直之方向設為「Z方向」。
於半導體記憶裝置1中，設定有記憶體區域Rm、配線引出區域Rd及周邊電路區域Rc。於記憶體區域Rm中，三維配置有複數個記憶胞。配線引出區域Rd係配置於記憶體區域Rm之X方向兩側。周邊電路區域Rc係配置於記憶體區域Rm及配線引出區域Rd之周圍。於周邊電路區域Rc形成有周邊電路，對記憶胞輸出入信號，藉此使記憶胞動作。配線引出區域Rd係用以將沿X方向延伸之各配線自記憶胞區域Rm引出，且連接於周邊電路之區域。
於矽基板10上，介隔層間絕緣膜31相互隔離地積層有例如1層之下部選擇閘極配線層21、複數層之字線配線層22、1層以上例如2層之 上部選擇閘極配線層23，而構成積層體20。於記憶體區域Rm中，配置有積層體20之全部的層。於配線引出區域Rd中，積層體20之形狀為階梯狀，且越下段越被引出至外側。即，於下部選擇閘極配線層21之X方向兩端部之正上區域，未配置字線配線層22及上部選擇閘極配線層23，於某字線配線層22之X方向兩端部之正上區域，未配置較其更上段之字線配線層22及上部選擇閘極配線層23，於最上段之字線配線層22之X方向兩端部之正上區域，未配置上部選擇閘極配線層23。
於積層體20形成有沿X方向往復且整體於Y方向延伸之蜿蜒狀記憶體溝槽MT。即，於記憶體溝槽MT中，於X方向延伸之MTx與於Y方向延伸之MTy交替連結。記憶體溝槽MT係於Z方向貫通積層體20，且到達矽基板10。於記憶體溝槽MT中於X方向延伸之部分MTx內，複數條矽柱26沿X方向排列成1行。各矽柱26之形狀係於Z方向延伸之四角柱形。矽柱26之下端係連接於矽基板10。於記憶體區域Rm整體中，矽柱26係沿X方向及Y方向排列成矩陣狀。於記憶體溝槽MT內之矽柱26之間，設置有例如包含矽氧化物之絕緣構件32。於記憶體溝槽MT中於Y方向延伸之部分MTy內，未配置矽柱26，而藉由絕緣構件32嵌入。
又，於積層體20亦形成有於X方向延伸之短條狀之狹縫ST。狹縫ST係於Z方向貫通積層體20，且到達矽基板10。於狹縫ST內，嵌入有例如包含矽氧化物之絕緣構件33。狹縫ST之一端部係連接於記憶體溝槽MT之部分MTy。又，包含該一端部之狹縫ST之大部分係被蜿蜒狀之記憶體溝槽MT三面包圍，與部分MTx隔離。藉此，上部選擇閘極配線層23中由記憶體溝槽MT與狹縫ST夾著之部分為於X方向延伸之上部選擇閘極線23a。關於字線配線層22及下部選擇閘極配線層21亦同樣，由記憶體溝槽MT與狹縫ST夾著之部分分別為字線22a及下部選擇閘極線21a。因此，於矽柱26之Y方向兩側，配置有下部選擇閘 極線21a、字線22a及上部選擇閘極線23a。
狹縫ST之另一端部係自蜿蜒狀之記憶體溝槽MT於X方向延伸出，且以切斷上部選擇閘極配線層23之處為終端。藉此，上部選擇閘極配線層23係藉由記憶體溝槽MT及狹縫ST，自Z方向而視被切斷成C字狀之導電構件23c。於各導電構件23c中，於X方向延伸之2條上部選擇閘極線23a、與連接該2條上部選擇閘極線23a之端部彼此之連結構件23b係一體設置。C字狀之導電構件23c係自X方向之兩側配置成嵌套狀。即，於某導電構件23c之2條之上部選擇閘極線23a間，各配置有1條配置於X方向之相反側之另2個導電構件23c之上部選擇閘極線23a。
另一方面，狹縫ST係於區塊之邊界，切斷字線配線層22及下部選擇閘極配線層21，而於區塊內，未切斷字線配線層22及下部選擇閘極配線層21。因此，於各區塊內，字線配線層22係藉由記憶體溝槽MT及狹縫ST，而被切斷成2個梳狀構件22c。於各梳狀構件22c中，設置有於Y方向延伸之1條連結部分22b，自連結部分22b延伸出於X方向延伸之複數條字線22a。2個梳狀構件22c係配置成自X方向之兩側彼此對向之嵌套狀，一者之梳狀構件22c之2條字線22a、與另一者之梳狀構件22c之2條字線22a係沿Y方向交替排列。於1個梳狀構件22c之2條字線22a間，配置有狹縫ST，於屬於2個梳狀構件22c之2條字線22a間，配置有記憶體溝槽MT。下部選擇閘極配線層21亦同樣。即，下部選擇閘極配線層21係被切斷成2個梳狀構件21c，於各梳狀構件21c設置有於Y方向延伸之1條連結部分22b與於X方向延伸之多條下部選擇閘極線21a。
其次，說明記憶體區域Rm。
於矽柱26上設置有位元線插塞27，於其上設置有於Y方向延伸之複數條位元線28。於沿Y方向排列成1行之矽柱26上，配置有2條位元 線28，且各位元線28係經由位元線插塞27，而與間隔1條之矽柱26連接。藉此，於Y方向鄰接之2條矽柱26係連接於彼此不同之位元線28。位元線28例如連接於周邊電路之感測放大器。於積層體20上，例如設置有包含矽氧化物之層間絕緣膜30，位元線插塞27及位元線28被嵌入層間絕緣膜30內。另，於圖1中，為便於圖示，利用直線表示位元線插塞27及位元線28。又，於圖2中，省略了位元線插塞27及位元線28。
於各矽柱26與各字線22a之間，設置有浮動閘極電極膜29。浮動閘極電極膜29係蓄積電荷之導電性構件，例如藉由多晶矽(Si)而形成。
如圖5A及圖5B所示，於矽柱26與浮動閘極電極膜29之間設置有通道絕緣膜36。通道絕緣膜36係當被施加半導體記憶裝置1之驅動電壓範圍內之特定電壓則流通通道電流之膜，例如為單層之矽氧化膜、或包含矽氧化層、矽氮化層及矽氧化層之三層膜。
又，於浮動閘極電極膜29之字線22a側之側面上、浮動閘極電極膜29之上表面上及下表面上，設置有包含矽氮化物(SiN)、鉿氧化物(HfO2)或鋁氧化物(Al2O3)等高介電率材料之高介電率層37a。於高介電率層37a亦可含有釕(Ru)或鈦(Ti)等金屬。YZ剖面之高介電率層37a之形狀為包含浮動閘極電極膜29之C字狀。
另一方面，於字線22a之浮動閘極電極膜29側之側面上、字線22a之上表面上及下表面上，形成有包含高介電率材料之高介電率層37c，於其上形成有包含矽氧化物(SiO2)之矽氧化層37b。YZ剖面之矽氧化層37b及高介電率層37c之形狀係包圍字線22a之C字狀。
藉此，於浮動閘極電極膜29與字線22a之間，依序積層有高介電率層37a、矽氧化層37b及高介電率層37c。藉由高介電率層37a、矽氧化層37b及高介電率層37c，而構成區塊絕緣膜37。區塊絕緣膜37係即 便被施加半導體記憶裝置1之驅動電壓範圍內之電壓，亦不實質性流通電流之膜。
於半導體記憶裝置1中，於矽柱26與字線22a之每個交叉部分，形成包含1個浮動閘極電極膜29之電晶體，其作為記憶胞而發揮功能。又，於位元線28與矽基板10之間，連接將複數個記憶胞串聯連接而成之NAND串。
其次，說明配線引出區域Rd。
如圖2所示，於上部選擇閘極配線層23之各導電構件23c之連結構件23b上，設置有觸點41，且於觸點41上設置有中間配線42。自Z方向來看，中間配線42係針對每個連結構件23b配置於連結構件23b之內部。於中間配線42上設置有通道43，且於通道43上設置有於X方向延伸之上層配線44。藉此，各導電構件23c係經由觸點41、中間配線42及通道43而連接於上層配線44。
於各字線配線層22之各梳狀構件22c之連結構件22b上，設置有觸點45，於一部分之觸點45上設置有中間配線46，於中間配線46上設置有於X方向延伸之上層配線47。藉此，各梳狀構件22c係經由觸點45及中間配線46而連接於上層配線47。關於下部選擇閘極配線層21亦同樣，各梳狀構件21c經由觸點(未圖示)及中間配線(未圖示)而連接於上層配線(未圖示)。
如上所述，因積層體20之X方向兩端部之形狀為階梯狀，故與連接於上部選擇閘極配線層23之觸點41相比，連接於字線配線層22之觸點45位於外側，即遠離記憶體區域Rm之側。於字線配線層22之間，連接於越下層之字線配線層22之觸點45越位於外側。連接於下部選擇閘極配線層21之觸點，較觸點45位於更外側。換言之，某2層之字線配線層22中，連接於上層之字線配線層22之連結構件22b之觸點45、與最接近該觸點45之矽柱26之間之距離，短於連接於下層之字線配線 層22之連結構件22b之觸點45、與最接近該觸點45之矽柱26之間之距離。
字線22a與矽柱26之位置關係、及字線22a彼此之連接關係可例如以下述方式表現。下部選擇閘極線21a亦同樣。
即，將n設為0以上之整數時，於沿Y方向數第(4n+1)條字線22a與第(4n+2)條字線22a之間、及第(4n+3)條字線22a與第(4n+4)條字線22a之間，分別將複數條矽柱26沿X方向排列成1行。矽柱26未配置於第(4n+2)條字線22a與第(4n+3)條字線22a之間。又，於矽柱26與字線22a之間，配置有浮動閘極電極膜29。且，第(4n+1)條字線22a與第(4n+4)條字線22a係藉由於Y方向延伸之第1連結構件22b而彼此連接，第(4n+2)條字線22a與第(4n+3)條字線22a係藉由於Y方向延伸之第2連結構件22b而彼此連接。因此，包含第(4n+1)條字線22a及第(4n+4)條字線22a之第1梳狀構件22c(第1配線群)、與包含第(4n+2)條字線22a及第(4n+3)條字線22a之第2梳狀構件22c(第2配線群)可彼此獨立驅動。因此，配置於某矽柱26之Y方向兩側之字線22a可彼此獨立驅動。
又，上部選擇閘極線23a彼此之連接關係可例如以下述方式表現。
沿Y方向開始數，第(8n+1)條上部選擇閘極線23a與第(8n+4)條上部選擇閘極線23a係藉由連結構件23b而彼此連接，且構成第1之C字狀之導電構件23c。第(8n+3)條上部選擇閘極線23a與第(8n+6)條上部選擇閘極線23a係藉由連結構件23b而彼此連接，構成第2之C字狀之導電構件23c。第(8n+5)條上部選擇閘極線23a與第(8n+8)條上部選擇閘極線23a係藉由連結構件23b而彼此連接，構成第3之C字狀之導電構件23c。第(8n+7)條上部選擇閘極線23a與第(8n+10)條上部選擇閘極線23a係藉由連結構件23b而彼此連接，構成第4之C字狀之導電構件23c。且，第1~第4之導電構件23c可彼此獨立驅動。
其次，說明本實施形態之半導體記憶裝置之製造方法。
圖6~圖11、圖13~圖15、圖17~圖23係顯示本實施形態之半導體記憶裝置之製造方法之立體圖。
圖12係顯示本實施形態之半導體記憶裝置之製造方法之剖視圖。
圖16係顯示本實施形態之半導體記憶裝置之製造方法之剖視圖。
首先，如圖3所示，準備矽基板10。
其次，如圖6所示，藉由例如CVD(Chemical Vapor Deposition：化學氣相沈積)法而使包含矽氧化物之層間絕緣膜31及包含矽氮化物之犧牲膜51交替成膜，形成積層體20。其次，藉由以TEOS(Tetra Ethyl Ortho Silicate：Si(OC2H5)4：矽酸四乙酯)為原料之CVD法，而形成包含矽氧化物之硬遮罩膜52。
其次，如圖7所示，於硬遮罩膜52上形成碳膜53及反射防止膜54，且於其上塗佈阻劑膜。其次，藉由微影法將阻劑膜圖案化，形成阻劑圖案55。於阻劑圖案55中，形成於X方向往復且整體於Y方向延伸之蜿蜒狀之開口部55a。另，於圖7中顯示開口部55a中於X方向延伸之部分。
其次，如圖8所示，藉由實施RIE(Reactive Ion Etching：反應性離子蝕刻)等之異向性蝕刻，而使阻劑圖案55之圖案轉印至硬遮罩膜52。其次，藉由將硬遮罩膜52作為遮罩實施RIE，而去除配置於積層體20之開口部55a之正下區域之部分，形成記憶體溝槽MT。其次，實施濕處理，去除沈積物。另，於該階段中，硬遮罩膜52仍殘留。
其次，如圖9所示，經由記憶體溝槽MT，實施例如使用熱磷酸之濕蝕刻，而使露出於記憶體溝槽MT之側面之犧牲膜51凹陷，於記憶體溝槽MT之側面形成凹部57。凹部57係形成為包圍記憶體溝槽MT之 環狀。又，複數段凹部57沿Z方向排列。其次，藉由進行氧化處理，氧化露出於凹部57之背面之犧牲膜51，形成罩體氧化膜59(參照圖12)。
其次，如圖10所示，藉由使包含金屬之高介電率材料堆積，而於記憶體溝槽MT之內表面上形成高介電率層37a。其次，藉由使矽堆積，而於高介電率層37a上形成矽膜。其次，藉由實施使用TMY(膽鹼水溶液)之濕蝕刻或CDE(chemical dry etching：化學乾蝕刻)等之等向性蝕刻，使矽膜及高介電率層37a凹陷，去除堆積於矽膜及高介電率層37a之凹部57之外部之部分，而殘留於凹部57之內部。藉此，於凹部57之內表面上形成高介電率層37a，且於凹部57內形成包含矽之浮動閘極電極膜29。
其次，如圖11所示，例如藉由ALD(Atomic Layer Deposition：原子層堆積)法，於記憶體溝槽MT之內表面上堆積矽氧化物，形成通道絕緣膜36(參照圖5B)。其次，於記憶體溝槽MT之內表面上形成罩體矽膜。其次，藉由RIE法，去除堆積於記憶體溝槽MT之底面上之罩體矽膜及通道絕緣膜36，使矽基板10(參照圖3)露出。其次，使矽堆積於記憶體溝槽MT內，且嵌入主體矽膜。主體矽膜係與矽基板10接觸。其次，實施用以使矽結晶化之熱處理。藉由結晶化之罩體矽膜及主體矽膜，而形成矽構件58。矽構件58係覆蓋積層體20及硬遮罩膜52，且填充記憶體溝槽MT內。
圖12係顯示該階段之構造之部分剖視圖。
如圖12所示，於包含矽氧化物之層間絕緣膜31與包含矽氮化物之犧牲膜51交替積層之積層體20中，形成有記憶體溝槽MT，且於記憶體溝槽MT之內側面形成有犧牲膜51後退之凹部57。於凹部57之背面上形成有罩體氧化膜59，於凹部57之內表面上形成有高介電率層37a。於凹部57之內部嵌入有包含多晶矽之浮動閘極電極膜29。又， 於記憶體溝槽MT之側面上，以覆蓋層間絕緣膜31及浮動閘極電極膜29之方式，形成有通道絕緣膜36。且，於記憶體溝槽MT內，嵌入有矽構件58。
其次，如圖13所示，蝕刻矽構件58之上表面，使硬遮罩膜52露出。藉此，矽構件58僅殘留於記憶體溝槽MT內。
其次，如圖14所示，藉由以TEOS為原料之CVD法，於整面形成包含矽氧化物之硬遮罩膜61。其次，形成碳膜62及反射防止膜63。其次，藉由將阻劑膜成膜，且利用微影法圖案化，而形成阻劑圖案64。於阻劑圖案64，形成於Y方向延伸之線段與間隔區狀之開口部64a。自Z方向而視，開口部64a係形成於記憶體溝槽MT中於Y方向延伸之部分MTy之整體之正上區域、及橫跨於X方向延伸之部分MTx之區域。
其次，如圖15所示，藉由以阻劑圖案64為遮罩實施RIE，而使阻劑圖案64之圖案轉印至硬遮罩膜61。其次，藉由以硬遮罩膜61及硬遮罩膜52為遮罩實施RIE，而選擇性去除嵌入記憶體溝槽MT內之矽構件58及通道絕緣膜36，於X方向上將其等切斷。將該處理稱為「AA加工」。
圖16係顯示該階段之構成之剖視圖。
如圖16所示，AA加工之結果，矽構件58被切斷成複數條矽柱26。矽柱26係於各部分MTx內沿X方向排列成一行，且於記憶體區域Rm整體中，沿X方向及Y方向排列成矩陣狀。此外，通道絕緣膜36亦於各矽柱26被切斷。於去除矽構件58後之空間，露出浮動閘極電極膜29。
其次，如圖17所示，藉由經由記憶體溝槽MT進行濕蝕刻或CDE等之等向性蝕刻，而選擇性去除嵌入凹部57內之控制閘極電極29及高介電率層37a(參照圖16)。藉此，浮動閘極電極膜29及高介電率層37a 於各矽柱26被切斷。
其次，如圖18所示，藉由CVD法或塗佈法等，使矽氧化物堆積於整面。藉此，以嵌入矽柱26間之間隙之方式，形成絕緣構件32。
其次，如圖19所示，藉由以矽柱26為止擋層實施蝕刻，而使矽柱26之上表面及硬遮罩膜52之上表面露出。
其次，如圖20所示，於積層體20及硬遮罩膜52上，形成碳膜66、反射防止膜67及阻劑圖案68。藉由微影法，而於阻劑圖案68形成複數條以X方向為長度方向之短條狀之開口部68a。各開口部68a係以其長度方向之一端部連接於記憶體溝槽MT之於Y方向延伸之部分MTy之方式配置。
其次，如圖21所示，藉由以阻劑圖案68為遮罩實施RIE，而形成複數條貫通積層體20之狹縫ST。於各狹縫ST之連接於記憶體溝槽MT之端面，露出包含矽氧化物之絕緣構件32。於其以外之側面，露出包含矽氧化物之層間絕緣膜31及包含矽氮化物之犧牲膜51。
其次，如圖22所示，藉由以罩體氧化膜59(參照圖12)為蝕刻止擋層，實施例如熱磷酸之濕蝕刻，而經由狹縫ST去除犧牲膜51。此時，包含矽氧化物之層間絕緣膜31及絕緣構件32未被實質性蝕刻。藉此，於去除犧牲膜51後之空間，形成凹部71。於凹部71之背面，露出罩體氧化膜59。其次，去除罩體氧化膜59。
其次，如圖23以及圖5A及圖5B所示，例如藉由ALD法堆積矽氧化物，於狹縫ST及凹部71之內表面上形成矽氧化層37b。其次，堆積矽氮化物(SiN)、鉿氧化物(HfO2)或鋁氧化物(Al2O3)等之高介電率材料，於矽氧化層37b上形成高介電率層37c。其次，藉由例如利用CVD法堆積鈦氮化物，而於高介電率層37c上形成障壁金屬層。其次，藉由例如利用CVD法堆積鎢(W)，而形成鎢膜。鎢膜係以嵌入凹部71內之整體之方式成膜。其次，藉由例如RIE法，而去除鎢膜及障壁金屬 層中堆積於凹部71之外部之部分，使其殘留於凹部71內。
藉此，如圖23、圖1~圖3所示，藉由配置於凹部71內之障壁金屬層及鎢膜，而形成各配線層。即，於最上段及自上數起第2段之凹部71內形成上部選擇閘極配線層23，且於最下段之凹部71內形成下部選擇閘極配線層21之梳狀構件21c，並於其以外之凹部71內形成字線配線層22之梳狀構件22c。
其次，如圖1~圖3所示，藉由堆積矽氧化物，實施以矽柱26為止擋層之CMP(Chemical Mechanically Polishing：化學機械研磨)，而於狹縫ST內嵌入絕緣構件33。其次，沿Y方向切斷上部選擇閘極線23，且切成複數個C字狀之導電構件23c。其次，將積層體20之X方向兩端部加工成階梯狀，使上部選擇閘極配線層23之連結構件23b、字線配線層22之連結構件22b、下部選擇閘極配線層21之連結構件21b露出。其次，例如堆積矽氧化物，形成嵌入積層體20整體之層間絕緣膜30，且形成觸點41及45、中間配線42及46、通道43、位元線插塞27、上層配線44及47、位元線28。如此，製造本實施形態之半導體記憶裝置1。
其次，說明本實施形態之效果。
於本實施形態之半導體記憶裝置1中，因可彼此獨立而驅動夾著矽柱26之2條字線22a，故可於共有1條矽柱26之2個記憶胞中之一記憶胞之寫入動作時，抑制對另一記憶胞之誤寫入。
例如，可藉由於Z方向之位置相同、且夾著1條矽柱26之第1及第2字線22a中，於第1字線對矽柱26施加正極之寫入電壓，而對配置於第1字線22a與矽柱26之間之第1浮動閘極電極膜29注入電子，而於第1記憶胞寫入資料。該情形時，藉由於第2字線22a施加較寫入電壓更低之電壓，或預先設為浮動狀態，進而預先斷開第2字線側之上部選擇閘極，而可抑制電子注入第2浮動閘極電極膜29，且抑制第2記憶胞被 誤寫入。如此，根據本實施形態，可實現動作可靠性高之半導體記憶裝置。
與此相對，假設，若對第1及第2字線22a施加相同寫入電壓，則第1記憶胞之動作與第2記憶胞之動作僅藉由施加於上部選擇閘極線23a之電壓來區別。即，共有相同矽柱26之2條NAND串中，僅藉由導通欲進行寫入之NAND串之上部選擇閘極，斷開另一者之NAND串之上部選擇閘極，將另一者之NAND串設為增壓狀態，來控制寫入/非寫入之動作。因此，被導入矽柱26內之電子會有被注入第2浮動閘極電極膜29之情形。其結果，有伴隨對第1記憶胞之寫入動作，而產生對第2記憶胞錯誤寫入之虞。
(第2實施形態)
其次，說明第2實施形態。
圖24係顯示本實施形態之半導體記憶裝置之俯視圖。
圖25係顯示本實施形態之半導體記憶裝置之示意性電路圖。
如圖24所示，本實施形態之半導體記憶裝置2與上述之第1實施形態之半導體記憶裝置1(參照圖2)比較，其不同點在於狹縫ST切斷記憶體溝槽MT中於Y方向延伸之部分MTy，且於各上部選擇閘極線23a切斷上部選擇閘極配線層23。即，未於上部選擇閘極配線層23設置連結構件23b。另，狹縫ST係未切斷字線配線層22之連結構件22b及下部選擇閘極配線層21之連結構件21b。
藉此，如圖25所示，上部選擇閘極線23a彼此分離。因此，於半導體記憶裝置2中，可逐條獨立驅動上部選擇閘極線23a。
本實施形態中之上述以外之構成、製造方法、動作及效果，係與上述之第1實施形態同樣。
(第3實施形態)
其次，說明第3實施形態。
圖26係顯示本實施形態之半導體記憶裝置之俯視圖。
圖27係顯示本實施形態之半導體記憶裝置之示意性電路圖。
如圖26所示，本實施形態之半導體記憶裝置3與上述第1實施形態之半導體記憶裝置1(參照圖2)比較，其不同點在於狹縫ST較長。狹縫ST之長度方向之一端係與第1實施形態同樣，連接於記憶體溝槽MT之部分MTy。另一方面，與第1實施形態不同，狹縫ST延伸至積層體20之外緣，切斷上部選擇閘極配線層23、字線配線層22及下部選擇閘極配線層21。
因此，字線配線層22與上部選擇閘極配線層23同樣，並非一對梳狀構件，而是被分割成複數個C字狀之導電構件22d。於各導電構件22d設置有2條字線22a。於導電構件22d上設置有通道48，於通道48上設置有於Y方向延伸之上層配線49。且，複數個導電構件22d係經由通道48而共通連接於上層配線49。下部選擇閘極配線層21亦同樣。
因此，如圖27所示，字線配線層22之電性連接關係與第1實施形態(參照圖4)同樣。惟於本實施形態中，於各導電構件22d中藉由連結構件22b繫住2條字線22a，且藉由上層配線49連接有導電構件22d彼此。
本實施形態中字線22a彼此之連接關係可例如以下述方式表現。下部選擇閘極線21a亦同樣。
即，將n設為0以上整數時，第(8n+1)條字線22a與第(8n+4)條字線22a藉由第1連結構件22b一體連接，第(8n+3)條字線22a與第(8n+6)條字線22a藉由第2連結構件22b一體連接，第(8n+5)條字線22a與第(8n+8)條字線22a藉由第3連結構件22b一體連接，第(8n+7)條字線22a與第(8n+10)條字線22a藉由第4連結構件22b一體連接。且，第一連結構件22b與第3連結構件22b經由通道48而連接於第1上層配線49，第2連結構件22b與第4連結構件22b經由通道48而連接於第2上層配線49。
根據本實施形態，因可以接近線段與間隔區之形狀形成狹縫ST，故用以形成狹縫ST之微影技術(參照圖20)容易進行。
本實施形態中之上述以外之構成、製造方法、動作及效果係與上述第1實施形態同樣。
(第4實施形態)
其次，說明第4實施形態。
圖28係顯示本實施形態之半導體記憶裝置之立體圖。
圖29係顯示本實施形態之半導體記憶裝置之俯視圖。
圖30係顯示本實施形態之半導體記憶裝置之示意性電路圖。
如圖28及圖29所示，於本實施形態之半導體記憶裝置4中，記憶體溝槽MT並非蜿蜒狀，而是以於X方向延伸之線段與間隔區狀形成。又，與第1實施形態之半導體記憶裝置1(參照圖2)比較，狹縫ST較短，且狹縫ST之X方向兩端部未切斷上部選擇閘極配線層23、字線配線層22及下部選擇閘極配線層21。
其結果，如圖29及圖30所示，上部選擇閘極配線層23、字線配線層22及下部選擇閘極配線層21係分別被包圍狹縫ST之環狀構件23e、22e及21e切斷。於環狀構件23e中，於X方向延伸之2條上部選擇閘極線23a之兩端部藉由2個連結構件23b連接。同樣，於環狀構件22e中，於X方向延伸之2條字線22a之兩端部藉由2個連結構件22b連接，於環狀構件21e中，於X方向延伸之2條下部選擇閘極線21a之兩端部藉由2個連結構件21b連接。且，於鄰接之2個環狀構件23e之間，配置有矽柱26。
且，環狀構件23e彼此未相互連接，可獨立驅動。另一方面，環狀構件22e係與間隔1條之共通之上層配線49連接。即，連接於第1上層配線49之環狀構件22e、與連接於第2上層配線49之環狀構件22e係沿Y方向交替排列。環狀構件21e亦與環狀構件22e同樣。藉此，可相 互獨立驅動夾著某矽柱26之2條字線22a。
本實施形態之字線22a彼此之連接關係可例如以下述方式表現。下部選擇閘極線21a亦同樣。
即，將n設為0以上整數時，第(8n+2)條字線22a及第(8n+3)條字線22a係第1環狀構件22e之一部分，第(8n+4)條字線22a及第(8n+5)條字線22a係第2環狀構件22e之一部分，第(8n+6)條字線22a及第(8n+7)條字線22a係第3環狀構件22e之一部分，第(8n+8)條字線22a及第(8n+9)條字線22a係第4環狀構件22e之一部分。且，第1環狀構件22e係經由第2上層配線49而連接於第3環狀構件22e，第2環狀構件22e係經由第2上層配線49而連接於第4環狀構件22e。
根據本實施形態，因可以線段與間隔區狀而非蜿蜒狀形成記憶體溝槽MT，故用以形成記憶體溝槽MT之微影技術(參照圖7)容易進行。
本實施形態中之上述以外之構成、製造方法、動作及效果係與上述之第1實施形態同樣。
根據以上說明之實施形態，可實現動作之可靠性較高之半導體記憶裝置。
以上已說明本發明之數個實施形態，但該等實施形態係作為示例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態係可以其他多種形態予以實施，在未脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變形皆含於發明之範圍及主旨，且含於申請專利範圍之發明及其等價物之範圍內。
1‧‧‧半導體記憶裝置
22a‧‧‧字線
22b‧‧‧連結部分
22c‧‧‧梳狀構件
23‧‧‧上部選擇閘極配線層
23a‧‧‧上部選擇閘極線
23b‧‧‧連結構件
26‧‧‧矽柱
27‧‧‧位元線插塞
28‧‧‧位元線
29‧‧‧浮動閘極電極膜
32‧‧‧絕緣構件
MT‧‧‧記憶體溝槽
MTx‧‧‧溝槽
MTy‧‧‧溝槽
ST‧‧‧狹縫

Claims (2)

  1. 一種半導體記憶裝置，其包含：第1半導體柱，其於從基板遠離之第1方向延伸；第2半導體柱，其與上述第1半導體柱沿交叉於上述第1方向之第2方向配置，且於上述第1方向延伸；第1記憶胞，其設置於上述第1半導體柱之側面，且包含於相對上述第1方向及上述第2方向交叉之第3方向延伸之第1控制閘極；第2記憶胞，其與上述第1記憶胞介隔上述第1半導體柱於上述第2方向對向，設置於上述第1半導體柱之側面，且包含於上述第3方向延伸之第2控制閘極；第3記憶胞，其設置於上述第2半導體柱之側面，且包含於上述第3方向延伸之第3控制閘極；第4記憶胞，其與上述第3記憶胞介隔上述第2半導體柱於上述第2方向對向，設置於上述第2半導體柱之側面，且包含於上述第3方向延伸之第4控制閘極；第1觸點，其連接於上述第1半導體柱中之上述基板之相反側之端部；第2觸點，其連接於上述第2半導體柱中之上述基板之相反側之端部；第1位元線，其於上述第1控制閘極與上述第2控制閘極配置之方向延伸，且與上述第1觸點連接；及第2位元線，其於與上述第1位元線相同方向延伸，與上述第1位元線於上述第3方向相鄰，且與上述第2觸點連接；且上述第2控制閘極與上述第3控制閘極係電性共有。
  2. 如請求項1之半導體記憶裝置，其進而包含：第3半導體柱，其於上述第1位元線延伸之方向中，與上述第2半導體柱相鄰，且於上述第1方向延伸；第4半導體柱，其於上述第1位元線延伸之方向中，與上述第3半導體柱相鄰，且於上述第1方向延伸；第3觸點，其連接於上述第3半導體柱中之上述基板之相反側之端部；及第4觸點，其連接於上述第4半導體柱中之上述基板之相反側之端部；且上述第1觸點與上述第3觸點連接於上述第1位元線；上述第2觸點與上述第4觸點連接於上述第2位元線。
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