KR20100031401A - 반도체 장치와 반도체 장치 제조 방법 - Google Patents

반도체 장치와 반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20100031401A
KR20100031401A KR1020080090489A KR20080090489A KR20100031401A KR 20100031401 A KR20100031401 A KR 20100031401A KR 1020080090489 A KR1020080090489 A KR 1020080090489A KR 20080090489 A KR20080090489 A KR 20080090489A KR 20100031401 A KR20100031401 A KR 20100031401A
Authority
KR
South Korea
Prior art keywords
regions
active
active regions
impurity doped
semiconductor device
Prior art date
Application number
KR1020080090489A
Other languages
English (en)
Inventor
김원주
이태희
박윤동
최상무
차대길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080090489A priority Critical patent/KR20100031401A/ko
Priority to US12/461,131 priority patent/US20100038719A1/en
Priority to JP2009210874A priority patent/JP2010067986A/ja
Publication of KR20100031401A publication Critical patent/KR20100031401A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치와 반도체 장치 제조 방법은, 여러 층의 반도체 장치를 제조하는 공정 수를 단층의 반도체 장치를 제조하는 공정 스텝 수와 동일하게 할 수 있다.

Description

반도체 장치와 반도체 장치 제조 방법{Semiconductor apparatus and manufacturing method of semiconductor apparatus}
본 발명의 실시예는 반도체 장치와 반도체 장치 제조 방법에 관한 것으로써, 예를 들어, 여러 층의 반도체 장치를 제조하는 공정 수를 단층의 반도체 장치를 제조하는 공정 스텝 수와 동일하게 하는 반도체 장치와 반도체 장치 제조 방법에 관한 것이다.
최근에는, Cap을 포함하지 않고 하나의 트랜지스터만으로 구현되는 1-T DRAM이 이용되고 있다. 1-T DRAM은 단순한 제조 공정에 의하여 제작될 수 있을 뿐만 아니라, 향상된 센싱 마진을 가진다.
본 발명의 실시예가 이루고자 하는 기술적 과제는, 여러 층의 반도체 장치를 제조하는 공정 수를 단층의 반도체 장치를 제조하는 공정 스텝 수와 동일하게 하는 반도체 장치와 반도체 장치 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는, 동일한 방향으로 신장하고 소정 간격을 두고 나란히 배치되는 제1액티브 영역들; 및 상기 제1액티브 영역들이 배치되는 레이어보다 상위 레이어에 배치되며, 상기 제1액티브 영역들의 신장 방향과 동일한 방향으로 신장하고, 소정 간격을 두고 나란히 배치되는 제2액티브 영역들을 구비한다. 상기 제1액티브 영역들과 상기 제2액티브 영역들 각각은, 상기 제1 또는 제2액티브 영역의 양쪽 가장자리를 따라 각각 형성되는 제1 및 제2불순물 도핑 영역을 구비한다.
상기 반도체 장치는, 상기 제1액티브 영역들 사이와 상기 제2액티브 영역들 사이의 소정 간격을 둔 영역에서, 상기 제1액티브 영역들과 상기 제2액티브 영역들을 가로질러서 수직으로 신장하는 수직 게이트 패턴들; 및 상기 수직 게이트 패턴들과 일체로 형성되고, 상기 제2액티브 영역들의 위쪽에서 상기 제2액티브 영역들을 가로질러서 수평으로 신장되는 수평 게이트 패턴들로 이루어지는 게이트 패턴을 더 구비할 수 있다.
상기 수직 게이트 패턴들은, 상기 제1액티브 영역들 사이와 상기 제2액티브 영역들 사이 마다 형성될 수 있다. 상기 수직 게이트 패턴들은, 상기 제1액티브 영역들 사이와 상기 제2액티브 영역들 사이에서, 2개의 액티브 영역들마다 하나씩 형성될 수 있다.
상기 제1 및 제2불순물 도핑 영역은, 상기 게이트 패턴과 오버랩되지 않도록, 상기 제1 또는 제2액티브 영역의 양쪽 가장자리를 따라 좁게 형성될 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은, 복수개의 벌크 영역들과 복수개의 절연 영역들을 교대로 적층하는 단계; 상기 교대로 적층된 벌크 영역들과 절연 영역들을 제1방향으로 식각하여, 복수개의 액티브 패턴들로 분리하는 단계; 상기 액티브 패턴들의 양쪽을 절연물질로 채우는 단계; 상기 액티브 패턴들의 넓은 면의 일부가 드러나도록, 상기 액티브 패턴들의 양쪽에 채워진 절연물질의 일부를 수직으로 패터닝 하는 단계; 상기 패터닝 된 영역들에 수직 게이트 패턴들을 형성하고, 상기 수직 게이트 패턴들의 위쪽에 수평 게이트 패턴을 형성하는 단계; 상기 액티브 패턴들의 좁은 면이 드러나도록, 상기 절연물질의 일부를 수직으로 패터닝 하는 단계; 및 상기 액티브 패턴들 중에서 벌크 영역들의 양쪽 가장자리를 따라 제1 및 제2불순물 도핑 영역을 형성시키는 단계를 구비한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은, 여러 층의 반도체 장치를 제조하는 공정 수를 단층의 반도체 장치를 제조하는 공정 스텝 수와 동일하게 할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 바를 충분히 이해하기 위해서는 본 발명의 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 다양한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예와 비교하기 위하여 개시되는 반도체 장치의 정면도이다.
도 1을 참조하면, 본 발명의 실시예와 비교하기 위하여 개시되는 반도체 장치(이하 비교예에 따른 반도체 장치라고 함)는, 3개 층에 배치되는 9개의 1T-DRAM 셀들을 구비한다. 도 1의 비교예에 따른 반도체 장치의 제조 공정에서는, 공정 스텝 수가 층 수에 비례하여 늘어난다. 또한, 각각의 층마다 정션 프로파일(junction profile)이 변경되고, 그에 따라, 유지(retention) 특성이 변화될 수 있다.
도 2는 본 발명의 제1실시예에 따른 반도체 장치의 제1내부 투영도이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 반도체 장치는, 제1액티브 영역들(211, 212, 213), 제2액티브 영역들(221, 222, 223), 및 제3액티브 영역들(231, 232, 233)을 구비한다.
제1액티브 영역들(211, 212, 213), 제2액티브 영역들(221, 222, 223), 및 제3액티브 영역들(231, 232, 233)은, 기판 영역(250) 상에서 아래쪽부터 위쪽으로 순차적으로 배치될 수 있다.
제1액티브 영역들(211, 212, 213)은, 동일한 방향으로 신장하고 소정 간격을 두고 나란히 배치된다. 제2액티브 영역들(221, 222, 223)은 제1액티브 영역들(211, 212, 213)이 배치되는 레이어보다 상위 레이어에 배치된다. 제2액티브 영역들(221, 222, 223)은 제1액티브 영역들(211, 212, 213)의 신장 방향과 동일한 방향으로 신장하고, 소정 간격을 두고 나란히 배치된다. 제3액티브 영역들(231, 232, 233)은 제2액티브 영역들(221, 222, 223)이 배치되는 레이어보다 상위 레이어에 배치된다. 제3액티브 영역들(231, 232, 233)은 제2액티브 영역들(221, 222, 223)의 신장 방향과 동일한 방향으로 신장하고, 소정 간격을 두고 나란히 배치된다.
각각의 제1액티브 영역(예를 들어, 211)은 제1 및 제2불순물 도핑 영역(2111, 2112)을 구비한다. 제1 및 제2불순물 도핑 영역(2111, 2112)은 제1액티브 영역(211)의 양쪽 가장자리를 따라 각각 형성된다. 다른 제1액티브 영역들(212, 213)의 양쪽 가장자리에도, 제1 및 제2불순물 도핑 영역(2121, 2131, …)이 각각 형성된다. 또한, 제2액티브 영역들(221, 222, 223)과 제3액티브 영역들(231, 232, 233)의 양쪽 가장자리에도, 제1 및 제2불순물 도핑 영역(2211, 2221, 2231, 2311, 2321, 2331, …)이 각각 형성된다.
제1 및 제2불순물 도핑 영역(2111, 2112, …)은, 제1 내지 제3액티브 영역(211, …)의 양쪽 가장자리를 따라 좁게 형성될 수 있다. 예를 들어, 제1 및 제2불순물 도핑 영역(2111, 2112, …)은, 제1 내지 제3액티브 영역(211, …)의 양쪽 가장자리에 월(wall) 형태로 제작될 수 있다. 제1불순물 도핑 영역(2111, …)은 제1 내지 제3액티브 영역(211, …)의 왼쪽 가장자리 쪽에서, 제1 내지 제3액티브 영 역(211, …)의 윗면의 일부, 정면의 일부, 왼쪽 측면의 전체를 덮을 수 있다. 또한, 제2불순물 도핑 영역(2112, …)은 제1 내지 제3액티브 영역(211, …)의 오른쪽 가장자리 쪽에서, 제1 내지 제3액티브 영역(211, …)의 윗면의 일부, 정면의 일부, 오른쪽 측면의 전체를 덮을 수 있다.
제1 및 제2불순물 도핑 영역(2111, 2112, …)에서 수평 길이는 수직 길이보다 짧을 수 있다. 제1 및 제2불순물 도핑 영역(2111, 2112, …)은 제1 내지 제3액티브 영역(211, …)의 양쪽 가장자리를 따라 형성되기 때문에, 제1 및 제2불순물 도핑 영역(2111, 2112, …)의 수직 길이는 제1 내지 제3액티브 영역(211, …)의 수직 길이와 실질적으로 동일하다. 반면에, 제1 및 제2불순물 도핑 영역(2111, 2112, …)의 수평 길이는 제1 및 제2불순물 도핑 영역(2111, 2112, …)의 수직 길이 또는 제1 내지 제3액티브 영역(211, …)의 수직 길이보다 짧다.
제1 및 제2불순물 도핑 영역(2111, 2112, …)은 수직 방향을 따라 아래로 갈수록 수평 길이가 길어질 수 있다. 즉, 제1 및 제2불순물 도핑 영역(2111, 2112, …)의 위쪽의 수평 길이는 아래쪽의 수평 길이보다 짧을 수 있다. 제1 및 제2불순물 도핑 영역(2111, 2112, …)은, 수직 방향을 따라 불순물 농도가 균일할 수도 있고, 수직 방향을 따라 최대 불순물 농도와 최소 불순물 농도의 비율이 10 : 1 이하일 수도 있다. 이처럼, 제1 및 제2불순물 도핑 영역(2111, 2112, …)에서는 수직 방향을 따라 불순물이 비교적 균일하게 도핑될 수 있다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 반도체 장치는, 게이트 패 턴(260)을 더 구비할 수 있다. 게이트 패턴(260)은 수평 게이트 패턴(261)과 수직 게이트 패턴(2621, 2622, 2623)을 구비할 수 있다. 수평 게이트 패턴(261)은, 제3액티브 영역들(231, 232, 233)의 위쪽에서 제2액티브 영역들(231, 232, 233)을 가로질러서 수평으로 신장된다. 수직 게이트 패턴(2621, 2622, 2623)은, 제1액티브 영역들(211, 212, 213)과 제2액티브 영역들(221, 222, 223) 사이에서, 제1액티브 영역들(211, 212, 213)과 제2액티브 영역들(221, 222, 223)을 가로질러서 수직으로 신장된다. 수평 게이트 패턴(261)과 수직 게이트 패턴(2621, 2622, 2623)은, 일체로 형성될 수 있다. 수직 게이트 패턴(2621, 2622, 2623)은 제1액티브 영역들(211, 212, 213)과 제2액티브 영역들(221, 222, 223) 사이 마다 형성될 수 있다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 제2내부 투영도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 반도체 장치는 제1 내지 제3소스 라인(SL1, SL2, SL3)과 제1 내지 제3비트 라인(BL1, BL2, BL3)을 더 구비할 수 있다.
제1 내지 제3소스 라인(SL1, SL2, SL3)은 수평으로 신장된다. 제1소스 라인(SL1)은 제1액티브 영역들(211, 212, 213)의 측면에 형성되는 제2불순물 도핑 영역들에 순차적으로 연결되고, 제2소스 라인과 제3소스 라인(SL2, SL3)도 제2액티브 영역들(221, 222, 223)과 제3액티브 영역들(231, 232, 233)의 측면에 형성되는 제2불순물 도핑 영역들에 각각 순차적으로 연결된다.
제1비트 라인(BL1)은 제1액티브 영역들(211, 212, 213) 중의 하나, 제2액티 브 영역들(221, 222, 223) 중의 하나와 제3액티브 영역들(231, 232, 233) 중의 하나를 가로질러서 수직으로 신장되고, 하나의 제1액티브 영역(211)의 제1불순물 도핑 영역, 하나의 제2액티브 영역(221)의 제1불순물 도핑 영역과 하나의 제3액티브 영역(231)의 제1불순물 도핑 영역에 순차적으로 연결된다.
제2비트 라인(BL2)과 제3비트 라인(BL3)도 제1비트 라인(BL1)과 유사하게 액티브 영역들의 불순물 도핑 영역들에 연결된다(도 3 참조).
도 2과 도 3에는, 3개의 층이 도시되고 각각의 층에는 3개의 액티브 영역들이 형성되는 것으로 도시되었으나, 층의 개수와 각각의 층에 형성되는 액티브 영역들의 개수는 그에 한정되지 않는다. 예를 들어, 본 발명의 제1실시예에 따른 반도체 장치는, 2개의 액티브 영역을 각각 구비하는 2개의 층을 구비할 수 있다. 이 경우, 비트 라인과 소스 라인의 개수도 2개일 수 있다.
도 4는 본 발명의 제1실시예에 따른 반도체 장치의 회로도이다.
도 4에는 하나의 비트 라인(BL1), 복수개의 워드라인들(WL1~WL5)과 복수개의 소스 라인들(SL11~SL33)에 연결되는 복수개의 반도체 소자들이 도시된다.
도 4에 도시된 워드 라인들(WL1~WL5) 중에서 하나의 워드 라인(예를 들어, WL1)은, 도 2와 도 3의 게이트 패턴(260)에 대응될 수 있다. 또한, 도 4에 도시된 비트 라인(BL1)은 도 3의 비트 라인들(BL1~BL3) 중에서 하나의 비트 라인(예를 들어, BL1)에 대응될 수 있다. 이 경우, 도 4에 도시된 3개의 소스 라인(SL11, SL21, SL31)은 도 3의 소스 라인들(SL1~SL3)에 각각 대응될 수 있다.
도 2 내지 도 4의 반도체 소자는 1T-DRAM 일 수 있다. 게이트 패턴(260)은 베이스 영역일 수 있고, 제1 및 제2불순물 도핑 영역은 에미터 영역 또는 소스 영역일 수 있다.
도 5는 본 발명의 제2실시예에 따른 반도체 장치의 제1내부 투영도이다.
도 6은 본 발명의 제2실시예에 따른 반도체 장치의 제2내부 투영도이다.
도 7은 본 발명의 제2실시예에 따른 반도체 장치의 회로도이다.
도 5와 도 6을 참조하면, 본 발명의 제2실시예에 따른 반도체 장치는, 기판 영역(550), 제1액티브 영역들(511, 512, 513), 제2액티브 영역들(521, 522, 523), 제3액티브 영역들(531, 532, 533), 및 게이트 패턴(560)을 구비한다.
본 발명의 제2실시예에 따른 반도체 장치에서 제1액티브 영역들(511, 512, 513), 제2액티브 영역들(521, 522, 523), 제3액티브 영역들(531, 532, 533)이 배치되는 형태는, 도 2 및 도 3에 도시된 본 발명의 제1실시예에 따른 반도체 장치에서 배치되는 형태와 동일하므로, 그에 관한 상세한 설명은 생략한다.
게이트 패턴(560)은 수평 게이트 패턴(561)과 수직 게이트 패턴(5621, 5622)을 구비할 수 있다.
도 2 내지 도 4에 도시된 본 발명의 제1실시예에 따른 반도체 장치는 3개의 수직 게이트 패턴들(2621, 2622, 2623)을 구비하는 반면에, 도 5 내지 도 7에 도시된 본 발명의 제2실시예에 따른 반도체 장치는 2개의 수직 게이트 패턴(5621, 5622)을 구비한다.
도 2 내지 도 4에 도시된 본 발명의 제1실시예에 따른 반도체 장치에서 수직 게이트 패턴들(2621, 2622, 2623)은 액티브 영역들 사이마다 형성된다. 이에 대해, 도 5 내지 도 7에 도시된 본 발명의 제2실시예에 따른 반도체 장치에서 수직 게이트 패턴들(5621, 5622)은 2개의 액티브 영역들마다 하나씩 형성된다. 도 2 내지 도 4에 도시된 구조를 더블 게이트 구조라고 할 수 있고, 도 5 내지 도 7에 도시된 구조를 싱글 게이트 구조라고 할 수 있다.
도 1 내지 도 7에는, 본 발명의 제1 및 제2실시예에 따른 반도체 장치가 게이트 패턴(160, 560)을 구비하는 것으로 도시되어 있으나, 본 발명의 또 다른 실시예에 따른 반도체 장치는 게이트 패턴을 구비하지 않을 수도 있다. 이 경우, 액티브 영역들, 제1 및 제2불순물 도핑 영역 상에 게이트 패턴 이외의 다른 패턴이 형성될 수 있고, 그에 따라 다양한 반도체 소자를 제작할 수 있다.
도 8 내지 도 13은 본 발명의 제1실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 도면이다.
도 8을 참조하면, 기판 영역(240) 상에 박스 영역(250)을 형성시키고, 박스 영역(250) 상에 제1영역(210, 220, 230)과 제2영역(215, 225, 235)을 교대로 형성시킨다. 이후 단계에서 제2영역(215, 225, 235)은 액티브 영역이 될 수 있다. 멀티-SOI 레이어를 가지는 웨이퍼를 이용함으로써, 도 8에 도시된 단계를 생략할 수도 있다.
도 9를 참조하면, 제1영역(210, 220, 230)과 제2영역(215, 225, 235)을 패터닝 한다. 도 8(b)에는 제1영역(210, 220, 230)과 제2영역(215, 225, 235)이 각각 3개로 분리되는 모습이 도시되었으나, 분리되는 개수는 달라질 수 있다. 이하에서 분리된 제2영역(215, 225, 235)은 액티브 영역(215, 225, 235)이 된다.
도 10을 참조하면, 분리된 제1영역(210, 220, 230)과 액티브 영역(215, 225, 235)의 주변을 절연 물질로 매립한다. 절연 물질은 옥사이드 일 수도 있고 다른 절연 물질 일 수도 있다. 다음으로, 분리된 제1영역(210, 220, 230)과 액티브 영역(215, 225, 235)의 측면의 일부가 외부로 노출되도록, 매립된 절연 물질의 일부를 패터닝 할 수 있다. 그에 따라, 절연 물질은 2개의 절연 영역(291, 292)으로 분리될 수 있다.
도 11을 참조하면, 게이트 패턴(260)을 형성시킨다. 게이트 패턴(260)은 분리된 2개의 절연 영역(291, 292) 사이 공간을 따라 수직으로 형성되고, 제1영역(210, 220, 230)과 액티브 영역(215, 225, 235)의 위쪽을 따라 수평으로 형성될 수 있다.
도 12를 참조하면, 액티브 영역(215, 225, 235)의 양쪽 가장자리를 따라 제1불순물 도핑 영역들과 제2불순물 도핑 영역들을 형성시킨다. 제1불순물 도핑 영역들과 제2불순물 도핑 영역들을 형성시키는 단계는, 낮은 에너지를 이용하여 낮은 경사각(low tilt angle)을 따라 액티브 영역의 측면에서 도핑하여 제1불순물 도핑 영역들과 제2불순물 도핑 영역들을 형성시킨다. 도 12에 도시된 도면부호 881과 882은, 낮은 경사각을 따라 액티브 영역(215, 225, 235)의 측면에서 도핑하는 경로를 나타낸다.
도 12에 도시된 도핑 경로(881, 882)를 적용할 경우, 제1불순물 도핑 영역들과 제2불순물 도핑 영역들에서는 수직 방향을 따라 아래로 갈수록 수평 길이가 길어질 수 있다. 또한, 수직 방향을 따라 불순물 농도가 균일할 수도 있고, 수직 방향을 따라 최대 불순물 농도와 최소 불순물 농도의 비율이 10 : 1 이하가 될 수도 있다.
도 13은 도 8 내지 도 12에 도시된 과정을 거쳐서 제조된 본 발명의 제1실시예에 따른 반도체 장치의 투영도를 나타낸다.
이와 같이, 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법은, 3개 층의 액티브 영역들을 한꺼번에 형성시키고, 3개 층의 액티브 영역들의 불순물 도핑 영역들도 한꺼번에 형성시킨다. 그에 따라, 반도체 장치의 층의 개수가 1개인 경우의 공정 스텝과 동일한 개수의 공정 스텝을 이용하여, 층의 개수가 3개인 반도체 장치를 구현할 수 있다. 즉, 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법은, 층의 개수와 관계 없이 공정 스텝 수를 일정하게 유지할 수 있고, 여러 층의 반도체 장치를 제조하는 공정 수를 단층의 반도체 장치를 제조하는 공정 스텝 수와 동일하게 할 수 있다.
한편, 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법은 3개의 층을 형성시키는 것으로 도시되었으나, 형성시킬 수 있는 층의 개수는 조절 가능하다.
본 발명의 제2실시예에 따른 반도체 장치는 싱글 게이트 구조를 가지는 점에서, 더블 게이트 구조를 가지는 본 발명의 제1실시예에 따른 반도체 장치와 구별되고, 나머지 부분은 유사하다. 그러므로, 본 발명의 제2실시예에 따른 반도체 장치를 제조하는 방법은, 도 8을 참조하여 설명된 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 기초로 하여 수행될 수 있다. 다만, 게이트 패턴을 형성하는 방법이 달라질 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위하여 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예와 비교하기 위하여 개시되는 반도체 장치의 정면도이다.
도 2는 본 발명의 제1실시예에 따른 반도체 장치의 제1내부 투영도이다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 제2내부 투영도이다.
도 4는 본 발명의 제1실시예에 따른 반도체 장치의 회로도이다.
도 5는 본 발명의 제2실시예에 따른 반도체 장치의 제1내부 투영도이다.
도 6은 본 발명의 제2실시예에 따른 반도체 장치의 제2내부 투영도이다.
도 7은 본 발명의 제2실시예에 따른 반도체 장치의 회로도이다.
도 8 내지 도 13은 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면이다.

Claims (22)

  1. 동일한 방향으로 신장하고 소정 간격을 두고 나란히 배치되는 제1액티브 영역들; 및
    상기 제1액티브 영역들이 배치되는 레이어보다 상위 레이어에 배치되며, 상기 제1액티브 영역들의 신장 방향과 동일한 방향으로 신장하고, 소정 간격을 두고 나란히 배치되는 제2액티브 영역들을 구비하고,
    상기 제1액티브 영역들과 상기 제2액티브 영역들 각각은,
    상기 제1 또는 제2액티브 영역의 양쪽 가장자리를 따라 각각 형성되는 제1 및 제2불순물 도핑 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는,
    상기 제1액티브 영역들 사이와 상기 제2액티브 영역들 사이의 소정 간격을 둔 영역에서, 상기 제1액티브 영역들과 상기 제2액티브 영역들을 가로질러서 수직으로 신장하는 수직 게이트 패턴들; 및
    상기 수직 게이트 패턴들과 일체로 형성되고, 상기 제2액티브 영역들의 위쪽에서 상기 제2액티브 영역들을 가로질러서 수평으로 신장되는 수평 게이트 패턴들로 이루어지는 게이트 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 수직 게이트 패턴들은,
    상기 제1액티브 영역들 사이와 상기 제2액티브 영역들 사이 마다 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 수직 게이트 패턴들은,
    상기 제1액티브 영역들 사이와 상기 제2액티브 영역들 사이에서, 2개의 액티브 영역들마다 하나씩 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 제1 및 제2불순물 도핑 영역은,
    상기 게이트 패턴과 오버랩되지 않도록, 상기 제1 또는 제2액티브 영역의 양쪽 가장자리를 따라 좁게 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    수평으로 신장되고 상기 제1액티브 영역들의 상기 제1불순물 도핑 영역들에 순차적으로 연결되는, 제1소스 라인; 및
    수평으로 신장되고 상기 제2액티브 영역들의 상기 제1불순물 도핑 영역들에 순차적으로 연결되는, 제2소스 라인을 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 제1액티브 영역들 중의 하나와 상기 제2액티브 영역들 중의 하나를 가 로질러서 수직으로 신장되고, 상기 하나의 제1액티브 영역의 제2불순물 도핑 영역과 상기 하나의 제2액티브 영역의 제2불순물 도핑 영역에 순차적으로 연결되는, 제1비트 라인; 및
    상기 제1액티브 영역들 중의 다른 하나와 상기 제2액티브 영역들 중의 다른 하나를 가로질러서 수직으로 신장되고, 상기 다른 하나의 제1액티브 영역의 제2불순물 도핑 영역과 상기 다른 하나의 제2액티브 영역의 제2불순물 도핑 영역에 순차적으로 연결되는, 제2비트 라인을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2액티브 영역들이 배치되는 레이어보다 상위 레이어들에 순차적으로 배치되는 제3 내지 제n(n은 3이상의 자연수)액티브 영역들을 더 구비하고,
    상기 제j(j는 3이상 n이하의 자연수)액티브 영역들은,
    상기 제2액티브 영역들의 신장 방향과 동일한 방향으로 신장하고, 소정 간격을 두고 나란히 배치되고,
    상기 제j액티브 영역들 각각은,
    상기 제j액티브 영역의 양쪽 가장자리를 따라 각각 형성되는 제1 및 제2불순물 도핑 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 및 제2불순물 도핑 영역은,
    수평 길이가 수직 길이보다 짧은 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1 및 제2불순물 도핑 영역은,
    수직 방향을 따라 아래로 갈수록, 수평 길이가 길어지는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 제1 및 제2불순물 도핑 영역은,
    상단의 수평 길이가 하단의 수평 길이보다 짧은 사각형이거나,
    또는 수직 방향을 따라 아래로 갈수록 수평 길이가 길어지는 삼각형 인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 제1 및 제2불순물 도핑 영역은,
    수직 방향을 따라 불순물 농도가 균일하거나,
    또는 수직 방향을 따라 최대 불순물 농도와 최소 불순물 농도의 비율이 10 : 1 이하인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 제1 및 제2불순물 도핑 영역 사이의 간격은,
    2.0 F이상인 것을 특징으로 하는 반도체 장치.
  14. 복수개의 벌크 영역들과 복수개의 절연 영역들을 교대로 적층하는 단계;
    상기 교대로 적층된 벌크 영역들과 절연 영역들을 제1방향으로 식각하여, 복수개의 액티브 패턴들로 분리하는 단계;
    상기 액티브 패턴들의 양쪽을 절연물질로 채우는 단계;
    상기 액티브 패턴들의 넓은 면의 일부가 드러나도록, 상기 액티브 패턴들의 양쪽에 채워진 절연물질의 일부를 수직으로 패터닝 하는 단계;
    상기 패터닝 된 영역들에 수직 게이트 패턴들을 형성하고, 상기 수직 게이트 패턴들의 위쪽에 수평 게이트 패턴을 형성하는 단계;
    상기 액티브 패턴들의 좁은 면이 드러나도록, 상기 절연물질의 일부를 수직으로 패터닝 하는 단계; 및
    상기 액티브 패턴들 중에서 벌크 영역들의 양쪽 가장자리를 따라 제1 및 제2불순물 도핑 영역을 형성시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 제1 및 제2불순물 도핑 영역을 형성시키는 단계는,
    상기 제1 및 제2불순물 도핑 영역을 형성시키는 단계는, 낮은 에너지를 이용하여 낮은 경사각(low tilt angle)을 따라 상기 액티브 영역의 측면에서 도핑하여 제1 및 제2불순물 도핑 영역을 형성시키는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제15항에 있어서, 상기 제1 및 제2불순물 도핑 영역을 형성시키는 단계는,
    상기 제1 및 제2불순물 도핑 영역을 형성하는 데 있어서,
    상기 게이트 패턴과 오버랩되지 않도록 상기 액티브 영역의 양쪽 가장자리를 따라 좁게 형성시키고, 수평 길이가 수직 길이보다 짧게 형성시키는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 제1 및 제2불순물 도핑 영역을 형성시키는 단계는,
    상기 제1 및 제2불순물 도핑 영역을 형성하는 데 있어서,
    수직 방향을 따라 아래로 갈수록 수평 길이가 길어지도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제16항에 있어서, 상기 제1 및 제2불순물 도핑 영역을 형성시키는 단계는,
    상기 제1 및 제2불순물 도핑 영역을 형성하는 데 있어서,
    수직 방향을 따라 불순물 농도가 균일하거나, 또는 수직 방향을 따라 최대 불순물 농도와 최소 불순물 농도의 비율이 10 : 1 이하가 되도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제14항에 있어서, 상기 수직 게이트 패턴들은,
    상기 액티브 패턴들의 사이 마다 형성되는 것을 특징으로 하는 반도체 장치.
  20. 제14항에 있어서, 상기 수직 게이트 패턴들은,
    상기 액티브 패턴들 사이에서, 2개의 액티브 패턴들마다 하나씩 형성되는 것을 특징으로 하는 반도체 장치.
  21. 제14항에 있어서,
    상기 수직 게이트 패턴들과 상기 절연물질 사이에 위치하는 게이트 옥사이드를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제14항에 있어서, 상기 제1 및 제2불순물 도핑 영역을 형성시키는 단계 이후에,
    상기 액티브 패턴들의 좁은 면이 드러나도록 수직으로 패터닝 된 영역에, 소스 라인과 비트 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1020080090489A 2008-08-12 2008-09-12 반도체 장치와 반도체 장치 제조 방법 KR20100031401A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080090489A KR20100031401A (ko) 2008-09-12 2008-09-12 반도체 장치와 반도체 장치 제조 방법
US12/461,131 US20100038719A1 (en) 2008-08-12 2009-07-31 Semiconductor apparatuses and methods of manufacturing the same
JP2009210874A JP2010067986A (ja) 2008-09-12 2009-09-11 半導体装置と半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080090489A KR20100031401A (ko) 2008-09-12 2008-09-12 반도체 장치와 반도체 장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20100031401A true KR20100031401A (ko) 2010-03-22

Family

ID=41680708

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080090489A KR20100031401A (ko) 2008-08-12 2008-09-12 반도체 장치와 반도체 장치 제조 방법

Country Status (3)

Country Link
US (1) US20100038719A1 (ko)
JP (1) JP2010067986A (ko)
KR (1) KR20100031401A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) * 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US11011529B2 (en) 2017-06-29 2021-05-18 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array comprising memory cells individually comprising a transistor and a capacitor
KR102650525B1 (ko) 2018-08-03 2024-03-25 삼성전자주식회사 반도체 메모리 소자

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068544B2 (en) * 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
TWI293207B (en) * 2006-01-11 2008-02-01 Promos Technologies Inc Dynamic random access memory structure and method for preparing the smae
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR20090011886A (ko) * 2007-07-27 2009-02-02 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법

Also Published As

Publication number Publication date
US20100038719A1 (en) 2010-02-18
JP2010067986A (ja) 2010-03-25

Similar Documents

Publication Publication Date Title
CN109346471B (zh) 形成三维存储器的方法以及三维存储器
US9324732B2 (en) Three-dimensional (3D) non-volatile memory device
US11127827B2 (en) Control gate strap layout to improve a word line etch process window
KR101102764B1 (ko) 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
US20150206899A1 (en) Twisted array design for high speed vertical channel 3d nand memory
KR102609519B1 (ko) 반도체 소자
US20100237407A1 (en) Semiconductor memory device and manufacturing method thereof
US11476265B2 (en) Three-dimensional semiconductor device
US11189621B2 (en) DRAM array, semiconductor layout structure therefor and fabrication method
US20170077133A1 (en) Semiconductor device
US9679901B1 (en) Semiconductor device and manufacturing method thereof
US11740553B2 (en) Method of manufacturing photomask set for forming patterns
KR20100031401A (ko) 반도체 장치와 반도체 장치 제조 방법
KR960036095A (ko) 비휘발성 반도체 메모리 장치 및 그 제조 방법
CN111816673A (zh) 磁性随机存储器及其形成方法
JP2016054271A (ja) 半導体記憶装置
US10115734B2 (en) Semiconductor device including interlayer support patterns on a substrate
US11744078B2 (en) 3D semiconductor memory device
KR101147481B1 (ko) 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법
KR20090098503A (ko) 반도체 장치와 반도체 장치 제조 방법
KR101168559B1 (ko) 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
US9245946B2 (en) Semiconductor device and method of fabricating the same
US11545433B2 (en) Non-orthogonal slotted vias for semiconductor devices and associated systems and methods
US20240188290A1 (en) Memory device and method of forming the same
US8236664B2 (en) Phase change memory device accounting for volume change of phase change material and method for manufacturing the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid