JP2011119674A5

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Publication number: JP2011119674A5
Application number: JP2010239850A
Authority: JP
Filing date: 2010-10-26
Publication date: 2012-09-06
Anticipated expiration: 2030-10-26

Claims

第１の配線と、
第２の配線と、
第３の配線と、
第４の配線と、
第５の配線と、を有し、
前記第１の配線と、前記第２の配線との間には、複数の記憶素子が直列に接続され、
前記複数の記憶素子の一は、
第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、
前記第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域を有し、
前記第２のトランジスタは、酸化物半導体層を含んで構成され、
前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方とは、電気的に接続され、
前記第１の配線と、前記第１のソース電極と、前記第３のソース電極とは、電気的に接続され、
前記第２の配線と、前記第１のドレイン電極と、前記第３のドレイン電極とは、電気的に接続され、
前記第３の配線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
前記第４の配線と、前記第２のゲート電極とは、電気的に接続され、
前記第５の配線と、前記第３のゲート電極とは電気的に接続された半導体装置。
前記半導体装置は、
第６の配線と、
第７の配線と、
第４のトランジスタと、
第５のトランジスタと、を有し、
前記第６の配線は、前記第４のトランジスタのゲート電極と電気的に接続され、
前記第７の配線は、前記第５のトランジスタのゲート電極と電気的に接続され、
前記第２の配線は、前記第４のトランジスタを介して、前記第１のドレイン電極と電気的に接続され、
前記第１の配線は、前記第５のトランジスタを介して、前記第１のソース電極と電気的に接続された請求項１に記載の半導体装置。
前記第１のトランジスタは、
前記チャネル形成領域を挟むように設けられた、第１の不純物領域及び第２の不純物領域と、
前記チャネル形成領域上の第１のゲート絶縁層と、
前記第１のゲート絶縁層上の前記第１のゲート電極と、
前記第１の不純物領域と電気的に接続される前記第１のソース電極と、
前記第２の不純物領域と電気的に接続される前記第１のドレイン電極と、を有する請求項１又は請求項２に記載の半導体装置。
前記第２のトランジスタは、
前記半導体材料を含む基板上の前記第２のゲート電極と、
前記第２のゲート電極上の第２のゲート絶縁層と、
前記第２のゲート絶縁層上の前記酸化物半導体層と、
前記酸化物半導体層と電気的に接続される前記第２のソース電極および前記第２のドレイン電極と、を有する請求項１乃至請求項３のいずれか一に記載の半導体装置。
前記第３のトランジスタは、
前記半導体材料を含む基板に設けられたチャネル形成領域と、
前記チャネル形成領域を挟むように設けられた、第３の不純物領域及び第４の不純物領域と、
前記チャネル形成領域上の第３のゲート絶縁層と、
前記第３のゲート絶縁層上の前記第３のゲート電極と、
前記第３の不純物領域と電気的に接続される前記第３のソース電極と、
前記第４の不純物領域と電気的に接続される前記第３のドレイン電極と、を有する請求項１乃至請求項４のいずれか一に記載の半導体装置。
前記半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板である、請求項１乃至請求項５のいずれか一に記載の半導体装置。
前記半導体材料はシリコンである、請求項１乃至請求項６のいずれか一に記載の半導体装置。
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含んでいる、請求項１乃至請求項７のいずれか一に記載の半導体装置。
前記酸化物半導体層は、Ｉｎ_２Ｇａ_２ＺｎＯ_７の結晶を含んでいる、請求項１乃至請求項８のいずれか一に記載の半導体装置。
前記酸化物半導体層の水素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以下である、請求項１乃至請求項９のいずれか一に記載の半導体装置。
前記第２のトランジスタのオフ電流が１×１０^−１３Ａ以下である、請求項１乃至請求項１０のいずれか一に記載の半導体装置。