TWI517366B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI517366B
TWI517366B TW099136318A TW99136318A TWI517366B TW I517366 B TWI517366 B TW I517366B TW 099136318 A TW099136318 A TW 099136318A TW 99136318 A TW99136318 A TW 99136318A TW I517366 B TWI517366 B TW I517366B
Authority
TW
Taiwan
Prior art keywords
wiring
electrode
transistor
electrically connected
insulating layer
Prior art date
Application number
TW099136318A
Other languages
English (en)
Other versions
TW201133801A (en
Inventor
山崎舜平
小山潤
加藤清
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201133801A publication Critical patent/TW201133801A/zh
Application granted granted Critical
Publication of TWI517366B publication Critical patent/TWI517366B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Description

半導體裝置
所揭露的發明係關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的易失性儲存裝置和即使沒有電力供給也保持儲存內容的非易失性儲存裝置。
作為易失性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資訊。
根據上述原理，因為在從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資料，就需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中存在漏電流，而即使未選擇電晶體也流出或流入電荷，所以資料的保持期間較短。為此，需要按預定的週期再次進行寫入工作(更新工作)，而難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要具有利用磁性材料或光學材料的另一儲存裝置以實現較長期間的儲存保持。
作為易失性儲存裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取儲存器)。SRAM使用正反器等電路保持儲存內容，而不需要進行更新工作，在這一點上SRAM優越於DRAM。但是，因為使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非易失性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區域之間具有浮動閘極，並使該浮動閘極保持電荷而進行儲存，因此，快閃儲存器具有其資料保持期間極長(半永久)、不需要進行易失性儲存裝置所需要的更新工作的優點(例如，參照專利文獻1)。
但是，由在進行寫入時產生的隧道電流而引起構成記憶元件的閘極絕緣層的退化，因此發生因預定次數的寫入而不能發揮記憶元件的功能的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均勻的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用上述方法，也不能解決使用壽命的根本問題。就是說，快閃記憶體不合適於資訊的重寫頻度高的用途。
另外，為了向浮動閘極引入電荷或者去除該電荷，需要高電壓。再者，還有電荷的引入或去除需要較長時間而難以實現寫入和擦除的高速化的問題。
專利文獻1　日本專利申請揭露　昭57-105889號公報
鑒於上述問題，所揭露的發明的一個實施例的目的之一就是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的新的結構的半導體裝置。
本發明的一個實施例是根據使用氧化物半導體而形成的電晶體和使用除此以外的材料而形成的電晶體的疊層結構的半導體裝置。例如，可以採用如下結構。
本發明的一個實施例是一種半導體裝置，包括：第一佈線(源極線)；第二佈線(位線)；第三佈線(第一信號線)；第四佈線(第二信號線)；以及第五佈線(字線)，其中在第一佈線和第二佈線之間串聯連接有多個記憶元件，多個記憶元件之一，包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及具有第三閘極電極、第三源極電極以及第三汲極電極的第三電晶體，其中第一電晶體設置在包含半導體材料的基板上，第二電晶體包含氧化物半導體層，第一閘極電極與第二源極電極和第二汲極電極中的一者電連接，第一佈線(源極線)、第一源極電極以及第三源極電極電連接，第二佈線(位線)、第一汲極電極以及第三汲極電極電連接，第三佈線(第一信號線)與第二源極電極和第二汲極電極中的另一者電連接，第四佈線(第二信號線)和第二閘極電極電連接，並且第五佈線(字線)和第三閘極電極電連接。
另外，本發明的另一個實施例是一種半導體裝置，包括：第一佈線；第二佈線；第三佈線；第四佈線；以及第五佈線，其中在第一佈線和第二佈線之間串聯連接有多個記憶元件，多個記憶元件之一，包括：具有第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；具有第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容元件，其中第一電晶體設置在包含半導體材料的基板上，第二電晶體包含氧化物半導體層，第一閘極電極、第二源極電極和第二汲極電極中的一者以及電容元件的一個電極電連接，第一佈線和第一源極電極電連接，第二佈線和第一汲極電極電連接，第三佈線與第二源極電極和第二汲極電極中的另一者電連接，第四佈線和第二閘極電極電連接，並且第五佈線和電容元件的另一個電極電連接。
在上述結構中，較佳的是，半導體裝置包括第六佈線；第七佈線；其閘極電極電連接於第六佈線的第四電晶體；以及其閘極電極電連接於第七佈線的第五電晶體，其中第二佈線隔著第四電晶體電連接於第一汲極電極及第三汲極電極，並且第一佈線隔著第五電晶體電連接於第一源極電極及第三源極電極。
另外，在上述結構中，第一電晶體包括：設置在包含半導體材料的基板中的通道形成區域；以夾著通道形成區域的方式設置的雜質區域；通道形成區域上的第一閘極絕緣層；第一閘極絕緣層上的第一閘極電極；以及電連接於雜質區域的第一源極電極及第一汲極電極。
另外，在上述結構中，第二電晶體包括：包含半導體材料的基板上的第二閘極電極；第二閘極電極上的第二閘極絕緣層；第二閘極絕緣層上的氧化物半導體層；以及電連接於氧化物半導體層的第二源極電極及第二汲極電極。
另外，在上述結構中，第三電晶體包括：設置在包含半導體材料的基板中的通道形成區域；以夾著通道形成區域的方式設置的雜質區域；通道形成區域上的第三閘極絕緣層；第三閘極絕緣層上的第三閘極電極；以及電連接於雜質區域的第三源極電極及第三汲極電極。
另外，在上述結構中，較佳使用單晶半導體基板或SOI基板作為包含半導體材料的基板。尤其是，半導體材料較佳為矽。
另外，在上述結構中，氧化物半導體層較佳包含In-Ga-Zn-O類的氧化物半導體材料。尤其是，氧化物半導體層較佳包含In2Ga2ZnO7的結晶而成。再者，氧化物半導體層的氫濃度較佳為5×1019atoms/cm3或更少。另外，第二電晶體的截止電流較佳為1×10-13A或更少。
另外，在上述結構中，第二電晶體可以設置在重疊於第一電晶體的區域中。
另外，在本發明說明等中，“上”或“下”不侷限於構成要素的位置關係為“正上”或“正下”。例如，“閘極絕緣層上的第一閘極電極”包括在閘極絕緣層和閘極電極之間包含另一構成要素的情況。另外，“上”或“下”只是為了便於說明而使用的，在沒有特別的說明時，“上”或“下”還包括其上下倒轉的情況。
另外，在本發明說明等中，“電極”或“佈線”不在功能上限定其構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本發明說明中，“源極”和“汲極”可以互相調換。
另外，在本發明說明等中，“電連接”包括隔著“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是在本發明說明等中，還包括在絕緣表面上設置有包含矽以外的材料而成的半導體層的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，“SOI基板”中的基板不侷限於矽片等的半導體基板，而還可以為玻璃基板、石英基板、藍寶石基板、金屬基板等的非半導體基板。就是說，“SOI基板”還包括其上具有包含半導體材料而成的層的具有絕緣表面的導體基板或絕緣體基板。再者，在本發明說明等中，“半導體基板”不但是指僅包含半導體材料而成的基板，而且是指包含半導體材料的所有的基板。就是說，在本發明說明等中，“半導體基板”包括“SOI基板”。
作為本發明的一個實施例，提供一種在其下部具有使用氧化物半導體以外的材料的電晶體並在其上部具有使用氧化物半導體的電晶體的半導體裝置。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，資訊的寫入不需要高電壓，而且也沒有元件退化的問題。再者，根據電晶體的導通狀態或截止狀態而進行資訊寫入，而可以容易實現高速工作。另外，還有不需要快閃記憶體等所需要的用來擦除資訊的工作的優點。
另外，與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體可以進行更高速度的工作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
如上所述，藉由將使用氧化物半導體以外的材料的電晶體和使用氧化物半導體的電晶體形成為一體，可以實現具有新穎的特徵的半導體裝置。
下面，關於本發明的實施例的一個例子參照附圖給予說明。但是，本發明並不侷限於下面的描述。所屬領域的普通技術人員可以很容易地理解一個事實就是其實施例和詳細內容可以被變換為各種各樣的形式，而不脫離本發明的宗旨及其範圍。因此，本發明不應該解釋為侷限於以下所示的實施例的記載內容。
注意，為了便於說明，附圖等所示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。因此，本發明不侷限於附圖等所示出的位置、大小和範圍等。
另外，本發明說明等中使用的“第一”、“第二”、“第三”等序數詞是為了避免結構要素的混同，而不是為了在數目方面上限定。
實施例1
在本實施例中，參照圖1至圖9A和9B說明根據所揭露的發明的一個實施例的半導體裝置的結構及其製造方法。
<半導體裝置的電路結構>
圖1示出半導體裝置的電路結構的一個例子。該半導體裝置由使用氧化物半導體以外的材料的電晶體160和使用氧化物半導體的電晶體162構成。
這裏，電晶體160的閘極電極與電晶體162的源極電極和汲極電極中的一者電連接。另外，第一佈線SL(1st Line：也稱為源極線)和電晶體160的源極電極電連接，第二佈線BL(2nd Line：也稱為位線)和電晶體160的汲極電極電連接。並且，第三佈線S1(3rd Line：也稱為第一信號線)與電晶體162的源極電極和汲極電極中的另一者電連接，第四佈線S2(4th Line：也稱為第二信號線)和電晶體162的閘極電極電連接。
與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體160可以進行更高速度的工作，因此藉由使用該使用氧化物半導體以外的材料的電晶體160而可以進行高速的儲存內容的讀出。另外，使用氧化物半導體的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162處於截止狀態，可以在極長時間內保持電晶體160的閘極電極的電位。
藉由發揮可以保持閘極電極的電位的特徵，如下所述那樣可以進行資訊寫入、保持和讀出。
首先，說明資訊的寫入及保持。首先，藉由將第四佈線S2的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線S1的電位施加到電晶體160的閘極電極(寫入)。然後，藉由將第四佈線S2的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而保持電晶體160的閘極電極的電位(保持)。
因為電晶體162的截止電流極小，所以在長時間內保持電晶體160的閘極電極的電位。例如，在電晶體160的閘極電極的電位為使電晶體160處於導通狀態的電位的情況下，在長時間內保持電晶體160的導通狀態。另外，在電晶體160的閘極電極的電位為使電晶體160處於截止狀態的電位的情況下，在長時間內保持電晶體160的截止狀態。
下面，說明資訊的讀出。如上所述，當在保持電晶體160的導通狀態或截止狀態的狀態下將預定的電位(低電位)施加到第一佈線SL時，第二佈線BL的電位根據電晶體160的導通狀態或截止狀態而不同。例如，在電晶體160處於導通狀態的情況下，第二佈線BL的電位根據第一佈線SL的電位而降低。與此相反，在電晶體160處於截止狀態的情況下，第二佈線BL的電位不變化。
如上所述，藉由在保持資訊的狀態下對第二佈線BL的電位和預定的電位進行比較，可以讀出資訊。
下面，說明資訊的重寫。與上述資訊的寫入及保持同樣，進行資訊的重寫。就是說，藉由將第四佈線S2的電位設定為使電晶體162處於導通狀態的電位，使電晶體162處於導通狀態。由此，將第三佈線S1的電位(根據新的資訊的電位)施加到電晶體160的閘極電極。然後，藉由將第四佈線S2的電位設定為使電晶體162處於截止狀態的電位，使電晶體162處於截止狀態，而處於保持新的資訊的狀態。
如上所述，根據所揭露的發明的半導體裝置可以藉由再次進行資訊的寫入而直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。就是說，可以實現半導體裝置的高速工作。
另外，上述說明關於使用以電子為多數載子的n型電晶體(n通道型電晶體)的情況，但是，當然可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
<半導體裝置的平面結構及截面結構>
圖2A和圖2B是上述半導體裝置的結構的一個例子。圖2A和圖2B分別示出半導體裝置的截面和半導體裝置的平面。這裏，圖2A相當於沿圖2B的線A1-A2及線B1-B2的剖面。圖2A和圖2B所示的半導體裝置在其下部具有使用氧化物半導體以外的材料的電晶體160並在其上部具有使用氧化物半導體的電晶體162。這裏，在電晶體160及電晶體162都是n型電晶體的情況下進行說明，但是也可以採用p型電晶體。尤其是，電晶體160容易成為p型電晶體。
電晶體160具有設置在包含半導體材料的基板100中的通道形成區域116、以夾著通道形成區域116的方式設置的雜質區域114及高濃度雜質區域120(也將這些區域總稱為雜質區域)、設置在通道形成區域116上的閘極絕緣層108、設置在閘極絕緣層108上的閘極電極110、電連接於設置在通道形成區域116的兩側中的一側的雜質區域114的源極電極或汲極電極130a以及電連接於設置在通道形成區域116的兩側中的另一側的雜質區域114的源極電極或汲極電極130b。
這裏，在閘極電極110的側面設置有側壁絕緣層118。另外，在基板100的平面圖中不重疊於側壁絕緣層118的區域中具有高濃度雜質區域120，並且在高濃度雜質區域120上存在著金屬化合物區域124。另外，在基板100上圍繞電晶體160地設置有元件分離絕緣層106，並且覆蓋電晶體160地設置有層間絕緣層126及層間絕緣層128。源極電極或汲極電極130a藉由形成在層間絕緣層126及層間絕緣層128中的開口電連接於設置在通道形成區域116的兩側中的一側的金屬化合物區域124，而源極電極或汲極電極130b藉由形成在層間絕緣層126及層間絕緣層128中的開口電連接於設置在通道形成區域116的兩側中的另一側的金屬化合物區域124。就是說，源極電極或汲極電極130a隔著設置在通道形成區域116的兩側中的一側的金屬化合物區域124電連接於設置在通道形成區域116的兩側中的一側的高濃度雜質區域120及設置在通道形成區域116的兩側中的一側的雜質區域114，而源極電極或汲極電極130b隔著設置在通道形成區域116的兩側中的另一側的金屬化合物區域124電連接於設置在通道形成區域116的兩側中的另一側的高濃度雜質區域120及設置在通道形成區域116的兩側中的另一側的雜質區域114。另外，閘極電極110電連接於與源極電極或汲極電極130a和源極電極或汲極電極130b同樣設置的電極130c。
使用氧化物半導體的電晶體162具有設置在層間絕緣層128上的閘極電極136d、設置在閘極電極136d上的閘極絕緣層138、設置在閘極絕緣層138上的氧化物半導體層140、設置在氧化物半導體層140上且電連接於氧化物半導體層140的源極電極或汲極電極142a以及源極電極或汲極電極142b。
這裏，閘極電極136d設置為埋入形成在層間絕緣層128上的絕緣層132。另外，與閘極電極136d同樣，分別形成接觸於電晶體160的源極電極或汲極電極130a的電極136a、接觸於電晶體160的源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，並在保護絕緣層144上設置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中形成有到達源極電極或汲極電極142a和源極電極或汲極電極142b的開口，並且電極150d及電極150e形成為藉由該開口接觸於源極電極或汲極電極142a和源極電極或汲極電極142b。另外，與電極150d及電極150e同樣，電極150a、電極150b以及電極150c形成為藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口接觸於電極136a、電極136b以及電極136c。
這裏，氧化物半導體層140較佳為雜質如氫等充分得到去除而被高純度化的氧化物半導體層。明確地說，氧化物半導體層140的氫濃度為5×1019atoms/cm3或更少，較佳為5×1018atoms/cm3或更少，更佳為5×1017atoms/cm3以下。另外，氫濃度充分得到降低而被高純度化的氧化物半導體層140具有比通常的矽片(稍微添加有磷或硼等雜質元素的矽片)中的載子濃度(約1×1014/cm3)小得多的載子濃度。如上所述，藉由使用氫濃度充分得到降低而被高純度化的i型化或實際上i型化的氧化物半導體，可以獲得截止電流特性極為優良的電晶體162。例如，在汲極電壓Vd為+1V或+10V且閘極電壓Vg為-5V至-20V的情況下，截止電流為1×10-13A或更少。如上所述，藉由使用氫濃度充分得到降低而被高純度化的氧化物半導體層140而降低電晶體162的截止電流，可以實現新的結構的半導體裝置。另外，使用二次離子質譜(SIMS)測量上述氧化物半導體層140中的氫濃度。
另外，在層間絕緣層146上設置有絕緣層152，並將電極154a、電極154b、電極154c以及電極154d設置為埋入該絕緣層152。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
就是說，在圖2A和2B所示的半導體裝置中，電晶體160的閘極電極110隔著電極130c、電極136c、電極150c、電極154c以及電極150d電連接於電晶體162的源極電極或汲極電極142a。
<半導體裝置的製造方法>
以下，說明上述半導體裝置的製造方法的一個例子。以下，首先，參照圖3A至3H說明下部的電晶體160的製造方法，然後，參照圖4A至4G和圖5A至5D說明上部的電晶體162的製造方法。
<下部的電晶體的製造方法>
首先，準備包含半導體材料的基板100(參照圖3A)。作為包含半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。這裏，作為包含半導體材料的基板100，示出使用單晶矽基板時的一個例子。
在基板100上形成用作用來形成元件分離絕緣層的掩罩的保護層102(參照圖3A)。作為保護層102，例如可以使用氧化矽、氮化矽、氮氧化矽等的材料的絕緣層。另外，在該步驟的前後，也可以將賦予n型導電性的雜質元素和賦予p型導電性的雜質元素添加到基板100，以控制電晶體的臨界值電壓。在半導體為矽時，作為賦予n型導電性的雜質，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質，例如可以使用硼、鋁、鎵等。
接著，使用上述保護層102作為掩罩進行蝕刻，去除不由保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成得到分離的半導體區域104(參照圖3B)。該蝕刻較佳使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體和蝕刻液。
接著，藉由覆蓋半導體區域104地形成絕緣層，並且選擇性地去除重疊於半導體區域104的區域的絕緣層，形成元件分離絕緣層106(參照圖3B)。該絕緣層使用氧化矽、氮化矽、氮氧化矽等而形成。作為絕緣層的去除方法，有CMP等拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區域104之後，或者，在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區域104上形成絕緣層，並在該絕緣層上形成包含導電材料的層。
絕緣層是之後成為閘極絕緣層的層，該絕緣層較佳採用藉由CVD法或濺射法等來得到的包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的膜的單層結構或多層結構即可。另外，也可以藉由高密度電漿處理或熱氧化處理使半導體區域104的表面氧化或氮化，形成上述絕緣層。例如，可以使用He、Ar、Kr、Xe等稀有氣體和氧、氧化氮、氨、氮、氫等的混合氣體來進行高密度電漿處理。另外，對絕緣層的厚度沒有特別的限制，例如其厚度可以設定為1nm到100nm。
包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料而形成。另外，也可以藉由使用包含導電材料的多晶矽等的半導體材料形成包含導電材料的層。對形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種沉積方法。此外，在本實施例中，說明使用金屬材料形成包含導電材料的層時的一個例子。
然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層，形成閘極絕緣層108和閘極電極110。(參照圖3C)。
接著，形成覆蓋閘極電極110的絕緣層112(參照圖3C)。然後，藉由將磷(P)或砷(As)等添加到半導體區域104，在基板100中形成接面深度淺的雜質區域114(參照圖3C)。這裏，雖然添加磷或砷以形成n型電晶體，但是也可以在形成p型電晶體時添加硼(B)或鋁(Al)等的雜質元素。另外，藉由形成雜質區域114，在半導體區域104的閘極絕緣層108的下部形成通道形成區域116(參照圖3C)。在此，雖然可以適當地設定所添加的雜質的濃度，但是較佳根據半導體元件的高微細化而提高其濃度。這裏，雖然採用在形成絕緣層112之後形成雜質區域114的步驟，但是也可以採用在形成雜質區域114之後形成絕緣層112的步驟。
接著，形成側壁絕緣層118(參照圖3D)。在覆蓋絕緣層112地形成絕緣層之後，藉由對該絕緣層進行各向異性高的蝕刻處理，以自對準的方式形成側壁絕緣層118。另外，此時，較佳藉由對絕緣層112的一部分進行蝕刻，暴露閘極電極110的上面和雜質區域114的上面。
接著，覆蓋閘極電極110、雜質區域114和側壁絕緣層118等地形成絕緣層。然後，藉由將磷(P)或砷(As)等添加到該絕緣層接觸雜質區域114的區域，形成高濃度雜質區域120(參照圖3E)。然後，藉由去除上述絕緣層，覆蓋閘極電極110、側壁絕緣層118和高濃度雜質區域120等地形成金屬層122(參照圖3E)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種沉積方法形成。較佳使用與構成半導體區域104的半導體材料起反應而成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料起反應。由此，形成接觸高濃度雜質區域120的金屬化合物區域124(參照圖3F)。另外，在使用多晶矽等作為閘極電極110的情況下，還在閘極電極110與金屬層122接觸的部分中形成金屬化合物區域。
作為上述熱處理，例如可以使用照射閃光燈的熱處理。當然，也可以使用其他熱處理方法，但是較佳使用可以在極短的時間內進行熱處理的方法，以提高根據金屬化合物形成的化學反應的控制性。另外，上述金屬化合物區域由金屬材料與半導體材料之間的反應而形成，該金屬化合物區域的導電性充分得到提高。藉由形成該金屬化合物區，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區域124之後，去除金屬層122。
接著，覆蓋藉由上述步驟形成的各結構地形成層間絕緣層126和層間絕緣層128(參照圖3G)。層間絕緣層126和層間絕緣層128可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成。此外，也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成層間絕緣層126和層間絕緣層128。這裏，雖然示出層間絕緣層126和層間絕緣層128的兩層結構，但是層間絕緣層的結構不侷限於此。在形成層間絕緣層128之後，較佳藉由對其表面進行CMP或蝕刻處理等而使其平坦化。
然後，藉由在上述層間絕緣層中形成到達金屬化合物區域124的開口，在該開口中形成源極電極或汲極電極130a和源極電極或汲極電極130b(參照圖3H)。例如，可以在包括開口的區域中使用PVD法或CVD法等形成導電層，然後使用蝕刻處理或CMP等的方法去除上述導電層的一部分，以形成源極電極或汲極電極130a和源極電極或汲極電極130b。
另外，在藉由去除上述導電層的一部分形成源極電極或汲極電極130a和源極電極或汲極電極130b時，較佳將其表面加工為平坦。例如，當在包含開口的區域中形成薄的鈦膜或氮化鈦膜，然後將鎢膜形成為嵌入開口中時，藉由進行之後的CMP，可以在去除多餘的鎢膜、鈦膜或氮化鈦膜等的同時提高其表面的平坦性。像這樣，藉由對包含源極電極或汲極電極130a和源極電極或汲極電極130b的表面進行平坦化，可以在之後的步驟中形成優良的電極、佈線、絕緣層或半導體層等。
這裏，雖然附圖僅示出接觸金屬化合物區域124的源極電極或汲極電極130a和源極電極或汲極電極130b，但是也可以在該步驟中形成接觸閘極電極110的電極(例如，圖2A和2B中的電極130c)等。對可以用作源極電極或汲極電極130a和源極電極或汲極電極130b的材料沒有特別的限制，而可以使用各種導電材料。例如，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料。
藉由上述步驟，形成使用包含半導體材料的基板100的電晶體160。另外，在進行上述步驟之後，還可以形成電極、佈線或絕緣層等。藉由使用由層間絕緣層和導電層的疊層結構構成的多層佈線結構作為佈線的結構，可以提供高集成化的半導體裝置。
<上部的電晶體的製造方法>
接著，參照圖4A至4G及圖5A至5D說明在層間絕緣層128上製造電晶體162的步驟。另外，圖4A至4G及圖5A至5D示出層間絕緣層128上的各種電極或電晶體162等的製程，而省略存在於電晶體162的下部的電晶體160等。
首先，在層間絕緣層128、源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c上形成絕緣層132(參照圖4A)。絕緣層132可以使用PVD法或CVD法等而形成。另外，可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成絕緣層132。
接著，在絕緣層132中形成到達源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c的開口。此時，還在之後形成閘極電極136d的區域中形成開口。然後，將導電層134形成為嵌入上述開口中(參照圖4B)。上述開口可以使用掩罩藉由蝕刻等的方法而形成。上述掩罩藉由使用光掩罩的曝光等的方法而形成。作為蝕刻，使用濕蝕刻和乾蝕刻中的任何一種，但是從微細加工的觀點來看，較佳使用乾蝕刻。導電層134可以使用PVD法或CVD法等的沉積法而形成。作為可以用來形成導電層134的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
更明確地說，可以使用如下方法：例如，在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法形成的鈦膜具有使其與下部電極(這裏，源極電極或汲極電極130a、源極電極或汲極電極130b以及電極130c等)的介面的氧化膜還原而降低其與下部電極的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
在形成導電層134之後，藉由使用蝕刻處理或CMP等的方法去除導電層134的一部分，暴露絕緣層132，以形成電極136a、電極136b、電極136c以及閘極電極136d(參照圖4C)。另外，在去除上述導電層134的一部分以形成電極136a、電極136b、電極136c以及閘極電極136d時，較佳將其表面加工為平坦。如此，藉由將絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d的表面加工為平坦，可以在之後的步驟中形成優良的電極、佈線、絕緣層以及半導體層等。
接著，覆蓋絕緣層132、電極136a、電極136b、電極136c以及閘極電極136d地形成閘極絕緣層138(參照圖4D)。閘極絕緣層138可以藉由CVD法或濺射法等形成。另外，閘極絕緣層138較佳包含氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿或氧化鉭等。另外，閘極絕緣層138可以為單層結構或者疊層結構。例如，藉由作為原料氣體使用矽烷(SiH4)、氧和氮的電漿CVD法，形成包含氧氮化矽的閘極絕緣層138。對閘極絕緣層138的厚度沒有特別的限制，例如其厚度可以設定為10nm到500nm。在使用疊層結構時，例如，較佳使用由厚度為50nm到200nm的第一閘極絕緣層和第一閘極絕緣層上的厚度為5nm到300nm的第二閘極絕緣層構成的疊層。
另外，因為藉由去除雜質而i型化或者在實際上被i型化的氧化物半導體(高純度化的氧化物半導體)對介面能階或介面電荷極為敏感，所以在作為氧化物半導體層使用該氧化物半導體的情況下，其與閘極絕緣層的介面是重要的。就是說，接觸高純度化的氧化物半導體層的閘極絕緣層138被要求高品質化。
另外，因為可以藉由使用μ波(2.45GHz)的高密度電漿CVD法而形成緻密且絕緣耐壓高的高品質的閘極絕緣層138，所以該方法是較佳的。這是因為如下緣故：高純度化的氧化物半導體層與高品質閘極絕緣層黏合，使得介面態密度得到降低而可以得到優良的介面特性。
當然，只要是能夠作為閘極絕緣層形成優質的絕緣層的方法，就在使用高純度化的氧化物半導體層的情況下也可以使用濺射法或電漿CVD法等的其他方法。另外，也可以使用藉由形成後的熱處理而使膜品質或與氧化物半導體層之間的介面特性得到改善的絕緣層。總之，只要形成作為閘極絕緣層138的膜品質優良且可以降低與氧化物半導體層的介面態密度而形成優良的介面的閘極絕緣層，即可。
再者，在85℃，2×106V/cm且時間為12小時的閘極偏壓-熱應力試驗(稱為BT試驗)中，如果在氧化物半導體中添加有雜質，雜質和氧化物半導體的主要成分之間的鍵被強電場(B：偏壓)和高溫(T：溫度)切斷，產生的懸空鍵導致臨界值電壓(Vth)的偏移。
與此相反，藉由儘量去除氧化物半導體的雜質，尤其是氫或水等，如上所述那樣與閘極絕緣層之間具有優良的介面特性，而可以得到對BT試驗也穩定的電晶體。
接著，在閘極絕緣層138上形成氧化物半導體層，藉由使用掩罩的蝕刻等方法而加工該氧化物半導體層，以形成島狀的氧化物半導體層140(參照圖4E)。
作為氧化物半導體，較佳採用In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類、In-Zn-O類、Sn-Zn-O類、Al-Zn-O類、In-O類、Sn-O類、Zn-O類的氧化物半導體層，尤其是使用非晶氧化物半導體層。在本實施例中，作為氧化物半導體層，使用In-Ga-Zn-O類氧化物半導體沉積用靶材藉由濺射法形成非晶氧化物半導體層。另外，因為可以藉由將矽添加到氧化物半導體層中抑制其結晶化，所以，例如，也可以使用包含2wt.%到10wt.%的SiO2的靶材形成氧化物半導體層。
作為用來使用濺射法製造氧化物半導體層的靶材，例如，可以使用以氧化鋅為主要成分的氧化物半導體沉積用靶材。另外，也可以使用包含In、Ga和Zn的氧化物半導體沉積用靶材(組成比為In2O3：Ga2O3：ZnO=1:1:1[摩爾數比])等。另外，作為包含In、Ga和Zn的氧化物半導體沉積用靶材，也可以使用其組成比為In2O3：Ga2O3：ZnO=1:1:2[摩爾數比]或In2O3：Ga2O3：ZnO=1:1:4[摩爾數比]的靶材等。氧化物半導體沉積用靶材的填充率為90%到100%，較佳為95%或更多(例如，99.9%)。藉由使用填充率高的氧化物半導體沉積用靶材，形成緻密的氧化物半導體層。
氧化物半導體層的形成氣圍較佳為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，較佳使用氫、水、羥基或氫化物等的雜質的濃度降低到約幾ppm(較佳為約幾ppb)的高純度氣體。
在形成氧化物半導體層時，在保持為減壓狀態的處理室內固定基板，並且將基板溫度設定為100℃到600℃，較佳為200℃到400℃。藉由在加熱基板的同時形成氧化物半導體層，可以降低氧化物半導體層所包含的雜質的濃度。另外，可以減輕由濺射導致的損傷。然後，在去除處理室內的殘留水分的同時引入氫和水得到去除的濺射氣體，並且將金屬氧化物用作靶材以形成氧化物半導體層。較佳使用吸附型真空泵，以去除處理室內的殘留水分。例如，可以使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，對氫原子、水(H2O)等包含氫原子的化合物(更佳，還有包含碳原子的化合物)等進行了排氣，因此可以降低在該沉積室中形成的氧化物半導體層所包含的雜質的濃度。
作為形成條件，例如，可以採用如下條件：基板和靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電力為0.5kW，並且氣圍為氧(氧流量比率為100%)氣圍。注意，當使用脈衝直流(DC)電源時，可以減少在沉積時發生的粉狀物質(也稱為微粒或塵埃)，並且膜厚度分佈也變得均勻，所以是較佳的。將氧化物半導體層的厚度設定為2nm到200nm、較佳為5nm到30nm。另外，因為氧化物半導體層的適當的厚度根據使用的氧化物半導體材料而不同，所以可以根據使用的材料適當地選擇其厚度。
另外，較佳在藉由濺射法形成氧化物半導體層之前進行引入氬氣體來產生電漿的反濺射，以去除附著在閘極絕緣層138的表面的塵埃。這裏，通常的濺射是指將離子碰撞到濺射靶材，而反濺射是指將離子碰撞到處理表面以改變其表面的性質。作為將離子碰撞到處理表面的方法，有在氬氣圍中將高頻電壓施加到處理表面一側而在基板附近產生電漿的方法等。另外，也可以使用氮氣圍、氦氣圍或氧氣圍等代替氬氣圍。
作為上述氧化物半導體層的蝕刻可以使用乾蝕刻和濕蝕刻中的任何一種。當然，也可以組合乾蝕刻和濕蝕刻而使用。根據材料適當地設定蝕刻條件(蝕刻氣體、蝕刻液、蝕刻時間、溫度等)，以將其蝕刻成所希望的形狀。
作為乾蝕刻所使用的蝕刻氣體，例如有含有氯的氣體(氯類氣體，例如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)、四氯化碳(CCl4)等)等。另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(反應性離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。適當地設定蝕刻條件(施加到線圈形電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以將其蝕刻成所希望的形狀。
作為用於濕蝕刻的蝕刻劑，可以使用磷酸、醋酸以及硝酸混合的溶液等。另外，還可以使用ITO07N(由Kanto Chemical Co.,Inc製造)等。
接著，較佳對氧化物半導體層進行第一熱處理。藉由進行該第一熱處理，可以進行氧化物半導體層的脫水化或脫氫化。將第一熱處理的溫度設定為300℃到750℃，較佳為400℃以上且低於基板的應變點。例如，將基板引入到使用電阻發熱體等的電爐中，在氮氣圍中且在450℃的溫度下對氧化物半導體層140進行熱處理1小時。在該期間，不使氧化物半導體層140接觸大氣，以避免水或氫的再混入。
另外，熱處理裝置不侷限於電爐，也可以為利用來自被進行了加熱的氣體等介質的熱傳達或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(氣體快速熱退火)裝置或LRTA(燈快速熱退火)裝置等RTA(快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。作為氣體，使用氬等稀有氣體或氮等即使藉由加熱處理也不與被處理物起反應的惰性氣體。
另外，作為第一熱處理，也可以進行如下GRTA處理，即將基板引入到被加熱到650℃至700℃的高溫的惰性氣體中，進行加熱幾分鐘，然後從該惰性氣體中抽出基板。藉由使用GRTA處理，可以在短時間內進行高溫熱處理。另外，因為GRTA處理是在短時間內進行的熱處理，所以即使在超過基板的應變點的溫度條件下也可以使用GRTA處理。
另外，較佳在以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍中進行第一熱處理。例如，較佳將引入加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)或更多，較佳設定為7N(99.99999%)或更多(即，雜質濃度為1ppm或更少，較佳為0.1ppm或更少)。
根據第一加熱處理的條件或氧化物半導體層的材料，有時氧化物半導體層晶化而成為微晶或多晶。例如，有時成為結晶化率為90%或更多或80%或更多的微晶氧化物半導體層。另外，根據第一熱處理的條件或氧化物半導體層的材料，有時成為不包含結晶成分的非晶氧化物半導體層。
另外，有時成為非晶氧化物半導體(例如，在氧化物半導體層的表面)和微晶(粒徑為1nm到20nm(典型為2nm到4nm))混合在一起的氧化物半導體層。
另外，藉由在非晶中排列微晶，也可以改變氧化物半導體層的電特性。例如，在使用In-Ga-Zn-O類氧化物半導體沉積用靶材形成氧化物半導體層時，藉由形成具有電各向異性的In2Ga2ZnO7的晶粒對準的微晶部，可以改變氧化物半導體層的電特性。
更明確地說，例如，藉由將In2Ga2ZnO7的晶粒對準為其c軸垂直於氧化物半導體層的表面，可以提高平行於氧化物半導體層表面的方向上的導電性，並提高垂直於氧化物半導體層表面的方向上的絕緣性。另外，上述微晶部具有抑制水或氫等雜質侵入到氧化物半導體層中的功能。
另外，具有上述微晶部的氧化物半導體層可以藉由GRTA處理對氧化物半導體層進行表面加熱而形成。另外，更佳地，藉由使用Zn含量小於In或Ga含量的濺射靶材，可以形成氧化物半導體層。
也可以對被加工為島狀的氧化物半導體層140之前的氧化物半導體層進行對氧化物半導體層140的第一熱處理。在此情況下，在進行第一熱處理之後從加熱裝置抽出基板，並進行光刻步驟。
另外，上述第一熱處理具有對氧化物半導體層140進行脫水化或脫氫化的效果，所以也可以被稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後，在將源極電極或汲極電極層疊在氧化物半導體層140上之後，或者，在將保護絕緣層形成在源極電極或汲極電極上之後等進行上述脫水化處理或脫氫化處理。另外，可以進行該脫水化處理或脫氫化處理一次或多次。
接著，接觸氧化物半導體層140地形成源極電極或汲極電極142a和源極電極或汲極電極142b(參照圖4F)。藉由在覆蓋氧化物半導體層140地形成導電層之後對該導電層選擇性地進行蝕刻，可以形成源極電極或汲極電極142a和源極電極或汲極電極142b。
導電層可以使用以濺射法為典型的PVD法或電漿CVD法等的CVD法而形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹和釷的任何一種或多種材料。另外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹和鈧的一種元素或多種元素而成的材料，導電層既可為單層結構，又可為兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊有鈦膜的兩層結構以及層疊有鈦膜、鋁膜和鈦膜的三層結構等。
這裏，在進行曝光以形成用於蝕刻的掩罩時，較佳使用紫外線、KrF雷射或ArF雷射。
根據源極電極或汲極電極142a的下端部和源極電極或汲極電極142b的下端部的間隔，決定電晶體的通道長度(L)。另外，當在通道長度(L)短於25nm的條件下進行曝光時，使用波長極短，即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行用來形成掩罩的曝光。利用超紫外線的曝光的解析度高，並且聚焦深度也大。因此，也可以將之後形成的電晶體的通道長度(L)設定為10nm到1000nm，而可以實現電路的工作速度的高速化。再者，因為截止電流值極小，所以可以抑制耗電量的增大。
另外，在對導電層進行蝕刻時，適當地調節其材料和蝕刻條件，以避免氧化物半導體層140得到去除。另外，根據材料和蝕刻條件，有時在該步驟中氧化物半導體層140的一部分被進行蝕刻而成為具有槽部(凹部)的氧化物半導體層。
另外，也可以在氧化物半導體層140和源極電極或汲極電極142a之間或者在氧化物半導體層140和源極電極或汲極電極142b之間形成氧化物導電層。可以連續形成(連續沉積)氧化物導電層和用來形成源極電極或汲極電極142a和源極電極或汲極電極142b的金屬層。氧化物導電層可以用作源極區或汲極區。藉由設置該氧化物導電層，可以實現源極區或汲極區的低電阻化，而可以實現電晶體的高速工作。
另外，也可以使用透光為具有多種強度的曝光掩罩，即多色調掩罩形成抗蝕劑掩罩，並使用該抗蝕劑掩罩進行蝕刻步驟，以減少上述掩罩的使用個數和步驟數。使用多色調掩罩形成的抗蝕劑掩罩成為具有多個厚度的形狀(階梯狀)，並進行灰化來可以進一步改變形狀，所以可以用於加工為不同的圖案的多個蝕刻步驟。就是說，利用一個多色調掩罩，可以形成對應於至少兩種以上的不同圖案的抗蝕劑掩罩。因此，可以削減曝光掩罩數，並且可以削減所對應的光刻步驟數，所以可以簡化步驟。
另外，在上述步驟之後，較佳進行使用N2O、N2或Ar等的氣體的電漿處理。藉由進行該電漿處理，去除附著於露出的氧化物半導體層表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
接著，不接觸大氣地形成接觸氧化物半導體層140的一部分的保護絕緣層144(參照圖4G)。
保護絕緣層144可以藉由適當地使用濺射法等的不使水或氫等的雜質混入到保護絕緣層144的方法而形成。另外，其厚度為1nm或更多。作為可以用於保護絕緣層144的材料，有氧化矽、氮化矽、氧氮化矽或氮氧化矽等。此外，其結構可以為單層結構或者疊層結構。較佳將形成保護絕緣層144時的基板溫度設定為室溫到300℃，較佳採用稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。
在保護絕緣層144包含氫的情況下，由於氫侵入到氧化物半導體層或者由氫從氧化物半導體層中抽出氧等，有時會導致氧化物半導體層的背通道一側的低電阻化而形成寄生通道。因此，重要的是在保護絕緣層144的形成方法中不使用氫，以儘量使保護絕緣層144不包含氫。
另外，較佳在去除處理室內的殘留水分的同時形成保護絕緣層144。這是為了不使氧化物半導體層140和保護絕緣層144包含氫、羥基或水。
較佳使用吸附型真空泵，以去除處理室內的殘留水分。例如，較佳使用低溫泵、離子泵或鈦昇華泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。在使用低溫泵進行了排氣的沉積室中，例如，氫原子、水(H2O)等包含氫原子的化合物等得到去除，因此可以降低在該沉積室中形成的保護絕緣層144所包含的雜質的濃度。
作為形成保護絕緣層144時的濺射氣體，較佳使用氫、水、羥基或氫化物等雜質的濃度降低到約幾ppm(較佳為約幾ppb)的高純度氣體。
接著，較佳在惰性氣體氣圍中或在氧氣體氣圍中進行第二熱處理(較佳為200℃到400℃，例如250℃到350℃)。例如，在氮氣圍下並在250℃的溫度下進行一個小時的第二熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻。
另外，也可以在大氣中並在100℃到200℃的溫度下進行熱處理1小時到30小時。該熱處理既可在保持一定的加熱溫度的狀態下進行加熱，又可反復多次進行從室溫到100℃到200℃的加熱溫度的升溫和從加熱溫度到室溫的降溫。另外，也可以在形成保護絕緣層之前在減壓狀態下進行該熱處理。藉由在減壓狀態下進行熱處理，可以縮短加熱時間。另外，既可進行該熱處理代替上述第二熱處理，又可在進行第二熱處理前後等進行該熱處理。
首先，在保護絕緣層144上形成層間絕緣層146(參照圖5A)。層間絕緣層146可以使用PVD法或CVD法等而形成。另外，可以使用包含氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成層間絕緣層146。在形成層間絕緣層146之後，較佳藉由對其表面進行CMP或蝕刻處理等而使其平坦化。
接著，在層間絕緣層146、保護絕緣層144以及閘極絕緣層138中形成到達電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b的開口，並將導電層148形成為嵌入該開口中(參照圖5B)。上述開口可以使用掩罩藉由蝕刻等的方法而形成。上述掩罩藉由使用光掩罩的曝光等的方法而形成。作為蝕刻，使用濕蝕刻和乾蝕刻中的任何一種，但是從微細加工的觀點來看，較佳使用乾蝕刻。導電層148可以使用PVD法或CVD法等的沉積法而形成。作為可以用來形成導電層148的材料，可以舉出鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料、該材料的合金或化合物(例如，氮化物)等。
明確地說，可以使用如下方法：例如，在包括開口的區域中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法形成的鈦膜具有使其與下部電極(這裏，電極136a、電極136b、電極136c、源極電極或汲極電極142a以及源極電極或汲極電極142b)的介面的氧化膜還原而降低其與下部電極的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍法形成銅膜。
在形成導電層148之後，藉由使用蝕刻處理或CMP等的方法去除導電層148的一部分，暴露層間絕緣層146，以形成電極150a、電極150b、電極150c、電極150d以及電極150e(參照圖5C)。另外，在去除上述導電層148的一部分以形成電極150a、電極150b、電極150c、電極150d以及電極150e時，較佳將其表面加工為平坦。如此，藉由將層間絕緣層146、電極150a、電極150b、電極150c、電極150d以及電極150e的表面加工為平坦，可以在之後的步驟中形成優良的電極、佈線、絕緣層以及半導體層等。
再者，形成絕緣層152，在絕緣層152中形成到達電極150a、電極150b、電極150c、電極150d以及電極150e的開口，並且將導電層形成為嵌入該開口，然後，使用蝕刻或CMP等的方法去除導電層的一部分來暴露絕緣層152，以形成電極154a、電極154b、電極154c以及電極154d(參照圖5D)。該步驟與形成電極150a等的情況相同，而省略其詳細說明。
在使用上述方法製造電晶體162的情況下，氧化物半導體層140的氫濃度為5×1019atoms/cm3或更少，另外，電晶體162的截止電流為1×10-13A或更少。像這樣，藉由使用氫濃度得到充分降低且高純度化的氧化物半導體層140，可以得到優良特性的電晶體162。另外，可以製造在下部具有使用氧化物半導體以外的材料的電晶體160並在上部具有使用氧化物半導體的電晶體162且具有優良特性的半導體裝置。
另外，作為氧化物半導體的比較對象的半導體材料，有碳化矽(例如，4H-SiC)。氧化物半導體與4H-SiC具有幾個共同點。載子密度是其中的一個例子。常溫下的氧化物半導體的本征載子密度被估計為約10-7/cm3，這與4H-SiC的6.7×10-11/cm3同樣，顯示極為低的數值。藉由對其與矽的本征載子密度(約1.4×1010/cm3)進行比較，可以清楚地理解其本征載子密度極為低。
另外，因為氧化物半導體的能帶隙為3.0至3.5eV，4H-SiC的能帶隙為3.26eV，所以從寬頻隙半導體的這一點來看，氧化物半導體和碳化矽也具有共同點。
另一方面，在氧化物半導體和碳化矽之間存在著極大的差異。這就是步驟溫度。因為碳化矽通常需要1500℃至2000℃的熱處理，所以難以實現其與使用其他半導體材料的半導體元件的疊層結構。這是因為在上述高溫下半導體基板或半導體元件等被損壞的緣故。另一方面，藉由在300℃至500℃(玻璃轉變溫度以下，最高為約700℃)的溫度下進行熱處理，可以製造氧化物半導體，而可以在使用其他半導體材料形成積體電路之後形成由氧化物半導體構成的半導體元件。
另外，與碳化矽不同，氧化物半導體具有可以使用玻璃基板等低耐熱性基板的優點。再者，從不需要在高溫下進行熱處理這一點來看，與碳化矽相比，氧化物半導體具有可以降低能量消耗的優點。
另外，雖然對氧化物半導體的物性已在進行各種各樣的研究，但是這些研究不包括充分降低能隙中的定域能階本身的技術思想。在所揭露的發明的一個實施例中，藉由從氧化物半導體中去除成為定域能階的原因的水或氫，製造被高純度化的氧化物半導體。這是基於充分降低能隙中的定域能階本身的技術思想。由此，可以製造極為優良的工業產品。
再者，藉由將氧供給給由氧缺乏而產生的金屬的懸空鍵以減少由氧缺陷而起的定域能階，可以得到更高純度化(i型)的氧化物半導體。例如，藉由接觸通道形成區域地形成氧過剩的氧化膜並從該氧化膜供給氧，可以減少由氧缺陷而起的定域能階。
氧化物半導體中的施主被認為起因於由氫過剩導致的傳導帶下0.1eV至0.2eV的較淺能級和由氧不足導致的較深能階等。儘量去除氫並且充分供給氧以消除上述缺陷的技術思想是對的。
另外，一般來說，氧化物半導體為n型，但是在所揭露的發明的一個實施例中，藉由去除雜質，尤其是水或氫，實現i型化。在這一點上，不是如矽等那樣添加雜質而實現i型化，因此可以說其包括從來沒有的技術思想。
<使用氧化物半導體的電晶體的導電機理>
這裏，參照圖22至圖25說明使用氧化物半導體的電晶體的導電機理。注意，以下說明只是一個考察而已，發明的有效性不會根據該說明而被否定。
圖22是使用氧化物半導體的反交錯型電晶體(薄膜電晶體)的縱剖面圖。在閘極電極(GE1)上隔著閘極絕緣層(GI)設置有氧化物半導體層(OS)，並在其上設置有源極電極(S)和汲極電極(D)。
圖23A和23B示出沿圖22的A-A'的能帶結構的示意圖。圖23B示出如下情況：在將正電壓(VD>0)施加到汲極的情況下，虛線表示不將電壓施加到閘極的情況(VG=0)，而實線表示將正的電壓(VG>0)施加到閘極的情況。在不將電壓施加到閘極的情況下，因為勢壘高，所以載子(電子)不從電極植入到氧化物半導體一側，而呈現沒有電流的截止狀態。另一方面，在將正的電壓施加到閘極的情況下，勢壘得到降低，而呈現產生電流的導通狀態。
圖24A和24B示出沿圖22的B-B'的剖面的能帶圖(示意圖)。圖24A示出將正的電位+VG(VG>0)施加到閘極(GE1)的狀態，並示出在源極和汲極之間流過載子(電子)的導通狀態。另外，圖24B示出將負的電位-VG(VG>0)施加到閘極(GE1)的狀態，並示出截止狀態(不流過少數載子的狀態)。
圖25示出真空能階、金屬的功函數(Φ M)和氧化物半導體的電子親和勢(χ)的關係。
金屬退化，其費米能階位於傳導帶內。另一方面，現有的氧化物半導體為n型，其費米能階(Ef)離位於帶隙中央的本征費米能階(Ei)遠，而位於接近傳導帶的一側。另外，氧化物半導體中的氫的一部分成為施主，這被認為是n型化的原因之一。
與此相反，根據所揭露的發明的一個實施例的氧化物半導體是：藉由從氧化物半導體去除成為n型化的原因的氫，並進行高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，而成為本征(i型)氧化物半導體或接近本征的氧化物半導體。就是說，其特徵在於：藉由儘量去除氫或水等的雜質，得到高純度化的本征(i型)氧化物半導體或接近本征的氧化物半導體，而不是添加雜質元素而實現i型化。由此，可以將費米能階(Ef)設定為與本征費米能階(Ei)大致相同。
氧化物半導體的帶隙(Eg)被認為是3.15eV，電子親和勢(χ)被認為是4.3eV。構成源極電極或汲極電極的鈦(Ti)的功函數與氧化物半導體的電子親和勢(χ)大致相同。在此情況下，在金屬-氧化物半導體介面未形成對電子的肖特基勢壘。
就是說，在金屬的功函數(Φ M)和氧化物半導體的電子親和勢(χ)相同的情況下，在兩者接觸時顯示如圖23A所示的能帶圖(示意圖)。
在圖23B中，黑色圓點(‧)表示電子。在將正的電位施加到汲極時，電子超過勢壘(h)而植入到氧化物半導體，然後向汲極流動。勢壘(h)的高度隨閘極電壓和汲極電壓而變化，但是在施加正的汲極電壓時，勢壘(h)的高度低於未施加電壓時的圖23A的勢壘的高度，即帶隙(Eg)的1/2。
此時，如圖24A所示，電子在閘極絕緣層和高純度化的氧化物半導體的介面附近(氧化物半導體的能量穩定的最低部)遷移。
另外，如圖24B所示，在將負的電位施加到閘極電極(GE1)時，因為實際上沒有少數載子的電洞，所以電流成為極為接近0的數值。
如上所述，藉由進行氧化物半導體的高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，得到本征(i型)或實際上本征的氧化物半導體，由此其與閘極絕緣層的介面特性明顯化。因此，作為閘極絕緣層，要求可以與氧化物半導體形成優良介面的閘極絕緣層。明確地說，例如，較佳使用藉由使用利用VHF頻帶至μ波頻帶的電源頻率而產生的高密度電漿的CVD法製造的絕緣層或藉由濺射法而製造的絕緣層等。
藉由在對氧化物半導體進行高純度化的同時改善氧化物半導體和閘極絕緣層的介面，例如，在電晶體的通道寬度W為1×104μm且通道長度為3μm的情況下可以在常溫下實現10-13A或更少的截止電流和0.1V/dec.的亞臨界值擺幅值(S值)(閘極絕緣層的厚度：100nm)。
像這樣，藉由進行氧化物半導體的高純度化以儘量使其不包含氧化物半導體的主要成分以外的元素(雜質元素)，可以實現電晶體的優良工作。
<變形例>
圖6至圖9A和9B示出半導體裝置的結構的變形例子。另外，以下，作為變形例，說明其結構與上述不同的電晶體162。就是說，電晶體160的結構與上述同樣。
圖6示出具有如下電晶體162的半導體裝置的例子，該電晶體162具有氧化物半導體層140下的閘極電極136d，並且源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140。另外，平面的結構可以根據剖面而適當地改變，因此，這裏只示出剖面。
圖6所示的結構和圖2A和2B所示的結構的最大的不同之處在於：有源極電極或汲極電極142a和源極電極或汲極電極142b與氧化物半導體層140的連接位置。就是說，在圖2A和2B所示的結構中，源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的上一側表面接觸氧化物半導體層140，在圖6所示的結構中，源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140。起因於上述接觸的不同，其他電極和絕緣層等的配置與圖2A和2B不同。各結構元件的詳細與圖2A和2B同樣。
明確地說，圖6所示的半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的源極電極或汲極電極142a和源極電極或汲極電極142b；以及接觸源極電極或汲極電極142a利源極電極或汲極電極142b的上一側表面的氧化物半導體層140。
這裏，閘極電極136d設置為埋入形成在層間絕緣層128上的絕緣層132。另外，與閘極電極136d同樣，分別形成接觸於源極電極或汲極電極130a的電極136a、接觸於源極電極或汲極電極130b的電極136b以及接觸於電極130c的電極136c。
另外，在電晶體162上接觸於氧化物半導體層140的一部分地設置有保護絕緣層144，並在保護絕緣層144上設置有層間絕緣層146。這裏，在保護絕緣層144和層間絕緣層146中形成有到達源極電極或汲極電極142a和源極電極或汲極電極142b的開口，並且電極150d及電極150e形成為藉由該開口接觸於源極電極或汲極電極142a和源極電極或汲極電極142b。另外，與電極150d及電極150e同樣，電極150a、電極150b以及電極150c形成為藉由設置在閘極絕緣層138、保護絕緣層144和層間絕緣層146中的開口接觸於電極136a、電極136b以及電極136c。
另外，在層間絕緣層146上設置有絕緣層152，並將電極154a、電極154b、電極154c以及電極154d設置為埋入該絕緣層152。這裏，電極154a接觸於電極150a，電極154b接觸於電極150b，電極154c接觸於電極150c及電極150d，並且電極154d接觸於電極150e。
圖7A和7B示出在氧化物半導體層140上具有閘極電極136d的例子。這裏，圖7A示出源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140的例子，而圖7B示出源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的上一側表面接觸氧化物半導體層140的例子。
圖2A和2B及圖6所示的結構和圖7A和7B所示的結構的最大不同之處在於：在氧化物半導體層140上具有閘極電極136d。另外，圖7A所示的結構和圖7B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140還是在氧化物半導體層140的上一側表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各結構元件的詳細與圖2A和2B等同樣。
明確地說，圖7A所示的半導體裝置包括：設置在層間絕緣層128上的源極電極或汲極電極142a和源極電極或汲極電極142b；接觸源極電極或汲極電極142a和源極電極或汲極電極142b的上一側表面的氧化物半導體層140；設置在氧化物半導體層140上的閘極絕緣層138；以及閘極絕緣層138上的重疊於氧化物半導體層140的閘極電極136d。
另外，圖7B所示的半導體裝置包括：設置在層間絕緣層128上的氧化物半導體層140；設置為接觸氧化物半導體層140的上一側表面的源極電極或汲極電極142a和源極電極或汲極電極142b；設置在氧化物半導體層140、源極電極或汲極電極142a和源極電極或汲極電極142b上的閘極絕緣層138；以及閘極絕緣層138上的重疊於氧化物半導體層140的閘極電極136d。
另外，與圖2A和2B所示的結構等相比，在圖7A和7B所示的結構中有時可以省略結構元件(例如，電極150a和電極154a等)。在此情況下，可以得到製程的簡化的間接效果。當然，在圖2A和2B等所示的結構中也可以省略不一定需要的結構元件。
圖8A和8B示出在元件的尺寸比較大的情況下在氧化物半導體層140下具有閘極電極136d的例子。在此情況下，因為對表面的平坦性或覆蓋度的要求不太高，所以不需要將佈線或電極等形成為埋入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣製造電晶體160。
另外，圖8A所示的結構和圖8B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140還是在氧化物半導體層140的上一側表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各結構元件的詳細與圖2A和2B等同樣。
明確地說，圖8A所示的半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的源極電極或汲極電極142a和源極電極或汲極電極142b；以及接觸源極電極或汲極電極142a和源極電極或汲極電極142b的上一側表面的氧化物半導體層140。
另外，圖8B所示的半導體裝置包括：設置在層間絕緣層128上的閘極電極136d；設置在閘極電極136d上的閘極絕緣層138；設置在閘極絕緣層138上的重疊於閘極電極136d的區域中的氧化物半導體層140；以及設置為接觸氧化物半導體層140的上一側表面的源極電極或汲極電極142a和源極電極或汲極電極142b。
另外，與圖2A和2B所示的結構等相比，在圖8A和8B所示的結構中有時可以省略結構元件。在此情況下，也可以得到製程的簡化的效果。
圖9A和9B示出在元件的尺寸比較大的情況下在氧化物半導體層140上具有閘極電極136d的例子。在此情況下，因為對表面的平坦性或覆蓋度的要求不太高，所以不需要將佈線或電極等形成為埋入絕緣層中。例如，藉由在形成導電層之後進行構圖，可以形成閘極電極136d等。另外，雖然這裏未圖示，但是也可以同樣製造電晶體160。
圖9A所示的結構和圖9B所示的結構的最大不同之處在於：源極電極或汲極電極142a和源極電極或汲極電極142b在氧化物半導體層140的下一側表面接觸氧化物半導體層140還是在氧化物半導體層140的上一側表面接觸氧化物半導體層140。起因於這些的不同，其他電極和絕緣層等的配置與圖2A和2B等不同。各結構元件的詳細與圖2A和2B等同樣。
明確地說，圖9A所示的半導體裝置包括：設置在層間絕緣層128上的源極電極或汲極電極142a和源極電極或汲極電極142b；接觸源極電極或汲極電極142a和源極電極或汲極電極142b的上一側表面的氧化物半導體層140；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，圖9B所示的半導體裝置包括：設置在層間絕緣層128上的氧化物半導體層140；設置為接觸氧化物半導體層140的上一側表面的源極電極或汲極電極142a和源極電極或汲極電極142b；設置在源極電極或汲極電極142a、源極電極或汲極電極142b以及氧化物半導體層140上的閘極絕緣層138；以及設置在閘極絕緣層138上的重疊於氧化物半導體層140的區域中的閘極電極136d。
另外，與圖2A和2B所示的結構等相比，在圖9A和9B所示的結構中有時可以省略結構元件。在此情況下，也可以得到製程的簡化的效果。
如上所述，根據所揭露的發明的一個實施例，實現具有新的結構的半導體裝置。在本實施例中，雖然說明了層疊形成電晶體160和電晶體162的例子，但是半導體裝置的結構不侷限於此。另外，在本實施例中，雖然說明了電晶體160和電晶體162的通道長度方向相互垂直的例子，但是電晶體160和電晶體162的位置關係不侷限於此。再者，也可以將電晶體160和電晶體162設置為彼此重疊。
另外，在本實施例中，為了便於理解而說明了最小儲存單位(1位元)的半導體裝置，但是半導體裝置的結構不侷限於此。也可以藉由適當地連接多個半導體裝置而構成更高級的半導體裝置。例如，可以使用多個上述半導體裝置構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖1，而可以適當地改變佈線的結構。
根據本實施例的半導體裝置因電晶體162的低截止電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的更新工作，而可以抑制耗電量。另外，可以將其實際上用作非易失性儲存裝置。
另外，因為根據電晶體162的開關工作而進行資訊寫入等，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或擦除，而也可以容易實現高速工作。另外，藉由控制輸入到電晶體的電位，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。
另外，與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體可以進行更高速度的工作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
本實施例所示的結構或方法等可以與其他實施例所示的結構或方法等適當地組合而使用。
實施例2
在本實施例中，說明根據本發明的一個實施例的半導體裝置的電路結構及工作方法。
圖10示出半導體裝置所具有的記憶元件(以下也成為儲存單元)的電路圖的一個例子。圖10所示的儲存單元200包括第三佈線S1(第一信號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體201、電晶體202以及電晶體203。電晶體201及電晶體203使用氧化物半導體以外的材料而形成，電晶體202使用氧化物半導體而形成。這裏，電晶體201及電晶體203較佳具有與實施例1所示的電晶體160同樣的結構。另外，電晶體202較佳具有與實施例1所示的電晶體162同樣的結構。另外，儲存單元200電連接於第一佈線SL(源極線)及第二佈線BL(位線)，較佳隔著電晶體(包括構成其他儲存單元的電晶體)電連接於第一佈線SL及第二佈線BL。
這裏，電晶體201的閘極電極與電晶體202的源極電極和汲極電極中的一者電連接。另外，第一佈線SL、電晶體201的源極電極以及電晶體203的源極電極電連接，並且第二佈線BL、電晶體201的汲極電極以及電晶體203的汲極電極電連接。並且，第三佈線S1與電晶體202的源極電極和汲極電極中的另一者電連接，第四佈線S2和電晶體202的閘極電極電連接，並且第五佈線WL和電晶體203的閘極電極電連接。另外，第一佈線SL、電晶體201的源極電極以及電晶體203的源極電極也可以隔著電晶體(構成其他儲存單元的電晶體)連接。另外，第二佈線BL、電晶體201的汲極電極以及電晶體203的汲極電極也可以隔著電晶體(構成其他儲存單元的電晶體)連接。
圖11示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方框電路圖。這裏，作為一個例子，示出串聯連接有儲存單元200的NAND型半導體裝置。
根據本發明的一個實施例的半導體裝置包括：m個第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)；n個第一佈線SL(1)至SL(n)、第二佈線BL(1)至BL(n)以及第三佈線S1(1)至S1(n)；兩個第六佈線SEL(1)及SEL(2)；將多個儲存單元200(1、1)至200(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的儲存單元陣列210；沿第六佈線SEL(1)配置在第二佈線BL(1)至BL(n)與儲存單元200(1、1)至200(1、n)之間的電晶體215(1、1)至215(1、n)；沿第六佈線SEL(2)配置在第一佈線SL(1)至SL(n)與儲存單元200(m、1)至200(m、n)之間的電晶體215(2、1)至215(2、n)；以及週邊電路如第二佈線及第三佈線的驅動電路211、第四佈線及第五佈線的驅動電路213以及讀出電路212。作為其他週邊電路，也可以設置有更新電路等。
各儲存單元200(典型為儲存單元200(i、j)。這裏，i為1到m的整數，j為1到n的整數)分別連接於第三佈線S1(j)、第四佈線S2(i)以及第五佈線WL(i)。另外，儲存單元200(i1、j)(i1為2至m的整數)所具有的電晶體201及電晶體203的汲極電極連接於儲存單元200(i1-1、j)所具有的電晶體201及電晶體203的源極電極，並且儲存單元200(i2、j)(i2為1至m-1的整數)所具有的電晶體201及電晶體203的源極電極連接於儲存單元200(i2+1、j)所具有的電晶體201及電晶體203的汲極電極。儲存單元200(1、j)所具有的電晶體201及電晶體203的汲極電極連接於電晶體215(1、j)的源極電極，並且儲存單元200(m、j)所具有的電晶體201及電晶體203的源極電極連接於電晶體215(2、j)的汲極電極。電晶體215(1、j)的汲極電極連接於第二佈線BL(j)，而電晶體215(2、j)的源極電極連接於第一佈線SL(j)。另外，電晶體215(1、j)的閘極電極連接於第六佈線SEL(1)，而電晶體215(2、j)的閘極電極連接於第六佈線SEL(2)。
另外，第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接於第二佈線及第三佈線的驅動電路211，而第五佈線WL(1)至WL(m)、第四佈線S2(1)至S2(m)以及第六佈線SEL(1)及SEL(2)連接於第四佈線及第五佈線的驅動電路213。另外，第二佈線BL(1)至BL(n)也連接於讀出電路212。將電位Vs施加到第一佈線SL(1)至SL(n)。另外，第一佈線SL(1)至SL(n)不需要一定分開而設置，也可以互相電連接。
以下，說明圖11所示的半導體裝置的工作。在本結構中，按每個列進行寫入及讀出。
在對第i列的儲存單元200(i、1)至200(i、n)進行寫入時，將第四佈線S2(i)設定為2V，而使所選擇的儲存單元的電晶體202處於導通狀態。另一方面，將第i列以外的第四佈線S2設定為0V，而使所未選擇的儲存單元的電晶體202處於截止狀態。在寫入資料“1”的行中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的行中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入完時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使所選擇的儲存單元的電晶體202處於截止狀態。關於其他佈線，例如，將第二佈線BL(1)至BL(n)設定為0V，將第五佈線WL(1)至WL(m)設定為0V，將第六佈線SEL(1)及SEL(2)設定為0V，並且將第一佈線SL(1)至SL(n)的電位Vs設定為0V。圖12示出如上所述的寫入工作的時序圖的一個例子。
結果，與進行了資料“1”的寫入的儲存單元的電晶體201的閘極電極連接的節點(以下稱為節點A)的電位成為大約2V，而進行了資料“0”的寫入的儲存單元的節點A的電位成為大約0V。另外，未選擇的儲存單元的節點A的電位不變。這裏，因為電晶體202的截止電流極小或實際上為0，所以在長時間內保持電晶體201的閘極電極(節點A)的電位。
在進行第i列的儲存單元200(i、1)至200(i、n)的讀出時，將第六佈線SEL(1)及SEL(2)設定為2V，並使電晶體215(1、1)至215(2、n)處於導通狀態。將第一佈線SL(1)至SL(n)的電位Vs設定為0V。使連接於第二佈線BL(1)至BL(n)的讀出電路212處於工作狀態。將第四佈線S2(1)至S2(m)設定為0V，而使所有儲存單元的電晶體202處於截止狀態。將第三佈線S1(1)至S1(n)設定為0V。
然後，將第五佈線WL(i)設定為0V，並將第i列以外的第五佈線WL設定為2V。此時，第i列的儲存單元的電晶體203處於截止狀態。第i列以外的儲存單元的電晶體203處於導通狀態。結果，根據第i列的儲存單元的電晶體201處於導通狀態還是截止狀態而決定儲存單元行的電阻狀態。在第i列的儲存單元中的具有資料“0”的儲存單元中，因為節點A大約為0V，所以電晶體201處於截止狀態，儲存單元行的電阻處於高狀態(以下，也稱為儲存單元行處於高電阻狀態)。另一方面，在第i列的儲存單元中的具有資料“1”的儲存單元中，因為節點A大約為2V，所以電晶體201處於導通狀態，儲存單元行的電阻處於低狀態(以下，也稱為儲存單元行處於低電阻狀態)。結果，讀出電路可以根據儲存單元的電阻狀態的不同而讀出資料“0”或“1”。
另外，在進行寫入時，在半導體裝置沒有基板電位的情況下如在將薄膜電晶體形成在SOI基板上的情況等下，較佳將第五佈線WL(i+1)至WL(m)設定為2V，並將第六佈線SEL(2)設定為2V。由此，可以將第i列的儲存單元的電晶體201的源極電極和汲極電極中的至少一者設定為大約0V。或者，也可以將將第六佈線SEL(1)設定為2V，並將第五佈線WL(1)至WL(i-1)設定為2V。另一方面，在半導體裝置具有基板電位的情況下如在將電晶體形成在單晶半導體基板上的情況等下，只要將基板電位設定為0V，即可。
另外，雖然在寫入時將第二佈線BL(1)至BL(n)設定為0V，但是在第六佈線SEL(1)為0V的情況下，也可以使第二佈線BL(1)至BL(n)處於浮動狀態或充電到0V或更多的電位。雖然在讀出時將第三佈線S1(1)至S1(n)設定為0V，但是也可以使第三佈線S1(1)至S1(n)處於浮動狀態或充電到0V或更多的電位。
另外，資料“1”和資料“0”是為了方便起見而定義的，也可以彼此交換。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體201處於截止狀態且在資料為“1”時使電晶體201處於導通狀態的方式、在寫入時使電晶體202處於導通狀態且在寫入時以外使電晶體202處於截止狀態的方式或者在讀出時所選擇的儲存單元的電晶體203處於截止狀態且所未選擇的儲存單元的電晶體203處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。另外，也可以使用接地電位GND代替0V。
以下，說明根據本發明的一個實施例的半導體裝置的電路結構及工作的其他一個例子。
圖13示出半導體裝置所具有的儲存單元電路的一個例子。圖13所示的儲存單元220包括第三佈線S1、第四佈線S2、第五佈線WL、電晶體201、電晶體202以及電晶體203。電晶體201及電晶體203使用氧化物半導體以外的材料而形成，電晶體202使用氧化物半導體而形成。這裏，電晶體201及電晶體203較佳具有與實施例1所示的電晶體160同樣的結構。另外，電晶體202較佳具有與實施例1所示的電晶體162同樣的結構。另外，儲存單元220電連接於第一佈線SL及第二佈線BL，較佳隔著電晶體(包括構成其他儲存單元的電晶體)電連接於第一佈線SL及第二佈線BL。
與圖10所示的儲存單元電路相比，在圖13所示的儲存單元電路中，第三佈線S1和第四佈線S2的方向不同。就是說，在圖13所示的儲存單元電路中，在第二佈線BL的方向(行方向)上配置第四佈線S2，並且在第五佈線WL的方向(列方向)上配置第三佈線S1。
圖14示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方框電路圖。這裏，作為一個例子，示出串聯連接有儲存單元220的NAND型半導體裝置。
根據本發明的一個實施例的半導體裝置包括：m個第五佈線WL及第三佈線S1；n個第一佈線SL、第二佈線BL以及第四佈線S2；兩個第六佈線SEL；將多個儲存單元220(1、1)至220(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的儲存單元陣列230；沿第六佈線SEL(1)配置在第二佈線BL(1)至BL(n)與儲存單元220(1、1)至220(1、n)之間的電晶體235(1、1)至235(1、n)；沿第六佈線SEL(2)配置在第一佈線SL(1)至SL(n)與儲存單元220(m、1)至220(m、n)之間的電晶體235(2、1)至235(2、n)；以及週邊電路如第二佈線及第四佈線的驅動電路231、第三佈線及第五佈線的驅動電路233以及讀出電路232。作為其他週邊電路，也可以設置有更新電路等。
與圖11所示的半導體裝置相比，在圖14所示的半導體裝置中，第三佈線S1和第四佈線S2的方向不同。就是說，在圖14所示的半導體裝置中，在第二佈線BL的方向(行方向)上配置第四佈線S2，並且在第五佈線WL的方向(列方向)上配置第三佈線S1。
各儲存單元220(典型為儲存單元220(i、j)。這裏，i為1到m的整數，j為1到n的整數)分別連接於第三佈線S1(i)、第五佈線WL(i)以及第四佈線S2(j)。另外，儲存單元220(i1、j)(i1為2至m的整數)所具有的電晶體201及電晶體203的汲極電極連接於儲存單元220(i1-1、j)所具有的電晶體201及電晶體203的源極電極，並且儲存單元220(i2、j)(i2為1至m-1的整數)所具有的電晶體201及電晶體203的源極電極連接於儲存單元220(i2+1、j)所具有的電晶體201及電晶體203的汲極電極。儲存單元220(1、j)所具有的電晶體201及電晶體203的汲極電極連接於電晶體235(1、j)的源極電極，並且儲存單元220(m、j)所具有的電晶體201及電晶體203的源極電極連接於電晶體235(2、j)的汲極電極。電晶體235(1、j)的汲極電極連接於第二佈線BL(j)，而電晶體235(2、j)的源極電極連接於第一佈線SL(j)。另外，電晶體235(1、j)的閘極電極連接於第六佈線SEL(1)，而電晶體235(2、j)的閘極電極連接於第六佈線SEL(2)。
另外，第二佈線BL(1)至BL(n)及第四佈線S2(1)至S2(n)連接於第二佈線及第四佈線的驅動電路231，而第五佈線WL(1)至WL(m)、第三佈線S1(1)至S1(m)以及第六佈線SEL(1)及SEL(2)連接於第三佈線及第五佈線的驅動電路233。另外，第二佈線BL(1)至BL(n)也連接於讀出電路232。將電位Vs施加到第一佈線SL(1)至SL(n)。另外，第一佈線SL(1)至SL(n)不需要一定分開而設置，也可以互相電連接。
以下，說明圖14所示的半導體裝置的工作。在本結構中，按每個行進行寫入，按每個列進行讀出。
在對第j行的儲存單元220(1、j)至220(m、j)進行寫入時，將第四佈線S2(j)設定為2V，而使所選擇的儲存單元的電晶體202處於導通狀態。另一方面，將第j行以外的第四佈線S2設定為0V，而使所未選擇的儲存單元的電晶體202處於截止狀態。在寫入資料“1”的列中將第三佈線S1(1)至S1(m)設定為2V，而在寫入資料“0”的列中將第三佈線S1(1)至S1(m)設定為0V。另外，在資料寫入完時，在第三佈線S1(1)至S1(m)的電位變化之前將第四佈線S2(j)設定為0V，而使所選擇的儲存單元的電晶體202處於截止狀態。關於其他佈線，例如，將第二佈線BL(1)至BL(n)設定為0V，將第五佈線WL(1)至WL(m)設定為0V，將第六佈線SEL(1)及SEL(2)設定為0V，並且將第一佈線SL(1)至SL(n)的電位Vs設定為0V。
結果，與進行了資料“1”的寫入的儲存單元的電晶體201的閘極電極連接的節點(以下稱為節點A)的電位成為大約2V，而進行了資料“0”的寫入的儲存單元的節點A的電位成為大約0V。另外，未選擇的儲存單元的節點A的電位不變。這裏，因為電晶體202的截止電流極小或實際上為0，所以在長時間內保持電晶體201的閘極電極(節點A)的電位。
在進行第i列的儲存單元220(i、1)至220(i、n)的讀出時，將第六佈線SEL(1)及SEL(2)設定為2V，而使電晶體235(1、1)至235(2、n)處於導通狀態。將第一佈線SL(1)至SL(n)的電位Vs設定為0V。使連接於第二佈線BL(1)至BL(n)的讀出電路232處於工作狀態。將第四佈線S2(1)至S2(n)設定為0V，而使所有儲存單元的電晶體202處於截止狀態。將第三佈線S1(1)至S1(m)設定為0V。
然後，將第五佈線WL(i)設定為0V，並將第i列以外的第五佈線WL設定為2V。此時，第i列的儲存單元的電晶體203處於截止狀態。第i列以外的儲存單元的電晶體203處於導通狀態。結果，根據第i列的儲存單元的電晶體201處於導通狀態還是截止狀態而決定儲存單元行的電阻狀態。在第i列的儲存單元中的具有資料“0”的儲存單元中，因為節點A大約為0V，所以電晶體201處於截止狀態，儲存單元行處於高電阻狀態。另一方面，在第i列的儲存單元中的具有資料“1”的儲存單元中，因為節點A大約為2V，所以電晶體201處於導通狀態，儲存單元行處於低電阻狀態。結果，讀出電路232可以根據儲存單元的電阻狀態的不同而讀出資料“0”或“1”。
另外，在進行寫入時，在半導體裝置沒有基板電位的情況下如在將薄膜電晶體形成在SOI基板上的情況等下，較佳將第五佈線WL(1)至WL(m)設定為2V，並將第六佈線SEL(1)或第六佈線SEL(2)設定為2V。由此，可以將第i列的儲存單元的電晶體201的源極電極和汲極電極中的至少一者設定為大約0V。另一方面，在半導體裝置具有基板電位的情況下如在將電晶體形成在單晶半導體基板上的情況等下，只要將基板電位設定為0V，即可。
另外，雖然在寫入時將第二佈線BL(1)至BL(n)設定為0V，但是在第六佈線SEL(1)為0V的情況下，也可以使第二佈線BL(1)至BL(n)處於浮動狀態或充電到0V或更多的電位。雖然在讀出時將第三佈線S1(1)至S1(n)設定為0V，但是也可以使第三佈線S1(1)至S1(n)處於浮動狀態或充電到0V或更多的電位。
另外，資料“1”和資料“0”是為了方便起見而定義的，也可以彼此交換。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體201處於截止狀態且在資料為“1”時使電晶體201處於導通狀態的方式、在寫入時使電晶體202處於導通狀態且在寫入時以外使電晶體202處於截止狀態的方式或者在讀出時所選擇的儲存單元的電晶體203處於截止狀態且所未選擇的儲存單元的電晶體203處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。另外，也可以使用接地電位GND代替0V。
根據本實施例的半導體裝置因電晶體202的低截止電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的更新工作，而可以抑制耗電量。另外，可以將其實際上用作非易失性儲存裝置。
另外，因為根據電晶體202的開關工作而進行資訊寫入，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或擦除，而也可以容易實現高速工作。另外，藉由控制輸入到電晶體的電位，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。
另外，與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體可以進行更高速度的工作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
實施例3
在本實施例中，說明與實施例2不同的半導體裝置的電路結構及工作的一個例子。
圖15示出半導體裝置所具有的儲存單元的電路圖的一個例子。圖15所示的儲存單元240包括第三佈線S1、第四佈線S2、第五佈線WL、電晶體201、電晶體202以及電容元件204。電晶體201使用氧化物半導體以外的材料而形成，電晶體202使用氧化物半導體而形成。這裏，電晶體201較佳具有與實施例1所示的電晶體160同樣的結構。另外，電晶體202較佳具有與實施例1所示的電晶體162同樣的結構。另外，儲存單元240電連接於第一佈線SL及第二佈線BL，較佳隔著電晶體(包括構成其他儲存單元的電晶體)電連接於第一佈線SL及第二佈線BL。
這裏，電晶體201的閘極電極、電晶體202的源極電極和汲極電極中的一者以及電容元件204的電極中的一者電連接。另外，第一佈線SL和電晶體201的源極電極電連接，並且電晶體201的汲極電極與第二佈線BL電連接。並且，電晶體202的源極電極和汲極電極中的另一者與第三佈線S1電連接，第四佈線S2和電晶體202的閘極電極電連接，並且第五佈線WL和電容元件204的電極中的另一者電連接。另外，第一佈線SL和電晶體201的源極電極也可以隔著電晶體(包括構成其他儲存單元的電晶體)連接。另外，第二佈線BL和電晶體201的汲極電極也可以隔著電晶體(包括構成其他儲存單元的電晶體)連接。
圖16示出具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方框電路圖。這裏，作為一個例子，示出串聯連接有儲存單元240的NAND型半導體裝置。
根據本發明的一個實施例的半導體裝置包括：m個第五佈線WL及第四佈線S2；n個第一佈線SL、第二佈線BL以及第三佈線S1；兩個第六佈線SEL(1)及SEL(2)；將多個儲存單元240(1、1)至240(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的儲存單元陣列250；沿第六佈線SEL(1)配置在第二佈線BL(1)至BL(n)與儲存單元240(1、1)至240(1、n)之間的電晶體255(1、1)至255(1、n)；沿第六佈線SEL(2)配置在第一佈線SL(1)至SL(n)與儲存單元240(m、1)至240(m、n)之間的電晶體255(2、1)至255(2、n)；以及週邊電路如第二佈線及第三佈線的驅動電路251、第四佈線及第五佈線的驅動電路253以及讀出電路252。作為其他週邊電路，也可以設置有更新電路等。
各儲存單元240(典型為儲存單元240(i、j)。這裏，i為1到m的整數，j為1到n的整數)分別連接於第三佈線S1(j)、第四佈線S2(i)以及第五佈線WL(i)。另外，儲存單元240(i1、j)(i1為2至m的整數)所具有的電晶體201的汲極電極連接於儲存單元240(i1-1、j)所具有的電晶體201的源極電極，並且儲存單元240(i2、j)(i2為1至m-1的整數)所具有的電晶體201的源極電極連接於儲存單元240(i2+1、j)所具有的電晶體201的汲極電極。儲存單元240(1、j)所具有的電晶體201的汲極電極連接於電晶體255(1、j)的源極電極，並且儲存單元240(m、j)所具有的電晶體201的源極電極連接於電晶體255(2、j)的汲極電極。電晶體255(1、j)的汲極電極連接於第二佈線BL(j)，而電晶體255(2、j)的源極電極連接於第一佈線SL(j)。
另外，第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接於第二佈線及第三佈線的驅動電路251，而第五佈線WL(1)至WL(m)、第四佈線S2(1)至S2(m)以及第六佈線SEL(1)及SEL(2)連接於第四佈線及第五佈線的驅動電路253。另外，第二佈線BL(1)至BL(n)也連接於讀出電路252。將電位Vs施加到第一佈線SL(1)至SL(n)。另外，第一佈線SL(1)至SL(n)不需要一定分開而設置，也可以互相電連接。
以下，說明圖16所示的半導體裝置的工作。在本結構中，按每個列進行寫入及讀出。
在對第i列的儲存單元240(i、1)至240(i、n)進行寫入時，將第四佈線S2(i)設定為2V，而使第i列的儲存單元的電晶體202處於導通狀態。另一方面，將第i列以外的第四佈線S2設定為0V，而使第i列以外的儲存單元的電晶體202處於截止狀態。在寫入資料“1”的行中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的行中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入完時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使所選擇的儲存單元的電晶體202處於截止狀態。關於其他佈線，例如，將第二佈線BL(1)至BL(n)設定為0V，將第五佈線WL(1)至WL(m)設定為0V，將第六佈線SEL(1)及SEL(2)設定為0V，並且將第一佈線SL(1)至SL(n)的電位Vs設定為0V。
結果，與進行了資料“1”的寫入的儲存單元的電晶體201的閘極電極連接的節點(以下稱為節點A)的電位成為大約2V，而進行了資料“0”的寫入的儲存單元的節點A的電位成為大約0V。另外，未選擇的儲存單元的節點A的電位不變。這裏，因為電晶體202的截止電流極小或實際上為0，所以在長時間內保持電晶體201的閘極電極(節點A)的電位。
在進行第i列的儲存單元240(i、1)至240(i、n)的讀出時，將第六佈線SEL(1)及SEL(2)設定為2V，並使電晶體255(1、1)至255(2、n)處於導通狀態。將第一佈線SL(1)至SL(n)的電位Vs設定為0V。使連接於第二佈線BL(1)至BL(n)的讀出電路252處於工作狀態。將第四佈線S2(1)至S2(m)設定為0V，而使所有儲存單元的電晶體202處於截止狀態。將第三佈線S1(1)至S1(n)設定為0V。
然後，將第五佈線WL(i)設定為0V，並將第i列以外的第五佈線WL設定為2V。這裏，說明將第五佈線WL(i)設定為0V，並將第i列以外的第五佈線WL設定為2V時的電晶體201的狀態。決定電晶體201的狀態的節點A的電位取決於第五佈線WL-節點A間電容C1和電晶體201的閘極-源極及汲極間電容C2。圖17示出第五佈線WL的電位和節點A的電位的關係。這裏，作為一個例子，在電晶體201截止的狀態下為C1/C2>>1，在電晶體201導通的狀態下為C1/C2=1。另外，電晶體201的臨界值電壓為0.5V。根據圖17可知，在第五佈線WL的電位為0V時，在具有資料“0”的儲存單元中，因為節點A大約為0V，所以電晶體201處於截止狀態，而在具有資料“1”的儲存單元中，因為節點A大約為2V，所以電晶體201處於導通狀態。另一方面，在第五佈線WL的電位為2V時，在具有資料“0”的儲存單元中，節點A大約為1.25V，而在具有資料“1”的儲存單元中，節點A大約為3V，從而不管資料是“0”還是“1”，電晶體201處於導通狀態。因此，在將第五佈線WL(i)設定為0V，並將第i列以外的第五佈線WL設定為2V時，在第i列的儲存單元中，具有資料“0”的儲存單元行處於高電阻狀態，而具有資料“1”的儲存單元行處於低電阻狀態。讀出電路252可以根據儲存單元的電阻狀態的不同而讀出資料“0”或“1”。
另外，雖然在寫入時將第二佈線BL(1)至BL(n)設定為0V，但是在第六佈線SEL(1)為0V的情況下，也可以使第二佈線BL(1)至BL(n)處於浮動狀態或充電到0V或更多的電位。雖然在讀出時將第三佈線S1(1)至S1(n)設定為0V，但是也可以使第三佈線S1(1)至S1(n)處於浮動狀態或充電到0V或更多的電位。
另外，資料“1”和資料“0”是為了方便起見而定義的，也可以彼此交換。另外，上述工作電壓只是一個例子。只要以在寫入時使電晶體202處於導通狀態且在寫入時以外使電晶體202處於截止狀態的方式或者在讀出時具有資料“0”的所選擇的儲存單元的電晶體201處於截止狀態，具有資料“1”的所選擇的儲存單元的電晶體201處於導通狀態，並且所未選擇的儲存單元的電晶體201處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。另外，也可以使用接地電位GND代替0V。
以下，說明根據本發明的一個實施例的半導體裝置的電路結構及工作的其他一個例子。
圖18示出半導體裝置所具有的儲存單元電路的一個例子。圖18所示的儲存單元260包括第三佈線S1、第四佈線S2、第五佈線WL、電晶體201、電晶體202以及電容元件204。電晶體201使用氧化物半導體以外的材料而形成，電晶體202使用氧化物半導體而形成。這裏，電晶體201較佳具有與實施例1所示的電晶體160同樣的結構。另外，電晶體202較佳具有與實施例1所示的電晶體162同樣的結構。另外，儲存單元260電連接於第一佈線SL及第二佈線BL，較佳隔著電晶體(包括構成其他儲存單元的電晶體)電連接於第一佈線SL及第二佈線BL。
與圖15所示的儲存單元電路相比，在圖18所示的儲存單元電路中，第三佈線S1和第四佈線S2的方向不同。就是說，在圖18所示的儲存單元電路中，在第二佈線BL的方向(行方向)上配置第四佈線S2，並且在第五佈線WL的方向(列方向)上配置第三佈線S1。
另外，至於具有m×n位元的儲存容量的根據本發明的一個實施例的半導體裝置的方框電路圖，只要將圖18的儲存單元260應用於圖14所示的方框電路圖的儲存單元，即可。只要根據儲存單元260的工作而設定驅動電路的驅動電壓和時序，就可以與圖14所示的方框電路圖同樣按每個行進行寫入並按每個列進行讀出。
根據本實施例的半導體裝置因電晶體202的低截止電流特性而可以在極長時間內保持資訊。就是說，不需要進行DRAM等所需要的更新工作，而可以抑制耗電量。另外，可以將其實際上用作非易失性儲存裝置。
另外，因為根據電晶體202的開關工作而進行資訊寫入，所以不需要高電壓，也沒有元件退化的問題。再者，根據電晶體的導通或截止而進行資訊寫入或擦除，而也可以容易實現高速工作。另外，藉由控制輸入到電晶體的電位，可以直接重寫資訊。由此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。
另外，與使用氧化物半導體的電晶體相比，使用氧化物半導體以外的材料的電晶體可以進行更高速度的工作，因此，藉由該使用氧化物半導體以外的材料的電晶體而可以進行高速的儲存內容的讀出。
實施例4
在本實施例中，說明與實施例2或實施例3不同的半導體裝置的電路結構及工作的一個例子。
圖19示出根據本發明的一個實施例的半導體裝置所具有的儲存單元電路圖的一個例子。
與圖10的儲存單元電路相比，圖19所示的儲存單元280具有在節點A和第一佈線SL之間具有電容元件205的結構。藉由具有上述電容元件205，保持特性得到改善。
因為圖19所示的儲存單元電路的工作與圖10所示的儲存單元電路的工作同樣，所以省略詳細的說明。
實施例5
以下，參照圖20說明根據本發明的一個實施例的半導體裝置所具有的讀出電路的一個例子。
圖20所示的讀出電路具有電晶體206和差動放大器。
在讀出資料時，將端子A連接於連接有被進行資料讀出的儲存單元的第二佈線BL。將電位Vdd施加到電晶體206的源極電極和汲極電極中的任何一種。另外，將偏壓電壓Vbias施加到電晶體206的閘極電極，而流動預定的電流。
儲存單元根據所儲存的資料“1”/“0”而具有不同的電阻。明確地說，在所選擇的儲存單元的電晶體201處於導通狀態時，儲存單元處於低電阻狀態，而在所選擇的儲存單元的電晶體201處於截止狀態時，儲存單元處於高電阻狀態。
在儲存單元處於高電阻狀態時，端子A的電位高於參考電位Vref，而從差動放大器的輸出輸出資料“1”。另一方面，在儲存單元處於低電阻狀態時，端子A的電位低於參考電位Vref，而從差動放大器的輸出輸出資料“0”。
像這樣，讀出電路可以從儲存單元讀出資料。另外，本實施例的讀出電路只是一個例子，也可以使用其他已知的電路。例如，也可以具有預充電電路。也可以採用連接有參考用第二佈線BL代替參考電位Vref的結構。也可以使用鎖存型讀出放大器代替差動放大器。
本實施例所示的結構和方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
實施例6
在本實施例中，參照圖21A至21F說明安裝有根據上述實施例而得到的半導體裝置的電子設備的例子。根據上述實施例而得到的半導體裝置即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，可以使用該半導體裝置提供具有新的結構的電子設備。另外，根據上述實施例的半導體裝置被集成化而安裝到電路基板等上，並將其安裝在各電子設備的內部。
圖21A示出包括根據上述實施例的半導體裝置的筆記本型個人電腦，其包括主體301、外殼302、顯示部303和鍵盤304等。藉由將根據本發明的一個實施例的半導體裝置應用於筆記本型個人電腦，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於筆記本型個人電腦。
圖21B示出包括根據上述實施例的半導體裝置的可攜式資訊終端(PDA)，在主體311中設置有顯示部313、外部介面315和操作按鈕314等。另外，作為操作用附屬部件，有手寫筆312。藉由將根據本發明的一個實施例的半導體裝置應用於PDA，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於PDA。
作為包括根據上述實施例的半導體裝置的電子紙的一個例子，圖21C示出電子書閱讀器320。電子書閱讀器320由兩個外殼，即外殼321及外殼323構成。外殼321及外殼323由軸部337形成為一體，且可以以該軸部337為軸進行開閉工作。藉由這種結構，電子書閱讀器320可以像紙質圖書一樣使用。藉由將根據本發明的一個實施例的半導體裝置應用於電子紙，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於電子紙。
外殼321安裝有顯示部325，而外殼323安裝有顯示部327。顯示部325和顯示部327可顯示連屏畫面或不同畫面。藉由採用顯示不同的圖像的結構，例如可以在右側的顯示部(圖21C中的顯示部325)上顯示文章，而在左側的顯示部(圖21C中的顯示部327)上顯示圖像。
此外，在圖21C中示出外殼321具備操作部等的例子。例如，外殼321具備電源331、操作鍵333以及揚聲器335等。利用操作鍵333可以翻頁。注意，在與外殼的顯示部相同的平面上可以設置鍵盤、指示裝置等。另外，也可以採用在外殼的背面及側面具備外部連接用端子(耳機端子、USB端子或可與AC適配器及USB電纜等的各種電纜連接的端子等)、記錄媒體插入部等的結構。再者，電子書閱讀器320也可以具有電子詞典的功能。
此外，電子書閱讀器320也可以採用以無線的方式收發資訊的結構。還可以採用以無線的方式從電子書籍伺服器購買所希望的書籍資料等，然後下載的結構。
另外，電子紙可以用於顯示資訊的所有領域的電子設備。例如，除了可以將電子紙應用於電子書閱讀器以外，還可以將其應用於招貼、電車等交通工具的車廂廣告、信用卡等各種卡片中的顯示等。
圖21D示出包括根據上述實施例的半導體裝置的行動電話。該行動電話由外殼340及外殼341的兩個外殼構成。外殼341具備顯示面板342、揚聲器343、麥克風344、定位裝置346、照相用透鏡347、外部連接端子348等。另外，外殼340具備進行對該行動電話的充電的太陽能電池單元349和外部儲存插槽350等。此外，天線被內置在外殼341中。藉由將根據本發明的一個實施例的半導體裝置應用於行動電話，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於行動電話。
顯示面板342具有觸摸屏功能，圖21D使用虛線示出被顯示出來的多個操作鍵345。另外，該行動電話安裝有用來將太陽能電池單元349所輸出的電壓升壓到各電路所需要的電壓的升壓電路。另外，除了上述結構以外，還可以安裝有非接觸IC晶片、小型記錄裝置等。
顯示面板342根據使用模式適當地改變顯示的方向。另外，由於在與顯示面板342同一個表面上具有照相用透鏡347，所以可以進行可視通話。揚聲器343及麥克風344不侷限於聲音通話，還可以用於可視通話、錄音、再生等的用途。再者，外殼340和外殼341滑動而可以處於如圖21D那樣的展開狀態和重疊狀態，可以進行適於攜帶的小型化。
外部連接端子348可以連接到各種纜線，比如AC適配器或USB纜線，由此行動電話可以被充電，或者可以進行資料通信。另外，將記錄媒體插入到外部儲存插槽350中來可以對應更大容量的資料儲存及移動。另外，行動電話除了上述功能以外還可以具有紅外線通訊功能、電視接收功能等。
圖21E示出包括根據上述實施例的半導體裝置的數位相機。該數位相機包括主體361、顯示部A367、取景器363、操作開關364、顯示部B365以及電池366等。藉由將根據本發明的一個實施例的半導體裝置應用於數位相機，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於數位相機。
圖21F示出包括根據上述實施例的半導體裝置的電視裝置。在電視裝置370的外殼371中安裝有顯示部373。利用顯示部373可以顯示映射。此外，在此示出利用支架375支撐外殼371的結構。
可以藉由利用外殼371所具備的操作開關、另行提供的遙控操作機380進行電視裝置370的操作。可利用遙控操作機380所具備的操作鍵379控制頻道和音量，並可控制顯示部373上顯示的圖像。此外，也可以採用在遙控操作機380中設置顯示從該遙控操作機380輸出的資訊的顯示部377的結構。藉由將根據本發明的一個實施例的半導體裝置應用於電視裝置，即使沒有電力供給也可以保持資訊。另外，不發生由寫入和擦除導致的退化。再者，其工作速度快。由此，較佳將根據本發明的一個實施例的半導體裝置應用於電視裝置。
另外，電視裝置370較佳設置有接收器、數據機等。藉由接收器，可接收一般電視廣播。此外，當顯示裝置藉由有線或無線經由數據機連接到通信網路時，可執行單向(從發送器到接收器)或雙向(在發送器與接收器之間或者在接收器之間)的資訊通信。
本實施例所示的結構和方法等可以與其他實施例所示的結構和方法等適當地組合而使用。
本申請基於2009年10月30日在日本專利局受理的日本專利申請第2009-251275號而製作，所述申請內容包括在本發明說明中。
100．．．基板
102．．．保護層
104．．．半導體區域
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
112．．．絕緣層
114．．．雜質區域
116．．．通道形成區域
118．．．側壁絕緣層
120．．．高濃度雜質區域
122．．．金屬層
124．．．金屬化合物區域
126．．．層間絕緣層
128．．．層間絕緣層
130a．．．源極電極或汲極電極
130b．．．源極電極或汲極電極
130c．．．電極
132．．．絕緣層
134．．．導電層
136a．．．電極
136b．．．電極
136c．．．電極
136d．．．閘極電極
138．．．閘極絕緣層
140．．．氧化物半導體層
142a．．．源極電極或汲極電極
142b．．．源極電極或汲極電極
144．．．保護絕緣層
146．．．層間絕緣層
148．．．導電層
150a．．．電極
150b．．．電極
150c．．．電極
150d．．．電極
150e．．．電極
152．．．絕緣層
154a．．．電極
154b．．．電極
154c．．．電極
154d．．．電極
160．．．電晶體
162．．．電晶體
200．．．儲存單元
201．．．電晶體
202．．．電晶體
203．．．電晶體
204．．．電容元件
205．．．電容元件
206．．．電晶體
210．．．儲存單元陣列
211．．．第二佈線及第三佈線的驅動電路
212．．．讀出電路
213．．．第四佈線及第五佈線的驅動電路
215．．．電晶體
220．．．儲存單元
230．．．儲存單元陣列
231．．．第二佈線及第四佈線的驅動電路
232．．．讀出電路
233．．．第三佈線及第五佈線的驅動電路
235．．．電晶體
240．．．儲存單元
250．．．儲存單元陣列
251．．．第二佈線及第三佈線的驅動電路
252．．．讀出電路
253．．．第四佈線及第五佈線的驅動電路
255．．．電晶體
260．．．儲存單元
280．．．儲存單元
301．．．主體
302．．．外殼
303．．．顯示部
304．．．鍵盤
311．．．主體
312．．．手寫筆
313．．．顯示部
314．．．操作按鈕
315．．．外部介面
320．．．電子書閱讀器
321．．．外殼
323．．．外殼
325．．．顯示部
327．．．顯示部
331．．．電源
333．．．操作鍵
335．．．揚聲器
337．．．軸部
340．．．外殼
341．．．外殼
342．．．顯示面板
343．．．揚聲器
344．．．麥克風
345．．．操作鍵
346．．．定位裝置
347．．．照相用透鏡
348．．．外部連接端子
349．．．太陽能電池單元
350．．．外部儲存插槽
361．．．主體
363．．．取景器
364．．．操作開關
365．．．顯示部B
366．．．電池
367．．．顯示部A
370．．．電視裝置
371．．．外殼
373．．．顯示部
375．．．支架
377．．．顯示部
379．．．操作鍵
380．．．遙控操作機
圖1是用來說明半導體裝置的電路圖；
圖2A和2B是用來說明半導體裝置的剖面圖及平面圖；
圖3A至3H是用來說明半導體裝置的製程的剖面圖；
圖4A至4G是用來說明半導體裝置的製程的剖面圖；
圖5A至5D是用來說明半導體裝置的製程的剖面圖；
圖6是用來說明半導體裝置的剖面圖；
圖7A和7B是用來說明半導體裝置的剖面圖；
圖8A和8B是用來說明半導體裝置的剖面圖；
圖9A和9B是用來說明半導體裝置的剖面圖；
圖10是用來說明半導體裝置的電路圖；
圖11是用來說明半導體裝置的方框電路圖；
圖12是用來說明半導體裝置的寫入工作的時序圖；
圖13是用來說明半導體裝置的電路圖；
圖14是用來說明半導體裝置的方框電路圖；
圖15是用來說明半導體裝置的電路圖；
圖16是用來說明半導體裝置的方框電路圖；
圖17是第五佈線WL和節點A的電位的圖；
圖18是用來說明半導體裝置的電路圖；
圖19是用來說明半導體裝置的電路圖；
圖20是用來說明半導體裝置的電路圖；
圖21A至21F是用來說明使用半導體裝置的電子設備的圖；
圖22是使用氧化物半導體的反交錯型電晶體的縱剖面圖；
圖23A和23B是沿圖22的A-A'剖面的能帶圖(示意圖)；
圖24A是示出將正的電位(+VG)施加到閘極(GE1)的狀態，而圖24B是示出將負的電位(-VG)施加到閘極(GE1)的狀態的圖；
圖25是示出真空能階、金屬的功函數(Φ M)和氧化物半導體的電子親和勢(χ)的關係的圖。
200．．．儲存單元
201．．．電晶體
202．．．電晶體
203．．．電晶體
A．．．節點
S1．．．第三佈線
S2．．．第四佈線
WL．．．第五佈線
BL．．．第二佈線
SL．．．第一佈線

Claims (17)

  1. 一種半導體裝置，包括：第一佈線；第二佈線；第三佈線；第四佈線；以及第五佈線，其中，多個記憶元件係串聯連接在該第一佈線和該第二佈線之間，每個記憶元件包括：包含第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；包含第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及包含第三閘極電極、第三源極電極以及第三汲極電極的第三電晶體，其中，該第二電晶體包含氧化物半導體層，其中，該第一閘極電極與該第二源極電極和該第二汲極電極中的其中一者相互電連接，其中，該第一佈線、該第一源極電極以及該第三源極電極相互電連接，其中，該第二佈線、該第一汲極電極以及該第三汲極電極相互電連接，其中，該第三佈線與該第二源極電極和該第二汲極電極中的另一者相互電連接， 其中，該第四佈線與該第二閘極電極相互電連接，並且，其中，該第五佈線與該第三閘極電極相互電連接。
  2. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層上的第二絕緣層；第一佈線；第二佈線；第三佈線；第四佈線；以及第五佈線，埋入在該第二絕緣層中的嵌入的導電層，該嵌入的導電層及該第二絕緣層具有相同的厚度，並且該嵌入的導電層的下表面與該第二絕緣層的下表面重合；在該第二絕緣層及該嵌入的導電層上的第三絕緣層；其中，多個記憶元件係串聯連接在該第一佈線和該第二佈線之間，每個記憶元件包括：包含第一閘極電極、第一源極電極以及第一汲極電極的第一電晶體；包含第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及包含第三閘極電極、第三源極電極以及第三汲極電極的第三電晶體， 其中，該第二電晶體包含氧化物半導體層，其中，該第一閘極電極與該第二源極電極和該第二汲極電極中的其中一者相互電連接，其中，該第一佈線、該第一源極電極以及該第三源極電極相互電連接，其中，該第二佈線、該第一汲極電極以及該第三汲極電極相互電連接，其中，該第三佈線與該第二源極電極和該第二汲極電極中的另一者相互電連接，其中，該第四佈線與該第二閘極電極相互電連接，其中，該第五佈線與該第三閘極電極相互電連接，其中，該第一絕緣層係形成在該第一閘極電極上，其中，該第二閘極電極係由該嵌入的導電層的其中一者所形成，並且其中，該第三絕緣層形成該第二電晶體的閘極絕緣層。
  3. 根據申請專利範圍第1或2項之半導體裝置，還包括：第六佈線；第七佈線；具有第四閘極電極電連接於該第六佈線的第四電晶 體；以及具有第五閘極電極電連接於該第七佈線的第五電晶體，其中，該第二佈線隔著該第四電晶體而被電連接於該第一汲極電極及該第三汲極電極，並且，其中，該第一佈線隔著該第五電晶體而被電連接於該第一源極電極及該第三源極電極。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中，該第三電晶體包括：設置在包含半導體材料的基板中的通道形成區域；至少第一雜質區域及第二雜質區域，其中間夾著該通道形成區域；該通道形成區域上的第三閘極絕緣層；位於該第三閘極絕緣層上的該第三閘極電極；電連接於該第一雜質區域和該第二雜質區域中的其中一者的該第三源極電極；以及電連接於該第一雜質區域和該第二雜質區域中的另一個的該第三汲極電極。
  5. 一種半導體裝置，包括：第一佈線；第二佈線；第三佈線；第四佈線；以及第五佈線，其中，多個記憶元件係串聯連接在該第一佈線和該第二佈線之間，每個記憶元件包括：包含第一閘極電極、第一源極電極以及第一汲極 電極的第一電晶體；包含第二閘極電極、第二源極電極以及第二汲極電極的第二電晶體；以及電容器，其中，該第二電晶體包含氧化物半導體層，其中，該第一閘極電極、該第二源極電極和該第二汲極電極的其中一者以及該電容器的一個電極相互電連接，其中，該第一佈線與該第一源極電極相互電連接，其中，該第二佈線與該第一汲極電極相互電連接，其中，該第三佈線與該第二源極電極和該第二汲極電極中的另一者相互電連接，其中，該第四佈線與該第二閘極電極相互電連接，並且，其中，該第五佈線與該電容器的另一個電極相互電連接。
  6. 根據申請專利範圍第5項之半導體裝置，還包括：第六佈線；第七佈線；具有第四閘極電極電連接於該第六佈線的第四電晶體；以及具有第五閘極電極電連接於該第七佈線的第五電晶 體，其中，該第二佈線隔著該第四電晶體而被電連接於該第一汲極電極，並且，其中，該第一佈線隔著該第五電晶體而被電連接於該第一源極電極。
  7. 根據申請專利範圍第1、2、及5項中的任一項之半導體裝置，其中，該第一電晶體包括：設置在包含半導體材料的基板中的通道形成區域；至少第一雜質區域及第二雜質區域，其中間夾著該通道形成區域；該通道形成區域上的第一閘極絕緣層；位於該第一閘極絕緣層上的該第一閘極電極；電連接於該第一雜質區域和該第二雜質區域中的其中一者的該第一源極電極；以及電連接於該第一雜質區域和該第二雜質區域中的另一個的該第一汲極電極。
  8. 根據申請專利範圍第1、2、及5項中的任一項之半導體裝置，其中，該第一電晶體包括：設置在包含半導體材料的基板中的通道形成區域，以及其中，該基板為單晶半導體基板或SOI基板。
  9. 根據申請專利範圍第1、2、及5項中的任一項之半導體裝置，其中，該第一電晶體包括：設置在包含半導體材料的基板中的通道形成區域，以及其中，該半導體材料為矽。
  10. 根據申請專利範圍第1、2、及5項中的任一項之 半導體裝置，其中，該第二電晶體的截止電流為1×10-13A或更少。
  11. 根據申請專利範圍第1、2、及5項中的任一項之半導體裝置，其中，該氧化物半導體層包含In-Ga-Zn-O類的氧化物半導體材料。
  12. 根據申請專利範圍第1、2、及5項中的任一項之半導體裝置，其中，該氧化物半導體層包含In2Ga2ZnO7的結晶。
  13. 根據申請專利範圍第1、2、及5項中的任一項之半導體裝置，其中，該氧化物半導體層包括包含結晶的部分，以及其中，該結晶的c軸垂直於該氧化物半導體層的表面。
  14. 根據申請專利範圍第1、2、及5項中的任一項之半導體裝置，其中，該氧化物半導體層的氫濃度為5×1019atoms/cm3或更少。
  15. 根據申請專利範圍第1或2項之半導體裝置，其中，該第二閘極電極電連接的該第四佈線與該第三閘極電極電連接的該第五佈線是不同的。
  16. 根據申請專利範圍第2項之半導體裝置，其中，該嵌入的導電層的頂表面與該第二絕緣層的頂表面一致。
  17. 根據申請專利範圍第5項之半導體裝置，其中，該第二閘極電極電連接的該第四佈線與該電容器的另一個電極電連接的該第五佈線是不同的。
TW099136318A 2009-10-30 2010-10-25 半導體裝置 TWI517366B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009251275 2009-10-30

Publications (2)

Publication Number Publication Date
TW201133801A TW201133801A (en) 2011-10-01
TWI517366B true TWI517366B (zh) 2016-01-11

Family

ID=43921793

Family Applications (2)

Application Number Title Priority Date Filing Date
TW099136318A TWI517366B (zh) 2009-10-30 2010-10-25 半導體裝置
TW104135837A TWI596743B (zh) 2009-10-30 2010-10-25 半導體裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW104135837A TWI596743B (zh) 2009-10-30 2010-10-25 半導體裝置

Country Status (7)

Country Link
US (3) US8860108B2 (zh)
EP (1) EP2494597A4 (zh)
JP (12) JP5090514B2 (zh)
KR (2) KR101752348B1 (zh)
CN (2) CN104282691B (zh)
TW (2) TWI517366B (zh)
WO (1) WO2011052367A1 (zh)

Families Citing this family (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10201503877UA (en) 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
CN104282691B (zh) 2009-10-30 2018-05-18 株式会社半导体能源研究所 半导体装置
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104681079B (zh) 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011062068A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101913111B1 (ko) * 2009-12-18 2018-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105047669B (zh) 2009-12-28 2018-08-14 株式会社半导体能源研究所 存储器装置和半导体装置
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011089852A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
WO2011111507A1 (en) * 2010-03-12 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI670711B (zh) 2010-09-14 2019-09-01 日商半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
TWI620176B (zh) 2010-10-05 2018-04-01 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
TWI543158B (zh) 2010-10-25 2016-07-21 半導體能源研究所股份有限公司 半導體儲存裝置及其驅動方法
US8902637B2 (en) 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
JP5852874B2 (ja) 2010-12-28 2016-02-03 株式会社半導体エネルギー研究所 半導体装置
US8780614B2 (en) 2011-02-02 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8975680B2 (en) 2011-02-17 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method manufacturing semiconductor memory device
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5827145B2 (ja) 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US9443844B2 (en) * 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI570891B (zh) * 2011-05-17 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US9762246B2 (en) * 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
DE112012007295B3 (de) 2011-06-08 2022-02-03 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen eines Sputtertargets und Verfahren zum Herstellen einer Halbleitervorrichtung
US8958263B2 (en) * 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8878177B2 (en) 2011-11-11 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8796682B2 (en) 2011-11-11 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
JP6063757B2 (ja) * 2012-02-03 2017-01-18 株式会社半導体エネルギー研究所 トランジスタ及び半導体装置
JP5981157B2 (ja) * 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
KR102479944B1 (ko) 2012-04-13 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6113500B2 (ja) * 2012-12-27 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6210530B2 (ja) * 2013-06-04 2017-10-11 国立研究開発法人物質・材料研究機構 デュアルゲート有機薄膜トランジスタ
KR102282108B1 (ko) 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
US9842842B2 (en) 2014-03-19 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device and electronic device having the same
JP2016225613A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
CN105304468B (zh) * 2015-09-21 2018-01-19 西安交通大学 一种n2处理的非晶igzo透明氧化物薄膜及其制备方法
SG10201608814YA (en) * 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
CN107170681B (zh) * 2016-03-03 2019-10-25 上海新昇半导体科技有限公司 真空管闪存结构之制造方法
JP6673731B2 (ja) * 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102320483B1 (ko) 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6968567B2 (ja) 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102330605B1 (ko) 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI737665B (zh) 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
TWI720097B (zh) 2016-07-11 2021-03-01 日商半導體能源硏究所股份有限公司 濺射靶材及濺射靶材的製造方法
CN115799342A (zh) 2016-07-26 2023-03-14 株式会社半导体能源研究所 半导体装置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10147722B2 (en) 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
TWI718330B (zh) 2016-08-24 2021-02-11 日商半導體能源硏究所股份有限公司 半導體裝置及其製造方法
US9978879B2 (en) 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2018073689A1 (en) 2016-10-21 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20180048327A (ko) 2016-11-01 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP7085491B2 (ja) 2016-12-02 2022-06-16 株式会社半導体エネルギー研究所 半導体装置
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10910407B2 (en) 2017-01-30 2021-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20190116998A (ko) * 2017-02-10 2019-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TW201836020A (zh) * 2017-02-17 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US11276782B2 (en) 2017-03-29 2022-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR20190142344A (ko) 2017-04-28 2019-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11114470B2 (en) 2017-06-02 2021-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP7213803B2 (ja) 2017-06-08 2023-01-27 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10593693B2 (en) 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN110832640B (zh) 2017-06-27 2023-12-08 株式会社半导体能源研究所 半导体装置、半导体晶片、存储装置及电子设备
US11374012B2 (en) 2017-07-06 2022-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
WO2019021098A1 (en) 2017-07-26 2019-01-31 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
US11054710B2 (en) 2017-08-11 2021-07-06 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR102531991B1 (ko) 2017-08-25 2023-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
EP3676822A4 (en) 2017-08-31 2021-08-04 Semiconductor Energy Laboratory Co., Ltd. DISPLAY DEVICE AND ELECTRONIC DEVICE
WO2019048966A1 (ja) 2017-09-05 2019-03-14 株式会社半導体エネルギー研究所 表示システム
US11302278B2 (en) 2017-09-15 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel and electronic device
US11296085B2 (en) 2017-09-15 2022-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20200070252A (ko) 2017-11-02 2020-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN111316347B (zh) 2017-11-09 2022-08-23 株式会社半导体能源研究所 显示装置及其工作方法以及电子设备
WO2019092540A1 (en) 2017-11-09 2019-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US11335708B2 (en) 2017-11-23 2022-05-17 Semiconductor Energy Laboratory Co., Ltd. Display device having a plurality of thin film transistors per pixel
CN111448607A (zh) 2017-12-21 2020-07-24 株式会社半导体能源研究所 显示装置及电子设备
US11100855B2 (en) 2017-12-22 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR20200101966A (ko) 2018-01-05 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 모듈, 및 전자 기기
KR102606487B1 (ko) 2018-02-01 2023-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US11204533B2 (en) 2018-03-06 2021-12-21 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP7228564B2 (ja) 2018-03-12 2023-02-24 株式会社半導体エネルギー研究所 金属酸化物
US11513405B2 (en) 2018-04-26 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
WO2019224655A1 (ja) 2018-05-25 2019-11-28 株式会社半導体エネルギー研究所 表示装置および電子機器
US10770482B2 (en) 2018-06-06 2020-09-08 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11793010B2 (en) 2018-06-06 2023-10-17 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR20210027358A (ko) 2018-07-05 2021-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR20210040363A (ko) 2018-07-27 2021-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 전자 기기
WO2020039291A1 (ja) 2018-08-21 2020-02-27 株式会社半導体エネルギー研究所 表示装置および電子機器
CN112703554B (zh) 2018-09-21 2022-11-29 株式会社半导体能源研究所 显示装置及电子设备
US11774816B2 (en) 2018-11-02 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
US11575013B2 (en) 2018-11-02 2023-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN112955946A (zh) 2018-11-09 2021-06-11 株式会社半导体能源研究所 显示装置及电子设备
JPWO2020128721A1 (zh) 2018-12-19 2020-06-25
CN113228327A (zh) 2018-12-26 2021-08-06 株式会社半导体能源研究所 显示装置及电子设备
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11735134B2 (en) 2019-02-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and electronic device
CN113711295A (zh) 2019-05-10 2021-11-26 株式会社半导体能源研究所 显示装置以及电子设备
US20220252949A1 (en) 2019-05-30 2022-08-11 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and electronic device

Family Cites Families (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JPH05206166A (ja) * 1991-12-26 1993-08-13 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3392604B2 (ja) 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
KR100219519B1 (ko) * 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH10284696A (ja) * 1997-04-02 1998-10-23 Nissan Motor Co Ltd 半導体記憶装置
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000286448A (ja) * 1999-03-31 2000-10-13 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
TW461096B (en) 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP3936830B2 (ja) * 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4282197B2 (ja) 2000-01-24 2009-06-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6570206B1 (en) * 2000-03-29 2003-05-27 Hitachi, Ltd. Semiconductor device
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002258810A (ja) * 2001-03-05 2002-09-11 Hitachi Ltd 液晶表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3970583B2 (ja) * 2001-11-22 2007-09-05 株式会社東芝 半導体装置及びその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6677633B2 (en) * 2002-09-24 2004-01-13 Hitachi, Ltd. Semiconductor device
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6765825B1 (en) 2003-03-12 2004-07-20 Ami Semiconductor, Inc. Differential nor memory cell having two floating gate transistors
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4586345B2 (ja) 2003-09-17 2010-11-24 ソニー株式会社 電界効果型トランジスタ
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
JP4418254B2 (ja) 2004-02-24 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4872196B2 (ja) 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
DE102005017533A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1750276B1 (en) 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007042172A (ja) * 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
JP2007157982A (ja) * 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP4233563B2 (ja) 2005-12-28 2009-03-04 パナソニック株式会社 多値データを記憶する不揮発性半導体記憶装置
US20070161150A1 (en) 2005-12-28 2007-07-12 Intel Corporation Forming ultra dense 3-D interconnect structures
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007251100A (ja) 2006-03-20 2007-09-27 Epson Imaging Devices Corp 電気光学装置、電子機器および半導体装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5286826B2 (ja) 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP5414161B2 (ja) * 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
KR101518091B1 (ko) * 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
WO2009084137A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置及びその製造方法
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010140919A (ja) 2008-12-09 2010-06-24 Hitachi Ltd 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
SG178056A1 (en) 2009-10-08 2012-03-29 Semiconductor Energy Lab Oxide semiconductor layer and semiconductor device
CN105070715B (zh) 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置
MY164205A (en) 2009-10-29 2017-11-30 Semiconductor Energy Lab Semiconductor device
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104282691B (zh) 2009-10-30 2018-05-18 株式会社半导体能源研究所 半导体装置
CN104681079B (zh) * 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013002221A (ja) * 2011-06-21 2013-01-07 Panasonic Corp 間仕切パネル及びこれを備えた間仕切装置

Also Published As

Publication number Publication date
TWI596743B (zh) 2017-08-21
JP5326057B2 (ja) 2013-10-30
JP2022185073A (ja) 2022-12-13
TW201605026A (zh) 2016-02-01
JP2011119674A (ja) 2011-06-16
JP2017228784A (ja) 2017-12-28
JP2015216398A (ja) 2015-12-03
CN104282691A (zh) 2015-01-14
US20220059531A1 (en) 2022-02-24
JP2013048007A (ja) 2013-03-07
CN104282691B (zh) 2018-05-18
EP2494597A4 (en) 2015-03-18
JP5509282B2 (ja) 2014-06-04
US20130292671A1 (en) 2013-11-07
JP2016189467A (ja) 2016-11-04
EP2494597A1 (en) 2012-09-05
KR101752348B1 (ko) 2017-06-29
JP2013128123A (ja) 2013-06-27
US20110101334A1 (en) 2011-05-05
JP5090514B2 (ja) 2012-12-05
JP5785637B2 (ja) 2015-09-30
JP7072100B2 (ja) 2022-05-19
JP2019220706A (ja) 2019-12-26
KR101293262B1 (ko) 2013-08-09
WO2011052367A1 (en) 2011-05-05
JP2021132227A (ja) 2021-09-09
TW201133801A (en) 2011-10-01
JP6194048B2 (ja) 2017-09-06
JP5923206B2 (ja) 2016-05-24
JP2014168065A (ja) 2014-09-11
JP2023166545A (ja) 2023-11-21
JP2022062228A (ja) 2022-04-19
KR20130049214A (ko) 2013-05-13
KR20120091237A (ko) 2012-08-17
CN102598249A (zh) 2012-07-18
US8860108B2 (en) 2014-10-14
JP6888059B2 (ja) 2021-06-16
JP7350141B2 (ja) 2023-09-25
JP7154448B2 (ja) 2022-10-17
CN102598249B (zh) 2014-11-05

Similar Documents

Publication Publication Date Title
JP7154448B2 (ja) 半導体装置
US11963374B2 (en) Semiconductor device
TWI521679B (zh) 半導體裝置
TWI529865B (zh) 半導體裝置
TWI521717B (zh) 半導體裝置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees