KR20120091237A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20120091237A
KR20120091237A KR1020127013369A KR20127013369A KR20120091237A KR 20120091237 A KR20120091237 A KR 20120091237A KR 1020127013369 A KR1020127013369 A KR 1020127013369A KR 20127013369 A KR20127013369 A KR 20127013369A KR 20120091237 A KR20120091237 A KR 20120091237A
Authority
KR
South Korea
Prior art keywords
wiring
transistor
electrode
oxide semiconductor
electrically connected
Prior art date
Application number
KR1020127013369A
Other languages
English (en)
Other versions
KR101752348B1 (ko
Inventor
순페이 야마자키
준 고야마
키요시 카토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120091237A publication Critical patent/KR20120091237A/ko
Application granted granted Critical
Publication of KR101752348B1 publication Critical patent/KR101752348B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 이 반도체 장치에서는 복수의 기억 소자가 직렬로 접속되고, 각각의 기억 소자는, 기억 회로를 형성하는 제 1 ~ 제 3 트랜지스터를 갖는다. 산화물 반도체층을 포함하는 제 1 트랜지스터의 소스 또는 드레인은 제 2 트랜지스터 또는 제 3 트랜지스터 중 하나의 게이트와 전기적으로 접속한다. 산화물 반도체층을 포함하는 제 1 트랜지스터의 매우 적은 오프 전류는, 제 2 트랜지스터 또는 제 3 트랜지스터 중 하나의 게이트 전극에 전하를 장시간 동안 저장하는 것을 허용하여, 실질적으로 영구적인 기억 효과가 얻어질 수 있다. 산화물 반도체층을 포함하지 않는 제 2 트랜지스터와 제 3 트랜지스터는 기억 회로를 사용할 때 고속 동작을 허용한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시한 발명은, 반도체 소자를 이용한 반도체 장치 및 그 제작 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는, 전력의 공급이 없어지면 기억 내용이 지워지는 휘발성 기억 장치와, 전력의 공급이 없어져도 기억 내용은 유지되는 불휘발성 기억 장치로 크게 구분된다.
휘발성 기억 장치의 대표적인 예로는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은, 기억 소자를 구성하는 트랜지스터를 선택하여 캐퍼시터에 전하를 축적함으로써 정보를 기억한다.
상술한 원리에 의해, DRAM에서는, 정보를 읽으면 캐퍼시터의 전하는 지워지게 되므로, 데이터를 읽을 때마다, 다시 쓰기 동작이 필요하게 된다. 또한, 기억 소자를 구성하는 트랜지스터에는 리크 전류가 존재하고, 트랜지스터가 선택되어 있지 않은 상황에서도 전하가 유출 또는 유입되므로, 데이터의 유지 기간이 짧다. 이로 인해, 소정 주기로 다시 쓰기 동작(리프레쉬 동작)이 필요하여, 소비 전력을 충분히 저감시키기 어렵다. 또한, 전력의 공급이 없어지면 기억 내용이 지워지므로, 장기간의 기억 유지에는, 자성 재료나 광학 재료를 이용한 별도의 기억 장치가 필요하게 된다.
휘발성 기억 장치의 다른 예로는 SRAM(Static Random Access Memory)이 있다. SRAM은, 플립플롭 등의 회로를 이용하여 기억 내용을 유지하므로, 리프레쉬 동작이 불필요하며, 이 점에서는 DRAM 보다 유리하다. 그러나, 플립플롭 등의 회로를 이용하고 있으므로, 기억 용량당 비용이 높아진다는 문제가 있다. 또한, 전력의 공급이 없어지면 기억 내용이 지워진다는 점에서는 DRAM과 다를 바 없다.
불휘발성 기억 장치의 대표적인 예로는, 플래쉬 메모리가 있다. 플래쉬 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고, 이 플로팅 게이트에 전하를 유지시킴으로써 기억을 하므로, 데이터의 유지 기간은 매우 길고(반영구적), 휘발성 기억 장치에서 필요한 리프레쉬 동작이 필요 없다는 이점을 가지고 있다(예를 들어, 특허문헌 1 참조).
그러나, 쓰기 시에 발생하는 터널 전류에 의해 기억 소자를 구성하는 게이트 절연층이 열화되므로, 소정 횟수의 쓰기에 의해 기억 소자가 기능하지 못하게 되는 문제가 발생한다. 이 문제의 영향을 완화하기 위해, 예를 들어, 각 기억 소자의 쓰기 횟수를 균일화하는 방법이 있으나, 이를 실현하기 위해서는, 복잡한 주변 회로가 필요하게 된다. 그리고, 이와 같은 방법을 이용하여도, 수명의 근본적인 문제를 해소할 수 있는 것은 아니다. 즉, 플래쉬 메모리는, 정보의 다시 쓰기 빈도가 높은 용도에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 도입하기 위해, 또는, 이 전하를 제거하기 위해서는, 높은 전압이 필요하다. 또한, 전하의 도입, 또는 제거를 위해서는 비교적 긴 시간을 필요로 하고, 쓰기, 삭제의 고속화가 용이하지 않다고 하는 문제도 있다.
일본국 특개소 57-105889호 공보
상술한 문제를 감안하여, 개시한 발명의 일 양태에서는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 쓰기 횟수에도 제한이 없는, 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 양태는, 산화물 반도체를 이용하여 형성되는 트랜지스터와 그 이외의 재료를 이용하여 형성되는 트랜지스터의 적층 구조에 관한 반도체 장치이다. 예를 들어, 다음과 같은 구성을 채용할 수 있다.
본 발명의 일 양태는, 제 1 배선(소스선), 제 2 배선(비트선), 제 3 배선(제 1 신호선), 제 4 배선(제 2 신호선), 제 5 배선(워드선)을 갖고, 제 1 배선과 제 2 배선의 사이에는 복수의 기억 소자가 직렬로 접속되고, 복수의 기억 소자 중 하나는, 제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터, 제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터, 제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 갖는 제 3 트랜지스터를 갖고, 제 1 트랜지스터는, 반도체 재료를 포함하는 기판에 형성되고, 제 2 트랜지스터는 산화물 반도체층을 포함하여 구성되고, 제 1 게이트 전극과 제 2 소스 전극 또는 제 2 드레인 전극 중 한쪽과는 전기적으로 접속되고, 제 1 배선(소스선)과 제 1 소스 전극과 제 3 소스 전극은 전기적으로 접속되고, 제 2 배선(비트선)과 제 1 드레인 전극과 제 3 드레인 전극은 전기적으로 접속되고, 제 3 배선(제 1 신호선)과 제 2 소스 전극 또는 제 2 드레인 전극의 다른 한쪽과는 전기적으로 접속되고, 제 4 배선(제 2 신호선)과 제 2 게이트 전극은 전기적으로 접속되고, 제 5 배선(워드선)과 제 3 게이트 전극은 전기적으로 접속된 반도체 장치이다.
또한, 본 발명의 다른 일 양태는, 제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 5 배선을 갖고, 제 1 배선과 제 2 배선의 사이에는, 복수의 기억 소자가 직렬로 접속되고, 복수의 기억 소자 중 하나는, 제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터, 제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터, 용량 소자를 갖고, 제 1 트랜지스터는, 반도체 재료를 포함하는 기판에 형성되고, 제 2 트랜지스터는 산화물 반도체층을 포함하여 구성되고, 제 1 게이트 전극과, 제 2 소스 전극 또는 제 2 드레인 전극 중 한쪽과, 용량 소자 중 한쪽 전극은 전기적으로 접속되고, 제 1 배선과 제 1 소스 전극은 전기적으로 접속되고, 제 2 배선과 제 1 드레인 전극은 전기적으로 접속되고, 제 3 배선과 제 2 소스 전극 또는 제 2 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선과 제 2 게이트 전극은 전기적으로 접속되고, 제 5 배선과 용량 소자의 다른 한쪽의 전극과는 전기적으로 접속된 반도체 장치이다.
상기에서, 반도체 장치는, 제 6 배선, 제 7 배선, 게이트 전극이 제 6 배선에 전기적으로 접속된 제 4 트랜지스터, 및 게이트 전극이 제 7 배선에 전기적으로 접속된 제 5 트랜지스터를 갖고, 제 2 배선은, 제 4 트랜지스터를 통하여, 제 1 드레인 전극 및 제 3 드레인 전극과 전기적으로 접속되고, 제 1 배선은, 제 5 트랜지스터를 통하여, 제 1 소스 전극 및 제 3 소스 전극과 전기적으로 접속되는 것이 바람직하다.
또한, 상기에서, 반도체 장치의 제 1 트랜지스터는, 반도체 재료를 포함하는 기판에 형성된 채널 형성 영역, 채널 형성 영역을 사이에 끼우도록 형성된 불순물 영역, 채널 형성 영역 위의 제 1 게이트 절연층, 제 1 게이트 절연층 위의 제 1 게이트 전극, 불순물 영역과 전기적으로 접속하는 제 1 소스 전극 및 제 1 드레인 전극을 갖는다.
또한, 상기에서, 제 2 트랜지스터는, 반도체 재료를 포함하는 기판 위의 제 2 게이트 전극, 제 2 게이트 전극 위의 제 2 게이트 절연층, 제 2 게이트 절연층 위의 산화물 반도체층, 산화물 반도체층과 전기적으로 접속하는 제 2 소스 전극 및 제 2 드레인 전극을 갖는다.
또한, 상기에서 제 3 트랜지스터는, 반도체 재료를 포함하는 기판에 형성된 채널 형성 영역, 채널 형성 영역을 사이에 끼우도록 형성된 불순물 영역, 채널 형성 영역 위의 제 3 게이트 절연층, 제 3 게이트 절연층 위의 제 3 게이트 전극, 불순물 영역과 전기적으로 접속하는 제 3 소스 전극 및 제 3 드레인 전극을 갖는다.
또한, 상기에서 반도체 재료를 포함하는 기판으로는, 단결정 반도체 기판 또는 SOI 기판을 채용하는 것이 적합하다. 특히, 반도체 재료는 실리콘으로 하는 것이 바람직하다.
또한, 상기에서, 산화물 반도체층은, In-Ga-Zn-O계 산화물 반도체 재료를 포함하고 있는 것이 바람직하다. 특히, 산화물 반도체층은, In2Ga2ZnO7 결정을 포함하여 이루어진 것이 바람직하다. 나아가, 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하로 하는 것이 바람직하다. 또한, 제 2 트랜지스터의 오프 전류는 1×10-13A 이하로 하는 것이 바람직하다.
또한, 상기에서, 제 2 트랜지스터는, 제 1 트랜지스터와 중첩하는 영역에 형성된 구성으로 할 수 있다.
한편, 본 명세서에서 '위(상)' 또는 '아래(하)' 라는 용어는, 구성 요소의 위치 관계가 '직상' 또는 '직하'인 것으로 한정하는 것이 아니다. 예를 들어, '게이트 절연층 위의 제 1 게이트 전극'이란 표현의 경우, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. 또한, '위(상)', '아래(하)'라는 용어는 설명의 편의를 위해 사용하는 표현에 지나지 않으며, 특별히 언급하는 경우를 제외하고는, 그 상하를 바꾸는 경우도 포함한다.
또한, 본 명세서에서 '전극'이나 '배선'이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, '전극'은 '배선'의 일부로 이용되는 경우가 있으며, 그 반대의 경우도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는, 복수의 '전극'이나 '배선'이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한, '소스'나 '드레인'의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀔 수도 있다. 이로 인해, 본 명세서에서는, '소스'나 '드레인'이라는 용어는, 서로 바뀌어 이용할 수 있는 것으로 한다.
한편, 본 명세서에서, '전기적으로 접속'에는, '어떠한 전기적 작용을 갖는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 갖는 것'은 접속 대상 사이에서의 전기 신호의 송수신이 가능한 것이면 특별히 제한을 받지 않는다.
예를 들어, '어떠한 전기적 작용을 갖는 것'에는 전극이나 배선은 물론, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 기타 다른 각종 기능을 갖는 소자 등이 포함된다.
또한, 일반적으로 'SOI 기판'은 절연 표면 위에 실리콘 반도체층이 형성된 구성의 기판을 말하나, 본 명세서에서는, 절연 표면 위에 실리콘 이외의 재료로 이루어진 반도체층이 형성된 구성의 기판도 포함한 개념으로 이용한다. 즉, 'SOI 기판'이 갖는 반도체층은, 실리콘 반도체층에 한정되지 않는다. 또한, 'SOI 기판'에서의 기판은, 실리콘 웨이퍼 등의 반도체 기판에 한정되지 않고, 유리 기판이나 석영 기판, 사파이어 기판, 금속 기판 등의 비반도체 기판도 포함한다. 즉, 절연 표면을 갖는 도체 기판이나 절연체 기판 위에 반도체 재료로 이루어진 층을 갖는 것도, 넓은 의미로 'SOI 기판'에 포함된다. 또한, 본 명세서에서, '반도체 기판'은, 반도체 재료만으로 이루어진 기판을 나타낼 뿐만 아니라, 반도체 재료를 포함하는 기판 전반을 의미하는 것으로 한다. 즉, 본 명세서에서는 'SOI 기판'도 넓은 의미로 '반도체 기판'에 포함된다.
본 발명의 일 양태에서는, 하부에 산화물 반도체 이외의 재료를 이용한 트랜지스터를 갖고, 상부에 산화물 반도체를 이용한 트랜지스터를 갖는 반도체 장치가 제공된다.
산화물 반도체를 이용한 트랜지스터는 오프 전류가 매우 작으므로, 이를 이용함으로써 보다 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요해 지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 할 수 있게 되므로, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 정보의 쓰기에 높은 전압을 필요로 하지 않으며, 소자의 열화라는 문제도 없다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 쓰기가 이루어지므로, 고속 동작도 용이하게 실현할 수 있다. 또한, 플래쉬 메모리 등에서 필요하게 되는 정보를 제거하기 위한 동작이 불필요하다는 이점도 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 산화물 반도체를 이용한 트랜지스터와 비교하여, 더욱더 고속 동작이 가능하므로, 이를 이용함으로써, 기억 내용의 읽기를 고속으로 행할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용한 트랜지스터와 산화물 반도체를 이용한 트랜지스터를 일체로 구비함으로써, 지금까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
도 1은, 반도체 장치를 설명하기 위한 회로도이다.
도 2는, 반도체 장치를 설명하기 위한 단면도 및 평면도이다.
도 3은, 반도체 장치의 제작 공정을 설명하기 위한 단면도이다.
도 4는, 반도체 장치의 제작 공정을 설명하기 위한 단면도이다.
도 5는, 반도체 장치의 제작 공정을 설명하기 위한 단면도이다.
도 6은, 반도체 장치를 설명하기 위한 단면도이다.
도 7은, 반도체 장치를 설명하기 위한 단면도이다.
도 8은, 반도체 장치를 설명하기 위한 단면도이다.
도 9는, 반도체 장치를 설명하기 위한 단면도이다.
도 10은, 반도체 장치를 설명하기 위한 회로도이다.
도 11은, 반도체 장치의 동작을 설명하기 위한 블럭 회로도이다.
도 12는, 반도체 장치를 설명하기 위한 쓰기 동작의 타이밍 차트도이다.
도 13은, 반도체 장치를 설명하기 위한 회로도이다.
도 14은, 반도체 장치를 설명하기 위한 블럭 회로도이다.
도 15는, 반도체 장치를 설명하기 위한 회로도이다.
도 16은, 반도체 장치를 설명하기 위한 블럭 회로도이다.
도 17은, 제 5 배선(WL)과 노드A의 전위 관계를 설명하는 그래프이다.
도 18은, 반도체 장치를 설명하기 위한 회로도이다.
도 19는, 반도체 장치를 설명하기 위한 회로도이다.
도 20은, 반도체 장치를 설명하기 위한 회로도이다.
도 21은, 반도체 장치를 이용한 전자 기기를 설명하기 위한 도면이다.
도 22은, 산화물 반도체를 이용한 역스태거형의 트랜지스터의 종단면도이다.
도 23은, 도 22의 A-A' 단면에서의 에너지 밴드도(모식도)이다.
도 24(A)는 게이트(G1)에 플러스 전위(+VG)가 공급된 상태를 나타낸 도면.
도 24(B)는 게이트(G1)에 마이너스 전위(-VG)가 공급된 상태를 나타낸 도면.
도 25는, 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸 도면이다.
본 발명의 실시형태의 일 예에 대해, 도면을 이용하여 아래에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않는 한도 내에서 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되어 해석되어서는 안 된다.
한편, 도면 등에서 나타낸 각 구성의 위치, 크기, 범위 등은, 이해를 돕기 위해 실제 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 본 발명의 실시형태들은 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것이 아니다.
한편, 본 명세서에서 '제 1', '제 2', '제 3' 등의 서수는, 구성 요소의 혼동을 막기 위해 부여된 것으로, 수적으로 한정하기 위한 것이 아니다.
(실시형태 1)
본 실시형태에서는, 개시한 발명의 일 양태에 관한 반도체 장치의 구성 및 제작 방법에 대해, 도 1 내지 도 9를 참조하여 설명한다.
<반도체 장치의 회로 구성>
도 1에는, 반도체 장치의 회로 구성의 일 예를 나타낸다. 이 반도체 장치는, 산화물 반도체 이외의 재료를 이용한 트랜지스터(160)와 산화물 반도체를 이용한 트랜지스터(162)에 의해 구성된다.
여기서, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 한쪽은 전기적으로 접속되어 있다. 또한, 제 1 배선(SL)(1st Line: 소스선이라고도 한다)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선(BL)(2nd Line: 비트선이라고도 한다)과 트랜지스터(160)의 드레인 전극과는 전기적으로 접속되어 있다. 그리고, 제 3 배선(S1)(3rd Line: 제 1 신호선이라고도 한다)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선(S2)(4th Line: 제 2 신호선이라고도 한다)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다.
산화물 반도체 이외의 재료를 이용한 트랜지스터(160)는, 산화물 반도체를 이용한 트랜지스터와 비교하여, 더욱더 고속 동작이 가능하므로, 이 트랜지스터(160)를 이용함으로써, 기억 내용의 읽기 등을 고속으로 행하는 것이 가능하다. 또한, 산화물 반도체를 이용한 트랜지스터(162)는, 오프 전류가 매우 작다는 특징을 가지고 있다. 이로 인해, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 쓰기, 유지, 읽기가 가능하다.
첫째, 정보의 쓰기 및 유지에 대해 설명한다. 우선, 제 4 배선(S2)의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 설정하고, 트랜지스터(162)를 온 상태로 한다. 이에 따라, 제 3 배선(S1)의 전위가 트랜지스터(160)의 게이트 전극에 공급된다(쓰기). 그 후, 제 4 배선(S2)의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로, 트랜지스터(160)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다. 예를 들어, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)를 온 상태로 하는 전위이면, 트랜지스터(160)의 온 상태가 장시간에 걸쳐 유지되게 된다. 또한, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)를 오프 상태로 하는 전위이면, 트랜지스터(160)의 오프 상태가 장시간에 걸쳐 유지된다.
이어서, 정보의 읽기에 대해 설명한다. 상술한 바와 같이, 트랜지스터(160)의 온 상태 또는 오프 상태가 유지된 상태에서, 제 1 배선(SL)에 소정의 전위(저전위)가 공급되면, 트랜지스터(160)의 온 상태 또는 오프 상태에 따라, 제 2 배선(BL)의 전위는 다른 값을 갖는다. 예를 들어, 트랜지스터(160)가 온 상태인 경우에는, 제 1 배선(SL)의 전위보다 제 2 배선(BL)의 전위가 저하되게 된다. 반대로, 트랜지스터(160)가 오프 상태인 경우에는, 제 2 배선(BL)의 전위는 변화하지 않는다.
이와 같이, 정보가 유지된 상태에서, 제 2 배선(BL)의 전위를 소정의 전위와 비교함으로써 정보를 읽을 수 있다.
이어서, 정보의 다시 쓰기에 대해 설명한다. 정보의 다시 쓰기는, 상기 정보의 쓰기 및 유지와 동일하게 이루어진다. 즉, 제 4 배선(S2)의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이에 따라, 제 3 배선(S1)의 전위(새로운 정보에 관한 전위)가, 트랜지스터(160)의 게이트 전극에 공급된다. 그 후, 제 4 배선(S2)의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여, 트랜지스터(162)를 오프 상태로 함으로써, 새로운 정보가 저장된다.
이와 같이, 개시한 발명에 관한 반도체 장치는, 다시 정보 쓰기에 의해 직접적으로 정보를 다시 쓰는 것이 가능하다. 이로 인해 플래쉬 메모리 등에서 필요한 제거 동작이 불필요하며, 제거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
한편, 상기 설명은, 전자를 다수 캐리어로 하는 n형 트랜지스터(n채널형 트랜지스터)를 이용하는 경우에 대한 것이나, n형 트랜지스터 대신에 정공을 다수 캐리어로 하는 p형 트랜지스터를 이용할 수 있는 것은 당연하다.
<반도체 장치의 평면 구성 및 단면 구성>
도 2는, 상기 반도체 장치의 구성의 일 예이다. 도 2(A)에는 반도체 장치의 단면을, 도 2(B)에는 반도체 장치의 평면을, 각각 나타낸다. 여기서, 도 2(A)는, 도 2(B)의 선 A1-A2 및 선 B1-B2에서의 단면에 상응한다. 도 2(A) 및 도 2(B)에 나타낸 반도체 장치는, 하부에 산화물 반도체 이외의 재료를 이용한 트랜지스터(160)를 갖고, 상부에 산화물 반도체를 이용한 트랜지스터(162)를 갖는 것이다. 한편, 트랜지스터(160) 및 트랜지스터(162)는, 모두 n형 트랜지스터로 설명하나, p형 트랜지스터를 채용하여도 좋다. 특히, 트랜지스터(160)는, p형으로 하는 것이 용이하다.
트랜지스터(160)는, 반도체 재료를 포함하는 기판(100)에 형성된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 끼우도록 형성된 불순물 영역(114) 및 고농도 불순물 영역(120)(이를 합쳐 단순히 불순물 영역이라고도 한다), 채널 형성 영역(116) 위에 형성된 게이트 절연층(108), 게이트 절연층(108) 위에 형성된 게이트 전극(110), 채널 형성 영역(116) 중 한쪽 측에 형성된 제 1 불순물 영역(114)과 전기적으로 접속하는 소스 전극 또는 드레인 전극(130a)(이하, 소스/드레인 전극이라고 한다), 채널 형성 영역(116)의 다른 한쪽의 측에 형성된 제 2 불순물 영역(114)과 전기적으로 접속하는 소스/드레인 전극(130b)을 갖는다.
여기서, 게이트 전극(110)의 측면에는 측벽 절연층(118)이 형성되어 있다. 또한, 기판(100)의 표면적으로 측벽 절연층(118)과 겹치지 않는 영역에는 고농도 불순물 영역(120)을 갖고, 고농도 불순물 영역(120) 위에는 금속 화합물 영역(124)이 존재한다. 또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있고, 트랜지스터(160)를 덮도록 층간 절연층(126) 및 층간 절연층(128)이 형성되어 있다. 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통하여, 소스/드레인 전극(130a)은, 채널 형성 영역(116) 중 한쪽 측에 형성된 제 1 금속 화합물 영역(124)과 전기적으로 접속되고, 소스/드레인 전극(130b)은, 채널 형성 영역(116)의 다른 한쪽 측에 형성된 제 2 금속 화합물 영역(124)과 전기적으로 접속되어 있다. 즉, 소스/드레인 전극(130a)은, 채널 형성 영역(116) 중 한쪽 측에 형성된 제 1 금속 화합물 영역(124)을 통하여 채널 형성 영역(116) 중 한쪽 측에 형성된 제 1 고농도 불순물 영역(120) 및 채널 형성 영역(116) 중 한쪽 측에 형성된 불순물 영역(114)과 전기적으로 접속되고, 소스/드레인 전극(130b)은, 제 2 금속 화합물 영역(124)을 통하여 채널 형성 영역(116)의 다른 한쪽 측에 형성된 제 2 고농도 불순물 영역(120) 및 채널 형성 영역(116)의 다른 한쪽 측에 형성된 제 2 불순물 영역(114)과 전기적으로 접속되어 있다. 또한, 게이트 전극(110)에는, 소스/드레인 전극(130a)이나 소스/드레인 전극(130b)과 동일하게 형성된 전극(130c)이 전기적으로 접속되어 있다.
산화물 반도체를 이용한 트랜지스터(162)는, 층간 절연층(128) 위에 형성된 게이트 전극(136d), 게이트 전극(136d) 위에 형성된 게이트 절연층(138), 게이트 절연층(138) 위에 형성된 산화물 반도체층(140), 산화물 반도체층(140) 위에 형성되고, 산화물 반도체층(140)과 전기적으로 접속되어 있는 소스/드레인 전극(142a), 소스/드레인 전극(142b)을 갖는다.
여기서, 게이트 전극(136d)은, 층간 절연층(128) 위에 형성된 절연층(132)에 매입되도록 형성되어 있다. 또한, 게이트 전극(136d)과 마찬가지로, 트랜지스터(160)의 소스/드레인 전극(130a)에 접하여 전극(136a)이, 트랜지스터(160)의 소스/드레인 전극(130b)에 접하여 전극(136b)이, 전극(130c)에 접하여 전극(136c)이, 각각 형성되어 있다.
또한, 트랜지스터(162) 위에는, 산화물 반도체층(140)의 일부와 접하도록, 보호 절연층(144)이 형성되어 있고, 보호 절연층(144) 위에는 층간 절연층(146)이 형성되어 있다. 여기서, 보호 절연층(144) 및 층간 절연층(146)에는, 소스/드레인 전극(142a), 소스/드레인 전극(142b)에까지 달하는 개구가 형성되어 있고, 이 개구를 통하여, 전극(150d), 전극(150e)이, 소스/드레인 전극(142a), 소스/드레인 전극(142b)에 접하여 형성되어 있다. 또한, 전극(150d), 전극(150e)과 마찬가지로, 게이트 절연층(138), 보호 절연층(144), 층간 절연층(146)에 형성된 개구를 통하여, 전극(136a), 전극(136b), 전극(136c)에 접하는 전극(150a), 전극(150b), 전극(150c)이 형성되어 있다.
여기서, 산화물 반도체층(140)은 수소 등의 불순물이 충분히 제거되고, 고순도화되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체층(140)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층(140)에서는, 일반적인 실리콘 웨이퍼(인이나 붕소 등의 불순물 원소가 미량 첨가된 실리콘 웨이퍼)에서의 캐리어 농도(5×1014/cm3 정도)와 비교하여, 충분히 작은 캐리어 농도 값을 갖는다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, i형화 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다. 예를 들어, 드레인 전압(Vd)이 +1V 또는 +10V인 경우로, 게이트 전압(Vg)이 -5V 에서 -20V의 범위에서는, 오프 전류는 1×10-13A 이하이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층(140)을 적용하고, 트랜지스터(162)의 오프 전류를 저감함으로써, 새로운 구성의 반도체 장치를 실현할 수 있다. 한편, 상술한 산화물 반도체층(140) 중의 수소 농도는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정한 것이다.
또한, 층간 절연층(146) 위에는 절연층(152)이 형성되어 있고, 이 절연층(152)에 매입되도록, 전극(154a), 전극(154b), 전극(154c), 전극(154d)이 형성되어 있다. 여기서, 전극(154a)은 전극(150a)과 접하고 있고, 전극(154b)은 전극(150b)과 접하고 있으며, 전극(154c)은 전극(150c) 및 전극(150d)과 접하고 있고, 전극(154d)은 전극(150e)과 접하고 있다.
즉, 도 2에 나타낸 반도체 장치에서는, 트랜지스터(160)의 게이트 전극(110)과, 트랜지스터(162)의 소스/드레인 전극(142a)이, 전극(130c), 전극(136c), 전극(150c), 전극(154c) 및 전극(150d)을 통하여 전기적으로 접속되어 있다.
<반도체 장치의 제작 방법>
이어서, 상기 반도체 장치의 제작 방법의 일 예에 대해 설명한다. 이하에서는, 먼저 하부 트랜지스터(160)의 제작 방법에 대해 도 3을 참조하여 설명하고, 그 후, 상부 트랜지스터(162)의 제작 방법에 대해 도 4 및 도 5를 참조하여 설명한다.
<하부의 트랜지스터의 제작 방법>
우선, 반도체 재료를 포함하는 기판(100)을 준비한다(도 3(A) 참조). 반도체 재료를 포함하는 기판(100)으로는, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기에서는, 반도체 재료를 포함하는 기판(100)으로, 단결정 실리콘 기판을 이용하는 경우의 일 예에 대해 나타내는 것으로 한다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)을 형성한다(도 3(A) 참조). 보호층(102)으로는, 예를 들어, 산화 실리콘이나 질화 실리콘, 질화산화 실리콘 등을 재료로 하는 절연층을 이용할 수 있다. 한편, 이 공정의 전후에서, 트랜지스터의 역치 전압을 제어하기 위해, n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 기판(100)에 첨가하여도 좋다. 기판에 포함된 반도체 재료가 실리콘인 경우, n형의 도전성을 부여하는 불순물로는, 예를 들어, 인이나 비소 등을 이용할 수 있다. 또한, p형의 도전성을 부여하는 불순물로는, 예를 들어, 붕소, 알루미늄, 갈륨 등을 이용할 수 있다.
이어서, 상기 보호층(102)을 마스크로 이용하여 에칭을 행하고, 보호층(102)으로 덮여 있지 않은 영역(노출되어 있는 영역)의 기판(100) 일부를 제거한다. 이에 따라 분리된 반도체 영역(104)이 형성된다 (도 3(B) 참조). 이 에칭으로는, 건식 에칭을 이용하는 것이 적합하나, 습식 에칭을 이용하여도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 층의 재료에 따라 적절히 선택할 수 있다.
이어서, 반도체 영역(104)을 덮도록 절연층을 형성하고, 반도체 영역(104)과 중첩되는 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(106)을 형성한다(도 3(B) 참조). 이 절연층은, 산화 실리콘이나 질화 실리콘, 질화산화 실리콘 등을 이용하여 형성된다. 절연층의 제거 방법으로는, CMP 등의 연마 처리나 에칭 처리 등이 있으나, 어느 것을 이용하여도 좋다. 한편, 반도체 영역(104) 형성 후, 또는, 소자 분리 절연층(106) 형성 후에는, 상기 보호층(102)을 제거한다.
이어서, 반도체 영역(104) 위에 절연층을 형성하고, 이 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은 이후에 게이트 절연층이 되는 것으로, CVD법이나 스퍼터링법 등을 이용하여 얻어지는 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등을 포함하는 막의 단층 구조 또는 적층 구조로 하면 된다. 이 외에, 고밀도 플라즈마 처리나 열산화 처리에 의해, 반도체 영역(104)의 표면을 산화, 질화 시킴으로써, 상기 절연층을 형성하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 행할 수 있다. 또한, 절연층의 두께는 특별히 한정되지 않으나, 예를 들어, 1nm 이상 100nm 이하로 할 수 있다.
도전 재료를 포함하는 층은, 알루미늄이나 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 이용하여 형성할 수 있다. 또한, 도전 재료를 포함하는 다결정 실리콘 등의 반도체 재료를 이용하여, 도전 재료를 포함하는 층을 형성하여도 좋다. 도전 재료를 포함하는 층의 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 이용할 수 있다. 한편, 본 실시형태에서는, 도전 재료를 포함하는 층을, 금속 재료를 이용하여 형성하는 경우의 일 예에 대해 나타내는 것으로 한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여, 게이트 절연층(108), 게이트 전극(110)을 형성한다(도 3(C) 참조).
이어서, 게이트 전극(110)을 덮는 절연층(112)을 형성한다(도 3(C) 참조). 그리고, 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가하여, 기판(100)에 얕은 접합 깊이의 불순물 영역(114)을 형성한다(도 3(C) 참조). 한편, 여기에서는 n형 트랜지스터를 형성하기 위해 인이나 비소를 첨가하였으나, p형 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 된다. 한편, 불순물 영역(114)의 형성에 의해, 반도체 영역(104)의 게이트 절연층(108) 하부에는, 채널 형성 영역(116)이 형성된다(도 3(C) 참조). 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있으나, 반도체 소자가 고도로 미세화되는 경우에는, 그 농도를 높게 하는 것이 바람직하다. 또한, 여기에서는, 절연층(112)을 형성한 후에 불순물 영역(114)을 형성하는 공정을 채용하고 있으나, 불순물 영역(114)을 형성한 후에 절연층(112)을 형성하는 공정으로 하여도 좋다.
이어서, 측벽 절연층(118)을 형성한다(도 3(D) 참조). 측벽 절연층(118)은, 절연층(112)을 덮도록 절연층을 형성한 후에, 이 절연층에 이방성이 높은 에칭 처리를 적용함으로써, 자기 정합적으로 형성할 수 있다. 또한, 이때에, 절연층(112)을 부분적으로 에칭하여, 게이트 전극(110)의 상면과 불순물 영역(114)의 상면을 노출시키는 것이 좋다.
이어서, 게이트 전극(110), 불순물 영역(114), 측벽 절연층(118) 등을 덮도록 절연층을 형성한다. 그리고, 이 절연층이 불순물 영역(114)과 접하는 영역에, 인(P)이나 비소(As) 등을 첨가하여 고농도 불순물 영역(120)을 형성한다(도 3(E) 참조). 그 후, 상기 절연층을 제거하고, 게이트 전극(110), 측벽 절연층(118), 고농도 불순물 영역(120) 등을 덮도록 금속층(122)을 형성한다(도 3(E) 참조). 이 금속층(122)은, 진공 증착법이나 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 이용하여 형성할 수 있다. 금속층(122)은, 반도체 영역(104)을 구성하는 반도체 재료와 반응하여 저저항의 금속 화합물이 되는 금속 재료를 이용하여 형성하는 것이 바람직하다. 이와 같은 금속 재료로는, 예를 들어, 티탄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
이어서, 열처리를 실시하여, 상기 금속층(122)과 반도체 재료를 반응시킨다. 이에 따라, 고농도 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 3(F) 참조). 한편, 게이트 전극(110)으로 다결정 실리콘 등을 이용하는 경우에는, 게이트 전극(110)의 금속층(122)과 접촉하는 부분에도, 금속 화합물 영역이 형성되게 된다.
상기 열처리로는, 예를 들어, 플래쉬 램프의 조사에 의한 열처리를 이용할 수 있다. 물론, 기타 다른 열처리 방법을 이용하여도 좋으나, 금속 화합물의 형성에 관한 화학 반응의 제어성을 향상시키기 위해서는, 아주 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 한편, 상기 금속 화합물 영역은, 금속 재료와 반도체 재료의 반응에 의해 형성되는 것으로, 충분히 도전성이 높아진 영역이다. 이 금속 화합물 영역을 형성함으로써 전기 저항을 충분히 저감하고, 소자 특성을 향상시킬 수 있다. 한편, 금속 화합물 영역(124)을 형성한 후에는, 금속층(122)은 제거한다.
이어서, 상술한 공정에 의해 형성된 각 구성을 덮도록, 층간 절연층(126), 층간 절연층(128)을 형성한다(도 3(G) 참조). 층간 절연층(126)이나 층간 절연층(128)은, 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성할 수도 있다. 한편, 여기에서는, 층간 절연층(126)과 층간 절연층(128)의 이층 구조이나, 층간 절연층의 구성은 이에 한정되지 않는다. 층간 절연층(128)의 형성 후에는, 그 표면을, CMP나 에칭 처리 등에 의해 평탄화해 두는 것이 바람직하다.
그 후, 상기 층간 절연층에, 금속 화합물 영역(124)에까지 달하는 개구를 형성하고, 이 개구에, 소스/드레인 전극(130a), 소스/드레인 전극(130b)을 형성한다(도 3(H) 참조). 소스/드레인 전극(130a)이나 소스/드레인 전극(130b)은, 예를 들어, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 이용하여 도전층을 형성한 후, 에칭 처리나 CMP 등의 방법을 이용하여, 상기 도전층의 일부를 제거함으로써 형성할 수 있다.
한편, 상기 도전층의 일부를 제거하여 소스/드레인 전극(130a)이나 소스/드레인 전극(130b)을 형성할 때에는, 그 표면이 평탄해지도록 가공하는 것이 바람직하다. 예를 들어, 개구를 포함하는 영역에 티탄막이나 질화 티탄막을 얇게 형성한 후에, 개구에 매입되도록 텅스텐막을 형성하는 경우에는, 그 후의 CMP에 의해, 불필요한 텅스텐막, 티탄막, 질화 티탄막 등을 제거하는 동시에, 그 표면의 평탄성을 향상시킬 수 있다. 이와 같이, 소스/드레인 전극(130a), 소스/드레인 전극(130b)을 포함하는 표면을 평탄화함으로써, 후의 공정에서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성하는 것이 가능하게 된다.
한편, 여기에서는, 금속 화합물 영역(124)과 접촉하는 소스/드레인 전극(130a)이나 소스/드레인 전극(130b) 만을 나타내고 있으나, 이 공정에서, 게이트 전극(110)과 접촉하는 전극(예를 들어, 도 2(A)에서의 전극(130c)) 등을 함께 형성할 수 있다. 소스/드레인 전극(130a), 소스/드레인 전극(130b)으로 이용할 수 있는 재료에 대해 특별히 한정되지 않으며, 각종 도전 재료를 이용할 수 있다. 예를 들어, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료를 이용할 수 있다.
이상에 의해, 반도체 재료를 포함하는 기판(100)을 이용한 트랜지스터(160)가 형성된다. 한편, 상기 공정 후에는, 추가로 전극이나 배선, 절연층 등을 형성하여도 좋다. 배선의 구조로, 층간 절연층 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용함으로써, 고도로 집적화된 반도체 장치를 제공할 수 있다.
<상부 트랜지스터의 제작 방법>
이어서, 도 4 및 도 5를 이용하여, 층간 절연층(128) 위에 트랜지스터(162)를 제작하는 공정에 대해 설명한다. 한편, 도 4 및 도 5는, 층간 절연층(128) 위의 각종 전극이나, 트랜지스터(162) 등의 제작 공정을 나타내는 것이므로, 트랜지스터(162)의 하부에 존재하는 트랜지스터(160) 등에 대해서는 생략하였다.
우선, 층간 절연층(128), 소스/드레인 전극(130a), 소스/드레인 전극(130b), 전극(130c) 위에 절연층(132)을 형성한다(도 4(A) 참조). 절연층(132)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다.
이어서, 절연층(132)에 대해, 소스/드레인 전극(130a), 소스/드레인 전극(130b), 및, 전극(130c)에까지 달하는 개구를 형성한다. 이때, 후에 게이트 전극(136d)이 형성되는 영역에도 함께 개구를 형성한다. 그리고, 상기 개구에 매입되도록 도전층(134)을 형성한다(도 4(B) 참조). 상기 개구는 마스크를 이용한 에칭 등의 방법으로 형성할 수 있다. 이 마스크는, 포토 마스크를 이용한 노광 등의 방법에 의해 형성하는 것이 가능하다. 에칭으로는 습식 에칭, 건식 에칭 어느 것을 이용하여도 좋으나, 미세 가공의 관점에서는, 건식 에칭을 이용하는 것이 바람직하다. 도전층(134)의 형성은, PVD법이나 CVD법 등의 성막법을 이용하여 행할 수 있다. 도전층(134)의 형성에 이용할 수 있는 재료로는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료나, 이들의 합금, 화합물(예를 들어 질화물) 등을 들 수 있다.
보다 구체적으로는, 예를 들어, 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게 형성하고, CVD법에 의해 질화 티탄막을 얇게 형성한 후에, 개구에 매입되도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은, 하부 전극(여기에서는 소스/드레인 전극(130a), 소스/드레인 전극(130b), 전극(130c) 등)과의 계면의 산화막을 환원하고, 하부 전극과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화 티탄막은, 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또한, 티탄이나, 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성하여도 좋다.
도전층(134)을 형성한 후에는, 에칭 처리나 CMP 등의 방법을 이용하여 도전층(134)의 일부를 제거하고, 절연층(132)을 노출시켜, 전극(136a), 전극(136b), 전극(136c), 게이트 전극(136d)을 형성한다(도 4(C) 참조). 한편, 상기 도전층(134)의 일부를 제거하여 전극(136a), 전극(136b), 전극(136c), 게이트 전극(136d)을 형성할 때에는, 표면이 평탄해지도록 가공하는 것이 바람직하다. 이와 같이, 절연층(132), 전극(136a), 전극(136b), 전극(136c), 게이트 전극(136d)의 표면을 평탄화함으로써, 후의 공정에서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있게 된다.
이어서, 절연층(132), 전극(136a), 전극(136b), 전극(136c), 게이트 전극(136d)을 덮도록, 게이트 절연층(138)을 형성한다(도 4(D) 참조). 게이트 절연층(138)은, CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연층(138)은, 산화 규소, 질화 규소, 산화질화 규소, 질화산화 규소, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함하도록 형성하는 것이 적합하다. 한편, 게이트 절연층(138)은, 단층 구조이어도 좋으며, 적층 구조이어도 좋다. 예를 들어, 원료 가스로, 실란(SiH4), 산소, 질소를 이용한 플라즈마 CVD법에 의해, 산화질화 규소로 이루어진 게이트 절연층(138)을 형성할 수 있다. 게이트 절연층(138)의 두께는 특별히 한정되지 않으나, 예를 들어, 10nm 이상 500nm 이하로 할 수 있다. 적층 구조인 경우는, 예를 들어, 막 두께가 50nm 이상 200nm 이하인 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 막 두께가 5nm 이상 300nm 이하인 제 2 게이트 절연층의 적층으로 하는 것이 적합하다.
한편, 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는, 계면 에너지 준위나 계면에서 갇힌(trapped) 전하에 대하여 매우 민감하므로, 이와 같은 산화물 반도체를 산화물 반도체층으로 이용하는 경우에는, 게이트 절연층과의 계면은 중요하다. 즉, 고순도화된 산화물 반도체층에 접하는 게이트 절연층(138)에는, 고품질화가 요구되게 된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD법은, 치밀하고 절연 내압이 높은 고품질의 게이트 절연층(138)을 형성할 수 있다는 점에서 적합하다. 고순도화된 산화물 반도체층과 고품질의 게이트 절연층이 밀접함으로써, 계면 에너지 준위 밀도를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연층으로 양질의 절연층을 형성할 수 있는 것이면, 고순도화된 산화물 반도체층을 이용하는 경우라도, 스퍼터링법이나 플라즈마 CVD법 등 다른 방법을 적용할 수 있다. 또한, 절연층의 형성 후의 열처리에 의해, 막질이나 산화물 반도체층과의 계면 특성이 개질되는 절연층을 적용하여도 좋다. 어떠한 경우든, 게이트 절연층(138)으로서의 막질이 양호함과 동시에, 산화물 반도체층과의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 절연층을 형성하면 된다.
또한, 85℃, 2×106V/cm, 12시간의 게이트 바이어스?열스트레스 시험(BT 시험)에서는, 불순물이 산화물 반도체에 첨가되어 있으면, 불순물과 산화물 반도체의 주성분과의 결합이, 강전계(B:바이어스)와 고온(T:온도)에 의해 절단되고, 생성된 미결합(dangling bond)이 역치 전압(Vth)의 시프트를 유발하게 된다.
이에 대해, 산화물 반도체의 불순물, 특히 수소나 물 등을 최대한 배제하고, 상기와 같이 게이트 절연층과 산화물 반도체 사이의 계면 특성을 양호하게 함으로써, BT 시험에 대해서도 안정적인 트랜지스터를 얻을 수 있다.
이어서, 게이트 절연층(138) 위에, 산화물 반도체층을 형성하고, 마스크를 이용한 에칭 등의 방법에 의해 이 산화물 반도체층을 가공하여, 섬 모양의 산화물 반도체층(140)을 형성한다(도 4(E) 참조).
산화물 반도체층으로는, In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계 산화물 반도체층, 특히 비정질 산화물 반도체층을 이용하는 것이 적합하다. 본 실시형태에서는, 산화물 반도체층으로 In-Ga-Zn-O계 산화물 반도체 성막용 타겟을 이용하여, 비정질의 산화물 반도체층을 스퍼터링법에 의해 형성하는 것으로 한다. 한편, 비정질의 산화물 반도체층 중에 실리콘을 첨가함으로써, 그 결정화를 억제할 수 있으므로, 예를 들어, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 산화물 반도체층을 형성하여도 좋다.
산화물 반도체층을 스퍼터링법으로 제작하기 위한 타겟으로는, 예를 들어, 산화 아연을 주성분으로 하는 산화물 반도체 성막용 금속 산화물 타겟을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 성막용 타겟(조성비로, In2O3:Ga2O3:ZnO=1:1:1[mol수비]) 등을 이용할 수도 있다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 성막용 타겟으로, In:Ga:Zn=1:1:1[mol수비], 또는 In:Ga:Zn=1:1:2[mol수비]의 조성비를 갖는 타겟 등을 이용하여도 좋다. 산화물 반도체 성막용 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 (예를 들어 99.9%)이다. 충전율이 높은 산화물 반도체 성막용 타겟을 이용함으로써, 치밀한 산화물 반도체층이 형성된다.
산화물 반도체층의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는, 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어, 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도가 수 ppm 정도(바람직하게는 수 ppb 정도)까지 저감된 고순도 가스를 이용하는 것이 적합하다.
산화물 반도체층의 형성 시에는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판을 가열하면서 산화물 반도체층을 형성함으로써, 산화물 반도체층에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소 및 물이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 하여 산화물 반도체층을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 승화(sublimation) 펌프를 이용할 수 있다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물) 등이 제거되므로, 이 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
예를 들어, 기판과 타겟 사이의 거리가 100mm, 압력이 0.6Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 유량 비율 100%) 분위기라는 조건 하에서, 산화문 반도에층이 형성될 수 있다. 한편, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 가루형 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일해지므로 바람직하다. 산화물 반도체층의 두께는, 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하로 한다. 한편, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 다르므로, 그 두께는 이용하는 재료에 따라 적절히 선택하면 된다.
한편, 산화물 반도체층을 스퍼터링법에 의해 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 게이트 절연층(138)의 표면에 부착되어 있는 먼지를 제거하는 것이 적합하다. 여기서, 역스퍼터링이란, 통상의 스퍼터링에서는, 스퍼터링 타겟에 이온을 충돌시키지만, 반대로, 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로는, 아르곤 분위기 하에서 처리 표면 측에 고주파 전압을 인가하여, 기판 부근에 플라즈마를 생성하는 방법 등이 있다. 한편, 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용하여도 좋다.
상기 산화물 반도체층의 에칭 방법으로는, 건식 에칭, 습식 에칭 어느 것을 이용하여도 좋다. 물론, 이 둘을 조합하여 이용할 수도 있다. 산화물 반도체층을 원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
건식 에칭에 이용하는 에칭 가스로는, 예를 들어, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화 탄소(CCl4) 등) 등이 있다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화 탄소(CF4), 불화 유황(SF6), 불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용하여도 좋다.
건식 에칭법으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma:유도결합형 플라즈마) 에칭법을 이용할 수 있다. 산화물 반도체층을 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)은 적절히 설정한다.
습식 에칭에 이용하는 에칭액으로는, 인산과 초산과 질산을 섞은 용액, 암모니아 과산화물 혼합물 등을 이용할 수 있다. 또한, 에칭액으로서 ITO07N(칸토 카가꾸 제품) 등을 이용하여도 좋다.
이어서, 산화물 반도체층에 제 1 열처리를 하는 것이 바람직하다. 이 제 1 열처리에 의해 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다. 제 1 열처리의 온도는, 300℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점(strain point) 미만으로 한다. 예를 들어, 저항 발열체 등을 이용한 전기로에 기판을 도입하고, 산화물 반도체층(140)에 대해 질소 분위기 하에서 450℃에서 1시간 열처리한다. 이 동안, 산화물 반도체층(140)은 대기에 접하지 않도록 하여, 물이나 수소의 재혼입이 일어나지 않게 한다.
한편, 열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치이어도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Annealing) 장치, LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 하는 장치이다. 기체로는, 아르곤 등의 희가스, 또는 질소와 같이 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제 1 열처리로, 650℃ ~ 700℃의 고온으로 가열한 불활성 가스 중에 기판을 투입하고, 수분간 가열한 후, 이 불활성 가스에서 기판을 꺼내는 GRTA 처리를 하여도 좋다. GRTA 처리를 이용하면 단시간에 고온 열처리가 가능하게 된다. 또한, 단시간의 열처리이므로, 기판의 변형점을 넘는 온도 조건에서도 적용 가능해진다.
한편, 제 1 열처리는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기에서, 물, 수소 등이 포함되지 않은 분위기에서 행하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상 (즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)로 한다.
제 1 열처리의 조건, 또는 산화물 반도체층의 재료에 따라서, 산화물 반도체층이 결정화되고, 미세 결정 또는 다결정이 되는 경우도 있다. 예를 들어, 산화물 반도체층은 결정화율이 90% 이상, 또는 80% 이상인 미세 결정의 산화물 반도체층이 되는 경우도 있다. 또한, 제 1 열처리의 조건, 또는 산화물 반도체층의 재료에 따라서, 산화물 반도체층이 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 되는 경우도 있다.
또한, 비정질의 산화물 반도체(예를 들어, 산화물 반도체층의 표면)에 미세 결정(입경 1nm 이상 20nm 이하(대표적으로는 2nm 이상 4nm 이하))이 혼재하는 산화물 반도체층이 되는 경우도 있다.
또한, 비정질 반도체 중에 미세 결정을 배열시킴으로써, 산화물 반도체층의 전기적 특성을 변화시키는 것도 가능하다. 예를 들어, In-Ga-Zn-O계 산화물 반도체 성막용 타겟을 이용하여 산화물 반도체층을 형성하는 경우에는, 전기적 이방성을 갖는 In2Ga2ZnO7 결정 입자가 배향한 미세 결정부를 형성함으로써, 산화물 반도체층의 전기적 특성을 변화시킬 수 있다.
보다 구체적으로는, 예를 들어, In2Ga2ZnO7의 c축이 산화물 반도체층의 표면에 수직인 방향을 갖도록 결정 입자를 배항시킴으로써, 산화물 반도체층의 표면에 평행한 방향의 도전성을 향상시키고, 산화물 반도체층의 표면에 수직인 방향의 절연성을 향상시킬 수 있다. 또한, 이와 같은 미세 결정부는, 산화물 반도체층 중으로의 물이나 수소 등의 불순물의 침입을 억제하는 기능을 갖는다.
한편, 상술한 미세 결정부를 갖는 산화물 반도체층은, GRTA 처리에 의한 산화물 반도체층의 표면 가열에 의해 형성할 수 있다. 또한, Zn의 함유량이 In 또는 Ga의 함유량보다 작은 스퍼터링 타겟을 이용함으로써, 보다 적합하게 형성하는 것이 가능하다.
산화물 반도체층(140)에 대한 제 1 열처리는, 섬 모양의 산화물 반도체층(140)으로 가공하기 전의 산화물 반도체층에 행할 수도 있다. 이 경우에는, 제 1 열처리 후에, 가열 장치에서 기판을 꺼내고, 포토리소그래피 공정을 행하게 된다.
한편, 상기 제 1 열처리는, 산화물 반도체층(140)에 대한 탈수화, 탈수소화 효과가 있으므로, 탈수화 처리, 탈수소화 처리 등이라고도 할 수 있다. 이와 같은 탈수화 처리, 탈수소화 처리는, 산화물 반도체층의 형성 후, 산화물 반도체층(140) 위에 소스 전극과 드레인 전극을 적층시킨 후, 소스 전극과 드레인 전극 위에 보호 절연층을 형성한 후, 등의 타이밍에서 행할 수 있다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는, 1회에 한정되지 않고 복수 회 행하여도 좋다.
이어서, 산화물 반도체층(140)에 접하도록, 소스/드레인 전극(142a), 소스/드레인 전극(142b)을 형성한다(도 4(F) 참조). 소스/드레인 전극(142a), 소스/드레인 전극(142b)은, 산화물 반도체층(140)을 덮도록 도전층을 형성한 후, 이 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
도전층은, 스퍼터링법과 같은 PVD법이나, 플라즈마 CVD법과 같은 CVD법을 이용하여 형성할 수 있다. 또한, 도전층의 재료로는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 토륨에서 선택된 어느 하나 또는 복수의 재료를 이용하여도 좋다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소를 단수, 또는 복수 조합한 재료를 이용하여도 좋다. 도전층은, 단층 구조이어도 좋으며, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막이 적층된 2층 구조, 티탄막과 알루미늄막과 티탄막이 적층된 3층 구조 등을 들 수 있다.
여기서, 에칭에 이용하는 마스크 형성 시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용하는 것이 적합하다.
트랜지스터의 채널 길이(L)는, 소스/드레인 전극(142a)의 하단부와, 소스/드레인 전극(142b)의 하단부의 간격에 의해 결정된다. 한편, 채널 길이(L)가 25nm 미만에서 노광하는 경우에는, 수 nm ~ 수백 nm로 매우 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하여 마스크 형성 노광을 한다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm 이하로 하는 것도 가능하고, 회로의 동작 속도를 고속화할 수 있다. 또한, 오프 전류값이 매우 작으므로, 소비 전력이 커질 필요가 없다.
한편, 도전층의 에칭 시에는, 산화물 반도체층(140)이 제거되지 않도록, 도전층과 산화물 반도체층(140)의 재료 및 에칭 조건을 적절히 조절한다. 한편, 재료 및 에칭 조건에 따라서는, 에칭 공정에서 산화물 반도체층(140)의 일부가 에칭되고, 홈부(요부)를 갖는 산화물 반도체층이 되는 경우도 있다.
또한, 산화물 반도체층(140)과 소스/드레인 전극(142a)의 사이나, 산화물 반도체층(140)과 소스/드레인 전극(142b)의 사이에는, 산화물 도전층을 형성하여도 좋다. 산화물 도전층과, 소스/드레인 전극(142a)이나 소스/드레인 전극(142b)을 형성하기 위한 금속층은, 연속하여 형성하는 것(연속 성막)이 가능하다. 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능 할 수 있다. 이와 같은 산화물 도전층을 형성함으로써, 소스 영역 또는 드레인 영역의 저저항화를 도모할 수 있으므로, 트랜지스터의 고속 동작이 실현된다.
또한, 상기 마스크의 사용 수나 공정 수를 삭감하기 위해, 투과된 광이 복수 강도의 노광 마스크인 다계조 마스크에 의해 레지스트 마스크를 형성하고, 이를 이용하여 에칭 공정을 하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는, 복수의 두께를 갖는 형상(계단형)이 되고, 에싱(ashing)에 의해 추가로 형상을 변형시킬 수 있으므로, 다른 패턴으로 가공하는 복수의 에칭 공정으로 이용할 수 있다. 즉, 한 장의 다계조 마스크를 사용함으로써, 적어도 2 종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크 수를 삭감할 수 있고, 대응하는 포토 리소 그래피 공정도 삭감할 수 있으므로, 공정의 간략화를 도모할 수 있다.
한편, 상술한 공정 후에는, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 하는 것이 바람직하다. 이 플라즈마 처리에 의해, 노출되어 있는 산화물 반도체층의 표면에 부착된 물 등이 제거된다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 하여도 좋다.
이어서, 대기에 접촉되지 않도록 하여, 산화물 반도체층(140) 일부에 접하는 보호 절연층(144)을 형성한다(도 4(G) 참조).
보호 절연층(144)은, 스퍼터링법과 같이, 보호 절연층(144)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 또한, 그 두께는, 1nm 이상으로 한다. 보호 절연층(144)으로 이용할 수 있는 재료로는, 산화 규소, 질화 규소, 산화질화 규소, 질화산화 규소 등이 있다. 또한, 그 구조는, 단층 구조이어도 좋으며, 적층 구조이어도 좋다. 보호 절연층(144)을 형성할 때의 기판 온도는, 실온 이상 300℃ 이하로 하는 것이 바람직하고, 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 적합하다.
보호 절연층(144)에 수소가 포함되면, 이 수소의 산화물 반도체층으로의 침입이나, 수소에 의한 산화물 반도체층 중의 산소의 인출 등이 발생하고, 산화물 반도체층의 백채널(backchannel) 측이 저저항화되어, 기생 채널이 형성될 우려가 있다. 따라서, 보호 절연층(144)은 가능한 수소를 포함하지 않도록, 형성 방법에서는 수소를 이용하지 않는 것이 중요하다.
또한, 산화물 반도체층(140) 및 보호 절연층(144)에 수소, 수산기 또는 물이 포함되지 않도록, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(144)을 형성하는 것이 바람직하다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 승화 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 펌프에 콜드 트랩을 구비한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은, 예를 들어, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 제거되어 있으므로, 이 성막실에서 형성한 보호 절연층(144)에 포함되는 불순물의 농도를 저감할 수 있다.
보호 절연층(144)을 형성할 때에 이용하는 스퍼터링 가스로는, 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도가 수 ppm 정도(바람직하게는 수 ppb 정도)까지 저감된 고순도 가스를 이용하는 것이 바람직하다.
이어서, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 열처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 하는 것이 바람직하다. 예를 들어, 질소 분위기 하에서 250℃, 1시간의 제 2 열처리를 한다. 제 2 열처리를 하면, 트랜지스터의 전기적 특성의 편차를 저감할 수 있다.
또한, 대기중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하의 열처리를 해도 좋다. 이 열처리는 일정한 가열 온도를 유지하여 가열하여도 좋으며, 실온에서, 100℃ 이상 200℃ 이하의 가열 온도로의 승온, 가열 온도에서 실온까지의 강온을 여러 번 반복하여도 좋다. 또한, 이 열처리를, 보호 절연층 형성 전에, 감압 하에서 하여도 좋다. 감압 하에서 열처리를 하면, 가열 시간을 단축할 수 있다. 한편, 이 열처리는, 상기 제 2 열처리 대신에 행하여도 좋으며, 제 2 열처리 전후 등에 행하여도 좋다.
이어서, 보호 절연층(144) 위에, 층간 절연층(146)을 형성한다(도 5(A) 참조). 층간 절연층(146)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 이 층간 절연층(146)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 층간 절연층(146)의 형성 후에는, 그 표면을 CMP나 에칭 등의 방법에 의해 평탄화해 두는 것이 바람직하다.
이어서, 층간 절연층(146), 보호 절연층(144), 및 게이트 절연층(138)에 대해, 전극(136a), 전극(136b), 전극(136c), 소스/드레인 전극(142a), 소스/드레인 전극(142b)에까지 달하는 개구를 형성하고, 이 개구에 매입되도록 도전층(148)을 형성한다(도 5(B) 참조). 상기 개구는 마스크를 이용한 에칭 등의 방법으로 형성할 수 있다. 이 마스크는, 포토 마스크를 이용한 노광 등의 방법에 의해 형성하는 것이 가능하다. 에칭으로는 습식 에칭, 건식 에칭 어느 것을 이용하여도 좋으나, 미세 가공의 관점에서는, 건식 에칭을 이용하는 것이 바람직하다. 도전층(148)의 형성은, PVD법이나 CVD법 등의 성막법을 이용하여 행할 수 있다. 도전층(148)의 형성에 이용할 수 있는 재료로는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 도전성 재료나, 이들의 합금, 화합물(예를 들어 질화물) 등을 들 수 있다.
구체적으로는, 예를 들어, 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게 형성하고, CVD법에 의해 질화 티탄막을 얇게 형성한 후에, 개구에 매입되도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은, 하부 전극(여기에서는, 전극(136a), 전극(136b), 전극(136c), 소스/드레인 전극(142a), 소스/드레인 전극(142b))과의 접촉 저항을 저감시키기 위해 층간 절연층(146)과의 계면의 산화막을 저감시키는 기능을 갖는다. 또한, 티탄 막의 형성 후에 형성되는 질화 티탄은, 도전성 재료의 확산을 억제하는 배리어 기능을 갖는다. 또한, 티탄이나, 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성하여도 좋다.
도전층(148)을 형성한 후에는, 에칭이나 CMP 등의 방법을 이용하여 도전층(148)의 일부를 제거하고, 층간 절연층(146)을 노출시켜, 전극(150a), 전극(150b), 전극(150c), 전극(150d), 전극(150e)을 형성한다(도 5(C) 참조). 한편, 상기 도전층(148)의 일부를 제거하여 전극(150a), 전극(150b), 전극(150c), 전극(150d), 전극(150e)을 형성할 때에는, 표면이 평탄해지도록 가공하는 것이 바람직하다. 이와 같이, 층간 절연층(146), 전극(150a), 전극(150b), 전극(150c), 전극(150d), 전극(150e)의 표면을 평탄화함으로써, 후의 공정에서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있게 된다.
또한, 절연층(152)을 형성하고, 절연층(152)에, 전극(150a), 전극(150b), 전극(150c), 전극(150d), 전극(150e)에까지 달하는 개구가 형성된다. 이 개구에 매입되도록 도전층을 형성한 후, 에칭이나 CMP 등의 방법을 이용하여 도전층의 일부를 제거하고, 절연층(152)을 노출시켜, 전극(154a), 전극(154b), 전극(154c), 전극(154d)을 형성한다(도 5(D) 참조). 이 공정은, 전극(150a) 등을 형성하는 경우와 동일하므로 상세한 내용은 생략한다.
상술한 방법으로 트랜지스터(162)를 제작한 경우, 산화물 반도체층(140)의 수소 농도는 5×1019atoms/cm3 이하가 되고, 또한, 트랜지스터(162)의 오프 전류는 1×10-13A 이하가 된다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화된 산화물 반도체층(140)을 적용함으로써, 뛰어난 특성의 트랜지스터(162)를 얻을 수 있다. 또한, 하부에 산화물 반도체 이외의 재료를 이용한 트랜지스터(160)를 갖고, 상부에 산화물 반도체를 이용한 트랜지스터(162)를 갖는 우수한 특성의 반도체 장치를 제작할 수 있다.
한편, 산화물 반도체와 비교 대상이 될 수 있는 반도체 재료로는, 탄화 규소(예를 들어, 4H-SiC)가 있다. 산화물 반도체와 4H-SiC는 몇 가지 공통점을 가지고 있다. 캐리어 밀도는 그 일 예이다. 상온에서의 산화물 반도체의 진성 캐리어 밀도는 10-7/cm3 정도로 추정할 수 있으나, 이는, 4H-SiC에서의 6.7×10-11/cm3와 마찬가지로 다른 반도체들에 비해 매우 낮은 값이다. 실리콘의 진성 캐리어 밀도(1.4×1010/cm3 정도)와 비교하면, 그 정도가 매우 낮은 것을 잘 이해할 수 있다.
또한, 산화물 반도체의 에너지 밴드갭은 3.0 ~ 3.5eV이고, 4H-SiC의 에너지 밴드갭은 3.26eV이므로, 와이드갭 반도체라는 점에서도, 산화물 반도체와 탄화 규소는 공통된다.
한편, 산화물 반도체와 탄화 규소 사이에는 매우 큰 차이점이 있다. 이는, 프로세스 온도이다. 탄화 규소는 일반적으로 1500℃ ~ 2000℃의 열처리를 필요로 하므로, 산화 규소가 아닌 다른 반도체 재료를 이용한 반도체 소자와의 적층 구조는 곤란하다. 이와 같은 높은 온도에서는, 반도체 기판이나 반도체 소자 등이 파괴되기 때문이다. 또 한편으로, 산화물 반도체는, 300℃ ~ 500℃(일부 유리의 유리 전이 온도 이하, 최고인 경우도 700℃ 정도)의 열처리로 제작할 수 있고, 산화물 반도체가 아닌 반도체 재료를 이용하여 집적 회로를 형성한 후에, 산화물 반도체를 포함하는 반도체 소자를 형성하는 것이 가능하게 된다.
또한, 탄화 규소인 경우와 달리, 산화물 반도체는 유리 기판 등, 내열성이 낮은 기판을 이용하는 것이 가능하다는 이점을 갖는다. 나아가, 고온에서의 열처리가 불필요하다는 점에서, 탄화 규소와 비교하여 에너지 비용을 낮출 수 있다는 이점을 갖는다.
한편, 산화물 반도체에서, 물성 연구는 많이 이루어졌으나, 이들 연구는, 에너지갭 중의 국소 에너지 준위 자체의 밀도를 충분히 낮추는 개념을 포함하지 않는다. 개시한 발명의 일 양태에서는, 국소 에너지 준위의 원인이 될 수 있는 물이나 수소를 산화물 반도체 중에서 제거함으로써, 고순도화된 산화물 반도체를 제작한다. 이는, 에너지갭 중의 국소 준위 자체를 충분히 줄인다는 개념에 입각한 것이다. 그리고, 이러한 고순도화된 산화물 반도체에 의해 매우 우수한 공업 제품의 제조가 가능하게 되는 것이다.
또한, 산소 결핍에 의해 발생하는 금속 원자의 미결합에 대해 산소를 공급하고, 산소 결함(vacancy)에 의한 국소 준위 밀도를 감소시킴으로써, 보다 더 고순도화된 (i형의)산화물 반도체를 형성하는 것도 가능하다. 예를 들어, 채널 형성 영역에 밀접하여 산소 과잉의 산화막을 형성하고, 이 산화막으로부터 채널 형성 영역에서 산소를 공급하여, 산소 결함에 의한 국소 준위 밀도를 감소시킬 수 있다.
산화물 반도체 중의 도너는, 과잉의 수소에 의한 전도대 하 0.1eV ~ 0.2eV의 얕은 준위나, 산소 부족에 의한 깊은 준위, 등에 기인하는 것으로 되어 있다. 이들 결함을 없애기 위해, 수소를 철저히 제거하고, 산소를 충분히 공급한다는 기술적 사상은 올바른 것일 것이다.
또한, 산화물 반도체는 일반적으로 n형으로 되어 있으나, 개시한 발명의 일 양태에서는, 불순물, 특히 물이나 수소를 제거함으로써 i형화 반도체를 실현한다. 이 점에서, 여기에 개시된 본 발명의 일 양태는 그것이 실리콘 등과 같이 불순물을 첨가한 i형화는 아니므로, 종래에 없는 기술 사상을 포함한다고 할 수 있다.
<산화물 반도체를 이용한 트랜지스터의 전도 기구>
여기서, 산화물 반도체를 이용한 트랜지스터의 전도 기구에 대해, 도 22 내지 도 25를 이용하여 설명한다. 한편, 이하의 설명은 하나의 고찰에 지나지 않으며, 이를 기초로 발명의 유효성이 부정되는 것은 아니다.
도 22는, 산화물 반도체를 이용한 듀얼-게이트(dual-gate) 트랜지스터(박막 트랜지스터)의 종단면도이다. 게이트 전극(GE) 위에 게이트 절연층(GI)을 통하여 산화물 반도체층(OS)이 형성되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 형성되어 있다.
도 23(A), 도 23(B)에는, 도 22의 A-A' 상에서의 에너지밴드 구조의 모식도를 나타낸다. 도 23(B)는, 드레인에 플러스 전압(VD>0)을 인가한 후에, 파선은 게이트에 전압을 인가하지 않은 경우(VG=0), 실선은 게이트에 플러스 전압(VG>0)을 인가한 경우를 나타낸다. 게이트에 전압을 인가하지 않은 경우는 높은 잠재적 장벽으로 인해 전극에서 산화물 반도체 측으로 캐리어(전자)가 주입되지 않고, 전류를 흘려 보내지 않는 오프 상태를 나타낸다. 한편, 게이트에 플러스 전압을 인가하면 잠재적 장벽이 저하되고, 전류를 흘려 보내는 온 상태를 나타낸다.
도 24(A), 도 24(B)에는, 도 22의 B-B' 단면에서의 에너지 밴드도(모식도)를 나타낸다. 도 24(A)는, 게이트(GE)에 플러스 전위 +VG(VG>0)가 공급된 상태이고, 소스와 드레인 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 또한, 도 24(B)는, 게이트(GE)에 마이너스 전위 -VG(VG>0)가 공급된 상태이고, 오프 상태(소수 캐리어는 흐르지 않는 상태)를 나타낸다.
도 25는, 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
금속은 축퇴되어 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 n형이고, 그 페르미 준위(Ef)는, 밴드갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 떨어져, 전도대 쪽에 위치하고 있다. 한편, 산화물 반도체에서 수소의 일부는 도너가 되고, 산화물 반도체가 n형화되는 요인의 하나인 것으로 알려져 있다.
이에 대해 개시한 발명의 일 양태에 관한 산화물 반도체는, n형화의 요인인 수소를 산화물 반도체에서 제거하고, 산화물 반도체의 주성분 이외의 원소(불순물 원소)가 최대한 포함되지 않도록 고순도화함으로써 진성(i형)으로 하고, 또는 진성에 가깝게 한 것이다. 즉, 불순물 원소를 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 최대한 제거함으로써, 고순도화된 i형(진성 반도체) 또는 이에 가깝게 하는 것을 특징으로 한다. 이에 따라, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 정도로 할 수 있다.
산화물 반도체의 밴드갭(Eg)은 3.15eV이고, 전자 친화력(χ)은 4.3eV이라고 알려져 있다. 소스 전극이나 드레인 전극을 구성하는 티탄(Ti)의 일함수는, 산화물 반도체의 전자 친화력(χ)과 거의 동일하다. 이 경우, 금속-산화물 반도체 계면에서, 전자에 대해 쇼트키형의 장벽은 형성되지 않는다.
즉, 금속의 일함수(φM)와 산화물 반도체의 전자 친화력(χ)이 동일한 경우, 양자가 접촉하면 도 23(A)에서 나타낸 바와 같은 에너지 밴드도(모식도)를 나타낸다.
도 23(B)에서 검은원(●)은 전자를 나타낸다. 드레인에 플러스 전위가 공급되면, 전자는 배리어(h)를 넘어 산화물 반도체로 주입되고, 드레인을 향해 흐른다. 배리어(h)의 높이는, 게이트 전압과 드레인 전압에 의존하여 변화하나, 플러스 드레인 전압이 인가되는 경우에는, 전압 인가가 없는 도 23(A)의 배리어 높이, 즉 밴드갭(Eg)의 1/2 보다 낮아진다.
이때 전자는, 도 24(A)에 나타낸 바와 같이, 게이트 절연층과 고순도화된 산화물 반도체와의 계면 부근(산화물 반도체의 에너지적으로 안정적인 최저부)을 이동한다.
또한, 도 24(B)에 나타낸 바와 같이, 게이트 전극(GE)에 마이너스 전위가 공급되면, 소수 캐리어인 홀은 실질적으로 영(zero)이므로, 전류는 무한대로 0에 가까운 값이 된다.
이와 같이 산화물 반도체의 주성분 이외의 원소(불순물 원소)가 최대한 포함되지 않도록 산화물 반도체를 고순도화시킴으로써, 진성(i형 반도체), 또는 실질적으로 진성이 되므로, 산화물 반도체와 게이트 절연층과의 계면 특성이 분명해진다. 이로 인해, 게이트 절연층으로는, 산화물 반도체와 양호한 계면을 형성할 수 있는 것이 요구된다. 구체적으로는, 예를 들어, VHF대 ~ μ파대의 전원 주파수에서 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 절연층이나, 스퍼터링법으로 제작되는 절연층 등을 이용하는 것이 바람직하다.
산화물 반도체를 고순도화하면서, 산화물 반도체와 게이트 절연층의 계면을 양호한 것으로 함으로써, 예를 들어, 트랜지스터의 채널 폭(W)이 1×104㎛, 채널 길이가 3㎛인 경우에는, 상온에서 1×10-13A 이하의 오프 전류, 0.1V/dec.의 서브스레숄드 스윙값(S값, subthreshold swing)(게이트 절연층의 두께:100nm)이 실현될 수 있다.
이와 같이, 산화물 반도체의 주성분 이외의 원소(불순물 원소)가 최대한 포함되지 않도록 산화물 반도체를 고순도화시킴으로써, 박막 트랜지스터의 동작을 양호한 것으로 할 수 있다.
<변형예>
도 6 내지 도 9에는, 반도체 장치 구성의 변형예를 나타낸다. 한편, 이하에서는, 변형예로서, 트랜지스터(162)의 구성이 상기와는 다른 반도체 장치에 대해 설명한다. 즉, 트랜지스터(160)의 구성은 상기와 동일하다.
도 6에는, 산화물 반도체층(140)의 아래에 게이트 전극(136d)을 갖고, 소스/드레인 전극(142a)이나, 소스/드레인 전극(142b)이, 산화물 반도체층(140)의 아래 측 표면에서 산화물 반도체층(140)과 접하는 구성의 트랜지스터(162)를 갖는 반도체 장치의 예를 나타낸다. 한편, 평면의 구조는, 단면에 대응하여 적절히 변경하면 되므로, 여기에서는 단면에 대해서만 나타내는 것으로 한다.
도 6에 나타낸 구성과 도 2(A)에 나타낸 구성의 큰 차이점으로, 소스/드레인 전극(142a)이나, 소스/드레인 전극(142b), 산화물 반도체층(140)과의 접속의 위치가 있다. 즉, 도 2(A)에 나타낸 구성에서는, 산화물 반도체층(140)의 상측 표면에서, 소스/드레인 전극(142a)이나, 소스/드레인 전극(142b)과 접하는데 반해, 도 6에 나타낸 구성에서는, 산화물 반도체층(140)의 하측 표면에서, 소스/드레인 전극(142a)이나, 소스/드레인 전극(142b)과 접한다. 그리고, 이 접촉 위치의 차이에 기인하여, 다른 전극, 절연층 등의 배치가 달라 지게 된다. 각 구성 요소의 상세한 내용은 도 2와 동일하다.
구체적으로는, 도 6에 나타낸 반도체 장치는, 층간 절연층(128) 위에 형성된 게이트 전극(136d)과, 게이트 전극(136d) 위에 형성된 게이트 절연층(138)과, 게이트 절연층(138) 위에 형성된 소스/드레인 전극(142a), 소스/드레인 전극(142b)과, 소스/드레인 전극(142a), 소스/드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 갖는다.
여기서, 게이트 전극(136d)은, 층간 절연층(128) 위에 형성된 절연층(132)에 매입되도록 형성되어 있다. 또한, 게이트 전극(136d)과 마찬가지로, 소스/드레인 전극(130a)에 접하여 전극(136a)이, 소스/드레인 전극(130b)에 접하여 전극(136b)이, 전극(130c)에 접하여 전극(136c)이, 각각 형성되어 있다.
또한, 트랜지스터(162) 위에는, 산화물 반도체층(140)의 일부와 접하도록 보호 절연층(144)이 형성되어 있고, 보호 절연층(144) 위에는 층간 절연층(146)이 형성되어 있다. 여기서, 보호 절연층(144) 및 층간 절연층(146)에는, 소스/드레인 전극(142a), 소스/드레인 전극(142b)에까지 달하는 개구가 형성되어 있고, 이 개구를 통하여, 전극(150d), 전극(150e)이, 소스/드레인 전극(142a), 소스/드레인 전극(142b)에 접하여 형성되어 있다. 또한, 전극(150d), 전극(150e)과 마찬가지로, 게이트 절연층(138), 보호 절연층(144), 층간 절연층(146)에 형성된 개구를 통하여, 전극(136a), 전극(136b), 전극(136c)에 접하는 전극(150a), 전극(150b), 전극(150c)이 형성되어 있다.
또한, 층간 절연층(146) 위에는 절연층(152)이 형성되어 있고, 이 절연층(152)에 매입되도록 전극(154a), 전극(154b), 전극(154c), 전극(154d)이 형성되어 있다. 여기서, 전극(154a)은 전극(150a)과 접하고, 전극(154b)은 전극(150b)과 접하고, 전극(154c)은 전극(150c) 및 전극(150d)과 접하고 있으며, 전극(154d)은 전극(150e)과 접하고 있다.
도 7은, 산화물 반도체층(140) 위에 게이트 전극(136d)을 갖는 구성 예이다. 여기서, 도 7(A)는, 소스/드레인 전극(142a)이나, 소스/드레인 전극(142b)이, 산화물 반도체층(140)의 하측 표면에서 산화물 반도체층(140)과 접하는 구성 예이고, 도 7(B)는, 소스/드레인 전극(142a)이나 소스/드레인 전극(142b)이, 산화물 반도체층(140)의 상측 표면에서 산화물 반도체층(140)과 접하는 구성의 예이다.
도 2나 도 6에 나타낸 구성과 도 7에 나타낸 구성의 큰 차이점은, 산화물 반도체층(140) 위에 게이트 전극(136d)을 갖는 점이다. 또한, 도 7(A)에 나타낸 구성과 도 7(B)에 나타낸 구성의 큰 차이점은, 소스/드레인 전극(142a)이나 소스/드레인 전극(142b)이, 산화물 반도체층(140)의 하측 표면 또는 상측 표면의 어느 한쪽에서 접촉하는가, 라는 점이다. 그리고, 이들 차이에 기인하여, 다른 전극, 절연층 등의 배치가 다른 것이 된다. 각 구성 요소의 상세한 내용은 도 2 등과 동일하다.
구체적으로는, 도 7(A)에 나타낸 반도체 장치는, 층간 절연층(128) 위에 형성된 소스/드레인 전극(142a), 소스/드레인 전극(142b), 소스/드레인 전극(142a), 소스/드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140), 산화물 반도체층(140) 위에 형성된 게이트 절연층(138), 게이트 절연층(138) 위의 산화물 반도체층(140)과 중첩하는 영역의 게이트 전극(136d)을 갖는다.
또한, 도 7(B)에 나타낸 반도체 장치는, 층간 절연층(128) 위에 형성된 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면에 접하도록 형성된 소스/드레인 전극(142a), 소스/드레인 전극(142b), 산화물 반도체층(140), 소스/드레인 전극(142a), 및, 소스/드레인 전극(142b) 위에 형성된 게이트 절연층(138), 게이트 절연층(138) 위의 산화물 반도체층(140)과 중첩하는 영역의 게이트 전극(136d)을 갖는다.
한편, 도 7에 나타낸 구성에서는, 도 2에 나타낸 구성 등과 비교하여, 구성요소를 생략할 수 있는 경우가 있다(예를 들어, 전극(150a)이나 전극(154a) 등). 이 경우, 제작 공정의 간략화라는 부수적인 효과도 얻을 수 있다. 물론, 도 2 등에 나타낸 구성에서도, 필수가 아닌 구성 요소를 생략할 수 있다는 것은 당연하다.
도 8은, 소자의 사이즈가 비교적 큰 경우로, 산화물 반도체층(140) 아래에 게이트 전극(136d)을 갖는 구성의 예이다. 이 경우, 표면의 평탄성이나 커버리지에 대한 요구는 비교적 약하므로, 배선이나 전극 등을 절연층 중에 매입하도록 형성할 필요는 없다. 예를 들어, 도전층 형성 후에 패터닝함으로써, 게이트 전극(136d) 등을 형성하는 것이 가능하다. 한편, 여기에서는 도시하지 않았으나, 트랜지스터(160)에 대해서도 동일하게 제작할 수 있다.
도 8(A)에 나타낸 구성과 도 8(B)에 나타낸 구성의 큰 차이점은, 소스/드레인 전극(142a)이나, 소스/드레인 전극(142b)이, 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 한쪽에서 접촉하는가라는 점이다. 그리고, 이들 차이에 기인하여, 다른 전극, 절연층 등의 배치가 다른 것이 된다. 각 구성 요소의 상세한 내용은 도 2 등과 동일하다.
구체적으로는, 도 8(A)에 나타낸 반도체 장치는, 층간 절연층(128) 위에 형성된 게이트 전극(136d), 게이트 전극(136d) 위에 형성된 게이트 절연층(138), 게이트 절연층(138) 위에 형성된, 소스/드레인 전극(142a), 소스/드레인 전극(142b), 소스/드레인 전극(142a), 소스/드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140)을 갖는다.
또한, 도 8(B)에 나타낸 반도체 장치는, 층간 절연층(128) 위에 형성된 게이트 전극(136d), 게이트 전극(136d) 위에 형성된 게이트 절연층(138), 게이트 절연층(138) 위의 게이트 전극(136d)과 중첩하는 영역에 형성된 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면에 접하도록 형성된 소스/드레인 전극(142a), 소스/드레인 전극(142b)을 갖는다.
한편, 도 8에 나타낸 구성에서도, 도 2에 나타낸 구성 등과 비교하여, 구성 요소를 생략할 수 있는 경우가 있다. 이 경우도, 제작 공정의 간략화라는 효과를 얻을 수 있다.
도 9는, 소자의 사이즈가 비교적 큰 경우로, 산화물 반도체층(140) 위에 게이트 전극(136d)을 갖는 구성의 예이다. 이 경우에도, 표면의 평탄성이나 커버리지에 대한 요구는 비교적 약하므로, 배선이나 전극 등을 절연층 중에 매입하도록 형성할 필요는 없다. 예를 들어, 도전층 형성 후에 패터닝을 함으로써, 게이트 전극(136d) 등을 형성할 수 있다. 한편, 여기에서는 도시하지 않았으나, 트랜지스터(160)에 대해서도 동일하게 제작하는 것이 가능하다.
도 9(A)에 나타낸 구성과 도 9(B)에 나타낸 구성의 큰 차이점은, 소스/드레인 전극(142a)이나 소스/드레인 전극(142b)이, 산화물 반도체층(140)의 아래측 표면 또는 상측 표면 중 어느 한 쪽에 접촉하는가라는 점이다. 그리고, 이러한 차이점에 기인하여, 기타 다른 전극, 절연층 등의 배치가 달라 지게 된다. 각 구성 요소의 상세한 내용은, 도 2 등과 마찬가지이다.
구체적으로는, 도 9(A)에 나타낸 반도체 장치는, 층간 절연층(128) 위에 형성된 소스/드레인 전극(142a), 소스/드레인 전극(142b), 소스/드레인 전극(142a), 소스/드레인 전극(142b)의 상측 표면에 접하는 산화물 반도체층(140), 소스/드레인 전극(142a), 소스/드레인 전극(142b), 산화물 반도체층(140) 위에 형성된 게이트 절연층(138), 게이트 절연층(138) 위의 산화물 반도체층(140)과 중첩하는 영역에 형성된 게이트 전극(136d)을 갖는다.
또한, 도 9(B)에 나타낸 반도체 장치는, 층간 절연층(128) 위에 형성된 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면에 접하도록 형성된 소스/드레인 전극(142a), 소스/드레인 전극(142b), 소스/드레인 전극(142a), 소스/드레인 전극(142b), 산화물 반도체층(140) 위에 형성된 게이트 절연층(138), 게이트 절연층(138) 위의 산화물 반도체층(140)과 중첩하는 영역에 형성된 게이트 전극(136d)을 갖는다.
한편, 도 9에 나타낸 구성에서도, 도 2에 나타낸 구성 등와 비교하여, 구성 요소를 생략할 수 있는 경우가 있다. 이 경우에도, 제작 공정의 간략화라는 효과를 얻을 수 있다.
이상에 나타낸 바와 같이, 개시한 발명의 일 양태에 의해, 새로운 구성의 반도체 장치가 실현된다. 본 실시형태에서는, 트랜지스터(160)와 트랜지스터(162)를 적층하여 형성한 예에 대해 설명하였으나, 반도체 장치의 구성은 이에 한정되는 것은 아니다. 또한, 본 실시형태에서는, 트랜지스터(160)의 채널 길이 방향이 트랜지스터(162)의 채널 길이 방향과 서로 수직이 되는 예를 설명하였으나, 트랜지스터(160)와 트랜지스터(162)의 위치 관계 등은 이에 한정되는 것은 아니다. 또한, 트랜지스터(160)와 트랜지스터(162)를 중첩하여 형성하여도 좋다.
또한, 본 실시형태에서는 이해 상의 편의를 위해, 최소 기억 단위(1비트)의 반도체 장치에 대해 설명하였으나, 반도체 장치의 구성은 이에 한정되는 것은 아니다. 복수의 반도체 장치를 적절히 접속하여, 보다 고도의 반도체 장치를 구성할 수도 있다. 예를 들어, 상기 반도체 장치를 복수 이용하여, NAND형이나 NOR형의 반도체 장치를 구성하는 것이 가능하다. 배선의 구성도 도 1에 한정되지 않고, 적절히 변경할 수 있다.
본 실시형태에 관한 반도체 장치는, 트랜지스터(162)의 저오프 전류 특성에 의해, 매우 장시간에 걸쳐 정보를 유지하는 것이 가능하다. 즉, DRAM 등에서 필요로 하는 리프레쉬 동작이 불필요하며, 소비 전력을 억제할 수 있다. 또한, 실질적인 불휘발성 기억 장치로서 이용할 수 있다.
또한, 트랜지스터(162)의 스위칭 동작에 의해 정보의 쓰기 등을 하므로, 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 또한, 트랜지스터의 온, 오프에 의해, 정보의 쓰기나 제거가 이루어지므로, 고속 동작도 용이하게 실현할 수 있다. 또한, 트랜지스터에 입력하는 전위를 제어함으로써 정보를 직접 다시 쓰기 하는 것이 가능하다. 이로 인해, 플래쉬 메모리 등에서 필요로 하는 제거 동작이 불필요하며, 제거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 산화물 반도체를 이용한 트랜지스터와 비교하여, 더욱더 고속 동작이 가능하므로, 이를 이용함으로써 기억 내용의 읽기를 고속으로 행할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에서 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 양태에 관한 반도체 장치의 회로 구성 및 동작 방법에 대해 설명한다.
반도체 장치가 갖는 기억 소자(이하, 메모리셀이라고도 기재한다)의 회로도의 일 예를 도 10에 나타낸다. 도 10에 나타낸 메모리셀(200)은, 제 3 배선(S1)(제 1 신호선), 제 4 배선(S2)(제 2 신호선), 제 5 배선(WL)(워드선), 트랜지스터(201), 트랜지스터(202), 트랜지스터(203)로 구성되어 있다. 트랜지스터(201) 및 트랜지스터(203)는, 산화물 반도체 이외의 재료를 이용하여 형성되어 있고, 트랜지스터(202)는 산화물 반도체를 이용하여 형성되어 있다. 여기서, 트랜지스터(201) 및 트랜지스터(203)는, 실시형태 1에 나타낸 트랜지스터(160)와 동일한 구성으로 하는 것이 바람직하다. 또한, 트랜지스터(202)는, 실시형태 1에 나타낸 트랜지스터(162)와 동일한 구성으로 하는 것이 바람직하다. 또한, 메모리셀(200)은, 제 1 배선(SL)(소스선) 및 제 2 배선(BL)(비트선)과 전기적으로 접속되어 있고, 트랜지스터(다른 메모리셀을 구성하는 것도 포함.)를 통하여, 제 1 배선(SL) 및 제 2 배선(BL)과 전기적으로 접속되는 것이 적합하다.
여기서, 트랜지스터(201)의 게이트 전극과, 트랜지스터(202)의 소스 전극 또는 드레인 전극 중 한쪽과는, 전기적으로 접속되어 있다. 또한, 제 1 배선(SL)과, 트랜지스터(201)의 소스 전극과, 트랜지스터(203)의 소스 전극과는, 전기적으로 접속되고, 제 2 배선(BL)과, 트랜지스터(201)의 드레인 전극과, 트랜지스터(203)의 드레인 전극과는, 전기적으로 접속되어 있다. 그리고, 제 3 배선(S1)과, 트랜지스터(202)의 소스 전극 또는 드레인 전극의 다른 한쪽과는, 전기적으로 접속되고, 제 4 배선(S2)과, 트랜지스터(202)의 게이트 전극과는, 전기적으로 접속되고, 제 5 배선(WL)과, 트랜지스터(203)의 게이트 전극과는 전기적으로 접속되어 있다. 한편, 제 1 배선(SL)과, 트랜지스터(201)의 소스 전극 및 트랜지스터(203)의 소스 전극과는, 트랜지스터(다른 메모리셀을 구성하는 것도 포함.)를 통하여 접속되어 있어도 좋다. 또한, 제 2 배선(BL)과, 트랜지스터(201)의 드레인 전극 및 트랜지스터(203)의 드레인 전극과는, 트랜지스터(다른 메모리셀을 구성하는 것도 포함.)를 통하여 접속되어 있어도 좋다.
도 11에, m×n 비트의 기억 용량을 갖는 본 발명의 일 양태에 관한 반도체 장치의 블럭 회로도를 나타낸다. 여기에서는 일 예로, 메모리셀(200)이 직렬로 접속된 NAND형의 반도체 장치를 나타낸다.
본 발명의 일 양태에 관한 반도체 장치는, m개의 제 5 배선(WL(1)~WL(m)) 및 m개의 제 4 배선(S2(1)~S2(m)), n개의 제 1 배선(SL(1)~SL(n)), n개의 제 2 배선(BL(1)~BL(n)) 및 n개의 제 3 배선(S1(1)~S1(n)), 2개의 제 6 배선(SEL(1), SEL(2)), 복수의 메모리셀(200(1,1)~200(m,n))이 세로 m개(행)×가로 n개(열)(m, n은 자연수)의 매트릭스형으로 배치된 메모리셀 어레이(210)와, 제 6 배선(SEL(1))을 따라, 제 2 배선(BL(1)~BL(n))과 메모리셀(200(1,1)~200(1,n)) 사이에 배치된 트랜지스터(215(1,1)~215(1,n))와, 제 6 배선(SEL(2))을 따라 제 1 배선(SL(1)~SL(n))과 메모리셀(200(m,1)~200(m,n)) 사이에 배치된 트랜지스터(215(2,1)~215(2,n))와, 제 2 배선 및 제 3 배선의 구동 회로(211), 제 4 배선 및 제 5 배선의 구동 회로(213), 읽기 회로(212) 등의 주변 회로에 의해 구성되어 있다. 또 다른 주변 회로로서, 리프레쉬 회로 등이 구비되어도 좋다.
각 메모리셀(200)(대표로, 메모리셀(200(i,j))을 고려한다. 여기서, i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수이다.)은, 제 3 배선(S1(j)), 제 4 배선(S2(i)) 및 제 5 배선(WL(i))에 각각 접속되어 있다. 또한, 메모리셀(200(i1,j))(i1은 2 내지 m의 정수)이 갖는 트랜지스터(201) 및 트랜지스터(203)의 드레인 전극은, 메모리셀(200(i1-1,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 소스 전극에 접속되고, 메모리셀(200(i2,j))(i2는 1 내지 m-1의 정수)이 갖는 트랜지스터(201) 및 트랜지스터(203)의 소스 전극은, 메모리셀(200(i2+1,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 드레인 전극에 접속된다. 메모리셀(200(1,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 드레인 전극은, 트랜지스터(215(1,j))의 소스 전극에 접속되고, 메모리셀(200(m,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 소스 전극은, 트랜지스터(215(2,j))의 드레인 전극에 접속된다. 트랜지스터(215(1,j))의 드레인 전극은 제 2 배선(BL(j))에 접속되고, 트랜지스터(215(2,j))의 소스 전극은 제 1 배선(SL(j))에 접속된다. 또한, 트랜지스터(215(1,j))의 게이트 전극은 제 6 배선(SEL(1))에 접속되고, 트랜지스터(215(2,j))의 게이트 전극은 제 6 배선(SEL(2))에 접속된다.
또한, 제 2 배선(BL(1)~BL(n)) 및 제 3 배선(S1(1)~S1(n))은 제 2 배선 및 제 3 배선의 구동 회로(211)에, 제 5 배선(WL(1)~WL(m)), 제 4 배선(S2(1)~S2(m)) 및 제 6 배선(SEL(1), SEL(2))는 제 4 배선 및 제 5 배선의 구동 회로(213)에 각각 접속되어 있다. 또한, 제 2 배선(BL(1)~BL(n))은, 읽기 회로(212)에도 접속되어 있다. 제 1 배선(SL(1)~SL(n))에는 전위(Vs)가 공급되어 있다. 한편, 제 1 배선(SL(1)~SL(n))은 반드시 분리되어 있을 필요는 없으며, 서로 전기적으로 접속되어 있는 구성으로 하여도 좋다.
도 11에 나타낸 반도체 장치의 동작에 대해 설명한다. 본 구성에서는, 행마다 쓰기 및 읽기를 한다.
제 i 행의 메모리셀(200(i,1)~200(i,n))에 쓰기를 하는 경우는, 선택한 메모리셀의 트랜지스터(202)를 온 상태로 하기 위해, 제 4 배선(S2(i))에 2V가 공급된다. 한편, 선택되지 않은 메모리셀의 트랜지스터(202)를 오프 상태로 하기 위해, 제 i 행 이외의 제 4 배선(S2)에는 0V가 공급된다. 제 3 배선(S1(1)~S1(n))은, 데이터 "1"을 쓰는 열에서는 2V, 데이터 "0"을 쓰는 열에서는 0V로 한다. 한편, 쓰기를 종료함에 있어, 제 3 배선(S1(1)~S1(n))의 전위가 변화하기 전에, 제 4 배선(S2(i))을 0V로, 선택한 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 다른 배선은, 예를 들어, 제 2 배선(BL(1)~BL(n))을 0V, 제 5 배선(WL(1)~WL(m))을 0V, 제 6 배선(SEL(1), SEL(2))을 0V, 제 1 배선(SL(1)~SL(n))의 전위(Vs)를 0V로 한다. 이상의 쓰기 동작의 타이밍 차트의 일 예를 도 12에 나타낸다.
그 결과, 데이터 "1"의 쓰기를 행한 메모리셀의 트랜지스터(201)의 게이트 전극에 접속되는 노드(이하, 노드A)의 전위는 약 2V, 데이터 "0"의 쓰기를 행한 메모리셀의 노드A의 전위는 약 0V가 된다. 또한, 비선택 메모리셀의 노드A의 전위는 변하지 않는다. 여기서, 트랜지스터(202)의 오프 전류가 매우 작거나, 또는 실질적으로 0인 점에서, 트랜지스터(201)의 게이트 전극(노드A)의 전위는 장시간에 걸쳐 유지된다.
제 i 행의 메모리셀(200(i,1)~200(i,n))의 읽기를 하는 경우는, 제 6 배선(SEL(1), SEL(2))을 2V로 하고, 트랜지스터(215(1,1)~215(2,n))를 온 상태로 한다. 제 1 배선(SL(1)~SL(n))의 전위(Vs)를 0V로 한다. 제 2 배선(BL(1)~BL(n))에 접속되어 있는 읽기 회로(212)를 동작 상태로 한다. 제 4 배선(S2(1)~S2(m))를 0V로 하고, 모든 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 제 3 배선(S1(1)~S1(n))을 0V로 한다.
그리고, 제 5 배선(WL(i))을 0V, 제 i 행 이외의 제 5 배선(WL)을 2V로 한다. 이때, 제 i 행의 메모리셀의 트랜지스터(203)는 오프 상태가 된다. 제 i 행 이외의 메모리셀의 트랜지스터(203)는 온 상태가 된다. 그 결과, 제 i 행의 메모리셀의 트랜지스터(201)가 온 상태인지 오프 상태인지로 메모리셀열의 저항 상태가 결정된다. 제 i 행의 메모리셀 중, 데이터 "0"을 갖는 메모리셀에서는, 노드A가 약 0V이므로 트랜지스터(201)는 오프 상태가 되고, 메모리셀열의 저항은 높은 상태가 된다(이하, 메모리셀열이 고저항 상태라고도 한다.). 한편, 제 i 행에서 데이터를 가지는 메모리셀에서는, 노드A에 약 2V가 공급되므로 트랜지스터(201)가 온 상태가 되고, 따라서 메모리셀열의 저항은 낮은 상태가 된다(이하, 메모리셀열이 저저항 상태라고도 한다). 그 결과, 읽기 회로는, 메모리셀의 저항 상태의 차이에의해서, 데이터 "0"과 "1"을 읽을 수 있다.
한편, 쓰기를 할 때, SOI 기판 위에 박막 트랜지스터를 형성한 경우 등, 반도체 장치가 기판 전위를 갖지 않는 경우에는, 제 5 배선(WL(i+1)~WL(m))을 2V, 제 6 배선(SEL(2))을 2V로 하는 것이 바람직하다. 이에 따라, 제 i 행의 메모리셀의 트랜지스터(201)의 소스 전극 또는 드레인 전극의 적어도 한쪽을 약 0V로 할 수 있다. 또는, 제 6 배선(SEL(1))을 2V, 제 5 배선(WL(1)~WL(i-1))을 2V로 하여도 좋다. 한편, 단결정 반도체기판 위에 트랜지스터를 형성한 경우 등, 반도체 장치가 기판 전위을 갖는 경우에는, 기판 전위를 0V로 하면 된다.
한편, 쓰기를 할 때의 제 2 배선(BL(1)~BL(n))은 0V로 하였으나, 제 6 배선(SEL(1))이 0V인 경우에는, 제 2 배선(BL(1)~BL(n))이 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 읽기 시의 제 3 배선(S1(1)~S1(n))은 0V로 하였으나, 제 3 배선(S1(1)~S1(n))이 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
한편, 데이터 "1"와 데이터 "0"은 편의상의 정의이며, 그 반대여도 관계없다. 또한, 상술한 동작 전압은 일 예이다. 동작 전압은, 데이터 "0"인 경우에 트랜지스터(201)가 오프 상태가 되고, 데이터 "1"인 경우에 트랜지스터(201)가 온 상태가 되도록, 또한, 쓰기 시에 트랜지스터(202)가 온 상태, 쓰기 시 이외에서는 오프 상태가 되도록, 또한, 읽기 시에 선택된 메모리셀의 트랜지스터(203)가 오프 상태, 읽기 시에 비선택 메모리셀의 트랜지스터(203)가 온 상태가 되도록 선택하면 된다. 특히, 2V 대신에, 주변의 논리 회로의 전원 전위(VDD)를 이용하여도 좋다. 또한, 0V 대신에, 접지 전위(GND)를 이용하여도 좋다.
이어서, 본 발명의 일 양태에 관한, 반도체 장치의 회로 구성 및 동작의 다른 일 예에 대해 설명한다.
반도체 장치가 갖는 메모리셀 회로의 일 예를 도 13에 나타낸다. 도 13에 나타낸 메모리셀(220)은, 제 3 배선(S1), 제 4 배선(S2), 제 5 배선(WL), 트랜지스터(201), 트랜지스터(202), 트랜지스터(203)로 구성되어 있다. 트랜지스터(201) 및 트랜지스터(203)는, 산화물 반도체 이외의 재료를 이용하여 형성되어 있고, 트랜지스터(202)는 산화물 반도체를 이용하여 형성되어 있다. 여기서, 트랜지스터(201) 및 트랜지스터(203)는, 실시형태 1에 나타낸 트랜지스터(160)와 동일한 구성으로 하는 것이 바람직하다. 또한, 트랜지스터(202)는, 실시형태 1에 나타낸 트랜지스터(162)와 동일한 구성으로 하는 것이 바람직하다. 또한, 메모리셀(220)은 트랜지스터(다른 메모리셀을 구성하는 것도 포함)를 통하여, 제 1 배선(SL) 및 제 2 배선(BL)과 전기적으로 접속되는 것이 적합하다.
도 13에 나타낸 메모리셀 회로는, 도 10에 나타낸 메모리셀 회로와 비교하여, 제 3 배선(S1)과 제 4 배선(S2)의 방향이 다르다. 즉, 도 13의 메모리셀 회로는, 제 4 배선(S2)을 제 2 배선(BL) 방향(열 방향)으로 배치하고, 제 3 배선(S1)을 제 5 배선(WL) 방향(행 방향)으로 배치하는 구성으로 하였다.
도 14에, m×n 비트의 기억 용량을 갖는 본 발명의 일 양태에 관한 반도체 장치의 블럭 회로도를 나타낸다. 여기에서는 일 예로, 메모리셀(220)이 직렬로 접속된 NAND형의 반도체 장치를 나타낸다.
본 발명의 일 양태에 관한 반도체 장치는, m개의 제 5 배선(WL) 및 m개의 제 3 배선(S1), n개의 제 1 배선(SL), n개의 제 2 배선(BL) 및 n개의 제 4 배선(S2), 2개의 제 6 배선(SEL), 복수의 메모리셀(220(1,1)~220(m,n))이 세로 m개(행)×가로 n개(열)(m, n은 자연수)의 매트릭스형으로 배치된 메모리셀 어레이(230)와, 제 6 배선(SEL(1))을 따라, 제 2 배선(BL(1)~BL(n))과 메모리셀(220(1,1)~220(1,n)) 사이에 배치된 트랜지스터(235(1,1)~235(1,n)), 제 6 배선(SEL(2))을 따라, 제 1 배선(SL(1)~SL(n))과 메모리셀(220(m,1)~220(m,n)) 사이에 배치된 트랜지스터(235(2,1)~235(2,n)), 제 2 배선 및 제 4 배선의 구동 회로(231), 제 3 배선 및 제 5 배선의 구동 회로(213), 읽기 회로(232) 등의 주변 회로에 의해 구성되어 있다. 다른 주변 회로로, 리프레쉬 회로 등이 형성되어도 좋다.
도 14에 나타낸 반도체 장치는, 도 11에 나타낸 반도체 장치와 비교하여, 제 3 배선(S1)과 제 4 배선(S2)의 방향이 다르다. 즉, 도 14의 반도체 장치는, 제 4 배선(S2)을 제 2 배선(BL) 방향(열 방향)으로 배치하고, 제 3 배선(S1)을 제 5 배선(WL) 방향(행 방향)으로 배치하는 구성으로 하였다.
각 메모리셀(220)(대표로, 메모리셀(220)(i,j)을 고려한다. 여기서, i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)은, 제 3 배선(S1(i)), 제 5 배선(WL(i)) 및 제 4 배선(S2(j))에 각각 접속되어 있다. 또한, 메모리셀(220(i1,j))(i1은 2~m의 정수)이 갖는 트랜지스터(201) 및 트랜지스터(203)의 드레인 전극은, 메모리셀(220(i1-1,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 소스 전극에 접속되고, 메모리셀(220(i2,j))(i2는 1~m-1의 정수)이 갖는 트랜지스터(201) 및 트랜지스터(203)의 소스 전극은, 메모리셀(220(i2+1,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 드레인 전극에 접속된다. 메모리셀(220(1,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 드레인 전극은, 트랜지스터(235(1,j))의 소스 전극에 접속되고, 메모리셀(220(m,j))이 갖는 트랜지스터(201) 및 트랜지스터(203)의 소스 전극은, 트랜지스터(235(2,j))의 드레인 전극에 접속된다. 트랜지스터(235(1,j))의 드레인 전극은 제 2 배선(BL(j))에 접속되고, 트랜지스터(235(2,j))의 소스 전극은 제 1 배선(SL(j))에 접속된다. 또한, 트랜지스터(235(1,j))의 게이트 전극은, 제 6 배선(SEL(1))에 접속되고, 트랜지(235(2,j))의 게이트 전극은, 제 6 배선(SEL(2))에 접속된다.
또한, 제 2 배선(BL(1)~BL(n)) 및 제 4 배선(S2(1)~S2(n))은 제 2 배선 및 제 4 배선의 구동 회로(231)에, 제 5 배선(WL(1)~WL(m)), 제 3 배선(S1(1)~S1(m)) 및 제 6 배선(SEL(1), SEL(2))은 제 3 배선 및 제 5 배선의 구동 회로(233)에 각각 접속되어 있다. 또한, 제 2 배선(BL(1)~BL(n))은, 읽기 회로(232)에도 접속되어 있다. 제 1 배선(SL(1)~SL(n))에는 전위(Vs)가 공급되어 있다. 한편, 제 1 배선(SL(1)~SL(n))은 반드시 분리되어 있을 필요는 없으며, 서로 전기적으로 접속되어 있는 구성으로 하여도 좋다.
도 14에 나타낸 반도체 장치의 동작에 대해 설명한다. 본 구성에서는, 쓰기는 열별로, 읽기는 행별로 행한다.
제 j 열의 메모리셀(220(1,j)~220(m,j))에 쓰기를 하는 경우는, 제 4 배선(S2(j))을 2V로 하고, 선택한 메모리셀의 트랜지스터(202)를 온 상태로 한다. 한편, 제 j 열 이외의 제 4 배선(S2)은 0V로 하고, 비선택 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 제 3 배선(S1(1)~S1(m))은, 데이터 "1"을 쓰는 행에서는 2V, 데이터 "0"을 쓰는 행에서는 0V로 한다. 한편, 쓰기 종료에 있어서는, 제 3 배선(S1(1)~S1(m))의 전위가 변화하기 전에, 제 4 배선(S2(j))을 0V로 하여, 선택한 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 다른 배선은, 예를 들어, 제 2 배선(BL(1)~BL(n))을 0V, 제 5 배선(WL(1)~WL(m))을 0V, 제 6 배선(SEL(1), SEL(2))을 0V, 제 1 배선(SL(1)~SL(n))의 전위(Vs)를 0V로 한다.
그 결과, 데이터 "1"의 쓰기를 행한 메모리셀의 트랜지스터(201)의 게이트 전극에 접속되는 노드(이하, 노드A)의 전위는 약 2V, 데이터 "0"의 쓰기를 행한 메모리셀의 노드A의 전위는 약 0V가 된다. 또한, 비선택 메모리셀의 노드A의 전위는 변하지 않는다. 여기서, 트랜지스터(202)의 오프 전류가 매우 작거나, 또는 실질적으로 0이라는 점에서, 트랜지스터(201)의 게이트 전극(노드A)의 전위는 장시간에 걸쳐 유지된다.
제 i 행의 메모리셀(220(i,1)~220(i,n))의 읽기를 하는 경우는, 제 6 배선(SEL(1), SEL(2))을 2V로 하고, 트랜지스터(235(1,1)~235(2,n))를 온 상태로 한다. 제 1 배선(SL(1)~SL(n))의 전위(Vs)를 0V로 한다. 제 2 배선(BL(1)~BL(n))에 접속되어 있는 읽기 회로(232)를 동작 상태로 한다. 제 4 배선(S2(1)~S2(n))을 0V로 하고, 모든 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 제 3 배선(S1(1)~S1(m))을 0V로 한다.
그리고, 제 5 배선(WL(i))을 0V, 제 i 행 이외의 제 5 배선(WL)을 2V로 한다. 이때, 제 i 행의 메모리셀 트랜지스터(203)는 오프 상태가 된다. 제 i 행 이외의 메모리셀 트랜지스터(203)는 온 상태가 된다. 그 결과, 제 i 행의 메모리셀 트랜지스터(201)가 온 상태인지 오프 상태인지에 따라 메모리셀열의 저항 상태가 결정된다. 제 i 행의 메모리셀 중, 데이터 "0"을 갖는 메모리셀에서는, 노드A가 약 0V이므로 트랜지스터(201)는 오프 상태가 되고, 메모리셀열이 고저항 상태가 된다. 한편, 제 i 행의 메모리셀 중, 데이터 "1"을 갖는 메모리셀에서는, 노드A가 약 2V이므로 트랜지스터(201)가 온 상태가 되고, 메모리셀열이 저저항 상태가 된다. 그 결과, 읽기 회로(232)는, 메모리셀의 저항 상태의 차이에서, 데이터 "0", "1"을 읽을 수 있다.
한편, 쓰기를 할 때에, SOI 기판 위에 박막 트랜지스터를 형성한 경우 등, 반도체 장치가 기판 전위를 갖지 않는 경우에는, 제 5 배선(WL(1)~WL(m))을 2V, 제 6 배선(SEL(1)) 또는 제 6 배선(SEL(2))을 2V로 하는 것이 바람직하다. 이에 따라, 제 i 행의 메모리셀의 트랜지스터(201)의 소스 전극 또는 드레인 전극의 적어도 한쪽을 약 0V로 할 수 있다. 한편, 단결정 반도체 기판 위에 트랜지스터를 형성한 경우 등, 반도체 장치가 기판 전위을 갖는 경우에는, 기판 전위를 0V로 해 두면 된다.
한편, 쓰기 시의 제 2 배선(BL(1)~BL(n))은 0V로 하였으나, 제 6 배선(SEL(1))이 0V인 경우에는, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 읽기 시의 제 3 배선(S1(1)~S1(n))은 0V로 하였으나, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
한편, 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 그 반대여도 관계없다. 또한, 상술한 동작 전압은 일 예이다. 동작 전압은, 데이터 "0"인 경우에 트랜지스터(201)가 오프 상태가 되고, 데이터 "1"인 경우에 트랜지스터(201)가 온 상태가 되도록, 또한, 쓰기 시에 트랜지스터(202)가 온 상태, 쓰기 시 이외에서는 오프 상태가 되도록, 또한, 읽기 시에 선택 메모리셀의 트랜지스터(203)가 오프 상태, 비선택 메모리셀의 트랜지스터(203)가 온 상태가 되도록 선택하면 된다. 특히, 2V 대신에, 주변의 논리 회로의 전원 전위(VDD)를 이용하여도 좋다. 또한, 0V 대신에, 접지 전위(GND)를 이용하여도 좋다.
본 실시형태에 관한 반도체 장치는, 트랜지스터(202)의 저오프 전류 특성에 의해, 매우 장시간에 걸쳐 정보를 유지하는 것이 가능하다. 즉, DRAM 등에서 필요로 하는 리프레쉬 동작이 불필요하며, 소비 전력을 억제할 수 있다. 또한, 본 실시형태에 관한 반도체 장치는 실질적인 불휘발성 기억 장치로 이용하는 것이 가능하다.
또한, 트랜지스터(202)의 스위칭 동작에 의해 정보의 쓰기 등을 하므로, 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 나아가, 트랜지스터의 온, 오프에 따라 정보의 쓰기나 제거가 이루어지므로, 고속의 동작도 용이하게 실현할 수 있다. 또한, 트랜지스터에 입력하는 전위를 제어함으로써 정보를 직접 다시 쓰는 것이 가능하다. 이로 인해, 플래쉬 메모리 등에서 필요로 하는 제거 동작이 불필요하며, 제거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 산화물 반도체를 이용한 트랜지스터와 비교하여, 더욱더 고속 동작이 가능하므로, 이를 이용함으로써 기억 내용의 읽기를 고속으로 행하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 실시형태 2와는 다른 반도체 장치의 회로 구성 및 동작의 일 예에 대해 설명한다.
반도체 장치가 갖는 메모리셀의 회로도의 일 예를 도 15에 나타낸다. 도 15에 나타낸 메모리셀(240)은, 제 3 배선(S1), 제 4 배선(S2), 제 5 배선(WL), 트랜지스터(201), 트랜지스터(202), 용량 소자(204)로 구성되어 있다. 트랜지스터(201)는, 산화물 반도체 이외의 재료를 이용하여 형성되어 있고, 트랜지스터(202)는 산화물 반도체를 이용하여 형성되어 있다. 여기서, 트랜지스터(201)는, 실시형태 1에 나타낸 트랜지스터(160)와 동일한 구성으로 하는 것이 바람직하다. 또한, 트랜지스터(202)는, 실시형태 1에 나타낸 트랜지스터(162)와 동일한 구성으로 하는 것이 바람직하다. 또한, 메모리셀(240)은, 트랜지스터(다른 메모리셀을 구성하는 것도 포함)를 통하여, 제 1 배선(SL) 및 제 2 배선(BL)과 전기적으로 접속되는 것이 적합하다.
여기서, 트랜지스터(201)의 게이트 전극과, 트랜지스터(202)의 소스 전극 또는 드레인 전극 중 한쪽과, 용량 소자(204)의 전극 중 한쪽과는, 전기적으로 접속되어 있다. 또한, 제 1 배선(SL)과, 트랜지스터(201)의 소스 전극과는, 전기적으로 접속되고, 트랜지스터(201)의 드레인 전극과, 제 2 배선(BL)과는, 전기적으로 접속되어 있다. 그리고, 트랜지스터(202)의 소스 전극 또는 드레인 전극의 다른 한쪽과, 제 3 배선(S1)과는, 전기적으로 접속되고, 제 4 배선(S2)과, 트랜지스터(202)의 게이트 전극과는, 전기적으로 접속되고, 제 5 배선(WL)과, 용량 소자(204)의 전극의 다른 한쪽과는, 전기적으로 접속되어 있다. 한편, 제 1 배선(SL)과, 트랜지스터(201)의 소스 전극과는, 트랜지스터(다른 메모리셀을 구성하는 것도 포함)를 통하여 접속되어 있어도 좋다. 또한, 제 2 배선(BL)과, 트랜지스터(201)의 드레인 전극과는, 트랜지스터(다른 메모리셀을 구성하는 것도 포함)를 통하여 접속되어 있어도 좋다.
도 16에, m×n 비트의 기억 용량을 갖는 본 발명의 일 양태에 관한 반도체 장치의 블럭 회로도를 나타낸다. 여기에서는 일 예로, 메모리셀(240)이 직렬로 접속된 NAND형의 반도체 장치를 나타낸다.
본 발명의 일 양태에 관한 반도체 장치는, m개의 제 5 배선(WL) 및 m개의 제 4 배선(S2)과, n개의 제 1 배선(SL), n개의 제 2 배선(BL) 및 n개의 제 3 배선(S1), 2개의 제 6 배선(SEL(1), SEL(2)), 복수의 메모리셀(240(1,1)~240(m,n))이 세로 m개(행)×가로 n개(열)(m, n은 자연수)의 매트릭스형으로 배치된 메모리셀 어레이(250)와, 제 6 배선(SEL(1))을 따라, 제 2 배선(BL(1)~BL(n))과 메모리셀(240(1,1)~240(1,n)) 사이에 배치된 트랜지스터(255(1,1)~255(1,n))와, 제 6 배선(SEL(2))을 따라, 제 1 배선(SL(1)~SL(n))과 메모리셀(240(m,1)~240(m,n)) 사이에 배치된 트랜지스터(255(2,1)~255(2,n))와, 제 2 배선 및 제 3 배선의 구동 회로(251)와, 제 4 배선 및 제 5 배선의 구동 회로(253)와, 읽기 회로(252) 등의 주변 회로에 의해 구성되어 있다. 다른 주변 회로로, 리프레쉬 회로 등이 형성되어도 좋다.
각 메모리셀(240)(대표로, 메모리셀(240(i,j))을 고려한다. 여기서, i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수이다.)은, 제 3 배선(S1(j)), 제 4 배선(S2(i)) 및 제 5 배선(WL(i))에 각각 접속되어 있다. 또한, 메모리셀(240(i1,j))(i1은 2~m의 정수)이 갖는 트랜지스터(201)의 드레인 전극은, 메모리셀(240(i1-1,j))이 갖는 트랜지스터(201)의 소스 전극에 접속되고, 메모리셀(240)(i2,j)(i2는 1~m-1의 정수)이 갖는 트랜지스터(201)의 소스 전극은, 메모리셀(240(i2+1,j))이 갖는 트랜지스터(201)의 드레인 전극에 접속된다. 메모리셀(240(1,j))이 갖는 트랜지스터(201)의 드레인 전극은, 트랜지스터(255(1,j))의 소스 전극에 접속되고, 메모리셀(240(m,j))이 갖는 트랜지스터(201)의 소스 전극은, 트랜지스터(255(2,j))의 드레인 전극에 접속된다. 트랜지스터(255(1,j))의 드레인 전극은 제 2 배선(BL(j))에 접속되고, 트랜지스터(255(2,j))의 소스 전극은 제 1 배선(SL(j))에 접속된다.
또한, 제 2 배선(BL(1)~BL(n)) 및 제 3 배선(S1(1)~S1(n))은 제 2 배선 및 제 3 배선의 구동 회로(251)에, 제 5 배선(WL(1)~WL(m)), 제 4 배선(S2(1)~S2(m)) 및 제 6 배선(SEL(1), SEL(2))은 제 4 배선 및 제 5 배선의 구동 회로(253)에 각각 접속되어 있다. 또한, 제 2 배선(BL(1)~BL(n))은, 읽기 회로(252)에도 접속되어 있다. 제 1 배선(SL(1)~SL(n))에는 전위(Vs)가 공급되어 있다. 한편, 제 1 배선(SL(1)~SL(n))은 반드시 분리되어 있을 필요는 없으며, 서로 전기적으로 접속되어 있는 구성으로 하여도 좋다.
도 16에 나타낸 반도체 장치의 동작에 대해 설명한다. 본 구성에서는, 행별로 쓰기 및 읽기를 한다.
제 i 행의 메모리셀(240(i,1)~240(i,n))에 쓰기를 하는 경우는, 제 4 배선(S2(i))을 2V로 하고, 제 i 행의 메모리셀의 트랜지스터(202)를 온 상태로 한다. 한편, 제 i 행 이외의 제 4 배선(S2)은 0V로 하고, 제 i 행 이외의 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 제 3 배선(S1(1)~S1(n))은, 데이터 "1"을 쓰는 열에서는 2V, 데이터 "0"을 쓰는 열에서는 0V로 한다. 한편, 쓰기를 종료함에 있어서는, 제 3 배선(S1(1)~S1(n))의 전위가 변화하기 전에, 제 4 배선(S2(i))을 0V로 하여, 선택한 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 다른 배선은, 예를 들어, 제 2 배선(BL(1)~BL(n))을 0V, 제 5 배선(WL(1)~WL(m))을 0V, 제 6 배선(SEL(1), SEL(2))을 0V, 제 1 배선(SL(1)~SL(n))의 전위(Vs)를 0V로 한다.
그 결과, 데이터 "1"의 쓰기를 행한 메모리셀의 트랜지스터(201)의 게이트 전극에 접속되는 노드(이하, 노드A)의 전위는 약 2V, 데이터 "0"의 쓰기를 행한 메모리셀의 노드A의 전위는 약 0V가 된다. 또한, 비선택 메모리셀의 노드A의 전위는 변하지 않는다. 여기서, 트랜지스터(202)의 오프 전류가 매우 작거나, 또는 실질적으로 0이라는 점에서, 트랜지스터(201)의 게이트 전극(노드A)의 전위는 장시간에 걸쳐 유지된다.
제 i 행의 메모리셀(240(i,1)~240(i,n))의 읽기를 하는 경우는, 제 6 배선(SEL(1), SEL(2))을 2V로 하고, 트랜지스터(255(1,1)~255(2,n))를 온 상태로 한다. 제 1 배선(SL(1)~SL(n))의 전위(Vs)를 0V로 한다. 제 2 배선(BL(1)~BL(n))에 접속되어 있는 읽기 회로(252)를 동작 상태로 한다. 제 4 배선(S2(1)~S2(m))을 0V로 하고, 모든 메모리셀의 트랜지스터(202)를 오프 상태로 한다. 제 3 배선(S1(1)~S1(n))을 0V로 한다.
그리고, 제 5 배선(WL(i))을 0V, 제 i 행 이외의 제 5 배선(WL)을 2V로 한다. 여기서, 제 5 배선(WL(i))을 0V, 제 i 행 이외의 제 5 배선(WL)을 2V로 한 경우의, 트랜지스터(201)의 상태에 대해 설명한다. 트랜지스터(201)의 상태를 결정하는 노드A의 전위는, 제 5 배선(WL)-노드A 간 용량(C1)과, 트랜지스터(201)의 게이트-소스 및 드레인 간 용량(C2)에 따라 결정된다. 도 17에는, 제 5 배선(WL)의 전위와 노드A의 전위 관계를 나타낸다. 여기에서는, 일 예로, 트랜지스터(201)가 오프 상태에서 C1/C2>>1, 온 상태에서 C1/C2=1인 것으로 한다. 또한, 트랜지스터(201)의 역치 전압을 0.5V로 한다. 도 17에서, 제 5 배선(WL)의 전위가 0V일 때에는, 데이터 "0"을 갖는 메모리셀에서는, 노드A가 약 0V이므로 트랜지스터(201)는 오프 상태가 되고, 데이터 "1"을 갖는 메모리셀에서는, 노드A가 약 2V이므로 트랜지스터(201)가 온 상태가 된다. 한편, 제 5 배선(WL)의 전위가 2V 일 때에는, 데이터 "0"을 갖는 메모리셀에서는 노드A가 약 1.25V, 데이터 "1"을 갖는 메모리셀에서는, 노드A가 약 3V가 되어, 메모리 셀의 데이터가 "0", "1"에 관계없이 트랜지스터(201)가 온 상태가 된다. 따라서, 제 5 배선(WL(i))을 0V, 제 i 행 이외의 제 5 배선(WL)을 2V로 한 경우, 제 i 행의 메모리셀에서 데이터 "0"을 갖는 메모리셀열은 고저항 상태가 되지만, 데이터 "1"을 갖는 메모리셀열은 저저항 상태가 된다. 읽기 회로(252)는, 메모리셀의 저항 상태의 차이에서, 데이터 "0", "1"을 읽을 수 있다.
한편, 위 설명에서 쓰기 시의 제 2 배선(BL(1)~BL(n))은 0V로 하였으나, 제 6 배선(SEL(1))이 0V인 경우에는, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다. 읽기 시의 제 3 배선(S1(1)~S1(n))은 0V로 하였으나, 플로팅 상태나 0V 이상의 전위로 충전되어 있어도 상관없다.
한편, 데이터 "1"과 데이터 "0"은 편의상의 정의이며, 그 반대여도 관계없다. 또한, 상술한 동작 전압은 일 예이다. 동작 전압은, 쓰기 시에 트랜지스터(202)가 온 상태, 쓰기 시 이외에서는 오프 상태가 되도록, 또한, 읽기 시에 데이터 "0"의 선택 메모리셀의 트랜지스터(201)가 오프 상태, 데이터 "1"의 선택 메모리셀의 트랜지스터(201)가 온 상태, 읽기 시에 비선택 메모리셀의 트랜지스터(201)가 온 상태가 되도록 선택하면 된다. 특히 2V 대신에, 주변의 논리 회로의 전원 전위(VDD)를 이용하여도 좋다. 또한, 0V 대신에, 접지 전위(GND)를 이용하여도 좋다.
이어서, 본 발명의 일 양태에 관한 반도체 장치의 회로 구성 및 동작의 다른 일 예에 대해 설명한다.
반도체 장치가 갖는 메모리셀 회로도의 일 예를 도 18에 나타낸다. 도 18에 나타낸 메모리셀(260)은, 제 3 배선(S1), 제 4 배선(S2), 제 5 배선(WL), 트랜지스터(201), 트랜지스터(202), 용량 소자(204)로 구성되어 있다. 트랜지스터(201)는, 산화물 반도체 이외의 재료를 이용하여 구성되어 있고, 트랜지스터(202)는 산화물 반도체를 이용하여 형성되어 있다. 여기서, 트랜지스터(201)는, 실시형태 1에 나타낸 트랜지스터(160)와 동일한 구성으로 하는 것이 바람직하다. 또한, 트랜지스터(202)는, 실시형태 1에 나타낸 트랜지스터(162)와 동일한 구성으로 하는 것이 바람직하다. 또한, 메모리셀(260)은 트랜지스터(다른 메모리셀을 구성하는 것도 포함.)를 통하여, 제 1 배선(SL) 및 제 2 배선(BL)과 전기적으로 접속되는 것이 적합하다.
도 18에 나타낸 메모리셀 회로는, 도 15의 메모리셀 회로와 비교하여, 제 3 배선(S1)과 제 4 배선(S2)의 방향이 다르다. 즉, 도 18의 메모리셀에서는 제 4 배선(S2)을 제 2 배선(BL) 방향(열 방향)으로 배치하고, 제 3 배선(S1)을 제 5 배선(WL) 방향(행 방향)으로 배치하는 구성으로 하였다.
또한, m×n 비트의 기억 용량을 갖는 본 발명의 일 양태에 관한 반도체 장치의 블럭 회로도는, 도 14에 나타낸 블럭 회로도의 메모리셀에, 도 18의 메모리셀(260)을 적용하면 된다. 메모리셀(260)의 동작에 맞추어, 구동 회로의 구동 전압과 타이밍을 설정하면, 도 14에 나타낸 블럭 회로도와 마찬가지로, 열별 쓰기 및 행별 읽기를 행할 수 있다.
본 실시형태에 관한 반도체 장치는, 트랜지스터(202)의 저오프 전류 특성에 의해, 매우 장시간 걸쳐 정보를 유지하는 것이 가능하다. 즉, DRAM 등에서 필요로 하는 리프레쉬 동작이 불필요하며, 소비 전력을 억제할 수 있다. 또한, 실질적인 불휘발성 기억 장치로 이용하는 것이 가능하다.
또한, 트랜지스터(202)의 스위칭 동작에 의해 정보의 쓰기 등을 하므로, 높은 전압을 필요로 하지 않으며, 소자의 열화 문제도 없다. 나아가, 트랜지스터의 온, 오프에 의해, 정보의 쓰기나 제거가 이루어지므로, 고속 동작도 용이하게 실현할 수 있다. 또한, 트랜지스터에 입력할 전위를 제어함으로써 정보를 직접 다시 쓰는 것이 가능하다. 이로 인해, 플래쉬 메모리 등에서 필요로 하는 제거 동작이 불필요하며, 제거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다.
또한, 산화물 반도체 이외의 재료를 이용한 트랜지스터는, 산화물 반도체를 이용한 트랜지스터와 비교하여, 더욱더 고속 동작이 가능하므로, 이를 이용함으로써, 기억 내용의 읽기를 고속으로 행하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 실시형태 2 또는 실시형태 3과는 다른 반도체 장치의 회로 구성 및 동작의 일 예에 대해 설명한다.
본 발명의 일 양태에 관한 반도체 장치가 갖는 메모리셀의 회로도의 일 예를 도 19에 나타낸다.
도 19에 나타낸 메모리셀(280)은, 도 10의 메모리셀 회로와 비교하여, 노드A와 제 1 배선(SL) 사이에 용량 소자(205)를 갖는 구성으로 하였다. 이와 같은 용량 소자(205)를 가짐으로써, 정보의 유지 특성이 개선된다.
도 19에 나타낸 메모리셀 회로의 동작은, 도 10에 나타낸 메모리셀 회로의 동작과 동일하므로, 상세한 설명은 생략한다.
(실시형태 5)
본 발명의 일 양태에 관한 반도체 장치가 갖는 읽기 회로의 일 예에 대해 도 20을 이용하여 설명한다.
도 20에 나타낸 읽기 회로는, 트랜지스터(206)와 차동 증폭기를 갖는다.
읽기 시에는, 단자(A)는 정보의 읽기를 하는 메모리셀이 접속된 제 2 배선(BL)에 접속된다. 또한, 트랜지스터(206)의 소스 전극 또는 드레인 전극 중 어느 하나에 전위(Vdd)가 인가되고, 트랜지스터(206)의 게이트 전극에는 바이어스 전압(Vbias)이 인가되며, 소정의 전류를 트랜지스터(206)를 통해 흘려 보낸다.
메모리셀은 저장하는 데이터 "1"/"0"에 따라 저항이 다르다. 구체적으로는, 선택한 메모리셀의 트랜지스터(201)가 온 상태인 경우에는 메모리셀이 저저항 상태가 되고, 선택한 메모리셀의 트랜지스터(201)가 오프 상태인 경우에는 메모리셀이 고저항 상태가 된다.
메모리셀이 고저항 상태인 경우, 단자(A)의 전위가 참조 전위(Vref)보다 높아지고, 차동 증폭기의 출력에서는 데이터 "1"이 출력된다. 한편, 메모리셀이 저저항 상태인 경우, 단자(A)의 전위가 참조 전위(Vref)보다 낮아지고, 차동 증폭기의 출력에서는 데이터 "0"이 출력된다.
이와 같이하여, 읽기 회로는 메모리셀에서 데이터를 읽을 수 있다. 한편, 본 실시형태의 읽기 회로는 일 예이다. 다른 공지의 회로를 이용하여도 좋다. 예를 들어, 읽기 회로는 프리 차지 회로를 갖고 있어도 좋다. 참조 전위(Vref) 대신에 참조용 제 2 배선이 접속되는 구성이어도 좋다. 차동 증폭기 대신에, 래치형 센스(latch-type sense) 증폭기를 이용하여도 좋다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에서 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는, 위의 실시형태에서 얻어진 반도체 장치를 탑재한 전자기기의 예에 대해 도 21을 이용하여 설명한다. 위의 실시형태에서 얻어진 반도체 장치는, 전력의 공급이 없는 경우에도, 정보를 유지하는 것이 가능하다. 또한, 쓰기, 제거에 따른 열화가 발생하지 않는다. 또한, 그 동작도 고속이다. 이로 인해, 이 반도체 장치를 이용하여 새로운 구성의 전자 기기를 제공하는 것이 가능하다. 한편, 위의 실시형태에 관한 반도체 장치는, 집적화되어 회로 기판 등에 실장되고, 각 전자 기기의 내부에 탑재되게 된다.
도 21(A)는, 위의 실시형태에 관한 반도체 장치를 포함하는 노트북형 개인용 PC로, 본체(301), 하우징(302), 표시부(303), 키보드(304) 등에 의해 구성되어 있다. 본 발명의 일 양태에 관한 반도체 장치를 노트북형 개인용 PC에 적용함으로써, 전력의 공급이 없는 경우에도, 정보를 저장할 수 있다. 또한, 쓰기, 제거에 따른 열화가 발생하지 않는다. 또한, 그 동작도 고속이다. 이로 인해, 본 발명의 일 양태에 관한 반도체 장치를 노트북형 개인용 PC에 적용하는 것이 적합하다.
도 21(B)는, 위의 실시형태에 관한 반도체 장치를 포함하는 휴대 정보 단말(PDA)로, 본체(311)에는 표시부(313), 외부 인터페이스(315), 조작 버튼(314) 등이 형성되어 있다. 또한 조작용 부속품으로 스타일러스(312)가 있다. 본 발명의 일 양태에 관한 반도체 장치를 PDA에 적용함으로써, 전력의 공급이 없는 경우에도, 정보를 저장하는 것이 가능하다. 또한, 쓰기, 제거에 따른 열화가 발생하지 않는다. 또한, 그 동작도 고속이다. 이로 인해, 본 발명의 일 양태에 관한 반도체 장치를 PDA에 적용하는 것이 적합하다.
도 21(C)에는, 위의 실시형태에 관한 반도체 장치를 포함하는 전자 페이퍼의 일 예로, 전자 서적(320)을 나타낸다. 전자 서적(320)은, 하우징(321) 및 하우징(323)의 2개의 하우징으로 구성되어 있다. 하우징(321) 및 하우징(323)은, 축부(hinge)(337)에 의해 일체로 되어 있고, 이 축부(337)를 축으로 개폐 동작을 행할 수 있다. 이와 같은 구성에 의해, 전자 서적(320)은, 종이 서적과 같이 이용하는 것이 가능하다. 본 발명의 일 양태에 관한 반도체 장치를 전자 페이퍼에 적용함으로써, 전력의 공급이 없는 경우에도, 정보를 저장하는 것이 가능하다. 또한, 쓰기, 제거에 따른 열화가 발생하지 않는다. 또한, 그 동작도 고속이다. 이로 인해, 본 발명의 일 양태에 관한 반도체 장치를 전자 페이퍼에 적용하는 것이 적합하다.
하우징(321)에는 표시부(325)가 포함되어 있고, 하우징(323)에는 표시부(327)가 포함되어 있다. 표시부(325) 및 표시부(327)는, 동일한 화면을 표시하는 구성이어도 좋으며, 다른 화면을 표시하는 구성이어도 좋다. 표시부(325) 및 표시부(327)가 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부(도 21(C)에서는 표시부(325))에 문장을 표시하고, 좌측의 표시부(도 21(C)에서는 표시부(327))에 화상을 표시할 수 있다.
또한, 도 21(C)에서는, 하우징(321)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들어, 하우징(321)은, 전원 스위치(331), 조작키(333), 스피커(335) 등을 구비하고 있다. 조작키(333)에 의해, 페이지를 송신할 수 있다. 한편, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(320)은, 전자 사전으로서의 기능을 가진 구성으로 하여도 좋다.
또한, 전자 서적(320)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선 통신에 의해, 전자 서적 서버에서, 원하는 서적 데이터 등을 구입하고, 다운 로드하는 구성으로 할 수도 있다.
한편, 전자 페이퍼는, 정보를 표시하는 것이면 어떠한 분야든 적용하는 것이 가능하다. 예를 들어, 전자 페이퍼는 전자 서적 이외에도, 포스터, 전철 등 교통편의 차내 광고, 신용 카드 등의 각종 카드에서의 표시 등에 적용할 수 있다.
도 21(D)는, 위의 실시형태에 관한 반도체 장치를 포함하는 휴대 전화기이다. 이 휴대 전화기는, 하우징(340) 및 하우징(341)의 2개의 하우징으로 구성되어 있다. 하우징(341)은, 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 디바이스(346), 카메라용 렌즈(347), 외부 접속 단자(348) 등을 구비하고 있다. 또한, 하우징(340)은, 이 휴대 전화기의 충전을 하는 태양 전지 셀(349), 외부메모리슬롯(350) 등을 구비하고 있다. 또한, 안테나는 하우징(341)에 내장되어 있다. 본 발명의 일 양태에 관한 반도체 장치를 휴대 전화기에 적용함으로써, 전력의 공급이 없는 경우에도, 정보를 유지하는 것이 가능하다. 또한, 쓰기, 제거에 따른 열화가 발생하지 않는다. 또한, 그 동작도 고속이다. 이로 인해, 본 발명의 일 양태에 관한 반도체 장치를 휴대 전화기에 적용하는 것이 적합하다.
표시 패널(342)은 터치 패널 기능을 구비하고 있으며, 도 21(D)에는 영상 표시되어 있는 복수의 조작키(345)를 점선으로 나타내고 있다. 한편, 이 휴대 전화는, 태양 전지 셀(349)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로를 실장하고 있다. 또한, 상기 구성에 더하여, 비접촉 IC 칩, 소형 기록 장치 등을 내장한 구성으로 할 수도 있다.
표시 패널(342)은, 사용 형태에 따라 표시 방향이 적절히 변화한다. 또한, 표시 패널(342)과 동일면 위에 카메라용 렌즈(347)를 구비하고 있으므로, 영상 통화가 가능하다. 스피커(343) 및 마이크로폰(344)은 음성 통화에 한정되지 않고, 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(340)과 하우징(341)은 슬라이드되고, 도 21(D)와 같이 전개되어 있는 상태에서 서로 겹치는 상태로 할 수 있어, 휴대하기 적합한 소형화가 가능하다.
외부 접속 단자(348)는 AC 어댑터나 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전이나 데이터 통신이 가능하도록 되어 있다. 또한, 외부 메모리 슬롯(350)에 기록 매체를 삽입하고, 보다 대량의 데이터의 보존 및 이동에 대응할 수 있다. 또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 21(E)는, 위의 실시형태에 관한 반도체 장치를 포함하는 디지털 카메라이다. 이 디지털 카메라는, 본체(361), 표시부(A)(367), 접안부(363), 조작 스위치(364), 표시부(B)(365), 배터리(366) 등에 의해 구성되어 있다. 본 발명의 일 양태에 관한 반도체 장치를 디지털 카메라에 적용함으로써, 전력의 공급이 없는 경우에도, 정보를 유지하는 것이 가능하다. 또한, 쓰기, 제거에 따른 열화가 발생하지 않는다. 또한, 그 동작도 고속이다. 이로 인해, 본 발명의 일 양태에 관한 반도체 장치를 디지털 카메라에 적용하는 것이 적합하다.
도 21(F)는, 위의 실시형태에 관한 반도체 장치를 포함하는 텔레비전 장치이다. 텔레비전 장치(370)에서는, 하우징(371)에 표시부(373)가 포함되어 있다. 표시부(373)에 의해, 영상을 표시하는 것이 가능하다. 한편, 여기에서는, 스탠드(375)에 의해 하우징(371)을 지지한 구성을 나타내고 있다.
텔레비전 장치(370)의 조작은, 하우징(371)이 구비한 조작 스위치나, 별도의 리모콘 조작기(380)에 의해 이루어질 수 있다. 리모콘 조작기(380)가 구비한 조작키(379)에 의해, 채널이나 음량을 조작할 수 있고, 표시부(373)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(380)에, 이 리모콘 조작기(380)에서 출력하는 정보를 표시하는 표시부(377)를 구비하는 구성으로 하여도 좋다. 본 발명의 일 양태에 관한 반도체 장치를 텔레비전 장치에 적용함으로써, 전력의 공급이 없는 경우에도, 정보를 유지하는 것이 가능하다. 또한, 쓰기, 제거에 따른 열화가 발생하지 않는다. 또한, 그 동작도 고속이다. 이로 인해, 본 발명의 일 양태에 관한 반도체 장치를 텔레비전 장치에 적용하는 것이 적합하다.
한편, 텔레비전 장치(370)는, 수신기나 모뎀 등을 구비한 구성으로 하는 것이 적합하다. 수신기에 의해, 일반 텔레비전 방송을 수신할 수 있다. 또한, 이 텔레비전 장치는 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자에서 수신자) 또는 쌍 방향(송신자와 수신자 간, 또는 수신자끼리 등)의 정보 통신을 하는 것이 가능하다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태에서 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
본 출원은 2009년 10월 30일에 일본국 특허청에 출원되고, 그 전문이 본 명세서에 참조로 통합된 일련 번호가 2009-251275인 일본 특허 출원에 기초하고 있다.
100; 기판 102; 보호층
104; 반도체 영역 106; 소자 분리 절연층
108; 게이트 절연층 110; 게이트 전극
112; 절연층 114; 불순물 영역
116; 채널 형성 영역 118; 측벽 절연층
120; 고농도 불순물 영역 122; 금속층
124; 금속 화합물 영역 126; 층간 절연층
128; 층간 절연층 130a; 소스/드레인 전극
130b; 소스/드레인 전극 130c; 전극
132; 절연층 134; 도전층
136a; 전극 136b; 전극
136c; 전극 136d; 게이트 전극
138; 게이트 절연층 140; 산화물 반도체층
142a; 소스/드레인 전극 142b; 소스/드레인 전극
144; 보호 절연층 146; 층간 절연층
148; 도전층 150a; 전극
150b; 전극 150c; 전극
150d; 전극 150e; 전극
152; 절연층 154a; 전극
154b; 전극 154c; 전극
154d; 전극 160; 트랜지스터
162; 트랜지스터 200; 메모리셀
201; 트랜지스터 202; 트랜지스터
203; 트랜지스터 204; 용량 소자
205; 용량 소자 206; 트랜지스터
210; 메모리셀 어레이 211; 제 2 배선 및 제 3 배선의 구동 회로
212; 읽기 회로 213; 제 4 배선 및 제 5 배선의 구동 회로
215; 트랜지스터 220; 메모리셀
230; 메모리셀 어레이 231; 제 2 배선 및 제 4 배선의 구동 회로
232; 읽기 회로 233; 제 3 배선 및 제 5 배선의 구동 회로
235; 트랜지스터 240; 메모리셀
250; 메모리셀 어레이 251; 제 2 배선 및 제 3 배선의 구동 회로
252; 읽기 회로 253; 제 4 배선 및 제 5 배선의 구동 회로
255; 트랜지스터 260; 메모리셀
280; 메모리셀 301; 본체
302; 하우징 303; 표시부
304; 키보드 311; 본체
312; 스타일러스 313; 표시부
314; 조작 버튼 315; 외부 인터페이스
320; 전자 서적 321; 하우징
323; 하우징 325; 표시부
327; 표시부 331; 전원
333; 조작키 335; 스피커
337; 축부 340; 하우징
341; 하우징 342; 표시패널
343; 스피커 344; 마이크로폰
345; 조작키 346; 포인팅 디바이스
347; 카메라용 렌즈 348; 외부 접속 단자
349; 태양전지셀 350; 외부메모리슬롯
361; 본체 363; 접안부
364; 조작 스위치 365; 표시부(B)
366; 배터리 367; 표시부(A)
370; 텔레비전 장치 371; 하우징
373; 표시부 375; 스탠드
377; 표시부 379; 조작키
380; 리모콘 조작기

Claims (23)

  1. 반도체 장치에 있어서,
    제 1 배선,
    제 2 배선,
    제 3 배선,
    제 4 배선, 및
    제 5 배선을 갖고,
    복수의 기억 소자는 반도체 재료를 포함하는 기판에 의해 지지되고, 상기 제 1 배선과 상기 제 2 배선 사이에서 직렬로 접속되며,
    각각의 기억 소자는,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터,
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터, 및
    제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 갖는 제 3 트랜지스터를 갖고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하여 구성되고,
    상기 제 1 게이트 전극과, 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 한쪽이 전기적으로 접속되고,
    상기 제 1 배선과, 상기 제 1 소스 전극과, 상기 제 3 소스 전극과는, 전기적으로 접속되고,
    상기 제 2 배선과, 상기 제 1 드레인 전극과, 상기 제 3 드레인 전극과는, 전기적으로 접속되고,
    상기 제 3 배선과, 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 다른 한쪽과는, 전기적으로 접속되고,
    상기 제 4 배선과, 상기 제 2 게이트 전극과는, 전기적으로 접속되고,
    상기 제 5 배선과, 상기 제 3 게이트 전극과는 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는,
    제 6 배선,
    제 7 배선,
    상기 제 6 배선과 게이트 전극에서 전기적으로 접속된 제 4 트랜지스터, 및
    상기 제 7 배선과 게이트 전극에서 전기적으로 접속된 제 5 트랜지스터를 갖고,
    상기 제 2 배선은, 상기 제 4 트랜지스터를 통하여, 상기 제 1 드레인 전극과 상기 제 3 드레인 전극과 전기적으로 접속되고,
    상기 제 1 배선은, 상기 제 5 트랜지스터를 통하여, 상기 제 1 소스 전극과 제 3 소스 전극과 전기적으로 접속된, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 배선,
    제 2 배선,
    제 3 배선,
    제 4 배선, 및
    제 5 배선을 갖고,
    복수의 기억 소자는 반도체 재료를 포함하는 기판에 의해 지지되고, 상기 제 1 배선과 상기 제 2 배선 사이에서 직렬로 접속되며,
    각각의 기억 소자는,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터,
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터, 및
    용량 소자를 갖고,
    상기 제 2 트랜지스터는 산화물 반도체층을 포함하여 구성되고,
    상기 제 1 게이트 전극과, 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 한쪽과, 상기 용량 소자 중 한쪽 전극은 전기적으로 접속되고,
    상기 제 1 배선과 상기 제 1 소스 전극은 전기적으로 접속되고,
    상기 제 2 배선과 상기 제 1 드레인 전극은 전기적으로 접속되고,
    상기 제 3 배선과 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극의 다른 한쪽은 전기적으로 접속되고,
    상기 제 4 배선과 상기 제 2 게이트 전극은 전기적으로 접속되고,
    상기 제 5 배선과 상기 용량 소자의 전극의 다른 한쪽은 전기적으로 접속되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 반도체 장치는,
    제 6 배선,
    제 7 배선,
    상기 제 6 배선과 게이트 전극에서 전기적으로 접속된 제 4 트랜지스터, 및
    상기 제 7 배선과 게이트 전극에서 전기적으로 접속된 제 5 트랜지스터를 갖고,
    상기 제 2 배선은, 상기 제 4 트랜지스터를 통하여, 상기 제 1 드레인 전극과 전기적으로 접속되고,
    상기 제 1 배선은, 상기 제 5 트랜지스터를 통하여, 상기 제 1 소스 전극과 전기적으로 접속된, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 트랜지스터는,
    상기 반도체 재료를 포함하는 기판 위의 상기 제 2 게이트 전극, 상기 제 2 게이트 전극 위의 제 2 게이트 절연층, 상기 제 2 게이트 절연층 위의 산화물 반도체층, 상기 산화물 반도체층과 전기적으로 접속하는 상기 제 2 소스 전극 및 상기 제 2 드레인 전극을 갖는, 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 2 트랜지스터는,
    상기 반도체 재료를 포함하는 기판 위의 상기 제 2 게이트 전극, 상기 제 2 게이트 전극 위의 제 2 게이트 절연층, 상기 제 2 게이트 절연층 위의 산화물 반도체층, 상기 산화물 반도체층과 전기적으로 접속하는 상기 제 2 소스 전극 및 상기 제 2 드레인 전극을 갖는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 트랜지스터는,
    상기 반도체 재료를 포함하는 기판에 형성된 채널 형성 영역, 상기 채널 형성 영역을 사이에 끼우도록 형성된 적어도 제 1 불순물 영역 및 제 2 불순물 영역, 상기 채널 형성 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극, 상기 제 1 불순물 영역 또는 제 2 불순물 영역 중 어느 한쪽과 전기적으로 접속하는 상기 제 1 소스 전극, 상기 제 1 불순물 영역 또는 제 2 불순물 영역 중 다른 한쪽과 전기적으로 접속하는 상기 제 1 드레인 전극을 갖는, 반도체 장치.
  8. 제 3 항에 있어서,
    상기 제 1 트랜지스터는,
    상기 반도체 재료를 포함하는 기판에 형성된 채널 형성 영역, 상기 채널 형성 영역을 사이에 끼우도록 형성된 적어도 제 1 불순물 영역 및 제 2 불순물 영역, 상기 채널 형성 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극, 상기 제 1 불순물 영역 또는 제 2 불순물 영역 중 어느 한쪽과 전기적으로 접속하는 상기 제 1 소스 전극, 상기 제 1 불순물 영역 또는 제 2 불순물 영역 중 다른 한쪽과 전기적으로 접속하는 상기 제 1 드레인 전극을 갖는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 3 트랜지스터는,
    상기 반도체 재료를 포함하는 기판에 형성된 채널 형성 영역, 상기 채널 형성 영역을 사이에 끼우도록 형성된 적어도 제 1 불순물 영역 및 제 2 불순물 영역, 상기 채널 형성 영역 위의 제 3 게이트 절연층, 상기 제 3 게이트 절연층 위의 상기 제 3 게이트 전극, 상기 제 1 불순물 영역 또는 제 2 불순물 영역 중 어느 한쪽과 전기적으로 접속하는 상기 제 3 소스 전극, 상기 제 1 불순물 영역 또는 제 2 불순물 영역 중 다른 한쪽과 전기적으로 접속하는 상기 제 3 드레인 전극을 갖는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 반도체 재료를 포함하는 기판은, 단결정 반도체 기판 또는 SOI기판인, 반도체 장치.
  11. 제 3 항에 있어서,
    상기 반도체 재료를 포함하는 기판은, 단결정 반도체 기판 또는 SOI기판인, 반도체 장치.
  12. 제 1 항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  13. 제 3 항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  14. 제 1 항에 있어서,
    상기 산화물 반도체층은, In-Ga-Zn-O계 산화물 반도체 재료를 포함하고 있는, 반도체 장치.
  15. 제 3 항에 있어서,
    상기 산화물 반도체층은, In-Ga-Zn-O계 산화물 반도체 재료를 포함하고 있는, 반도체 장치.
  16. 제 1 항에 있어서,
    상기 산화물 반도체층은, In2Ga2ZnO7 결정을 포함하고 있는, 반도체 장치.
  17. 제 3 항에 있어서,
    상기 산화물 반도체층은, In2Ga2ZnO7 결정을 포함하고 있는, 반도체 장치.
  18. 제 1 항에 있어서,
    상기 산화물 반도체층의 수소 농도가 5×1019atoms/cm3 이하인, 반도체 장치.
  19. 제 3 항에 있어서,
    상기 산화물 반도체층의 수소 농도가 5×1019atoms/cm3 이하인, 반도체 장치.
  20. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 오프(off-state) 전류가 1×10-13A 이하인, 반도체 장치.
  21. 제 3 항에 있어서,
    상기 제 2 트랜지스터의 오프(off-state) 전류가 1×10-13A 이하인, 반도체 장치.
  22. 반도체 장치에 있어서,
    제 1 배선,
    제 2 배선,
    제 3 배선,
    제 4 배선, 및
    제 5 배선을 갖고,
    복수의 기억 소자는 반도체 재료를 포함하는 기판에 의해 지지되고, 상기 제 1 배선과 상기 제 2 배선 사이에서 직렬로 접속되며,
    상기 각각의 기억 소자는,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터,
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터, 및
    제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 갖는 제 3 트랜지스터를 갖고,
    상기 제 1 게이트 전극과, 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 한쪽이 전기적으로 접속되고,
    상기 제 1 배선과, 상기 제 1 소스 전극과, 상기 제 3 소스 전극과는, 전기적으로 접속되고,
    상기 제 2 배선과, 상기 제 1 드레인 전극과, 상기 제 3 드레인 전극과는, 전기적으로 접속되고,
    상기 제 3 배선과, 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 다른 한쪽과는, 전기적으로 접속되고,
    상기 제 4 배선과, 상기 제 2 게이트 전극과는, 전기적으로 접속되고,
    상기 제 5 배선과, 상기 제 3 게이트 전극과는 전기적으로 접속되는, 반도체 장치.
  23. 반도체 장치에 있어서,
    제 1 배선,
    제 2 배선,
    제 3 배선,
    제 4 배선, 및
    제 5 배선을 갖고,
    복수의 기억 소자는 반도체 재료를 포함하는 기판에 의해 지지되고, 상기 제 1 배선과 상기 제 2 배선 사이에서 직렬로 접속되며,
    각각의 기억 소자는,
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 갖는 제 1 트랜지스터,
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 갖는 제 2 트랜지스터, 및
    용량 소자를 갖고,
    상기 제 1 게이트 전극과, 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 한쪽과, 상기 용량 소자 중 한쪽 전극은 전기적으로 접속되고,
    상기 제 1 배선과 상기 제 1 소스 전극은 전기적으로 접속되고,
    상기 제 2 배선과 상기 제 1 드레인 전극은 전기적으로 접속되고,
    상기 제 3 배선과 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 다른 한쪽은 전기적으로 접속되고,
    상기 제 4 배선과 상기 제 2 게이트 전극은 전기적으로 접속되고,
    상기 제 5 배선과 상기 용량 소자의 전극의 다른 한쪽은 전기적으로 접속되는, 반도체 장치.
KR1020127013369A 2009-10-30 2010-10-05 반도체 장치 KR101752348B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2009-251275 2009-10-30
JP2009251275 2009-10-30
PCT/JP2010/067811 WO2011052367A1 (en) 2009-10-30 2010-10-05 Semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020137010661A Division KR101293262B1 (ko) 2009-10-30 2010-10-05 반도체 장치

Publications (2)

Publication Number Publication Date
KR20120091237A true KR20120091237A (ko) 2012-08-17
KR101752348B1 KR101752348B1 (ko) 2017-06-29

Family

ID=43921793

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020127013369A KR101752348B1 (ko) 2009-10-30 2010-10-05 반도체 장치
KR1020137010661A KR101293262B1 (ko) 2009-10-30 2010-10-05 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020137010661A KR101293262B1 (ko) 2009-10-30 2010-10-05 반도체 장치

Country Status (7)

Country Link
US (3) US8860108B2 (ko)
EP (1) EP2494597A4 (ko)
JP (12) JP5090514B2 (ko)
KR (2) KR101752348B1 (ko)
CN (2) CN104282691B (ko)
TW (2) TWI517366B (ko)
WO (1) WO2011052367A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948959B2 (en) 2018-07-27 2024-04-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device comprising first circuit and second circuit

Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10201406869QA (en) 2009-10-29 2014-12-30 Semiconductor Energy Lab Semiconductor device
WO2011052488A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101752348B1 (ko) * 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101761432B1 (ko) 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20190124813A (ko) 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101790365B1 (ko) 2009-11-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
CN105655340B (zh) 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
KR101777624B1 (ko) 2009-12-25 2017-09-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101894400B1 (ko) 2009-12-28 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101855060B1 (ko) * 2010-01-22 2018-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 그 구동 방법
CN102822978B (zh) * 2010-03-12 2015-07-22 株式会社半导体能源研究所 半导体装置及其制造方法
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
TWI620176B (zh) 2010-10-05 2018-04-01 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
TWI543158B (zh) 2010-10-25 2016-07-21 半導體能源研究所股份有限公司 半導體儲存裝置及其驅動方法
US8902637B2 (en) 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
JP5852874B2 (ja) 2010-12-28 2016-02-03 株式会社半導体エネルギー研究所 半導体装置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP6000560B2 (ja) 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置
US8975680B2 (en) 2011-02-17 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method manufacturing semiconductor memory device
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5827145B2 (ja) 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US9443844B2 (en) * 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI570891B (zh) * 2011-05-17 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
US8958263B2 (en) * 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8796682B2 (en) 2011-11-11 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US8878177B2 (en) 2011-11-11 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6063757B2 (ja) * 2012-02-03 2017-01-18 株式会社半導体エネルギー研究所 トランジスタ及び半導体装置
JP5981157B2 (ja) * 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
KR20230157542A (ko) 2012-04-13 2023-11-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6113500B2 (ja) * 2012-12-27 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6210530B2 (ja) * 2013-06-04 2017-10-11 国立研究開発法人物質・材料研究機構 デュアルゲート有機薄膜トランジスタ
TWI641112B (zh) 2013-06-13 2018-11-11 半導體能源研究所股份有限公司 半導體裝置
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
US9842842B2 (en) 2014-03-19 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device and electronic device having the same
JP2016225613A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
CN105304468B (zh) * 2015-09-21 2018-01-19 西安交通大学 一种n2处理的非晶igzo透明氧化物薄膜及其制备方法
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
CN107170681B (zh) * 2016-03-03 2019-10-25 上海新昇半导体科技有限公司 真空管闪存结构之制造方法
JP6673731B2 (ja) * 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102320483B1 (ko) 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6968567B2 (ja) 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102330605B1 (ko) 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI737665B (zh) 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
TWI754542B (zh) 2016-07-11 2022-02-01 日商半導體能源研究所股份有限公司 濺射靶材及金屬氧化物
WO2018020350A1 (en) 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10147722B2 (en) 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
TW202129783A (zh) 2016-08-24 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9978879B2 (en) 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102384624B1 (ko) 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180048327A (ko) 2016-11-01 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR102455711B1 (ko) 2016-12-02 2022-10-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2018138619A1 (en) 2017-01-30 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN110709998A (zh) * 2017-02-10 2020-01-17 株式会社半导体能源研究所 半导体装置以及其制造方法
TW201836020A (zh) * 2017-02-17 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JPWO2018178793A1 (ja) * 2017-03-29 2020-02-06 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法
CN110506328A (zh) 2017-04-28 2019-11-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2018220491A1 (ja) 2017-06-02 2018-12-06 株式会社半導体エネルギー研究所 半導体装置、電子部品及び電子機器
JP7213803B2 (ja) 2017-06-08 2023-01-27 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10593693B2 (en) 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN117276353A (zh) 2017-06-27 2023-12-22 株式会社半导体能源研究所 半导体装置、半导体晶片、存储装置及电子设备
WO2019008483A1 (ja) 2017-07-06 2019-01-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
KR102637403B1 (ko) 2017-07-26 2024-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11054710B2 (en) 2017-08-11 2021-07-06 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11296231B2 (en) 2017-08-25 2022-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN111052215B (zh) 2017-08-31 2022-11-29 株式会社半导体能源研究所 显示装置及电子设备
WO2019048966A1 (ja) 2017-09-05 2019-03-14 株式会社半導体エネルギー研究所 表示システム
WO2019053558A1 (en) 2017-09-15 2019-03-21 Semiconductor Energy Laboratory Co., Ltd. SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
KR102614815B1 (ko) 2017-09-15 2023-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN115458538A (zh) 2017-11-02 2022-12-09 株式会社半导体能源研究所 显示装置以及电子设备
US11087675B2 (en) 2017-11-09 2021-08-10 Semiconductor Energy Laboratory Co., Ltd. Display device, operation method thereof, and electronic device
WO2019092540A1 (en) 2017-11-09 2019-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR20240028571A (ko) 2017-11-23 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US11048134B2 (en) 2017-12-21 2021-06-29 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11100855B2 (en) 2017-12-22 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US11733574B2 (en) 2018-01-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
WO2019150224A1 (ja) 2018-02-01 2019-08-08 株式会社半導体エネルギー研究所 表示装置および電子機器
CN111837172A (zh) 2018-03-06 2020-10-27 株式会社半导体能源研究所 显示装置以及电子设备
CN112005383A (zh) 2018-03-12 2020-11-27 株式会社半导体能源研究所 金属氧化物以及包含金属氧化物的晶体管
CN112005289B (zh) 2018-04-26 2023-07-18 株式会社半导体能源研究所 显示装置及电子设备
KR20210013151A (ko) 2018-05-25 2021-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10770482B2 (en) 2018-06-06 2020-09-08 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
CN112219233A (zh) 2018-06-06 2021-01-12 株式会社半导体能源研究所 显示装置、显示模块及电子设备
JP7374896B2 (ja) 2018-07-05 2023-11-07 株式会社半導体エネルギー研究所 表示装置および電子機器
KR20210043676A (ko) 2018-08-21 2021-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US11435637B2 (en) 2018-09-21 2022-09-06 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and electronic device
CN112970053A (zh) 2018-11-02 2021-06-15 株式会社半导体能源研究所 显示装置、显示模块及电子设备
JP7289850B2 (ja) 2018-11-02 2023-06-12 株式会社半導体エネルギー研究所 半導体装置、電子機器
WO2020095142A1 (ja) 2018-11-09 2020-05-14 株式会社半導体エネルギー研究所 表示装置および電子機器
CN113168804A (zh) 2018-12-19 2021-07-23 株式会社半导体能源研究所 显示装置及电子设备
WO2020136494A1 (ja) 2018-12-26 2020-07-02 株式会社半導体エネルギー研究所 表示装置および電子機器
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US11735134B2 (en) 2019-02-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and electronic device
CN113711295A (zh) 2019-05-10 2021-11-26 株式会社半导体能源研究所 显示装置以及电子设备
JPWO2020240329A1 (ko) 2019-05-30 2020-12-03

Family Cites Families (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
JPH05206166A (ja) * 1991-12-26 1993-08-13 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3392604B2 (ja) 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
KR100219519B1 (ko) * 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH10284696A (ja) * 1997-04-02 1998-10-23 Nissan Motor Co Ltd 半導体記憶装置
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000286448A (ja) * 1999-03-31 2000-10-13 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子
JP3936830B2 (ja) * 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
WO2000070683A1 (fr) 1999-05-13 2000-11-23 Hitachi, Ltd. Mémoire à semi-conducteurs
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4282197B2 (ja) 2000-01-24 2009-06-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
WO2001073846A1 (en) * 2000-03-29 2001-10-04 Hitachi, Ltd. Semiconductor device
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002258810A (ja) * 2001-03-05 2002-09-11 Hitachi Ltd 液晶表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP3970583B2 (ja) * 2001-11-22 2007-09-05 株式会社東芝 半導体装置及びその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6677633B2 (en) * 2002-09-24 2004-01-13 Hitachi, Ltd. Semiconductor device
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6765825B1 (en) 2003-03-12 2004-07-20 Ami Semiconductor, Inc. Differential nor memory cell having two floating gate transistors
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4586345B2 (ja) 2003-09-17 2010-11-24 ソニー株式会社 電界効果型トランジスタ
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
JP4418254B2 (ja) 2004-02-24 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4872196B2 (ja) * 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
DE102005017533A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1750276B1 (en) * 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007042172A (ja) * 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP2007157982A (ja) 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP4233563B2 (ja) 2005-12-28 2009-03-04 パナソニック株式会社 多値データを記憶する不揮発性半導体記憶装置
US20070161150A1 (en) 2005-12-28 2007-07-12 Intel Corporation Forming ultra dense 3-D interconnect structures
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007251100A (ja) 2006-03-20 2007-09-27 Epson Imaging Devices Corp 電気光学装置、電子機器および半導体装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5286826B2 (ja) * 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP5414161B2 (ja) * 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
WO2009075281A1 (ja) * 2007-12-13 2009-06-18 Idemitsu Kosan Co., Ltd. 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20100295105A1 (en) * 2007-12-27 2010-11-25 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010140919A (ja) 2008-12-09 2010-06-24 Hitachi Ltd 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2486594B1 (en) 2009-10-08 2017-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device
CN105070715B (zh) 2009-10-21 2018-10-19 株式会社半导体能源研究所 半导体装置
KR101930682B1 (ko) 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101752348B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052488A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101761432B1 (ko) * 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20190124813A (ko) 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013002221A (ja) * 2011-06-21 2013-01-07 Panasonic Corp 間仕切パネル及びこれを備えた間仕切装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948959B2 (en) 2018-07-27 2024-04-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device comprising first circuit and second circuit

Also Published As

Publication number Publication date
JP5509282B2 (ja) 2014-06-04
CN102598249A (zh) 2012-07-18
JP2023166545A (ja) 2023-11-21
US20110101334A1 (en) 2011-05-05
TWI596743B (zh) 2017-08-21
TW201133801A (en) 2011-10-01
TWI517366B (zh) 2016-01-11
TW201605026A (zh) 2016-02-01
JP2013128123A (ja) 2013-06-27
US8860108B2 (en) 2014-10-14
JP2016189467A (ja) 2016-11-04
US20220059531A1 (en) 2022-02-24
JP2015216398A (ja) 2015-12-03
WO2011052367A1 (en) 2011-05-05
JP6888059B2 (ja) 2021-06-16
JP7072100B2 (ja) 2022-05-19
KR101752348B1 (ko) 2017-06-29
JP7154448B2 (ja) 2022-10-17
JP5785637B2 (ja) 2015-09-30
CN104282691B (zh) 2018-05-18
JP2013048007A (ja) 2013-03-07
JP5090514B2 (ja) 2012-12-05
KR20130049214A (ko) 2013-05-13
JP7350141B2 (ja) 2023-09-25
CN102598249B (zh) 2014-11-05
JP2022062228A (ja) 2022-04-19
JP2017228784A (ja) 2017-12-28
US20130292671A1 (en) 2013-11-07
JP2019220706A (ja) 2019-12-26
EP2494597A4 (en) 2015-03-18
EP2494597A1 (en) 2012-09-05
JP2022185073A (ja) 2022-12-13
JP5923206B2 (ja) 2016-05-24
JP6194048B2 (ja) 2017-09-06
JP2014168065A (ja) 2014-09-11
JP2021132227A (ja) 2021-09-09
JP5326057B2 (ja) 2013-10-30
KR101293262B1 (ko) 2013-08-09
JP2011119674A (ja) 2011-06-16
CN104282691A (zh) 2015-01-14

Similar Documents

Publication Publication Date Title
KR101293262B1 (ko) 반도체 장치
KR102451852B1 (ko) 반도체 장치
KR101824854B1 (ko) 반도체 장치
KR101861980B1 (ko) 반도체 장치
JP5647873B2 (ja) 半導体装置
KR102416955B1 (ko) 반도체 장치
KR101448908B1 (ko) 반도체 장치
KR20120102609A (ko) 반도체 장치
KR20120093347A (ko) 반도체 장치 및 반도체 장치의 구동 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant