KR20120093347A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

반도체 장치 및 반도체 장치의 구동 방법 Download PDF

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Abstract

반도체 장치는: 소스선; 비트선; 워드선; 상기 비트선과 상기 워드선에 접속된 메모리 셀; 어드레스 신호에 의해 지정되는 상기 메모리 셀을 선택하기 위해서 복수의 제 2 신호선들과 복수의 워드선들을 구동시키는 구동 회로; 기록 전위와 복수의 판독 전위들을 생성하여 기록 회로와 판독 회로에 공급하는 전위 생성 회로; 및 상기 복수의 판독 전위들과 상기 비트선의 전위를 비교하는 상기 판독 회로의 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하는 제어 회로를 포함한다.

Description

반도체 장치 및 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
본 발명은 반도체 소자를 이용하는 반도체 장치, 상기 반도체 장치를 제조하는 방법, 및 상기 반도체 장치를 구동하는 방법에 관한 것이다.
반도체 소자들을 이용하는 기억 장치들은 두 개의 카테고리들: 즉 전력 공급이 중단될 때 기억된 데이터를 손실하는 휘발성 기억 장치와, 전력 공급이 중단될 때에도 기억된 데이터를 유지하는 비휘발성 기억 장치로 넓게 분류된다.
휘발성 기억 장치의 대표적인 예는 DRAM(dynaimic random access memory)이다. 휘발성 기억 장치의 대표적인 예는 DRAM(dynaimic random access memory)이다. DRAM은, 기억 소자에 포함되는 트랜지스터가 선택되고, 전하가 용량 소자에 기억되는 방식으로 데이터를 기억한다.
상기 용량 소자의 전하는 상술한 원리로 DRAM으로부터 데이터를 판독함으로써 손실되며; 그러므로, 데이터가 판독될 때마다 기록 동작이 필요하다. 또한, 상기 기억 소자에 포함되는 상기 트랜지스터는 누설 전류를 가지며, 전하는 상기 트랜지스터가 선택되지 않을 때에도 용량 소자로 유입되거나 유출되어, 데이터 유지 시간이 짧아진다. 그러한 이유로, 기록 동작(리프레시 동작(refresh operation))은 미리 결정된 구간들에서 필요하며, 그것은 전력 소모를 상당히 감소시키기 어렵다. 또한, 전력 공급이 중단될 때, 기억된 데이터가 손실되므로, 자기 물질 또는 광학 물질을 이용하는 또 다른 기억 장치가 장시간 동안 데이터를 유지하기 위해 필요하다.
휘발성 기억 장치의 또 다른 예는 SRAM(static random access memory)이다. SRAM은 플립플롭과 같은 회로를 이용함으로써 기억된 데이터를 유지하며, 그래서 리프레시 동작을 필요로 하지 않고, 그것은 DRAM에 대해 이점이다. 하지만, 플립플롭과 같은 회로가 사용되므로, 기억 용량당 비용이 높다. 또한, DRAM에서와 같이, SRAM의 기억된 데이터는 전력 공급이 중단될 때에 손실된다.
비휘발성 기억 장치의 대표적인 예는 플래시 메모리이다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 간에 플로팅 게이트(floating gate)를 포함하고, 상기 플로팅 게이트에서 전하를 유지함으로써 데이터를 기억한다. 그러므로, 플래시 메모리는, 상기 데이터 유지 시간이 극히 길고(거의 영구적임), 비휘발성 기억 장치에 필요한 리프레시 동작이 필요하지 않다는 점에서 이점들을 갖는다(예컨대, 특허 문헌 1을 참조).
하지만, 기억 소자에 포함되는 게이트 절연층이 기록 데이터에서 생성되는 터널링 전류로 인해 열화되어, 상기 기억 소자는 데이터를 기록하는 미리 결정된 횟수 후에 그것의 기능을 중단한다. 이러한 문제의 악영향을 감소시키기 위해, 예컨대, 기억 소자들에 대해 데이터를 기록하는 횟수들이 균일화되는 방법이 사용된다. 하지만, 이 방법은 복잡한 주변 회로를 포함한다. 또한, 그러한 방법을 사용하여서는, 수명에 대한 기본적인 문제점을 해소하지 못한다. 달리 말해서, 플래시 메모리는, 데이터가 빈번히 재기록되는 어플리케이션들용으로 적합하지 않다.
또한, 상기 플로팅 게이트에서 상기 전하를 유지하거나, 전하를 제거하기 위해서는 고전압이 필요하다. 또한, 전하를 유지하거나 제거하는데에 비교적 긴 시간이 걸리고, 보다 높은 속도로 데이터를 기록하거나 소거하기가 쉽지 않다.
또한, 하나의 기억 소자에서 복수의 상태들을 유지하는 소위 다치 메모리(multi-valued memory)는 기록의 정확성을 확보하기 위해 복잡한 회로를 포함하고, 그것은 동작 속도의 감소를 야기한다.
[참조문헌]
특허 문헌 1: 일본 공개 특허 출원 제S57-105889호
상기 문제점들의 관점에서, 본 발명의 일 실시예의 목적은, 전력이 공급되지 않을 때에도 기억된 데이터가 유지될 수 있고, 데이터를 기록하는 횟수에 제한이 없는 구조를 반도체 장치에 제공하는 것이다.
본 발명의 일 실시예의 목적은, 트랜지스터의 임계 전압에 대한 변화의 악영향이 억제되고, 복수의 상태들(예컨대, 3개 이상의 상태들)이 정확히 그리고 용이하게 구별되는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예는 산화물 반도체를 이용하여 형성되는 트랜지스터 및 상기 산화물 반도체 외의 재료를 이용하여 형성되는 트랜지스터의 적층 구조를 갖는 반도체 장치이다.
본 발명의 일 실시예는, 비트선(bit line)의 전위와, 복수의 상태들(예컨대 3개 이상의 상태들)이 정확히 그리고 용이하게 구별되도록 판독되는 전위 사이의 비교 결과에 기초하여, 보정을 위한 전압을 선택하는 회로를 포함하는 반도체 장치이다.
예를 들어, 상기 반도체 장치는 아래에서 설명되는 구조를 사용할 수 있다.
본 발명의 일 실시예는: 소스선; 비트선; 워드선(word line); 상기 비트선과 상기 워드선에 접속된 메모리 셀; 입력되는 어드레스 신호에 의해 지정되는 메모리 셀을 선택하기 위해서, 복수의 제 2 신호선들과 복수의 워드선들을 구동시키는, 제 2 신호선들과 워드선들을 위한 구동 회로; 기록 전위를 제 1 신호선에 출력하는 기록 회로; 지정된 메모리 셀에 접속된 상기 비트선으로부터 입력되는 상기 비트선의 전위를 복수의 판독 전위들과 비교하는 판독 회로; 상기 비트선의 전위와 상기 복수의 판독 전위들 간의 비교 결과들에 기초하여, 보정을 위한 복수의 전압들 중 하나를 선택하는 제어 회로; 및 상기 기록 회로 및 상기 판독 회로에 공급하기 위해, 상기 기록 전위와 상기 복수의 판독 전위들을 생성하는 전위 생성 회로를 포함하는 반도체 장치이다.
본 발명의 일 실시예는: 소스선; 비트선; 워드선; 상기 비트선과 상기 워드선에 접속된 메모리 셀; 입력되는 어드레스 신호에 의해 지정되는 상기 메모리 셀을 선택하기 위해서, 복수의 제 2 신호선들과 복수의 워드선들을 구동시키는, 제 2 신호선들 및 워드선들을 위한 구동 회로; 제 1 기록 동작에서 제 1 기록 전위를 제 1 신호선에 출력하고, 제 2 기록 동작에서 복수의 제 2 기록 전위들 중 하나를 제 1 신호선에 출력하는 기록 회로; 지정된 상기 메모리 셀에 접속된 상기 비트선으로부터 입력되는 상기 비트선의 제 1 전위를 제 1 판독 동작에서 복수의 제 1 판독 전위들과 비교하고, 지정된 상기 메모리 셀에 접속된 상기 비트선으로부터 입력되는 상기 비트선의 제 2 전위를, 상기 메모리 셀의 데이터를 판독하기 위해 제 2 판독 동작에서 상기 복수의 제 2 판독 전위들과 비교하는 판독 회로; 상기 비트선의 제 1 전위와 상기 복수의 제 1 판독 전위들 간의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하고, 상기 복수의 제 2 기록 전위들 중 하나를 선택하는 제어 회로; 및 상기 기록 회로 및 상기 판독 회로에 공급하기 위해, 상기 제 1 기록 전위, 상기 복수의 제 2 기록 전위들, 상기 복수의 제 1 판독 전위들, 및 상기 복수의 제 2 판독 전위들을 생성하는 전위 생성 회로를 포함하는 반도체 장치이다.
본 발명의 일 실시예는: 소스선; 비트선; 제 1 신호선; 복수의 제 2 신호선들; 복수의 워드선들; 상기 소스선과 상기 비트선 간에 병렬로 접속된 복수의 메모리 셀들; 입력되는 어드레스 신호에 의해 지정되는 메모리 셀을 선택하기 위해서, 복수의 제 2 신호선들과 상기 복수의 워드선들을 구동시키는, 제 2 신호선들 및 워드선들을 위한 구동 회로; 기록 전위를 상기 제 1 신호선에 출력하는 기록 회로; 지정된 메모리 셀에 접속된 비트선으로부터 입력되는 상기 비트선의 전위와 상기 복수의 판독 전위들을 비교하는 판독 회로; 상기 비트선의 전위와 상기 복수의 판독 전위들 간의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하는 제어 회로; 및 상기 기록 회로 및 상기 판독 회로에 공급하기 위해, 상기 기록 전위 및 상기 복수의 판독 전위들을 생성하는 전위 생성 회로를 포함하는 반도체 장치이다. 상기 복수의 메모리 셀들 중 하나는: 제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터; 제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터; 및 제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 포함하는 제 3 전극을 포함한다. 상기 제 1 트랜지스터는, 반도체 재료를 함유하는 기판에 대해 제공되고, 상기 제 2 트랜지스터는 산화물 반도체층을 포함한다. 상기 제 1 게이트 전극은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 하나에 전기적으로 접속되고; 상기 소스선은 상기 제 1 소스 전극에 전기적으로 접속되고; 상기 제 1 드레인 전극은 상기 제 3 소스 전극에 전기적으로 접속되고; 상기 비트선은 상기 제 3 드레인 전극에 전기적으로 접속되고; 상기 제 1 신호선은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 다른 하나에 전기적으로 접속되고; 상기 복수의 제 2 신호선들 중 하나는 상기 제 2 게이트 전극에 전기적으로 접속되고; 상기 복수의 워드선들 중 하나는 상기 제 3 게이트 전극에 전기적으로 접속된다.
본 발명의 일 실시예는: 소스선; 비트선; 제 1 신호선; 복수의 제 2 신호선들; 복수의 워드선들; 상기 소스선과 상기 비트선 간에 병렬로 접속된 복수의 메모리 셀들; 입력되는 어드레스 신호에 의해 지정되는 상기 메모리 셀을 선택하기 위해서, 복수의 제 2 신호선들 및 복수의 워드선들을 구동시키는, 제 2 신호선들 및 워드선들을 위한 구동 회로; 제 1 기록 전위를 제 1 기록 동작에서 상기 제 1 신호선에 출력하고, 복수의 제 2 기록 전위들 중 하나를 제 2 기록 동작에서 상기 제 1 신호선에 출력하는 기록 회로; 지정된 상기 메모리 셀에 접속된 상기 비트선으로부터 입력되는 상기 비트선의 제 1 전위를 제 1 판독 동작에서 복수의 제 1 판독 전위들과 비교하고, 지정된 상기 메모리 셀에 접속된 상기 비트선으로부터 입력되는 비트선의 제 2 전위를, 상기 메모리 셀의 데이터를 판독하기 위해 제 2 판독 동작에서 복수의 제 2 판독 전위들과 비교하는 판독 회로; 상기 비트선의 제 1 전위와 상기 복수의 제 1 판독 전위들 간의 비교 결과들에 기초하여, 보정을 위한 복수의 전압들 중 하나를 선택하고, 상기 복수의 제 2 기록 전위들 중 하나를 선택하는 제어 회로; 및 상기 기록 회로 및 상기 판독 회로에 공급하기 위해, 상기 제 1 기록 전위, 상기 복수의 제 2 기록 전위들, 상기 복수의 제 1 판독 전위들, 및 상기 복수의 제 2 판독 전위들을 생성하는 전위 생성 회로를 포함하는 반도체 장치이다. 상기 복수의 메모리 셀들 중 하나는: 제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터; 제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터; 및 제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터를 포함한다. 상기 제 1 트랜지스터는 반도체 재료를 함유하는 기판에 대해 제공되고, 상기 제 2 트랜지스터는 산화물 반도체층을 포함한다. 상기 제 1 게이트 전극은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 하나에 전기적으로 접속되고; 상기 소스선은 상기 제 1 소스 전극에 전기적으로 접속되고; 상기 제 1 드레인 전극은 상기 소스 전극에 전기적으로 접속되고; 상기 비트선은 상기 제 3 드레인 전극에 전기적으로 접속되고; 상기 제 1 신호선은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 다른 하나에 전기적으로 접속되고; 상기 복수의 제 2 신호선들의 하나는 상기 제 2 게이트 전극에 전기적으로 접속되고; 상기 복수의 워드선들 중 하나는 상기 제 3 게이트 전극에 전기적으로 접속된다.
상술한 구조에서, 상기 제 1 트랜지스터는 상기 반도체 재료를 함유하는 상기 기판에 대해 제공되는 채널 형성 영역, 상기 채널 형성 영역을 사이에 두도록 제공되는 불순물 영역들, 상기 채널 형성 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극, 및 상기 불순물 영역들에 전기적으로 접속된 상기 제 1 소스 전극과 상기 제 1 드레인 전극을 포함할 수 있다.
상술한 구조에서, 상기 제 2 트랜지스터는 상기 반도체 재료를 함유하는 상기 기판 위의 상기 제 2 게이트 전극, 상기 제 2 게이트 전극 위의 제 2 게이트 절연층, 상기 제 2 게이트 절연층 위의 상기 산화물 반도체층, 및 상기 산화물 반도체층에 전기적으로 접속된 상기 제 2 소스 전극과 상기 제 2 드레인 전극을 포함할 수 있다.
상술한 구조에서, 상기 반도체 재료를 함유하는 상기 기판으로서 단결정 반도체 기판 또는 SOI 기판을 사용하는 것이 바람직하다. 특히, 상기 반도체 재료가 실리콘인 것이 바람직하다.
상술한 구조에서, 상기 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 재료를 함유하는 것이 바람직하다. 상기 산화물 반도체층은 In2Ga2ZnO7의 결정을 함유할 수 있다. 또한, 상기 산화물 반도체층의 수소 농도는 5 x 1019 atoms/cm3 이하인 것이 바람직하다. 상기 제 2 트랜지스터의 오프-상태 전류(off-state current)가 1 x 10-13A 이하인 것이 바람직하다.
본 명세서 등에서, 용어 "위(上)" 및 "아래(下)"가 필연적으로 "바로 위" 및 "바로 아래" 위치들 각각 의미하지는 않음에 유의하자. 예를 들어, 표현 "게이트 절연층 위의 제 1 게이트 전극"은, 성분이 상기 게이트 절연층과 상기 제 1 게이트 전극 사이에 놓이는 경우를 배제하지 않는다. 또한, 용어 "위" 및 "아래"는 단지 설명의 편의를 위해 사용되며, 특별히 언급되는 경우를 제외하고는, 위치 관계가 반대로 되는 경우에 서로 교체될 수 있다.
또한, 본 명세서 등에서, 용어 "전극" 및 "배선"은 기능적인 제한을 갖지 않는다. 예를 들어, "전극"은 때때로, "배선"의 일부로서 사용되고, 그 역으로도 된다. 또한, 용어 "전극" 또는 "배선"은 통합된 방식으로 형성되는 복수의 "전극들" 또는 "배선들"을 의미할 수 있다.
또한, "소스" 및 "드레인"의 기능들은 때때로, 반대 극성을 갖는 트랜지스터가 사용될 때 또는 전류 흐름의 방향이 예컨대 회로 동작에서 변경될 때 서로 스위칭된다. 그러므로, 용어 "소스" 및 "드레인"은 본 명세서 등에서 서로 교체될 수 있다.
본 명세서 등에서, 용어 "전기적으로 접속된"은 그것 사이에 제공된 임의의 전기적 기능을 갖는 대상과의 접속을 의미할 수 있다. 전기 신호들이 그것을 통해 전송 및 수신되는 한, 임의의 전기적 기능을 갖는 대상에 대한 특별한 제한이 존재하지 않는다.
임의의 전기적 기능을 갖는 대상의 예들은 전극 및 배선에 부가하여 트랜지스터, 저항기, 인덕터, 용량 소자, 및 다양한 기능들을 갖는 소자와 같은 스위칭 소자이다.
일반적으로, 용어 "SOI 기판"은, 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미하지만; 본 명세서 등에서, 용어 "SOI 기판"은 또한, 그것의 카테고리에 있어, 실리콘 이외의 재료를 사용하여 형성되는 반도체층이 절연 표면 위에 제공되는 기판을 포함한다. 즉, 상기 "SOI 기판"에 포함되는 상기 반도체층은 실리콘 반도체층에 제한되지 않는다. 상기 "SOI 기판" 내의 기판은 실리콘 웨이퍼와 같은 반도체 기판에 제한되지 않고, 그것의 카테고리에서, 유리 기판, 석영 기판, 사파이어 기판, 또는 금속 기판과 같은 비반도체 기판(non-semiconductor substrate)을 포함할 수 있다. 달리 말해서, 상기 "SOI 기판"은 또한, 카테고리에 있어, 절연 표면을 갖는 도전 기판 및 반도체 재료로 형성된 층이 제공되는 절연 기판을 포함한다. 또한, 본 명세서 등에서, 용어 "반도체 기판"은 반도체 재료를 사용하여 형성된 기판뿐만 아니라 반도체 재료를 포함하는 임의의 기판을 의미한다. 즉, 본 명세서 등에서, 상기 "SOI 기판"은 또한, "반도체 기판"의 카테고리에 포함된다.
본 발명의 일 실시예에 따라, 산화물 반도체 이외의 재료를 사용하는 트랜지스터가 하부에 놓이고, 산화물 반도체를 사용하는 트랜지스터가 상부에 놓이는 반도체 장치가 제공된다.
산화물 반도체를 사용하는 트랜지스터의 오프-상태 전류가 극히 낮기 때문에, 기억된 데이터는 트랜지스터를 사용함으로써 극히 긴 시간 동안 유지될 수 있다. 달리 말해서, 전력 소모는, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도가 극히 낮을 수 있으므로, 적절히 감소될 수 있다. 또한, 기억된 데이터는, 전력이 공급되지 않을 때에도 장시간 유지될 수 있다.
또한, 데이터는 고전압 없이 기록될 수 있고, 상기 소자의 열화가 야기되지 않는다. 또한, 데이터가 상기 트랜지스터의 온/오프 상태에 의존하여 기록되기 때문에, 고속 동작이 쉽게 실현될 수 있다. 또한, 데이터를 소거하는 동작이 필요하지 않다.
또한, 산화물 반도체 이외의 재료를 사용하는 트랜지스터가 산화물 반도체를 사용하는 트랜지스터보다 고속으로 동작할 수 있기 때문에, 기억된 데이터는 상기 트랜지스터를 사용함으로써 고속으로 판독될 수 있다.
본 발명의 일 실시예에 따라, 보정을 위한 전압이 상기 비트선의 전위와 판독되는 전위 간의 비교 결과에 기초하여 선택되어, 복수의 상태들(예컨대, 3 이상의 상태들)이 정확하고 쉽게 분리될 수 있다. 따라서, 우수한 특성들을 갖는 다치형 반도체 장치(multi-values type semiconductor device)가 제공될 수 있다.
이 방식에서, 산화물 반도체 이외의 재료를 사용하는 상기 트랜지스터와 산화물 반도체를 사용하는 상기 트랜지스터 둘 모두가 제공되고, 상기 비트선의 전위와 판독된 전위에 기초하여 보정을 위한 전압을 선택하는 회로가 제공되어, 진보한 특징을 갖는 반도체 장치가 실현될 수 있다.
도 1은 반도체 장치를 설명하는 회로도.
도 2a 및 도 2b는 반도체 장치를 설명하기 위한 단면도 및 평면도.
도 3a 내지 도 3h는 반도체 장치의 제작 공정들을 설명하는 단면도들.
도 4a 내지 도 4g는 반도체 장치의 제작 공정들을 설명하는 단면도들.
도 5a 내지 도 5d는 반도체 장치의 제작 공정들을 설명하는 단면도들.
도 6은 산화물 반도체를 포함하는 트랜지스터의 단면도.
도 7은 도 6에서 A-A' 단면을 따르는 에너지 밴드도(모식도).
도 8a는 양의 전압(VG>0)이 게이트(GE1)에 인가되는 상태를 도시하는 도면이고, 도 8b는 음의 전압(VG<0)이 게이트(GE1)에 인가되는 상태를 도시하는 도면.
도 9는 진공 준위(vacuum level)와 금속의 일함수(work function)(ΦM) 사이 및 상기 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계들을 설명하는 도면.
도 10은 반도체 장치를 설명하는 단면도.
도 11a 및 도 11b는 각각 반도체 장치를 설명하는 단면도들.
도 12a 및 도 12b는 각각 반도체 장치를 설명하는 단면도들.
도 13a 및 도 13b는 반도체 장치를 설명하는 단면도들.
도 14는 메모리 셀을 설명하는 도면.
도 15는 기록 회로를 설명하는 도면.
도 16은 판독 회로를 설명하는 도면.
도 17은 기록 동작의 흐름을 설명하는 도면.
도 18a 및 도 18b는 각각 전하의 분포를 도시하는 도면.
도 19는 동작을 설명하는 흐름도.
도 20a는 보정 없이 데이터가 기록된 후의 상태의 예를 설명하는 도면이고, 도 20b는 보정을 행한 경우 데이터가 기록된 후의 상태의 예를 설명하는 도면.
도 21은 반도체 장치를 설명하는 도면.
도 22a 내지 도 22f는 각각 전자 기기를 설명하는 도면.
본 발명의 실시예들의 예들은 첨부 도면들을 참조하여 아래에서 설명된다. 본 발명이 이하의 설명에 제한되지 않으며, 여기에서 개시되는 모드들 및 세부사항들이 본 발명의 사상 및 범위에서 벗어남이 없이 다양한 방식들로 수정될 수 있음을 기술분야의 당업자이 쉽게 이해함에 유의하자. 그러므로, 본 발명은 여기에 포함되는 실시예들의 내용에 제한되는 것으로서 고려되지 않는다.
도면들 등에서 설명되는 각각의 구조의 위치, 크기, 범위 등은 이해를 용이하게 하기 위한 몇몇 경우들에서 정확히 나타내지지 않음에 유의하자. 그러므로, 본 발명의 실시예들은 필연적으로, 도면들 등에서 개시되는 그러한 위치, 크기, 범위 등에 제한되지 않는다.
또한, 본 명세서 등에서, "제 1" 제 2" 및 "제 3"과 같은 서수는 구성요소들의 혼동을 회피하기 위해 사용되며, 그 용어들은 수적인 제한을 갖지 않는다.
(실시예 1)
실시예 1에서, 본 발명의 일 실시예에 따르는 반도체 장치의 구조들 및 제작 방법은 도 1, 도 2a, 도 2b, 도 3a 내지 도 3h, 도 4a 내지 도 4g, 도 5a 내지 도 5d, 도 6, 도 7a 및 도 7b, 도 8a 및 도 8b, 도 9, 도 10, 도 11a 및 도 11b, 도 12a 및 도 12b, 도 13a 및 도 13b를 참조하여 설명된다.
< 반도체 장치의 회로 구성 >
도 1은 반도체 장치의 회로 구성의 예를 도시한다. 상기 반도체 장치는 산화물 반도체 이외의 재료를 사용하는 트랜지스터(160), 및 산화물 반도체를 사용하는 트랜지스터(162)를 포함한다. 도 1에서, 참조 부호 OS는 상기 트랜지스터(162)용으로 사용되는 산화물 반도체를 명시하기 위해 표기된다.
상기 트랜지스터(160)의 게이트 전극은 상기 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나에 전기적으로 접속된다. 제 1 배선(제 1 라인, 또한 소스선이라 함)은 상기 트랜지스터(160)의 소스 전극에 전기적으로 접속된다. 제 2 배선(제 2 라인, 또한 비트선이라 함)은 상기 트랜지스터(160)의 드레인 전극에 전기적으로 접속된다. 제 3 배선(제 3 라인, 또한 제 1 신호선이라 함)은 상기 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나에 전기적으로 접속된다. 제 4 배선(제 4 라인, 또한 제 2 신호선이라 함)은 상기 트랜지스터(162)의 게이트 전극에 전기적으로 접속된다.
산화물 반도체 이외의 재료를 사용하는 상기 트랜지스터(160)가 산화물 반도체를 사용하는 상기 트랜지스터에 비하여 고속으로 동작할 수 있기 때문에, 기억된 데이터는 상기 트랜지스터(160)를 사용함으로써 고속으로 판독될 수 있다. 또한, 산화물 반도체를 사용하는 상기 트랜지스터(162)는 극히 낮은 오프-상태 전류의 특징을 갖는다. 그 이유로, 상기 트랜지스터(160)의 게이트 전극의 전위는 상기 트랜지스터(162)를 턴 오프(turn off)함으로써 극히 장시간 동안 유지될 수 있다.
데이터의 기록, 유지, 및 판독은, 상기 게이트 전극의 전위가 유지될 수 있는 이점을 이용하여, 아래에서 설명되는 방식으로 수행될 수 있다.
우선, 데이터의 기록 및 유지가 설명된다. 우선, 상기 제 4 배선의 전위가, 상기 트랜지스터(162)가 턴 온되는 전위로 설정되어, 트랜지스터(162)는 턴 온된다. 그러므로, 상기 제 3 배선의 전위는 상기 트랜지스터(160)의 게이트 전극에 공급된다(기록). 그 후에, 상기 제 4 배선의 전위가, 상기 트랜지스터(162)가 턴 오프되는 전위로 설정되어, 상기 트랜지스터(162)가 턴 오프되고, 그것에 의해 상기 트랜지스터(160)의 게이트 전극의 전위가 유지된다(유지).
상기 트랜지스터(162)의 오프 상태 전류가 극히 낮기 때문에, 상기 트랜지스터(160)의 게이트 전극의 전위는 장시간 동안 유지된다. 예를 들어, 상기 트랜지스터(160)의 게이트 전극의 전위가, 상기 트랜지스터(160)가 턴 온되는 전위일 때, 상기 트랜지스터(160)의 온 상태(on state)가 장시간 동안 유지된다. 한편, 상기 트랜지스터(160)의 게이트 전극의 전위가, 상기 트랜지스터(160)가 턴 오프되는 전위일 때, 상기 트랜지스터(160)의 오프 상태(off state)가 장시간 동안 유지된다.
다음으로, 데이터의 판독이 설명된다. 미리 결정된 전위(낮은 전위)가, 상기 트랜지스터(160)의 온 상태 또는 오프 상태가 상술한 바와 같이 유지되는 상태에서 제 1 배선에 공급될 때, 상기 제 2 배선의 전위는, 상기 트랜지스터(160)가 온인지 또는 오프인지에 의존하여 변한다. 예를 들어, 상기 트랜지스터(160)가 온일 때, 제 2 배선의 전위는 상기 제 1 배선의 전위에 따라 감소된다. 역으로, 상기 트랜지스터(160)가 오프일 때, 상기 제 2 배선의 전위는 변하지 않는다.
이런 식으로, 상기 제 2 배선의 전위가, 데이터가 유지되는 상태에서 미리 결정된 전위와 비교되어, 상기 데이터가 판독될 수 있다.
다음으로, 데이터의 재기록이 설명된다. 데이터의 재기록은 데이터의 기록 및 유지와 유사한 방식으로 수행된다. 즉, 상기 제 4 배선의 전위가, 상기 트랜지스터(162)가 턴 온되는 전위로 설정되어, 상기 트랜지스터(162)는 턴 온된다. 그러므로, 상기 제 3 배선의 전위(새로운 데이터에 대한 전위)는 상기 트랜지스터(160)의 게이트 전극에 공급된다. 그 후에, 상기 제 4 배선의 전위가, 상기 트랜지스터(162)가 턴 오프되는 전위로 설정되어, 상기 트랜지스터(162)가 턴 오프되고, 그것에 의해 새로운 데이터가 기억된다.
본 발명에 따른 상기 반도체 장치에서, 데이터는 상술한 바와 같이 데이터를 다시 기록함으로써 직접적으로 재기록될 수 있다. 그 이유로, 플래시 메모리 등을 위해 필요한 소거 동작이 불필요하여, 소거 동작으로 인한 동작 속도의 감소가 방지될 수 있다. 즉, 상기 반도체 장치의 고속 동작이 실현될 수 있다.
전자들이 다수 캐리어들인 n 채널 트랜지스터가 상기 설명에서 사용되지만, 홀들(holes)이 다수 캐리어들인 p 채널 트랜지스터가 상기 n 채널 트랜지스터 대신에 사용될 수 있다는 것은 말할 필요가 없다.
또한, 임의의 다른 구성요소가 상술한 구조에 부가될 수 있다. 예를 들어, 용량 소자는 상기 트랜지스터(160)의 게이트 전극 또는 상기 트랜지스터(162)의 소스 전극 또는 드레인 전극에 접속될 수 있어, 전위 변동에 대한 허용도(tolerance)가 개선된다.
< 반도체 장치의 평면 구조 및 단면 구조 >
도 2a 및 도 2b는 도 1에서 설명되는 상기 반도체 장치의 구조의 예를 도시한다. 도 2a는 상기 반도체 장치의 단면을 도시하고, 도 5b는 상기 반도체 장치의 평면을 도시한다. 도 2a는 도 2b에서 라인 A1-A2 및 라인 B1-B2를 따르는 단면에 대응한다. 도 2a 및 도 2b에서 설명되는 상기 반도체 장치는 하부에서 산화물 반도체 이외의 재료를 사용하는 상기 트랜지스터(160) 및 상부에서 산화물 반도체를 사용하는 상기 트랜지스터(162)를 포함한다. 상기 트랜지스터들(160,162)이 n 채널 트랜지스터들이지만, p 채널 트랜지스터가 사용될 수 있다. 특히, 상기 트랜지스터(160)로서 p 채널 트랜지스터를 사용하는 것이 용이하다.
상기 트랜지스터(160)는, 반도체 재료를 함유하는 기판(100)에 제공되는 채널 형성 영역(116), 상기 채널 형성 영역(116)을 사이에 두도록 제공되는 불순물 영역들(114)과 고농도 불순물 영역들(120)(이들 영역들은 총괄적으로, 단순히 불순물 영역들이라 할 수 있음), 상기 채널 형성 영역(116) 위에 제공되는 상기 게이트 절연층(108), 게이트 절연층(108) 위에 제공되는 게이트 전극(110), 및 상기 불순물 영역들(114)에 전기적으로 접속된 소스 전극 또는 드레인 전극(130a) 중 하나와 상기 소스 전극 또는 드레인 전극(130b) 중 다른 하나를 포함한다.
사이드월 절연층(118)이 상기 게이트 전극(110)의 측면 상에 제공된다. 상기 고농도 불술물 영역(120)은, 단면으로 볼 때, 상기 사이드월 절연층(118)과 중첩하지 않는 상기 기판(100)의 영역에 놓인다. 금속 화합물 영역(124)이 상기 고농도 불순물 영역(120) 위에 놓인다. 소자 분리 절연층(106)이 상기 트랜지스터(160)를 둘러싸도록 상기 기판(100) 위에 제공된다. 층간 절연층(126) 및 층간 절연층(128)이 상기 트랜지스터(160)를 덮도록 제공된다. 상기 소스 및 드레인 전극들(130a, 130b) 각각은 상기 층간 절연층들(126, 128)에 형성되는 개구(opening)를 통해 상기 금속 화합물 영역(124)에 전기적으로 접속된다. 즉, 상기 소스 및 드레인 전극들(130a, 130b) 각각은 상기 금속 화합물 영역(124)을 통해 상기 고농도 불순물 영역(120) 및 상기 불순물 영역(114)에 전기적으로 접속된다. 상기 소스 및 드레인 전극들(130a, 130b)과 유사한 방식으로 제공되는 전극(130c)이 상기 게이트 전극(110)에 전기적으로 접속된다.
상기 트랜지스터(162)는, 상기 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 상기 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 상기 게이트 절연층(138) 위에 제공되는 산화물 반도체층(140), 및 상기 산화물 반도체층(140) 위에 제공되며, 상기 산화물층(140)에 전기적으로 접속되는 상기 소스 전극 또는 상기 드레인 전극(142a) 중 하나와 소스 전극 또는 드레인 전극(142b) 중 다른 하나를 포함한다.
상기 게이트 전극(136d)은 상기 층간 절연층(128) 위에 형성되는 절연층(132)에 임베딩되도록 제공된다. 상기 게이트 전극(136d)과 마찬가지로, 전극(136a), 전극(136b), 및 전극(136c)은 상기 소스 또는 드레인 전극(130a), 상기 소스 또는 드레인 전극(130b), 및 상기 전극(130c)과 각각 접촉하여 형성된다.
보호 절연층(144)이 상기 산화물 반도체층(140)의 일부에 접촉하도록 상기 트랜지스터(162) 위에 제공된다. 층간 절연층(146)이 상기 보호 절연층(144) 위에 제공된다. 상기 소스 또는 드레인 전극(142a) 또는 상기 소스 또는 드레인 전극(142b)에 도달하는 개구들은 상기 보호 절연층(144) 및 상기 층간 절연층(146)에 형성된다. 전극(150d) 및 전극(150e)은 각각의 개구들을 통해, 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)과 각각 접촉하여 형성된다. 상기 전극들(150d, 150e)과 마찬가지로, 전극(150a), 전극(150b), 및 전극(150c)은 상기 게이트 절연층(138), 상기 보호 절연층(144), 및 상기 층간 절연층(146)에 제공되는 개구들을 통해, 상기 전극(136a), 상기 전극(136b), 및 상기 전극(136c)과 각각 접촉하여 형성된다.
상기 산화물 반도체층(140)이 수소와 같은 불순물들이 상당히 제거되는 고순도화된 산화물 반도체층인 것이 바람직하다. 특히, 상기 산화물 반도체층(140)에서 수소의 농도는 5 x 1019 atoms/cm3 이하, 바람직하게는 5 x 1018 atoms/cm3 이하, 보다 바람직하게는 5 x 1017 atoms/cm3 이하이다. 또한, 상기 산화물 반도체층(140)은 바람직하게는, 산소의 저장으로 인한 결함들이 감소되도록, 충분한 양의 산소를 함유한다. 상당히 감소된 수소 농도로 고순도화되는 상기 산화물 반도체층(140)은 1 x 1012/cm3 미만, 바람직하게는 1 x 1011/cm3 이하의 캐리어 농도를 갖는다. 우수한 오프 상태 전류 특성들을 갖는 상기 트랜지스터(162)가, 진성 또는 실질적으로 진성이 되는 그러한 산화물 반도체의 사용으로 얻어질 수 있다. 예를 들어, 상기 드레인 전압(Vd)이 +1V 또는 +10V이고, 상기 게이트 전압(Vg)이 -5V 내지 -20V의 범위에 있을 때, 상기 오프 상태 전류는 1 x 10-13A 이하이다. 수소 농도의 상당한 감소에 의해 고순도화되는 상기 산화물 반도체층(140)이 상기 트랜지스터(162)의 오프 상태 전류를 감소시키는데 사용되어, 진보한 구조를 갖는 반도체 장치가 실현될 수 있다. 상기 산화물 반도체층(140)에서 수소의 농도는 2차 이온 질량 분석법(secondary ion mass spectrometry: SIMS)에 의해 측정된다는 것을 주의한다.
절연층(152)이 상기 층간 절연층(146) 위에 제공된다. 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)은 상기 절연층(152)에 임베딩되도록 제공된다. 상기 전극(154a)은 상기 전극(150a)과 접촉한다. 상기 전극(154b)은 상기 전극(150b)에 접촉한다. 상기 전극(154c)은 상기 전극(150c) 및 상기 전극(150d)과 접촉한다. 상기 전극(154d)은 상기 전극(150e)과 접촉한다.
즉, 도 2a 및 도 2b에서 설명되는 상기 반도체 장치에서, 상기 트랜지스터(160)의 게이트 전극(110) 및 상기 트랜지스터(162)의 소스 또는 드레인 전극(142a)은 상기 전극들(130c, 136c, 150c, 154c, 150d)을 통해 전기적으로 접속된다.
< 반도체 장치의 제작 방법 >
다음으로, 상기 반도체 장치의 제작 방법의 예가 설명된다. 우선, 하부에서 상기 트랜지스터(160)의 제작 방법이 도 3a 내지 도 3h를 참조하여 아래에서 설명되고, 상부에서 상기 트랜지스터(162)의 제작 방법이 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 설명된다.
< 하부 트랜지스터의 제작 방법 >
우선, 반도체 재료를 포함하는 기판(100)이 준비된다(도 3a 참조). 반도체 재료를 포함하는 상기 기판(100)으로서는, 실리콘, 탄화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 만들어진 화합물 반도체 기판; SOI 기판 등이 사용될 수 있다. 실시예 1에서, 반도체 재료를 포함하는 상기 기판(100)으로서 단결정 실리콘 기판을 사용하는 예가 설명된다. 일반적으로, 용어 "SOI 기판"은, 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미하지만; 본 명세서 등에서, 용어 "SOI 기판"은 또한 카테고리에 있어, 실리콘 이외의 재료를 사용하여 형성된 반도체층이 절연 표면 위에 제공되는 기판을 포함한다. 즉, 상기 "SOI 기판"에 포함되는 상기 반도체층은 실리콘 반도체층에 제한되지 않는다. 상기 "SOI 기판"은 또한 카테고리에 있어, 절연층이 사이에 제공되는 반도체층이 제공된 유리 기판과 같은 절연 기판을 포함한다.
소자 분리 절연층을 형성하기 위한 마스크(mask)로서 기능하는 보호층(102)은 기판(100) 위에 형성된다(보 3a 참조), 상기 보호층(102)으로서는, 예컨대 산화 실리콘, 질화 실리콘, 질화산화 실리콘 등을 사용하여 형성되는 절연층이 사용될 수 있다. 이러한 공정 전 또는 후에, n형 도전성을 부여하는 불순물 원소 또는 p형 도전성을 부여하는 불순물 원소가 트랜지스터의 임계 전압을 제어하기 위해 상기 기판(100)에 첨가될 수 있다. 상기 기판(100)에 포함되는 상기 반도체 재료가 실리콘일 때, 인(phosphorus), 비소(arsenic) 등이 n형 도전성을 부여하는 불순물로서 사용될 수 있고; 보론(boron), 알루미늄, 갈륨(gallium) 등이 p형 도전성을 부여하는 불순물로서 사용될 수 있다.
다음으로, 상기 보호층(102)(즉, 노출된 영역에서)으로 덮이지 않은 영역에서 상기 기판(100)의 일부가 상기 보호층(102)을 마스크로서 사용하여 에칭함으로써 제거된다. 그러므로, 분리된 반도체 영역(104)이 형성된다(도 3b 참조). 에칭으로서는, 드라이 에칭(dry etching)이 바람직하게 형성되지만, 웨트 에칭(wet etching)이 수행될 수 있다. 에칭 가스 및 에천트(etchant)는 에칭될 층의 재료에 의존하여 적절히 선택될 수 있다.
이어서, 절연층이 상기 반도체 영역(104)을 덮도록 형성되고, 상기 반도체 영역(104)과 중첩하는 영역에서 상기 절연층이 선택적으로 제거되어, 소자 분리 절연층들(106)이 형성된다(도 3b 참조). 상기 절연층은 산화 실리콘, 질화 실리콘, 질화산화 실리콘 등을 사용하여 형성된다. 상기 절연층을 제거하는 방법으로서, CMP과 같은 에칭 처리 및 폴리싱 처리(polishing treatment) 중 어느 하나가 이용될 수 있다. 상기 보호층(102)은, 반도체 영역(104)의 형성 후에 또는 상기 소자 분리 절연층들(106)의 형성 후에 제거된다.
다음으로, 절연층이 상기 반도체 영역(104) 위에 형성되고, 도전성 재료를 포함하는 층이 상기 절연층 위에 형성된다.
절연층이 게이트 절연층으로서 기능하고, 바람직하게는, CVD 방법, 스퍼터링 방법 등에 의해 형성되는 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄(hafnium oxide), 산화 알루미늄, 산화 탄탈륨 등을 포함하는 막을 사용하는 단층 구조 또는 적층 구조를 갖는다. 대안으로, 상기 절연층은, 상기 반도체 영역(104)의 표면이 상기 고밀도 플라즈마 처리 또는 열 산화 처리에 의해 산화되거나 질화되는 방식으로 형성될 수 있다. 고밀도 플라즈마 처리는 예컨대, He, Ar, Kr, 또는 Xe와 같은 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소와 같은 가스의 혼합 가스를 사용하여 수행될 수 있다. 상기 절연층의 두께에 대한 특별한 제한이 존재하지 않고; 상기 절연층은 예컨대 1nm 이상 100nm 이하의 두께를 가질 수 있다.
도전성 재료를 포함하는 층은 알루미늄, 구리, 티타늄, 탄탈륨, 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 도전성 재료를 포함하는 층은 도전성 재료를 포함하는 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 도전성 재료를 포함하는 층을 형성하는 방법에 대한 특별한 제한이 존재하지 않고; 증착 방법, CDV 방법, 스퍼터링 방법, 또는 스핀 코팅 방법(spin coating method)과 같은 다양한 막 형성 방법들이 이용될 수 있다. 실시예 1에서 설명되는 것은, 도전성 재료를 포함하는 층이 금속 재료를 사용하여 형성되는 경우의 예이다.
그 후에, 상기 절연층 및 도전성 재료를 포함하는 층이 선택적으로 에칭되어, 상기 게이트 절연층(108) 및 상기 게이트 전극(110)이 형성된다(도 3c 참조).
다음으로, 상기 게이트 전극(110)을 덮는 절연층(112)이 형성된다(도 3c 참조). 이어서, 인(P), 비소(As) 등이 상기 반도체 영역(104)에 부가되어, 얇은 접합 깊이를 갖는 상기 불순물 영역들(114)이 상기 기판(100)에서 형성된다(도 3c 참조). 인 또는 비소가 n 채널 트랜지스터를 형성하기 위해 실시예 1에서 부가되지만, 보론(B) 또는 알루미늄(Al)과 같은 또 다른 불순물 원소가 n 채널 트랜지스터를 형성하는 경우에 부가될 수 있다. 상기 불순물 영역들(114)의 형성으로, 상기 채널 형성 영역(116)이 상기 게이트 절연층(108) 아래의 상기 반도체 영역(104)에서 형성된다(도 3c 참조). 부가되는 불순물의 농도는 적절히 설정되고; 상기 반도체 소자의 사이즈가 극히 감소될 때 농도가 증가되어, 단채널 효과가 억제될 수 있는 것이 바람직하다. 상기 불순물 영역들(114)은, 실시예 1에서 상기 절연층(112)의 형성 후에 형성되고; 대안으로, 상기 절연층(112)이 상기 불순물 영역들(114)의 형성 후에 형성될 수 있다.
다음으로, 상기 사이드월 절연층들(118)이 형성된다(도 3d 참조). 절연층이 상기 절연층(112)을 덮도록 형성되고, 이어서 높은 이방성 에칭을 겪어서, 상기 사이드월 절연층들(118)이 자기 정렬 방식으로 형성될 수 있다. 이 때에, 상기 게이트 전극(110)의 상부 표면 및 상기 불순물 영역들(114)의 상부 표면들이 노출되도록, 상기 절연층(112)을 부분적으로 에칭하는 것이 바람직하다.
이어서, 절연층이 상기 게이트 전극(110), 상기 불순물 영역들(114), 상기 사이드월 절연층들(118) 등을 덮도록 형성된다. 다음으로, 인(P), 비소(As) 등이, 상기 절연층이 상기 불순물 영역들(114)과 접촉하는 영역들에 첨가되어, 상기 고농도 불순물 영역들(120)이 형성된다(도 3e 참조). 그 후에, 상기 절연층은 제거되고, 금속층(112)이 상기 게이트 전극(110), 상기 사이드월 절연층들(118), 상기 고농도 불순물 영역들(120) 등을 덮도록 형성된다(도 3e 참조). 진공 증착 방법, 스퍼터링 방법, 또는 스핀 코팅 방법과 같은 다양한 막 형성 방법들이 상기 금속층(122)을 형성하기 위해 이용될 수 있다. 상기 금속층(122)이, 저저항의 금속 화합물이 되도록 상기 반도체 영역(104)에 포함되는 반도체 재료와 작용하는 금속 재료를 사용하여 형성되는 것이 바람직하다. 그러한 금속 재료의 예들은 티타늄, 탄탈늄, 텅스텐, 니켈, 코발트, 및 백금이다.
다음으로, 상기 금속층(122)이 상기 반도체 재료와 반응하도록 열처리가 수행된다. 그러므로, 상기 고농도 물순물 영역들(120)과 접촉하는 상기 금속 화합물 영역(124)이 형성된다(도 3f 참조). 상기 게이트 전극(110)이 다결정 실리콘 등을 사용하여 형성될 때, 금속 화합물 영역이 또한, 상기 금속층(122)과 접촉하여 상기 게이트 전극(110)의 영역에 형성된다.
열처리로서, 예컨대 플래시 램프(flash lamp)의 조사(irradiation)가 사용될 수 있다. 또 다른 열처리 방법이 사용될 수 있음은 말 할 필요가 없지만, 극히 짧은 시간 동안 열처리가 금속 화합물의 형성시에 화학적 반응의 제어성을 개선하도록 달성될 수 있는 방법을 사용하는 것이 바람직하다. 금속 화합물 영역들이 금속 재료와 반도체 재료의 반응에 의해 형성되고, 상당히 높은 도전성을 갖는다. 상기 금속 화합물 영역들은 전기 저항성을 적절히 감소시키고, 소자 특성들을 개선할 수 있다. 상기 금속층(122)은, 상기 금속 화합물 영역들(124)이 형성된 후에 제거된다.
다음으로, 상기 층간 절연층(126) 및 상기 층간 절연층(128)은 상기 공정들을 통해 형성된 화합물들을 덮도록 형성된다(도 3g 참조). 상기 층간 절연층들(126, 128)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨과 같은 무기물 절연 재료를 사용하여 형성될 수 있다. 대안으로, 폴리이미드(polyimide) 또는 아크릴(acrylic)과 같은 유기물 절연 재료가 사용될 수 있다. 상기 층간 절연층(126)과 상기 층간 절연층(128)의 2층 구조가 실시예 1에서 이용되지만, 층간 절연층의 구조는 이 구조에 제한되지 않는다. 상기 층간 절연층(128)의 형성 후에, CMP, 에칭 등으로 상기 층간 절연층(128)의 표면을 평탄화하는 것이 바람직하다.
이어서, 상기 금속 화합물 영역들(124)에 도달하는 개구들이 상기 층간 절연층들에서 형성되고, 상기 소스 및 드레인 전극들(130a, 130b)이 개구들에서 형성된다(도 3h 참조), 소스 및 드레인 전극들(130a, 130b)은 예컨대, 도전층이 PVD 방법, CVD 방법 등에 의해 개구들을 포함하는 영역에서 형성되고, 상기 도전층의 일부가 에칭, CMP 등에 의해 제거되는 방식으로 형성될 수 있다.
상기 소스 및 드레인 전극들(130a, 130b)이 상기 도전층의 일부를 제거함으로써 형성되는 경우에, 그 프로세스가 바람직하게 형성되어, 상기 표면들이 평탄화된다. 예를 들어, 얇은 티타늄 막 또는 얇은 질화 티타늄 막이 상기 개구들을 포함하는 영역에서 형성되고, 이어서, 텅스텐 막이 상기 개구들에 임베딩되도록 형성될 때, 텅스텐 막, 티타늄 막, 질화 티타늄 막 등의 불필요한 부분이 제거되고, 상기 표면의 평탄성이 후속 CMP에 의해 개선될 수 있다. 그러한 방식으로 소스 및 드레인 전극들(130a, 130b)을 포함하는 표면을 평탄화함으로써, 전극, 배선, 절연층, 반도체층 등이 차후 공정들에서 순조롭게 형성될 수 있다.
상기 금속 화합물 영역들(124)과 접촉하는 상기 소스 및 드레인 전극들(130a, 130b)만이 여기에서 도시되지만, 상기 게이트 전극(110)(예컨대, 도 2a에서 전극(130c)) 등과 접촉하는 전극이 또한 이 공정에서 형성될 수 있다. 상기 소스 및 드레인 전극들(130a, 130b)용으로 사용되는 재료들에 대해서는 특별한 제한이 없으며; 다양한 도전성 재료들이 사용될 수 있다. 예를 들어, 몰리브덴(molybdenum), 티타늄, 크로뮴(chromium), 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴(neodymium), 또는 스칸듐(scandium)과 같은 도전성 재료가 사용될 수 있다.
상기 공정들을 통해, 반도체 재료를 포함하는 상기 기판(100)을 사용하는 상기 트랜지스터(160)가 형성된다. 전극, 배선, 절연층 등이 또한 상기 공정들 후에 형성될 수 있다. 상기 배선이 층간 절연층 및 도전층을 포함하는 적층 구조의 다층 구조를 가질 때, 고도로 집적화된 반도체 장치가 제공될 수 있다.
< 상부 트랜지스터의 제작 방법 >
다음으로, 상기 층간 절연층(128) 위에 상기 트랜지스터(162)의 제작 공정들이 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 설명된다. 전극들을 제작 공정들을 도시하는 도 4a 내지 도 4g 및 도 5a 내지 도 5d에서, 상기 층간 절연층(128) 위의 상기 트랜지스터(162) 등, 상기 트랜지스터(162) 아래에 놓이는 상기 트랜지스터(160) 등은 생략된다.
우선, 상기 절연층(132)이 상기 층간 절연층(128), 상기 소스 및 드레인 전극들(130a, 130b), 및 상기 전극(130c) 위에 형성된다(도 4a 참조). 상기 절연층(132)은 PVC 방법, CVD 방법 등에 의해 형성된다. 상기 절연층(132)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨과 같은 무기물 절연 재료를 사용하여 형성될 수 있다.
다음으로, 상기 소스 및 드레인 전극들(130a, 130b) 및 상기 전극(130c)에 도달하는 개구들이 상기 절연층(132)에서 형성된다. 이 때에, 개구는 또한, 상기 게이트 전극(136d)이 차후에 형성되는 영역에서 형성된다. 이어서, 도전층(134)이 상기 개구들에서 임베딩되도록 형성된다(도 4b 참조). 상기 개구들이 마스크 등을 사용하여 에칭함으로써 형성될 수 있다. 상기 마스크는 포토마스크 등을 사용하는 광 노출에 의해 형성될 수 있다. 웨트 에칭 또는 드라인 에칭이 상기 에칭으로서 사용될 수 있고; 마이크로제조에 대해 드라인 에칭을 사용하는 것이 바람직하다. 상기 도전층(134)이 PVD 방법 또는 CVD 방법과 같은 막 형성 방법에 의해 형성될 수 있다. 상기 도전층(134)은 몰리브덴, 티타늄, 크로뮴, 탄탈늄, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 도전성 재료, 또는 이들 재료들 중 임의의 것의 합금 또는 화합물(예컨대, 질화물)을 사용하여 형성될 수 있다.
구체적으로는, 예컨대, 얇은 티타늄 막이 PVD 방법에 의한 개구들을 포함하는 영역에서 형성되고, 얇은 질화 티타늄 막이 CVD 방법에 의해 형성되고, 이어서, 텅스텐 막이 개구들에 임베딩되도록 형성되는 방법을 이용할 수 있다. PVD 방법에 의해 형성되는 티타늄 막은, 하부 전극들(여기에서는, 소스 및 드레인 전극들(130a, 130b), 전극(130c) 등)과 계면(interface)에서 산화막을 환원시켜, 하부 전극들과의 접촉 저항을 감소시키는 기능을 갖는다. 상기 티타늄 막의 형성 후에 형성되는 상기 질화 티타늄 막은 상기 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. 구리 막은, 티타늄, 질화 티타늄 등의 상기 배리어 막의 형성 후에 도금 방법(plating method)에 의해 형성될 수 있다.
상기 도전층(134)이 형성된 후에, 상기 도전층(134)의 일부가 에칭, CMP 등에 의해 제거되어, 상기 절연층(132)이 노출되고, 상기 전극들(136a, 136b, 136c) 및 상기 게이트 전극(136d)이 형성된다(도 4c 참조). 상기 전극들(136a, 136b, 136c) 및 상기 게이트 전극(136d)이 상기 도전층(134)의 일부를 제거함으로써 형성될 때, 그 프로세스가 바람직하게 수행되어, 상기 표면들이 평탄화된다. 그러한 방식으로 상기 절연층(132), 상기 전극들(136a, 136b, 136c) 및 상기 게이트 전극(136d)의 표면들을 평탄화함으로써, 전극, 배선, 절연층, 반도체층 등이 바람직하게는, 차후 공정들에서 형성될 수 있다.
다음으로, 상기 게이트 절연층(138)이 상기 절연층(132), 상기 전극들(136a, 136b, 136c) 및 상기 게이트 전극(136d)을 덮도록 형성된다(도 4d 참조). 상기 게이트 절연층(138)은 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 상기 게이트 절연층(138)이 산화 실리콘, 질화 실리콘, 실리콘 산화물, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈늄 등을 포함하는 것이 바람직하다. 상기 게이트 절연층(138)은 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 상기 게이트 절연층(138)은, 소스 가스로서 실레인(SiH4), 산소, 및 질소를 사용하는 플라즈마 CVD 방법에 의한 산화질화 실리콘을 사용하여 형성될 수 있다. 상기 게이트 절연층(138)의 두께에 대해서는 특별한 제한이 없고; 상기 게이트 절연층(138)은 예컨대 10nm 이상 및 500nm 이하의 두께를 가질 수 있다. 적층 구조를 이용하는 경우에, 예컨대, 상기 게이트 절연층(138)이 50nm 이상 및 200nm 이하의 두께를 갖는 제 1 게이트 절연층과, 상기 제 1 게이트 절연층 위에 5nm 이상 및 300nm 이하의 두께를 갖는 제 2 게이트 절연층의 적층인 것이 바람직하다.
불순물들의 제거에 의해 진성 또는 실질적으로 진성이 되는 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위와 계면 전하에 아주 민감하고; 그러므로, 그러한 산화물 반도체가 산화물 반도체층용으로 사용될 때, 상기 게이트 절연층과의 계면이 중요하다. 달리 말해서, 고순도화된 산화물 반도체층과 접촉하는 상기 게이트 절연층(138)은 고품질화를 필요로 한다.
예컨대, 상기 게이트 절연층(138)은 바람직하게는, 상기 게이트 절연층(138)이 치밀하고, 높은 내전압(high withstand voltage) 및 고품질을 갖기 때문에, 마이크로웨이브(2.45GHz)를 사용하는 고밀도 플라즈마 CVD 방법에 의해 형성된다. 고순도화된 산화물 반도체층 및 고품질 게이트 절연층이 서로 가깝게 접촉할 때, 상기 계면 준위는 감소될 수 있고, 계면 특성은 양호해질 수 있다.
고순도화된 산화물 반도체층이 사용되는 경우에도, 고품질을 갖는 절연층이 게이트 절연층으로서 형성될 수 있는 한, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 또 다른 방법이 사용될 수 있음은 말할 필요가 없다. 상기 산화물 반도체층과의 계면의 품질 및 특성들이 상기 절연층의 형성 후에 수행되는 열처리로 개선되는 절연층을 사용하는 것이 가능하다. 임의의 경우에, 상기 게이트 절연층(138)로서 양호한 막 품질을 가지며, 양호한 계면을 형성하도록 산화물 반도체층과의 계면 준위 밀도를 감소시킬 수 있는 상기 절연층이 게이트 절연층(138)으로서 형성된다.
12시간 동안, 2 x 106 V/cm로 85℃에서의 게이트 바이어스 온도 스트레스 검사(gate-bias-temperature stress test)(BT test)에서, 불순물이 산화물 반도체에 부가되면, 불순물과 상기 산화물 반도체의 주성분 간의 결합은, 강전계(high electric field)(B: 바이어스) 및 고온(T: 온도)에 의해 파괴되고, 생성된 미결합수(dangling bond)가 임계 전압(Vth)의 드리프트(drigt)를 야기한다.
대조적으로, 산화물 반도체의 불순물들, 특히 수소 및 물(water)이 가능한 많이 감소되고, 상기 산화물 반도체와 상기 게이트 절연층 간의 계면 특성들이 상술된 바와 같이 양호하게 되어, BT 검사를 통해서도 안정한 트랜지스터가 얻어질 수 있다.
다음으로, 산화물 반도체층이 상기 게이트 절연층(138) 위에 형성되고, 마스크를 사용하는 에칭과 같은 방법에 의해 가공되어, 섬형 산화물 반도체층(island-shaped oxide semicondunductor layer)(140)이 형성된다(도 4e 참조).
상기 산화물 반도체층으로서는, 이하의 것들: 즉 In-Sn-Ga-Zn-O계 금속 산화물과 같은 4 원소 금속 산화물; In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물과 같은 3 원소 금속 산화물; 또는 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, 또는 In-Mg-O계 금속 산화물과 같은 2 원소 금속 산화물; Ni-O계 금속 산화물, Sn-O계 금속 산화물, 또는 Zn-O계 금속 산화물 중 어느 하나를 사용하는 산화물 반도체층이 사용될 수 있다. Si2는 상술한 산화물 반도체층에 포함될 수 있다.
상기 산화물 반도체층으로서는, InMO3(ZnO)m (m>0)에 의해 표현되는 박막이 사용될 수 있다. 여기에서, M은 Ga, Al, Mn, 및 Co로부터 선택되는 하나 이상의 금속 원소를 나타낸다. 예를 들어, Ga, Ga와 Al, Ga와 Mn, Ga과 Co 등이 M으로서 사용될 수 있다. InMO3(ZnO)m(m > 0)으로써 표현되는 산화물 반도체 막들 중에서, M으로서 Ga를 포함하는 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체로서 언급되고, In-Ga-Zn-O계 산화물 반도체의 박막은 In-Ga-Zn-O계 산화물 반도체막(In-Ga-Zn-O계 비정질 막) 등으로서 언급된다.
실시예 1에서, 상기 산화물 반도체층으로서, 비정질 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체를 성막하기 위한 타깃을 사용하는 스퍼터링 방법에 의해 형성된다. 비정질 산화물 반도체층에 실리콘의 부가는 상기 층의 결정화를 억제할 수 있고; 그러므로, 상기 산화물 반도체층은 2 내지 10wt.%에서 SiO2를 함유하는 타깃을 사용하여 형성될 수 있다.
스퍼터링 방법에 의해 산화물 반도체층을 형성하는데 사용되는 타깃으로서는, 예컨대, 그것의 주성분으로서 산화 아연을 함유하는 금속 산화물 타깃이 사용될 수 있다. 또한, 예컨대, In, Ga, 및 Zn(In2O3:Ga2O3:ZnO = 1:1:1 [몰 비] 및 In:Ga:Zn = 1:1:0.5 [몰 비]의 조성비)을 함유하는 산화물 반도체를 성막하기 위한 타깃이 사용될 수 있다. 또한, 대안으로, In, Ga, 및 Zn(In2O3:Ga2O3:ZnO = 1:1:2 [몰 비]의 조성비 및 In2O3:Ga2O3:ZnO = 1:1:4 [몰 비]의 조성비)을 함유하는 산화물 반도체를 성막하기 위한 타깃이 사용될 수 있다. 산화물 반도체를 성막하기 위한 타깃의 충전률(filling rate)은 90% 이상이고 100% 이하, 바람직하게는 95%(예컨대, 99.9%) 이상이다. 치밀한 산화물 반도체층이 높은 충전률을 갖는 산화물 반도체를 성막하기 위한 타깃을 사용하여 형성된다.
상기 산화물 반도체층이 형성되는 분위기는 바람직하게는, 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤)와 산소를 함유하는 혼합된 분위기이다. 특히, 예컨대, 수소, 물, 수산기(hydroxyl group), 또는 수소화물과 같은 불순물이 수 ppm(a few parts per million)(바람직하게는, 수 ppb(a few parts per billion))의 농도로 제거되는, 고순도 가스를 사용하는 것이 바람직하다.
상기 산화물 반도체층을 형성하는 데에는, 상기 기판은 감압 상태로 유지된 처리 챔버에 유지되고, 기판 온도는 100℃ 내지 600℃, 바람직하게는 200℃ 내지 400℃로 설정된다. 상기 산화물 반도체층은, 기판이 가열되는 되는 동안 형성되어, 상기 산화물 반도체층의 불순물 농도가 감소될 수 있다. 또한, 스퍼터링으로 인한 손상이 감소된다. 이어서, 수소와 물이 제거되는 스퍼터링 가스가, 잔류 수분이 제거되는 상기 처리 챔버에 도입되고, 금속 산화물이 타깃으로서 사용되어, 상기 산화물 반도체층이 형성된다. 흡착형 진공 펌프가 바람직하게는, 처리 챔버에서 잔류하는 수분을 제거하기 위해 사용된다. 예를 들어, 크라이오펌프(crypump), 이온 펌프, 또는 티타늄 서블리메이션 펌프(sublimation pump)가 사용될 수 있다. 배기 유닛(evacuation unit)은, 콜드 트랩(cold trap)이 제공되는 터보 펌프일 수 있다. 크라이오펌프로 배기되는 성막 챔버에서, 예컨대 수소 원자와, 물(H2O)과 같은 수소 원자를 함유하는 화합물(바람직하게는, 또한 탄소 원자를 함유하는 화합물)이 제거되어, 상기 성막 챔버에서 형성되는 상기 산화물 반도체층의 불순물 농도가 감소될 수 있다.
상기 산화물 반도체층이 다음의 조건들, 예컨대: 상기 기판과 상기 타깃 간의 거리가 100mm이고; 압력이 0.6Pa이고; 직류(DC) 전원이 0.5kW이고; 분위기가 산소(산소의 유량비가 100%임)인 조건들 하에서 형성될 수 있다. 성막시에 발생되는 파우더 물질들(또는 파티클들(particles) 또는 먼지)이 감소되고, 두께 분포가 균일하기 때문에 펄스 직류(DC) 전원을 사용하는 것이 바람직하다. 상기 산화물 반도체층의 두께는 2nm 이상이고 200nm 이하이며, 바람직하게는 5nm 이상이고 30nm 이하이다. 적절한 두께는 산화물 반도체 재료에 의존하여 확산하는데; 상기 두께는 사용될 재료에 의존하여 적절히 설정된다.
상기 산화물 반도체층이 스퍼터링 방법에 의해 형성되기 전에, 상기 게이트 절연층(138)의 표면 상의 먼지가, 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링(reverse sputtering)에 의해 제거되는 것이 바람직하다. 여기에서, 상기 역 스퍼터링은, 이온들이 스퍼터링 타깃과 충돌하는 정상적인 스퍼터링과 대조적으로, 상기 표면이 변형되도록 이온들이 처리될 표면과 충돌하는 방법이다. 이온이 처리될 표면과 충돌하게 하는 방법의 예는, 고주파 전압이 아르곤 분위기에서 상기 표면에 인가되어, 플라즈마가 기판 주변에 생성되는 방법이다. 질소 분위기, 헬륨 분위기, 산소 분위기 등이 아르곤 분위기 대신에 사용될 수 있다.
상기 산화물 반도체층에 대한 에칭 방법으로서는, 드라이 에칭 또는 웨트 에칭이 이용될 수 있다. 드라이 에칭 및 웨트 에칭이 조합하여 사용될 수 있음은 말할 필요도 없다. 에칭 조건들(예컨대, 에칭 가스 또는 에칭액, 에칭 시간, 및 온도)은, 상기 산화물 반도체층이 원하는 모양으로 에칭될 수 있도록, 재료에 의존하여 절적한 것으로서 설정된다.
드라이 에칭을 위해 사용되는 에칭 가스의 예는, 염소를 포함하는 가스(염소(Cl2), 염화붕소(BCl3), 염화 실리콘(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소계 가스)이다. 대안으로, 불소를 포함하는 가스(사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 또는 트리플로루메탄(CHF3)과 같은 불소계 가스), 브롬화수소(HBr), 산소(O2), 이들 가스들 중 어느 하나에 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가되는 가스들 등이 사용될 수 있다.
상기 드라이 에칭 방법으로서는, 평행 평판 RIE(reactive ion etching) 방법 또는 ICP(inductively coupled palsma) 에칭 방법이 사용될 수 있다. 미리 결정된 모양으로 상기 산화물 반도체층을 에칭하기 위해, 에칭 조건들(예컨대, 코일형의 전극에 인가된 전력량, 기판 측 상의 전극에 인가된 전력량, 및 기판 측 상의 전극 온도)은 적절히 설정된다.
웨트 에칭용으로 사용되는 에천트로서는, 인산(phosphoric acid), 아세트산(acetic acid), 및 질산(nitric acid)의 혼합된 용액, 암모니아 퍼록사이드 혼합물(ammonia peroxide mixture)(31wt%의 과산화수소 용액 : 28wt%의 암모니아 용액 : 물 = 5:2:2) 등이 사용될 수 있다. ITO07N과 같은 에천트도 사용될 수 있다.
다음으로, 제 1 열처리는 바람직하게는, 상기 산화물 반도체층 상에서 수행된다. 상기 산화물 반도체층은 상기 제 1 열처리로 탈수화 및 탈수소화될 수 있다. 제 1 열처리 온도는 300℃ 이상이고 750℃ 이하이며, 바람직하게는, 400℃ 이상이고 상기 기판의 변형점(strain point) 미만이다. 예를 들어, 상기 기판은, 저항 발열체 등이 사용되는 전기로(electric furnace)에 도입되고, 상기 산화물 반도체층(140)은 질소 분위기에서 1시간 동안 450℃로 열처리된다. 상기 열처리 동안, 상기 산화물 반도체층(140)이 공기에 노출되지 않아, 물 및 수소의 재혼입(entry)이 방지될 수 있다.
상기 열처리 장치는, 상기 전기로에 제한되지 않으며, 가열된 가스와 같은 매체로부터 열방사 또는 열도전에 의해 객체를 가열하기 위한 장치일 수 있다. 예를 들어, GATA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치와 같은, RTA(rapid thermal annealing) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 또는 금속 할로겐화 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 고압 수은 램프와 같은 램프로부터 방출된 광(전자기파)의 복사에 의해 처리될 객체를 가열시키는 장치이다. GRTA 장치는 고온 가스를 사용하는 열처리를 수행하기 위한 장치이다. 가스로서는, 예컨대 열처리에 의해 객체와 반응하지 않는 불활성 가스, 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들어, 상기 제 1 열처리로서, GRTA 처리는 다음과 같이 수행될 수 있는데: 즉 상기 기판이 650℃ 내지 700℃의 고온을 갖는 불활성 가스에 놓이고, 수분 동안 가열되고, 불활성 가스로부터 꺼낸다. GRTA 처리는 단시간 동안 고온 열처리를 가능하게 한다. 또한, 단시간의 열처리이므로, GRTA 처리는, 상기 온도가 상기 기판의 변형점을 초과할 때에도 사용될 수 있다.
상기 제 1 열처리가 바람직하게는, 그것의 주성분으로서 질소 또는 희가스(예컨대, 헬륨, 네온, 또는 아르곤)를 함유하는 분위기에서 수행되고, 물, 수소 등을 포함하지 않음에 유의하자. 예를 들어, 열처리 장치에 도입되는 헬륨, 네온, 또는 아르곤과 같은 희가스 또는 질소의 순도는 6N(99.9999%) 이상이고, 바람직하게는 7N(99.99999%)(즉, 불순물 농도가 1ppm 이하이고, 바람직하게는 0.1ppm 이하임)이다.
제 1 열처리의 조건들 또는 상기 산화물 반도체층의 재료에 의존하여, 상기 산화물 반도체층은 미결정 또는 다결정이 되도록 결정화될 수 있다. 예를 들어, 상기 산화물 반도체층은 90% 이상 또는 80% 이상의 결정화의 정도를 갖는 미결정 산화물 반도체층이 될 수 있다. 또한, 상기 제 1 열처리의 조건들 또는 상기 산화물 반도체층의 재료에 의존하여, 상기 산화물 반도체층이 결정 성분을 함유하지 않는 비정질 산화물 반도체층일 수 있다.
또한, 상기 산화물 반도체층에서, 미결정(입경(grain size)이 1nm 이상 20nm 이하이고, 통상적으로는, 2nm 이상 4nm 이하임)은 비정질 산화물 반도체(예컨대, 상기 산화물 반도체층의 표면)에서 혼합될 수 있다.
상기 산화물 반도체층의 전기 특성들은 상기 비정질 반도체에서 미결정을 포함함으로써 변경될 수 있다. 예를 들어, 상기 산화물 반도체층이 In-Ga-Zn-O계 산화물 반도체를 성막하기 위한 타깃을 사용하여 형성될 때, 상기 산화물 반도체층의 전기 특성들은 전기적 이방성을 갖는 In2Ga2ZnO7의 결정립들(crystal grains)이 정렬되는 미결정부의 형성에 의해 변경될 수 있다.
특히, 예컨대, 상기 결정립들이 배열되어, In2Ga2ZnO7의 c축이 상기 산화물 반도체층의 표면에 수직이고, 상기 산화물 반도체층의 표면에 대해 평행 방향에서의 도전성이 개선되고, 상기 산화물 반도체층의 표면에 대해 수직 방향에서의 절연 특성들이 개선될 수 있다. 또한, 그러한 미결정부는 상기 산화물 반도체층으로 물 또는 수소와 같은 불순문의 혼입을 억제하는 기능을 갖는다.
상기 미결정부를 포함하는 상기 산화물 반도체층이 GRTA 처리에 의한 상기 산화물 반도체층의 표면을 가열시킴으로써 형성될 수 있음에 유의하자. 또한, 상기 산화물 반도체층은 Zn의 양이 In 또는 Ga의 양보다 작은 스퍼터링 타깃을 사용함으로써 보다 바람직하게 형성될 수 있다.
상기 산화물 반도체층(140)에 대한 제 1 열처리는 상기 섬형 산화물 반도체층(140)에 처리되기 전에 상기 산화물 반도체층 상에서 수행될 수 있다. 그 경우에, 상기 제 1 열처리 후에, 상기 기판을 가열 장치 밖으로 꺼내고, 포토리소그래피 공정이 수행된다.
산화물 반도체층(140) 상에서의 탈수화 또는 탈수소화의 효과로 인해, 상기 제 1 열처리가 탈수화 처리, 탈수소화 처리 등으로서 언급될 수 있음에 유의하자. 그러한 탈수화 처리 또는 탈수소화 처리는 예컨대, 상기 산화물 반도체층이 형성된 후, 소스 전극과 드레인 전극이 상기 산화물 반도체층(140) 위에 적층된 후, 또는 보호 절연층이 상기 소스 및 드레인 전극들 위에 형성된 후에 수행될 수 있다. 그러한 탈수화 처리 또는 탈수소화 처리는 복수회 수행될 수 있다.
다음으로, 상기 소스 또는 드레인 전극(142a) 및 상기 소스 또는 드레인 전극(142b)은 상기 산화물 반도체층(140)과 접촉하여 형성된다(도 4f 참조). 상기 소스 및 드레인 전극들(142a, 142b)은, 상기 산화물 반도체층(140)을 덮기 위해 도전층이 형성되고, 이어서 선택적으로 에칭되는 방식으로 형성될 수 있다.
상기 도전층은 스퍼터링 방법과 같은 PVD 방법, 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. 상기 도전층을 위한 재료로서는, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소, 성분으로서 이들 원소들 중 어느 하나를 포함하는 합금 등이 사용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 또는 토륨으로부터 선택되는 하나 이상의 재료들이 사용될 수 있다. 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 또는 스칸듐으로부터 선택되는 하나 이상의 원소들과 조합되는 알루미늄이 사용될 수 있다.
상기 도전층은 도전성 금속 산화물을 사용하여 형성될 수 있다. 상기 도전성 금속 산화물의 예들은, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐과 산화주석의 합금(In2O3-SnO2, 때로는 ITO라 함), 산화인듐과 산화아연의 합금(In2O3-ZnO), 및 실리콘과 산화 실리콘을 함유하는 그러한 금속 산화물 재료이다.
상기 도전층은 단층 구조 또는 2 이상의 층들을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 상기 도전층은 실리콘을 함유하는 알루미늄 막의 단층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2층 구조, 티타늄 막, 알루미늄 막, 및 티타늄 막이 이러한 순서로 적층되는 3층 구조를 가질 수 있다.
여기에서, 적외선, KrF 레이저 광, 또는 ArF 레이저 광이 에칭용으로 사용되는 마스크를 형성하는데 있어 광 노출을 위해 바람직하게 사용된다.
상기 트랜지스터의 채널 길이(L)는 상기 소스 또는 드레인 전극(142a)의 하부 에지부와 상기 소스 또는 드레인 전극(142b)의 하부 에지부 사이의 거리에 의해 결정된다. 광 노출을 위해, 상기 채널 길이(L)가 25nm 미만인 경우에, 마스크를 형성하기 위한 광 노출은, 파장이 극히 짧은 수 나노미터 내지 수백 나노미터인 초자외선들(extrem ultraviolet rays)로 수행된다. 초자외선들로의 광 노출의 해상도는 높고, 초점의 깊이는 크다. 이러한 이유들로, 차후에 형성될 상기 트랜지스터의 채널 길이(L)는 10nm 이상 1000nm 이하일 수 있으며, 상기 회로는 고속으로 작동할 수 있다. 또한, 상기 오프 상태 전류는 극히 낮으며, 그것은 소비 전력이 증가하는 것을 방지한다.
상기 도전층 및 상기 산화물 반도체층(140)의 재료들 및 에칭 조건들은, 상기 산화물 반도체층(140)이 상기 도전층의 에칭시에 제거되지 않도록, 적절히 조정된다. 상기 산화물 반도체층(140)은 에칭 공정에서 부분적으로 에칭될 수 있고, 그래서, 상기 재료들 및 상기 에칭 조건들에 의존하여 홈부(groove portion)(오목 부)를 갖는다.
산화물 도전층은 상기 산화물 반도체층(140)과 상기 소스 또는 드레인 전극(142a) 사이에 그리고/또는 상기 산화물 반도체층(140)과 상기 소스 또는 드레인 전극(142b) 사이에 형성될 수 있다. 상기 산화물 도전층과, 상기 소스 및 드레인 전극들(142a, 142b)을 형성하기 위한 금속층은 연속으로 형성될 수 있다(연속 성막). 상기 산화물 도전층은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 그러한 산화물 도전층은 상기 소스 영역 또는 상기 드레인 영역의 저항성을 감소시킬 수 있어, 상기 트랜지스터가 고속으로 작동할 수 있다.
사용될 마스크들의 수 및 공정들의 수를 감소시키기 위해, 에칭 공정은, 투과되는 광이 복수의 세기들을 갖도록 광 노출 마스크인 다계조 마스크(multi-tone mask)를 사용하여 형성되는 레지스트 마스크의 사용으로 수행될 수 있다. 다계조 마스크의 사용으로 형성되는 상기 레지스트 마스크는 복수의 두께들을 가지며(계단 모양), 또한 에싱(ashing)에 의해 모양이 변경될 수 있고; 그러므로, 레지스트 마스크는 상이한 패턴들로 처리하기 위한 복수의 에칭 공정들에서 사용될 수 있다. 즉, 적어도 두 종류의 상이한 패턴들에 대응하는 레지스트 마스크는 다계조 마스크를 사용하여 형성될 수 있다. 그러므로, 광 노출 마스크들의 수가 감소될 수 있고, 포토리소그래피 공정들에 대응하는 수가 또한 감소될 수 있어, 공정이 간소화될 수 있다.
상술한 공정 후에, N2O, N2, 또는 Ar과 같은 가스의 사용으로 플라즈마 처리를 수행하는 것이 바람직하다. 이 플라즈마 처리는 상기 산화물 반도체층의 노출 표면 상에 부착되는 물 등을 제거한다. 산소와 아르곤의 혼합 가스를 사용하는 플라즈마 처리가 수행될 수 있다.
다음으로, 상기 보호 절연층(144)은 대기에 노출함이 없이 상기 산화물 반도체층(140)의 일부와 접촉하여 형성된다(도 4g 참조).
상기 보호 절연층(144)은 스퍼터링 방법과 같은, 물 및 수소와 같은 불순물들이 상기 보호 절연층(144)에 혼합되는 것이 적절히 방지되는 방법에 의해 수행될 수 있다. 상기 보호 절연층(144)은 적어도 1nm의 두께를 갖는다. 상기 보호 절연층(144)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 사용하여 형성될 수 있다. 상기 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수 있다. 상기 보호 절연층(144)을 형성하는데 있어 기판의 온도는 바람직하게는, 실온 이상이거나 300℃ 이하이다. 상기 보호 절연층(144)을 형성하기 위한 분위기는 바람직하게는, 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스(통상적으로, 아르곤)와 산소를 함유하는 혼합된 분위기이다.
상기 보호 절연층(144)에 함유된 수소는, 상기 산화물 반도체층으로의 수소의 혼입 또는 상기 산화물 반도체층에서 산소의 추출을 야기하여, 백채널 측(backchannel side) 상의 상기 산화물 반도체층의 저항이 감소될 수 있고, 기생 채널이 형성될 수 있다. 그러므로, 상기 산화 절연층(144)이 가능한 수소를 함유하지 않도록, 상기 보호 절연층(144)을 형성하는데 있어 수소를 사용하지 않는 것은 중요하다.
또한, 상기 보호 절연층(144)은 바람직하게는, 수소, 수산기(hydroxyl group), 또는 물이 상기 산화물 반도체층(140)과 상기 보호 절연층(144)에 함유되지 않도록, 상기 처리 챔버에 남아 있는 물이 제거되는 동안, 형성된다.
흡착형 진공 펌프가 상기 처리 챔버에 잔류하는 수분을 제거하기 위해 바람직하게 사용된다. 바람직하게는, 예를 들어, 크라이오펌프(crypump), 이온 펌프, 또는 티타늄 서블리메이션 펌프(sublimation pump)가 사용될 수 있다. 배기 유닛(evacuation unit)은, 콜드 트랩(cold trap)이 제공되는 터보 펌프일 수 있다. 크라이오펌프로 배기된 상기 성막 챔버에서, 예컨대 수소 원자와, 수소 원자 및 물(H2O)과 같은 수소 원자를 함유하는 화합물이 제거되어; 상기 성막 챔버에서 형성되는 상기 보호 절연층(144)의 불순물 농도가 감소될 수 있다.
보호 절연층(144)을 형성하기 위해 사용되는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물과 같은 불순물이 수 ppm(a few parts per million)(바람직하게는, 수 ppb(a few parts per billion))의 농도로 제거되는, 고순도 가스를 사용하는 것이 바람직하다.
다음으로, 제 2 열처리는 바람직하게는, 불활성 가스 분위기 또는 산소 가스 분위기(바람직하게는, 200℃ 내지 400℃에서, 예컨대 250℃ 내지 350℃에서)에서 수행된다. 예를 들어, 상기 제 2 열처리는 질소 분위기에서 한 시간 동안 250℃로 수행된다. 상기 제 2 열처리는 상기 트랜지스터의 전기적 특성들의 변화를 감소시킬 수 있다.
또한, 열처리는 대기중에서 1 시간 내지 30시간 동안 100℃ 내지 200℃로 수행될 수 있다. 이 열처리는 고정된 가열 온도로 수행될 수 있고; 대안으로, 가열 온도의 다음의 변경이 복수회 반복적으로 수행될 수 있는데: 즉 상기 가열 온도는 실온에서 100℃ 이상, 200℃ 이하의 온도로 증가되고, 이어서 실온으로 감소된다. 이 열처리는, 상기 보호 절연층이 형성되기 전에, 감압하에서 수행될 수 있다. 열처리 시간은 감압하에서 단축될 수 있다. 이 열처리는 예컨대 상기 제 2 열처리 대신에 수행될 수 있고, 또는 상기 제 2 열처리 전 또는 후에 수행될 수 있다.
다음으로, 상기 층간 절연층(146)이 상기 보호 절연층(144) 위에 형성된다(도 5a 참조). 상기 층간 절연층(146)은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다. 상기 층간 절연층(146)은 산화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈륨과 같은 무기물 절연 재료를 사용하여 형성될 수 있다. 상기 층간 절연층(146)의 형성 후에, 상기 층간 절연층(146)의 표면은 바람직하게는, CMP, 에칭 등으로 평활화된다.
다음으로, 상기 전극들(136a, 136b, 136c)과, 상기 소스 및 드레인 전극들(142a, 142b)에 도달하는 개구들은, 상기 층간 절연층(146), 상기 보호 절연층(144), 및 상기 게이트 절연층(138)에 형성된다. 이어서, 도전층(148)이 상기 개구들에 임베딩되도록 형성된다(도 5b 참조). 상기 개구들은 마스크를 사용하는 에칭과 같은 방법에 의해 형성될 수 있다. 마스크는 포토마스크를 사용하는 광 노출과 같은 방법에 의해 형성될 수 있다. 웨트 에칭 또는 드라이 에칭이 에칭으로서 사용될 수 있고; 드라이 에칭은 미세가공을 위해 바람직하다. 도전층(148)은 PVD 방법 또는 CVD 방법과 같은 막형성 방법에 의해 형성될 수 있다. 도전층(148)은 예컨대, 몰리브덴(molybdenum), 티타늄, 크로뮴(chromium), 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴(neodymium), 또는 스칸듐(scandium), 또는 이들 재료들 중 어느 것의 합금 또는 화합물(예컨대, 질화물)과 같은 도전성 재료를 사용하여 형성될 수 있다.
구체적으로는, 예컨대, 얇은 티타늄 막이 PVD 방법에 의해 상기 개구들을 포함하는 영역에서 형성되고, 얇은 질화 티타늄 막이 CVD 방법에 의해 형성되고, 이어서, 텅스텐 막이 개구들에 임베딩되도록 형성되는 방법을 적용하는 것이 가능하다. 여기에서, PVD 방법에 의해 형성되는 티타늄 막은, 하부 전극들과의 접촉 저항을 감소시키기 위해, 하부 전극들(여기에서, 전극들(136a, 136b, 136c)과, 소스 및 드레인 전극들(142a, 142b))과의 계면에서 산화막을 환원시키는 기능을 갖는다. 티타늄 막의 형성 후에 형성되는 상기 질화 티타늄 막은 도전성 재료의 확산을 방지하는 장벽 기능을 갖는다. 구리 막은, 티타늄, 질화 티타늄 등의 배리어 막의 형성 후에 도금 방법(plating method)에 의해 형성될 수 있다.
상기 도전층(148)이 형성된 후에, 상기 도전층(148)의 일부가 에칭, CMP 등에 의해 제거되어, 상기 층간 절연층(146)이 노출되고, 상기 전극들(150a, 150b, 150c, 150d, 150e)이 형성된다(도 5c 참조). 상기 전극들(150a, 150b, 150c, 150d, 150e)이 상기 도전층(148)의 일부를 제거함으로써 형성될 때, 그 프로세스는 바람직하게는 그 표면들이 평탄화되도록 수행됨에 유의하자. 상기 층간 절연층(146) 및 상기 전극들(150a, 150b, 150c, 150d, 150e)의 표면들이 그러한 방식으로 평탄화되어, 전극, 배선, 절연층, 반도체층 등이 차후 공정들에서 바람직하게 형성될 수 있다.
이어서, 상기 절연층(152)이 형성되고, 상기 전극들(150a, 150b, 150c, 150d, 150e)에 도달하는 개구들이 상기 절연층(152)에 형성된다. 도전층이 개구들에 임베딩되도록 형성된 후에, 상기 도전층의 일부는 에칭, CMP 등에 의해 제거된다. 그래서, 상기 절연층(152)이 노출되고, 상기 전극들(150a, 150b, 150c, 150d, 150e)이 형성된다(도 5d 참조). 이 공정은 상기 전극(150a) 등을 형성하는 공정과 유사하고; 그러므로, 그것의 상세한 설명을 반복하지는 않는다.
트랜지스터(162)가 상술한 방법에 의해 형성되는 경우에, 상기 산화물 반도체층(140)의 수소 농도는 5 x 1019atoms/cm3이하이고, 상기 트랜지스터(162)의 오프-상태 전류는 1 x 10-13A 이하이다. 뛰어난 특성들을 갖는 상기 트랜지스터(162)는, 수소 농도의 충분한 감소에 의해 고순도화되는 상기 산화물 반도체층(140)의 적용에 의해 얻어질 수 있다. 또한, 뛰어난 특성들을 가지며, 하부에서 산화물 반도체 이외의 재료를 사용하여 형성되는 상기 트랜지스터(160) 및 상부에서 산화물 반도체를 사용하여 형성되는 상기 트랜지스터(162)를 포함하는 반도체 장치를 제조하는 것이 가능하다.
탄화 실리콘(예컨대, 4H-SiC)이 산화물 반도체에 비교될 수 있는 반도체 재료임에 유의하자. 산화물 반도체 및 4H-SiC는 몇 가지 점들에서 공통점을 갖는다. 한 가지 예는 캐리어 밀도이다. 실온에서 산화물 반도체의 진성 캐리어들의 밀도는 약 10-7/cm3으로 추정되고; 이 값은 4H-SiC에서, 6.7 x 10-11/cm3과 유사하게 극히 작다. 산화물 반도체의 소수 캐리어 밀도를 실리콘의 진성 캐리어 밀도(약 1.4 x 1010/cm3)와 비교할 때, 상기 산화물 반도체의 진성 캐리어 밀도가 상당히 낮음을 쉽게 이해할 것이다.
또한, 상기 산화물 반도체의 에너지 밴드 갭은 3.0eV 내지 3.5eV이고, 4H-SiC의 에너지 밴드 갭은 3.26eV이고, 상기 산화물 반도체와 탄화 실리콘 둘 모두가 넓은 밴드갭 반도체들임을 의미한다.
한편, 산화물 반도체와 탄화 실리콘 사이에 주요한 차이점이 존재하는데, 그것은 프로세스 온도이다. 예를 들어, 1500℃ 내지 2000℃에서 도펀트 활성화(dopant activation)를 위한 열처리가 탄화 실리콘을 사용하는 반도체 프로세스에서 필요하여, 탄화 실리콘 외의 반도체 재료를 사용하여 형성되는 반도체 소자 및 탄화 실리콘의 적층 구조를 형성하기 어렵다. 이것은, 반도체 기판, 반도체 소자 등이 그러한 고온에 의해 손상되기 때문이다. 대조적으로, 상기 산화물 반도체는 300℃ 내지 500℃(유리 전이 온도 이하의 온도에서, 최대 약 700℃)에서 열처리로 형성될 수 있고; 그러므로, 반도체 소자는, 집적 회로가 또 다른 반도체 재료를 사용하여 형성된 후에, 산화물 반도체를 사용하여 형성될 수 있다.
상기 산화물 반도체는, 유리 기판과 같은 내열성이 낮은 기판이 사용될 수 있다는 점에서 탄화 실리콘에 대해 이점을 갖는다. 또한, 상기 산화물 반도체는, 고온에서 가열 온도가 필요하지 않으므로, 에너지 비용이 탄화 실리콘에 비하여, 상당히 감소될 수 있다는 이점을 갖는다.
비록, 산화물 반도체의 특성들에 대한 많은 연구들이 수행되어 왔지만, 그것들은 에너지 갭에 있어 국부화된 준위(localized level) 자체를 상당히 감소시키는 사상(idea)을 포함하지는 않는다. 본 발명의 일 실시예에 따라, 고순도화된 산화물 반도체는 국부화된 준위의 원인일 수 있는 물 또는 수소를 제거함으로써 형성된다. 이것은, 에너지 갭에서 국부화된 준위 자체가 상당히 감소된다는 사상에 기초한다. 그러므로, 뛰어난 공업 제품들이 제조될 수 있다.
산소는 수소 또는 물의 제거와 동시에 제거될 수 있다. 상기의 관점에서, 산소 결핍에 의해 발생되는 금속의 미결합수 산소를 공급하고, 산소 결핍으로 인해 국부화된 레벨을 감소시킴으로써 고순도화된 (i 형) 산화물 반도체가 형성될 수 있다. 예를 들어, 산소 과잉 산화막이 채널 형성 영역에 밀접하여 형성될 수 있고, 200℃ 내지 400℃에서, 통상적으로는 약 250℃에서 열처리가 수행될 수 있어, 산소 결핍에 의해 국부화된 레벨을 감소시키도록 산화막으로부터 산소가 공급될 수 있다.
제 2 열처리는, 산소 분위기 또는 수소 또는 물이 충분히 제거되는 분위기에서 온도를 감소시키는 공정에 선행할 수 있어, 산소가 산화물 반도체에 공급될 수 있다.
산화물 반도체에서 도너들(donors)은 과잉 수소로 인해 도전 밴드 하에서 0.1eV 내지 0.2eV의 얕은 준위(shallow level), 산소의 부족으로 인한 깊은 준위(deep level) 등에 기인한다고 한다. 그러한 결함을 제거하도록 수소가 가능한 많이 감소되고, 산소가 적절히 공급되는 기술적인 사상은 올바르다.
산화물 반도체는 일반적으로, n형 반도체로서 고려되지만; 본 발명의 일 실시예에 따라, i형 반도체가 불순물들, 특히 물 또는 수소를 제거함으로써 실현된다. 이 점에서, 본 발명의 일 실시예가, 불순물을 부가하여 형성되는 실리콘을 사용하는 i형 반도체와는 상이하기 때문에, 진보한 기술적인 사상을 포함한다고 할 수 있다.
< 산화물 반도체를 포함하는 트랜지스터의 전기 도전 메커니즘 >
산화물 반도체를 포함하는 트랜지스터의 전기 도전 메커니즘은 도 6, 도 7, 도 8a, 도 8b, 및 도 9를 참조하여 설명된다. 아래의 설명이 용이한 이해를 위한 이상적인 상황의 가정에 기초하여, 반드시 실제 상황을 반영하지는 않음에 유의하자. 또한, 아래의 설명은 단지 고려사항이며, 본 발명의 유효성에 영향을 미치지 않음에 유의하자.
도 6은 산화물 반도체를 포함하는 트랜지스터(박막 트랜지스터)의 단면도이다. 산화물 반도체층(OS)은 사이에 개재되는 게이트 절연층(GI)과 함께 게이트 전극(GEI) 위에 제공되고, 소스 전극(S)과 드레인 전극(D)이 그 위에 제공된다. 절연층은 상기 소스 전극(S)과 상기 드레인 전극(D)을 덮도록 제공된다.
도 7은 도 6에서 A-A' 단면의 에너지 밴드도(모식도)이다. 도 7에서, 검은색 원(●) 및 흰색 원(○)은 전자와 홀을 나타내고, 전하들(-q, +q)을 각각 갖는다. 양의 전압(VD > 0)이 상기 드레인 전극에 인가되고, 점선은, 전압이 게이트 전극(VG=0)에 인가되지 않는 경우를 보여주며, 실선은, 양의 전압이 상기 게이트 전극(VG > 0)에 인가되는 경우를 보여준다. 전압이 상기 게이트 전극에 인가되지 않는 경우에, 캐리어들(전자들)은 높은 전위 장벽으로 인해 산화물 반도체에서 전극으로 주입되지 않아서, 전류는 흐르지 않고, 그것은 오프 상태를 의미한다. 한편, 양의 전압이 게이트 전극에 인가될 때, 전위 장벽은 낮아지고, 그래서, 전류가 흐르고 그것은 온 상태를 의미한다.
도 8a 및 도 8b는 도 6의 B-B' 단면의 에너지 밴드도(모식도)이다. 도 8a는, 양의 전압(VG > 0)이 게이트 전극(GE1)에 인가되고, 캐리어들(전자들)이 상기 소스 전극과 상기 드레인 전극 사이에서 흐르는 온 상태를 도시한다. 도 8b는, 음의 전압(VG < 0)이 상기 게이트 전극(GE1)에 인가되고, 소수 캐리어들이 흐르지 않는 오프 상태를 도시한다.
도 9는 상기 진공 준위와 금속의 일함수(ΦM) 사이 및 상기 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계들을 도시한다.
상온에서, 금속 내 전자들은 축퇴되고(degenerated), 페르미 준위가 도전 밴드에 위치된다. 한편, 종래의 산화물 반도체는 n형 반도체이고, 여기에서, 상기 페르미 준위(EF)는 밴드 갭의 중앙에 위치되는 진성 페르미 준위(Ei)로부터 이격되고, 도전 밴드에 가깝게 위치된다. 수소의 일부가 산화물 반도체 내의 도너이고, 산화물 반도체가 n형 반도체가 되도록 하는 한 가지 요인이 공지되어 있음에 유의하자.
한편, 개시된 본 발명의 일 실시예에 따르는 산화물 반도체는, 산화물 반도체로부터 n형 반도체에 대한 요인인 수소를 제거하고, 상기 산화물 반도체의 주성분 외의 원소(즉, 불순물 원소)가 가능한 많이 여기에 포함되는 것으로부터 방지되도록 산화물 반도체를 순도화함으로써 얻어지는, 진성(i형) 또는 실질적으로 진성 산화물 반도체이다. 달리 말해서, 순도화된 i형(진성) 반도체, 또는 여기에 근접한 반도체가 불순물 원소를 첨가하지 않고, 가능한 많이 수소 또는 물과 같은 불순물을 제거함으로써 얻어지는 것이 특징이다. 그러므로, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 유사할 수 있다.
산화물 반도체의 밴드 갭(Eg)이 3.15eV이고, 상기 전자 친화력(χ)이 4.3eV라고 한다. 상기 소스 전극과 상기 드레인 전극에 포함되는 티타늄(Ti)의 일함수는 상기 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 그 경우에, 전자들에 대한 쇼트키 장벽(Schottky barrier)은 금속과 산화물 반도체 간의 계면에서 형성되지 않는다.
그 때에, 전자는 도 8a에 도시된 바와 같이, 상기 게이트 절연층과 상기 순도화된 산화물 반도체 사이의 계면 주변(에너지에 대해 안정한 산화물 반도체의 가장 하부)으로 이동한다.
또한, 도 8b에 도시된 바와 같이, 음의 전위가 상기 게이트 전극(GE1)에 인가될 때, 전류의 값은 다수 캐리어들인 홀들이 실질적으로 0이므로, 0에 극히 가깝다.
그러한 방식으로, 진성(i형) 또는 실질적으로 진성 산화물 반도체는, 그것의 주 원소 외의 원소(즉, 불순물 원소)가 가능한 함유되지 않도록, 순도화됨으로써 얻어진다. 그러므로, 상기 산화물 반도체와 상기 게이트 절연층 간의 계면의 특성들이 명백해진다. 그 이유로, 상기 게이트 절연층은 상기 산화물 반도체와의 바람직한 계면을 형성할 수 있는 것을 필요로 한다. 구체적으로, 예컨대, VHF 대역 내지 마이크로파 대역의 범위에서 전원 주파수로 생성되는 고밀도 플라즈마를 사용하는 CVD 방법에 의해 형성되는 절연층, 스퍼터링 방법에 의해 형성되는 절연층 등을 사용하는 것이 바람직하다.
상기 산화물 반도체가 순도화되고, 상기 산화물 반도체와 상기 게이트 절연층 간의 계면이 양호하게 만들어질 때, 예컨대, 상기 트랜지스터가 1 x 104㎛의 채널 폭(W) 및 3㎛의 채널 길이(L)를 갖는 경우에, 10-13A 이하의 오프 상태 전류 및 0.1V/dec의 서브임계 스윙(subthreshold swing)(S 값)(100nm 두께의 게이트 절연층)을 실현하는 것이 가능하다.
상기 산화물 반도체는 상술한 바와 같이, 그것의 주 원소 외의 원소(즉, 불순물 원소)를 가능한 함유하지 않도록 순도화되어, 박막 트랜지스터가 양호한 방식으로 동작할 수 있다.
< 변형예 >
도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b는 반도체 장치의 구조의 변형예들을 도시한다. 상기 트랜지스터(162)가 상술한 것과는 상이한 구조를 각각 갖는 상기 반도체 장치들이 변형예들로서 아래에서 설명된다. 즉, 상기 트랜지스터(160)의 구조는 상기와 동일하다.
도 10은, 상기 게이트 전극(136d)이 상기 산화물 반도체층(140) 아래에 놓이고, 상기 소스 및 드레인 전극들(142a, 142b)이 상기 산화물 반도체층(140)의 하측 표면과 접촉하는, 상기 트랜지스터(162)를 포함하는 반도체 장치의 예를 도시한다. 평면 구조가 단면에 대응하도록 적절히 변경될 수 있고; 그러므로, 단면만이 여기에서 도시됨에 유의하자.
도 10의 구조와 도 2a의 구조 간의 큰 차이는, 상기 산화물 반도체층(140)이 상기 소스 또는 드레인 전극(142a 또는 142b)에 접속되는 위치이다. 즉, 상기 산화물 반도체층(140)의 상측 표면이 도 2a의 구조에서 상기 소스와 드레인 전극들(142a, 142b)과 접촉하고, 반면에, 상기 산화물 반도체층(140)의 하측 표면이 도 10의 구조에서 상기 소스와 드레인 전극들(142a, 142b)과 접촉한다. 또한, 접촉 위치에서의 차이는 다른 전극들, 절연층 등의 상이한 배치를 야기한다. 각 성분요소들의 상세는 도 2a 및 도 2b와 동일하다.
구체적으로, 상기 반도체 장치는 상기 층간 절연층(128), 상기 게이트 전극(136d) 위에 제공되는 상기 게이트 절연층(138), 상기 게이트 절연층(138) 위에 제공되는 상기 소스 및 드레인 전극들(142a, 142b), 및 상기 소스와 드레인 전극들(142a, 142b)의 상측 표면들과 접촉하는 상기 산화물 반도체층(140)을 포함한다.
상기 게이트 전극(136d)은 상기 층간 절연층(128) 위에 형성되는 상기 절연층(132)에 임베딩되도록 제공된다. 상기 게이트 전극(136d)과 같이, 상기 전극(136a), 상기 전극(136b), 및 상기 전극(136c)은 상기 소스 또는 드레인 전극(130a), 상기 소스 또는 드레인 전극(130b), 및 상기 전극(130c)과 각각 접촉하여 형성된다.
상기 보호 절연층(144)은 상기 산화물 반도체층(140)의 일부와 접촉하도록 상기 트랜지스터(162) 위에 제공된다. 상기 층간 절연층(146)은 상기 보호 절연층(144) 위에 제공된다. 소스와 드레인 전극(142a, 142b)에 도달하는 개구들이 상기 보호 절연층(144) 및 상기 층간 절연층(146)에 형성된다. 상기 전극(150d) 및 상기 전극(150e)은, 각각의 개구들을 통해, 상기 소스 또는 드레인 전극(142a), 및 상기 소스 또는 드레인 전극(142b)과 각각 접촉하여 형성된다. 상기 전극들(150d, 150e)과 같이, 상기 전극들(150a, 150b, 150c)은 상기 게이트 절연층(138), 상기 보호 절연층(144), 및 상기 층간 절연층(146)에 제공되는 개구들을 통해, 상기 전극들(136a, 136b, 136c)과 각각 접촉하여 형성된다.
상기 절연층(152)은 상기 층간 절연층(146) 위에 제공된다. 상기 전극들(154a, 154b, 154c, 154d)은 상기 절연층(152)에 임베딩되도록 제공된다. 상기 전극(154a)은 상기 전극(150a)과 접촉한다. 상기 전극(154b)은 상기 전극(150d)과 접촉한다. 상기 전극(154c)은 상기 전극(150c) 및 상기 전극(150d)과 접촉한다. 상기 전극(154d)은 상기 전극(150e)과 접촉한다.
도 11a 및 도 11b 각각은, 상기 게이트 전극(136d)이 상기 산화물 반도체층(140) 위에 놓이는 구조의 예를 도시한다. 도 11a는, 상기 소스와 드레인 전극들(142a, 142b)이 상기 산화물 반도체층(140)의 하측 표면과 접촉하는 구조의 예를 도시한다. 도 11b는, 상기 소스와 드레인 전극들(142a, 142b)이 상기 산화물 반도체층(140)의 상측 표면과 접촉하는 구조의 예를 도시한다.
도 11a 및 도 11b에서의 구조들과 도 2a 및 도 10의 구조들 간의 큰 차이는, 상기 게이트 전극(136d)이 상기 산화물 반도체층(140) 위에 놓인다는 것이다. 또한, 도 11a의 구조와 도 11b의 구조 간의 큰 차이는, 상기 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것에, 상기 소스와 드레인 전극들(142a, 142b)이 접촉하는 것이다. 또한, 이들 차이들은 다른 전극들, 절연층 등의 상이한 배치를 야기한다. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등의 세부사항들과 동일하다.
구체적으로, 도 11a에 도시된 상기 반도체 장치는, 상기 층간 절연층(128) 위에 제공되는 상기 소스 및 드레인 전극들(142a, 142b), 상기 소스와 드레인 전극들(142a, 142b)의 상측 표면들에 접촉하는 상기 산화물 반도체층(140), 상기 산화물 반도체층(140) 위에 제공되는 상기 게이트 절연층(138), 및 상기 산화물 반도체층(140)과 중첩하는 영역에서 상기 게이트 절연층(138) 위의 상기 게이트 전극(136d)을 포함한다.
도 11b에서 반도체 장치는, 층간 절연층(128) 위에 제공된 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면과 접촉하도록 제공된 소스와 드레인 전극들(142a, 142b), 산화물 반도체층(140) 및 소스와 드레인 전극들(142a, 142b) 위에 제공된 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역에서 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다.
도 11a 및 도 11b의 구조들에서, 구성요소(예컨대, 전극(150a) 또는 전극(154a))가 때때로, 도 2a 및 도 2b 등의 구조로부터 생략될 수 있음에 유의하자. 그 경우에, 제작 공정의 단순화와 같은 부차적인 효과가 얻어질 수 있다. 불필요한 구성요소가 도 2a 및 도 2b 등의 구조들에서 생략될 수 있음은 말할 필요가 없다.
도 12a 및 도 12b 각각은, 원소의 사이즈가 비교적 크고, 상기 게이트 전극(136d)이 상기 산화물 반도체층(140) 아래에 놓이는 경우의 예를 도시한다. 그 경우에, 표면의 평탄성 및 커버리지(coverage)에 대한 요구된 수준이 비교적 적절하여, 절연층에 임베딩될 배선, 전극 등을 형성하는 것이 불필요하다. 예를 들어, 게이트 전극(136d) 등은, 도전층의 형성 후에 패턴닝(patterning)함으로써 형성될 수 있다. 비록 여기에 도시되지는 않았지만, 상기 트랜지스터(160)가 유사한 방식으로 형성될 수 있음에 유의하자.
도 12a의 구조와 도 12b의 구조 간의 큰 차이는, 상기 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것에, 상기 소스와 드레인 전극들(142a, 142b)이 접촉한다는 것이다. 또한, 이 차이는 상이한 방식으로 배치되는 다른 전극들, 절연층 등을 야기한다. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등의 세부사항들과 동일하다.
구체적으로, 도 12a의 상기 반도체 장치는 상기 층간 절연층(128)위에 제공된 상기 게이트 전극(136d), 상기 게이트 전극(136d) 위에 제공된 상기 게이트 절연층(138), 상기 게이트 절연층(138) 위에 제공된 상기 소스와 드레인 전극들(142a, 142b), 및 상기 소스와 드레인 전극들(142a, 142b)의 상측 표면들과 접촉하는 상기 산화물 반도체층(140)을 포함한다.
도 12b의 반도체 장치는, 상기 층간 절연층(128) 위에 제공된 상기 게이트 전극(136d), 상기 게이트 전극(136d) 위에 제공된 상기 게이트 절연층(138), 상기 게이트 전극(136d)과 중첩하는 영역에서 상기 게이트 절연층(138) 위에 제공된 상기 산화물 반도체층(140), 및 상기 산화물 반도체층(140)의 상측 표면과 접촉하도록 제공되는 상기 소스와 드레인 전극들(142a, 142b)을 포함한다.
또한, 도 12a 및 도 12b의 구조들에서, 구성요소는 때때로, 도 2a 및 도 2b 등의 구조로부터 생략될 수 있음에 유의하자. 또한, 그 경우에, 제작 공정의 단순화의 효과가 얻어질 수 있다.
도 13a 및 도 13b 각각은, 상기 원소의 사이즈가 비교적 크고, 상기 게이트 전극(136d)이 상기 산화물 반도체층(140) 위에 놓이는 경우의 예를 도시한다. 또한, 그 경우에, 표면의 평탄성 및 커버리지의 요구된 수준들이 비교적 적절하여, 절연층에 임베딩되는 배선, 전극 등을 형성하는 것이 불필요하다. 예를 들어, 상기 게이트 전극(136d) 등은, 도전층의 형성 후에 패터닝함으로써 형성될 수 있다. 비록 여기에 도시되지는 않았지만, 상기 트랜지스터(160)가 유사한 방식으로 형성될 수 있음에 유의하자.
도 13a의 구조와 도 13b의 구조 간의 큰 차이는, 상기 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것에, 상기 소스와 드레인 전극들(142a, 142b)이 접촉한다는 점이다. 또한, 이 차이는, 상이한 방식으로 배치되는 다른 전극들, 절연층 등을 야기한다. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등의 세부사항들과 동일하다.
구체적으로, 도 13a의 상기 반도체 장치는, 상기 층간 절연층(128) 위에 제공되는 상기 소스와 드레인 전극들(142a, 142b), 상기 소스와 드레인 전극들(142a, 142b)의 상측 표면들과 접촉하는 상기 산화물 반도체층(140), 상기 소스와 드레인 전극들(142a, 142b) 및 상기 산화물 반도체층(140) 위에 제공되는 상기 게이트 절연층(138), 및 상기 산화물 반도체층(140)과 중첩하는 영역에서 상기 게이트 절연층(138) 위에 제공되는 게이트 전극(136d)을 포함한다.
도 13b의 상기 반도체 장치는, 상기 층간 절연층(128) 위에 제공되는 상기 산화물 반도체층(140), 상기 산화물 반도체층(140)의 상측 표면과 접촉하도록 제공되는 상기 소스와 드레인 전극들(142a, 142b), 상기 소스와 드레인 전극들(142a, 142b) 및 상기 산화물 반도체층(140) 위에 제공되는 상기 게이트 절연층(138), 및 상기 산화물 반도체층(140)과 중첩하는 영역에서 상기 게이트 절연층(138) 위에 제공되는 게이트 전극(136d)을 포함한다.
도 13a 및 도 13b의 구조들에서, 구성요소가 때때로 도 2a 및 도 2b 등의 구조로부터 생략될 수 있음에 유의하자. 또한, 그 경우에, 제작 공정의 단순화의 효과가 얻어질 수 있다.
상술한 바와 같이, 진보한 구조를 갖는 반도체 장치가 본 발명의 일 실시예에 따라 실현될 수 있다. 실시예 1에서, 상기 반도체 장치가 상기 트랜지스터(160) 및 상기 트랜지스터(162)를 적층함으로써 형성되는 예들이 설명되지만; 상기 반도체 장치의 구조는 이 구조에 제한되지 않는다. 또한, 실시예 1은, 상기 트랜지스터(160)의 채널 길이 방향이 상기 트랜지스터(162)의 채널길이 방향에 수직하는 예들을 보여주지만; 상기 트랜지스터들(160, 162) 간의 위치 관계는 이 예에 제한되지 않는다. 상기 트랜지스터(160)와 상기 트랜지스터(162)가 서로 중첩하도록 제공될 수 있다.
실시예 1에서, 최소 기억 단위(1비트)를 갖는 반도체 장치가 단순화를 위해 설명되지만; 상기 반도체 장치의 구조는 여기에 제한되지 않는다. 보다 개선된 반도체 장치는 복수의 반도체 장치를 적절히 접속시킴으로써 형성될 수 있다. 예를 들어, NAND형 또는 NOR형 반도체 장치가 상술한 복수의 반도체 장치들을 사용하여 형성될 수 있다. 배선 구성은 도 1의 구성에 제한되지 않으며, 적절히 변경될 수 있다.
본 실시예에 따른 상기 반도체 장치는, 상기 트랜지스터(162)의 오프 상태 전류가 낮기 때문에, 극히 긴 시간 동안 데이터를 기억할 수 있다. 즉, DRAM 등에서 필요한 리프레시 동작이 불필요하여, 소비 전력이 억제될 수 있다. 또한, 본 실시예에 따른 상기 반도체 장치는 실질적으로 불휘발성 기억 장치로서 사용될 수 있다.
데이터의 기록(writing) 등이 상기 트랜지스터(162)의 스위칭 동작으로 수행되므로, 고전압이 불필요하고, 소자의 열화가 일어나지 않는다. 또한, 데이터가 상기 트랜지스터의 온/오프 상태에 의존하여 기록되거나 소거되어, 고속 동작이 용이하게 실현될 수 있다. 또한, 그것은, 플래시 메모리 등에서 필요한 데이터를 소거하기 위한 동작이 불필요하다는 점에서 이롭다.
산화물 반도체 외의 재료를 사용하는 트랜지스터가 산화물 반도체를 사용하는 트랜지스터보다 고속으로 동작할 수 있으므로, 기억된 데이터는 상기 트랜지스터를 사용함으로써 고속으로 판독될 수 있다.
실시예 1에 설명되는 구조들 및 방법들은 다른 실시예들에서 설명되는 구조들 및 방법들 중 어느 것과 적절히 조합될 수 있다.
(실시예 2)
실시예 2에서, 본 발명의 일 실시예에 따른 반도체 장치의 회로 구성 및 동작이 설명된다.
도 14는 반도체 장치(이하에서, 메모리 셀이라 함)의 회로도의 예를 도시한다. 도 14에 도시된 메모리 셀(200)은 소스선(SL), 비트선(BL), 제 1 신호선(S1), 제 2 신호선(S2), 워드선(WL), 트랜지스터(201), 트랜지스터(202), 및 트랜지스터(203)를 포함한다. 상기 트랜지스터들(210, 203)은 산화물 반도체 외의 재료를 사용하여 형성되고; 상기 트랜지스터(202)는 산화물 반도체를 사용하여 형성된다.
상기 트랜지스터(201)의 게이트 전극 및 트랜지스터(202)의 소스 전극과 드레인 전극 중 하나가 서로 전기적으로 접속된다. 상기 소스선(SL)은 상기 트랜지스터(201)의 소스 전극에 전기적으로 접속되고, 상기 트랜지스터(201)의 드레인 전극은 상기 트랜지스터(203)의 소스 전극에 전기적으로 접속된다. 상기 비트선(BL)은 상기 트랜지스터(203)의 드레인 전극에 전기적으로 접속된다. 상기 제 1 신호선(S1)은 상기 트랜지스터(202)의 소스 전극과 드레인 전극 중 다른 하나에 전기적으로 접속된다. 상기 제 2 신호선(S2)은 상기 트랜지스터(202)의 게이트 전극에 전기적으로 접속된다. 상기 워드선(WL)은 상기 트랜지스터(203)의 게이트 전극에 전기적으로 접속된다.
도 15는 기록 회로(211)의 예를 도시한다. 상기 제 1 신호선(S1)은 스위치를 통해 기록 전위(Vwrite 또는 Vs1_0)에 전기적으로 접속된다. 상기 스위치는 신호(Φw1) 또는 신호(Φw2)에 의해 제어된다.
도 16은 판독 회로(212)의 예를 도시한다. 상기 판독 회로(212)는 감지 증폭기를 포함한다. 상기 판독 회로(212)는 상기 비트선(BL)에 전기적으로 접속된다. 상기 비트선(BL)은 스위치를 통해 상기 저항(R)의 한 단자에 전기적으로 접속된다. 상기 저항(R)의 나머지 단자는 전위(Vdd)에 접속된다. 이어서, 상기 저항(R)과 상기 비트선(BL)에 접속된 부하 간의 저항비에 의해 결정되는 전위(Vin)는 상기 감지 증폭기의 하나의 입력 단자에 입력된다. 감지 증폭기의 이러한 하나의 입력 단자는 상기 스위치 등을 통해 상기 비트선(BL)에 접속되고, 상기 전위(Vin)는 또한 비트선의 전위라고 한다. 상기 저항(R)은, 그것이 저항으로서 실제로 기능하는 한, 저항 소자에 제한되지 않으며; 상기 저항(R)은 다이오드 접속된 트랜지스터, 게이트 전극이 또 다른 신호에 의해 제어되는 트랜지스터, 또 다른 회로 등일 수 있다. 상기 감지 증폭기의 다른 입력 단자는 판독 전위(Vread)에 접속된다. 상기 비트선(BL)은 스위치를 통해 전위(VBL_0)에 접속된다. 상기 스위치들은 신호(Φr1) 또는 신호(Φr2)에 의해 제어된다.
다음으로, 도 14에 도시된 상기 메모리 셀(200)의 기록 동작 및 판독 동작이 설명된다. 상기 메모리 셀(200)은, 상기 트랜지스터(201)의 유효 저항이 노드(A)에 기억된 전하 또는 전위에 의존하여 변하므로, 다양한 상태들을 가질 수 있다. 상기 트랜지스터(202)의 오프 상태 전류가 극히 작거나 실질적으로 0이므로, 상기 노드(A)에서 전하 또는 전위는 긴 시간 동안 유지된다. 다음의 설명에서, "기록"은, 상기 메모리 셀이 미리 결정된 상태를 갖도록, 상기 메모리 셀에서 상기 노드(A)로의 또는 노드(A)로부터의 전기 충전 또는 방전을 나타낸다. 용어 "판독"은 상기 메모리 셀의 상태에 따라 결정되는 전위를 미리 결정된 전위와 비교하는 것을 나타낸다. 용어 "기록" 및 "판독" 각각은 또한, 문맥에 의존하여 다음의 의미를 나타내는데: 즉 "기록" 또는 "데이터 기록"은 때때로, 미리 결정된 데이터가 메모리 셀에 기록되는 일련의 동작들을 나타내고; "판독" 또는 "데이터 판독"은, 메모리 셀에 기억된 데이터가 판독되는 일련의 동작들을 나타낸다.
데이터가 상기 메모리 셀(200)에 기록되는 경우에, 상기 소스선(SL)의 전위는 0V로 설정되고, 상기 워드선(WL)의 전위는 상기 트랜지스터(203)를 턴 오프하기 위해 0V로 설정되며, 상기 제 2 신호선(S2)의 전위는 상기 트랜지스터(202)를 턴 온하기 위해 Vdd로 설정된다. 또한, 상기 비트선(BL)에 접속되는 상기 판독 회로(212)에서, 상기 신호(Φr2)는 어서트되고(asserted)(인에이블), 상기 신호(Φr1)는 디어서트된다(deasserted)(디스에이블). 그 결과, 상기 전위(VBL_0)는 상기 비트선(BL)에 인가된다. 또한, 상기 제 1 신호선(S1)에 접속되는 상기 기록 회로(211)에서, 상기 신호(Φw2)가 디어서트되고, 상기 신호(Φw1)가 어서트되어, 상기 기록 회로(211)는 기록 상태를 갖는다. 그 결과, 기록될 데이터에 대응하는 상기 기록 전위(Vwrite)가 상기 제 1 신호선(S1)에 인가된다. 기록의 종료 시에, 상기 제 1 신호선(S1)의 전위가 변하기 전에, 상기 제 2 신호선(S2)의 전위는 상기 트랜지스터(202)를 턴 오프하도록 0V로 설정된다는 것을 주의한다.
그 결과, 상기 제 1 신호선(S1)의 전위(Vwrite)에 대응하는 전하가 상기 노드(A)에 기억되어, 상기 데이터에 대응하는 상태가 기록된다. 상기 트랜지스터(202)의 오프 상태 전류가 극히 낮거나 실질적으로 0이므로, 상기 트랜지스터(201)의 게이트 전극의 전위는 긴 시간 동안 유지될 수 있다.
데이터가 상기 메모리 셀(20)로부터 판독되는 경우에, 상기 소스선(SL)의 전위는 0V로 설정되고, 상기 워드선(WL)의 전위는 상기 트랜지스터(203)를 턴 온하도록 Vdd로 설정되며, 상기 제 2 신호선(S2)의 전위는 상기 트랜지스터(202)를 턴 오프하도록 0V로 설정된다. 또한, 상기 제 1 신호선(S1)에 접속되는 상기 기록 회로(211)에서, 상기 신호(Φw2)는 어서트되고, 상기 신호(Φw1)는 디어서트된다. 그 결과, 전위(VS1_0)는 상기 제 1 신호선(S1)에 인가된다. 또한, 상기 비트선(BL)에 접속되는 상기 판독 회로(212)에서, 상기 신호(Φr2)는 디어서트되고, 상기 신호(Φr1)는 어서트되어, 상기 판독 회로(212)가 판독 상태를 갖는다.
이런 식으로, 상기 메모리 셀(200)에서 상기 트랜지스터(201)의 유효 저항은 상기 메모리 셀(200)에서 상기 노드(A)의 상태에 의존하여 결정된다. 데이터 판독은, 상기 메모리 셀(200)에서 상기 트랜지스터(201)의 유효 저항에 의존하여 결정되는 상기 전위(Vin)(비트선의 전위(Vin))와 상기 판독 전위(Vread)를 비교함으로써 상기 판독 회로(212)로 수행된다.
상기 판독 회로에서 비교되는 "상기 비트선의 전위(Vin)(전위 Vin)"는 상기 스위치 등을 통해 상기 비트선에 접속되는 상기 감지 증폭기의 입력 단자의 노드의 전위를 포함한다. 달리 말해서, 상기 판독 회로에서 비교되는 전위는 반드시 상기 비트선의 전위와 동일한 것은 아니다.
다음으로, 본 발명의 일 실시예인 기록 동작이 설명된다. 도 17에 도시되는 바와 같이, 본 발명의 일 실시예의 기록 동작은 3개의 스텝들; 즉 제 1 기록(변화에 대해 데이터를 얻기 위한 기록), 제 1 판독(변화에 대해 데이터를 얻기 위한 판독), 및 제 2 기록(기억될 데이터에 대한 기록)을 포함한다. 스텝들 각각이 아래에서 설명된다.
상기 제 1 기록은, 상기 메모리 셀이 미리 결정된 상태를 갖도록, 메모리 셀을 초기화하도록 수행된다. 구체적으로, 상술한 기록 동작은 상기 기록 전압(Vwrite)으로서 Vwi(초기화를 위한 전위)를 사용하여 수행된다.
상기 제 1 판독은 메모리 셀들에서의 변화에 대해 데이터를 얻도록 수행된다. 상기 트랜지스터(201)의 임계 전압은 메모리 셀들 간에 변하고, 예컨대 도 18a에서 도시되는 분포를 갖는다.
그러므로, 상기 메모리 셀의 유효 저항에 의존하여 결정되는, 상기 감지 증폭기의 입력 단자의 노드의 전위(Vin)는 또한, 상기 제 1 기록이 수행된 후에 상기 제 1 판독시에 변하는데; 예컨대 상기 전위(Vin)는 도 18에 의해 도시되는 분포를 갖는다.
상기의 관점에서, 상기 제 1 판독에서, 상기 판독에 관련되는 상기 비트선(BL)의 전위(Vin)는 메모리 셀들에서의 변화에 대해 데이터를 얻기 위해 상세히 판독된다. 구체적으로, 복수의 전위들(Vri_0 내지 Vri_m)로부터 선택되는 전위(Vri_j)(j는 1 이상이고 m 이하인 정수임)는 상기 판독 회로(212)에서 상기 감지 증폭기에 인가되는 상기 판독 전위(Vread)로서 사용되며, Vin과 Vri_j는 서로 비교된다. 이 비교는 변경된 Vri_j에서 j로 복수회 수행된다. 따라서, 상기 판독에 관련된 상기 비트선의 전위(Vin)가 Vri_j로써 나눠지는 어느 섹션(Vri_j와 Vri_(j+1)로써 나눠지는 섹션)에 속하는지가 결정된다.
상기 전위(Vri_j)(j는 0 이상이고 m 이하인 정수임)는, 예컨대, 상기 메모리 셀에서 상기 트랜지스터(201)의 임계 전압(Vth)이 다음의 관계: 즉 V0+jxΔVth < Vth < V0+(j+1)xΔVth를 만족시키는 경우에, Vri_j < Vth < Vri_(j+1)를 만족시키도록 결정된다. V0+ixΔVth와 V0+(i+1)xΔVth 사이의 V0+jxΔVth로써 나눠지는 섹션은 섹션i(i는 0 이상이고 m-1 이하인 정수임)로서 나타내진다. 상술한 관계를 만족시키는 전위(Vri_j)는 예컨대 시뮬레이션(simulation) 또는 실험으로써 결정될 수 있다.
V0, m, 및 ΔVth는, 일반적인 메모리 셀에 포함되는 상기 트랜지스터(201)의 임계 전압이 V0 이상이고 V0+(m+1)xΔVth 이하가 되도록 결정된다. 상기 기록 후에 상기 메모리 셀의 상태의 분포 폭이 ΔVth로써 결정된다. 상기 ΔVth가 작을수록, 상기 기록 후 상기 메모리 셀의 상태의 분포는 협소해진다. 상기 메모리 셀에 기록될 데이터의 다치의 도합("n") 및 전원 전위 등은 그 결정을 위해 고려된다.
Vri에 대한 변화는 상기 트랜지스터(201)의 Vth에 대한 변화에 의해 주로 야기되지만; 또 다른 요인이 존재할 수 있다. 즉, 상기 트랜지스터(201)의 Vth가 고정될 때에도, 전위(Vin)는 협소한 분포를 가질 수 있다. 그 경우를 고려하여, 보다 정확성을 위해, 상기 전위(Vri_j)를 Vri_j의 분포의 대표 값으로 설정하는 것이 바람직하다.
상기 제 1 판독에서 복수의 전위들 Vri_0 내지 Vri_m(m은 0보다 큰 정수)을 사용하는 복수회 비교 방법이 예를 사용하여 아래에서 설명된다. 예를 들어, 비교가 복수의 전위들 Vri_1내지 Vri_(m-1)로 실질적으로 (m-1) 회 수행되어, 상기 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이 어느 섹션에 속하는지가 결정될 수 있다.
도 19에서 도시된 바와 같이, 피드백된 비교 결과의 사용으로 복수회 비교를 수행하는 방법이 이용될 수 있다. m=8인 경우에, 3회 비교를 수행함으로써, 상기 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이 어느 섹션에 속하는지가 결정되는 방법이 도 19를 사용하여 아래에서 설명된다.
우선, 복수의 전위들 Vri_0 내지 Vri_8의 중앙 근처의 전위, 전위 Vri_4가 상기 판독 전위(Vread)로서 사용되며, 상기 전위(Vin)에 대한 제 1 비교가 수행된다. 제 1 비교 결과, 상기 감지 증폭기의 출력이 "0"(SA_OUT = "0")인, 즉 전위 Vin < 전위 Vri_4일 때, 복수의 전위들 Vri_1 내지 Vri_4의 중앙 근처의 전위, 전위 Vri_2가 상기 판독 전위(Vread)로서 사용되고, 상기 전위(Vin)에 대한 제 2 비교가 수행된다. 한편, 상기 감지 증폭기의 출력이 "1"(SA_OUT ="1"), 즉 전위 Vin > 전위 Vri_4일 때, 복수의 전위들 Vri_4 내지 Vri_7 중앙 근처의 전위, 전위(Vri_6)가 상기 판독 전위(Vread)로서 사용되며, 상기 전위(Vin)에 대한 제 2 비교가 수행된다.
상기 전위(Vri_2)를 상기 판독 전위(Vread)로서 사용하는 비교가 SA_OUT ="0"을 야기할 때, 즉 전위 Vin < 전위 Vri_2일 때, 전위(Vri_1)가 상기 판독 전위(Vread)로서 사용되고, 상기 전위(Vin)에 대한 제 3 비교가 수행된다. 유사하게는, SA_OUT="1"일 때, 즉 전위 Vin > 전위 Vri_2일 때, 전위(Vri_3)가 상기 판독 전위(Vread)로서 사용되고, 상기 전위(Vin)에 대한 제 3 비교가 수행된다. 유사하게는, 전위(Vri_6)를 판독 전위(Vread)로서 사용하는 비교가 SA_OUT="0"을 야기할 때, 즉 전위 Vin < 전위 Vri_6일 때, 전위(Vri_5)가 상기 판독 전위(Vread)로서 사용되고, 상기 전위(Vin)에 대한 제 3 비교가 수행된다. 유사하게, SA_OUT="1"일 때, 즉 전위 Vin > 전위 Vri_6일 때, 전위(Vri_7)가 상기 판독 전위(Vread)로서 사용되고, 상기 전위(Vin)에 대한 제 3 비교가 수행된다.
상기 제 3 비교가 전위 Vin < 전위 Vri_1을 야기할 때, 상기 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이 섹션 0(SE0)에 속한다는 것이 결정될 수 있다. 유사하게, 상기 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이: 전위 Vin > 전위 Vri_1일 때 섹션1(SE1); 전위 Vin < 전위 Vri_3일 때 섹션2(SE2); 전위 Vin > 전위 Vri_3일 때 섹션3(SE3); 전위 Vin < 전위 Vri_5일 때 섹션4(SE4); 전위 Vin > 전위 Vrr_5일 때 섹션5(SE5); 전위 Vin < 전위 Vri_7일 때 섹션6(SE6); 및 전위 Vin > 전위 Vri_7일 때 섹션7(SE7)에 속한다고 것이 결정될 수 있다. 이런 식으로, 피드백된 비교 결과와 복수 회 비교를 수행함으로써, 비교들의 빈도가 섹션들의 수(m)가 2M인 경우에도 M으로 감소될 수 있다.
비교가 상기 제 1 판독시에 복수 회 수행되는 경우에, 상기 비트선의 충전 및 방전이 제 1 비교시를 제외하고는 포함되지 않고, 고속 판독을 가능하게 한다.
비교가 복수회 수행되는 예가 위에서 복수의 전위들 Vri_0 내지 Vri_m(m은 0보다 큰 정수)을 사용하는 비교를 위한 방법으로서 설명되지만, 비교는 단지 한번 수행될 수 있다. 구체적으로, (m-1) 감지 증폭기들이 상기 판독 회로에서 제공될 수 있다.
다음으로, 상기 제 2 기록(기억될 데이터의 기록)에서, 미리 결정된 데이터는 상기 메모리 셀에 기록된다. 본 실시예에서, "0", "1",..."n-1"의 n 값들이 데이터로서 기록된다. 또한, 상기 트랜지스터(201)의 임계 전압이 통상적인 값(Vth_typ)인 메모리 셀에서 데이터 "i"(i는 0 이상 n 이하의 정수임)를 기록하기 위한 기록 전위는 Vw_i로써 나타내진다.
상기 제 2 기록에서, 데이터 "i"가 메모리 셀에 기록될 때, 상기 데이터 기록은 상기 메모리 셀이 어느 섹션에 속하는지에 기초하여 보정되는 기록 전위를 사용하여 수행된다. 예를 들어, 상기 트랜지스터(201)의 임계 전압의 통상적인 값, Vth_typ는 섹션 i0에 속하고, 섹션(iO+k)(k는 -i0보다 크고, m-1-iO보다 작은 정수임)에서 보정을 위한 전압은 k x ΔVth이다. 상기 임계 전압, 및 상기 트랜지스터(201)의 임계 전압의 각 섹션에 대응하는 보정을 위한 전압이 표 1에 도시되어 있다.
구간 임계 전압(V) 보정을 위한 전압(V)
0 V0 ~ V0+△Vth -iO x △Vth
1 VO+△Vth ~ VO+2 x △Vth -(iO-1) x △Vth
: : :
iO VO+iO x △Vth ~ VO+(iO+1) x △Vth 0
iO+1 VO+(iO+1) x △Vth ~ VO+(iO+2) x △Vth △Vth
: : :
m-1 VO+(m-1) x △Vth ~ VO+m x △Vth (m-1-iO) x △Vth
예를 들어, 본 실시예에서, 보정을 위한 전압은: 섹션 iO에서 0이고; 섹션 iO보다 ΔVth만큼 큰 다음 섹션에서 ΔVth; 및 섹션 iO보다 ΔVth만큼 작은 다음 섹션에서 -ΔVth이다. 상기 메모리 셀이 섹션(iO+k)에 속하는 경우에, 데이터 기록은 보정된 기록 전위(Vw_i+k x ΔVth을 사용하여 수행된다.
이런 방식에서 데이터를 기록함으로써, 상기 기록 후의 상태의 분포는 협소해질 수 있다. 그 결과, 다치의 도합이 증가될 수 있다. 또한, 시작시에 하나의 데이터 기록 및 데이터 판독을 포함하는 본 발명의 일 실시예인 기록 동작에 따라, 고속 기록이 복수 회 데이터 기록 및 데이터 판독을 포함하는 검증을 갖는 종래의 기록 동작에 비교되는 것으로서 달성될 수 있다.
도 20a는 (보정을 위한 각각의 전압이 0V인 경우에) 보정 없이 데이터 기록 후의 예를 도시하며, 도 20b는 보정에 대해 데이터 기록 후의 예를 도시한다. 도 20a에서, 상기 기록 전위는 상기 메모리 셀에 무관하게 고정되며, 상기 기록 후의 상태는 상기 트랜지스터(201)의 임계 전압의 분포에 대해 유사한 정도인 분포를 갖는다. 그 결과, 예컨대, 상기 메모리 셀은 4개의 값들만큼이나 적게 상태들을 기억할 수 있다. 한편, 도 20b에서, 상기 기록 전압이 각각의 메모리 셀에 대해 보정되므로, 상기 기록 후의 상태는 약 △Vth의 협소한 분포를 갖는다. 결국, 예컨대, 상기 메모리 셀은 16 개의 값들만큼 많은 상태들을 기억할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 판독 동작(기억된 데이터의 판독 동작)이 설명된다.
"0", "1", ...,"n-1"의 n 값들을 데이터로서 판독하기 위해서, 상기 판독 전위(Vread)로서, 복수의 전위들 Vri_0 내지 Vri_n-2(n-2는 0보다 큰 정수임)로부터 선택되는 전위(Vri_j)(j는 0보다 크고, n-2보다 작은 정수임)를 사용하여, 비교가 복수 회 수행된다. 상기 판독 전위(Vri_j)는, 데이터 "j"를 갖는 상기 메모리 셀로부터 판독 데이터에 대한 상기 전위(Vin)의 값과, 데이터 "j+1"을 갖는 상기 메모리 셀로부터 판독을 위한 상기 전위(Vin)의 값 사이의 전위로 설정된다.
복수의 전위들 Vri_0 내지 Vri_n-2(n-2는 0보다 큰 정수임)을 사용하는 복수 회 비교를 위한 방법이 예를 사용하여 아래에서 설명된다. 예를 들어, 비교가 실질적으로 복수의 전위들 Vri_0 내지 Vri_n-2로 (n-1) 회 수행되어, 상기 메모리 셀이 데이터 "0", "1",... "n"의 각각의 상태들 중에서 어느 상태를 갖는지가 결정될 수 있다. 대안으로, 제 1 판독에 대해 도 19를 사용하여 설명되는 방법과 유사한 방법이 이용될 수 있다. 그 경우에, 데이터 판독을 위한 비교들의 빈도는 감소될 수 있다. 또한, 대안으로, (n-1) 감지 증폭기들이 제공될 수 있고, 데이터 판독이 하나의 비교에 의해 수행될 수 있다.
각각의 특정한 동작 전압(전위)의 예가 표 2에 도시되어 있다. 예를 들어, 상기 다치 도합(multi-valued level)(n)은 16일 수 있고, 상기 전원 전위(Vdd)는 2V일 수 있고, 상기 트랜지스터(201)의 임계 전압의 통상적인 값, Vth_typ는 0.3V일 수 있고, 상기 트랜지스터(201)의 임계 전압의 섹션 폭 △Vth은 0.04V일 수 있고, 상기 트랜지스터(201)의 임계 전압의 섹션들의 수와 상기 제 1 판독의 판독 전위(Vin)의 섹션들의 수(m) 각각은 8일 수 있고, 상기 제 1 기록의 기록 전위(Vwi)는 0.989V일 수 있다.
다치 도합(n) 16
전원 전위(Vdd) 2V
트랜지스터(201)의 임계 전압의 대표 값(Vth_typ) 0.3V
트랜지스터(201)의 임계 전압의 섹션 폭(△Vth) 0.04V
트랜지스터(201)의 임계 전압의 섹션들의 수 및
제 1 판독(m)에서 섹션들의 수(m)		 8
트랜지스터(201)의 임계 전압의 섹션(0)의 하한 값(VO) 0.12V
제 1 기록에서 기록 전위(Vwi) 0.98V
VBL_0 0V
VS1_O 0V
또한, 아래에서는: 상기 트랜지스터(201)의 임계 전압의 각 섹션들에 대응하는 보정을 위한 전압들로서 표 3에 설명되는 값들; 상기 제 1 판독에 대해 상기 판독 전위들(Vri_0 내지 Vri_8)로서 표 4에서 설명되는 값들; 제 2 기록을 위한 보정 전의 기록 전위들(Vw_0 내지 Vw_15)로서 표 5에 설명되는 값들; 및 기억된 데이터의 판독을 위한 상기 판독 전위들(Vr_0 내지 Vr_14)로서 표 6에 설명된 값들이 사용될 수 있다. 이들 전압 값들을 사용함으로써, 기록 동작 및 판독 동작은 2V 이하의 Vdd로 수행될 수 있다.
섹션 임계 전압(V) 수정된 값(V)
0 0.12 ~ 0.16 -0.16
1 0.16 ~ 0.20 -0.12
2 0.20 ~ 0.24 -0.08
3 0.24 ~ 0.28 -0.04
4 0.28 ~ 0.32 0
5 0.32 ~ 0.36 0.04
6 0.36 ~ 0.40 0.08
7 0.40 ~ 0.44 0.12
Vri_i(V)
Vri_0 1.52
Vri_1 1.56
Vri_2 1.6
Vri_3 1.64
Vri_4 1.68
Vri_5 1.72
Vri_6 1.75
Vri_7 1.78
Vri_8 1.87
Vw_i(V)
Vw_0 0.16
Vw_1 0.48
Vw_2 0.58
Vw_3 0.68
Vw_4 0.78
Vw_5 0.88
Vw_6 0.98
Vw_7 1.08
Vw_8 1.18
Vw_9 1.28
Vw_10 1.38
Vw_11 1.48
Vw_12 1.58
Vw_13 1.68
Vw_14 1.78
Vw_15 1.88
Vr_i(V)
Vr_0 1.98
Vr_1 1.96
Vr_2 1.92
Vr_3 1.88
Vr_4 1.82
Vr_5 1.74
Vr_6 1.64
Vr_7 1.54
Vr_8 1.44
Vr_9 1.3
Vr_10 1.16
Vr_11 1.02
Vr_12 0.86
Vr_13 0.68
Vr_14 0.5
상술한 바와 같이, 본 발명의 일 실시예의 기록 동작은 3개의 스텝들: 제 1 기록(변화에 대해 데이터를 얻기 위한 기록), 상기 제 1 판독(변화에 대해 데이터를 얻기 위한 판독), 및 상기 제 2 기록(기억될 데이터에 대한 기록)을 포함한다. 상기 메모리 셀의 변화에 대한 데이터는 상기 제 1 기록 및 상기 제 2 판독을 통해 얻어지고, 미리 결정된 데이터는 상기 제 2 기록에서 상기 메모리 셀의 변화에 대한 데이터에 기초하여 보정되는 기록 전압의 사용으로 메모리 셀에 기록된다. 따라서, 상기 기록 동작 후의 상태의 분포는 협소해질 수 있다.
도 21은, kr x (kc x kw)의 메모리 셀 어레이를 포함하는, 본 발명의 일 실시예에 따르는 반도체 장치의 블록 회로도의 예를 도시한다. 예를 들어, 상기 다치 도합(n)이 4인 경우에, 기억 용량은 2x kr x (kc x kw) 비트이고, 상기 다치 도합(n)이 16인 경우, 상기 기억 용량은 4x kr x (kc x kw)비트이다. 일반적으로, 상기 다치 도합(n)이 2k(k는 1보다 큰 정수임)인 경우에, 메모리 용량은, 상기 다치 도합이 2인 경우에 보다 k배 크다.
도 21에 도시된 상기 반도체 장치는: kr 워드선들(WL) 및 kr 제 2 신호선들(S2); kc x kw 비트선들(BL(1_1) 내지 BL(wk_kc)) 및 kc x kw 제 1 신호선들(S1(1_1) 내지 S1(kw_kc)); 복수의 메모리 셀들(200(1,1) 내지 200(kr, kw_kc))이 kr(행) x kc x kw(열)(kr, kc, kc는 각각 자연수임)로 배열되는 메모리 셀 어레이(210); 및 판독 회로(212), 기록 회로(211), 복수의 멀티플렉서들(219), 제 2 신호와 워드선을 위한 구동 회로(213), 열 디코더(214), 어드레스 버퍼(215), 데이터 버퍼(218), 전위 생성 회로(217), 및 제어 회로(216)와 같은 주변 회로들을 포함한다. 또 다른 주변 회로로서, 리프레시 회로 등이 제공될 수 있다. 여기에서, kr가 열 디코더(214)에 의해 독립적으로 선택되는 행들의 수이고, kw가 동시에 선택되는 열들의 수임에 유의하자.
도 14에 도시된 회로는 상기 메모리 셀(200)에 적용될 수 있다. 본 실시예에서 통상적으로 각각의 메모리 셀로서 사용되는 메모리 셀(200)(i,j))(i는 1보다 크고 kr보다 작은 정수이고, j는 1보다 크고 kc x kw보다 작은 정수임)은 비트선(BL(j)), 상기 제 1 신호선(S1(j)), 상기 워드선(WL(i)), 상기 제 2 신호선(S2(i)), 및 상기 소스 배선에 접속된다. 또한, 상기 비트선들(BL(1_1) 내지 BL(kw_kc)) 및 상기 제 1 신호선들(S1(1_1) 내지 S1(kw_kc))은 상기 멀티플렉서들(219)에 접속된다. 상기 워드선들(WL(1) 내지 WL(kr)) 및 상기 제 2 신호선들(S2(1) 내지 S2(kr))은 제 2 신호선 및 워드선을 위한 상기 구동 회로(213)에 접속된다.
다음으로, 각각의 회로가 설명된다. 도 15에 도시된 회로 및 도 16에 도시된 회로는 상기 기록 회로(211) 및 상기 판독 회로(212)에 각각 적용될 수 있다.
상기 멀티플렉서(219)는 제어 신호로서 열 디코더(214)의 출력 신호를 입력하고, 상기 kc 비트선들로부터 선택된 비트선을 상기 판독 회로(212)에 접속시킨다. 구체적으로, 상기 kc 제어 신호들 중에서 하나의 신호가 어서트되고, 상기 어서트된 제어 신호에 의해 제어되는 비트선은 라인(BL_S)에 접속된다. 상기 멀티플렉서(219)는 또한, 상기 kc 제 1 신호선들로부터 선택된 제 1 신호선을 상기 기록 회로(211)에 접속시킨다. 구체적으로, kc 제어 신호들 중에서 하나의 신호는 어서트되고, 상기 어서트된 제어 신호에 의해 제어되는 제 1 신호선은 라인(S1_S)에 접속된다.
상기 열 디코더(214)는 상기 어드레스 버퍼(215)로부터 출력된 열 어드레스, 상기 제어 회로(216)로부터 출력된 제어 신호 등을 입력 신호로서 사용하고, 상기 어드레스에 의해 지정되는 하나의 출력 신호를 어서트하고, 나머지 출력 신호들을 디어서트한다.
kc가 1인 반도체 장치의 경우에, 상기 열 디코더(214) 및 상기 멀티플렉서(219)가 필수적으로 제공되지는 않는다. 그 경우에, 상기 기록 회로(211)는 상기 제 1 신호선(S1)에 직접 접속될 수 있고, 상기 판독 회로(212)는 상기 비트선(BL)에 직접 접속될 수 있다.
제 2 신호선 및 워드선을 위한 상기 구동 회로(213)는 상기 어드레스 버퍼(215)로부터 출력된 행 어드레스, 상기 제어 회로(216)로부터 출력된 제어 신호 등을 입력 신호로서 사용하고, 상기 어드레스에 의해 지정되는 워드선과 제 2 신호선 및 다른 워드선들 및 다른 신호선들에 각각의 미리 결정된 전위들을 인가한다.
상기 전위 생성 회로(217)는 상기 제어 회로(216)로부터 출력된 제어 신호에 따라 기록 전위(Vwrite), 판독 전위(Vread), VBL_0, VS1_0 등을 출력한다. 상기 기록 전위(Vwrite)로서, 기록 데이터 및 제 1 판독의 결과에 따라 보정되는 Vwi 및 기록 전위(Vw_j)(j는 0보다 크고 (n-1)보다 작은 정수임)는 각각 상기 제 1 기록 및 상기 제 2 기록시에 출력된다. 상기 판독 전위(Vread)로서, 전위(Vr_j)(j는 0보다 크고 (n-2)보다 작은 정수임) 및 전위(Vri_j)(j는 0보다 크고 (m+1)보다 작은 정수임)는 상기 데이터 판독 동작 및 상기 제 1 판독시에 각각 출력된다. 이들 전위들은 상기 제어 회로의 출력 신호에 의해 지정된다. 예를 들어, 상기 제어 회로로부터 출력된 전압 레벨을 갖는 디지털 신호를 입력 신호로서 사용하는 디지털-아날로그 컨버터(DAC)가 제공될 수 있다.
상기 전위 생성 회로(217)는 복수의 기록 전위들(Vwrite) 및 복수의 판독 전위들(Vread)을 출력할 수 있다. 예를 들어, 복수의 기록 회로들(211)이 제공되고, 상이한 전위들이 여기에 기록되는 경우에, 적절한 전위들이 복수의 기록 전위들(Vwrite)에 의해 상기 기록 회로들(211)에 공급될 수 있다. 한편, 예를 들어, 복수의 판독 회로들(212)이 제공되고, 도 19에 도시된 바와 같이 피드백된 비교 결과와의 복수회 비교를 수행하기 위한 방법이 사용되는 경우에, 적절한 전위들이 복수의 판독 전위들(Vread)에 의해 판독 회로들(212)에 공급될 수 있다.
상기 어드레스 버퍼(215)는 상기 반도체 장치에 입력되는 어드레스 신호 또는 상기 제어 신호 회로로부터 출력된 제어 신호를 입력 신호로서 사용하고, 상기 제어 신호에 따라 미리 결정된 타이밍에 미리 결정된 열 어드레스 또는 미리 결정된 행 어드레스를 출력한다. 어드레스 레지스터가 제공될 수 있다.
상기 데이터 버퍼(218)는 상기 반도체 장치에 입력된 신호(Din), 상기 판독 회로(212)로부터의 출력 신호, 또는 상기 제어 회로(216)로부터 출력된 상기 제어 신호를 입력 신호로서 사용하고, 상기 기록 회로(211)에 입력된 신호, 상기 반도체 장치로부터 출력된 신호(Dout), 또는 제어 회로(216)에 입력된 신호를 출력 신호로서 출력한다. 상기 데이터 버퍼(218)는 상기 데이터 레지스터를 포함하고, 각각의 입력 신호를 상기 제어 신호에 따라 미리 결정된 타이밍에 데이터 레지스터에 기억한다. 상기 제어 회로(216)에 입력된 상기 출력 신호는 상기 기록 전위(Vwrite) 또는 상기 판독 전위(Vread)를 선택하기 위한 신호이고, 그것은 예컨대 상기 메모리 셀에 기록될 데이터 또는 상기 메모리 셀로부터 판독된 데이터이다.
상기 제어 회로(126)는 WE, RE, 또는 CLK와 같은, 상기 반도체 장치에 입력된 신호, 또는 입력 신호로서 상기 데이터 버퍼(128)로부터의 상기 출력 신호를 사용하고, 다양한 제어 신호들을 출력 신호로서 상기 전위 생성 회로(127), 상기 어드레스 버퍼(215), 상기 데이터 버퍼(218), 상기 열 디코더(214), 제 2 신호선 및 워드선을 위한 상기 구동 회로(213) 등에 출력한다. 상기 제어 신호는 상기 데이터 기록 동작 또는 데이터 판독 동작을 수행하기 위한 타이밍 제어 신호 또는 사용될 전위와 같은 데이터를 갖는 제어 신호이다. 특히, 제 2 기록에서, 보정된 기록 전위에 대한 데이터는 상기 기록 전위에 대한 데이터 및 보정을 위한 전위에 대한 데이터로부터 생성되고, 상기 데이터가 출력된다. 상기 제어 회로(216)는 기록 전위에 대한 데이터 및 보정을 위한 전압에 대한 데이터로부터 보정된 기록 전위에 대한 데이터를 생성하기 위한 ROM을 포함할 수 있다. 예를 들어, 상기 기록 전위에 대한 데이터가 4비트이고, 보정을 위한 전압에 대한 데이터가 3비트이고, 상기 보정된 기록 전압에 대한 데이터가 6비트인 경우에, 8 Kbit ROM이 제공될 수 있다. 대안으로, 상기 기록 전위에 대한 데이터 및 상기 보정을 위한 전압에 대한 데이터로부터 상기 보정된 기록 전위에 대한 데이터를 생성하기 위한 연산 회로가 제공될 수 있다.
상기 판독 전위(Vread)가 본 실시예에서 상기 전위 생성 회로(217)에서 생성되지만, 상기 판독 전위(Vread)는 또 다른 구성에 의해 생성될 수 있다. 예를 들어, Vin을 생성하기 위한 회로와 동일한 구성을 갖는 메모리 셀 및 참조 회로가 제공될 수 있고, 상기 참조 회로에 포함되는 상기 메모리 셀의 노드(A)의 전위는 상기 판독 전위(Vread)를 생성하도록 제어될 수 있다. 또한, 상기 판독 회로(212)가 본 실시예에서 하나의 감지 증폭기를 포함하지만, 복수의 감지 증폭기들이 제공될 수 있다. 상기 판독 회로(212)에서 복수의 감지 증폭기들을 제공함으로써, 판독들의 횟수가 감소될 수 있다.
본 발명에 따른 상기 반도체 장치는, 상기 트랜지스터(202)의 오프 상태 전류가 낮으므로, 극히 긴 시간 동안 데이터를 기억할 수 있다. 즉, DRAM 등에서 필요한 리프레시 동작이 불필요하여, 소비 전력이 억제될 수 있다. 또한, 본 실시예에 따르는 상기 반도체 장치는 실질적으로 비휘발성 메모리 장치로서 사용될 수 있다.
또한, 데이터 기록 등이 상기 트랜지스터(202)의 스위칭 동작으로 수행되기 때문에, 고전압이 불필요하고, 상기 소자의 열화가 일어나지 않는다. 또한, 데이터가 상기 트랜지스터의 온/오프에 의존하여 기록 또는 소거되기 때문에, 고속 동작이 용이하게 실현될 수 있다. 또한, 상기 트랜지스터에 입력될 전위를 제어함으로써 데이터를 직접 재기록하는 것이 가능하다. 그 이유로, 플래시 메모리 등을 위해 필요한 소거 동작이 불필요하여, 소거 동작으로 인한 동작 속도의 감소가 방지될 수 있다.
또한, 산화물 반도체가 아닌 재료를 사용하고, 산화물 반도체를 사용하는 트랜지스터보다 고속으로 동작할 수 있는 트랜지스터를 사용함으로써, 기억된 데이터가 고속으로 판독될 수 있다.
또한, 본 실시예에 따르는 상기 반도체 장치가 다치형(multi-valued type)이기 때문에, 단위 면적당 기억 용량이 증가될 수 있다. 따라서, 반도체 장치의 사이즈 감소 및 높은 집적화가 달성될 수 있다.
상술한 바와 같이, 상기 메모리 셀의 변화에 대한 데이터가 얻어지고, 상기 변화 데이터에 따르는 기록 전위가 상기 메모리 셀에 기록되어, 상기 데이터 기록 후에 상기 메모리 셀의 상태의 분포가 협소해질 수 있다. 따라서, 다치 도합이 증가될 수 있다. 본 발명의 일 실시예인 상기 기록 동작에 따라, 부유 상태(floating state)를 갖는 상기 노드의 전위가 직접 제어될 수 있어, 상기 임계 전압이 상기 제 1 기록, 상기 제 1 판독, 및 상기 제 2 기록의 3개의 스텝들을 갖는 기록 동작에 의해 높은 정도의 정확성으로 제어될 수 있다. 따라서, 복수 회 데이터 기록 또는 데이터 판독을 수반하는 검증으로 종래의 기록 동작에 비하여, 고속 기록이 실현될 수 있다.
(실시예 3)
실시예 3에서, 상술한 실시예들 중 어느 하나에 따르는 상기 반도체 장치를 포함하는 전자 기기들 각각의 예들이 도 22a 내지 도 22f를 참조하여 설명된다. 상기 실시예에 따른 상기 반도체 장치는, 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 일어나지 않는다. 또한, 상기 반도체 장치가 고속으로 동작할 수 있다. 이러한 이유들로, 진보한 구성을 갖는 전자 기기는 상기 반도체 장치를 사용함으로써 제공될 수 있다. 상기 실시예들 중 어느 하나에 따르는 상기 반도체 장치들은 회로 기판 등에 통합 및 실장되고, 전자 기기 내부에 놓인다.
도 22a는 상기 실시예에 따르는 상기 반도체 장치를 포함하는 노트북 개인 컴퓨터를 도시한다. 상기 노트북 개인 컴퓨터는 본체(301), 하우징(302), 표시부(303), 키보드(304) 등을 포함한다. 본 발명의 일 실시예에 따르는 상기 반도체 장치가 노트북 개인 컴퓨터에 적용되어, 상기 노트북 개인 컴퓨터는, 전력이 공급되지 않은 경우에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 일어나지 않는다. 또한, 노트북 개인 컴퓨터가 고속으로 동작할 수 있다. 이러한 이유들로, 상기 노트북 개인 컴퓨터에 본 발명의 일 실시예에 따르는 상기 반도체 장치를 적용하는 것이 바람직하다.
도 22b는 상기 실시예에 따르는 상기 반도체 장치를 포함하는 PDA(personal digital assistant)를 도시한다. 본체(311)에는, 표시부(313), 외부 인터페이스(315), 동작 버튼들(314) 등이 제공된다. 부속품인 스타일러스(stylus)(312)가 PDA를 동작시키기 위해 사용된다. 본 발명의 일 실시예에 따르는 상기 반도체 장치가 PDA에 적용되어, 상기 PDA는, 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 일어나지 않는다. 또한, PDA는 고속으로 동작할 수 있다. 그러한 이유들로, 본 발명의 일 실시예에 따르는 상기 반도체 장치를 PDA에 적용하는 것이 바람직하다.
도 22c는 상기 실시예에 따르는 상기 반도체 장치를 포함하는 전자 종이(electronic paper)의 예로서 전자 서적(320)을 도시한다. 상기 전자 서적(320)은 두 개의 하우징들: 즉 하우징(321) 및 하우징(323)을 포함한다. 상기 하우징(321) 및 상기 하우징(323)이 축부(hinge)(337)와 조합되어, 상기 전자 서적(320)은 축으로서 상기 축부(337)로 개방(opened) 및 폐쇄(closed)될 수 있다. 그러한 구성으로, 상기 전자 서적(320)은 종이 책과 같이 사용될 수 있다. 본 발명의 일 실시예에 따르는 상기 반도체 장치가 전자 종이에 적용되어, 상기 전자 종이는, 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 일어나지 않는다. 또한, 상기 전자 종이가 고속으로 동작할 수 있다. 이러한 이유들로, 본 발명의 일 실시예에 따르는 상기 반도체 장치를 전자 종이에 적용하는 것이 바람직하다.
표시부(325)는 상기 하우징(321)에 포함되고, 표시부(327)는 상기 하우징(323)에 포함된다. 상기 표시부(325) 및 상기 표시부(327)는 하나의 이미지 또는 상이한 이미지들을 표시할 수 있다. 상기 표시부(325) 및 상기 표시부(327)가 예컨대 상이한 이미지들을 표시할 때, 오른쪽 표시부(도 22c의 표시부(325))는 텍스트를 표시할 수 있고, 왼쪽 표시부(도 22c의 표시부(327))는 이미지들을 표시할 수 있다.
도 22c는, 상기 하우징(321)에 동작부 등이 제공되는 예를 도시한다. 예를 들어, 상기 하우징(321)에는, 전력 스위치(331), 동작 키들(333), 스피커(335) 등이 제공된다. 페이지들은 동작 키(333)로 넘겨질 수 있다. 상기 표시부가 제공되는, 상기 하우징의 표면 상에는 키보드, 포인팅 장치(pointing device) 등이 또한 제공될 수 있음에 유의하자. 또한, 외부 접속 단자(예컨대, 이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블과 같은 다양한 케이블들에 접속될 수 있는 단자), 리코딩 매체 삽입부 등이 상기 하우징의 후면 또는 측면 상에 제공될 수 있다. 또한, 상기 전자 서적(320)이 전자 사전의 기능을 가질 수 있다.
상기 전자 서적(320)은 데이터를 무선으로 전송 및 수신할 수 있다. 무선 통신을 통해, 북 데이터 등이 전자 북 서버로부터 구매 및 다운로드될 수 있다.
전자 종이는 그것들이 정보를 표시하는 한 다양한 분야들에서 장치들에 적용될 수 있다. 예를 들어, 전자 종이는, 전자 서적 이외에도, 기차들과 같은 차량들에서 포스터들, 광고, 신용 카드와 같은 다양한 카드들에서 표시를 위해 사용될 수 있다.
도 22d는 상기 실시예에 따르는 상기 반도체 장치를 포함하는 모바일 폰을 도시한다. 상기 모바일 폰은 두 개의 하우징들: 즉 하우징(340) 및 하우징(341)을 포함한다. 상기 하우징(341)에는, 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 장치(346), 카메라 렌즈(347), 외부 접속 단자(348) 등이 제공된다. 상기 하우징(340)에는, 상기 모바일 폰을 충전시키기 위한 태양전지(349), 외부 메모리 슬롯(350) 등이 제공된다. 또한, 안테나가 상기 하우징(341)에 포함된다. 본 발명의 일 실시예에 따르는 상기 반도체 장치가 모바일 폰에 적용되어, 상기 모바일 폰은, 전력이 공급되지 않는 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 일어나지 않는다. 또한, 상기 모바일 폰은 고속으로 동작할 수 있다. 이러한 이유들로, 본 발명의 일 실시예에 따르는 상기 반도체 장치를 모바일 폰에 적용하는 것이 바람직하다.
상기 표시 패널(342)은 터치 패널 기능을 갖는다. 이미지들로서 표시되는 복수의 동작 키들(345)은 도 22d에서 점선들로써 보여진다. 상기 모바일 폰은 상기 태양전지(349)로부터 출력된 전압을 각 회로에 대해 필요한 전압으로 승압시키기 위한 승압 회로를 포함한다. 또한, 상기 모바일 폰은 상기 구성에 부가하여, 비접촉 IC 칩, 소형 기록 장치 등을 포함할 수 있다.
상기 표시 패널(342) 상의 표시의 방향은 어플리케이션들에 의존하여 적절히 변경된다. 또한, 상기 카메라 렌즈(347)가 상기 표시 패널(342)로서 동일 표면 상에 제공되어, 상기 모바일 폰이 비디오폰으로서 사용될 수 있다. 상기 스피커(343) 및 상기 마이크로폰(344)은 음성 호출들뿐만 아니라, 비디오폰 호출들, 녹음 및 재생 사운드 등을 위해 사용될 수 있다. 또한, 그것들이 도 22d에서 도시되는 바와 같이 전개되는 상태에서 상기 하우징들(340, 341)이 슬라이드될 수 있어, 하나가 다른 하나 위에 겹쳐진다. 그러므로, 상기 모바일 폰의 사이즈가 감소될 수 있고, 그것은 상기 모바일 폰으로 하여금 전달되기에 적절하게 만든다.
상기 외부 접속 단자(348)는 AC 어댑터 또는 USB 케이블과 같은 다양한 케이블들에 접속될 수 있어, 상기 모바일 폰이 충전될 수 있고, 또는 데이터 통신을 수행할 수 있다. 또한, 상기 모바일 폰은 기록 매체를 상기 외부 메모리 슬롯(350)에 삽입함으로써 대량의 데이터를 기억 및 이동시킬 수 있다. 또한, 상기 모바일 폰은 상기 기능들에 부가하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 가질 수 있다.
도 22e는 상기 실시예에 따르는 상기 반도체 장치를 포함하는 디지털 카메라를 도시한다. 상기 디지털 카메라는, 본체(361), 표시부(A)(367), 접안부(363), 동작 스위치(364), 표시부(B)(365), 배터리(366) 등을 포함한다. 본 발명의 일 실시예에 따르는 상기 반도체 장치가 디지털 카메라에 적용되어, 상기 디지털 카메라는, 전력이 공급되지 않는 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 일어나지 않는다. 또한, 상기 디지털 카메라는 고속으로 동작할 수 있다. 이들 이유들로, 본 발명의 일 실시예에 따르는 상기 반도체 장치를 디지털 카메라에 적용하는 것이 바람직하다.
도 22f는 상기 실시예에 따르는 상기 반도체 장치를 포함하는 텔레비전 세트를 도시한다. 텔레비전 세트(370)에서, 표시부(373)는 하우징(371)에 포함된다. 이미지들은 상기 표시부(373) 상에 표시될 수 있다. 상기 하우징(371)은 도 22f에 도시된 구성에서 스탠드(stand)(375)에 의해 지원된다.
상기 텔레비전 세트(370)는 상기 하우징(371) 또는 개별 리모콘 조작기(380)의 동작 스위치에 의해 동작될 수 있다. 상기 리모콘 조작기(380)의 동작 키들(379)로, 채널들 및 볼륨(volume)이 제어될 수 있고, 상기 표시부(373) 상에 표시되는 이미지들은 제어될 수 있다. 또한, 상기 리모콘 조작기(380)는 상기 리모콘 조작기(380)로부터 출력되는 데이터를 표시하기 위한 표시부(377)를 포함할 수 있다. 본 발명의 일 실시예에 따르는 상기 반도체 장치가 텔레비전 세트에 적용되어, 상기 텔레비전 세트는, 전력이 공급되지 않는 때에도 데이터를 유지할 수 있다. 또한, 기록 또는 소거로 인한 열화가 일어나지 않는다. 또한, 상기 텔레비전 세트는 고속으로 동작할 수 있다. 이들 이유들로, 본 발명의 일 실시예에 따르는 상기 반도체 장치를 상기 텔레비전 세트에 적용하는 것이 바람직하다.
상기 텔레비전 세트(370)에는, 바람직하게는, 수신기, 모뎀 등이 제공된다는 것에 유의하자. 일반적인 텔레비전 방송은 상기 수신기로 수신될 수 있다. 또한, 상기 텔레비전 세트가 모뎀을 통해 배선들을 갖거나 배선들 없이 통신 네트워크에 접속될 때, 일 방향(전달자로부터 수신기로) 또는 두 방향(전달자와 수신기 사이 또는 수신기들 사이) 데이터 통신이 수행될 수 있다.
실시예 3에서 설명되는 구성들 및 방법들은 다른 실시예들에서 설명되는 상기 구성들 및 방법들 어느 하나와 적절히 조합될 수 있다.
본 출원은, 전체 내용들이 참조문헌으로써 여기에서 포함되는, 2009년 11월 13일에 일본특허청에 출원된 일본특허출원 번호 제2009-260341호에 기초한다.
100: 기판 102: 보호층
104: 반도체 영역 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극
112: 절연층 114: 불순물 영역
116: 채널 형성 영역 118: 사이드월 절연층
120: 고농도 불순물 영역 122: 금속층
124: 금속 화합물 영역 126: 층간 절연층
128: 층간 절연층 130a: 소스 또는 드레인 전극
130b: 소스 또는 드레인 전극 130c: 전극
132: 절연층 134: 도전층
136a: 전극 136b: 전극
136c: 전극 136d: 게이트 전극
138: 게이트 절연층 140: 산화물 반도체층
142a: 소스 또는 드레인 전극 142b: 소스 또는 드레인 전극
144: 보호 절연층 146: 층간 절연층
148: 도전층 150a: 전극
150b: 전극 150c: 전극
150d: 전극 150e: 전극
152: 절연층 154a: 전극
154b: 전극 154c: 전극
154d: 전극 160: 트랜지스터
162: 트랜지스터 200: 메모리 셀
201: 트랜지스터 202: 트랜지스터
203: 용량 소자 210: 메모리 셀 어레이
211: 기록 회로 212: 판독 회로
213: 구동 회로 214: 열 디코더
215: 어드레스 버퍼 216: 제어 회로
217: 전위 생성 회로 218: 데이터 버퍼
219: 멀티플렉서 301: 본체
302: 하우징 303: 표시부
304: 키보드 311: 본체
312: 스타일러스 313: 표시부
314: 조작 버튼 315: 외부 인터페이스
320: 전자 서적 321: 하우징
323: 하우징 325: 표시부
327: 표시부 331: 전원
333: 조작 키 335: 스피커
337: 축부 340: 하우징
341: 하우징 342: 표시 패널
343: 스피커 344: 마이크로폰
345: 조작 키 346: 포인팅 디바이스
347: 카메라 렌즈 348: 외부 접속 단자
349: 태양전지 셀 350: 외부 메모리 슬롯
361: 본체 363: 접안부
364: 조작 스위치 365: 표시부(B)
366: 배터리 367: 표시부(A)
370: 텔레비전 장치 371: 하우징
373: 표시부 375: 스탠드
377: 표시부 379: 조작 키
380: 리모콘 조작기

Claims (22)

  1. 반도체 장치에 있어서,
    소스선;
    비트선;
    워드선;
    제 1 신호선;
    제 2 신호선;
    상기 소스선, 상기 비트선, 상기 워드선, 상기 제 1 신호선, 및 상기 제 2 신호선에 접속된 메모리 셀;
    어드레스 신호에 의해 지정되는 상기 메모리 셀을 선택하기 위해서 상기 제 2 신호선과 상기 워드선을 구동시키도록 구성되는 구동 회로;
    기록 전위를 상기 제 1 신호선에 출력하도록 구성되는 기록 회로;
    상기 비트선의 전위를 복수의 판독 전위들과 비교하도록 구성되는 판독 회로;
    상기 비트선의 전위와 상기 복수의 판독 전위들 간의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하도록 구성되는 제어 회로; 및
    상기 기록 회로와 상기 판독 회로에 공급하기 위해 상기 기록 전위와 상기 복수의 판독 전위들을 생성하도록 구성되는 전위 생성 회로를 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    소스선;
    비트선;
    워드선;
    제 1 신호선;
    제 2 신호선;
    상기 소스선, 상기 비트선, 상기 워드선, 상기 제 1 신호선, 및 상기 제 2 신호선에 접속된 메모리 셀;
    어드레스 신호에 의해 지정되는 상기 메모리 셀을 선택하기 위해서 상기 제 2 신호선과 상기 워드선을 구동시키도록 구성되는 구동 회로;
    제 1 기록 동작에서 제 1 기록 전위를 상기 제 1 신호선에 출력하고, 제 2 기록 동작에서 복수의 제 2 기록 전위들 중 하나를 상기 제 1 신호선에 출력하도록 구성되는 기록 회로;
    제 1 판독 동작에서 복수의 제 1 판독 전위들과 상기 비트선의 제 1 전위를 비교하고, 제 2 판독 동작에서 복수의 제 2 판독 전위들과 상기 비트선의 제 2 전위를 비교하여 상기 메모리 셀의 데이터를 판독하도록 구성되는 판독 회로;
    상기 비트선의 제 1 전위와 상기 복수의 제 1 판독 전위들 간의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하고, 상기 복수의 제 2 기록 전위들 중 하나를 선택하도록 구성되는 제어 회로; 및
    상기 제 1 기록 전위, 상기 복수의 제 2 기록 전위들, 상기 복수의 제 1 판독 전위들, 및 상기 복수의 제 2 판독 전위들을 생성하여 상기 기록 회로와 상기 판독 회로에 공급하도록 구성되는 전위 생성 회로를 포함하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    소스선;
    비트선;
    제 1 신호선;
    복수의 제 2 신호선들;
    복수의 워드선들;
    상기 소스선과 상기 비트선 간에 병렬로 접속된 복수의 메모리 셀들;
    어드레스 신호에 의해 지정되는 상기 메모리 셀을 선택하기 위해서 상기 복수의 제 2 신호선들과 상기 복수의 워드선들을 구동시키도록 구성되는 구동 회로;
    기록 전위를 상기 제 1 신호선에 출력하도록 구성되는 기록 회로;
    상기 비트선의 전위를 복수의 판독 전위들과 비교하도록 구성되는 판독 회로;
    상기 비트선의 전위와 상기 복수의 판독 전위들 간의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하도록 구성되는 제어 회로; 및
    상기 기록 전위와 상기 복수의 판독 전위들을 생성하여 상기 기록 회로와 상기 판독 회로에 공급하도록 구성되는 전위 생성 회로를 포함하고,
    상기 복수의 메모리 셀들 중 하나가:
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터; 및
    제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 반도체 재료를 함유하는 기판에 제공되고,
    상기 제 2 트랜지스터는 In-Ga-Zn-O계 반도체 재료를 함유하는 반도체층을 포함하고,
    상기 제 1 게이트 전극은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 소스선은 상기 제 1 소스 전극에 전기적으로 접속되고,
    상기 제 1 드레인 전극은 상기 제 3 소스 전극에 전기적으로 접속되고,
    상기 비트선은 상기 제 3 드레인 전극에 전기적으로 접속되고,
    상기 제 1 신호선은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 다른 하나에 전기적으로 접속되고,
    상기 복수의 제 2 신호선들 중 하나가 상기 제 2 게이트 전극에 전기적으로 접속되고,
    상기 복수의 워드선들 중 하나가 상기 제 3 게이트 전극에 전기적으로 접속되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터는, 상기 반도체 재료를 함유하는 상기 기판에 제공되는 채널 영역, 상기 채널 영역을 사이에 두도록 제공되는 불순물 영역들, 상기 채널 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극, 및 상기 불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극과 제 1 드레인 전극을 포함하는, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 2 트랜지스터는 상기 반도체 재료를 함유하는 상기 기판 위의 상기 제 2 게이트 전극, 상기 제 2 게이트 전극 위의 제 2 게이트 절연층, 상기 제 2 게이트 절연층 위의 상기 반도체층, 및 상기 반도체층에 전기적으로 접속되는 상기 제 2 소스 전극과 상기 제 2 드레인 전극을 포함하는, 반도체 장치.
  6. 제 3 항에 있어서,
    상기 반도체 재료를 함유하는 상기 기판은 단결정 반도체 기판 또는 SOI 기판인, 반도체 장치.
  7. 제 3 항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  8. 제 3 항에 있어서,
    상기 반도체층은 산화물 반도체층인, 반도체 장치.
  9. 제 3 항에 있어서,
    상기 반도체층은 In2Ga2ZnO7의 결정을 함유하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5 x 1019 atoms/cm3 이하인, 반도체 장치.
  11. 제 3 항에 있어서,
    상기 제 2 트랜지스터의 상기 오프 상태 전류는 1 x 10-13A 이하인, 반도체 장치.
  12. 반도체 장치에 있어서,
    소스선;
    비트선;
    제 1 신호선;
    복수의 제 2 신호선들;
    복수의 워드선들;
    상기 소스선과 상기 비트선 간에 병렬로 접속된 복수의 메모리 셀들;
    어드레스 신호에 의해 지정되는 상기 메모리 셀을 선택하기 위해서 상기 복수의 제 2 신호선들과 상기 복수의 워드선들을 구동시키도록 구성되는 구동 회로;
    제 1 기록 동작에서 제 1 기록 전위를 상기 제 1 신호선에 출력하고, 제 2 기록 동작에서 복수의 제 2 기록 전위들 중 하나를 상기 제 1 신호선에 출력하도록 구성되는 기록 회로;
    제 1 판독 동작에서 복수의 제 1 판독 전위들과 상기 비트선의 제 1 전위를 비교하고, 제 2 판독 동작에서 복수의 제 2 판독 전위들과 상기 비트선의 제 2 전위를 비교하여 상기 메모리 셀의 데이터를 판독하도록 구성되는 판독 회로;
    상기 비트선의 제 1 전위와 상기 복수의 제 1 판독 전위들 간의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하고, 상기 복수의 제 2 기록 전위들 중 하나를 선택하도록 구성되는 제어 회로; 및
    상기 제 1 기록 전위, 상기 복수의 제 2 기록 전위들, 상기 복수의 제 1 판독 전위들, 및 상기 복수의 제 2 판독 전위들을 생성하여 상기 기록 회로와 상기 판독 회로에 공급하도록 구성되는 전위 생성 회로를 포함하고,
    상기 복수의 메모리 셀들 중 하나가:
    제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터;
    제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터; 및
    제 3 게이트 전극, 제 3 소스 전극, 및 제 3 드레인 전극을 포함하는 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는 반도체 재료를 함유하는 기판에 제공되고,
    상기 제 2 트랜지스터는 In-Ga-Zn-O계 반도체 재료를 함유하는 반도체층을 포함하고,
    상기 제 1 게이트 전극은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 소스선은 상기 제 1 소스 전극에 전기적으로 접속되고,
    상기 제 1 드레인 전극은 상기 제 3 소스 전극에 전기적으로 접속되고,
    상기 비트선은 상기 제 3 드레인 전극에 전기적으로 접속되고,
    상기 제 1 신호선은 상기 제 2 소스 전극 또는 상기 제 2 드레인 전극 중 다른 하나에 전기적으로 접속되고,
    상기 복수의 제 2 신호선들 중 하나가 상기 제 2 게이트 전극에 전기적으로 접속되고,
    상기 복수의 워드선들 중 하나가 상기 제 3 게이트 전극에 전기적으로 접속되는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 트랜지스터는, 상기 반도체 재료를 함유하는 상기 기판에 제공되는 채널 영역, 상기 채널 영역을 사이에 두도록 제공되는 불순물 영역들, 상기 채널 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극, 및 상기 불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극과 제 1 드레인 전극을 포함하는, 반도체 장치.
  14. 제 12 항에 있어서,
    상기 제 2 트랜지스터는 상기 반도체 재료를 함유하는 상기 기판 위의 상기 제 2 게이트 전극, 상기 제 2 게이트 전극 위의 제 2 게이트 절연층, 상기 제 2 게이트 절연층 위의 상기 반도체층, 및 상기 반도체층에 전기적으로 접속되는 상기 제 2 소스 전극과 상기 제 2 드레인 전극을 포함하는, 반도체 장치.
  15. 제 12 항에 있어서,
    상기 반도체 재료를 함유하는 상기 기판은 단결정 반도체 기판 또는 SOI 기판인, 반도체 장치.
  16. 제 12 항에 있어서,
    상기 반도체 재료는 실리콘인, 반도체 장치.
  17. 제 12 항에 있어서,
    상기 반도체층은 산화물 반도체층인, 반도체 장치.
  18. 제 12 항에 있어서,
    상기 반도체층은 In2Ga2ZnO7의 결정을 함유하는, 반도체 장치.
  19. 제 17 항에 있어서,
    상기 산화물 반도체층의 수소 농도는 5 x 1019 atoms/cm3 이하인, 반도체 장치.
  20. 제 12 항에 있어서,
    상기 제 2 트랜지스터의 상기 오프 상태 전류는 1 x 10-13A 이하인, 반도체 장치.
  21. 반도체 장치의 구동 방법으로서,
    소스선;
    비트선;
    워드선;
    제 1 신호선;
    제 2 신호선;
    어드레스 신호에 의해 지정되는 메모리 셀을 선택하기 위해서 상기 제 2 신호선과 상기 워드선을 구동시키도록 구성되는 구동 회로;
    기록 회로;
    판독 회로;
    제어 회로;
    전위 생성 회로; 및
    상기 소스선, 상기 비트선, 상기 워드선, 상기 제 1 신호선, 및 상기 제 2 신호선에 접속되는 상기 메모리 셀을 포함하는, 상기 반도체 장치의 구동 방법에 있어서,
    제 1 기록 동작에서 상기 기록 회로로부터 상기 지정된 메모리 셀에 접속된 상기 제 1 신호선에 기록 전위를 출력하는 단계;
    제 1 판독 동작에서, 상기 판독 회로에서 복수의 제 1 판독 전위들과 상기 비트선의 제 1 전위를 비교하고, 상기 제어 회로에서 그것의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하는 단계;
    제 2 기록 동작에서 상기 지정된 메모리 셀에 접속된 상기 제 1 신호선에 보정을 위한 상기 전압에 기초하여 보정되는 기록 전위를 출력하는 단계를 포함하는, 반도체 장치의 구동 방법.
  22. 반도체 장치의 구동 방법으로서,
    소스선;
    비트선;
    워드선;
    제 1 신호선;
    제 2 신호선;
    어드레스 신호에 의해 지정되는 메모리 셀을 선택하기 위해서 상기 제 2 신호선과 상기 워드선을 구동시키도록 구성되는 구동 회로;
    기록 회로;
    판독 회로;
    제어 회로;
    전위 생성 회로; 및
    상기 소스선, 상기 비트선, 상기 워드선, 상기 제 1 신호선, 및 상기 제 2 신호선에 접속되는 상기 메모리 셀을 포함하는, 상기 반도체 장치의 구동 방법에 있어서,
    제 1 기록 동작에서 상기 기록 회로로부터 상기 지정된 메모리 셀에 접속된 상기 제 1 신호선에 기록 전위를 출력하는 단계;
    제 1 판독 동작에서, 상기 판독 회로에서 복수의 제 1 판독 전위들과 상기 비트선의 제 1 전위를 비교하고, 상기 제어 회로에서 그것의 비교 결과들에 기초하여 보정을 위한 복수의 전압들 중 하나를 선택하는 단계;
    제 2 기록 동작에서 상기 지정된 메모리 셀에 접속된 상기 제 1 신호선에 보정을 위한 상기 전압에 기초하여 보정되는 기록 전위를 출력하는 단계; 및
    제 2 판독 동작에서 상기 메모리 셀의 데이터를 판독하기 위해 상기 판독 회로에서 복수의 제 2 판독 전위들과 상기 비트선의 제 2 전위를 비교하는 단계를 포함하는, 반도체 장치의 구동 방법.
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