JP3311092B2 - 多値メモリ - Google Patents
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- JP3311092B2 JP3311092B2 JP18229393A JP18229393A JP3311092B2 JP 3311092 B2 JP3311092 B2 JP 3311092B2 JP 18229393 A JP18229393 A JP 18229393A JP 18229393 A JP18229393 A JP 18229393A JP 3311092 B2 JP3311092 B2 JP 3311092B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
Description
【０００１】
【産業上の利用分野】本発明は多値メモリに関する。特
に、マスクＲＯＭやＥＰＲＯＭ、ＥＥＰＲＯＭ等におい
て、１メモリセルに４値以上のデータを記憶する際の読
み出し回路に関する。
に、マスクＲＯＭやＥＰＲＯＭ、ＥＥＰＲＯＭ等におい
て、１メモリセルに４値以上のデータを記憶する際の読
み出し回路に関する。
【０００２】
【従来の技術】従来より、半導体記憶装置の記憶容量を
飛躍的に高めるため、多値メモリが検討されてきた。通
常の半導体メモリが１メモリセルに“０”及び“１”の
２値、すなわち１ビットのデータを記憶するのに対し、
多値メモリでは、１メモリセルに例えば“００”、“０
１”、“１０”、“１１”の４値、すなわち２ビットの
データを記憶する。マスクＲＯＭであれば、メモリセル
トランジスタのチャネル長やチャネル幅を異ならせるこ
とにより、またはチャネルイオン注入によるしきい値調
整によりメモリセルトランジスタのコンダクタンスを変
化させて多値記憶を行う。ＥＰＲＯＭやＥＥＰＲＯＭで
あれば、浮遊ゲートへの電子の注入量を異ならせること
によりメモリセルトランジスタのコンダクタンスを変化
させ行う。例えば、メモリセルトランジスタのコンダク
タンスを４通りに変化させれば１メモリセルに２ビット
のデータを記憶することができ、この結果、通常の半導
体メモリの二倍の記憶容量が実現される。
飛躍的に高めるため、多値メモリが検討されてきた。通
常の半導体メモリが１メモリセルに“０”及び“１”の
２値、すなわち１ビットのデータを記憶するのに対し、
多値メモリでは、１メモリセルに例えば“００”、“０
１”、“１０”、“１１”の４値、すなわち２ビットの
データを記憶する。マスクＲＯＭであれば、メモリセル
トランジスタのチャネル長やチャネル幅を異ならせるこ
とにより、またはチャネルイオン注入によるしきい値調
整によりメモリセルトランジスタのコンダクタンスを変
化させて多値記憶を行う。ＥＰＲＯＭやＥＥＰＲＯＭで
あれば、浮遊ゲートへの電子の注入量を異ならせること
によりメモリセルトランジスタのコンダクタンスを変化
させ行う。例えば、メモリセルトランジスタのコンダク
タンスを４通りに変化させれば１メモリセルに２ビット
のデータを記憶することができ、この結果、通常の半導
体メモリの二倍の記憶容量が実現される。
【０００３】このような多値メモリの例として、マスク
ＲＯＭに適用したものが特開昭５７−５８２９８や、Ｗ
Ｏ８０／０１１１９（ＰＣＴ／ＵＳ７９／００９８９）
に詳細に記載されている。また、ＥＥＰＲＯＭに適用し
たものが特開平２−４０１９８に詳細に記載されてい
る。
ＲＯＭに適用したものが特開昭５７−５８２９８や、Ｗ
Ｏ８０／０１１１９（ＰＣＴ／ＵＳ７９／００９８９）
に詳細に記載されている。また、ＥＥＰＲＯＭに適用し
たものが特開平２−４０１９８に詳細に記載されてい
る。
【０００４】
【発明が解決しようとする課題】上述のように、多値メ
モリは１メモリセルに多値レベルのデータを記憶するた
めに、半導体メモリの記憶容量を飛躍的に向上させるこ
とができる。しかし、メモリセルは読み出したデータを
アナログ的に、例えば電圧や電流としてこれを出力する
ため、多値メモリの読み出し回路は通常のメモリの読み
出し回路よりも複雑になるという問題があった。
モリは１メモリセルに多値レベルのデータを記憶するた
めに、半導体メモリの記憶容量を飛躍的に向上させるこ
とができる。しかし、メモリセルは読み出したデータを
アナログ的に、例えば電圧や電流としてこれを出力する
ため、多値メモリの読み出し回路は通常のメモリの読み
出し回路よりも複雑になるという問題があった。
【０００５】例えば、特開昭５７−５８２９８や、ＷＯ
８０／０１１１９（ＰＣＴ／ＵＳ７９／００９８９）に
はいずれも４値のデータを１メモリセルに記憶する例が
記載されているが、このためには３種類のＶref （参照
電位）発生回路と３個のディファレンシャル型センスア
ンプを用いている。さらに、これらディファレンシャル
型センスアンプの出力を２ビットのデータに変換するエ
ンコーダ回路が必要になる。これはチップ面積の増大に
つながっていた。
８０／０１１１９（ＰＣＴ／ＵＳ７９／００９８９）に
はいずれも４値のデータを１メモリセルに記憶する例が
記載されているが、このためには３種類のＶref （参照
電位）発生回路と３個のディファレンシャル型センスア
ンプを用いている。さらに、これらディファレンシャル
型センスアンプの出力を２ビットのデータに変換するエ
ンコーダ回路が必要になる。これはチップ面積の増大に
つながっていた。
【０００６】本発明は、このような欠点を除去し、ディ
ファレンシャル型センスアンプの個数を減らし、エンコ
ーダ回路を省略した多値メモリを提供することを目的と
する。
ファレンシャル型センスアンプの個数を減らし、エンコ
ーダ回路を省略した多値メモリを提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、コンダクタンスの違いにより４値以上
のデータを記憶するメモリセルトランジスタを複数有す
る多値メモリセルアレイと、メモリセルトランジスタの
コンダクタンスに応じて読み出し電位を発生させるビッ
ト線バアイス回路と、複数値の参照電位を発生させる参
照電位発生回路と、読み出し電位と参照電位とを比較し
比較結果に応じたデータを出力するセンスアンプと、第
１及び第２のフリップフロップ回路を含み、複数段から
なる読み出し動作の初段においては参照電位発生回路に
所定レベルの電位を出力させセンスアンプの出力データ
を第１のフリップフロップ回路に保持し、次段において
は読み出し電位が初段の参照電位よりも低いときは当該
参照電位のレベルを低下させ、読み出し電位が初段の参
照電位よりも高いときは当該参照電位のレベルを上昇さ
せ、センスアンプの出力データを第２のフリップフロッ
プ回路に保持する読み出し制御回路とを具備することを
特徴とする多値メモリを提供する。
に、本発明では、コンダクタンスの違いにより４値以上
のデータを記憶するメモリセルトランジスタを複数有す
る多値メモリセルアレイと、メモリセルトランジスタの
コンダクタンスに応じて読み出し電位を発生させるビッ
ト線バアイス回路と、複数値の参照電位を発生させる参
照電位発生回路と、読み出し電位と参照電位とを比較し
比較結果に応じたデータを出力するセンスアンプと、第
１及び第２のフリップフロップ回路を含み、複数段から
なる読み出し動作の初段においては参照電位発生回路に
所定レベルの電位を出力させセンスアンプの出力データ
を第１のフリップフロップ回路に保持し、次段において
は読み出し電位が初段の参照電位よりも低いときは当該
参照電位のレベルを低下させ、読み出し電位が初段の参
照電位よりも高いときは当該参照電位のレベルを上昇さ
せ、センスアンプの出力データを第２のフリップフロッ
プ回路に保持する読み出し制御回路とを具備することを
特徴とする多値メモリを提供する。
【０００８】また、コンダクタンスの違いにより４値以
上のデータを記憶するメモリセルトランジスタを複数有
する多値メモリセルアレイと、メモリセルトランジスタ
のコンダクタンスに応じて読み出し電位を発生させるビ
ット線バアイス回路と、第１の参照電位を発生させる第
１の参照電位発生回路と、第１の参照電位よりも高い第
２の参照電位を発生させる第２の参照電位発生回路と、
第２の参照電位よりも高い第３の参照電位を発生させる
第３の参照電位発生回路と、読み出し電位と第１乃至第
３の参照電位とを比較し比較結果に応じたデータを出力
するセンスアンプと、第１及び第２のフリップフロップ
回路を含み、複数段からなる読み出し動作の初段におい
ては第２の参照電位をセンスアンプに入力しこのセンス
アンプの出力データを第１のフリップフロップ回路に保
持し、次段においては読み出し電位が第２の参照電位よ
りも低いときは第１の参照電位をセンスアンプに入力
し、読み出し電位が第２の参照電位よりも高いときは第
３の参照電位をセンスアンプに入力させ、センスアンプ
の出力データを第２のフリップフロップ回路に保持する
読み出し制御回路とを具備することを特徴とする多値メ
モリを提供する。
上のデータを記憶するメモリセルトランジスタを複数有
する多値メモリセルアレイと、メモリセルトランジスタ
のコンダクタンスに応じて読み出し電位を発生させるビ
ット線バアイス回路と、第１の参照電位を発生させる第
１の参照電位発生回路と、第１の参照電位よりも高い第
２の参照電位を発生させる第２の参照電位発生回路と、
第２の参照電位よりも高い第３の参照電位を発生させる
第３の参照電位発生回路と、読み出し電位と第１乃至第
３の参照電位とを比較し比較結果に応じたデータを出力
するセンスアンプと、第１及び第２のフリップフロップ
回路を含み、複数段からなる読み出し動作の初段におい
ては第２の参照電位をセンスアンプに入力しこのセンス
アンプの出力データを第１のフリップフロップ回路に保
持し、次段においては読み出し電位が第２の参照電位よ
りも低いときは第１の参照電位をセンスアンプに入力
し、読み出し電位が第２の参照電位よりも高いときは第
３の参照電位をセンスアンプに入力させ、センスアンプ
の出力データを第２のフリップフロップ回路に保持する
読み出し制御回路とを具備することを特徴とする多値メ
モリを提供する。
【０００９】
【作用】本発明で提供する手段を用いると、初段の読み
出し上位１ビット分の読み出し（“１Ｘ”若しくは“０
Ｘ”）を行え、次段の読み出し動作で下位１ビット分の
読み出し（“Ｘ１”若しくは“Ｘ０”）を行える。この
際、次段の読み出し動作は初段の読み出し動作によって
影響を受ける。この結果、エンコーダを省略し、センス
アンプの数も減らすことができる。
出し上位１ビット分の読み出し（“１Ｘ”若しくは“０
Ｘ”）を行え、次段の読み出し動作で下位１ビット分の
読み出し（“Ｘ１”若しくは“Ｘ０”）を行える。この
際、次段の読み出し動作は初段の読み出し動作によって
影響を受ける。この結果、エンコーダを省略し、センス
アンプの数も減らすことができる。
【００１０】
【実施例】本発明の第１の実施例を［図１］〜［図４］
を用いて説明する。本発明の多値メモリは［図１］に示
すような構成をしている。すなわち、メモリセルアレイ
１と、バイアス回路２と、センスアンプ回路３と、参照
電位発生回路５と、読み出し制御回路６と、シーケンサ
７とからなる。
を用いて説明する。本発明の多値メモリは［図１］に示
すような構成をしている。すなわち、メモリセルアレイ
１と、バイアス回路２と、センスアンプ回路３と、参照
電位発生回路５と、読み出し制御回路６と、シーケンサ
７とからなる。
【００１１】メモリセルアレイ１は後述するようにコン
ダクタンスの違いにより４値のデータを記憶するメモリ
セルトランジスタＭ11、Ｍ12、Ｍ13がマトリクス状に配
置されている。同一の行に配置されたメモリセルトラン
ジスタの制御ゲートは同一のワード線ＷＬに接続されて
いる。ワード線ＷＬは図示しないロウデコーダ及びワー
ド線駆動回路に接続され、選択時には“Ｈ”（５Ｖ）、
非選択時には“Ｌ”（０Ｖ）となる。同一の列に配置さ
れたメモリセルトランジスタのドレインはビット線ＢＬ
に接続され、これはカラムゲートトランジスタＱ11、Ｑ
12、Ｑ13を介してバイアス回路２に共通接続されてい
る。
ダクタンスの違いにより４値のデータを記憶するメモリ
セルトランジスタＭ11、Ｍ12、Ｍ13がマトリクス状に配
置されている。同一の行に配置されたメモリセルトラン
ジスタの制御ゲートは同一のワード線ＷＬに接続されて
いる。ワード線ＷＬは図示しないロウデコーダ及びワー
ド線駆動回路に接続され、選択時には“Ｈ”（５Ｖ）、
非選択時には“Ｌ”（０Ｖ）となる。同一の列に配置さ
れたメモリセルトランジスタのドレインはビット線ＢＬ
に接続され、これはカラムゲートトランジスタＱ11、Ｑ
12、Ｑ13を介してバイアス回路２に共通接続されてい
る。
【００１２】バイアス回路２は［図２］（ａ）に示すよ
うにトランジスタＱ21、Ｑ22及びインバータ２１、２２
及びＰチャネルトランジスタＱ23から構成されている。
これらバイアス回路はメモリセルトランジスタＭ11等の
コンダクタンスに応じた電位を読み出し電位としてこれ
をノードＢに出力する。
うにトランジスタＱ21、Ｑ22及びインバータ２１、２２
及びＰチャネルトランジスタＱ23から構成されている。
これらバイアス回路はメモリセルトランジスタＭ11等の
コンダクタンスに応じた電位を読み出し電位としてこれ
をノードＢに出力する。
【００１３】センスアンプ回路３はノードＢの電位（読
み出し電位）とノードＣの電位（参照電位）とを比較
し、読み出し電位の方が参照電位よりも低ければ“Ｈ”
をノードＥに出力し、読み出し電位の方が参照電位より
も高ければ“Ｌ”をノードＥに出力する。具体的な回路
構成は［図２］（ｂ）に示す。すなわち、Ｐチャネルト
ランジスタＱ32及びＱ33からなる作動回路と、定電流源
として機能するＰチャネルトランジスタＱ31と、Ｎチャ
ネルトランジスタＱ34及びＱ35とからなるカレントミラ
ー型負荷とからなるディファレンシャルセンスアンプ
と、さらにそれを増幅するインバータ３１、３２からな
る。
み出し電位）とノードＣの電位（参照電位）とを比較
し、読み出し電位の方が参照電位よりも低ければ“Ｈ”
をノードＥに出力し、読み出し電位の方が参照電位より
も高ければ“Ｌ”をノードＥに出力する。具体的な回路
構成は［図２］（ｂ）に示す。すなわち、Ｐチャネルト
ランジスタＱ32及びＱ33からなる作動回路と、定電流源
として機能するＰチャネルトランジスタＱ31と、Ｎチャ
ネルトランジスタＱ34及びＱ35とからなるカレントミラ
ー型負荷とからなるディファレンシャルセンスアンプ
と、さらにそれを増幅するインバータ３１、３２からな
る。
【００１４】参照電位発生回路５は異なるコンダクタン
スを有するダミーセルトランジスタＤ51、Ｄ52、Ｄ53
と、これらのドレインを共通接続したノードＤに接続さ
れたバイアス回路４と、ダミーセルトランジスタとバイ
アス発生回路４との間に接続されたカラムゲートトラン
ジスタＱ51、Ｑ52、Ｑ53とからなる。トランジスタＱ52
の制御ゲートは信号φ1 により制御され、トランジスタ
Ｑ51は信号Ｈにより、トランジスタＱ53は信号Ｉにより
制御される。このため、ノードＩ、ノードＨの電位によ
り異なったレベルの参照電位をノードＣに出力できる。
バイアス回路４は［図２］（ｂ）に示す如く、バイアス
回路３とほぼ同様の構成をしているが、トランジスタＱ
23のコンダクタンスは大きく設定されている。
スを有するダミーセルトランジスタＤ51、Ｄ52、Ｄ53
と、これらのドレインを共通接続したノードＤに接続さ
れたバイアス回路４と、ダミーセルトランジスタとバイ
アス発生回路４との間に接続されたカラムゲートトラン
ジスタＱ51、Ｑ52、Ｑ53とからなる。トランジスタＱ52
の制御ゲートは信号φ1 により制御され、トランジスタ
Ｑ51は信号Ｈにより、トランジスタＱ53は信号Ｉにより
制御される。このため、ノードＩ、ノードＨの電位によ
り異なったレベルの参照電位をノードＣに出力できる。
バイアス回路４は［図２］（ｂ）に示す如く、バイアス
回路３とほぼ同様の構成をしているが、トランジスタＱ
23のコンダクタンスは大きく設定されている。
【００１５】読み出し制御回路６は、フリップフロップ
回路６１、６２と、ノードＥとフリップフロップ回路６
１とを接続するトランジスタＱ65と、ノードＥとフリッ
プフロップ回路６２とを接続するトランジスタＱ66と、
ノードＨとフリップフロップ回路６１の一端とを接続す
るトランジスタＱ61と、ノードＨを放電するトランジス
タＱ62と、ノードＩとフリップフロップ回路６１の他端
とを接続するトランジスタＱ63と、ノードＩを放電する
トランジスタＱ64とからなる。トランジスタＱ65の制御
ゲートには信号φ3 が、トランジスタＱ66の制御ゲート
には信号φ2 が入力されている。また、トランジスタＱ
61、Ｑ63の制御ゲートには信号φ4 が、トランジスタＱ
62、Ｑ64の制御ゲートには信号／φ4 が入力されてい
る。
回路６１、６２と、ノードＥとフリップフロップ回路６
１とを接続するトランジスタＱ65と、ノードＥとフリッ
プフロップ回路６２とを接続するトランジスタＱ66と、
ノードＨとフリップフロップ回路６１の一端とを接続す
るトランジスタＱ61と、ノードＨを放電するトランジス
タＱ62と、ノードＩとフリップフロップ回路６１の他端
とを接続するトランジスタＱ63と、ノードＩを放電する
トランジスタＱ64とからなる。トランジスタＱ65の制御
ゲートには信号φ3 が、トランジスタＱ66の制御ゲート
には信号φ2 が入力されている。また、トランジスタＱ
61、Ｑ63の制御ゲートには信号φ4 が、トランジスタＱ
62、Ｑ64の制御ゲートには信号／φ4 が入力されてい
る。
【００１６】シーケンサー７は［図２］（ｃ）に示す如
くの構成をしており、回路動作に必要な種々の信号（φ
1 〜φ4 ）を発生させる。このシーケンサの動作説明は
後述する。
くの構成をしており、回路動作に必要な種々の信号（φ
1 〜φ4 ）を発生させる。このシーケンサの動作説明は
後述する。
【００１７】続いて、多値メモリのメモリセルについ
て、［図３］を用いて説明する。［図３］（ａ）にはメ
モリセルトランジスタの断面図を示してある。すなわ
ち、Ｐ型半導体基板１０の表面に間隔をあけて設けられ
たＮ型のソース領域１２及びドレイン領域１１と、両領
域の間のチャネル領域上にゲート絶縁膜を介して形成さ
れたゲート電極１４とからなる。チャネル領域には所定
量のＰ型不純物がイオン注入がされており、この注入量
によってコンダクタンスが４通りに調整されている。こ
のメモリセルトランジスタのソースを接地し、ゲート電
圧Ｖg とＩd との関係についてイオン注入量をパラメー
タにしてグラフにしたのが［図３］（ｂ）である。イオ
ン注入量の少ない順に“１１”、“１０”、“０１”、
“００”のデータを記憶し、それぞれのしきい値はＶth
1 、Ｖth2 、Ｖth3 、Ｖth4 である。このように、ゲー
ト電極に５Ｖの電圧を印加したときには、記憶したデー
タに応じて異なった電流を流す。これらメモリセルトラ
ンジスタはカラムゲートトランジスタＱ11等を介してバ
イアス回路２に接続されている。［図３］（ｃ）は多数
個のメモリセルトランジスタの読み出し電位ＶB の分布
を示している。読み出し電位はその低い順に、“１
１”、“１０”、“０１”、“００”となる。ただし、
Ｖg は５Ｖである。前述したダミーセルトランジスタの
しきい値はＤ51はＶth1 、Ｄ52はＶth2 、Ｄ53はＶth3
である。すなわち、“１１”、“１０”、“０１”に対
応する。しかし、ダミーセル側の負荷トランジスタのコ
ンダクタンスがメモリセル側と比較して大きいため、ノ
ードＣの電位ＶC は、ダミーセルトランジスタＤ51が接
続されたときはＶc1、Ｄ52が接続された時はＶc2、Ｄ53
が接続されたときはＶc3となる。図示した通り、Ｖc1は
“１１”、“１０”との識別に、Ｖc2は“１０”、“０
１”の識別に、Ｖc3は“０１”、“００”との識別に用
いる。
て、［図３］を用いて説明する。［図３］（ａ）にはメ
モリセルトランジスタの断面図を示してある。すなわ
ち、Ｐ型半導体基板１０の表面に間隔をあけて設けられ
たＮ型のソース領域１２及びドレイン領域１１と、両領
域の間のチャネル領域上にゲート絶縁膜を介して形成さ
れたゲート電極１４とからなる。チャネル領域には所定
量のＰ型不純物がイオン注入がされており、この注入量
によってコンダクタンスが４通りに調整されている。こ
のメモリセルトランジスタのソースを接地し、ゲート電
圧Ｖg とＩd との関係についてイオン注入量をパラメー
タにしてグラフにしたのが［図３］（ｂ）である。イオ
ン注入量の少ない順に“１１”、“１０”、“０１”、
“００”のデータを記憶し、それぞれのしきい値はＶth
1 、Ｖth2 、Ｖth3 、Ｖth4 である。このように、ゲー
ト電極に５Ｖの電圧を印加したときには、記憶したデー
タに応じて異なった電流を流す。これらメモリセルトラ
ンジスタはカラムゲートトランジスタＱ11等を介してバ
イアス回路２に接続されている。［図３］（ｃ）は多数
個のメモリセルトランジスタの読み出し電位ＶB の分布
を示している。読み出し電位はその低い順に、“１
１”、“１０”、“０１”、“００”となる。ただし、
Ｖg は５Ｖである。前述したダミーセルトランジスタの
しきい値はＤ51はＶth1 、Ｄ52はＶth2 、Ｄ53はＶth3
である。すなわち、“１１”、“１０”、“０１”に対
応する。しかし、ダミーセル側の負荷トランジスタのコ
ンダクタンスがメモリセル側と比較して大きいため、ノ
ードＣの電位ＶC は、ダミーセルトランジスタＤ51が接
続されたときはＶc1、Ｄ52が接続された時はＶc2、Ｄ53
が接続されたときはＶc3となる。図示した通り、Ｖc1は
“１１”、“１０”との識別に、Ｖc2は“１０”、“０
１”の識別に、Ｖc3は“０１”、“００”との識別に用
いる。
【００１８】続いて、読み出し動作について説明する。
［図４］に読み出し時のタイムチャートを示す。読み出
すメモリセルには“１０”が記憶されていると仮定す
る。Ｒｅａｄ信号が立ち上がると、シーケンサー７が動
作を開始し、所定の遅延時間の後に信号φ1 が立ち上が
る。同時にトランジスタＱ52が導通し、ダミーセルトラ
ンジスタＤ52とバイアス回路４とが接続され、ノードＣ
にはＶc2が出力される。ここで、センスアンプ回路３に
より読み出し電位と参照電位（Ｖc2）との比較が行わ
れ、この結果読み出し電位の方が低いため、ノードＥに
“Ｈ”が出力される。続いて、所定の遅延時間の後にφ
3 の短いパルスがトランジスタＱ65の制御ゲートに入力
される。この結果、ノードＥのデータ“Ｈ”がフリップ
フロップ回路６１に保持される。続いてφ1 も立ち下が
る。さらに所定時間の遅延の後、φ4が立ち上がりトラ
ンジスタＱ61及びＱ62は導通し、ノードＨ及びノードＩ
にはフリップフロップ回路６１に応じた信号が出力され
る。ここではノードＨに“Ｈ”が出力される。同時にト
ランジスタＱ51が導通し、ダミーセルトランジスタＤ51
とバイアス回路４とが接続され、ノードＣにはＶc1が出
力される。ここで、センスアンプ回路３により読み出し
電位と参照電位（Ｖc1）との比較が行われ、この結果読
み出し電位の方が高いため、ノードＥに“Ｌ”が出力さ
れる。続いて、所定の遅延時間の後にφ2 の短いパルス
がトランジスタＱ66の制御ゲートに入力される。この結
果、ノードＥのデータ“Ｌ”がフリップフロップ回路６
２に保持される。続いてφ4 も立ち下がる。この結果、
メモリセルトランジスタの記憶データ“１０”に対応し
て、ｏｕｔ1 には“Ｈ”が、ｏｕｔ2 には“Ｌ”が出力
される。
［図４］に読み出し時のタイムチャートを示す。読み出
すメモリセルには“１０”が記憶されていると仮定す
る。Ｒｅａｄ信号が立ち上がると、シーケンサー７が動
作を開始し、所定の遅延時間の後に信号φ1 が立ち上が
る。同時にトランジスタＱ52が導通し、ダミーセルトラ
ンジスタＤ52とバイアス回路４とが接続され、ノードＣ
にはＶc2が出力される。ここで、センスアンプ回路３に
より読み出し電位と参照電位（Ｖc2）との比較が行わ
れ、この結果読み出し電位の方が低いため、ノードＥに
“Ｈ”が出力される。続いて、所定の遅延時間の後にφ
3 の短いパルスがトランジスタＱ65の制御ゲートに入力
される。この結果、ノードＥのデータ“Ｈ”がフリップ
フロップ回路６１に保持される。続いてφ1 も立ち下が
る。さらに所定時間の遅延の後、φ4が立ち上がりトラ
ンジスタＱ61及びＱ62は導通し、ノードＨ及びノードＩ
にはフリップフロップ回路６１に応じた信号が出力され
る。ここではノードＨに“Ｈ”が出力される。同時にト
ランジスタＱ51が導通し、ダミーセルトランジスタＤ51
とバイアス回路４とが接続され、ノードＣにはＶc1が出
力される。ここで、センスアンプ回路３により読み出し
電位と参照電位（Ｖc1）との比較が行われ、この結果読
み出し電位の方が高いため、ノードＥに“Ｌ”が出力さ
れる。続いて、所定の遅延時間の後にφ2 の短いパルス
がトランジスタＱ66の制御ゲートに入力される。この結
果、ノードＥのデータ“Ｌ”がフリップフロップ回路６
２に保持される。続いてφ4 も立ち下がる。この結果、
メモリセルトランジスタの記憶データ“１０”に対応し
て、ｏｕｔ1 には“Ｈ”が、ｏｕｔ2 には“Ｌ”が出力
される。
【００１９】これは、一回目（初段）の読み出し動作で
は上位ビットの読み出しがなされ、これは“Ｈ”すなわ
ち“１”であり、また、二回目（次段）の読み出し動作
では下位ビットの読み出しがなされ、これは“Ｌ”すな
わち“０”である例である。二回目の読み出し動作で
は、“１１”か“１０”かの判定がなされた。
は上位ビットの読み出しがなされ、これは“Ｈ”すなわ
ち“１”であり、また、二回目（次段）の読み出し動作
では下位ビットの読み出しがなされ、これは“Ｌ”すな
わち“０”である例である。二回目の読み出し動作で
は、“１１”か“１０”かの判定がなされた。
【００２０】上述の例とは逆に、一回目の読み出し動作
で読み出し電位の方が参照電位よりも高い場合にはフリ
ップフロップ回路６１のノードＦには“Ｌ”が保持され
る。この結果、ノードＩが“Ｈ”レベルとなり、トラン
ジスタＱ53が導通するため、ノードＣにはＶc3が出力さ
れる。したがって、二回目の読み出し動作では“０１”
か“００”かの判定がなされる。
で読み出し電位の方が参照電位よりも高い場合にはフリ
ップフロップ回路６１のノードＦには“Ｌ”が保持され
る。この結果、ノードＩが“Ｈ”レベルとなり、トラン
ジスタＱ53が導通するため、ノードＣにはＶc3が出力さ
れる。したがって、二回目の読み出し動作では“０１”
か“００”かの判定がなされる。
【００２１】以上をまとめると、初段（φ1 が“Ｈ”の
間）の読み出し動作で上位１ビット分の読み出し（“１
Ｘ”若しくは“０Ｘ”）が行われ、次段の読み出し動作
で下位１ビット分の読み出し（“Ｘ１”若しくは“Ｘ
０”）を行われる。この際、次段の読み出し動作は初段
の読み出し動作によって影響を受ける。この結果、エン
コーダを省略し、センスアンプの数も３つから１つに減
らすことができる。これはチップ面積の削減につなが
る。
間）の読み出し動作で上位１ビット分の読み出し（“１
Ｘ”若しくは“０Ｘ”）が行われ、次段の読み出し動作
で下位１ビット分の読み出し（“Ｘ１”若しくは“Ｘ
０”）を行われる。この際、次段の読み出し動作は初段
の読み出し動作によって影響を受ける。この結果、エン
コーダを省略し、センスアンプの数も３つから１つに減
らすことができる。これはチップ面積の削減につなが
る。
【００２２】続いて、第１の実施例の変形例を［図５］
を参照して説明する。［図５］（ａ）は読み出し制御回
路６の変形例である。［図１］と対応する素子には同様
の図番を付してある。すなわち、フリップフロップ回路
６１、６２と、ノードＥとフリップフロップ回路６１と
を接続するトランジスタＱ65と、ノードＥとフリップフ
ロップ回路６２とを接続するトランジスタＱ66と、ノー
ドＨとφ4 の端子とを接続するトランジスタＱ61と、ノ
ードＨを放電するトランジスタＱ62と、ノードＩとφ4
の端子と接続するトランジスタＱ63と、ノードＩを放電
するトランジスタＱ64とからなる。トランジスタＱ65の
制御ゲートには信号φ3 が、トランジスタＱ66の制御ゲ
ートには信号φ2 が入力されている。また、トランジス
タＱ61、Ｑ64の制御ゲートにはフリップフロップ回路６
１の一端が、トランジスタＱ62、Ｑ63の制御ゲートには
フリップフロップ回路６１の他端がそれぞれ接続されて
いる。
を参照して説明する。［図５］（ａ）は読み出し制御回
路６の変形例である。［図１］と対応する素子には同様
の図番を付してある。すなわち、フリップフロップ回路
６１、６２と、ノードＥとフリップフロップ回路６１と
を接続するトランジスタＱ65と、ノードＥとフリップフ
ロップ回路６２とを接続するトランジスタＱ66と、ノー
ドＨとφ4 の端子とを接続するトランジスタＱ61と、ノ
ードＨを放電するトランジスタＱ62と、ノードＩとφ4
の端子と接続するトランジスタＱ63と、ノードＩを放電
するトランジスタＱ64とからなる。トランジスタＱ65の
制御ゲートには信号φ3 が、トランジスタＱ66の制御ゲ
ートには信号φ2 が入力されている。また、トランジス
タＱ61、Ｑ64の制御ゲートにはフリップフロップ回路６
１の一端が、トランジスタＱ62、Ｑ63の制御ゲートには
フリップフロップ回路６１の他端がそれぞれ接続されて
いる。
【００２３】［図５］（ｂ）には参照電位発生回路５の
変形例を示す。すなわち、ダミーセルＤ51、Ｄ52、Ｄ53
が、制御ゲートが電源電位に接続されたトランジスタＱ
51、Ｑ52、Ｑ53を介してバイアス回路４に接続されてい
る。ダミーセルＤ51、Ｄ52、Ｄ53の制御ゲートにはそれ
ぞれ信号Ｈ、信号φ1 、信号Ｉが入力されている。これ
は、これは、ダミーセルの選択をセルのゲート電圧で制
御する例である。
変形例を示す。すなわち、ダミーセルＤ51、Ｄ52、Ｄ53
が、制御ゲートが電源電位に接続されたトランジスタＱ
51、Ｑ52、Ｑ53を介してバイアス回路４に接続されてい
る。ダミーセルＤ51、Ｄ52、Ｄ53の制御ゲートにはそれ
ぞれ信号Ｈ、信号φ1 、信号Ｉが入力されている。これ
は、これは、ダミーセルの選択をセルのゲート電圧で制
御する例である。
【００２４】［図５］の各変形例の動作は、第１の実施
例とほぼ同様であり、全く共通のシーケンサー７を用い
ることにより動作するため、説明を省略する。続いて、
本発明の第２の実施例を［図６］及び［図７］を参照し
て説明する。これは、複数のメモリセルアレイＭＡにつ
いて、参照電位発生回路８を共通化した例である。
例とほぼ同様であり、全く共通のシーケンサー７を用い
ることにより動作するため、説明を省略する。続いて、
本発明の第２の実施例を［図６］及び［図７］を参照し
て説明する。これは、複数のメモリセルアレイＭＡにつ
いて、参照電位発生回路８を共通化した例である。
【００２５】［図６］に第２の実施例の回路構成図を示
す。すなわち、４つのメモリセルアレイＭＡ1 、ＭＡ2
、ＭＡ3 、ＭＡ4 と、それぞれに対応して設けられた
読み出し回路ＲＣ1 、ＲＣ2 、ＲＣ3 、ＲＣ4 と、参照
電位発生回路８とからなる。参照電位発生回路８は３種
類の参照電位（Ｖc1、Ｖc2、Ｖc3）を共通参照電位線Ｒ
1 、Ｒ2 、Ｒ3 にそれぞれ出力し、これらの参照電位は
各読み出し回路に入力されている。
す。すなわち、４つのメモリセルアレイＭＡ1 、ＭＡ2
、ＭＡ3 、ＭＡ4 と、それぞれに対応して設けられた
読み出し回路ＲＣ1 、ＲＣ2 、ＲＣ3 、ＲＣ4 と、参照
電位発生回路８とからなる。参照電位発生回路８は３種
類の参照電位（Ｖc1、Ｖc2、Ｖc3）を共通参照電位線Ｒ
1 、Ｒ2 、Ｒ3 にそれぞれ出力し、これらの参照電位は
各読み出し回路に入力されている。
【００２６】［図７］は［図６］の一つのメモリセルア
レイＭＡ1 、読み出し回路ＲＣ1 、参照電位発生回路８
を取り出して詳細に示した例である。メモリセルアレイ
ＭＡ1 はコンダクタンスの違いにより４値のデータを記
憶するメモリセルトランジスタＭ11、Ｍ12、Ｍ13がマト
リクス状に配置されている。同一の行に配置されたメモ
リセルトランジスタの制御ゲートは同一のワード線ＷＬ
に接続されている。ワード線ＷＬは図示しないロウデコ
ーダ及びワード線駆動回路に接続され、選択時には
“Ｈ”（５Ｖ）、非選択時には“Ｌ”（０Ｖ）となる。
同一の列に配置されたメモリセルトランジスタのドレイ
ンはビット線ＢＬに接続され、これはカラムゲートトラ
ンジスタＱ11、Ｑ12、Ｑ13を介してバイアス回路９４に
共通接続されている。
レイＭＡ1 、読み出し回路ＲＣ1 、参照電位発生回路８
を取り出して詳細に示した例である。メモリセルアレイ
ＭＡ1 はコンダクタンスの違いにより４値のデータを記
憶するメモリセルトランジスタＭ11、Ｍ12、Ｍ13がマト
リクス状に配置されている。同一の行に配置されたメモ
リセルトランジスタの制御ゲートは同一のワード線ＷＬ
に接続されている。ワード線ＷＬは図示しないロウデコ
ーダ及びワード線駆動回路に接続され、選択時には
“Ｈ”（５Ｖ）、非選択時には“Ｌ”（０Ｖ）となる。
同一の列に配置されたメモリセルトランジスタのドレイ
ンはビット線ＢＬに接続され、これはカラムゲートトラ
ンジスタＱ11、Ｑ12、Ｑ13を介してバイアス回路９４に
共通接続されている。
【００２７】読み出し回路ＲＣ1 はバイアス回路９４
と、センスアンプ回路９５と、フリップフロップ回路６
１、６２と、参照電位選択回路９１とからなる。バイア
ス回路９４及びセンスアンプ回路９５は第１の実施例と
ほぼ同様である。読み出し回路ＲＣ1 はさらに、フリッ
プフロップ回路６１、６２と、ノードＥとフリップフロ
ップ回路６１とを接続するトランジスタＱ65と、ノード
Ｅとフリップフロップ回路６２とを接続するトランジス
タＱ66と、ノードＨとフリップフロップ回路６１の一端
とを接続するトランジスタＱ61と、ノードＨを放電する
トランジスタＱ62と、ノードＩとフリップフロップ回路
６１の他端とを接続するトランジスタＱ63と、ノードＩ
を放電するトランジスタＱ64とからなる。トランジスタ
Ｑ65の制御ゲートには信号φ3 が、トランジスタＱ66の
制御ゲートには信号φ2 が入力されている。また、トラ
ンジスタＱ61、Ｑ63の制御ゲートには信号φ4 が、トラ
ンジスタＱ62、Ｑ64の制御ゲートには信号／φ4 が入力
されている。
と、センスアンプ回路９５と、フリップフロップ回路６
１、６２と、参照電位選択回路９１とからなる。バイア
ス回路９４及びセンスアンプ回路９５は第１の実施例と
ほぼ同様である。読み出し回路ＲＣ1 はさらに、フリッ
プフロップ回路６１、６２と、ノードＥとフリップフロ
ップ回路６１とを接続するトランジスタＱ65と、ノード
Ｅとフリップフロップ回路６２とを接続するトランジス
タＱ66と、ノードＨとフリップフロップ回路６１の一端
とを接続するトランジスタＱ61と、ノードＨを放電する
トランジスタＱ62と、ノードＩとフリップフロップ回路
６１の他端とを接続するトランジスタＱ63と、ノードＩ
を放電するトランジスタＱ64とからなる。トランジスタ
Ｑ65の制御ゲートには信号φ3 が、トランジスタＱ66の
制御ゲートには信号φ2 が入力されている。また、トラ
ンジスタＱ61、Ｑ63の制御ゲートには信号φ4 が、トラ
ンジスタＱ62、Ｑ64の制御ゲートには信号／φ4 が入力
されている。
【００２８】参照電位選択回路９１は、ノードＡと共通
参照電位線Ｒ1 とを接続するトランジスタＱ91と、ノー
ドＡと共通参照電位線Ｒ2 とを接続するトランジスタＱ
92と、ノードＡと共通参照電位線Ｒ3 とを接続するトラ
ンジスタＱ93とからなる。トランジスタＱ91、Ｑ92、Ｑ
93のゲートにはそれぞれ信号Ｈ、信号φ1 、信号Ｉが入
力される。
参照電位線Ｒ1 とを接続するトランジスタＱ91と、ノー
ドＡと共通参照電位線Ｒ2 とを接続するトランジスタＱ
92と、ノードＡと共通参照電位線Ｒ3 とを接続するトラ
ンジスタＱ93とからなる。トランジスタＱ91、Ｑ92、Ｑ
93のゲートにはそれぞれ信号Ｈ、信号φ1 、信号Ｉが入
力される。
【００２９】参照電位発生回路８は、３種類のダミーセ
ルトランジスタＤ81、Ｄ82、Ｄ83と、それぞれに接続さ
れたバイアス回路８１、８２、８３からなる。これらの
バイアス回路８１、８２、８３は第１の実施例と同様で
あるが、バイアス回路９４とは負荷の大きさが異なる。
ダミーセルトランジスタのしきい値はＤ51はＶth1 、Ｄ
52はＶth2 、Ｄ53はＶth3 である。すなわち、“１
１”、“１０”、“０１”に対応する。しかし、負荷ト
ランジスタのコンダクタンスがメモリセル側と比較して
大きいため、共通参照電位線Ｒ1 の電位はＶc1、Ｒ2 の
電位はＶc2、Ｒ3 の電位はＶc3となる。上述した通り、
Ｖc1は“１１”、“１０”との識別に、Ｖc2は“１
０”、“０１”の識別に、Ｖc3は“０１”、“００”と
の識別に用いる。
ルトランジスタＤ81、Ｄ82、Ｄ83と、それぞれに接続さ
れたバイアス回路８１、８２、８３からなる。これらの
バイアス回路８１、８２、８３は第１の実施例と同様で
あるが、バイアス回路９４とは負荷の大きさが異なる。
ダミーセルトランジスタのしきい値はＤ51はＶth1 、Ｄ
52はＶth2 、Ｄ53はＶth3 である。すなわち、“１
１”、“１０”、“０１”に対応する。しかし、負荷ト
ランジスタのコンダクタンスがメモリセル側と比較して
大きいため、共通参照電位線Ｒ1 の電位はＶc1、Ｒ2 の
電位はＶc2、Ｒ3 の電位はＶc3となる。上述した通り、
Ｖc1は“１１”、“１０”との識別に、Ｖc2は“１
０”、“０１”の識別に、Ｖc3は“０１”、“００”と
の識別に用いる。
【００３０】第２の実施例の読み出し動作も第１の実施
例とほぼ同様であり、シーケンサー７も第１の実施例と
同じものを用いることができる。また、動作波形は［図
４］と同様である。しかし、第２の実施例はダミーセル
側のバイアス回路をダミーセルの個数分だけ備えたた
め、共通参照電位線Ｒ1 、Ｒ2 、Ｒ3 を設けることが可
能になり、メモリアーキテクチャを多ビット構成とする
際には参照電位発生回路を共通化することが可能とな
り、チップ面積の削減に寄与する。
例とほぼ同様であり、シーケンサー７も第１の実施例と
同じものを用いることができる。また、動作波形は［図
４］と同様である。しかし、第２の実施例はダミーセル
側のバイアス回路をダミーセルの個数分だけ備えたた
め、共通参照電位線Ｒ1 、Ｒ2 、Ｒ3 を設けることが可
能になり、メモリアーキテクチャを多ビット構成とする
際には参照電位発生回路を共通化することが可能とな
り、チップ面積の削減に寄与する。
【００３１】続いて、第３の実施例を［図８］乃至［図
１０］を参照して説明する。これは、アナログシフトレ
ジスタであるＣＣＤをデータ転送に用た例である。［図
８］に第３の実施例の回路構成図を示す。すなわち、メ
モリセルトランジスタＭＣがマトリクス状に配置されメ
モリセルアレイを構成しており、同一の行のメモリセル
トランジスタＭＣの制御ゲートはワード線ＷＬに接続さ
れており、同一の列のメモリセルトランジスタＭＣのド
レインはビット線ＢＬに接続されている。それぞれのビ
ット線ＢＬ抵抗素子２０が接続されている。また、メモ
リセルアレイの行方向には２相クロック（φ7 、φ8 ）
制御のＣＣＤアナログシフトレジスタ３００が配設され
ており、図中左から右へ電荷を転送する。ビット線ＢＬ
とＣＣＤアナログシフトレジスタとの間にはトランジス
タＴ1 、Ｔ2 が直列に挿入されており、両者の間には容
量素子Ｃ1 が接続されている。トランジスタＴ2 は容量
素子Ｃ1 の蓄積電荷をＣＣＤアナログシフトレジスタ３
００に完全転送する。ＣＣＤアナログシフトレジスタ３
００の右端の転送層は接地されており、直前の転送層は
読み出しノードＪに接続され、ノードＪには容量素子Ｃ
2 が接続されている。また、読み出し回路ＲＣはクロッ
クφ7 及びφ8 により駆動され、ノードＪの電位に応じ
て２ビットの出力ｏｕｔ1 、ｏｕｔ2 を出力する。
１０］を参照して説明する。これは、アナログシフトレ
ジスタであるＣＣＤをデータ転送に用た例である。［図
８］に第３の実施例の回路構成図を示す。すなわち、メ
モリセルトランジスタＭＣがマトリクス状に配置されメ
モリセルアレイを構成しており、同一の行のメモリセル
トランジスタＭＣの制御ゲートはワード線ＷＬに接続さ
れており、同一の列のメモリセルトランジスタＭＣのド
レインはビット線ＢＬに接続されている。それぞれのビ
ット線ＢＬ抵抗素子２０が接続されている。また、メモ
リセルアレイの行方向には２相クロック（φ7 、φ8 ）
制御のＣＣＤアナログシフトレジスタ３００が配設され
ており、図中左から右へ電荷を転送する。ビット線ＢＬ
とＣＣＤアナログシフトレジスタとの間にはトランジス
タＴ1 、Ｔ2 が直列に挿入されており、両者の間には容
量素子Ｃ1 が接続されている。トランジスタＴ2 は容量
素子Ｃ1 の蓄積電荷をＣＣＤアナログシフトレジスタ３
００に完全転送する。ＣＣＤアナログシフトレジスタ３
００の右端の転送層は接地されており、直前の転送層は
読み出しノードＪに接続され、ノードＪには容量素子Ｃ
2 が接続されている。また、読み出し回路ＲＣはクロッ
クφ7 及びφ8 により駆動され、ノードＪの電位に応じ
て２ビットの出力ｏｕｔ1 、ｏｕｔ2 を出力する。
【００３２】［図９］に読み出し回路ＲＣの詳細を示
す。すなわち、センスアンプ回路３と、フリップフロッ
プ回路７１、７２、７３と、参照電位発生回路９１とか
らなる。センスアンプ回路３と参照電位発生回路９１は
第１の実施例とほぼ同様であるため、同じ図番を付し説
明を省略する。読み出し回路ＲＣはさらに、フリップフ
ロップ回路７１とノードＥとを接続するトランジスタＱ
65と、フリップフロップ回路７２とノードＥとを接続す
るトランジスタＱ66と、ノードＨとフリップフロップ回
路６１の一端とを接続するトランジスタＱ61と、ノード
Ｈを放電するトランジスタＱ62と、ノードＩとフリップ
フロップ回路６１の他端とを接続するトランジスタＱ63
と、ノードＩを放電するトランジスタＱ64とからなる。
さらに、フリップフロップ回路７１の他端とフリップフ
ロップ回路７３の一端とを接続するトンジスタＱ69と、
フリップフロップ回路７３の他端に接続されたインバー
タ回路７４とが接続されている。トランジスタＱ65の制
御ゲートには信号φ8 が、トランジスタＱ66、Ｑ69の制
御ゲートには信号φ7 が入力されている。また、トラン
ジスタＱ61、Ｑ63の制御ゲートには信号φ7 が、トラン
ジスタＱ62、Ｑ64の制御ゲートには信号／φ7 が入力さ
れている。
す。すなわち、センスアンプ回路３と、フリップフロッ
プ回路７１、７２、７３と、参照電位発生回路９１とか
らなる。センスアンプ回路３と参照電位発生回路９１は
第１の実施例とほぼ同様であるため、同じ図番を付し説
明を省略する。読み出し回路ＲＣはさらに、フリップフ
ロップ回路７１とノードＥとを接続するトランジスタＱ
65と、フリップフロップ回路７２とノードＥとを接続す
るトランジスタＱ66と、ノードＨとフリップフロップ回
路６１の一端とを接続するトランジスタＱ61と、ノード
Ｈを放電するトランジスタＱ62と、ノードＩとフリップ
フロップ回路６１の他端とを接続するトランジスタＱ63
と、ノードＩを放電するトランジスタＱ64とからなる。
さらに、フリップフロップ回路７１の他端とフリップフ
ロップ回路７３の一端とを接続するトンジスタＱ69と、
フリップフロップ回路７３の他端に接続されたインバー
タ回路７４とが接続されている。トランジスタＱ65の制
御ゲートには信号φ8 が、トランジスタＱ66、Ｑ69の制
御ゲートには信号φ7 が入力されている。また、トラン
ジスタＱ61、Ｑ63の制御ゲートには信号φ7 が、トラン
ジスタＱ62、Ｑ64の制御ゲートには信号／φ7 が入力さ
れている。
【００３３】続いて、ビット線とＣＣＤアナログシフト
レジスタと接続部を［図１０］（ａ）を用いて説明す
る。すなわち、Ｐ型半導体基板３００上に所定間隔をあ
けて形成したＮ型拡散層３０１及び３０２と、両拡散層
間のチャネル領域上に絶縁膜を介して形成された制御ゲ
ート３０３と、Ｐ型半導体基板３００表面のＣＣＤアナ
ログシフトレジスタ部３０６とＮ型拡散層３０２との間
のチャネル領域上に絶縁膜を介して形成された制御ゲー
ト３０４と、ＣＣＤアナログシフトレジスタ部３０６上
に形成された転送ゲート３０５とからなる。制御ゲート
３０３はトランジスタＴ1 に相当し、制御ゲート３０４
はトランジスタＴ2 に相当する。Ｎ型拡散層３０１はビ
ット線に接続されており、Ｎ型拡散層３０２は容量素子
Ｃ1 を構成している。
レジスタと接続部を［図１０］（ａ）を用いて説明す
る。すなわち、Ｐ型半導体基板３００上に所定間隔をあ
けて形成したＮ型拡散層３０１及び３０２と、両拡散層
間のチャネル領域上に絶縁膜を介して形成された制御ゲ
ート３０３と、Ｐ型半導体基板３００表面のＣＣＤアナ
ログシフトレジスタ部３０６とＮ型拡散層３０２との間
のチャネル領域上に絶縁膜を介して形成された制御ゲー
ト３０４と、ＣＣＤアナログシフトレジスタ部３０６上
に形成された転送ゲート３０５とからなる。制御ゲート
３０３はトランジスタＴ1 に相当し、制御ゲート３０４
はトランジスタＴ2 に相当する。Ｎ型拡散層３０１はビ
ット線に接続されており、Ｎ型拡散層３０２は容量素子
Ｃ1 を構成している。
【００３４】読み出し時にはメモリセルのコンダクタン
スに応じて抵抗素子２０に電圧降下が生じ、ビット線Ｂ
Ｌにはメモリセルの記憶データに応じた電位が出力され
る。容量素子Ｃ1 はＶ−Ｑ変換（電圧・電荷変換）を行
う。信号φ5 が“Ｈ”になりトランジスタＴ1 が導通す
るとＮ型拡散層３０２がビット線と同電位になり、この
電位に応じた電荷が充電される。信号φ5 が“Ｌ”にな
り、ビット線と容量素子Ｃ1 とが切り放されるた後、信
号φ6 が“Ｈ”になると容量素子Ｃ1 に蓄積された電荷
がＣＣＤアナログシフトレジスタ部に転送される。ここ
で、φ7 を“Ｈ”にしておくと、Ｃ1 の容量と転送部の
容量との容量分割に応じた電荷が転送される。トランジ
スタＴ2 の構造を変え完全転送を実現できるようにして
も良い。
スに応じて抵抗素子２０に電圧降下が生じ、ビット線Ｂ
Ｌにはメモリセルの記憶データに応じた電位が出力され
る。容量素子Ｃ1 はＶ−Ｑ変換（電圧・電荷変換）を行
う。信号φ5 が“Ｈ”になりトランジスタＴ1 が導通す
るとＮ型拡散層３０２がビット線と同電位になり、この
電位に応じた電荷が充電される。信号φ5 が“Ｌ”にな
り、ビット線と容量素子Ｃ1 とが切り放されるた後、信
号φ6 が“Ｈ”になると容量素子Ｃ1 に蓄積された電荷
がＣＣＤアナログシフトレジスタ部に転送される。ここ
で、φ7 を“Ｈ”にしておくと、Ｃ1 の容量と転送部の
容量との容量分割に応じた電荷が転送される。トランジ
スタＴ2 の構造を変え完全転送を実現できるようにして
も良い。
【００３５】［図１０］（ｂ）は動作時の信号波形であ
る。上述したように信号φ5 のパルス及び信号φ6 のパ
ルスが入力されることによりビット線の電位に応じた電
荷がＣＣＤアナログシフトレジスタに転送される。続い
てφ7 及びφ8 が次々に入力されることにより、シフト
レジスタは電荷転送を行う。第一回目のパルスφ8 が入
力されると、ノードＪには［図８］中の右端のビット線
の電荷に応じた電圧が現れる。これを読み出し回路ＲＣ
が検出する。このパルスφ8 に応じて上位ビットが検出
され、フリップフロップ回路７１に保持される。続い
て、パルスφ7 が入力されるとシフトレジスタ上のデー
タは右に一段転送されるとともに、読み出し回路ＲＣ内
では下位ビットが検出される。すなわち、フリップフロ
ップ回路７１に保持されたデータに基づいた参照電位が
センスアンプ回路３に入力され、ノードＪの電位（読み
出し電位）と参照電位とを比較した結果をフリップフロ
ップ回路７２に保持する。これと同時にフリップフロッ
プ回路７１に保持された上位ビットのデータはフリップ
フロップ回路７３に転送される。以上説明した動作をこ
の後も繰り返して行う。
る。上述したように信号φ5 のパルス及び信号φ6 のパ
ルスが入力されることによりビット線の電位に応じた電
荷がＣＣＤアナログシフトレジスタに転送される。続い
てφ7 及びφ8 が次々に入力されることにより、シフト
レジスタは電荷転送を行う。第一回目のパルスφ8 が入
力されると、ノードＪには［図８］中の右端のビット線
の電荷に応じた電圧が現れる。これを読み出し回路ＲＣ
が検出する。このパルスφ8 に応じて上位ビットが検出
され、フリップフロップ回路７１に保持される。続い
て、パルスφ7 が入力されるとシフトレジスタ上のデー
タは右に一段転送されるとともに、読み出し回路ＲＣ内
では下位ビットが検出される。すなわち、フリップフロ
ップ回路７１に保持されたデータに基づいた参照電位が
センスアンプ回路３に入力され、ノードＪの電位（読み
出し電位）と参照電位とを比較した結果をフリップフロ
ップ回路７２に保持する。これと同時にフリップフロッ
プ回路７１に保持された上位ビットのデータはフリップ
フロップ回路７３に転送される。以上説明した動作をこ
の後も繰り返して行う。
【００３６】以上、第１乃至第３の実施例を用いて本発
明を説明したが、本発明はこれらの実施例に限定される
ものではなく、種々の変更が可能である。例えば、メモ
リセルトランジスタのコンダクタンスはイオン注入量に
応じて調整していたが、これは、トランジスタの大き
さ、ゲート酸化膜厚等を変化させることにより行っても
良いし、浮遊ゲートを用い蓄積電荷を変化させることに
より行っても良い。後者の場合にはＥＥＰＲＯＭ等に用
いることができることはいうまでもない。また、実施例
においては４値のデータを読み出す読み出し回路を中心
に説明したが、これは４値である必要はなく、８値、さ
らには１６値等でも良い。８値の場合には３回の検出動
作で“１１１”から“０００”の３ビットのデータ検出
を行うことが可能になり、１６値の場合には同様に四回
の検出動作で“１１１１”から“００００”の４ビット
のデータ検出を行うことが可能になる。何れも、初段に
おいては参照電位発生回路に所定レベルの電位を出力さ
せ前記センスアンプの出力データをフリップフロップ回
路に保持し、次段においては読み出し電位が初段の参照
電位よりも低いときは参照電位のレベルを低下させ、読
み出し電位が初段の参照電位よりも高いときは当該参照
電位のレベルを上昇させ、センスアンプの出力データを
別のフリップフロップ回路に保持することにより本発明
を実現できる。
明を説明したが、本発明はこれらの実施例に限定される
ものではなく、種々の変更が可能である。例えば、メモ
リセルトランジスタのコンダクタンスはイオン注入量に
応じて調整していたが、これは、トランジスタの大き
さ、ゲート酸化膜厚等を変化させることにより行っても
良いし、浮遊ゲートを用い蓄積電荷を変化させることに
より行っても良い。後者の場合にはＥＥＰＲＯＭ等に用
いることができることはいうまでもない。また、実施例
においては４値のデータを読み出す読み出し回路を中心
に説明したが、これは４値である必要はなく、８値、さ
らには１６値等でも良い。８値の場合には３回の検出動
作で“１１１”から“０００”の３ビットのデータ検出
を行うことが可能になり、１６値の場合には同様に四回
の検出動作で“１１１１”から“００００”の４ビット
のデータ検出を行うことが可能になる。何れも、初段に
おいては参照電位発生回路に所定レベルの電位を出力さ
せ前記センスアンプの出力データをフリップフロップ回
路に保持し、次段においては読み出し電位が初段の参照
電位よりも低いときは参照電位のレベルを低下させ、読
み出し電位が初段の参照電位よりも高いときは当該参照
電位のレベルを上昇させ、センスアンプの出力データを
別のフリップフロップ回路に保持することにより本発明
を実現できる。
【００３７】
【発明の効果】以上のように、本発明は多値メモリにお
いてもディファレンシャルセンスアンプ回路数を減らす
ことが可能になり、さらにエンコーダ回路も不要にな
る。この結果、チップ面積が削減できる。
いてもディファレンシャルセンスアンプ回路数を減らす
ことが可能になり、さらにエンコーダ回路も不要にな
る。この結果、チップ面積が削減できる。
【図１】本発明の第１の実施例を表した回路構成図。
【図２】本発明の第１の実施例を表した回路構成図。
【図３】本発明の多値メモリのメモリセルの例。
【図４】本発明の第１の実施例の読み出し動作のタイミ
ングチャート。
ングチャート。
【図５】本発明の第１の実施例の変形例。
【図６】本発明の第２の実施例を表した回路構成図。
【図７】本発明の第２の実施例を表した回路構成図。
【図８】本発明の第３の実施例を表した回路構成図。
【図９】本発明の第３の実施例を表した回路構成図。
【図１０】本発明の第３の実施例を表した説明図。
１ メモリセルアレイ ２ バイアス回路 ３ センスアンプ回路 ４ バイアス回路 ５ 参照電位発生回路 ６ 読み出し制御回路 ７ シーケンサー Ｍ 多値メモリセル Ｄ ダミーセル Ｑ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 望月 義夫 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン タ−内 (72)発明者 高橋 雄一郎 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン タ−内 (56)参考文献 特開 昭55−77082（ＪＰ，Ａ) 特開 昭62−257699（ＪＰ，Ａ) 特開 昭62−54896（ＪＰ，Ａ) 特開 昭59−63095（ＪＰ，Ａ) 特開 平４−184794（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 G11C 17/00
Claims (3)
- 【請求項１】 コンダクタンスの違いにより４値以上の
データを記憶するメモリセルトランジスタを複数有する
多値メモリセルアレイと、 前記メモリセルトランジスタのコンダクタンスに応じて
読み出し電位を発生させるバイアス回路と、 複数値の参照電位を発生させる参照電位発生回路と、 前記読み出し電位と前記参照電位とを比較し比較結果に
応じたデータを出力するセンスアンプと、 第１及び第２のフリップフロップ回路を含み、複数段か
らなる読み出し動作の初段においては前記参照電位発生
回路に所定レベルの電位を出力させ前記センスアンプの
出力データを前記第１のフリップフロップ回路に保持
し、次段においては前記読み出し電位が初段の前記参照
電位よりも低いときは当該参照電位のレベルを低下さ
せ、前記読み出し電位が初段の前記参照電位よりも高い
ときは当該参照電位のレベルを上昇させ、前記センスア
ンプの出力データを前記第２のフリップフロップ回路に
保持する読み出し制御回路とを具備することを特徴とす
る多値メモリ。 - 【請求項２】 コンダクタンスの違いにより４値以上の
データを記憶するメモリセルトランジスタを複数有する
多値メモリセルアレイと、 前記メモリセルトランジスタのコンダクタンスに応じて
読み出し電位を発生させるビット線バアイス回路と、 第１の参照電位を発生させる第１の参照電位発生回路
と、 前記第１の参照電位よりも高い第２の参照電位を発生さ
せる第２の参照電位発生回路と、 前記第２の参照電位よりも高い第３の参照電位を発生さ
せる第３の参照電位発生回路と、 前記読み出し電位と前記第１乃至第３の参照電位とを比
較し比較結果に応じたデータを出力するセンスアンプ
と、 第１及び第２のフリップフロップ回路を含み、複数段か
らなる読み出し動作の初段においては前記第２の参照電
位を前記センスアンプに入力しこのセンスアンプの出力
データを前記第１のフリップフロップ回路に保持し、次
段においては前記読み出し電位が前記第２の参照電位よ
りも低いときは前記第１の参照電位を前記センスアンプ
に入力し、前記読み出し電位が前記第２の参照電位より
も高いときは前記第３の参照電位を前記センスアンプに
入力させ、前記センスアンプの出力データを前記第２の
フリップフロップ回路に保持する読み出し制御回路とを
具備することを特徴とする多値メモリ。 - 【請求項３】 前記読み出し電位は前記ビット線バアイ
ス回路よりアナログシフトレジスタにより前記センスア
ンプまで転送されることを特徴とする請求項１乃至２記
載の多値メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18229393A JP3311092B2 (ja) | 1993-07-23 | 1993-07-23 | 多値メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18229393A JP3311092B2 (ja) | 1993-07-23 | 1993-07-23 | 多値メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737393A JPH0737393A (ja) | 1995-02-07 |
| JP3311092B2 true JP3311092B2 (ja) | 2002-08-05 |
Family
ID=16115756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18229393A Expired - Fee Related JP3311092B2 (ja) | 1993-07-23 | 1993-07-23 | 多値メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311092B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3153730B2 (ja) * | 1995-05-16 | 2001-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH0969293A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 多値センスアンプ回路 |
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| JP2001067884A (ja) | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JP3555076B2 (ja) | 1999-12-28 | 2004-08-18 | Ｎｅｃエレクトロニクス株式会社 | 多値記憶半導体記憶装置の読み出し回路 |
| JP2005092923A (ja) | 2003-09-12 | 2005-04-07 | Renesas Technology Corp | 半導体記憶装置 |
| KR100729355B1 (ko) | 2005-07-04 | 2007-06-15 | 삼성전자주식회사 | 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법 |
| CN102612714B (zh) | 2009-11-13 | 2016-06-29 | 株式会社半导体能源研究所 | 半导体器件及其驱动方法 |
| KR102451852B1 (ko) * | 2009-11-20 | 2022-10-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1993
- 1993-07-23 JP JP18229393A patent/JP3311092B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0737393A (ja) | 1995-02-07 |
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