KR100729355B1 - 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법 - Google Patents

멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의읽기 방법 Download PDF

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Abstract

본 발명은 워드라인 전압을 증가하면서 멀티 레벨 셀을 센싱하는 노어 플래시 메모리 장치 및 그것의 읽기 방법에 관한 것이다. 본 발명에 따른 노어 플래시 메모리 장치는 멀티 레벨 셀, 프리차지 회로, 디스차지 회로, 그리고 데이터 래치회로를 포함한다. 멀티 레벨 셀은 비트라인과 소스라인 사이에 연결되며 워드라인의 전압 레벨과 그것의 문턱전압에 따라 온 셀 또는 오프 셀로 센싱된다. 프리차지 회로는 비트라인을 충전하기 위한 회로이고, 디스차지 회로는 비트라인을 방전하기 위한 회로이다. 그리고 데이터 래치회로는 워드라인의 전압 레벨에 따라 읽기 동작을 수행한 결과 멀티 레벨 셀이 온 셀인 경우에, 프리차지 회로를 제어하여 비트라인에 전원전압이 제공되는 것을 차단하고, 디스차지 회로를 제어하여 디스차지 회로를 통해 비트라인의 전하가 방전되도록 한다. 본 발명에 의하면, 메모리 셀이 온 셀로 센싱되면 그 이후의 센싱 단계에서는 상기 메모리 셀에 흐르는 불필요한 전류소비를 줄일 수 있고, 소스 라인 전압의 증가로 인한 센싱 동작의 불안정 문제를 해결할 수 있다.

Description

멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의 읽기 방법 {NOR FLASH MEMORY DEVICE HAVING MULTI_LEVEL CELL AND READ METHOD THEREOF}
도 1은 문턱전압(Vth)에 따른 메모리 셀들의 분포를 보여주는 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2에 도시된 데이터 출력회로를 보여주는 회로도이다.
도 4는 도 3에 도시된 데이터 래치회로를 보여주는 회로도이다.
도 5는 도 2 내지 도 4에 도시된 노어 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명에 따른 노어 플래시 메모리 장치의 읽기 방법을 설명하기 위한 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
200: 노어 플래시 메모리 장치
210, 220, 230, 240: 데이터 출력회로
211, 221, 231, 241: 프리차지 회로
212, 222, 232, 242: 디스차지 회로
213, 223, 233, 243: 데이터 래치회로
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 멀티 레벨 셀을 갖는 노어 플래시 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
불휘발성 메모리 장치(nonvolatile memory device)는 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 기억장치이다. 불발휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등을 포함한다. 플래시 메모리는 크게 낸드 플래시 메모리 장치와 노어 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서, 낸드 플래시 메모리 장치에 비해 동작 속도가 빠르기 때문에 고속 데이터 처리가 필수적인 이동전화 단말기 등에 주로 사용되고 있다.
노어 플래시 메모리 장치는 비트라인과 소스라인 사이에 연결되어 있는 복수의 메모리 셀들을 가지고 있다. 하나의 워드라인에 연결되어 있는 복수의 메모리 셀들은 소스라인에 공통으로 연결되어 있다.
각각의 메모리 셀은 워드라인의 전압에 따라 온 셀(On Cell) 또는 오프 셀(Off Cell)로 센싱된다. 여기에서 온 셀이라 함은 워드라인 전압이 문턱전압보다 높아서 메모리 셀이 턴 온 상태로 된 것을 말하며, 이때 메모리 셀에 일정량 이상의 전류가 흐른다. 오프 셀이라 함은 워드라인 전압이 문턱전압보다 낮아서 메모리 셀이 턴 오프 상태로 된 것을 말하며, 이때 메모리 셀에 전류가 흐르지 않거나 일 정량 이하의 전류가 흐른다.
일반적으로 반도체 메모리 장치는 적은 면적에 큰 저장 용량을 갖는 것이 바람직하다. 노어 플래시 메모리 장치가 적은 면적에 큰 저장 용량을 갖기 위해서는 집적도를 높여야 한다. 그러나 현재의 반도체 공정 기술로는 집적도를 높이는 데에 한계가 있다. 그리하여, 현재에는 집적도를 높이지 않고도 저장 용량을 배가할 수 있는 방법이 연구되고 있다.
그러한 방법 중의 하나는 하나의 메모리 셀에 다수 비트의 데이터를 저장하는 기술이다. 다수 비트의 데이터를 저장할 수 있는 메모리 셀을 멀티 레벨 셀(MultiLevel Cell; MLC) 또는 다수 비트 셀이라고 한다. 예를 들면, 멀티 레벨 셀은 문턱전압에 따라 '11', '10', '01', '00'과 같은 네 개의 상태(state)를 갖는다. 멀티 레벨 셀은 하나의 메모리 셀에 2 비트의 데이터를 저장할 수 있기 때문에 싱글 레벨 셀(Single Level Cell; SLC)에 비해 2배의 저장 용량을 갖는다.
멀티 레벨 셀의 상태를 읽어내는 방법은 여러 가지가 있는데, 그 중 하나는 워드라인 전압을 증가해 가면서 메모리 셀의 상태를 읽는 방법이다. 예를 들면, 제 1 워드라인 전압(WL_L)에 대해 온 셀이면, 그 메모리 셀은 '11' 상태에 있다. 제 1 워드라인 전압(WL_L)에 대해 오프 셀이고 제 2 워드라인 전압(WL_M)에 대해 온 셀이면 그 메모리 셀은 '10' 상태에 있다. 제 2 워드라인 전압(WL_M)에 대해 오프 셀이고, 제 2 워드라인 전압(WL_M)보다 높은 제 3 워드라인 전압(WL_H)에 대해 온 셀이면 그 메모리 셀은 '01' 상태에 있다. 그리고 제 3 워드라인 전압(WL_H)에 대해 오프 셀이면 그 메모리 셀은 '00' 상태에 있다.
이와 같이 워드라인 전압을 증가하며 메모리 셀에 대한 읽기 동작을 수행하는 경우에, 한 번 온 셀로 센싱된 메모리 셀은 워드라인 전압을 증가하여도 다시 온 셀로 센싱된다. 예를 들면, 메모리 셀에 제 1 워드라인 전압(WL_L)을 인가하고 센싱한 결과 온 셀이면, 그 메모리 셀은 제 2 또는 제 3 워드라인 전압(WL_M 또는 WL_H)을 인가하여도 온 셀이다. 따라서 제 1 센싱 동작에서 온 셀로 판단하면, 제 2 또는 제 3 센싱 동작은 불필요하다.
그러나 종래 기술에 따른 노어 플래시 메모리 장치는 제 1 센싱 동작에서 메모리 셀이 온 셀로 판단된 경우에, 제 2 또는 제 3 센싱 동작에서도 그 메모리 셀에 전류를 흐르게 하여 불필요하게 전류를 소모하는 문제점이 있다. 또한, 제 2 또는 제 3 센싱 동작에서 그 메모리 셀을 통해 전류가 흐르기 때문에 소스라인의 전압 레벨이 증가하여 제 2 또는 제 3 센싱 동작을 불안정하게 하는 문제점이 있다. 즉, '10' 상태에 있는 메모리 셀은 제 2 센싱 동작에서 온 셀로 센싱되어야 함에도 불구하여 소스라인의 전압이 증가하여 오프 셀로 센싱될 우려가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 워드라인 전압을 증가하면서 멀티 레벨 셀을 센싱하는 노어 플래시 메모리 장치에 있어서, 불필요하게 소비되는 전류를 줄일 수 있고, 소스라인 전압의 증가로 인한 센싱 동작의 불안정을 문제를 해결할 수 있는 노어 플래시 메모리 장치 및 그것의 읽기 방법을 제공하는데 있다.
본 발명에 따른 노어 플래시 메모리 장치는, 비트라인에 연결되며 워드라인의 전압 레벨에 따라 온 셀 또는 오프 셀로 되는 메모리 셀; 상기 비트라인을 충전하기 위한 프리차지 회로; 상기 비트라인을 방전하기 위한 디스차지 회로; 및 상기 워드라인의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 메모리 셀이 온 셀인 경우에, 상기 디스차지 회로를 통해 상기 비트라인이 방전되도록 상기 디스차지 회로를 제어하는 데이터 래치회로를 포함한다.
이 실시예에 있어서, 상기 메모리 셀은 문턱전압에 따라 멀티 레벨 상태를 갖는 것을 특징으로 한다.
이 실시예에 있어서, 상기 데이터 래치회로는 상기 워드라인 전압의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 메모리 셀이 온 셀인 경우에, 상기 프리차지 회로를 제어하여 상기 비트라인에 전원전압이 제공되는 것을 차단하는 것을 특징으로 한다.
본 발명에 따른 노어 플래시 메모리 장치의 다른 일면은, 비트라인과 소스라인 사이에 연결되고, 문턱전압에 따라 멀티 레벨 상태를 가지며, 워드라인의 전압 레벨에 따라 온 셀 또는 오프 셀로 되는 제 1 메모리 셀; 상기 제 1 메모리 셀과 상기 소스라인을 공유하는 복수의 제 2 메모리 셀들; 상기 비트라인을 충전하기 위한 프리차지 회로; 상기 비트라인을 방전하기 위한 디스차지 회로; 및 상기 워드라인의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 제 1 메모리 셀이 온 셀인 경우에, 상기 소스라인의 전압이 상승하는 것을 방지하기 위해 상기 비트라인의 전하가 상기 디스차지 회로를 통해 방전되도록 상기 디스차지 회로를 제어하는 데이 터 래치회로를 포함한다.
이 실시예에 있어서, 상기 프리차지 회로는 전원전압과 상기 비트라인 사이에 연결되며, 상기 데이터 래치회로에서 제공되는 제어신호에 응답하여 상기 비트라인에 전원전압을 제공하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 데이터 래치회로는 상기 워드라인 전압의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 메모리 셀이 온 셀인 경우에, 상기 프리차지 회로를 제어하여 상기 비트라인에 전원전압이 제공되는 것을 차단하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디스차지 회로는 비트라인과 접지 사이에 연결되며, 상기 데이터 래치회로에서 제공되는 제어신호에 응답하여 상기 비트라인의 전하를 접지로 방전하는 것을 특징으로 한다.
본 발명에 따른 노어 플래시 메모리 장치의 읽기 방법은, 멀티 레벨 상태를 갖는 메모리 셀에 제 1 워드라인 전압을 인가하여 상기 메모리 셀의 상태를 센싱하는 단계; 및 상기 메모리 셀이 온 셀인 경우에 상기 메모리 셀의 전류 패스를 차단하여 상기 제 1 워드라인 전압보다 높은 제 2 워드라인 전압이 인가될 때 상기 메모리 셀로 전류가 흐르는 것을 차단하는 단계를 포함한다.
이 실시예에 있어서, 노어 플래시 메모리 장치의 읽기 방법은 상기 메모리 셀이 온 셀인 경우에, 비트라인의 전하를 상기 비트라인과 접지 사이에 연결되어 있는 디스차지 회로를 통해 방전하는 단계를 더 포함한다.
또한, 본 발명에 따른 노어 플래시 메모리 장치의 읽기 방법의 다른 일면은, 비트라인에 연결되며 멀티 레벨 상태를 갖는 메모리 셀; 상기 비트라인을 충전하기 위한 프리차지 회로; 상기 비트라인과 접지 사이에 연결되며 상기 비트라인을 방전하기 위한 디스차지 회로; 및 상기 프리차지 회로 및 상기 디스차지 회로를 제어하는 데이터 래치회로를 포함하는 노어 플래시 메모리 장치를 포함한다. 그리고 상기 노어 플래시 메모리 장치의 읽기 방법은, 상기 메모리 셀에 제 1 워드라인 전압을 인가하고 상기 메모리 셀을 센싱하는 단계; 및 상기 메모리 셀이 온 셀인 경우에 상기 비트라인의 충전을 중단하고 상기 비트라인의 전하를 상기 디스차지 회로를 통해 방전하는 단계를 포함한다. 그리고 상기 메모리 셀이 오프 셀인 경우에 상기 메모리 셀에 상기 제 1 워드라인 전압보다 높은 제 2 워드라인 전압을 인가하고 상기 메모리 셀을 센싱하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 문턱전압(Vth)에 따른 메모리 셀들의 분포를 보여주는 도면이다. 도 1을 참조하면, 메모리 셀은 문턱전압에 따라 4개의 상태(11, 10, 01, 00) 중에서 어느 하나의 상태를 갖는다. 메모리 셀의 상태를 읽어내는 방법은 여러 가지가 있는데, 도 1은 워드라인 전압을 증가하며 메모리 셀의 상태를 읽는 방법을 보여주고 있다.
제 1 워드라인 전압(WL_L)을 인가할 때 메모리 셀이 온 셀(On Cell)로 센싱되면, 그 메모리 셀은 '11' 상태에 있다. 왜냐하면 제 1 워드라인 전압(WL_L)이 메 모리 셀의 문턱전압(Vth)보다 높기 때문이다. 마찬가지로, 제 1 워드라인 전압(WL_L)에 대해 오프 셀이고 제 2 워드라인 전압(WL_M)에 대해 온 셀이면 그 메모리 셀은 '10' 상태에 있다. 제 2 워드라인 전압(WL_M)에 대해 오프 셀이고 제 3 워드라인 전압(WL_H)에 대해 온 셀이면 그 메모리 셀은 '01' 상태에 있다. 그리고 제 3 워드라인 전압(WL_H)에 대해 오프 셀이면 그 메모리 셀은 '00' 상태에 있다.
위와 같이 워드라인 전압을 증가하며 메모리 셀에 대한 읽기 동작을 수행할 경우에, 온 셀로 센싱된 메모리 셀은 워드라인 전압을 증가하여도 온 셀로 센싱된다. 예를 들면, 메모리 셀이 제 1 워드라인 전압(WL_L)에 대해 온 셀로 센싱되면, 그 메모리 셀은 제 2 및 제 3 워드라인 전압(WL_M, WL_H)에 대해서도 온 셀로 센싱된다.
도 2는 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 노어 플래시 메모리 장치(200)는 메모리 셀들(MCi; i=1~4) 및 데이터 출력회로들(210, 220, 230, 240)을 포함한다. 메모리 셀들(MCi; i=1~4)과 데이터 출력회로들(210, 220, 230, 240)은 비트라인들(BLi; i=1~4)을 통해 서로 연결되어 있다. 메모리 셀들(MCi; i=1~4)은 소스라인들(SLi; i=1~4)을 통해 접지에 연결되어 있다. 그리고 소스라인들(SLi; i=1~4)은 서로 공유되어 있다.
도 2에서 비트라인들(BLi; i=1~4)과 소스라인들(SLi; i=1~4)에 있는 박스는 전하(charge)의 충전 또는 방전 상태를 보여주기 위한 것이다. 빈 박스는 방전 상태(discharge state)를 나타내고, 빗금친 박스는 충전 상태(precharge state)를 나 타낸다. 즉, 제 1 비트라인(BL1)은 방전 상태에 있고, 제 2 내지 제 4 비트라인은 충전 상태에 있다. 그리고 소스라인들(SLi; i=1~4)은 모두 방전 상태에 있다.
도 2를 참조하면, 제 1 메모리 셀(MC1)은 '11' 상태, 제 2 메모리 셀(MC2)은 '10' 상태, 제 3 메모리 셀(MC3)은 '01' 상태, 그리고 제 4 메모리 셀(MC4)은 '00' 상태에 있다. 그리고 워드라인(WL)에는 제 1 워드라인 전압(WL_L)이 인가된다. 메모리 셀들(MCi; i=1~4)에 제 1 워드라인 전압(WL_L)이 인가될 때, 도 1에서 설명한 바와 같이, 제 1 메모리 셀(MC1)은 온 셀로 센싱되고, 제 2 내지 제 4 메모리 셀(MC2~MC4)은 오프 셀로 센싱된다.
각각의 데이터 출력회로는 프리차지 회로, 디스차지 회로, 그리고 데이터 래치회로를 포함한다. 프리차지 회로는 비트라인을 충전(precharge)하기 위한 회로이며, 디스차지 회로은 비트라인을 방전(discharge)하기 위한 회로이다. 데이터 래치회로는 워드라인의 전압 레벨에 따라 읽기 동작을 수행한 결과 메모리 셀이 온 셀인 경우에, 래치 제어신호(LATi; i=1~4)을 프리차지 회로 및 디스차지 회로에 제공하여, 비트라인에 전원 공급이 차단되도록 프리차지 회로를 제어하고, 비트라인의 전하가 디스차지 회로를 통해 방전되도록 디스차지 회로를 제어한다.
도 2에서 제 1 비트라인(BL1)이 방전 상태에 있는 이유는 다음과 같다. 제 1 워드라인 전압(WL_L)에 따라 읽기 동작을 수행하면, 제 1 메모리 셀(MC1)이 온 셀로 센싱된다. 제 1 메모리 셀(MC1)이 온 셀로 센싱되면, 데이터 래치회로는 제 1 래치 제어신호(LAT1)을 프리차지 회로(211) 및 디스차지 회로(212)에 제공한다. 프리차지 회로(211)는 제 1 래치 제어신호(LAT1)에 응답하여 제 1 비트라인(BL1)에 전원전압이 공급되는 것을 차단한다. 디스차지 회로(212)는 제 1 래치 제어신호(LAT1)에 응답하여 제 1 비트라인(BL1)의 전하를 디스차지 회로(212)를 통해 방전한다. 따라서, 제 1 워드라인 전압(WL_L)에 따라 읽기 동작을 수행하면, 제 1 비트라인(BL1)은 방전 상태에 있게 된다.
도 3은 도 2에 도시된 데이터 출력회로를 보여주는 회로도이다. 도 2에서 각각의 데이터 출력회로는 동일한 구성 및 동작 원리를 갖는다. 따라서 이하에서는 제 1 메모리 셀(MC1)에 연결되어 있는 데이터 출력회로(210)에 대해서 설명한다.
도 3을 참조하면 데이터 출력회로(210)는 프리차지 회로(211), 디스차지 회로(212), 그리고 데이터 래치회로(213)를 포함한다. 이외에도 데이터 출력회로(210)는 PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N11), 감지 증폭기(214), 워드라인 전압 발생기(330), 기준전압 발생기(340), 그리고 컨트롤러(350)를 포함한다. 여기에서 PMOS 트랜지스터(P12), NMOS 트랜지스터(N11), 감지 증폭기(214), 워드라인 전압 발생기(330), 기준전압 발생기(340), 그리고 컨트롤러(350)의 동작은 당업자에게 잘 알려져 있으므로 상세한 설명을 생략한다.
프리차지 회로(211)는 전원단자와 제 1 비트라인(BL1) 사이에 연결되어 있다. 프리차지 회로(211)는 데이터 래치회로(213)에서 제공된 제 1 래치 제어신호(LAT1) 및 컨트롤러(350)에서 제공된 비트라인 프리차지 신호(BLPRE)에 응답하여, 전원전압(Vcc)을 제 1 비트라인(BL1)에 제공한다. 도 3을 참조하면, 프리차지 회로(211)는 간단하게 PMOS 트랜지스터(P11)와 낸드 게이트(G11)로 구성된다. 낸드 게이트(G11)는 비트라인 프리차지 신호(BLPRE) 및 제 1 래치 제어신호(LAT1)를 입력 받고, 제 1 프리차지 신호(PRE1)를 PMOS 트랜지스터(P11)의 게이트에 제공한다.
디스차지 회로(212)는 제 1 비트라인(BL1)과 접지 사이에 연결되어 있다. 디스차지 회로(212)는 데이터 래치회로(213)에서 제공된 제 1 래치 제어신호(LAT1)에 응답하여, 제 1 비트라인(BL1)의 전하를 접지로 방전한다. 도 3을 참조하면, 디스차지 회로(212)는 간단하게 NMOS 트랜지스터(N12)와 인버터(INV11)로 구성되어 있다. 인버터(INV11)는 제 1 래치 제어신호(LAT1)를 입력받고, 반전된 제 1 래치 제어신호(/LAT1)를 NMOS 트랜지스터(N12)의 게이트에 제공한다.
데이터 래치회로(213)는 감지 증폭기(214)의 출력단에 연결되어 있다. 데이터 래치회로(213)는 컨트롤러(350)에서 제공된 초기화 신호(INIT) 및 래치 인에이블 신호(ENLAT)에 응답하여 동작한다. 데이터 래치회로(213)의 내부 구성 및 동작 원리는 후술하는 도 4를 참조하여 상세히 설명한다.
도 4는 도 3에 도시된 데이터 래치회로를 보여주는 회로도이다. 도 4를 참조하면, 데이터 래치회로(340)는 제 1 노드(node1)와 제 2 노드(node2) 사이에 연결된 래치를 포함한다. 래치는 2개의 인버터들(INV41, INV42)로 구성된다. 제 2 노드(node2)에서 발생된 래치 제어신호(LAT1)는 프리차지 회로(도 3 참조, 211) 및 디스차지 회로(도 3 참조, 212)에 제공된다.
제 1 노드(node1)와 접지 사이에는 리세트 회로가 연결되어 있다. 리세트 회로는 초기화 신호(INIT)에 응답하여 제 1 노드(node1)를 초기화한다. 리세트 회로는 간단하게 하나의 NMOS 트랜지스터(N41)로 구성된다.
전원단자와 제 1 노드 사이에는 세트 회로가 연결되어 있다. 세트 회로는 래 치 인에이블 신호(ENLAT) 및 감지 증폭기(214)의 출력값(SA1)에 응답하여 제 1 노드(node1)에 전원전압(Vcc)을 제공한다. 세트 회로는 간단하게 낸드 게이트(G41)와 PMOS 트랜지스터(P41)로 구성된다. 낸드 게이트(G41)는 래치 인에이블 신호(ENLAT) 및 감지 증폭기(214)의 출력값(SA1)을 입력받고, PMOS 트랜지스터(P11)의 게이트에 그것의 출력값을 제공한다.
도 5는 도 2 내지 도 4에 도시된 노어 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 5를 참조하면, 순차적으로 증가하는 제 1 내지 제 3 워드라인 전압들(WL_L, WL_M, WL_H)이 워드라인(WL)에 인가된다. 여기에서, 제 1 워드라인 전압(WL_L)의 인가에 따른 센싱 동작을 제 1 센싱 동작, 제 2워드라인 전압(WL_M)의 인가에 따른 센싱 동작을 제 2 센싱 동작, 그리고 제 3 워드라인 전압(WL_H)의 인가에 따른 센싱 동작을 제 3 센싱 동작이라 한다.
제 1 센싱 동작이 시작되기 전에, 데이터 출력회로들에 초기화 신호(INIT)가 입력된다. 도 4에서, 초기화 신호(INIT)가 데이터 래치회로(213)에 입력되면, 제 1 노드(node1)는 접지되고 제 2 노드(node2)는 하이 레벨로 된다. 따라서 데이터 출력회로들에 초기화 신호(INIT)가 입력될 때, 래치 제어신호들(LATi; i=1~4)은 하이 레벨로 된다.
래치 제어신호들(LATi; i=1~4)이 하이 레벨인 상태에서, 비트라인 프리차지 신호(BLPRE)가 하이 레벨로 활성화된다. 도 3을 참조하면, 래치 제어신호들(LATi; i=1~4) 및 비트라인 프리차지 신호(BLPRE)가 모두 하이 레벨 상태에 있기 때문에 프리차지 신호들(PREi; i=1~4)은 로우 레벨로 된다. 프리차지 신호들(PREi; i=1~4) 이 로우 레벨이 될 때 전원전압(Vcc)은 비트라인들(BLi; i=1~4)에 제공된다.
다음으로, 제 1 워드라인 전압(WL_L)이 인가되고, 제 1 센싱 동작이 수행된다. 이때 도 3에서 제 1 메모리 셀(MC1)이 온 셀이기 때문에 제 1 감지 증폭기(214)의 출력값(SA1)은 하이 레벨로 된다. 그리고 제 2 내지 제 4 메모리 셀들(MC2~MC4)은 오프 셀기 때문에 제 2 내지 제 4 감지 증폭기들의 출력값들(SA2~SA4)은 로우 레벨로 된다.
다음으로, 도 4에서 래치 인에이블 신호(ENLAT)가 데이터 래치회로(213)에 입력된다. 제 1 감지 증폭기의 출력값(SA1)과 래치 인에이블 신호(ENLAT)가 모두 하이 레벨이므로 PMOS 트랜지스터(P41)는 제 1 노드(node1)에 전원전압(Vcc)을 제공한다. 따라서 제 1 래치 제어신호(LAT1)는 로우 레벨이 된다. 도 3에서, 제 1 래치 제어신호(LAT1)가 로우 레벨로 되면, 제 1 프리차지 신호(PRE1)는 하이 레벨로 되어 제 1 프리차지 회로(211)는 전원 공급을 중단한다. 그리고 제 1 디스차지 회로(212)는 제 1 비트라인(BL1)의 전하를 NMOS 트랜지스터(N12)를 통해 접지로 방전한다. 반면에, 제 2 내지 제 4 래치 제어신호들(LAT2~LAT4)은 하이 레벨 상태를 유지하고 있기 때문에 제 2 내지 제 4 프리차지 회로들(221, 231, 241)은 제 2 내지 제 4 비트라인들(BL2~BL4)에 전원전압을 계속 공급한다.
다음으로, 제 2 워드라인 전압(WL_M)이 제공되고, 제 2 센싱 동작이 수행된다. 제 2 센싱 동작에서, 제 2 메모리 셀(MC2)은 온 셀이므로 제 2 감지 증폭기(224)의 출력값(SA2)은 하이 레벨로 된다. 래치 인에이블 신호(ENLAT)가 제 2 데이터 래치회로(223)에 입력되면, 제 2 래치 제어신호(LAT2)는 로우 레벨이 된다. 제 2 래치 제어신호(LAT2)가 로우 레벨로 되면, 제 2 프리차지 회로(221)는 전원 공급을 중단한다. 그리고 제 2 디스차지 회로(222)는 제 2 비트라인(BL2)의 전하를 접지로 방전한다.
다음으로, 제 3 워드라인 전압(WL_H)이 제공되고, 제 3 센싱 동작이 수행된다. 제 3 센싱 동작에서, 제 3 메모리 셀(MC3)은 온 셀이므로 제 3 감지 증폭기(234)의 출력값(SA3)은 하이 레벨로 된다. 래치 인에이블 신호(ENLAT)가 제 3 데이터 래치회로(233)에 입력되면, 제 3 래치 제어신호(LAT3)는 로우 레벨이 된다. 제 3 래치 제어신호(LAT3)가 로우 레벨로 되면, 제 3 프리차지 회로(231)는 전원 공급을 중단한다. 그리고 제 3 디스차지 회로(232)는 제 3 비트라인(BL3)의 전하를 접지로 방전한다. 한편, 제 3 센싱 동작에서 제 4 메모리 셀(MC4)은 오프 셀이기 때문에 제 4 래치 제어신호(LAT4)는 하이 레벨을 유지한다.
도 6은 본 발명에 따른 노어 플래시 메모리 장치의 읽기 방법을 설명하기 위한 순서도이다. 도 2 내지 도 4에 도시된 노어 플래시 메모리 장치를 참조하여, 본 발명에 따른 노어 플래시 메모리 장치의 읽기 방법을 설명하면 다음과 같다.
S610 단계에서는 데이터 래치회로를 초기화한다. 데이터 출력회로들(210, 220, 230, 240)에 초기화 신호(INIT)가 입력되면, 래치 제어신호들(LATi; i=1~4)은 하이 레벨로 된다.
S620 단계에서는 제 1 센싱 동작이 수행된다. 제 1 워드라인 전압(WL_L)이 메모리 셀들(MCi; i=1~4)에 제공된다. 그리고 래치 인에이블 신호(ENLAT)가 데이터 래치회로들(213, 223, 233, 243)에 제공된다.
S630 단계에서는 메모리 셀들이 온 셀인지 여부를 판단한다. 위의 예에서, 제 1 메모리 셀(MC1)은 온 셀, 제 2 내지 제 4 메모리 셀들(MC2~MC4)은 오프 셀로 판단될 것이다.
S631 단계는 제 1 메모리 셀(MC1)이 온 셀로 판단된 경우이다. 이때 제 1 래치 제어신호(LAT1)는 로우 레벨이 된다. 도 3에서, 제 1 래치 제어신호(LAT1)가 로우 레벨로 되면, 제 1 프리차지 신호(PRE1)는 하이 레벨로 되어 제 1 프리차지 회로(211)는 제 1 비트라인(BL1)으로 전원 공급을 중단한다. 그리고 제 1 디스차지 회로(212)는 제 1 비트라인(BL1)의 전하를 제 1 디스차지 회로(212)를 통해 접지로 방전한다.
S640 단계에서는 제 2 센싱 동작이 수행된다. 제 2 워드라인 전압(WL_M)이 메모리 셀들(MCi; i=1~4)에 제공된다. 그리고 래치 인에이블 신호(ENLAT)가 데이터 래치회로들(213, 223, 233, 243)에 제공된다.
S650 단계에서는 메모리 셀들이 온 셀인지 여부를 판단한다. 여기에서, 제 2 메모리 셀(MC2)은 온 셀, 제 3 및 제 4 메모리 셀들(MC3, MC4)은 오프 셀로 판단될 것이다.
S651 단계는 제 2 메모리 셀이 온 셀로 판단된 경우이다. 이때 제 2 래치 제어신호(LAT2)는 로우 레벨로 된다. 제 2 래치 제어신호(LAT2)가 로우 레벨로 되면, 제 2 프리차지 신호(PRE2)는 하이 레벨로 되어 제 2 프리차지 회로(221)는 제 2 비트라인(BL2)으로 전원 공급을 중단한다. 그리고 제 2 디스차지 회로(222)는 제 2 비트라인(BL2)의 전하를 제 2 디스차지 회로(222)를 통해 접지로 방전한다.
S660 단계에서는 제 3 센싱 동작이 수행된다. 제 3 워드라인 전압(WL_H)이 메모리 셀들(MCi; i=1~4)에 제공된다. 그리고 래치 인에이블 신호(ENLAT)가 데이터 래치회로(213, 223, 233, 243)에 제공된다.
S670 단계에서는 메모리 셀들이 온 셀인지 여부를 판단한다. 여기에서, 제 3 메모리 셀(MC3)은 온 셀, 제 4 메모리 셀들(MC4)은 오프 셀로 판단될 것이다.
S671 단계는 제 3 메모리 셀이 온 셀로 판단된 경우이다. 이때 제 3 래치 제어신호(LAT3)는 로우 레벨이 된다. 제 3 래치 제어신호(LAT3)가 로우 레벨로 되면, 제 3 프리차지 신호(PRE3)는 하이 레벨로 되어 제 3 프리차지 회로(231)는 전원 공급을 중단한다. 그리고 제 3 디스차지 회로(232)는 제 3 비트라인(BL3)의 전하를 제 3 디스차지 회로(232)를 통해 접지로 방전한다. 마지막으로 S680 단계에서는 제 4 메모리 셀(MC4)의 상태를 읽는다.
이상에서 살펴 본 바와 같이 본 발명에 따른 노어 플래시 메모리 장치 및 그것의 읽기 방법은 워드라인 전압을 증가하면서 멀티 레벨 셀을 센싱한다. 본 발명은 제 1 센싱 동작에서 제 1 메모리 셀이 온 셀로 센싱된 경우에 제 1 비트라인으로 공급되는 전원전압을 차단하기 때문에 불필요하게 소비되는 전류를 줄일 수 있다. 그리고 본 발명은 제 1 센싱 동작에서 제 1 메모리 셀이 온 셀로 센싱된 경우에 제 1 비트라인의 전하를 디스차지 회로를 통해 방전하기 때문에 제 1 소스라인의 전압이 증가하는 문제가 발생되지 않는다. 따라서 제 2 또는 그 이후의 센싱 동작에서 소스라인의 증가로 인해 메모리 셀을 잘못 센싱하는 문제를 방지할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 메모리 셀이 온 셀로 센싱된 경우에 프리차지 회로를 제어하여 비트라인으로 공급되는 전원을 차단하기 때문에 불필요하게 소비되는 전류를 줄일 수 있고, 디스차지 회로를 제어하여 비트라인의 전하를 디스차지 회로를 통해 방전하기 때문에 소스라인의 전압이 증가하지 않는다. 따라 본 발명은 소스라인 전압의 증가로 인한 센싱 동작의 불안정 문제를 개선할 수 있다.

Claims (13)

  1. 비트라인에 연결되며, 워드라인 전압 레벨에 따라 온 셀 또는 오프 셀로 되는 메모리 셀;
    상기 비트라인을 충전하기 위한 프리차지 회로;
    상기 비트라인을 방전하기 위한 디스차지 회로; 및
    상기 워드라인의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 메모리 셀이 온 셀인 경우에, 상기 비트라인에 전원전압이 제공되는 것을 차단하도록 상기 프리차지 회로를 제어하며 상기 비트라인이 방전되도록 상기 디스차지 회로를 제어하는 데이터 래치회로를 포함하는 노어 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 문턱전압에 따라 멀티 레벨 상태(multi_level state)를 갖는 것을 특징으로 하는 노어 플래시 메모리 장치.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 데이터 래치회로는 상기 워드라인 전압의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 메모리 셀이 오프 셀인 경우에, 상기 비트라인에 전원전압이 제공되도록 상기 프리차지 회로를 제어하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  5. 비트라인과 소스라인 사이에 연결되고, 문턱전압에 따라 멀티 레벨 상태를 가지며, 워드라인의 전압 레벨에 따라 온 셀 또는 오프 셀로 되는 제 1 메모리 셀;
    상기 제 1 메모리 셀과 상기 소스라인을 공유하는 복수의 제 2 메모리 셀들;
    상기 비트라인을 충전하기 위한 프리차지 회로;
    상기 비트라인을 방전하기 위한 디스차지 회로; 및
    상기 워드라인의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 제 1 메모리 셀이 온 셀인 경우에, 상기 비트라인에 전원전압이 제공되는 것을 차단하도록 상기 프리차지 회로를 제어하며 소스라인의 전압이 상승하는 것을 방지하기 위해 상기 비트라인의 전하가 상기 디스차지 회로를 통해 방전되도록 상기 디스차지 회로를 제어하는 데이터 래치회로를 포함하는 노어 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프리차지 회로는 전원전압과 상기 비트라인 사이에 연결되며, 상기 데이터 래치회로에서 제공되는 제어신호에 응답하여 상기 비트라인에 전원전압을 제공하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 래치회로는 상기 워드라인 전압의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 메모리 셀이 온 셀인 경우에, 상기 프리차지 회로를 제어하여 상기 비트라인에 전원전압이 제공되는 것을 차단하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 데이터 래치회로는 상기 워드라인 전압의 전압 레벨에 따라 읽기 동작을 수행한 결과 상기 메모리 셀이 오프 셀인 경우에, 상기 비트라인에 전원전압이 제공되도록 상기 프리차지 회로를 제어하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  9. 제 5 항에 있어서,
    상기 디스차지 회로는 비트라인과 접지 사이에 연결되며, 상기 데이터 래치회로에서 제공되는 제어신호에 응답하여 상기 비트라인의 전하를 접지로 방전하는 것을 특징으로 하는 노어 플래시 메모리 장치.
  10. 멀티 레벨 상태를 갖는 메모리 셀에 제 1 워드라인 전압을 인가하여 상기 메모리 셀의 상태를 센싱하는 단계; 및
    상기 메모리 셀이 온 셀인 경우에 상기 메모리 셀의 전류 패스를 차단하여, 상기 제 1 워드라인 전압보다 높은 제 2 워드라인 전압이 인가될 때 상기 메모리 셀에 전류가 흐르는 것을 차단하는 단계를 포함하는 노어 플래시 메모리 장치의 읽기 방법.
  11. 제 10 항에 있어서,
    상기 메모리 셀이 온 셀인 경우에, 비트라인의 전하를 상기 비트라인과 접지 사이에 연결되어 있는 디스차지 회로를 통해 방전하는 단계를 더 포함하는 노어 플래시 메모리 장치의 읽기 방법.
  12. 비트라인에 연결되며 멀티 레벨 상태를 갖는 메모리 셀; 상기 비트라인을 충전하기 위한 프리차지 회로; 상기 비트라인과 접지 사이에 연결되며 상기 비트라인을 방전하기 위한 디스차지 회로; 및 상기 프리차지 회로 및 상기 디스차지 회로를 제어하는 데이터 래치회로를 포함하는 노어 플래시 메모리 장치의 읽기 방법에 있어서:
    상기 메모리 셀에 제 1 워드라인 전압을 인가하고 상기 메모리 셀을 센싱하는 단계; 및
    상기 메모리 셀이 온 셀인 경우에 상기 비트라인의 충전을 중단하고 상기 비트라인의 전하를 상기 디스차지 회로를 통해 방전하는 단계를 포함하는 노어 플래시 메모리 장치의 읽기 방법.
  13. 제 12 항에 있어서,
    상기 메모리 셀이 오프 셀인 경우에 상기 메모리 셀에 상기 제 1 워드라인 전압보다 높은 제 2 워드라인 전압을 인가하고 상기 메모리 셀을 센싱하는 단계를 포함하는 노어 플래시 메모리 장치의 읽기 방법.
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