KR20080028179A - 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법 - Google Patents

플래시 메모리 장치 및 그것의 멀티-블록 소거 방법 Download PDF

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Abstract

여기에는 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법이 제공되며, 이 소거 방법은 동시에 소거될 메모리 블록들의 수를 판별하는 단계와; 상기 판별된 값에 따라 소거 전압의 기울기를 결정하는 단계와; 그리고 상기 메모리 블록들이 형성된 기판으로 상기 결정된 기울기를 갖는 상기 소거 전압을 공급하는 단계를 포함한다. 상기 소거 전압의 기울기는 상기 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 결정될 것이다.

Description

플래시 메모리 장치 및 그것의 멀티-블록 소거 방법{FLASH MEMORY DEVICE AND MULTI-BLOCK ERASE METHOD THEREOF}
도 1은 소거 동작시 메모리 셀의 바이어스 조건을 보여주는 도면이다.
도 2는 소거될 메모리 블록들의 수에 따른 소거 전압의 변화를 보여주는 도면이다.
도 3은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 블록에 관련된 행 디코더 회로, 블록 디코더 회로, 그리고 페이지 버퍼 회로를 개략적으로 보여주는 블록도이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 도 3에 도시된 고전압 발생 회로의 일부를 보여주는 블록도이다.
도 8은 본 발명에 따른 플래시 메모리 장치의 멀티-블록 소거 방법을 설명하기 위한 흐름도이다.
도 9는 멀티-블록 소거 동작시 소거될 메모리 블록들의 수에 따라 소거 전압의 상승 기울기 변화를 보여주는 도면이다.
도 10은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 플래시 메모리 장치 110 : 메모리 셀 어레이
120 : 어드레스 버퍼 회로 130 : 프리-디코더 회로
140 : 블록 디코더 회로 150 : 행 디코더 회로
160 : 소거 제어 회로 170 : 페이지 버퍼 회로
180 : 열 디코더 회로 190 : 열 게이트 회로
200 : 인터페이스 회로 210 : 플래그 신호 발생 회로
220 : 카운터 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 SRAM(nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM(이하, 플래시 메모리 장치라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매 우 유리하다. 플래시 메모리 장치들 중에서도 낸드형(NAND-type) 플래시 메모리 장치는 NOR 플래시 메모리 장치에 비해 집적도가 매우 높다.
잘 알려진 바와 같이, 플래시 메모리 장치는 복수 개의 메모리 블록들로 구성된 메모리 셀 어레이를 포함하며, 각 메모리 블록의 읽기/소거/프로그램 동작은 독립적으로 수행된다. 특히, 메모리 블록들을 소거하는 데 걸리는 시간은 플래시 메모리 장치의 성능 뿐만 아니라 플래시 메모리 장치를 포함한 시스템의 성능을 제한하는 요인이 된다. 이러한 단점을 해결하기 위해서, 복수 개의 메모리 블록들을 동시에 소거하는 기술이 제안되어 오고 있다. 적어도 2개 또는 그 보다 많은 메모리 블록들을 동시에 소거하는 기술은 U.S. Patent No. 5,841,721에 "MULTI-BLOCK ERASE AND VERIFICATION CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF"라는 제목으로 그리고 U.S. Patent No. 5,999,446에 "MULTI-STATE FLASH EEPROM SYSTEM WITH SELECTIVE MULTI-SECTOR ERASE"라는 제목으로 각각 게재되어 있다.
메모리 셀을 소거하기 위해서, 도 1에 도시된 바와 같이, 워드 라인 즉, 제어 게이트는 0V의 전압을 공급받고, 메모리 셀들이 형성되는 기판(또는 포켓 P웰)은 고전압(예를 들면, 20V)으로서 소거 전압(Verase)을 공급받는다. 이때, 메모리 셀의 소오스 및 드레인은 플로팅 상태로 유지될 것이다. 이러한 바이어스 조건에 따르면, 플로팅 게이트의 전하는 F-N 터널링 효과에 따라 포켓 P웰로 방출될 것이다. 포켓 P웰의 전압이 소거 전압에 도달하는 데 걸리는 시간은 포켓 P웰과 워드 라인 즉, 제어 게이트 사이의 커패시턴스에 따라 결정될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
멀티-블록 소거 동작시, 선택된 메모리 블록들의 워드 라인들은 0V의 전압으로 고정되는 반면에, 비선택된 메모리 블록들의 워드 라인들은 플로팅 상태로 유지될 것이다. 워드 라인이 플로팅 상태로 유지되는 경우, 포켓 P웰과 플로팅된 워드 라인 사이에는 커패시턴스가 존재하지 않는다. 이는 소거될 메모리 블록들의 수에 따라 포켓 P웰의 전압이 소거 전압(Verase)에 도달하는 데 걸리는 시간이 다름을 의미한다. 예를 들면, 도 2에 도시된 바와 같이, 멀티-블록 소거 동작시 2개의 메모리 블록들이 선택되는 경우, 포켓 P웰의 전압은 "A"로 표기된 실선을 따라 증가될 것이다. 멀티-블록 소거 동작시 M개의 메모리 블록들이 선택되는 경우, 포켓 P웰의 전압은 "B"로 표기된 실선을 따라 증가될 것이다. 멀티-블록 소거 동작시 모든 메모리 블록들이 선택되는 경우, 포켓 P웰의 전압은 "C"로 표기된 실선을 따라 증가될 것이다. 도 2에 도시된 바와 같이, 포켓 P웰의 전압이 소거 전압에 도달하는 데 걸리는 시간은 소거될 메모리 블록들의 수에 따라 또는 포켓 P웰과 워드 라인 사이의 커패시턴스에 따라 다르다.
도 2에서, T1은 2개의 메모리 블록들이 소거될 때 포켓 P웰의 전압이 소거 전압으로 설정되는 시간을 나타내고, T2는 M개의 메모리 블록들이 소거될 때 포켓 P웰의 전압이 소거 전압으로 설정되는 시간을 나타내며, T3은 모든 메모리 블록들이 소거될 때 포켓 P웰의 전압이 소거 전압으로 설정되는 시간을 나타낸다.
멀티-블록 소거 동작시, 포켓 P웰의 전압이 소거 전압(Verase)에 도달하는 시간이 메모리 블록들의 수에 따라 다름에도 불구하고, 소거 시간은 소거될 메모리 블록들의 수에 관계없이 일정하게 유지된다. 그러한 까닭에, 모든 메모리 블록들이 소거될 때와 비교하여 볼 때, 소거 전압은 적은 수의 메모리 블록들이 선택될 때 더 긴 시간 동안 포켓 P웰에 인가될 것이다. 예를 들면, 도 2에서, 모든 메모리 블록들이 선택될 때 설정 시간(T3)과 2개의 메모리 블록들이 선택될 때 설정 시간(T1) 사이에는 △T1만큼 시간차가 존재하고, 모든 메모리 블록들이 선택될 때 설정 시간(T3)과 M개의 메모리 블록들이 선택될 때 설정 시간(T2) 사이에는 △T2만큼 시간차가 존재한다. 적은 수의 메모리 블록들이 선택될 때, 앞서 설명된 소거 바이어스 조건은 모든 메모리 블록들이 선택될 때와 비교하여 볼 때 더 긴 시간 동안 유지될 것이다. 다시 말해서, 적은 수의 메모리 블록들이 선택될 때, 메모리 셀들은 모든 메모리 블록들이 선택될 때와 비교하여 볼 때 더 많은 소거 스트레스를 받는다. 그러한 소거 스트레스는 셀 트랜지스터의 산화막의 열화, 전하 트랩의 증가, 등과 같은 내구성 문제를 초래할 것이다. 결론적으로, 적은 소거 스트레스를 받는 메모리 셀들과 비교하여 볼 때, 더 많은 소거 스트레스를 받는 메모리 셀들의 신뢰성이 급격하게 저하될 것이다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법을 제공하는 것이다.
본 발명의 다른 목적은 소거될 메모리 블록들의 수에 따라 소거 전압의 인가 시간을 조절할 수 있는 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법을 제공하는 것이다.
본 발명의 예시적인 실시예들은 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법을 제공하며, 이 소거 방법은 동시에 소거될 메모리 블록들의 수를 판별하는 단계와; 상기 판별된 값에 따라 소거 전압의 기울기를 결정하는 단계와; 그리고 상기 메모리 블록들이 형성된 기판으로 상기 결정된 기울기를 갖는 상기 소거 전압을 공급하는 단계를 포함한다. 상기 소거 전압의 기울기는 상기 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 결정될 것이다.
본 발명의 다른 예시적인 실시예들은 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법을 제공하며, 이 소거 방법은 동시에 소거될 메모리 블록들의 수를 판별하는 단계와; 상기 판별 결과에 따라 발진 신호의 주기를 조정하는 단계와; 상기 조정된 주기를 갖는 발진 신호에 응답하여 소거 전압을 발생하는 단계와; 그리고 상기 메모리 블록들이 형성된 기판으로 상기 소거 전압을 공급하는 단계를 포함하며, 상기 발진 신호의 주기는 상기 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 결과에 따라 조정될 것이다.
본 발명의 또 다른 예시적인 실시예들은 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법을 제공하며, 이 소거 방법은 동시에 소거될 메모리 블록들의 수를 판별하는 단계와; 상기 판별 결과에 따라 발진 신호의 전압 레벨을 조정하는 단계와; 상기 조정된 전압 레벨을 갖는 발진 신호에 응답하여 소거 전압 을 발생하는 단계와; 그리고 상기 메모리 블록들이 형성된 포켓 P웰로 상기 소거 전압을 공급하는 단계를 포함하며, 상기 발진 신호의 전압 레벨은 상기 포켓 P웰로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 결과에 따라 조정된다.
본 발명의 또 다른 실시예들은 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법을 제공하며, 이 소거 방법은 동시에 소거될 메모리 블록들의 수를 판별하는 단계와; 상기 판별 결과에 따라 펌프의 용량을 조정하는 단계와; 상기 조정된 용량을 갖는 펌프를 이용하여 상기 소거 전압을 발생하는 단계와; 그리고 상기 메모리 블록들이 형성된 포켓 P웰로 상기 소거 전압을 공급하는 단계를 포함하며, 상기 펌프의 용량은 상기 포켓 P웰로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 결과에 따라 조정될 것이다.
본 발명의 또 다른 실시예들은 반도체 기판에 형성된 복수 개의 메모리 블록들과; 소거될 메모리 블록들의 수를 판별하는 판별 회로와; 상기 반도체 기판으로 공급될 소거 전압을 발생하는 소거 전압 발생 회로와; 그리고 적어도 2개의 메모리 블록들이 동시에 소거되는 멀티-블록 소거 동작을 제어하도록 구성된 소거 제어기를 포함하며, 상기 소거 제어기는 상기 멀티-블록 소거 동작시 상기 반도체 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 회로의 판별 결과에 따라 상기 소거 전압 발생 회로를 제어하는 플래시 메모리 장치를 제공한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 메모리 장치로서 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 3은 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 플래시 메모리 장치는 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들(예를 들면, PRAM, MROM, PROM, FRAM, NOR 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 3을 참조하면, 플래시 메모리 장치(100)는 데이터 정보를 저장하기 위한 메모리 셀 어레이(110)를 포함하며, 메모리 셀 어레이(110)는 복수 개의 메모리 블록들(BLK0∼BLKn)을 갖는다. 메모리 셀 어레이(110)는 N-비트 데이터(N은 1 또는 그 보다 큰 정수)를 저장할 것이다. 본 발명의 플래시 메모리 장치(100)는 어드레 스 버퍼 회로(120), 프리-디코더 회로(130), 블록 디코더 회로(140), 행 디코더 회로(150), 소거 제어 회로(160), 페이지 버퍼 회로(170), 열 디코더 회로(180), 열 게이트 회로(190), 인터페이스 회로(200), 패스/페일 체크 회로(210), 그리고 고전압 발생 회로(220)를 더 포함한다.
어드레스 버퍼 회로(120)는 소거 제어 회로(160)에 의해서 제어되며, 인터페이스 회로(200)를 통해 입력되는 열/행 어드레스를 입력받는다. 프리-디코더 회로(130)는 어드레스 버퍼 회로(120)로부터 출력되는 행 어드레스를 디코딩하고, 디코딩된 어드레스 신호들을 블록 디코더 회로(140) 및 행 디코더 회로(150)로 출력한다. 디코딩된 어드레스 신호들은 메모리 블록을 선택하기 위한 블록 어드레스 정보 및 선택된 메모리 블록의 페이지들(또는 워드 라인들)을 선택하기 위한 페이지 어드레스 정보를 포함한다. 블록 디코더 회로(140)는 소거 제어 회로(160)에 의해서 제어되며, 프리-디코더 회로(130)로부터 출력되는 블록 어드레스 정보에 응답하여 메모리 블록들을 선택한다. 특히, 블록 디코더 회로(140)는, 멀티-블록 소거 모드에서, 소거 제어 회로(160)의 제어에 따라 소거될 메모리 블록들의 블록 어드레스 정보를 저장하도록 구성되며, 이는 앞서 언급된 '721 특허에 상세히 게재되어 있다. 행 디코더 회로(150)는 동작 모드에 따라 선택된 메모리 블록의 페이지들을 고전압 발생 회로(220)로부터의 워드 라인 전압들로 구동한다.
페이지 버퍼 회로(170)는 비트 라인들(모든 메모리 블록들에 의해서 공유됨)에 각각 연결된 복수 개의 페이지 버퍼들을 포함하며, 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작한다. 예를 들면, 페이지 버퍼 회로(170)는, 읽기 동작시, 비트 라인들을 통해 선택된 메모리 블록으로부터 페이지 데이터를 감지한다. 페이지 버퍼 회로(170)는, 프로그램 동작시, 프로그램될 데이터를 래치하고 래치된 데이터에 따라 비트 라인들을 접지 전압 또는 전원 전압으로 각각 구동한다. 열 디코더 회로(180)는 어드레스 버퍼 회로(120)로부터 출력되는 열 어드레스를 디코딩하고, 열 게이트 회로(190)는 열 디코더 회로(180)로부터 출력되는 디코딩된 어드레스 신호들에 응답하여 페이지 버퍼 회로(170)의 페이지 버퍼들을 비트 구조 단위로 선택한다. 읽기 동작시, 페이지 버퍼 회로(170)에 의해서 읽혀진 데이터는 열 게이트 회로(190) 및 인터페이스 회로(200)를 통해 외부로 출력된다. 프로그램 동작시, 프로그램될 데이터는 데이터는 열 게이트 회로(190) 및 인터페이스 회로(200)를 통해 페이지 버퍼 회로(170)로 전달된다.
비록 도면에는 도시되지 않았지만, 열 디코더 회로(180)는 어드레스 카운터를 포함하며, 어드레스 카운터는 초기 열 어드레스를 순차적으로 증가시켜 연속적으로 열 어드레스들을 발생한다. 이는 프로그램될/읽혀진 페이지 데이터가 비트 구조 단위로 열 게이트 회로(190)를 통해 순차적으로 전달됨을 의미한다.
계속해서, 패스/페일 체크 회로(210)는 소거 검증 동작시 페이지 버퍼 회로(170)에 의해서 읽혀진 페이지 데이터 비트들을 열 게이트 회로(190)를 통해 입력받고, 입력된 페이지 데이터 비트들이 동일한 값(즉, 패스 데이터 값)을 갖는 지의 여부를 판별한다. 패스/페일 체크 회로(210)의 판별 결과는 소거 제어 회로(160)로 전달된다. 고전압 발생 회로(220)는 소거 제어 회로(160)에 의해서 제어되며, 멀티-블록 소거 동작 및 소거 검증 동작시 필요한 워드 라인 전압들 및 소거 전압을 발생한다. 워드 라인 전압들은 행 디코더 회로(150)를 통해 선택된 메모리 블록(들)의 페이지들(즉, 워드 라인들)로 전달되고, 소거 전압은 메모리 블록들을 구성하는 메모리 셀들이 형성되는 포켓 P웰로 공급될 것이다.
본 발명에 따른 플래시 메모리 장치(100)는 플래그 신호 발생 회로(210) 및 카운터 회로(220)를 더 포함한다. 플래그 신호 발생 회로(210)와 카운터 회로(220)는 소거될 메모리 블록들의 수를 판별하는 판별 회로를 구성하며, 소거 제어 회로(160)는 판별된 결과에 따라 고전압 발생 회로(220)를 제어할 것이다. 플래그 신호 발생 회로(210)는 블록 어드레스의 입력에 응답하여 펄스 형태의 플래그 신호(FADD_IN)를 발생한다. 블록 어드레스의 입력은 다양한 방식으로 검출될 수 있다. 예를 들면, 플래그 신호 발생 회로(210)는 제어 신호들(예를 들면, CLE, ALE, /CE, /RE, /WE)에 응답하여 블록 어드레스의 입력을 알리는 펄스 형태의 플래그 신호(FADD_IN)를 발생한다. ALE 및 /RE 신호들이 하이로 유지되고 CLE 및 /CE 신호들이 로우로 유지될 때, 플래그 신호 발생 회로(210)는 /WE 신호의 하이-로우 천이에 동기되어 펄스 형태의 플래그 신호(FADD_IN)를 발생한다. 카운터 회로(220)는 플래그 신호(FADD_IN)의 펄스된 횟수를 카운트하고, 카운트된 값을 소거 제어 회로(160)로 출력한다. 카운터 회로(220)는 멀티-블록 선택 명령이 최초로 입력될 때 소거 제어 회로(160)에 의해서 초기화된다. 멀티-블록 선택 명령은 블록 어드레스의 입력을 알리는 데 사용될 것이다.
소거 제어 회로(160)는 카운트된 값에 따라 고전압 발생 회로(220)를 제어할 것이다. 특히, 소거 제어 회로(160)는 카운트된 값 즉, 소거될 메모리 블록들의 수 에 따라 소거 전압(Verase)의 기울기가 가변되도록 고전압 발생 회로(220)를 제어할 것이다. 예를 들면, 소거될 메모리 블록들의 수가 적을 때, 소거 제어 회로(160)는 소거 전압(Verase)이 상대적으로 완만한 기울기를 가지고 목표 전압에 도달하도록 고전압 발생 회로(220)를 제어할 것이다. 소거될 메모리 블록들의 수가 많을 때, 소거 제어 회로(160)는 소거 전압(Verase)이 상대적으로 가파른 기울기를 가지고 목표 전압에 도달하도록 고전압 발생 회로(220)를 제어할 것이다. 카운터 회로(220)의 카운트-업 동작이 플래그 신호 발생 회로(210)없이 소거 제어 회로(160)에 의해서 직접 제어될 수도 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 설명으로부터 이해되는 바와 같이, 소거될 메모리 블록들의 수에 따라 소거 전압의 기울기를 가변적으로 제어함으로써 소거 스트레스의 불균형으로 인한 신뢰성 저하를 방지할 수 있다.
도 4는 도 3에 도시된 메모리 블록에 관련된 행 디코더 회로, 블록 디코더 회로, 그리고 페이지 버퍼 회로를 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 메모리 블록(BLK0)은 복수 개의 스트링들(111)을 포함하며, 각 스트링(111)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0∼MCm-1)을 포함한다. 스트링들(111)은 대응하는 비트 라인들(BL0∼BLk-1)에 각각 전기적으로 연결되어 있다. 비트 라인들(BL0∼BLk-1)은 메모리 셀 어레이(110)의 메모리 블록들(BLK0∼BLKn-1)에 공유되도록 배 열된다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되며, 메모리 셀 트랜지스터들(MCm-1∼MC0)은 대응하는 워드 라인들(WLm∼WL0)에 각각 연결되어 있다.
스트링 선택 라인(SSL), 워드 라인들(WLm-1∼WL0), 그리고 접지 선택 라인(GSL)은 선택 트랜지스터들(ST0∼STi-1)을 통해 대응하는 선택 라인들(S0∼Si-1)에 각각 연결되어 있다. 멀티-블록 소거 구간에서, 예를 들면, 선택 라인들(S0, Si-1)은 플로팅 상태로 유지되고 선택 라인들(S1∼Si-2)은 접지 전압으로 설정된다. 선택 트랜지스터들(ST0∼STi-1)은 행 디코더 회로(150)를 구성하며, 행 디코더 회로(150)는 프리-디코더 회로(130)로부터의 페이지 어드레스 정보에 응답하여 선택 라인들로 대응하는 전압들(도 3의 고전압 발생 회로로부터 공급됨)을 전달하는 디코더 회로(151)를 더 포함한다.
선택 트랜지스터들(ST0∼STi-1)의 게이트들은 블록 선택 라인(BSC)에 공통으로 연결되며, 블록 선택 라인(BSC)은 블록 디코더(141)에 의해서 제어된다. 블록 디코더(141)는 소거 제어 회로(160)에 의해서 제어되며, 블록 어드레스 정보에 응답하여 블록 선택 라인(BSC)을 활성화 또는 비활성화시킨다. 페이지 버퍼 회로(170)는 비트 라인들(BL0∼BLk-1)에 각각 연결된 페이지 버퍼들(PB)을 포함하며, 각 페이지 버퍼(PB)는 소거 검증 동작시 읽혀진 데이터 값들(nWD0∼nWDk-1)을 열 게이트 회로(190)를 통해 패스/페일 체크 회로(210)로 출력한다. 데이터 값들(nWD0∼nWDk-1)은 메모리 블록의 소거 동작이 정상적으로 수행되었는 지의 여부를 판별 하는 데 사용된다.
도 4에서, 페이지 버퍼(PB)는 하나의 비트 라인에 연결되어 있다. 이에 반해서, 페이지 버퍼(PB)가 한 쌍의 비트 라인들에 연결될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 5는 도 3에 도시된 고전압 발생 회로의 일부를 보여주는 블록도이다. 도 5를 참조하면, 본 발명에 따른 고전압 발생 회로(220)는 소거 전압 발생기, 패스 전압 발생기, 프로그램 전압 발생기, 등을 포함할 것이다. 도 5에는 단지 소거 전압 발생기(220)만이 도시되어 있다.
본 발명에 따른 고전압 발생 회로(220) 즉, 소거 전압 발생기는 펌프(221), 전압 분배기(222), 비교기(223), 발진기(224), 그리고 클럭 드라이버(225)를 포함한다. 전압 분배기(182), 비교기(183), 그리고 클록 드라이버(185)는 펌프(181)의 출력 전압을 일정하게 유지시키는 레귤레이터(regulator)를 구성할 것이다.
펌프(221)는 클록 드라이버(225)로부터의 클럭 신호(CLK_PUMP)에 응답하여 소거 전압(Verase)을 발생한다. 전압 분배기(222)는 펌프(221)의 출력 전압 즉, 소거 전압(Verase)을 분배한다. 분배된 전압(Vdiv)은 비교기(223)에 제공된다. 비교기(223)는 전압 분배기(222)로부터의 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하며, 비교 결과로서 클럭 인에이블 신호(CLK_EN)를 발생한다. 예를 들면, 전압 분배기(222)로부터의 분배 전압 (Vdiv)이 기준 전압(Vref)보다 낮을 때 또는 펌프(221)로부터 출력된 소거 전압(Verase)이 목표 전압에 도달하지 않았을 때, 비교기(223)는 클럭 인에이블 신호(CLK_EN)를 활성화시킨다. 클럭 드라이버(225)는 클럭 인에 이블 신호(CLK_EN)에 응답하여 발진기(224)로부터의 발진 신호(OSC)를 클럭 신호(CLK_PUMP)로서 출력한다. 예를 들면, 클럭 인에이블 신호(CLK_EN)가 활성화될 때, 클록 드라이버(225)는 발진 신호(OSC)를 클럭 신호(CLK_PUMP)로서 출력한다. 이는 출력 전압(Vout)이 목표 전압으로 높아지도록 펌프(221)가 동작함을 의미한다. 클럭 인에이블 신호(CLK_EN)가 비활성화될 때, 발진 신호 (OSC)가 차단되어 클럭 신호 (CLK_PUMP)는 토글되지 않는다. 이는 펌프(221)가 동작하지 않음을 의미한다.
특히, 본 발명에 따른 소거 전압 발생기(220)의 발진 회로(224)는 도 3의 소거 제어 회로(160)에 의해서 제어될 것이다. 예를 들면, 소거 제어 회로(160)는 발진 회로(224)에 의해서 생성되는 발진 신호(OSC)의 주기가 소거될 메모리 블록들의 수에 따라 가변되도록 발진 회로(224)를 제어할 것이다. 이 실시예에 있어서, 모든 메모리 블록들이 선택될 때 발진 신호(OSC)의 주기는 적은 수의 메모리 블록들이 선택될 때 발진 신호(OSC)의 주기보다 짧다. 다시 말해서, 발진 신호(OSC)의 주기는 소거될 메모리 블록들의 수가 증가함에 따라 짧아질 것이다. 발진 신호(OSC)의 주기가 길어짐에 따라, 소거 전압(Verase)이 목표 전압에 도달하는 데 걸리는 시간이 증가할 것이다. 이에 반해서, 발진 신호(OSC)의 주기가 짧아짐에 따라, 소거 전압(Verase)이 목표 전압에 도달하는 데 걸리는 시간이 감소할 것이다.
이 실시예에 있어서, 모든 메모리 블록들이 선택될 때 발진 신호(OSC)의 주기가 디폴트 값으로 설정될 것이다.
앞서 언급된 바와 같이, 소거될 메모리 블록들의 수가 적을 때 포켓 P웰과 워드 라인들 사이의 커패시턴스는 소거될 메모리 블록들의 수가 많을 때 포켓 P웰과 워드 라인들 사이의 커패시턴스보다 적다. 그러한 까닭에, 소거될 메모리 블록들의 수가 적을 때 소거 전압(Verase)이 목표 전압에 도달하는 시간은 소거될 메모리 블록들의 수가 많을 때와 비교하여 볼 때 짧다. 이러한 시간차는 소거될 메모리 블록들의 수에 기인한다. 따라서, 본 발명의 플래시 메모리 장치의 경우, 소거 전압(Verase)의 상승 기울기를 가변적으로 제어함으로써 소거 전압(Verase)이 목표 전압에 도달하는 시간을 일정하게 유지하는 것이 가능하다.
발진 신호(OSC)의 주기를 제어하는 방식과 달리, 소거 전압(Verase)의 상승 기울기는 다양한 방식들을 통해 조절될 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 소거될 메모리 블록들의 수에 따라 클록 드라이버(225)로부터의 펌프 클록 신호(CLK_PUMP)의 전압 레벨을 조절함으로써 소거 전압(Verase)의 상승 기울기를 제어하는 것이 가능하다. 또는, 도 7에 도시된 바와 같이, 소거될 메모리 블록들의 수에 따라 펌프(221)의 펌핑 용량을 조절함으로써 소거 전압(Verase)의 상승 기울기를 제어하는 것이 가능하다.
도 8은 본 발명에 따른 플래시 메모리 장치의 멀티-블록 소거 방법을 설명하기 위한 흐름도이고, 도 9는 멀티-블록 소거 동작시 소거될 메모리 블록들의 수에 따라 소거 전압의 상승 기울기 변화를 보여주는 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 멀티-블록 소거 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
메모리 블록들 모두 또는 일부를 동시에 소거하기 위해서, 먼저, 소거될 메 모리 블록들에 대한 블록 어드레스들이 블록 디코더 회로(130)에 래치되어야 한다. 이를 위해서, 먼저, 멀티 블록 선택 명령이 플래시 메모리 장치(100)에 제공될 것이다(S100). 그 다음에, 소거될 메모리 블록을 선택하기 위한 블록 어드레스가 인터페이스 회로(200), 어드레스 버퍼 회로(120), 그리고 프리-디코더 회로(130)를 통해 블록 디코더 회로(140)로 전달될 것이다(S110). 그렇게 전달된 블록 어드레스는 블록 디코더 회로(140)에 래치될 것이다. 이와 동시에, 블록 어드레스의 입력 횟수가 카운트될 것이다. 즉, 플래그 신호 발생 회로(210)는 블록 어드레스의 입력에 응답하여 플래그 신호(FADD_IN)를 발생하고, 카운터 회로(220)는 플래그 신호(FADD_IN)의 활성화에 응답하여 카운트-업 동작을 수행한다. 앞서 언급된 바와 같이, 카운터 회로(220)는 첫 번째 멀티-블록 선택 명령의 입력시 소거 제어 회로(160)에 의해서 초기화될 것이다.
S120 단계에서, 소거 제어 회로(160)는 멀티-블록 소거 명령이 입력되었는 지의 여부를 판별할 것이다. 만약 멀티-블록 소거 명령이 입력되지 않은 것으로 판별되면, 절차는 S100 단계로 진행할 것이다. 이후, 상술한 단계들(S100-S120)은 멀티-블록 소거 명령이 입력될 때까지 반복될 것이다. 만약 멀티-블록 소거 명령이 입력된 것으로 판별되면, 절차는 S130 단계로 진행할 것이다. S130 단계에서는 블록 어드레스들의 카운트된 값에 따라 소거 전압(Verase)의 상승 기울기가 결정될 것이다.
예를 들면, 메모리 셀 어레이(110)의 모든 메모리 블록들이 선택되는 경우, 발진 신호(OSC)가 디폴트 값의 주기를 갖도록 생성될 것이다. 이 경우, 소거 전 압(Verase)은 도 9에서 "401"로 표기된 실선을 따라 증가될 것이다. 메모리 셀 어레이(110)의 메모리 블록들 중 일부(예를 들면, M개의 메모리 블록들)가 선택되면, 소거 제어 회로(160)는 디폴트 값의 주기보다 길어지도록 발진 신호(OSC) 즉, 발진 회로(225)를 제어할 것이다. 만약 발진 신호(OSC)의 주기가 디폴트 값으로 설정되면, 소거 전압(Verase)은 도 9에서 "403"로 표기된 실선을 따라 증가될 것이다. 이에 반해서, 발진 신호(OSC)의 주기가 디폴트 값보다 길어짐에 따라, 소거 전압(Verase)은 도 9에서 "401"로 표기된 실선을 따라 증가될 것이다. 즉, 소거 전압(Verase)의 상승 기울기가 발진 신호(OSC)가 디폴트 값의 주기로 설정될 때 결정되는 상승 기울기로 조정되며, 그 결과 소거 전압(Verase)은 도 9에서 "401"로 표기된 실선을 따라 증가될 것이다.
메모리 셀 어레이(110)의 메모리 블록들 중 2개의 메모리 블록들이 선택되면, 소거 제어 회로(160)는 디폴트 값의 주기보다 길어지도록 발진 신호(OSC) 즉, 발진 회로(225)를 제어할 것이다. 만약 발진 신호(OSC)의 주기가 디폴트 값으로 설정되면, 소거 전압(Verase)은 도 9에서 "402"로 표기된 실선을 따라 증가될 것이다. 이에 반해서, 발진 신호(OSC)의 주기가 디폴트 값보다 길어짐에 따라, 소거 전압(Verase)은 도 9에서 "401"로 표기된 실선을 따라 증가될 것이다. 즉, 소거 전압(Verase)의 상승 기울기가 발진 신호(OSC)가 디폴트 값의 주기로 설정될 때 결정되는 상승 기울기로 조정되며, 그 결과 소거 전압(Verase)은 도 9에서 "401"로 표기된 실선을 따라 증가될 것이다.
다음 단계(S140)에서는 래치된 블록 어드레스들에 의해서 선택된 메모리 블 록들이 동시에 소거될 것이다. 선택된 메모리 블록들이 모두 소거된 후, 절차는 종료될 것이다. 소거된 메모리 블록들이 정상적으로 소거되었는 지의 여부를 판별하기 위한 소거 검증 동작은 소거 동작이 수행된 후 연속적으로 수행될 수 있다. 또는, 소거 검증 동작은 소거 동작이 종료된 후 외부로부터 제공되는 소거 검증 명령 및 블록 어드레스에 따라 수행될 수도 있다.
본 발명의 플래시 메모리 장치에 따르면, 소거될 메모리 블록들의 수에 따라 소거 전압(Verase)의 상승 기울기를 가변적으로 제어함으로써, 도 9에 도시된 바와 같이, 소거 전압(Verase)이 목표 전압에 도달하는 시간을 일정하게 유지하는 것이 가능하다. 이는 모든 메모리 블록들이 소거 스트레스를 균일하게 받음을 의미한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 10에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(1001)에 전기적으로 연결된 마이크로프로세서, 중앙처리장치, 등과 같은 프로세싱 유니트(3000), 사용자 인터페이스(4000), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(5000), 메모리 컨트롤러(2000), 그리고 플래시 메모리 장치(1000)를 포함한다. 플래시 메모리 장치(1000)는 도 3에서 것과 실질적으로 동일하게 구성될 것이다. 플래시 메 모리 장치(1000)에는 프로세싱 유니트(3000)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(2000)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(6000)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 플래시 메모리 장치에 있어서, 소거될 메모리 블록들의 수에 따라 소거 전압의 기울기를 제어함으로써 소거 시간을 줄이는 것이 가능할 것이다. 예를 들면, 소거 전압의 기울기는 모드 메모리 블록들이 선택될 때 도 9의 "402"로 표기된 기울기를 갖도록 설정될 수 있다. 이는 메모리 블록들의 수가 증가됨에 따라 발진 신호의 주기를 보다 짧게, 발진 신호의 전압 레벨을 높게, 또는 펌프의 용량을 크게 함으로써 달성될 수 있다. 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 소거될 메모리 블록들의 수에 따라 소거 전압(Verase)의 상승 기울기를 가변적으로 제어함으로써 소거 전압(Verase)이 목표 전압에 도달하는 시간(또는, 소거 전압의 인가 시간)을 일정하게 유지하는 것이 가능하다.

Claims (29)

  1. 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법에 있어서:
    (a) 동시에 소거될 메모리 블록들의 수를 판별하는 단계와;
    (b) 상기 판별된 값에 따라 소거 전압의 기울기를 결정하는 단계와; 그리고
    (c) 상기 메모리 블록들이 형성된 기판으로 상기 결정된 기울기를 갖는 상기 소거 전압을 공급하는 단계를 포함하는 플래시 메모리 장치의 소거 방법.
  2. 제 1 항에 있어서,
    상기 소거 전압의 기울기는 상기 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 결정되는 것을 특징으로 하 플래시 메모리 장치의 소거 방법.
  3. 제 1 항에 있어서,
    상기 (a) 단계는
    멀티-블록 선택 명령의 입력을 검출하는 단계와; 그리고
    상기 검출된 결과에 응답하여 블록 어드레스의 입력을 카운트하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  4. 제 1 항에 있어서,
    상기 (a) 단계는 외부로부터 제공되는 블록 어드레스들의 수를 카운트하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  5. 제 1 항에 있어서,
    상기 동시에 소거될 메모리 블록들의 워드 라인들은 워드 라인 전압으로 구동되고, 나머지 메모리 블록들의 워드 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  6. 제 1 항에 있어서,
    상기 (c) 단계는
    상기 판별 결과에 따라 발진 신호의 주기를 조정하는 단계와;
    상기 조정된 주기를 갖는 발진 신호에 응답하여 상기 소거 전압을 발생하는 단계와; 그리고
    상기 소거 전압을 상기 기판으로 공급하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  7. 제 6 항에 있어서,
    상기 메모리 블록들 중 일부가 선택될 때 상기 발진 신호의 주기는 상기 메모리 블록들이 모두 선택될 때 상기 발진 신호의 주기보다 긴 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  8. 제 1 항에 있어서,
    상기 (c) 단계는
    상기 판별 결과에 따라 발진 신호의 전압 레벨을 조정하는 단계와;
    상기 조정된 전압 레벨을 갖는 발진 신호에 응답하여 상기 소거 전압을 발생하는 단계와; 그리고
    상기 소거 전압을 상기 기판으로 공급하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  9. 제 8 항에 있어서,
    상기 메모리 블록들 중 일부가 선택될 때 상기 발진 신호의 전압 레벨은 상기 메모리 블록들이 모두 선택될 때 상기 발진 신호의 전압 레벨보다 낮은 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  10. 제 1 항에 있어서,
    상기 (c) 단계는
    상기 판별 결과에 따라 펌프의 용량을 조정하는 단계와;
    상기 조정된 용량을 갖는 펌프를 이용하여 상기 소거 전압을 발생하는 단계와; 그리고
    상기 소거 전압을 상기 기판으로 공급하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  11. 제 10 항에 있어서,
    상기 메모리 블록들 중 일부가 선택될 때 상기 펌프의 용량은 상기 메모리 블록들이 모두 선택될 때 상기 펌프의 용량보다 작은 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  12. 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법에 있어서:
    동시에 소거될 메모리 블록들의 수를 판별하는 단계와;
    상기 판별 결과에 따라 발진 신호의 주기를 조정하는 단계와;
    상기 조정된 주기를 갖는 발진 신호에 응답하여 소거 전압을 발생하는 단계와; 그리고
    상기 메모리 블록들이 형성된 기판으로 상기 소거 전압을 공급하는 단계를 포함하며,
    상기 발진 신호의 주기는 상기 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 결과에 따라 조정되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  13. 제 12 항에 있어서,
    상기 동시에 소거될 메모리 블록들의 수를 판별하는 단계는
    멀티-블록 선택 명령의 입력을 검출하는 단계와; 그리고
    상기 검출된 결과에 응답하여 블록 어드레스의 입력을 카운트하는 단계하는 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  14. 제 12 항에 있어서,
    상기 동시에 소거될 메모리 블록들의 워드 라인들은 워드 라인 전압으로 구동되고, 나머지 메모리 블록들의 워드 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  15. 제 12 항에 있어서,
    상기 기판은 포켓 P웰인 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  16. 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법에 있어서:
    동시에 소거될 메모리 블록들의 수를 판별하는 단계와;
    상기 판별 결과에 따라 발진 신호의 전압 레벨을 조정하는 단계와;
    상기 조정된 전압 레벨을 갖는 발진 신호에 응답하여 소거 전압을 발생하는 단계와; 그리고
    상기 메모리 블록들이 형성된 포켓 P웰로 상기 소거 전압을 공급하는 단계를 포함하며,
    상기 발진 신호의 전압 레벨은 상기 포켓 P웰로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 결과에 따라 조정되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  17. 제 16 항에 있어서,
    상기 동시에 소거될 메모리 블록들의 워드 라인들은 워드 라인 전압으로 구동되고, 나머지 메모리 블록들의 워드 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  18. 복수의 메모리 블록들을 포함한 플래시 메모리 장치의 소거 방법에 있어서:
    동시에 소거될 메모리 블록들의 수를 판별하는 단계와;
    상기 판별 결과에 따라 펌프의 용량을 조정하는 단계와;
    상기 조정된 용량을 갖는 펌프를 이용하여 상기 소거 전압을 발생하는 단계와; 그리고
    상기 메모리 블록들이 형성된 포켓 P웰로 상기 소거 전압을 공급하는 단계를 포함하며,
    상기 펌프의 용량은 상기 포켓 P웰로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 결과에 따라 조정되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  19. 제 18 항에 있어서,
    상기 동시에 소거될 메모리 블록들의 워드 라인들은 워드 라인 전압으로 구동되고, 나머지 메모리 블록들의 워드 라인들은 플로팅 상태로 유지되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  20. 제 19 항에 있어서,
    상기 워드 라인 전압은 0V 또는 그보다 높은 전압인 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  21. 반도체 기판에 형성된 복수 개의 메모리 블록들과;
    소거될 메모리 블록들의 수를 판별하는 판별 회로와;
    상기 반도체 기판으로 공급될 소거 전압을 발생하는 소거 전압 발생 회로와; 그리고
    적어도 2개의 메모리 블록들이 동시에 소거되는 멀티-블록 소거 동작을 제어하도록 구성된 소거 제어기를 포함하며,
    상기 소거 제어기는 상기 멀티-블록 소거 동작시 상기 반도체 기판으로의 소거 전압의 인가 시간이 소거될 메모리 블록들의 수에 관계없이 일정하게 유지되도록 상기 판별 회로의 판별 결과에 따라 상기 소거 전압 발생 회로를 제어하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 판별 회로는
    소거될 메모리 블록을 선택하기 위한 블록 어드레스가 입력될 때마다 펄스 형태의 플래그 신호를 발생하는 플래그 신호 발생기와; 그리고
    상기 플래그 신호의 펄스 수를 카운트하여 카운트된 값을 상기 소거 제어기로 출력하는 카운터를 포함하며, 상기 소거 제어기는 상기 카운트된 값에 응답하여 상기 소거 전압 발생 회로를 제어하는 플래시 메모리 장치.
  23. 제 22 항에 있어서,
    상기 소거 전압 발생 회로는
    발진 신호를 발생하는 발진 회로와;
    상기 소거 전압을 발생하도록 구성된 펌프와; 그리고
    상기 발진 신호 및 상기 소거 전압에 응답하여 동작하며, 상기 소거 전압이 일정하게 유지되도록 상기 펌프를 제어하는 레귤레이터를 포함하며,
    상기 소거 제어기는 상기 판별 결과에 따라 상기 발진 신호의 주기가 가별되도록 상기 발진 회로를 제어하는 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    상기 메모리 블록들 중 일부가 선택될 때 상기 발진 신호의 주기는 상기 메모리 블록들이 모두 선택될 때 상기 발진 신호의 주기보다 긴 플래시 메모리 장치.
  25. 제 22 항에 있어서,
    상기 소거 전압 발생 회로는
    발진 신호를 발생하는 발진 회로와;
    상기 소거 전압을 발생하도록 구성된 펌프와; 그리고
    상기 발진 신호 및 상기 소거 전압에 응답하여 동작하며, 상기 소거 전압이 일정하게 유지되도록 상기 펌프를 제어하는 레귤레이터를 포함하며,
    상기 소거 제어기는 상기 판별 결과에 따라 상기 발진 신호의 전압 레벨이 가변되도록 상기 레귤레이터를 제어하는 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 메모리 블록들 중 일부가 선택될 때 상기 발진 신호의 전압 레벨은 상기 메모리 블록들이 모두 선택될 때 상기 발진 신호의 전압 레벨보다 낮은 플래시 메모리 장치.
  27. 제 22 항에 있어서,
    상기 소거 전압 발생 회로는
    발진 신호를 발생하는 발진 회로와;
    상기 소거 전압을 발생하도록 구성된 펌프와; 그리고
    상기 발진 신호 및 상기 소거 전압에 응답하여 동작하며, 상기 소거 전압이 일정하게 유지되도록 상기 펌프를 제어하는 레귤레이터를 포함하며,
    상기 소거 제어기는 상기 판별 결과에 따라 상기 펌프의 용량이 가변되도록 상기 펌프를 제어하는 플래시 메모리 장치.
  28. 제 27 항에 있어서,
    상기 메모리 블록들 중 일부가 선택될 때 상기 펌프의 용량은 상기 메모리 블록들이 모두 선택될 때 상기 펌프의 용량보다 작은 플래시 메모리 장치.
  29. 제 22 항에 있어서,
    상기 반도체 기판은 상기 메모리 블록들이 형성되는 포켓 P웰을 포함하는 플래시 메모리 장치.
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