KR20090002636A - 비휘발성 메모리 장치 및 그것의 소거 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 소거 방법 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치의 소거 방법은: 선택된 메모리 셀들을 소거하는 단계; 및 상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시킨 상태에서 소거 검증 동작을 수행하는 단계를 포함한다.
소거 검증, 벌크, 문턱전압

Description

비휘발성 메모리 장치 및 그것의 소거 방법{NONVOLATILE MEMORY DEVICE AND ERASE METHOD THEREOF}
도 1은 본 발명에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명에 따른 소거 검증 동작시 바이어스 조건을 보여주는 도면이다.
도 3은 도1의 절단선 A-A'을 따라 절단된 스트링의 단면 및 소거 검증시 바이어스 조건을 보여주는 도면이다.
도 4는 벌크로 제공되는 네거티브 전압이 어떻게 문턱전압의 상승시키는 지를 설명하기 위한 메모리 셀을 보여주는 도면이다.
도 5는 벌크로 제공된 전압에 따른 소거 상태의 문턱전압 분포의 변경을 보여주는 도면이다.
도 6은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
도 7은 본 발명에 따른 소거 방법을 보여주는 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 소거 검증 동작시 바이어스 조건을 보여주는 도면이다.
도 9은 도 1의 도시된 절단선 A-A'을 따라 절단된 스트링의 단면 및 소거 검증시 도 8에 도시된 바이어스 조건을 보여주는 도면이다.
도 10은 본 발명에 따른 또 다른 소거 방법을 보여주고 흐름도이다.
도 11은 본 발명에 따른 테스트 시스템을 보여주는 블록도이다.
도 12는 본 발명의 소거 검증 방법이 적용된 소거 테스트 방법을 보여주는 흐름도이다.
도 13는 본 발명의 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 비휘발성 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 발생기
140: 페이지 버퍼 150: 패스/페일 검출기
160: 제어 로직 112: 벌크
113: 메모리 셀 200: 메모리 제어기
300: 테스터 10,30: 메모리 시스템
20: 테스트 시스템
본 발명은 비휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로 비휘발성 메모리 장치의 소거 방법에 관한 것이다.
반도체 메모리 장치는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위 에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 비휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 비휘발성 메모리를 요구하는 시스템에서 비휘발성 SRAM(nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
비휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
특히 플래시 EEPROM (이하, 플래시 메모리 장치라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리 장치들 중에서도 낸드형(NAND-type) 플래시 메모리 장치는 NOR 플래시 메모리 장치에 비해 집적도가 매우 높다.
잘 알려진 바와 같이, 플래시 메모리 장치는 복수 개의 메모리 블록들로 구성된 메모리 셀 어레이를 포함하며, 각 메모리 블록의 읽기/소거/프로그램 동작은 독립적으로 수행된다. 특히, 메모리 블록들을 소거하는 데 걸리는 시간은 플래시 메모리 장치의 성능 뿐만 아니라 플래시 메모리 장치를 포함한 시스템의 성능을 제한하는 요인이 된다. 이러한 단점을 해결하기 위해서, 복수 개의 메모리 블록들을 동시에 소거하는 기술이 제안되어 오고 있다.
메모리 블록들을 동시에 소거하는 기술은 U.S. Patent No. 5,841,721에 "MULTI-BLOCK ERASE AND VERIFICATION CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF"라는 제목으로 그리고 U.S. Patent No 5,999,446에 "MULTI-STATE FLASH EEPROM SYSTEM WITH SELECTIVE MULTI-SECTOR ERASE"라는 제목으로 각각 게재되어 있다.
소거된 메모리 블록들이 정상적으로 소거되었는 지의 여부를 확인하기 위한 소거 검증 동작이 메모리 블록들을 동시에 소거한 이후에 수행되어야 한다. 그러한 소거 검증 동작은 소거된 메모리 블록들 각각에 대해서 수행되어야 한다. 앞서 언급된 문헌들에 따르면, 소거될 메모리 블록들의 어드레스 정보를 내부에 저장하고, 저장된 어드레스 정보를 참조하여 소거 검증 동작이 수행된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 약하게 소거된 메모리 셀들을 스크린할 수 있는 비휘발성 메모리 장치 및 그것의 소거 방법을 제공하는데 있다.
본 발명에 따른 비휘발성 메모리 장치의 소거 방법은: 선택된 메모리 셀들을 소거하는 단계; 및 상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시킨 상태에서 소거 검증 동작을 수행하는 단계를 포함한다.
실시예에 있어서, 상기 소거 검증 동작에서 상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시키기 위하여 벌크로 네거티브 전압이 제공된다.
실시예에 있어서, 상기 소거 검증 동작의 결과가 소거 페일을 나타낼 때, 소거 단계 및 소거 검증 동작을 수행하는 단계를 반복하는 단계를 더 포함한다.
실시예에 있어서, 상기 메모리 셀들은 블록 단위로 소거하며, 상기 메모리 블록 단위로 소거 검증된다.
실시예에 있어서, 상기 메모리 셀들은 블록 단위로 소거하며, 선택된 블록내 의 페이지들을 순차적으로 소거 검증한다.
실시예에 있어서, 상기 페이지들을 순차적으로 소거 검증한 결과로서 소거 페일이 발생한 페이지들의 개수를 저장한다.
실시예에 있어서, 상기 페일이 발생한 페이지의 개수가 기준 값을 넘으면, 상기 메모리 블록은 배드 블록으로 처리된다.
본 발명에 따른 비휘발성 메모리 장치의 소거 테스트 방법은: 선택된 메모리 셀들을 소거하는 단계; 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시킨 상태에서 소거 검증하는 단계; 및 상기 소거 검증 결과 페일이 발생한 워드라인의 개수가 기준 값을 넘을 때, 상기 페일이 발생된 워드라인들을 리페어하는 단계를 포함한다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시키기 위하여 소거 검증 동작시 벌크로 네거티브 전압을 제공한다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 블록 단위로 소거하며, 상기 블록내의 각각의 워드라인들 순차적으로 소거 검증한다.
실시예에 있어서, 상기 소거 테스트는 EDS 공정에서 수행된다.
본 발명에 따른 비휘발성 메모리 장치는: 복수의 워드라인들과 복수의 비트라인들이 교차되는 영역들에 존재하는 메모리 셀들; 상기 복수의 워드라인들로 제공될 워드라인 소거 검증 전압 및 벌크로 제공될 벌크 소거 검증 전압을 발생하는 전압 발생기; 소거 검증 동작시 상기 복수의 비트라인들을 통하여 상기 메모리 셀 들의 소거 상태를 감지하는 페이지 버퍼; 및 소거된 메모리 셀들의 문턱전압을 상승시키기 위하여 소거 검증 동작시 상기 벌크 소거 검증 전압은 네거티브가 되도록 상기 전압 발생기를 제어하고, 상기 페이지 버퍼로부터 상기 메모리 셀들의 소거 상태를 감지하여 상기 메모리 셀들에 대한 소거 동작이 정상적으로 수행되었는지를 판별하는 제어 로직을 포함한다.
실시예에 있어서, 상기 소거 검증 결과, 페일이 발생하면 상기 메모리 셀들을 재소거한다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 블록 단위로 소거하며, 상기 소거된 블록은 블록 단위로 소거 검증된다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 블록 단위로 소거하며, 상기 소거된 블록은 상기 블록내의 각각의 워드라인들을 순차적으로 선택하여 소거 검증된다.
실시예에 있어서, 상기 워드라인들을 순차적으로 소거 검증한 결과로서 소거 페일이 발생된 워드라인들의 개수를 저장하는 레지스터를 포함한다.
실시예에 있어서, 상기 페일이 발생한 워드라인들의 개수가 기준 값을 넘으면, 상기 메모리 블록은 배드 블록으로 처리된다.
실시예에 있어서, 상기 비휘발성 메모리 장치는 낸드 플래시 메모리 장치이다.
실시예에 있어서, 상기 낸드 플래시 메모리 장치는 임베디드 낸드 플래시 메모리 장치이다.
본 발명에 따른 메모리 시스템은: 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 제어하는 제어기를 포함하되, 상기 제어기는, 선택된 메모리 셀들을 소거하는 단계; 및 상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시킨 상태에서 소거 검증 동작을 수행하는 단계를 포함하는 읽기 방법으로 구동된다.
본 발명에 따른 메모리 시스템은: 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 제어하는 제어기를 포함하되, 상기 비휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들이 교차되는 영역들에 존재하는 메모리 셀들; 상기 복수의 워드라인들로 제공될 워드라인 소거 검증 전압 및 벌크로 제공될 벌크 소거 검증 전압을 발생하는 전압 발생기; 소거 검증 동작시 상기 복수의 비트라인들을 통하여 상기 메모리 셀들의 소거 상태를 감지하는 페이지 버퍼; 및 소거된 메모리 셀들의 문턱전압을 상승시키기 위하여 소거 검증 동작시 상기 벌크 소거 검증 전압은 네거티브가 되도록 상기 전압 발생기를 제어하고, 상기 페이지 버퍼로부터 상기 메모리 셀들의 소거 상태를 감지하여 상기 메모리 셀들에 대한 소거 동작이 정상적으로 수행되었는지를 판별하는 제어 로직을 포함한다.
본 발명에 따른 테스트 시스템은: 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 테스트하기 위한 테스터를 포함하되, 상기 테스터는, 선택된 메모리 셀들을 소거하는 단계; 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시킨 상태에서 소거 검증하는 단계; 및 상기 소거 검증 결과 페일이 발생한 워드라인의 개수가 기준 값을 넘을 때, 상기 페일이 발생된 워드라인들을 리페어하는 단계를 포함하는 소거 테스트 방법으로 구동된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 비휘발성 메모리 장치는 문턱전압을 일정레벨 상승시켜 소거 검증 동작을 수행한다. 예를 들어, 비휘발성 메모리 장치는 벌크에 네거티브 전압을 인가하여 문턱전압을 상승시킨 상태에서 소거 검증 동작을 수행한다. 문턱전압을 상승시킨 상태에서 소거 검증 동작을 수행하기 때문에, 본 발명의 비휘발성 메모리 장치는 약하게 소거된 메모리 셀(weaked erased cell)을 스크린(screen)할 수 있게 된다.
도 1은 본 발명에 따른 비휘발성 메모리 장치(100)를 보여주는 블록도이다.도 1에 도시된 비휘발성 메모리 장치(100)는, 예를 들면, 낸드 플래시 메모리이다. 하지만, 본 발명이 다른 메모리 장치들(MROM, PROM, FRAM 등)에도 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1을 참조하면, 본 발명의 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 전압 발생기(130), 페이지 버퍼(140), 패스/페일 체크회로(150) 및 제어 로직(160)을 포함하고 있다. 본 발명의 비휘발성 메모리 장치(100)는 소거 검증 동작시 벌크(bluk)에 네거티브 전압(Vbevfy)을 인가되도록 구성된다. 여기서, 벌크에 네거티브 전압을 인가하는 이유는 메모리 셀의 문턱전압을 증가시키기 위함이다. 즉, 본 발명의 소거 검증 동작은 메모리 셀의 문턱전압을 증가시킨 상태에서 수행된다.
메모리 셀 어레이(110)는 정보를 저장위하 저장 영역이다. 메모리 셀 어레이(110)는 복수의 메모리 블록들로 구성된다. 도 1에서는 단지 하나의 메모리 블록만이 도시되어 있다. 도 1을 다시 참조하면, 메모리 셀 어레이(110)는 각각의 메모리 블록들은 복수의 셀 스트링들을 포함하고 있다. 설명의 편의를 위하여 각 스트링에는 32개의 메모리 셀들을 갖고 있다고 가정하겠다. 하지만, 각 스트링에 속하는 메모리 셀들의 수가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 스트링(111)은 메모리 셀로서 복수의 플로팅 게이트 트랜지스터들(M0~M31)을 포함한다. 복수의 플로팅 게이트 트랜지스터들(M0~M31)은 스트링에 배열되어 있는 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에 직렬로 연결된다. 스트링(111)에 교차되도록 복수의 워드라인들(WL0~WL31)이 배열된다. 워드라인들(WL0~WL31)은 스트링(111)의 대응하는 플로팅 게이트 트랜지스터들(M0~M31)의 제어 게이트들에 각각 연결된다. 프로그램/독출/소거/검증 전압을 선택된 워드라인에 인가함으로써 선택된 플로팅 게이트 트랜지스터로/로부터 데이터를 프로그램/독출/소거/검증하는 것이 가능하다. 메모리 셀 어레이(110)에 포함된 메모리 셀들은 복수의 워드라인 및 복수의 비트라인의 교차영역에 각각 배열된다. 메모리 셀들 각각은 1-비트 데이터 혹은 n-비트(n=2 혹은 그 이상의 정수)를 저장한다.
로우 디코더(120)는 로우 어드레스 버퍼(도시되지 않음)로부터 제공되는 로우 어드레스를 디코딩하고, 디코딩 결과에 따라 워드라인을 선택한다. 로우 어드레스는 메모리 블록을 선택하기 위한 블록 정보 및 선택된 메모리 블록의 페이지들 (혹은 워드라인들)을 선택하기 위한 페이지 어드레스 정보를 포함한다. 특히, 로우 디코더(120)는 소거 동작시 제어 로직(160)의 제어에 따라 소거될 메모리 블록의 블록 어드레스 정보를 저장하도록 구성된다. 로우 디코더(120)는 동작 모드에 따라 선택된 메모리 블록의 워드라인들을 전압 발생기(130)로부터 발생된 워드라인 전압들로 구동한다.
전압 발생기(130)는 동작 모드에 따라 복수의 워드라인들로 공급될 워드라인 전압들 및 벌크(Bluk)로 공급될 벌크 전압들을 발생한다. 예를 들면, 워드라인 전압들은 워드라인 프로그램 전압, 패스 전압, 읽기 전압, 소거전압, 소거 검증 전압(Vwevfy) 등을 포함한다. 특히, 전압 발생기(130)는 제어 로직(160)에 의해서 제어되며, 소거 동작시 워드라인으로 제공될 워드라인 소거 검증전압(Vwevfy) 및 벌크로 제공될 벌크 소거 검증전압(Vbevfy)을 발생한다. 여기서, 메모리 셀의 문턱전압을 상승시키기 위하여 벌크 소거 검증전압(Vbevfy)으로서 네거티브 전압이 사용된다. 자세한 설명은 도 4 및 도 5에서 하도록 하겠다.
페이지 버퍼(140)는 메모리 셀 어레이(110)의 페이지로부터 데이터를 감지하여 임시로 저장하거나, 선택된 페이지에 프로그램될 데이터(예를 들어, 메모리 제어기로부터 제공됨)를 임시로 저장한다. 페이지 버퍼(140)는 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작하도록 제어 로직(160)에 의해서 제어된다. 페이지 버퍼(140)는 읽기/검증 동작시 메모리 셀 어레이(110)로부터 데이터를 감지한다. 읽기 동작시 읽혀진 데이터는 데이터 입출력 회로(도시되지 않음)을 통해 외부로 출력된다. 반면에, 검증 동작시 읽혀진 데이터는 패스/페일 검출 기(150)로 출력된다.
한편, 페이지 버퍼(140)는 복수의 비트라인(BL0~BLm-1)에 연결되어 있다. 프로그램 동작시, 비트라인들(BL0~BLm-1)은 페이지 버퍼(140)의 래치된 데이터에 따라 프로그램 비트라인들 및 프로그램 금지 비트라인들로 구분된다. 여기서, 프로그램 비트라인들은 프로그램될 데이터 '0'에 대응되며, 프로그램 금지 비트라인들은 프로그램될 데이터 '1'에 대응된다.
패스/페일 검출기(150)는 소거 검증 동작시 페이지 버퍼(140)로부터 출력되는 데이터 값들이 패스 데이터 값과 동일한지를 판별한다. 패스/페일 검출기(150)는 프로그램/소거 검증 결과로써 패스/페일 신호(P/F)를 제어 로직(160)으로 출력한다.
제어 로직(160)은 비휘발성 메모리 장치(100)의 프로그램/읽기/소거/검증 동작을 제어한다. 제어 로직(160)는 제어 신호들(예를 들어, CLE, ALE, /CE, /RE, /WE)에 응답하여 어드레스, 명령 혹은 데이터 입력 타이밍을 판별한다. 제어 로직(160)은 입력된 블록 어드레스에 대응하는 메모리 블록들이 동시에 소거되도록 소거 명령에 응답하여 소거 동작을 제어한다. 소거 동작이 시작되면, 제어 로직(160)은 소거 동작에 필요한 벌크 전압이 발생되도록 전압 발생기(130)를 활성화시킨다. 예를 들어 소거 동작시, 전압 발생기(130)는 제어 로직(160)의 제어에 따라 선택된 메모리 블록의 벌크로 제공될 고전압(예를 들어 20V)을 발생한다. 발생된 벌크 전압은 선택된 메모리 블록의 벌크로 제공된다.
소거 동작이 수행된 후, 제어 로직(160)은 외부로부터 인가되는 소거 검증 명령 및 블록 어드레스에 응답하여 소거된 메모리 블록들에 대한 소거 검증 동작을 제어한다. 즉, 소거된 메모리 블록들 각각의 소거 검증 동작은 외부로부터 인가되는 소거 검증 명령 및 블록 어드레스에 의해서 수행될 것이다. 소거 검증 동작이 시작되면, 제어 로직(160)은 소거 검증 동작에 필요한 워드라인 검증 전압(Vwevfy)과 벌크 검증전압(Vbevfy)을 발생되도록 전압 발생기(130)를 활성화시킨다. 여기서 벌크 검증전압(Vbevfy)은 네거티브 전압이다. 벌크에 인가된 네거티브 전압은소거된 메모리 셀의 문턱전압을 상승시키는 요인이 된다. 자세한 설명은 도 4에서 하도록 하겠다.
한편, 본 발명의 소거 검증 동작은 읽기 동작과 동일한 타이밍으로 수행될 수 있다. 본 발명의 비휘발성 메모리 장치(100)는 소거 검증 동작시 벌크로 네거티브 전압을 인가하여 소거 검증 동작을 수행한다. 이로써, 소거 검증 동작시, 비휘발성 메모리 장치(100)는 약하게 소거된 메모리 셀들을 스크린할 수 있게 된다. 이러한 특징은 메모리 셀의 신뢰성을 향상시키는 장점이 된다.
본 발명의 소거 검증 동작은 메모리 블록 단위로 수행되거나 혹은 페이지 단위로 수행될 수 있다. 자세한 설명은 도 2 내지 도 7에서 설명하도록 하겠다.
도 2는 본 발명에 따른 소거 검증 동작시 바이어스 조건을 보여주는 도면이다. 도 2에 도시된 소거 검증 동작은 메모리 블록 단위로 수행된다. 도 1 및 도 2을 참조하면, 전압 발생기(130)은 제어 로직(160)의 제어에 따라 다음과 같은 검증 동작에 필요한 전압들을 발생시킨다. 소거 검증 동작시, 블록 어드레스에 응답하여 소거 검증 동작이 수행될 메모리 블록이 선택되고, 선택된 메모리 블록의 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)으로 전원전압(VDD)이 제공되고, 각각의 워드라인들(WL0~WL31)로 워드라인 검증전압(Vwevfy)이 제공되고, 공통접지 라인(CSL)으로 접지전압이 제공되며, 그리고 벌크(Bluk)로 벌크 검증전압(Vbevfy)이 제공된다. 여기서 벌크 검증전압(Vbevfy)는 네거티브 전압이다. 도 2에서는 설명의 편의를 위하여 전원전압(VDD)는 5V이고, 워드라인 검증전압(Vwevfy)는 0V이고, 및 벌크 검증전압(Vbevfy)은 -1V라고 가정하였다.
도 3은 도1의 절단선 A-A'을 따라 절단된 스트링의 단면 및 소거 검증시 바이어스 조건을 보여주는 도면이다. 도 3을 참조하면, 스트링(111)은 벌크(112)내에 형성된다. 도 3에 도시된 벌크(112)는 P형 불순물을 포함하는 P-웰(Well)로 구현된다. 스트링(111)은 공통 소스 라인(CSL), 그라운드 선택 트랜지스터(GST), 메모리 셀들(MC0~MC31), 스트링 선택 트랜지스터(SST), 비트라인(BL) 및 벌크(113)을 포함하고 있다. 이때 그라운드 선택 트랜지스터(GST), 메모리 셀들(MC0~MC31) 및 스트링 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 비트라인(BL) 사이에 순서적으로 배열된다.
도 3을 다시 참조하면, 소거 검증 동작시 공통 소스 라인(CSL)에는 접지 전압(Vss)으로 0V가 제공되고, 그라운드 선택 라인(GSL)에는 전원 전압(VDD)으로 5V가 제공되고, 각각의 워드라인들(WL0~WL31)로는 워드라인 검증전압(Vwevfy)으로 0V가 제공되고, 스트링 선택 라인(SSL)으로 전원 전압(VDD)으로 5V가 제공되고, 벌크로 벌크 검증전압(Vbevfy)으로 -1V가 제공된다.
선택된 메모리 블록의 워드라인들(WL0~WL31)이 워드라인 검증전 압(Vwevfy=0V)로 설정됨에 따라, 비트라인들(BL0~BLm-1)은 대응하는 스트링의 메모리 셀들이 정상적으로 소거되었는지의 여부에 따라 접지 전압(Vss) 혹은 프리챠지 전압(Vprec)을 갖는다. 예를 들면, 스트링(111)의 메모리 셀들(MC1~MC31)이 모두 소거된 경우, 비트라인(BL)은 접지 전압(Vss)을 갖는다. 반면에, 스트링(111)의 메모리 셀들(MC0~MC31) 중 적어도 하나가 정상적으로 소거되지 않은 경우, 비트라인(BL)은 대응하는 페이지 버퍼에 의하여 프리챠지 전압(Vprec)을 갖는다.
소거 검증 동작시 페이지 버퍼(140)의 래치들(도시되지 않음)은 대응하는 비트라인들(BL0~BLm-1)의 전압 레벨들을 래치한다. 래치된 값들은 패스/페일 검출기(150)으로 전달된다. 패스/페일 검출기(150)는 페이지 버퍼(140)로부터 출력된 값들이 동일한 값(예를 들어, 패스 데이터 값)을 갖는 지의 여부를 판별한다. 패스/페일 검출기(150)에 의해서 판별된 결과는 제어 로직(160)의 상태 레지스터(도시되지 않음)에 저장된다. 상태 레지스터에 저장된 결과는 소거 동작이 완료된 후 상태 읽기 동작을 통해 외부로 출력되며, 읽혀진 결과에 따라 선택된 메모리 블록의 소거 동작이 정상적으로 수행되었는 지의 여부가 판별된다.
본 발명의 비휘발성 메모리 장치(100)는 소거 검증 동작시 벌크(112)에 네거티브 전압이 제공되도록 구성된다. 따라서, 이러한 벌크(112)로 네거티브 전압을 제공하는 것은 소거된 메모리 셀들의 문턱전압들을 전체적으로 상승시킨다.
도 4는 벌크로 제공되는 네거티브 전압이 어떻게 문턱전압의 상승시키는 지를 설명하기 위한 메모리 셀(113)을 보여주는 도면이다. 도 4을 참조하면, 메모리 셀(113)은 게이트 전압(Vg)이 인가되는 게이트, 드레인 전압(VD)이 인가되는 드레인, 소스 전압(VS)이 인가되는 소스 및 벌크 전압(VB)이 인가되는 벌크를 포함하고 있다. 일반적으로, 문턱전압(Vth)과 벌크전압(VB)의 관계는 다음 수식을 만족한다.
Figure 112007048289013-PAT00001
여기서, Vth0는 영 기판 바이어스, γ는 바디(body) 효과 변수 및 φ는 표면 전압 변수이다. 수학식 1을 참조하면, 네거티브의 벌크전압(VB)이 인가되면, 문턱전압(Vth)가 증가된다.
도 5은 벌크(112)로 제공된 전압에 따른 소거 상태의 문턱전압 분포의 변경을 보여주는 도면이다. 도 5을 참조하면, 벌크 검증전압(Vbevfy)가 0V일 때(A 라인), 약하게 소거된 메모리 셀들(C)은 워드라인 검증전압(Vwevfy)으로 검증동작을 수행하더라도 스크린되지 않는다. 반면, 벌크 검증전압(Vbevfy)가 -1V일 때(B 라인), 전체적인 문턱전압은 상승한다. 따라서 워드라인 검증전압(Vwevfy)으로 검증동작을 수행하게 되면, 약하게 소거된 메모리 셀들(C')은 스크린된다.
도 6은 본 발명에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 6을 참조하면, 메모리 시스템(10)은 비휘발성 메모리 장치(100) 및 메모리 제어기(200)을 포함하고 있다. 여기서 비휘발성 메모리 장치(100)는 도 1에 설명된 바와 같다. 메모리 제어기(200)는 소거 검증 동작시 메모리 셀의 문턱전압을 소정 레벨만큼 상승시켜 소거 검증 동작을 수행하도록 비휘발성 메모리 장치(100)를 제어한다. 메모리 제어기(200)는 비휘발성 메모리 장치(100)의 소거 검증 동작시 소거 페일이 발생할 경우 해당하는 메모리 블록을 재소거 동작을 수행하거나 혹은 배드 블록으로 처리할 수 있다.
도 7은 본 발명에 따른 소거 방법을 보여주고 흐름도이다. 도 1, 도 6 및 도 7을 참조하면, 소거 방법은 다음과 같다. 본 발명의 소거 방법은 크게 소거 동작(S110)과 소거 검증 동작(S120)으로 구분된다. 특히, 소거 검증 동작(S120)은 메모리 셀의 문턱전압이 증가된 상태에서 수행된다. 도 1을 참조하면, 본 발명의 비휘발성 메모리 장치(100)는 소거 동작시 문턱전압을 증가시키기 위하여 벌크(112)로 네거티브 전압을 제공한다. 자세한 설명은 도 2 내지 도 5에서 상술된 바와 같다.
소거 검증 동작(S120) 결과로서 제어 로직(160)은 패스/페일 검출기(150)로부터 전달된 패스/페일 신호(P/F)에 응답하여 패스 혹은 페일을 판별한다(S130). 판별 결과 패스이면, 선택된 메모리 블록에 대한 소거는 완료된다. 반면, 판별 결과 페일이면, 메모리 제어기(200)는 선택된 메모리 블록을 재소거하도록 비휘발성 메모리 장치(100)를 제어하게 된다. 이때 비휘발성 메모리 장치(100)의 제어 로직(160)은 증가된 소거 전압으로 선택된 메모리 블록에 대한 재소거 동작을 수행할 수 있다.
본 발명의 소거 방법에 따르면 소거 검증 동작시 문턱전압을 증가시킨 상태 에서 소거 검증 동작이 수행된다. 따라서 약하게 소거된 메모리 셀들을 스크린하는 것이 가능하다.
도 8은 본 발명의 다른 실시예에 따른 소거 검증 동작시 바이어스 조건을 보여주는 도면이다. 도 8에 도시된 소거 검증 동작은 선택된 메모리 블록의 페이지 단위로 수행된다. 즉, 각각의 워드라인들(WL0~WL31)에 순차적으로 워드라인 검증전압(Vwevfy)이 제공되어 소거 검증 동작이 수행된다. 도 1, 도 6 및 도 8을 참조하면, 전압 발생기(130)은 제어 로직(160)의 제어에 따라 다음과 같은 검증 동작에 필요한 전압들을 발생시킨다. 소거 검증 동작시, 블록 어드레스에 응답하여 소거 검증 동작이 수행될 메모리 블록이 선택되고, 로우 어드레스에 응답하여 제 1 워드라인( WL0)가 선택되고, 선택된 메모리 블록의 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)으로 전원전압(VDD)이 제공되고, 선택된 워드라인(WL0)으로 워드라인 검증전압(Vwevfy)이 제공되고, 비선택된 워드라인들(WL1~WL31)로 패스 전압(Vpass)이 제공되고, 공통접지 라인(CSL)으로 접지전압이 제공되며, 그리고 벌크(Bluk)로 벌크 검증전압(Vbevfy)이 제공된다. 여기서 벌크 검증전압(Vbevfy)는 네거티브 전압이다. 도 8에서는 설명의 편의를 위하여 전원전압(VDD)는 5V이고, 워드라인 검증전압(Vwevfy)는 0V이고, 패스 전압(Vpass)는 5V이고 및 벌크 검증전압(Vbevfy)은 -1V라고 가정하였다.
도 8을 다시 참조하면, 제 1 워드라인(WL0)에 대한 소거 검증 동작이 수행된 후, 제 2 워드라인(WL1)에 대한 소거 검증 동작이 수행된다. 제 2 워드라인(WL1)에 대한 소거 검증 동작은 상술된 제 1 워드라인(WL0)에 대한 소거 검증 동작과 유사 하다. 다만, 선택된 워드라인이 제 1 워드라인(WL0)에서 제 2 워드라인(WL1)으로 변경될 뿐이다. 제 2 워드라인(WL1)에 대한 소거 검증 동작이 수행된 후, 제 3 워드라인(WL2)에 대한 소거 검증 동작이 수행된다. 이와 같은 방법으로, 소거 검증 동작은 모든 워드라인들(WL0~WL31)에 대하여 순차적으로 수행된다. 제어 로직(160)은 모든 워드라인들(WL0~WL31)을 순차적으로 소거 검증 동작을 수행하기 위하여 전압 발생기(130) 및 페이지 버퍼(140)를 제어할 것이다.
도 9은 도1의 절단선 A-A'을 따라 절단된 스트링의 단면 및 소거 검증시 도 8에 도시된 바이어스 조건을 보여주는 도면이다. 도 9을 참조하면, 소거 검증 동작시 공통 소스 라인(CSL)에는 접지 전압(Vss)으로 0V가 제공되고, 그라운드 선택 라인(GSL)에는 전원 전압(VDD)으로 5V가 제공되고, 선택된 워드라인(WL0)에는 워드라인 검증전압(Vwevfy)으로 0V가 제공되고, 비선택된 워드라인(WL1~WL31)에는 패스 전압(Vpass)으로 5V가 제공되고, 스트링 선택 라인(SSL)으로 전원 전압(VDD)으로 5V가 제공되고, 벌크로 벌크 검증전압(Vbevfy)으로 -1V가 제공된다.
선택된 워드라인(WL0)이 워드라임 검증전압(Vwevfy=0V)로 설정됨에 따라, 비트라인들(BL0~BLm-1)은 대응하는 스트링의 메모리 셀들이 정상적으로 소거되었는지의 여부에 따라 접지 전압(Vss) 혹은 프리챠지 전압(Vprec)을 갖는다. 예를 들면, 스트링(111)의 메모리 셀들(MC0)이 소거된 경우, 비트라인(BL)은 접지 전압(Vss)을 갖는다. 반면에, 스트링(111)의 메모리 셀(MC031)이 정상적으로 소거되지 않은 경우, 비트라인(BL)은 대응하는 페이지 버퍼에 의하여 프리챠지 전압(Vprec)을 갖는다.
소거 검증 동작시 페이지 버퍼(140)의 래치들(도시되지 않음)은 대응하는 비트라인들(BL0~BLm-1)의 전압 레벨들을 래치한다. 래치된 값들은 패스/페일 검출기(150)으로 전달된다. 패스/페일 검출기(150)는 페이지 버퍼(140)로부터 출력된 값들이 동일한 값(예를 들어, 패스 데이터 값)을 갖는 지의 여부를 판별한다. 패스/페일 검출기(150)에 의해서 판별된 결과는 제어 로직(160)의 상태 레지스터(도시되지 않음)에 저장된다. 상태 레지스터에 저장된 결과는 상태 읽기 동작을 통해 외부로 출력되며, 읽혀진 결과에 따라 선택된 워드라인의 소거 동작이 정상적으로 수행되었는 지의 여부가 판별된다. 제어 로직(160)은 순차적으로 모든 워드라인들(WL0~WL31)을 차례로 선택하여 소거 검증 동작을 수행한다. 한편, 제어 로직(160)은 페일이 날 때마다 카운트 업을 수행한다. 이는 페일이 발생한 워드라인의 개수에 따라 배드 블록 처리 혹은 리페어를 수행하기 위함이다.
도 10은 본 발명에 따른 또 다른 소거 방법을 보여주는 흐름도이다. 도 10에 도시된 소거 방법은 도 8에 도시된 바와 같이 워드라인 별로 소거 검증 동작을 수행하는 경우이다. 도 1, 도 6, 도 8 및 도 10을 참조하면, 소거 검증 방법은 다음과 같다. 소거 동작(S210)은 도 1에서, 소거 검증 동작(S220)은 도 8 에서 설명된 바와 같다. 제어 로직(160)은 워드라인 별로 소거 검증 동작을 수행하고, 각각의 워드라인에 해당하는 소거 검증 동작이 정상적으로 수행되었는 지 혹은 실패하였는 지에 대한 정보를 최종적으로 상태 레지스터(도시되지 않음)에 저장하고 있다.
만일, 모든 워드라인들(WL0~WL31)에 대한 소거 검증 결과가 패스이면, 선택된 메모리 블록에 대한 소거 동작은 완료된다. 반면에, 순차적으로 선택된 워드라 인에 대하여 소거 검증 결과가 페일이면, 제어 로직(160)은 페일 개수(Fail Number)를 카운트-업(count-up)하여 별도의 레지스터(도시되지 않음)에 저장해 둔다(S230). 따라서 모든 워드라인들(WL0~WL31)에 대한 소거 검증을 완료하게 되면, 레지스터에 저장된 페일 개수는 소거 검증이 실패한 워드라인들의 개수가 될 것이다. 모든 워드라인들(WL0~WL31)에 대한 소거 검증 동작이 완료된 후, 제어 로직(S160)은 레지스터에 저장된 페일 개수가 기준 값보다 큰 지 판별한다(S240). 판별결과, 페일 개수가 기준 값보다 클 경우, 제어 로직(160)은 선택된 메모리 블록을 배드 블록 처리하는 신호를 발생하여 메모리 제어기(200)으로 출력하게 된다(S250). 메모리 제어기(200)는 제어 로직(160)으로부터 전달된 배드 블록 처리 신호에 응답하여 해당 메모리 블록을 배드 블록으로 처리되도록 맵핑 정보를 변경할 것이다. 이후, 선택된 메모리 블록에 대한 소거 동작이 완료된다.
본 발명의 소거 동작은 소거 검증 결과 워드라인들에 대한 페일 개수가 일정 회수 이상일 때 선택된 메모리 블록을 배드 블록으로 처리한다. 이로써, 약하게 소거된 메모리 셀들로 인하여 프로그램 동작시 발생될 수 있는 프로그램 오류가 사전에 차단된다.
본 발명의 소거 검증 방법은 웨이퍼 레벨 테스트시 적용될 수도 있다. 도 11은 본 발명에 따른 테스트 시스템(20)을 보여주고 있다. 도 11을 참조하면, 테스트 시스템(20)은 웨이퍼 레벨의 비휘발성 메모리(100) 및 비휘발성 메모리(100)를 테스트하기 위한 테스터(300)을 포함하고 있다. 테스터(300)는 본 발명에 따른 소거 검증 방법에 따라 비휘발성 메모리 장치(100)에 대한 소거 테스트 동작을 수행한 다. 여기서 비휘발성 메모리 장치(100)는 도 1에 설명된 바와 같다.
도 12는 본 발명에 따른 테스트 시스템(20)의 소거 테스트 방법을 보여주는 흐름도이다. 도 11 및 도 12을 참조하면, 소거 테스트 방법은 다음과 같이 진행된다. 우선 선택된 메모리 블록에 대한 소거 동작이 수행된다(S310). 소거 동작 이후, 메모리 셀의 문턱전압이 증가된 상태에서 각각의 워드라인 별로 소거 검증 동작이 수행된다(S320). 소거 검증 결과, 페일이 발생한 워드라인의 개수가 기준 값보다 큰 지가 판별된다(S330). 판별 결과, 워드라인의 페일 개수가 기준 값보다 크면, 테스터(300)는 비휘발성 메모리 장치(100)의 해당하는 메모리 블록에 대한 리페어 동작을 수행한다(S340). 즉, 선택된 메모리 블록의 페일이 발생된 워드라인들이 리던던시 워드라인들로 대체된다. 본 발명의 소거 테스트는 EDS(Electrical Die Sorting) 공정에서 진행될 수 있다.
본 발명의 비휘발성 메모리 장치는 소거 검증 동작시 벌크로 네거티브 전압을 제공한다. 이는 메모리 셀의 문턱전압을 상승시키는 요인이 된다. 본 발명은 문턱전압이 상승된 상태에서 소거 검증 동작을 수행함으로 약하게 소거된 메모리 셀들을 스크린 할 수 있게 된다. 소거 검증을 통해 스크린된 약하게 소거된 메모리 셀들을 포함한 메모리 블록들은 배드 블록으로 처리되거나 리페어하게 된다. 그 결과, 본 발명의 비휘발성 메모리 장치는 메모리 블록에 대한 신뢰성을 향상시키게 된다.
한편, 본 발명의 비휘발성 메모리 장치는 임베디드 플래시 메모리 장치일 수 있다. 플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 13에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(30)은 버스(401)에 전기적으로 연결된 마이크로프로세서(410), 사용자 인터페이스(420), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(430), 메모리 제어기(440) 및 플래시 메모리 장치(450)를 포함한다. 플래시 메모리 장치(450)는 도 1에 도시된 비휘발성 메모리 장치와 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(450)에는 마이크로프로세서(410)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(440)를 통해 저장될 것이다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(460)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것의 소거 방법은 벌크에 네거티브 전압을 인가하여 문턱전압이 증가된 상태에서 소거 검증 동작을 수행함으로 약하게 소거된 메모리 셀들을 스크린 할 수 있게 된다.

Claims (22)

  1. 비휘발성 메모리 장치의 소거 방법에 있어서:
    선택된 메모리 셀들을 소거하는 단계; 및
    상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시킨 상태에서 소거 검증 동작을 수행하는 단계를 포함하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 소거 검증 동작에서 상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시키기 위하여 벌크로 네거티브 전압이 제공되는 소거 방법.
  3. 제 1 항에 있어서,
    상기 소거 검증 동작의 결과가 소거 페일을 나타낼 때, 소거 단계 및 소거 검증 동작을 수행하는 단계를 반복하는 단계를 더 포함하는 소거 방법.
  4. 제 1 항에 있어서,
    상기 메모리 셀들은 블록 단위로 소거하며, 상기 메모리 블록 단위로 소거 검증되는 소거 방법.
  5. 제 1 항에 있어서,
    상기 메모리 셀들은 블록 단위로 소거하며, 선택된 블록내의 페이지들을 순차적으로 소거 검증하는 소거 방법.
  6. 제 5 항에 있어서,
    상기 페이지들을 순차적으로 소거 검증한 결과로서 소거 페일이 발생한 페이지들의 개수를 저장하는 소거 방법.
  7. 제 6 항에 있어서,
    상기 페일이 발생한 페이지의 개수가 기준 값을 넘으면, 상기 메모리 블록은 배드 블록으로 처리되는 소거 방법.
  8. 비휘발성 메모리 장치의 소거 테스트 방법에 있어서:
    선택된 메모리 셀들을 소거하는 단계;
    소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시킨 상태에서 소거 검증하는 단계; 및
    상기 소거 검증 결과 페일이 발생한 워드라인의 개수가 기준 값을 넘을 때, 상기 페일이 발생된 워드라인들을 리페어하는 단계를 포함하는 테스트 방법.
  9. 제 8 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 소거된 메모리 셀들의 문턱전압을 소정 레벨만큼 상승시키기 위하여 소거 검증 동작시 벌크로 네거티브 전압을 제공하는 테스트 방법.
  10. 제 8 항에 있어서,
    상기 비휘발성 메모리 장치는 블록 단위로 소거하며, 상기 블록내의 각각의 워드라인들 순차적으로 소거 검증하는 테스트 방법.
  11. 제 8 항에 있어서,
    상기 소거 테스트는 EDS 공정에서 수행되는 테스트 방법.
  12. 복수의 워드라인들과 복수의 비트라인들이 교차되는 영역들에 존재하는 메모리 셀들;
    상기 복수의 워드라인들로 제공될 워드라인 소거 검증 전압 및 벌크로 제공될 벌크 소거 검증 전압을 발생하는 전압 발생기;
    소거 검증 동작시 상기 복수의 비트라인들을 통하여 상기 메모리 셀들의 소거 상태를 감지하는 페이지 버퍼; 및
    소거된 메모리 셀들의 문턱전압을 상승시키기 위하여 소거 검증 동작시 상기 벌크 소거 검증 전압은 네거티브가 되도록 상기 전압 발생기를 제어하고, 상기 페이지 버퍼로부터 상기 메모리 셀들의 소거 상태를 감지하여 상기 메모리 셀들에 대한 소거 동작이 정상적으로 수행되었는지를 판별하는 제어 로직을 포함하는 비휘발 성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 소거 검증 결과로서 페일이 발생하면 상기 메모리 셀들을 재소거하는 비휘발성 메모리 장치.
  14. 제 12 항에 있어서,
    상기 비휘발성 메모리 장치는 블록 단위로 소거하며, 상기 소거된 블록은 블록 단위로 소거 검증되는 비휘발성 메모리 장치.
  15. 제 12 항에 있어서,
    상기 비휘발성 메모리 장치는 블록 단위로 소거하며, 상기 소거된 블록은 상기 블록내의 각각의 워드라인들을 순차적으로 선택하여 소거 검증되는 비휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 워드라인들을 순차적으로 소거 검증한 결과로서 소거 페일이 발생된 워드라인들의 개수를 저장하는 레지스터를 포함하는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 페일이 발생한 워드라인들의 개수가 기준 값을 넘으면, 상기 메모리 블록은 배드 블록으로 처리되는 비휘발성 메모리 장치.
  18. 제 12 항에 있어서,
    상기 비휘발성 메모리 장치는 낸드 플래시 메모리 장치인 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 낸드 플래시 메모리 장치는 임베디드 낸드 플래시 메모리 장치인 비휘발성 메모리 장치.
  20. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하는 제어기를 포함하되,
    상기 제어기는 청구항 1에 기재된 읽기 방법으로 구동되는 메모리 시스템.
  21. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하는 제어기를 포함하되,
    상기 비휘발성 메모리 장치는 청구항 12에 기재된 비휘발성 메모리 장치인 메모리 시스템.
  22. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 테스트하기 위한 테스터를 포함하되,
    상기 테스터는 청구항 8에 기재된 테스트 방법으로 구동되는 테스트 시스템.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
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US8004900B2 (en) 2009-03-17 2011-08-23 Sandisk Technologies Inc. Controlling select gate voltage during erase to improve endurance in non-volatile memory
KR101732585B1 (ko) * 2010-08-26 2017-05-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9142305B2 (en) 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
KR102154620B1 (ko) 2013-12-19 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
US10340017B2 (en) * 2017-11-06 2019-07-02 Macronix International Co., Ltd. Erase-verify method for three-dimensional memories and memory system
US11061578B2 (en) * 2019-08-05 2021-07-13 Micron Technology, Inc. Monitoring flash memory erase progress using erase credits
US11056211B1 (en) * 2020-01-08 2021-07-06 Western Digital Technologies, Inc. Apparatus and method for handling temperature dependent failures in a memory device
CN113409865B (zh) * 2021-06-29 2024-03-15 芯天下技术股份有限公司 非易失性存储器擦除方法、装置、电子设备及存储介质

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69033262T2 (de) 1989-04-13 2000-02-24 Sandisk Corp EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
KR970005644B1 (ko) 1994-09-03 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법
DE19917588A1 (de) * 1999-04-19 2000-11-02 Siemens Ag Halbleiterspeicheranordnung mit BIST
JP4434405B2 (ja) * 2000-01-27 2010-03-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase

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