JP5275709B2 - 不揮発性メモリ装置及びそれのプログラム方法 - Google Patents

Description

本発明は、不揮発性メモリ装置に係り、さらに具体的には、不揮発性メモリ装置のプログラム方法に関する。

ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性メモリ装置は、電源が遮断されてもデータを保存できる。不揮発性メモリのデータ保存状態は、用いられる製造技術によって永久的であるか再プログラミングが可能になる。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、そして消費者電子技術産業のように広い範囲での応用においてプログラム及びマイクロコードの保存のために使用される。単一チップで揮発性及び不揮発性メモリの保存モードの組み合わせが速く再プログラミングが可能な不揮発性メモリを要求するシステムで、不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置が使用できる。それに、応用指向業務のための性能を最適化するために追加的なロジック回路を幾つか含む特定のメモリ構造が開発されている。

不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ、及びＥＰＲＯＭは、システム自体では消去及び書き込みが不自由で、一般ユーザが記憶内容を書き換えることは容易ではない。これに対して、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能なので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）が補助記憶装置への応用が拡大されつつある。

特にフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと称する）は従来のＥＥＰＲＯＭに比べて集積度が高いため、大容量補助記憶装置への応用において非常に有利である。フラッシュメモリの中でもＮＡＮＤ型（ＮＡＮＤ−ｔｙｐｅ）フラッシュメモリはＮＯＲフラッシュメモリに比べて集積度が非常に高い。
フラッシュメモリはセルとビット線との連結状態によってＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリとに分類される。一般的に、ＮＯＲフラッシュメモリは電流の消費が激しいため、高集積化には不利であるが、高速化には容易に対処できる長所を有する。そして、ＮＡＮＤフラッシュメモリはＮＯＲフラッシュメモリに比べて少ないセル電流を消費するため、高集積化に有利な長所を有する。

周知のように、ＮＡＮＤフラッシュメモリのメモリセルはＦ−Ｎトンネリング電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｃｕｒｒｅｎｔ）を利用して消去及びプログラムされる。ＮＡＮＤフラッシュメモリの消去及びプログラム方法は、「ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ」というタイトルで特許文献１に、及び「ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＨＡＶＩＮＧ ＡＤＪＵＳＴＡＢＬＥ ＥＲＡＳＥ／ＰＲＯＧＲＡＭ ＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ ＶＥＲＩＦＩＣＡＴＩＯＮ ＣＡＰＡＢＩＬＩＴＹ」というタイトルで特許文献２に掲載されており、本発明の参照文献として含まれる。

一般的にＮＡＮＤフラッシュメモリはメモリセルのしきい値電圧の分布を正確に制御するために増加型ステップパルスプログラミング（ＩＳＰＰ：Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）方式によって選択されたメモリセルをプログラムする。ＩＳＰＰ方式によってプログラム電圧を生成する回路は、「ＡＵＴＯ−ＰＲＯＧＲＡＭ ＣＩＲＣＵＩＴ ＩＮ Ａ ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」というタイトルで特許文献３に掲載されており、本発明の参照文献として含まれる。

データをメモリセルアレイに保存するためには、先ず、データ読み出し命令がフラッシュメモリに与えられ、アドレス及びデータがフラッシュメモリに連続的に入力される。一般的に、プログラムされるデータはバイトまたはワード単位でページバッファへ順次に伝達される。プログラムされるデータ、即ち、１ページ分のデータが全てページバッファに読み出されれば、ページバッファに保管されたデータはプログラム命令に従ってメモリセルアレイ（即ち、選択されたページのメモリセル）に同時にプログラムされる。一般的に、データがプログラムされるサイクル（以下、プログラムサイクルと称する）は複数のプログラムループからなり、各プログラムループはプログラム区間とプログラム検証区間とに分類される。

プログラム区間では、周知の方式によってメモリセルが与えられたバイアス条件下でプログラムされる。プログラム検証区間ではメモリセルが所望のしきい値電圧までプログラムされたかどうかが検証される。所定回数内でメモリセルが全てプログラムされるまで上記のプログラムループを繰り返し遂行する。
周知のように、プログラム検証動作は読み出されたデータが外部に出力されないことを除けば、読み出し動作と同一である。メモリセルが所望のしきい値電圧までプログラムされたかどうかを判別するために多様な検証方式が提案されている。そのような検証方式のうち一つはワイヤードオア方式（Ｗｉｒｅｄ−ＯＲ ｔｙｐｅ）である。

フラッシュメモリ装置はプログラム状態検出回路を含み、プログラム状態検出回路は、プログラム検証区間でページバッファのラッチに保存されたデータを同時に受信し、受信したデータ値がプログラムデータ値を示すかどうかを検出する。例えば、プログラム状態検出回路は選択された全てのメモリセルが最適状態にプログラムされれば、正常を示す検出信号を出力するが、少なくとも一つの選択されたメモリセルが不充分にプログラムされれば非正常を示す検出信号を出力する。
米国特許公報第５,４７３,５６３号 米国特許公報第５,６９６,７１７号 米国特許公報の第５,６４２,３０９号

本発明の目的は、プログラム時間を短縮する不揮発性メモリ装置、及びそれのプログラム方法を提供することにある。

上記目的を達成すべく本発明によるプログラム方法は、検証読み出しが完了した直後にリカバリ動作とパス／フェイルチェック動作とを同時に遂行する。
本発明によるプログラム方法は、ビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行する。
本発明による不揮発性メモリ装置のプログラム方法は、プログラム動作を遂行するステップと、プログラム検証読み出し動作を遂行するステップと、前記プログラム検証読み出しの直後に検証リカバリ動作とパス／フェイル判別動作とを同時に遂行するステップと、を含む。

本発明の実施の形態によれば、前記パス／フェイル判別動作ではワイヤードオアスキームが用いられる。
本発明の実施の形態によれば、前記パス／フェイル判別動作は、前記検証読み出し動作時に複数のビット線を介してデータセンスが完了した直後に遂行される。
本発明の実施の形態によれば、前記データセンスが完了した後、前記ビット線は、前記ビット線と対応するページバッファのラッチから電気的に遮断される。
本発明の実施の形態によれば、前記プログラム動作を行う間に、プログラム電圧はプログラムループによって段階的に増加されるプログラム電圧が提供される。

本発明の実施の形態によれば、前記プログラム動作を遂行するステップは、プログラムに必要なワード線電圧とビット線電圧とを発生する高電圧活性化ステップ、及びプログラムされるデータを読み出すステップをさらに含む。
本発明の実施の形態によれば、前記プログラム動作を遂行するステップは、プログラムされるメモリセルに連結されるビット線にはプログラム電圧として接地電圧を提供し、プログラムが禁止されるメモリセルに連結されるビット線にはプログラム禁止電圧として電源電圧を提供するビット線セットアップステップをさらに含む。
本発明の実施の形態によれば、前記プログラム動作を遂行するステップは、前記読み出されたデータをプログラムするために選択されたワード線にプログラム電圧を提供し、選択されなかったワード線にパス電圧を提供するプログラム実行ステップをさらに含む。

本発明の実施の形態によれば、前記プログラム動作を遂行し、前記複数のワード線及び前記複数のビット線の電圧レベルを接地電圧に放電させるコアリカバリステップをさらに含む。
本発明の実施の形態によれば、前記パス／フェイル判別動作を遂行した結果としてプログラムパスが発生すれば、高電圧発生回路を非活性化させてプログラム動作を終了するステップをさらに含む。
本発明の実施の形態によれば、前記パス／フェイル判別動作を遂行した結果としてプログラムフェイルが発生すれば、プログラムループカウンタ値が増加され、増加されたプログラム電圧でプログラム動作がもう一度遂行される。

本発明の実施の形態によれば、前記プログラムループカウンタ値が基準値を超えると、前記プログラム動作を終了するステップをさらに含む。
本発明の実施の形態によれば、前記プログラム検証読み出し動作を遂行した後、検証リカバリ動作を遂行するステップをさらに含む。
本発明による不揮発性メモリ装置のまた他のプログラム方法は、プログラム動作を遂行するステップと、プログラム検証読み出し動作を遂行するステップと、前記プログラム検証読み出しの直後にビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行する。

本発明の実施の形態によれば、前記パス／フェイル判別動作でワイヤードオアスキームが用いられる。
本発明の実施の形態によれば、前記プログラム動作を行う間に、プログラム電圧はプログラムループによって段階的に増加されるプログラム電圧が提供される。
本発明の実施の形態によれば、前記プログラム動作を遂行するステップは、プログラムに必要なワード線電圧とビット線電圧とを発生する高電圧活性化ステップ、及びプログラムされるデータを読み出すステップをさらに含む。

本発明の実施の形態によれば、前記プログラム動作を遂行するステップは、プログラムされるメモリセルに連結されるビット線にはプログラム電圧として接地電圧を提供し、プログラムが禁止されるメモリセルに連結されるビット線にはプログラム禁止電圧として電源電圧を提供するビット線セットアップステップをさらに含む。
本発明の実施の形態によれば、前記プログラム動作を遂行するステップは、前記読み出されたデータをプログラムするために選択されたワード線にプログラム電圧を提供し、選択されなかったワード線にパス電圧を提供するプログラム実行ステップをさらに含む。
本発明の実施の形態によれば、前記プログラム動作を遂行し、前記複数のワード線及び前記複数のビット線の電圧レベルを接地電圧に放電させるコアリカバリステップをさらに含む。

本発明の実施の形態によれば、前記コアリカバリ動作を遂行した直後に前記検証読み出し動作が遂行される。
本発明の実施の形態によれば、前記検証読み出し動作を遂行した直後に前記ビット線セットアップ動作及び前記パス／フェイル判別動作が同時に遂行される。
本発明の実施の形態によれば、前記パス／フェイル判別動作を遂行した結果としてプログラムパスが発生すれば、高電圧発生回路を非活性化させてプログラム動作を終了するステップをさらに含む。
本発明の実施の形態によれば、前記パス／フェイル判別動作を遂行した結果としてプログラムフェイルが発生すれば、プログラムループカウンタ値が増加され、増加されたプログラム電圧でプログラム動作がもう一度遂行される。
本発明の実施の形態によれば、前記プログラムループカウンタ値が基準値を超えると、前記プログラム動作を終了するステップをさらに含む。

本発明による不揮発性メモリ装置は、複数のワード線と複数のビット線とが交差する領域に配列されるメモリセルを有するメモリセルアレイと、アドレスを受信して前記複数のワード線のうち何れか一つのワード線を選択するローデコーダと、前記メモリセルアレイにプログラムされる前記データビットを一時的に保存するか、又は前記メモリセルアレイから前記複数のビット線を介して感知したデータビットを一時的に保存するページバッファと、プログラム検証動作時に前記ページバッファにラッチされたデータ値がパスデータと同一であるかを判別するパス／フェイル検出回路と、プログラム動作時に検証読み出し動作を遂行した直後に検証リカバリ動作とパス／フェイル判別動作とを同時に遂行するように前記ローデコーダ、前記ページバッファ、及び前記パス／フェイル検出回路を制御する制御ロジックと、を含む。

本発明の実施の形態によれば、前記パス／フェイル検出回路はワイヤードオアスキームを用いる。
本発明の実施の形態によれば、前記パス／フェイル検出回路は、プリチャージイネーブル信号に応じて検出ノードを電源電圧レベルにプリチャージさせるプリチャージ部と、ディベロップイネーブル信号に応じて前記ページバッファのラッチされたデータを前記検出ノードに展開するデータ展開部と、ラッチイネーブル信号に応じて前記検出ノードの電圧レベルをラッチするラッチ部と、を含み、前記パス／フェイル判別動作時に前記プリチャージイネーブル信号、前記ディベロップイネーブル信号及び前記ラッチイネーブル信号は前記制御ロジック回路から生成される。

本発明によるまた他の不揮発性メモリ装置は、複数のワード線と複数のビット線とが交差する領域に配列されるメモリセルを有するメモリセルアレイと、アドレスを受信して前記複数のワード線のうち何れか一つのワード線を選択するローデコーダと、前記メモリセルアレイにプログラムされる前記データビットを一時的に保存するか、又は前記メモリセルアレイから前記複数のビット線を介して感知したデータビットを一時的に保存するページバッファと、プログラム検証動作時に前記ページバッファにラッチされたデータ値がパスデータと同一であるか否かを判別するパス／フェイル検出回路と、プログラム動作時に検証読み出し動作を遂行した直後にビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行するように前記ローデコーダ、前記ページバッファ及び前記パス／フェイル検出回路を制御する制御ロジックと、を含む。

本発明によるメモリシステムは、不揮発性メモリ装置、及び前記不揮発性メモリ装置を制御するメモリ制御機を含み、前記不揮発性メモリ装置は、複数のワード線と複数のビット線とが交差する領域に配列されるメモリセルを有するメモリセルアレイと、アドレスを受信して前記複数のワード線のうち何れか一つのワード線を選択するローデコーダと、前記メモリセルアレイにプログラムされる前記データビットを一時的に保存するか、又は前記メモリセルアレイから前記複数のビット線を介して感知したデータビットを一時的に保存するページバッファと、プログラム検証動作時に前記ページバッファにラッチされたデータ値がパスデータと同一であるか否かを判別するパス／フェイル検出回路と、プログラム動作時に検証読み出し動作を行った直後に検証リカバリ動作とパス／フェイル判別動作とを同時に遂行するように前記ローデコーダ、前記ページバッファ、及び前記パス／フェイル検出回路を制御する制御ロジックと、を含む。

本発明の実施の形態によれば、前記不揮発性メモリ装置はＮＡＮＤフラッシュメモリ装置である。

以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施の形態を添付した図面を参照して説明する。
本発明による不揮発性メモリ装置は、プログラム動作時に検証読み出し動作を行った直後にリカバリ動作とパス／フェイル判別動作とを同時に遂行する。又は本発明の不揮発性メモリ装置はプログラム動作時にビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行する。これによって、不揮発性メモリ装置のプログラム動作時間が短縮される。

本発明による不揮発性メモリ装置は、プログラム動作時にリカバリ動作とパス／フェイル判別動作とを同時に遂行するか、又はビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行する。従って、本発明による不揮発性メモリ装置ではパス／フェイル判別動作を遂行するための追加的な時間の必要がなくなる。

図１は、本発明による不揮発性メモリ装置１０を示すブロック図である。
図１に示す不揮発性メモリ装置１０は、例えば、ＮＡＮＤフラッシュメモリである。
しかし、本発明が他のメモリ装置（ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙなど）にも適用できることはこの分野の通常の知識を有する者には自明である。

図１に示すように、本発明の不揮発性メモリ装置１０は、メモリセルアレイ１００とローデコーダ２００とページバッファ３００とパス／フェイル検出回路４００と制御ロジック５００とを含む。不揮発性メモリ装置１００の場合、プログラム動作時にパス／フェイル判別動作区間が別途に設定されない。プログラム動作時にパス／フェイル判別動作は、検証読み出し（Ｖｅｒｉｆｙ Ｒｅａｄ）の直後に遂行されるリカバリ（Ｒｅｃｏｖｅｒｙ）動作、又はビット線セットアップ動作と同時に遂行される。

メモリセルアレイ１００は情報を保存するための保存領域である。メモリセルアレイ１００に含まれたメモリセルは、複数のワード線及び複数のビット線の交差領域にそれぞれ配列される。各メモリセルは、それぞれ１−ビットデータ又はｎ−ビット（ｎ＝２又はそれ以上の整数）を保存する。メモリセルアレイ１００は複数のメモリブロックから構成される。図１には一つのメモリブロックのみが図示されている。図１に示すように、メモリセルアレイ１００の各々のメモリブロックは複数のセルストリングを含む。各ストリングは、複数のフローティングゲートトランジスタを含む。複数のフローティングゲートトランジスタは各ストリング内に配列されているストリング選択トランジスタ（ＳＳＴ）とグラウンド選択トランジスタ（ＧＳＴ）との間で直列に連結される。ストリングに交差されるように複数のワード線ＷＬ０〜ＷＬｎ−１が配列される。ワード線ＷＬ０〜ＷＬｎ−１は各ストリングの対応するフローティングゲートトランジスタの制御ゲートにそれぞれ連結される。プログラム／読み出し電圧を選択されたワード線に印加することにより選択されたフローティングゲートトランジスタに／からデータをプログラム／読み出すことができる。メモリセルアレイ１００にデータを保存するか、それからデータを読み出すためにフラッシュメモリにはページバッファがさらに提供される。

ローデコーダ２００はローアドレスバッファ（図示せず）から提供されるローアドレスをデコードし、デコード結果によって複数のワード線のうち何れか一つを選択する。選択されたワード線に動作モードによるワード線電圧が提供される。例えば、ワード線電圧はワード線プログラム電圧、パス電圧、検証電圧、消去電圧、読み出し電圧、などを含む。

ページバッファ３００は、メモリセルアレイ１００のページからデータを感知して一時的に保存するか、選択されたページにプログラムされるデータを一時的に保存する。ペ―ジバッファ３００は、動作モードによって感知増幅器または書き込みドライバとして動作するように制御ロジック５００によって制御される。ページバッファ３００は、読み出し／検証動作時にビット線ＢＬ０−ＢＬｍ−１を介して選択されたワード線のメモリセルからデータを感知し、プログラム動作モードでプログラムされるデータによってビット線ＢＬ０−ＢＬｍ−１に電源電圧（又はプログラム禁止電圧：ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄ ｖｏｌｔａｇｅ）又は接地電圧（又はプログラム電圧：ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ）をそれぞれ供給する。

ページバッファ３００にはビット線ＢＬ０−ＢＬｍ−１にそれぞれ対応するページバッファが提供され得る。又は、各々のページバッファは一対のビット線を共有するように具現され得る。ページバッファ３００は複数のラッチＬＡＴ０〜ＬＡＴｍ−１を含む。ラッチＬＡＴ０〜ＬＡＴｍ−１は、プログラム動作時に外部から受信したデータをラッチしておく。一方、ラッチＬＡＴ０〜ＬＡＴｍ−１は読み出し／検証動作時にメモリセルアレイ１００からデータを感知してラッチしておく。読み出し動作時に読み出されたデータは、データ入出力回路（図示せず）を介して外部に出力される。一方、検証動作時に読み出されたデータは、検出ラインＣＬ０〜ＣＬｍ−１を介してパス／フェイル検出回路４００に出力される。

パス／フェイル検出回路４００は、プログラム動作時にページバッファ３００のラッチＬＡＴ０〜ＬＡＴｍ−１にラッチされたデータ値がパスデータと同一であるか否かを判別する。パス／フェイル検出回路４００は、プログラム検証結果としてパス／フェイル信号Ｐ／Ｆを制御ロジック５００に出力する。本発明によるパス／フェイル判別動作はワイヤードオア方式を用いる。プログラム／消去検証動作時にパス／フェイル検出回路４００は、制御ロジック５００から伝達される信号ＰＲＥＥＮ、ＤＶＬＥＮ、ＬＡＴＥＮに応じてパス／フェイル判別動作を遂行する。その詳細については図２及び図３で説明する。

制御ロジック５００は外部のメモリ制御機（図示せず）から制御信号（例えば、／ＣＥ、／ＲＥ、／ＷＥ／、ＣＬＥ、ＡＬＥ、／ＷＰなど）を受信して、不揮発性メモリセルアレイ１００の複数のメモリセルのプログラム／消去／読み出し／検証に関する全ての動作を制御する。制御ロジック５００はメモリセルのプログラム／消去／読み出し／検証動作に必要な高電圧を生成する高電圧生成回路（図示せず）を含む。

例えば、高電圧生成回路はプログラム動作時に選択されたワード線にプログラム電圧を提供し、選択されなかったワード線にパス電圧を提供する。高電圧生成回路は、読み出し動作時に選択されたワード線に読み出し電圧を提供し、選択されなかったワード線に接地電圧を提供する。制御ロジック５００は、プログラム／消去検証動作時にパス／フェイル判別動作を遂行するための信号ＰＲＥＥＮ、ＤＶＬＥＮ、ＬＡＴＥＮを生成してパス／フェイル検出回路４００に伝達する。

本発明による制御ロジック５００は、検証読み出し動作を行った直後にリカバリ動作とパス／フェイル判別動作とを同時に遂行するようにローデコーダ２００、ページバッファ３００及びパス／フェイル検出回路４００を制御する。即ち、検証読み出し動作を遂行した直後に制御ロジック５００は複数のワード線と複数のビット線とが接地電圧になるように放電するリカバリ動作を遂行しながら、パス／フェイル判別動作を同時に遂行する。この時、複数のビット線ＢＬ０〜ＢＬｍ−１は対応するラッチＬＡＴ０〜ＬＡＴｍ−１と電気的に遮断されているため、リカバリ動作とパス／フェイル判別動作とは互いに影響を与えない。

一方、制御ロジック５００は検証読み出し動作を行った後に遂行されるビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行するようにページバッファ３００及びパス／フェイル検出回路４００を制御することもできる。

本発明による不揮発性メモリ装置１０は、パス／フェイル判別動作を検証読み出し動作の直後にリカバリ動作と同時に遂行するか、又はビット線セットアップ動作と同時に遂行する。従って、不揮発性メモリ装置１０はパス／フェイル判別動作を遂行するための別途の時間を必要としなくなる。

図２は、本発明によるパス／フェイル検出回路４００の実施の形態を示す。以下、図１及び図２を参照してプログラム動作を説明する。
図２に示すように、パス／フェイル検出回路４００はプリチャージ部４２０、データ展開部４４０、及びラッチ部４６０を含む。プログラム動作時にパス／フェイル検出回路４００は制御ロジック５００から受信した信号ＰＲＥＥＮ、ＤＶＬＥＮ、ＬＡＴＥＮに応じてプログラムパス／フェイルを判別する信号Ｐ／Ｆを生成する。

プリチャージ部４２０は、プリチャージイネーブル信号ＰＲＥＥＮに応じて検出ノードＣＮを電源電圧ＶＣＣレベルに上昇させる。プリチャージ部４２０は、ＰＭＯＳトランジスタ４２１を含む。ＰＭＯＳトランジスタ４２１は、電源電圧Ｖｃｃが連結されたソース、検出ノードＣＮに連結されたドレイン、及びプリチャージイネーブル信号ＰＲＥＥＮを受信したゲートを含む。もし、ローレベルのプリチャージイネーブル信号ＰＲＥＥＮを受信すれば、検出ノードＣＮは電源電圧Ｖｃｃの電圧レベルを有するようになる。

データ展開部４４０は、ディベロップイネーブル信号ＤＶＬＥＮに応じてページバッファ３００のラッチＬＡＴ０〜ＬＡＴｍ−１にラッチされたデータを展開する。データ展開部４４０は複数のデータ展開回路４４１,４４５を含む。図２では、説明の便宜上二つのデータ展開回路のみを図示している。データ展開回路４４１、４４５は二つのＮＭＯＳトランジスタ４４２、４４３、４４６、４４７で構成されている。第１ＮＭＯＳトランジスタ４４２、４４６は各ラッチＬＡＴ０、ＬＡＴｍ−１のラッチされたデータによってオン／オフされる。第１ＮＭＯＳトランジスタ４４２、４４６のドレインは接地電圧Ｖｓｓに連結されている。第２ＮＭＯＳトランジスタ４４３、４４７はディベロップイネーブル信号ＤＶＬＥＮに応じてオン／オフされる。もし、複数のラッチＬＡＴ０〜ＬＡＴｍ−１のうち何れか一つでもラッチされたデータが「１」である場合、当該第１ＮＭＯＳトランジスタはターンオンされる。一方、ハイレベルのディベロップイネーブル信号ＤＶＬＥＮを受信すれば、検出ノードＣＮは接地電源Ｖｓｓの電圧レベルを有するようになる。これはプログラムフェイルであることを意味する。

ラッチ部４６０は、ラッチイネーブル信号ＬＡＴＥＮに応じて検出ノードＣＮの電圧レベルをラッチしてプログラムパス／フェイルを決めるパス／フェイル信号Ｐ／Ｆを出力する。

ラッチ部４６０は図２に示すように二つのインバータ４６１、４６２で具現される。この時、インバータ４６２はラッチイネーブル信号ＬＡＴＥＮに応じて活性化される。即ち、ハイレベルのラッチイネーブル信号ＬＡＴＥＮに応じて、ラッチ部４６０は検出ノードＣＮの電圧レベルを感知して出力する。もし、検出ノードＣＮが電源電圧Ｖｃｃの電圧レベルを有する場合、ラッチ部４６０はローレベルのパス／フェイル信号Ｐ／Ｆを出力する。これは、プログラム動作が正常に完了したことを意味する。一方、検出ノードＣＮが接地電圧Ｖｓｓの電圧レベルを有する場合、ラッチ部４６０はハイレベルのパス／フェイル信号Ｐ／Ｆを出力する。これはプログラム動作が正常に完了できなかったことを示す。

図３は、本発明のパス／フェイル判別動作時に入力される信号のタイミング図である。図３に示すように、パス／フェイル判別動作を遂行しながら同時に検証リカバリ動作を遂行する。即ち、検証リカバリ動作を遂行しながら、パス／フェイル検出回路４００はプリチャージイネーブル信号ＰＲＥＥＮ、ディベロップイネーブル信号ＤＶＬＥＮ、及びラッチイネーブル信号ＬＡＴＥＮに応じてパス／フェイル判別動作を遂行する。

図４は、本発明によるプログラム方法の第１実施の形態を示すフローチャートである。以下、本発明による不揮発性メモリ装置のプログラム方法を参照図面に基づき詳しく説明される。動作の説明の前に、周知のように不揮発性メモリ装置がプログラム動作モードに進入すれば、複数のプログラムループが制御ロジック５００の制御によって自動的に遂行する。各プログラムループはプログラム区間及びプログラム検証区間で構成される。プログラム区間では、ページバッファ３００に読み出されたデータ値によって選択されたページのメモリセルがプログラムされる。プログラム検証区間では、選択されたワード線のメモリセルが正常にプログラムされたかどうかを所定のプログラムループ回数内で判別しなくてはならない。もし、所定のプログラムループ回数内で正常にプログラムされなければ、プログラムフェイルとしてプログラム動作が完了する。

プログラム動作モードが始まれば、先ず、外部から受信したプログラム命令に応じて制御ロジック５００が高電圧発生回路を活性化させ、プログラム動作に必要なワード線及びビット線にそれぞれ提供される電圧（例えば、プログラム電圧、パス電圧、検証電圧、プログラム禁止電圧など）を発生させる（Ｓ１１１）。一方、外部から受信したアドレスに応じてローデコーダ２００はプログラムされるワード線を活性化させる。また、プログラムされるデータがページバッファ３００のそれぞれのラッチＬＡＴ０〜ＬＡＴｍ−１に読み出される（Ｓ１１１）。

ビット線セットアップ区間（Ｓ１１２）では、複数のビット線ＢＬ０〜ＢＬｍ−１がラッチＬＡＴ０〜ＬＡＴＭ−１に読み出されたデータによって電源電圧Ｖｃｃ、又は接地電圧Ｖｓｓで充電される。例えば、プログラムされるメモリセルに連結されたビット線は接地電圧Ｖｓｓで充電され、プログラムが禁止されるメモリセルに連結されたビット線は電源電圧Ｖｃｃで充電される。説明の便宜上読み出されたデータが論理「１」である場合、当該メモリセルはプログラムされ、読み出されたデータが論理「０」である場合、当該メモリセルはプログラムが禁止されると仮定する。プログラム禁止動作についての詳細な説明は、米国特許公報の第５，６７７，８７３号に「ＭＥＴＨＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ ＥＥＰＲＯＭ ＮＩＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ ＩＮＡＤＶＥＮＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＮＡＮＤ ＭＥＭＯＲＹ ＣＥＬＬＳ ＴＥＨＥＲＩＮ」というタイトルで掲載されており、本発明の参照文献として含まれる。

プログラム実行区間（Ｓ１１３）では最初のプログラムループのプログラム動作が周知の方式によって遂行される。例えば、選択されたワード線にはプログラム電圧が提供され、選択されなかったワード線にはパス電圧が提供される。プログラム動作が遂行された後、コアリカバリ動作が遂行される（Ｓ１１４）。ここで、コアリカバリ動作は複数のワード線ＷＬ０〜ＷＬｎ-１及び複数のビット線ＢＬ０〜ＢＬｍ−１に存在する電荷を接地に放電させることを意味する。コアリカバリ動作が遂行された後、最初のループの検証読み出し動作が遂行される（Ｓ１１５）。検証読み出し動作によれば、選択されたワード線の全てのメモリセルのデータ値がページバッファ３００によって読み出される。ここで読み出されたデータ値はページバッファ３００のラッチＬＡＴ０〜ＬＡＴｍ−１にラッチされている。以後、制御ロジック５００はそれぞれのラッチＬＡＴ０〜ＬＡＴｍ−１と対応するビット線ＢＬ０〜ＢＬｍ−１を電気的に遮断させる。

本発明は、検証読み出し動作を遂行した直後に検証リカバリ動作とパス／フェイル判別動作とを同時に遂行する（Ｓ１１６）。ここで、検証リカバリ動作は検証読み出し動作時に複数のワード線ＷＬ０〜ＷＬｎ−１、及び複数のビット線ＢＬ０〜ＢＬｍ−１に充電されていた電荷を接地によって放電させる。一方、複数のビット線ＢＬ０〜ＢＬｍ−１は、電気的にラッチＬＡＴ０〜ＬＡＴｍ−１と遮断されている状態であるため、検証リカバリ動作を遂行しながら同時にパス／フェイル判別動作を遂行することができる。パス／フェイル判別動作は周知のワイヤードオア方式を採用する。ワイヤードオア方式を採用した例示的なメモリ装置が、米国特許公報の第５、２９９、１６２号に「ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＡＮＯＰＴＩＭＩＺＩＮＧ ＰＲＯＧＲＡＭＭＩＮＧ ＭＥＴＨＯＤ ＴＨＥＲＥＯＦ」というタイトルで掲載されており、本発明の参照文献として含まれる。

パス／フェイル判別動作の結果がプログラムパスであれば（Ｓ１１７）、高電圧発生回路を非活性化させる高電圧リカバリ動作を遂行して（Ｓ１２０）プログラム動作を完了させる。一方、パス／フェイル判別動作の結果がプログラムフェイルであれば（Ｓ１１８）、現在のプログラムループが最大であるかを判別する（Ｓ１１８）。プログラムループが最大であれば、高電圧リカバリ動作を遂行して（Ｓ１２０）プログラム動作を完了させる。

一方、プログラムループが最大でなければ、ループカウンタ値を増加させて（Ｓ１１９）ビット線セットアップ動作（Ｓ１１２）からもう一度遂行される。以後、プログラム実行動作は繰り返されるプログラムループのカウンタ値によって所定のレベル分上昇して遂行される。ループを繰り返す時にプログラム電圧を増加させる技術は、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ｃｏｎｆｅｒｅｎｃｅ、１９９５,ｐｐ．１２８−１２９に「Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｓｃｈｅｍｅ「（Ｂｙ Ｓｕｈ、Ｋａｎｇ−Ｄｅｏｎｇ ｅｔ ａｌ．）というタイトルで掲載されており、本発明の参照文献として含まれる。プログラムパスになるまで上記ステップは繰り返し遂行される。

本発明によるプログラム方法は、パス／フェイル判別動作を検証リカバリ動作と同時に遂行する。従って、本発明によるプログラム方法はパス／フェイル判別動作のための時間を別途に必要としないため、その分プログラム時間を短縮できる。

図４では、パス／フェイル判別動作が検証リカバリ動作と同時に遂行された。しかし、パス／フェイル判別動作区間が必ずこれに限定されるのではない。図５は、本発明によるプログラム方法の第２実施の形態示すフローチャートである。図５に示すように、本発明によるプログラム方法は、最初のプログラムループ以後は、ビット線セットアップ動作を遂行しながら同時にパス／フェイル判別動作を遂行する（Ｓ２１８）。

図６Ａ乃至図６Ｃは、本発明及び一般的な技術による不揮発性メモリ装置のプログラム時間を比較する図である。ここで、６Ａは一般的な技術による不揮発性メモリ装置のプログラム時間を示し、図６Ｂ及び図６Ｃは本発明による不揮発性メモリ装置のプログラム時間を示す。

一般的に不揮発性メモリ装置のプログラム時間は高電圧活性化区間、データ読み出し区間、ビット線セットアップ区間、プログラム実行区間、コアリカバリ区間、検証読み出し区間、検証リカバリ区間、パス／フェイル判別区間、及び高電圧リカバリ区間に分類される。ここで、ビット線セットアップ区間乃至パス／フェイル判別区間はプログラムループによって繰り返される。図６Ａに示すように、一般的な不揮発性メモリ装置のプログラム時間はプログラムループを行う度に、別途のパス／フェイル判別区間を含む。一方、図６Ｂ及び図６Ｃに示すように、本発明による不揮発性メモリ装置のプログラム時間は、別途のパス／フェイル判別区間を含まない。図６Ｂに示すように、不揮発性メモリ装置のプログラム時間における検証リカバリ区間とパス／フェイル判別区間とが同一である。図６Ｃに示すように、不揮発性メモリ装置のプログラム時間におけるビット線セットアップ区間とパス／フェイル判別区間とが同一である。これにより、本発明による不揮発メモリ装置ではプログラム時間が短縮される。

図７は、本発明による不揮発性メモリ装置１０を含むメモリシステム１を示すブロック図である。図７に示すように、メモリシステム１は不揮発性メモリ装置１０及びメモリ制御機２０を含む。ここで、不揮発性メモリ装置１０は図１に示す不揮発性メモリ装置である。

図８のフラッシュメモリ装置は、電力が遮られても保存されたデータを維持することができる不揮発性メモリ装置である。携帯電話、ＰＤＡ、デジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用の増加に伴い、フラッシュメモリ装置はデータストレージだけでなくコードストレージとしてもよく使われる。フラッシュメモリ装置は、またＨＤＴＶ、ＤＶＤ、ラウタ、そしてＧＰＳのようなホームアプリケーションに使用され得る。

図８は、本発明によるフラッシュメモリ装置及びメモリ制御機を含むコンピュータシステムを概略的に示す図である。本発明によるコンピュータシステム２は、バス１１に電気的に連結されるマイクロプロセッサ２１、ユーザインタフェース２２、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム２６、メモリ制御機２４、及びフラッシュメモリ装置２５を含む。フラッシュメモリ装置２５は、図１に示す不揮発性メモリ装置と実質的に同一の構成を有する。フラッシュメモリ装置２５にはマイクロプロセッサ２１によって処理された／処理されるＮ−ビットデータ（Ｎは１と等しいか又はそれより大きな整数）がメモリ制御機２４によって保存される。

本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ２３が追加的に提供される。図面には示していないが、本発明によるコンピュータシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ＣＩＳ：Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）、モバイルＤＲＡＭなどがさらに提供され得ることはこの分野における通常の知識を有する者には自明である。メモリコントローラとフラッシュメモリ装置は、例えば、データを保存するのに不揮発性メモリを用いるＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。

本発明によるフラッシュメモリ装置および／又はメモリコントローラは、多様な形態のパッケージを用いて実装することができる。例えば、本発明によるメモリチップは、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ：Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ：Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、プラスチック鉛添加チップキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ）、チップオンボード（ＣＯＢ：Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、セラミックデュアルイン‐ラインパッケージ（ＣＥＲＤＩＰ：Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、プラスチックメトリッククワッドフラットパック（ＰＭＱＦＰ：Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、薄型クワッドフラットパック（ＴＱＦＰ：Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ）、スモールアウトライン集積回路（ＳＯＩＣ：Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（ＴＳＯＰ：Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ウエハレベル製造されたパッケージ（ＷＦＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ウエハレベル処理されたスタックパッケージ（ＷＳＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。

一方、本発明の発明の開示では、具体的な実施の形態について説明したが、本発明の範囲から離脱しない限度内で様々な変形が可能であるため、本発明の範囲は上記実施の形態に限定されるものではない。従って、本発明の範囲は上記特許請求の範囲だけでなく、本発明の特許請求範囲と均等なものによって決定されるべきである。

本発明による不揮発性メモリ装置を示すブロック図である。 本発明によるパス／フェイル検出回路の実施の形態を示す回路図である。 本発明のパス／フェイル判別動作時に、入力される信号のタイミング図である。 本発明によるプログラム方法の第１実施の形態を示すフローチャートである。 本発明によるプログラム方法の第２実施の形態示すフローチャートである。 本発明及び一般的な技術による不揮発性メモリ装置のプログラム時間を比較する図である。 本発明及び一般的な技術による不揮発性メモリ装置のプログラム時間を比較する図である。 本発明及び一般的な技術による不揮発性メモリ装置のプログラム時間を比較する図である。 本発明による不揮発性メモリ装置を含むメモリシステムを示すブロック図である。 本発明によるフラッシュメモリ装置及びメモリ制御機を含むコンピュータシステムを概略的に示す図である。

符号の説明

１０ 不揮発性メモリ装置
２０ メモリ制御機
１００ メモリセルアレイ
２００ ローデコーダ
３００ ページバッファ
４００ パス／フェイル検出回路
４２０ プリチャージ部
４４０ データ展開部
４６０ ラッチ部
５００ 制御ロジック
ＬＡＴ０〜ＬＡＴｍ−１ ラッチ

Claims (17)

1. 不揮発性メモリ装置のプログラム方法であって、
   プログラム動作を遂行するステップと、
   プログラム検証読み出し動作を遂行するステップと、
   検証リカバリ動作を遂行するステップと、
   前記検証リカバリ動作の直後にビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行するステップと、を含むことを特徴とするプログラム方法。
2. 前記パス／フェイル判別動作ではワイヤードオア（Ｗｉｒｅｄ−ＯＲ）スキームが用いられることを特徴とする請求項１に記載のプログラム方法。
3. 前記パス／フェイル判別動作は、前記プログラム検証読み出し動作時に複数のビット線を介してデータセンスが完了した直後に遂行されることを特徴とする請求項２に記載のプログラム方法。
4. 前記データセンスが完了した後、前記ビット線は、前記ビット線と対応するページバッファのラッチから電気的に遮断されることを特徴とする請求項３に記載のプログラム方法。
5. 前記プログラム動作を行う間に、プログラム電圧はプログラムループによって段階的に増加されるプログラム電圧が提供されることを特徴とする請求項１に記載のプログラム方法。
6. 前記プログラム動作を遂行するステップは、
   プログラムに必要なワード線電圧とビット線電圧とを発生する高電圧活性化ステップと、
   プログラムされるデータを読み出すステップとをさらに含むことを特徴とする請求項５に記載のプログラム方法。
7. 前記プログラム動作を遂行するステップは、
   プログラムされるメモリセルに連結されるビット線にはプログラム電圧として接地電圧を提供し、プログラムが禁止されるメモリセルに連結されるビット線にはプログラム禁止電圧として電源電圧を提供するビット線セットアップステップをさらに含むことを特徴とする請求項６に記載のプログラム方法。
8. 前記プログラム動作を遂行するステップは、
   前記読み出されたデータをプログラムするために選択されたワード線にプログラム電圧を提供し、選択されなかったワード線にパス電圧を提供するプログラム実行ステップをさらに含むことを特徴とする請求項７に記載のプログラム方法。
9. 前記プログラム動作を遂行し、前記複数のワード線及び前記複数のビット線の電圧レベルを接地電圧に放電させるコアリカバリステップをさらに含むことを特徴とする請求項８に記載のプログラム方法。
10. 前記パス／フェイル判別動作を遂行した結果としてプログラムパスが発生すれば、高電圧発生回路を非活性化させてプログラム動作を終了するステップをさらに含むことを特徴とする請求項９に記載のプログラム方法。
11. 前記パス／フェイル判別動作を遂行した結果としてプログラムフェイルが発生すれば、プログラムループカウンタ値が増加され、増加されたプログラム電圧でプログラム動作がもう一度遂行されることを特徴とする請求項１０に記載のプログラム方法。
12. 前記プログラムループカウンタ値が基準値を超えると、前記プログラム動作を終了するステップをさらに含むことを特徴とする請求項１１に記載のプログラム方法。
13. 前記プログラム検証読み出し動作を遂行した後、検証リカバリ動作を遂行するステップをさらに含むことを特徴とする請求項１０に記載のプログラム方法。
14. 前記コアリカバリ動作を遂行した直後に前記プログラム検証読み出し動作が遂行されることを特徴とする請求項９に記載のプログラム方法。
15. 複数のワード線と複数のビット線とが交差する領域に配列されるメモリセルを有するメモリセルアレイと、
    アドレスを受信して前記複数のワード線のうち何れか一つのワード線を選択するローデコーダと、
    前記メモリセルアレイにプログラムされるデータビットを一時的に保存するか、又は前記メモリセルアレイから前記複数のビット線を介して感知したデータビットを一時的に保存するページバッファと、
    プログラム検証動作時に前記ページバッファにラッチされたデータ値がパスデータと同一であるか否かを判別するパス／フェイル検出回路と、
    プログラム動作時に検証リカバリ動作を遂行した直後にビット線セットアップ動作とパス／フェイル判別動作とを同時に遂行するように前記ローデコーダ、前記ページバッファ、及び前記パス／フェイル検出回路を制御する制御ロジックと、を含むことを特徴とする不揮発性メモリ装置。
16. 前記パス／フェイル検出回路としてはワイヤードオアスキームが用いられることを特徴とする請求項１５に記載の不揮発性メモリ装置。
17. 前記パス／フェイル検出回路は、
    プリチャージイネーブル信号に応じて検出ノードを電源電圧レベルにプリチャージさせるプリチャージ部と、
    ディベロップイネーブル信号に応じて前記ページバッファのラッチされたデータを前記検出ノードに展開するデータ展開部と、
    ラッチイネーブル信号に応じて前記検出ノードの電圧レベルをラッチするラッチ部と、を含み、
    前記パス／フェイル判別動作時に前記プリチャージイネーブル信号、前記ディベロップイネーブル信号及び前記ラッチイネーブル信号は、前記制御ロジック回路から生成されることを特徴とする請求項１６に記載の不揮発性メモリ装置。

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