JPH07211084A - 半導体装置 - Google Patents

半導体装置

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JPH07211084A
JPH07211084A JP1792694A JP1792694A JPH07211084A JP H07211084 A JPH07211084 A JP H07211084A JP 1792694 A JP1792694 A JP 1792694A JP 1792694 A JP1792694 A JP 1792694A JP H07211084 A JPH07211084 A JP H07211084A
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line
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transistor
potential
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Sunao Shibata
直 柴田
Tadahiro Omi
忠弘 大見
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    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 

Abstract

(57)【要約】 （修正有） 【目的】 簡単な構造で、電力消費が少なく、且つ精度
の高い多値及びアナログのデータを記憶する半導体装置
を提供する。 【構成】 多値またはアナログデータのメモリセルを複
数個有する半導体装置において、メモリセルのデータが
出力されるデータ出力線１０５と、メモリセルにデータ
を転送するデータ入力線１０５と、メモリセルよりデー
タ出力線へのデータ出力を制御するデータ読出し制御用
信号線１１５と、データ入力線よりメモリセルへのデー
タ書き込みを制御するデータ書き込み制御用信号線１１
４とを有し、メモリセルが第１のＭＯＳ型トラジスタ１
０１を有し、第１のＭＯＳ型トラジスタのゲート電極１
０６が第２のＭＯＳ型トラジスタ１０７を介してデータ
入力線に接続されるとともに、第２のＭＯＳ型トラジス
タのゲート電極がデータ書き込み制御用信号線に接続さ
れ、第１のＭＯＳトランジスタのソース電極がデータ出
力線に適宜接続されたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に多値や、アナログ情報を記憶するメモリ装置に関す
る。
【０００２】
【従来の技術】近年、半導体メモリは年々集積度が増大
し、現在、１６メガビットダイナミックメモリ（ＤＲＡ
Ｍ）が量産されている。研究試作段階のものでは、６４
Ｍビット、２５６ＭビットのＤＲＡＭがすでに開発され
ている。これらのメモリはダイナミックメモリと呼ば
れ、半導体基板上に形成されたコンデンサに電荷を蓄
え、この電荷の有無に対応して、「１」もしくは「０」
のバイナリ・デジタル情報を表現している。しかしなが
ら、コンデンサーに蓄えられた電荷は、ＰＮ接合の逆方
向リーク電流、トランジスタのサブスレッショールド電
流、あるいは、α粒子の侵入により半導体基板内に生成
された電子・ホール対等によって失われるため、コンデ
ンサーの容量Ｃsは余り小さくすることができず、３０
ｆＦ程度以上の必要とされている。コンデンサの容量Ｃ
sは、 Ｃs＝ε0εrＳ／ｄ ［Ｆ］ で表される。ここで、ε0は真空の誘電率（８．８５×
１０-14Ｆ／ｃｍ）、εrは電極間絶縁膜の比誘電率（例
えばＳｉＯ2では３．９）、Ｓは電極面積、ｄは絶縁膜
の膜厚である。
【０００３】比例縮小則に従って、デバイスの平面素寸
法が１／ａに縮小されると、面積Ｓは１／ａ2、ｄは１
／ａとなるため、Ｃsは１／ａで減少し、メモリの高集
積化とともに、信号電荷はどんどん減少することにあ
る。
【０００４】従って、３０ｆＦのＣsを確保するために
は、例えばＴａ2Ｏ5のようなεrの大きな材料を絶縁膜
として用いるか、Ｓを相対的に大きくするしか手段がな
い。しかし、ＳｉＯ2以外の材料は、Ｓｉ3Ｎ4膜（εr＝
７．５）を除いて、十分使用に耐える信頼性を持った材
料の開発が遅れており、なかなか実用化しないのが現状
である。また、Ｓを相対的に大きくする手法として、３
次元構造をもった電極上にコンデンサを形成することに
より、大きな表面積を得る方法（トレンチキャパシタや
スタックトキャパシタ）があるが構造が複雑となり、製
造が困難である等の問題がある。
【０００５】さらにメモリセルに蓄えられた電荷Ｑ
Mは、多数のメモリセルの接続されているデータ線（ビ
ット線）に所定のセルより取り出すことにより、「１」
もしくは「０」のデータとして読み出される。今、メモ
リセルに書き込まれた信号電圧をＶsとすると、ビット
線に読み出されたＶs’は、 Ｖs’≒（Ｃs／ＣB）Ｖs （Ｃs≪ＣB） となる。つまり高集積化により、ＣBが大きくなるに従
いＶS’はどんどん小さくなっていくという問題があっ
た。
【０００６】これらの問題を解決する一つの有利な方法
として、一つのメモリセルに、「１」もしくは「０」の
バイナリデジタルのデータではなく、例えば０、１、
２、３、４、５、……７といった、多値データ（この例
では８値）を蓄える、多値メモリがある。こうすれば、
一つのメモリセルで、三つのメモリセル（３ビット）と
同じ情報を蓄えることができるため、メモリセルの寸法
を小さくしなくても実効的にメモリ容量を増加させるこ
とができる。
【０００７】多値メモリは、単に１つのメモリセル当た
りのデータ量が増えるだけでなく、もっと重要な用途が
ある。それは、多値情報処理や、画像情報処理への応用
である。
【０００８】前者は、バイナリ・デジタル情報処理の限
界を突破する技術として注目されている。すなわち、バ
イナリ・デジタルの論理に比べ、同じ論理機能の実現に
際し、必要な素子数・配線数を非常に少なくできるとい
うメリットがある。しかし、これまで有効な多値メモリ
がなかったため、一般的に受け入れられる技術とはなっ
ていなかった。これまで利用可能な多値メモリとして
は、多値データをバイナリ・データにコーディングし
て、従来のバイナリメモリに多値データ記憶させる方法
が用いられている。この手法では、データの格納、読み
出しに際し、必ずそれぞれＡ／Ｄ、Ｄ／Ａ変換が必要で
あり、ハードウェアが複雑になるばかりか、メモリの動
作に時間がかかるなどの問題がある。あるいは、Ａ／Ｄ
とＤ／Ａコンバータを直列接続し、出力を入力にフィー
ドバックすることにより多値レベルを回路的に保持する
メモリも実現されているが、回路が非常に複雑となるば
かりか直流電流を流しながらデータを保持しているた
め、電力消費が増大するという問題がある。
【０００９】また、画像処理では、多値、もしくはアナ
ログの情報をそのまま記憶し、必要に応じて出力するこ
とが非常に重要であるが、これまで精度よく、アナログ
データを記憶できるメモリセルは存在しなかった。
【００１０】
【発明が解決しようとする課題】本発明は、以上の問題
点を解決するためになされたものであり、簡単な構造
で、電力消費が少なく、且つ精度の高い多値及びアナロ
グのデータを記憶する半導体装置を提供することを目的
としている。
【００１１】
【課題を解決するための手段】本発明は、多値もしくは
アナログデータを記憶する機能をもったメモリセルを複
数個有する半導体装置において、前記メモリセルに記憶
されているデータが出力されるデータ出力線と、前記メ
モリセルに記憶すべきデータを転送するデータ入力線
と、前記メモリセルより前記データ出力線へのデータ出
力を制御するデータ読出し制御用信号線と、前記データ
入力線より前記メモリセルへのデータ書き込みを制御す
るデータ書き込み制御用信号線とを有し、前記メモリセ
ルが第１の導電型の半導体基板上の形成された第１のＭ
ＯＳ型トラジスタを有し、前記第１のＭＯＳ型トラジス
タのゲート電極が第２のＭＯＳ型トラジスタを介して前
記データ入力線に接続されるとともに、前記第２のＭＯ
Ｓ型トラジスタのゲート電極が前記データ書き込み制御
用信号線に接続され、前記第１のＭＯＳトランジスタの
ソース電極が前記データ出力線に適宜接続されるように
構成されたことを特徴とする。
【００１２】
【作用】本発明の構成により、多値もしくはアナログの
データを高精度に格納、記憶するとともに、必要に応じ
てその値を読み出すことのできるメモリ装置が、簡単な
構造でしかも少ない電力消費で実現することができ、高
感度メモリが容易に実現できるばかりでなく、次世代の
情報処理技術として注目される多値論理情報処理実現
や、様々な分野での応用が期待されている画像情報処理
の高速化に大きく貢献するものである。
【００１３】
【実施例】以下に実施例を挙げて本発明を詳細に説明す
る。
【００１４】（実施例１）図１は本発明の第１の実施例
を示す回路図である。図は、多値もしくはアナログデー
タを保持する１つのメモリセルを示している。１０１
は、例えばＮＭＯＳトランジスタであり、そのドレイン
電極１０２は電源電圧ＶDD（例えば５Ｖ）に接続され、
そのソース電極１０３は、ＮＭＯＳトランジスタ１０４
を介してデータ入出力線１０５に接続されている。１０
６は、ＮＭＯＳ１０１のゲート電極であり、ＮＭＯＳト
ランジスタ１０７を介してデータ入出力線１０５に接続
されている。また１０８は、電荷蓄積用のコンデンサＣ
sであり、一方の電極１０８ａはゲート電極１０６に接
続され、対向電極１０８ｂは、直流の電位に接続されて
いる。ここでは接地電位の場合を示していたが、これは
電源電位ＶDDもしくは、中間のでの、例えばＶDD／２等
の電位であっても差し支えない。このコンデンサは、例
えば半導体基板との間に形成されたＭＯＳキャパシタを
用いてもよいし、あるいは、多結晶シリコンの電極上に
ＳｉＯ2やＳｉ3Ｎ4あるいはオキシナイトライドやＴａ2
Ｏ5等の絶縁膜を介してた結晶シリコン電極を形成した
コンデンサを用いてもよい。その実現方法は、特に限定
されることはない。
【００１５】次に、このメモリセルの動作を説明する。
【００１６】説明には、４値のデータの書く込み、読み
出しを例に行うが、これ以外の多値の場合も全く同様で
ある。４値のデータ、０、１、２、３、の電圧レベルを
それぞれ例えば、０Ｖ、ＶDD／３、２ＶDD／３、ＶDDと
し、ＶDDは例えば５Ｖであるとする。今、データ２、即
ち２ＶDD／３の電位をこのメモリセル、書き込む動作に
ついて説明する。
【００１７】先ず、データ２を指示する信号がセンスア
ンプ１０９の入力端子１１０に、スイッチ１１１を導通
させることにより入力される。そうすると、センスアン
プは、その出力端子１１２に２ＶDD／３の電圧を出力す
るが、この電圧はスイッチ１１３を導通させることによ
りデータ入出力線に伝えられ、その電位を２ＶDD／３に
固定する。次いでデータ書き込み制御用の信号線１１４
に正の電圧を印加し、ＮＭＯＳトランジスタ１０７を導
通させることにより、コンデンサ１０８を充電する。
【００１８】このとき、電極１０８ａ（１０６）の電位
ＶMが入出力線１０５の電位と等しくなるように、線号
線１１４の電位ＶDMは十分高くする必要がある。なぜな
ら、ＶM＝ＶDM−ＶT（ＶTはＮＭＯＳ１０７の閾電圧
で、基板バイアス効果を考慮した値である）となるから
であり、データ３を正確に書き込むためには、ＶDM＞Ｖ
DD＋ＶTとしなければならない。これには、例えば、よ
く知られたブートストラップ回路等を用いればよい。こ
れによって、単一の電源ＶDDを用いて、ＶDDより高い電
圧を簡単に発生させることができる。次いで、ＶDMを０
とすることにより、トランジスタ１０７をオフし、デー
タを電荷の形でコンデンサＣsに蓄えることができる。
【００１９】次にデータの読み出し動作について説明す
る。データ読み出しに際には、まずデータ入出力線１０
５の電位を０Ｖにリセットする。これには、例えば配線
１０５にスイッチをつけアースラインに接続すればよ
い。次に、データ読み出し制御用信号線１１５の電位Ｖ
DRを正の値とすることにより、ＮＭＯＳトランジスタ１
０４を導通させ、ＮＭＯＳ１０１のソース１０３をデー
タ入出力線１０５に接続する。こうすれば、電源ＶDDよ
りトランジスタ１０１、１０４を介し電流が配線１０５
に供給され、容量ＣB１１６を充電する。容量ＣBは配線
１０５が有する浮遊容量である。配線１０５の電位ＶB
の上昇とともにトランジスタ１０４がオフすることがな
いように、ＶDRは十分大きな値とすべきであり、例え
ば、ＶDR＞ＶDD＋ＶTとすればよい。ここで、ＶTはＮＭ
ＯＳ１０４の閾値であり、特に−ＶDDの基板バイアスが
印加されたときの値である。ブートストラップ回路等を
用いてこのようにＶDRを設定することにより、ＶB＝Ｖ
DDとなったときにも、トランジスタ１０４を導通状態に
保つことができる。今、トランジスタ１０１の閾電圧を
ＶTMと表すと、入出力線１０５の電位がＶB＝ＶM−ＶTM
となるまでＣBの充電は続く。
【００２０】この条件が満たされた時点で、ＮＭＯＳ１
０１はオフ状態となり、電流の供給がストップするから
である。つまり、ＶBには、メモリセルに保持されたデ
ータＶMに対応した電圧レベルが出力されることにな
る。データ保持中の電荷のリーク等による減少は極めて
少ないため無視することができるとし、且つＶTM＝０と
設定されているとすると、この説明の例では、ＶB＝２
ＶDD／３となり、正しく書き込んだデータがそのまま読
み出せることになる。
【００２１】実際には、保持期間中の電荷の減少や、基
板バイアス効果によるＮＭＯＳトランジスタ１０１の閾
電圧の増加があるため、正確にＶB＝２ＶDD／３となら
ず、一般的には、データ２に対応するＶB への読み出し
電位ＶB2は、 ＶB2＝２ＶDD／３−ΔＶM−ΔＶTM ……（１） となる。ここでΔＶMはメモリ電荷の減少分を表してお
り、ΔＶTMは、基板バイアス効果によるＶTMの増加分を
表している。即ち、ＶTM（Ｖsub ＝−ＶB2）＝ＶTM（Ｖ
sub ＝０）＋ΔＶTMと表したときのΔＶTMである。（但
し、ここではＶTM（Ｖsub ＝０）＝０Ｖとしている。） 従って、（１）式で表されるデータを元の多値データ２
ＶDD／３に復元する必要があり、その目的のために用い
るのがセンス・アンプ１０９である。このセンスアンプ
の具備すべき機能は、例えばスイッチ１１８をオンする
ことにより、ＶBの値をモニターし、その値がデータ２
に対応する所定のセンスレベルＶs2を越えたときにその
出力電圧Ｖoutを元のデータ２ＶDD／３に等しくする機
能である。具体的には、例えば本発明の第４の実施例
（図７）に示したような回路を用いればよい。図２は、
メモリセルに書き込んだデータ０，１，２，３に対応す
る電位と、データ入出力線に読み出される電位ＶBの関
係の一例に示したもので、ＶB 1，ＶB2はそれぞれデータ
１，２に対応する出力電位を表している。
【００２２】例えばデータ２のセンスレベルはＶs2は、
ＶB1＜Ｖs2＜ＶB2の条件を満たすように設計すべきであ
る。
【００２３】一般に、各データのセンスレベルＶsiは、 Ｖsi＝（ｉ／３）ＶDD −ΔＶM−ΔＶTM−αi ……（２） （ｉ＝１，２，３） の形で表され、αiはＶB(i-1)＜Ｖsi＜ＶBiとなるよう
に決定されるべきである。０のデータをセンスするレベ
ルは小さな正の値とし、これを越えなければ１０９は０
Ｖを出力すればよい。
【００２４】ＶB ＞Ｖsiの条件が満たされるや否や、た
だちにＶout＝（ｉ／３）ＶDDとすることにより、正確
に復元された多値データをＶoutに出力し、これを外部
に読み出すことができる。
【００２５】この読み出し動作の間、スイッチ１１３は
オフしておいてもよいし、あるいはオンしておいてもよ
い。オンした場合には、ＶBが各センスレベルに達する
や否や、ＶBの値は、即座に対応する多値データレベル
にまで上昇されるため、所定のＶMに対応する値にまで
ＶBが上昇する時間がスイッチ１１３をオフした場合よ
り短くなり、読み出し動作を高速化することができる。
【００２６】また、Ｖoutの値が確定した後、スイッチ
１１３をオンし、書き込み動作を実行すれば再び復元さ
れたデータがメモリセルに格納されることになり、デー
タのリフレッシュが行われる。
【００２７】以上、本発明により実施された多値ダイナ
ミックメモリは、従来のバッテリーのダイナミックメモ
リとは動作原理が全く異なっている。即ち、データを表
現している、コンデンサーＣsに蓄えられている電荷を
直接読み出すのではなく、その電荷をトランジスタ１０
１を用いたソースフォロワ回路で間接的に読み出してい
るのが大きな特徴である。その読み出しはデータに対し
非破壊的であり、且つ電流増幅されるため、Ｃs／ＣBの
比でその読み出し電圧が減少することはない。また、上
で説明したように正確に、多値データを増幅して読み出
すことができる。さらに、このソースフォロワ回路の負
荷は、ＣBという容量負荷であるため、直流電流の流れ
ることは一切なく、消費電力を十分小さくすることが可
能である。
【００２８】また多値のレベル数に関しては回路動作の
精度、製造プロセスの精度との兼ね合いで決まるもので
あり、これらの精度を十分高いものとすることにより、
数多くのレベルのデータの保持が可能であり、大容量メ
モリが容易に実現できる。さらに、多値論理回路におけ
る、データレジスタ、メモリ回路としての応用が可能で
ある。またアナログデータをそのまま保持するメモリと
しても使える。この場合は、１０９のセンスアンプに代
わり、アナログのアンプを用いればよい。このように、
簡単な構造で、高精度で、低消費電力の多値及びアナロ
グメモリが実現できた。
【００２９】図２に於いて、ＶBとＶMの関係を表すカー
ブ２０１は、できるだけ４５°の直線２０２に近づける
ことが望ましい。それには、まずリーク電流等を十分小
さくすることにより、電荷の減少分ΔＶMを小さくすれ
ばよい。たとえばウルトラクリーン化技術で作成したＰ
Ｎ接合では、１μｍ角のＰＮ接合の逆方向リーク電流が
１０-18Ａ程度であり、３０ｆＦのＣsに８値のデータを
保持した場合、ΔＶM＝５０ｍＶとなる時間は約１００
０秒である。各レベル間の電圧差が約７００ｍＶである
ことを考えると全く問題にならない。
【００３０】リフレッシュのサイクルを数１００ｍ秒〜
数秒の間隔で行えば、ΔＶM＝０とみなすことができ
る。
【００３１】ＶBとＶMの差を決定している主な原因はΔ
ＶTMであり、これは、ＮＭＯＳトランジスタ１０１の基
板バイアス効果にある閾値の増加分である。このΔＶTM
を小さくするためは、例えば、トランジスタ１０１を形
成するＰ型半導体領域のアクセプタ濃度ＮAを十分小さ
くしてやればよい。たとえばＮA＝１×１０15ｃｍ-3以
下とすればΔＶTMはほとんど無視することができる。
【００３２】あるいは、トランジスタ１０１を形成する
Ｐ型半導体領域をＮ型基板中に設けられたＰ型のウェル
とし、そのウェルの電位をトランジスタ１０１のソース
１０３の電位と等しくなるように接続してやればよい。
こうすれば、ソース１０３の電位によらず、トランジス
タ１０１の基板バイアスは０Ｖとなるため、ΔＶTM＝０
とすることができる。
【００３３】上記実施例では、トランジスタ１０１の閾
電圧ＶTMを０Ｖとしたが、これは、ＶTM＞０であっても
ＶTM＜０であってもよいことは言うまでもない。ＶTM＜
０としたデプレション型トランジスタを用いることによ
り、ＶB＞ＶMとすることができる。また、トランジスタ
１０１，１０４，１０７はＮＭＯＳトランジスタの場合
についてのみ説明したが、これらはすべてＰＭＯＳトラ
ンジスタであってもよい。
【００３４】また、４値のデータに関して、０と３のデ
ータをそれぞれ０Ｖ，５Ｖ（ＶDD）としたが、これは例
えば０．５Ｖ，４．５Ｖのようにオフセットをもってい
てもよい。また各レベルは必ずしも均等な電圧間隔に設
定されている必要もない。これらはすべて回路の設計に
係る事項であり、特に本発明によって限定されるもので
はない。これは、１０９のセンスアンプの機能に関して
も同様である。
【００３５】また図１に於いては、１つのセンスアンプ
１０９にデータ入出力線１０５を介して接続されるメモ
リセルはただ１つしか描かれていないが、これはあくま
でも説明の目的のためであり、複数個接続してもよいこ
とは言うまでもない。
【００３６】（実施例２）本発明の第２の実施例を図３
に示す。
【００３７】図３に於いて、３０１はＮＭＯＳトランジ
スタであり、３０２はそのゲート電極である。このゲー
ト電極３０２より見たトランジスタ３０１の閾電圧ＶTM
は、例えばＶM＝ＶDDと設定されている。ゲート電極３
０２は、ＮＭＯＳトランジスタ３０３を介してデータ入
出力ライン３０４に接続されている。また、ＮＭＯＳト
ランジスタ３０１のソース電極３０５は、直接データ入
出力ライン３０４に接続されている。
【００３８】３０６はコントロールゲートであり、ゲー
ト電極３０２とは容量的に結合されている。その容量の
大きさをＣsと表す。コートロールゲート３０６、及び
トランジスタ３０１のドレイン電極３０７は共にデータ
読み出し制御用信号線３０８に接続されている。また、
ＮＭＯＳトランジスタ３０３のゲート電極３０９は、デ
ータ書き込み制御用信号線３１０に接続されている。
【００３９】次にこのメモリセルの動作について説明す
る。説明は第１の実施例と同様に０，１，２，３の４値
のデータのうち、２のデータの書き込み、読み出しを例
として行う。
【００４０】まず書き込みに際しては、データ入出力ラ
インの電位を、データ２に対応した電圧、２ＶDD／３に
設定する。
【００４１】次に、第１の実施例と同様に、信号線３１
０の電位ＶDMをＶDM＞ＶDD＋ＶTとなるようにして、ト
ランジスタ３０３をオンする。このとき信号線３０８の
電位ＶDRは０Ｖとしておく。こうすると、ゲート電極３
０２の電位は、データ入出力線３０４の電位と等しくな
る。
【００４２】この状態でＶDM＝０としてトランジスタ３
０３をオフすると、データは電荷として、コンデンサー
Ｃsに蓄えられる。これで書き込み動作が完了する。
【００４３】次に、読み出し動作について説明する。読
み出しは、まず入出力データ線３０４の電位ＶBを０Ｖ
にリセットした後、読み出したいセルの接続されている
データ読み出し制御用信号線３０８のみをＶDDに引き上
げることにより行われる。こうするとＮＭＯＳトランジ
スタ３０１を通してＶDDより電流が流れ、データ入出力
線３０４の容量ＣB３１１が充電され、その電位ＶBが上
昇する。これは、ＣBを負荷とするＮＭＯＳトランジス
タ３０１を用いたソースフォロワ回路であり、その出力
ＶBは ＶB ＝ΦF−ＶTM ……（３） となるまで上昇をつづける。ここで、ＶTMはＮＭＯＳ３
０１の基板バイアス効果を考慮した閾値であり、ΦFは
ゲート電極３０２の電位である。ゲート電極３０２とコ
ントロールゲート３０６との間の容量はＣsであるが、
ゲート電極３０２からみた、Ｃs以外のすべての容量を
Ｃ0と表すとΦFは ΦF＝ＶM＋｛Ｃs／（Ｃ0＋Ｃs）｝・ＶDD ……（４） と表される。ここでＶM はゲート電極３０２に書き込ん
だデータの電位であり、今の例ではＶM ＝２ＶDD／３で
ある。
【００４４】またＣs≫Ｃ0としておくと、ΦF＝ＶM＋Ｖ
DDとなり、（３）式よりＶBの値は、ＶB＝２ＶDD／３と
なり、書き込んだデータがそのまま読み出せる。
【００４５】センスアンプの動作に関しては、説明は省
略したが、それは、第１の実施例と同様である。
【００４６】図４は、図３に示した回路を２層ポリシリ
コンＣＭＯＳプロセスで試作したテストデバイスの顕微
鏡写真であり、写真中の番号は図３の番号と対応する。
写真ではデータ入出力線３０４が２本別々に分かれて試
作されているが、測定に際しては図３と同様に外部で接
続して動作を測定した。計測の結果を図５に示す。
【００４７】３０４には約５ｐＦの容量を接続して測定
したため動作が遅いが、実際の回路ではＣBが小さいた
めもっと高速に動作させることができる。
【００４８】ここで、ＮＭＯＳトランジスタ３０１の閾
電圧をＶTM＝ＶDD（５Ｖ）と電源電圧に等しい値とした
のは次の理由による。
【００４９】データの読み出し時、非選択セルにおいて
はＶDR＝０に保たれているが、ＶBは正の電位に上昇す
る。これは同じデータ入出力線３０４に接続された他の
選択されたセルからそのメモリの内容が読み出された為
である。今、非選択セルに書き込まれているデータが３
のデータであったとすると、ゲート３０２の電位ＶMは
５Ｖである。しかるにＶTM＝５Ｖであるためトランジス
タ３０１はオンすることがない。
【００５０】もし、ＶTM＜５Ｖであれば、トランジスタ
３０１はオンして電流が、配線３０４より、トランジス
タを介して０になっている信号線３０８に流れるため、
ＣBを充電する時間が長くなる。つまりデータの読み出
しに時間がかかることになる。したがって、非選択セル
のトランジスタ３０１がオンする事態を避けるため、閾
値ＶTMは、ＶMの最大値５Ｖよりも大きくすることが望
ましい。
【００５１】しかし、ＶTM＞５Ｖとすると、（３）、
（４）式から明らかなように、その読み出し出力電圧
は、ＶMより小さくなる。図５の実験結果はこのような
例を示している。データが、１，２，３と大きくなるに
従い、読み出しデータの減少分が増加しているのは、基
板バイアス効果でＶTMが大きくなったためである。しか
しながら、このような読み出しデータの減少は図１のセ
ンスアンプ１０９を用いることで問題なく解決する。
【００５２】第２の実施例のように、ＶMの最大値５Ｖ
にたいしてＶTM＝５Ｖとすると、非選択セルでもわずか
にもれ電流が発生する。これを避けるためには、例えば
ＶMの最大値を例えば４．０Ｖといった具合に５Ｖより
小さくとってやればよい。またこの場合には、ＶTMは５
Ｖよりも小さく、たとえば４．５Ｖとしてもよい。基板
バイアス効果をなくすためにトランジスタ３０１をｐ−
ウェル内に形成し、そのウェルの電位をそのソース電極
３０５と同電位となるように結線してもよいことは言う
までもない。
【００５３】また、ＶTM＝５Ｖという高い値に決定する
のは、直流の基板バイアスを基板に印加することによっ
て行ってもよい。
【００５４】（実施例３）上記説明では、ＶDR＝０Ｖの
状態でデータの書き込みを行ったが、これは例えば、Ｖ
DR＝５Ｖでデータの書き込みを行ってもよい。この場
合、セルにデータ０（０Ｖ）が書き込まれていると、Ｖ
DR＝０としたときゲート電極３０２の電位は−５Ｖとな
る。従ってＮＭＯＳトランジスタ３０３はオンして書き
込んだデータは破壊されてしまう。
【００５５】この問題を解決するために発明されたのが
本発明の３の実施例であり、図６にその回路図を示す。
トランジスタ６０１がＰＭＯＳトランジスタとなってい
る以外はすべて図３と同じであり、各部には同じ番号が
付いている。ＶDM＝５Ｖとしておけば、３０２の電位が
負となってもＰＭＯＳはオンしないので、データはその
まま保持される。データ書き込み時はＶDM＝０Ｖとして
ＰＭＯＳ６０１をオンさせればよい。
【００５６】（実施例４）本発明の第４の実施例を図７
に示す。
【００５７】図において、７０１ａ，７０１ｂは多値メ
モリセルであり、これは、例えば図１、図３、図６等の
いずれを用いても良い。７０２はデータ入出力線であ
り、７０３はセンスアンプであり、その一例がここに具
体的に示されている。
【００５８】７０３において、７０４の回路ブロックは
３ビットのＡ／Ｄコンバータであり、アナログ信号を３
ビットのデジタル信号に変換して、Ａ0，Ａ1，Ａ2に出
力する回路である。ここで、Ａ0が最下位ビット（ＬＳ
Ｂ）である。
【００５９】７０５ａ，７０５ｂ，７０５ｃはインバー
タであり、その反転電圧はそれぞれＶs2，Ｖs4，Ｖs6、
即ちデータ２，４，６のセンスレベルと等しくなってお
り、Ｖinが各センスレベルを越えるに従い、バイナリコ
ードの出力が１→２、３→４、５→６といった具合に変
化する。７０６ａ，７０６ｂはニューロンＭＯＳトラン
ジスタを用いたインバータであり、７０５ａ〜７０５ｃ
のインバータとともにＡ／Ｄコンバータ回路を実現して
いる。この回路の動作は公知であり、文献（T.Shibata
and T.Ohmi, “Neuron MOS binary-logic integrated c
ircuits:Part II, Simplifying techniques of circuit
configurationand their practical applications,”I
EEE Trans. Electron Devices, Vol.40, No.5, pp.974-
979(1993).）に詳しく記述されている。
【００６０】バイナリコードされた出力が、０→１、２
→３、４→５、６→７と変化するためのセンスレベル
は、ニューロンＭＯＳインバータ７０６ａ，７０６ｂの
キャパシタの大きさの設計により自在にコントロールす
ることが可能であり、これらのレベルを所定のＶs1，Ｖ
s3，Ｖs5，Ｖs7とすることは極めて容易である。これら
は前述の文献により公知であるため、ここでの説明は省
略する。７０７はニューロンＭＯＳを用いたＤ／Ａコン
バータであり、バイナリコードでこれを３ビットの多値
レベルのデータをアナログデータに戻す回路であり、こ
れも次の文献でその動作は公知である（T.Shibata and
T.Ohmi, "A functional MOS transistor featuring gat
e-level weighted sum and threshold operations, "IE
EE Trans.Electron Devices, Vol.39, No.6, pp.1444-1
455(1992)）。
【００６１】即ち、図のように、Ａ／Ｄコンバータ、Ｄ
／Ａコンバータと直列接続することにより、８値のデー
タ用のセンスアップが実現できる。ここでは、ニューロ
ンＭＯＳを用いたＡ／Ｄコンバータ、Ｄ／Ａコンバータ
を示したが、これはその回路が非常に簡略化されるから
である。その他の回路技術を用いて、Ａ／Ｄ、Ｄ／Ａコ
ンバータを実現してもよいことは言うまでもない。
【００６２】この回路の動作は、Ｖinの値をセンスし
て、それを対応する値レベルのデータを順次Ｖoutに出
力する回路である。スイッチ７０８は、開・閉どちらの
状態で用いても本回路は第１の実施例の説明で述べたセ
ンスアップとしての機能を果たす。しかし、スイッチ７
０８は閉の状態を用いるのがのより望ましい。即ち、７
０３の回路にフィードバックをかけることにより、より
正確に多値レベルが決まることになる。さらにＤ／Ａコ
ンバータを構成するＮＭＯＳ、ＰＭＯＳに電流駆動力の
大きなトランジスタを用いれば、Ｖinのレベルをセンス
すると急速にそのレベルを所定の多値レベルに持ち上げ
ることができ、回路動作の高速化を達成することができ
る。
【００６３】さらにスイッチ７０９を開としてデータ入
出力ラインを切り離してもセンスアップは、その多値デ
ータを回路的に保持することができるためさらに都合が
よく、本発明の第６〜９の実施例が可能となる。
【００６４】スイッチ７１０は外部よりの多値入力信号
をセンスアップに入力するためのスイッチである。７１
０をオンするときに、スイッチ７０９は開であっても閉
であってもかまわない。
【００６５】本実施例は、Ａ／Ｄ，Ｄ／Ａコンバータを
組み合わせたセンスアップを用いた場合について説明し
ているが、これ以外のいかなるセンスアップを用いても
よいことは言うまでもない。
【００６６】（実施例５）本発明の第１〜第４の実施例
では、いずれも一本のデータ入出力線（１０５、３０
４、７０２）を用いて、データの入力並びにデータの出
力を行っていた。データの入力と出力を別々のデータ線
を開いて行ってもよいことは言うまでもない。
【００６７】図８は、このような例を示す本発明の第５
の実施例であり、８０１、８０２はそれぞれデータの入
力線及び出力線である。８０３、８０４はそれぞれ入
力、出力をコントロールするスイッチである。８０５は
多値のメモリセルであり、これは、第１〜第３の実施例
で示したいずれのセルを用いてもよい。但し、第２、第
３の実施例のセルを用いる場合には、データ読み出しを
制御するスイッチ８０４は不要で直接結線すればよい。
読み出しは、図３、図６のデータ読み出し制御用信号線
３０８の電位をＶDDとすることで行える。図８は、この
ことを概念的に示したものである。これらのスイッチは
ＮＭＯＳを用いて、ブートストラップ回路等でそのゲー
ト電圧をＶDDより高くし、アナログもしくは多値の電圧
レベルが正確に書き込み・読み出しできるようにするの
がよい。あるいは、ＮＭＯＳとＰＭＯＳを並列接続し
た、いわゆるＣＭＯＳスイッチを用いてもよい。この場
合、ゲート電圧をブートストラップ回路等でＶDD以上の
値としても良い。
【００６８】（実施例６）図９は、本発明の第６の実施
例を示す回路図である。
【００６９】９０１ａ，９０１ｂ，９０１ｃ，９０１ｄ
は多値メモリセルであり、その内容は、図８と同様であ
る。９０２ａ，９０２ｂ，９０２ｃはデータ線であり、
例えば、９０２ｂはセル９０１ｂのデータ出力線として
用いられると同時にセル９０１ｃのデータ入力線として
用いられる。
【００７０】この回路は、次のように動作する。まずス
イッチ９０３ａ，９０３ｂ，９０３ｃが閉となり、セル
９０１ａ，９０１ｂ，９０１ｃのデータがそれぞれデー
タ線９０２ａ，９０２ｂ，９０２ｃに読み出される。そ
の後スイッチ９０３ａ〜９０３ｃは開としてそれらのデ
ータは、センスアップ９０５ａ〜９０５ｃにラッチされ
る。これらのセンスアップは、例えば図７に示したもの
でそのフィードバックのスイッチ７０８は閉としたもの
を用いる。次いでデータ入力用のスイッチ９０４ａ〜９
０４ｃが閉となるとこれらのデータは、メモリセル９０
１ｂ，９０１ｃ，９０１ｄに読み込ませる。
【００７１】即ち、以上一連の動作により、多値のデー
タがすべてとなりのセルに移動されている。つまり多値
のシフトレジスタが実現されてある。これは、多値情報
処理に於いて重要な働きをする回路である。
【００７２】（実施例７）図１０は、本発明の第７の実
施例を示す回路図であり、これも多値のシフトレジスタ
である。但し、本実施例では、各セル毎に共通の入出力
線を用いているが、スイッチ１００１ａ、１００１ｂ，
１００１ｃを上に入れるか、下に入れるかでデータシフ
トの機能を実現している。
【００７３】メモリセル１００２ａ〜１００２ｃよりデ
ータを読み出したときは、スイッチ１００１ａ〜１００
１ｃを上に入れ、データをセンスアンプ１００３ａ〜１
００３ｃに入れる。次いで書き込みに際してはスイッチ
を下に入れることにより、データをとなりのセルに転送
することができる。単にリフレッシュするときは、スイ
ッチ１００１ａ〜１００１ｃを上に入れた状態で読み出
し、書き込み操作をすればよいので、メモリとしてもシ
フトレジスタとしても用いることができる。メモリセル
としては、実施例１〜３のいずれを用いてもよいことは
いうまでもない。
【００７４】（実施例８）図１１は本発明の第８の実施
例を示す回路図であり、スイッチマトリスク１１０１の
各スイッチを適宜ＯＮ、ＯＦＦすることにより、各メモ
リセル間でデータを自在に入れかえることができる。
【００７５】（実施例９）図１２は本発明の第９の実施
例であり、１２０１，１２０２はそれぞれ４つの多値を
メモリセルによりなる多値データのレジスタである。１
２０３は４本のバスラインであり、例えば多値マイクロ
プロセッサのチップ内のバスラインに相当する。スイッ
チ群１２０４をオンすることによりレジスタＡ0〜Ａ3の
多値データがバスライン１２０３に読み出されるととも
にセンスアンプ群１２０５にラッチされる。スイッチ群
１２０４をオフした後スイッチ群１２０６をオンすれば
これらの多値データレジスタＢ0〜Ｂ3に格納される。
【００７６】このように本発明の多値メモリ技術を使え
ば、多値のマイクロプロセッサの実現が非常に容易に行
える。尚、図１２に於いて、各スイッチ群は各メモリセ
ルあたり１つしか描いてないが、これはあくまで概念的
な構成を示したものであり、図１０、１１と同様、書き
込み、読み出し用に２ケ用いることを示している。
【００７７】また、図３、図６のセルでは片方のスイッ
チは不要で、直接接続すればよいこともいうまでもな
い。
【００７８】
【発明の効果】本発明により、多値もしくはアナログの
データを高精度に格納、記憶するとともに、必要に応じ
てその値を読み出すことのできるメモリ装置が、簡単な
構造でしかも少ない電力消費で実現することが可能とな
る。
【００７９】その結果、高感度メモリが容易に実現でき
るばかりでなく、次世代の情報処理技術として注目され
る多値論理情報処理実現や、様々な分野での応用が期待
されている画像情報処理の高速化に大きく貢献するもの
である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】メモリセルのデータとデータ入出力線に読み出
される電位の関係を示すグラフである。
【図３】本発明の第２の実施例を示す回路図である。
【図４】図３の回路のテストデバイスの顕微鏡写真であ
る。
【図５】書き込み・読み出し特性を示すグラフである。
【図６】本発明の第３の実施例を示す回路図である。
【図７】本発明の第４の実施例を示す回路図である。
【図８】本発明の第５の実施例を示す回路図である。
【図９】本発明の第６の実施例を示す回路図である。
【図１０】本発明の第７の実施例を示す回路図である。
【図１１】本発明の第８の実施例を示す回路図である。
【図１２】本発明の第９の実施例を示す回路図である。
【符号の説明】
１０１、１０４、１０７ ＮＭＯＳトランジスタ、 １０２ ドレイン電極、 １０３ ソース電極、 １０５ データ入出力線、 １０６ ＮＭＯＳ１０１のゲート電極、 １０８ 電荷蓄積用のコンデンサ、 １０８ａ、１０８ｂ 電極、 １０９ センスアンプ、 １１３、１１８ スイッチ、 １１４ データ書き込み制御用信号線、 １１５ データ読み出し制御用信号線、 １１６ 浮遊容量、 ３０１、３０３ ＮＭＯＳトランジスタ、 ３０２ ゲート電極、 ３０４ データ入出力線、 ３０５ ソース電極、 ３０６ コントロールゲート、 ３０７ ドレイン電極、 ３０８ データ読み出し制御用信号線、 ３０９ ゲート電極、 ３１０ データ書き込み制御用信号線、 ７０１ａ，７０１ｂ 多値メモリセル、 ７０２ データ入出力線、 ７０３ センスアンプ、 ７０４ Ａ／Ｄコンバータ、 ７０５ａ〜７０５ｃ インバータ、 ７０６ａ，７０６ｂ ニューロンＭＯＳインバータ、 ７０７ ニューロンＭＯＳを用いたＤ／Ａコンバータ、 ８０１ データの入力線、 ８０２ データの出力線 ８０３、８０４ スイッチ、 ８０５ 多値のメモリセル、 ９０１ａ〜９０１ｄ 多値メモリセル、 ９０２ａ〜９０２ｃ データ線、 ９０３ａ〜９０３ｃ、９０４ａ〜９０４ｃ スイッチ、 ９０５ａ〜９０５ｃ センスアンプ、 １００１ａ〜１００１ｃ スイッチ、 １２０１，１２０２ 多値データのレジスタ、 １２０３ バスライン、 １２０４ スイッチ群、 １２０５ センスアンプ群、 １２０６ スイッチ群。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 多値もしくはアナログデータを記憶する
    機能をもったメモリセルを複数個有する半導体装置にお
    いて、 前記メモリセルに記憶されているデータが出力されるデ
    ータ出力線と、 前記メモリセルに記憶すべきデータを転送するデータ入
    力線と、 前記メモリセルより前記データ出力線へのデータ出力を
    制御するデータ読出し制御用信号線と、前記データ入力
    線より前記メモリセルへのデータ書き込みを制御するデ
    ータ書き込み制御用信号線とを有し、 前記メモリセルが第１の導電型の半導体基板上の形成さ
    れた第１のＭＯＳ型トラジスタを有し、 前記第１のＭＯＳ型トラジスタのゲート電極が第２のＭ
    ＯＳ型トラジスタを介して前記データ入力線に接続され
    るとともに、前記第２のＭＯＳ型トラジスタのゲート電
    極が前記データ書き込み制御用信号線に接続され、前記
    第１のＭＯＳトランジスタのソース電極が前記データ出
    力線に適宜接続されるように構成されたことを特徴とす
    る半導体装置。
  2. 【請求項２】 前記データ入力線と前記データ出力線が
    同一の配線（データ入出力線）で構成されていることを
    特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１のＭＯＳ型トランジスタのソー
    ス電極と前記データ出力線が第３のＭＯＳ型トランジス
    タを介して接続されるとともに、前記第３のＭＯＳ型ト
    ランジスタのゲート電極が前記データ読み出し制御用信
    号線に接続されていることを特徴とする請求項１または
    ２に記載の半導体装置。
  4. 【請求項４】 前記第１のＭＯＳ型トランジスタのソー
    ス電極が前記データ出力線に直接接続され、前記第１の
    ＭＯＳ型トランジスタのゲート電極と容量的に結合され
    た制御ゲート電極が前記第１のＭＯＳ型トランジスタの
    ドレイン電極及び前記データ読み出し制御用信号線に接
    続されたことを特徴とする請求項１または２に記載の半
    導体装置。
  5. 【請求項５】 前記メモリセルへのデータ書き込みに際
    し、前記データ読み出し制御用信号線の電位を電源電圧
    に等しい値に保持して行うことを特徴とする請求項４に
    記載の半導体装置。
  6. 【請求項６】 前記第１のＭＯＳトランジスタがＮＭＯ
    Ｓトランジスタであり、その反転閾電圧が電源電圧に略
    々等しいか、もしくは電源電圧より大きな値に設定され
    ていることを特徴とする請求項５に記載の半導体装置。
  7. 【請求項７】 前記第２のＭＯＳ型トランジスタが前記
    第１の導電型と、逆導電型の半導体基板上に形成されて
    いることを特徴とする請求項４に記載の半導体装置。
  8. 【請求項８】 前記第１の導電型と反対導電型の半導体
    基板内に前記第１の導電型の半導体領域が前記複数のメ
    モリセルの各々に対して互いに離隔したウエル領域とし
    て形成され、 各ウエルが前記第１のＭＯＳ型トランジスタのソース電
    極と電気的に接続されていることを特徴とする請求項１
    ないし７のいずれか１項に記載の半導体装置。
  9. 【請求項９】 前記メモリセルからデータ読み出しに際
    し、前記データ出力線の電位の時間的変化をモニター
    し、その電位が所定の値を超えたときに所定の電位を出
    力し、その電位をデータ入力線に伝達する回路を少なく
    とも一部に含んだことを特徴とする請求項１ないし８の
    いずれか１項に記載の半導体装置。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011714A (en) * 1997-02-06 2000-01-04 Tadashi Shibata Semiconductor circuit capable of storing a plurality of analog or multi-valued data
US6115725A (en) * 1997-02-03 2000-09-05 Tadashi Shibata Semiconductor arithmetic apparatus
US6150851A (en) * 1997-06-06 2000-11-21 Tadahiro Ohmi Charge transfer amplifier circuit, voltage comparator, and sense amplifier
US6199092B1 (en) 1997-09-22 2001-03-06 Tadahiro Ohmi Semiconductor arithmetic circuit
US6334120B1 (en) 1997-03-15 2001-12-25 Tadashi Shibata Semiconductor arithmetic circuit and data processing device
JP2002082656A (ja) * 2000-09-06 2002-03-22 Hitachi Ltd 画像表示装置およびその駆動方法
US6606119B1 (en) 1997-03-15 2003-08-12 Tadashi Shibata Semiconductor arithmetic circuit
JP2011129900A (ja) * 2009-11-20 2011-06-30 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011258303A (ja) * 2010-05-14 2011-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012212499A (ja) * 2011-03-18 2012-11-01 Semiconductor Energy Lab Co Ltd 記憶装置及び電子機器
JP2013033974A (ja) * 2009-11-13 2013-02-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015201250A (ja) * 2010-04-16 2015-11-12 株式会社半導体エネルギー研究所 半導体装置
JP2016006707A (ja) * 2014-05-29 2016-01-14 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
US9496022B2 (en) 2014-05-29 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including power management unit for refresh operation
US9922692B2 (en) 2014-03-13 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including refresh circuit for memory cell

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150128820A (ko) * 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
CN109256157B (zh) * 2017-07-12 2022-04-01 格科微电子（上海）有限公司 多值存储器的实现方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6240690A (ja) * 1985-08-16 1987-02-21 Hitachi Ltd 半導体記憶装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH05198169A (ja) * 1991-05-28 1993-08-06 Chan Kimu Won ダイナミックランダムアクセスメモリ及びその作動方 法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5538664A (en) * 1978-09-08 1980-03-18 Sanyo Electric Co Ltd Nonvolatile memory circuit
KR940001151A (ko) * 1992-06-04 1994-01-10 이헌일 다가 정보 저장회로 및 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6240690A (ja) * 1985-08-16 1987-02-21 Hitachi Ltd 半導体記憶装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH05198169A (ja) * 1991-05-28 1993-08-06 Chan Kimu Won ダイナミックランダムアクセスメモリ及びその作動方 法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115725A (en) * 1997-02-03 2000-09-05 Tadashi Shibata Semiconductor arithmetic apparatus
US6011714A (en) * 1997-02-06 2000-01-04 Tadashi Shibata Semiconductor circuit capable of storing a plurality of analog or multi-valued data
US6334120B1 (en) 1997-03-15 2001-12-25 Tadashi Shibata Semiconductor arithmetic circuit and data processing device
US6606119B1 (en) 1997-03-15 2003-08-12 Tadashi Shibata Semiconductor arithmetic circuit
US6150851A (en) * 1997-06-06 2000-11-21 Tadahiro Ohmi Charge transfer amplifier circuit, voltage comparator, and sense amplifier
US6199092B1 (en) 1997-09-22 2001-03-06 Tadahiro Ohmi Semiconductor arithmetic circuit
JP2002082656A (ja) * 2000-09-06 2002-03-22 Hitachi Ltd 画像表示装置およびその駆動方法
JP2013033974A (ja) * 2009-11-13 2013-02-14 Semiconductor Energy Lab Co Ltd 半導体装置
US9922685B2 (en) 2009-11-13 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2017016731A (ja) * 2009-11-20 2017-01-19 株式会社半導体エネルギー研究所 半導体装置
JP2011129900A (ja) * 2009-11-20 2011-06-30 Semiconductor Energy Lab Co Ltd 半導体装置
US9705005B2 (en) 2009-11-20 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9135958B2 (en) 2009-11-20 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015201250A (ja) * 2010-04-16 2015-11-12 株式会社半導体エネルギー研究所 半導体装置
US9007813B2 (en) 2010-05-14 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011258303A (ja) * 2010-05-14 2011-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
KR20180071215A (ko) * 2010-05-14 2018-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9385128B2 (en) 2011-03-18 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US9627386B2 (en) 2011-03-18 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP2012212499A (ja) * 2011-03-18 2012-11-01 Semiconductor Energy Lab Co Ltd 記憶装置及び電子機器
US9922692B2 (en) 2014-03-13 2018-03-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including refresh circuit for memory cell
US9496022B2 (en) 2014-05-29 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including power management unit for refresh operation
JP2016006707A (ja) * 2014-05-29 2016-01-14 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器

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