TWI543158B - 半導體儲存裝置及其驅動方法 - Google Patents

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TWI543158B
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Description

半導體儲存裝置及其驅動方法
本發明係關於一種使用半導體的儲存裝置。
因為使用兩個反相器形成儲存單元的靜態隨機存取記憶體(SRAM)進行高速工作，所以在CPU內部或與其相鄰的部分被用於程式或資料的暫時儲存。另外，與動態隨機存取記憶體(DRAM)不同，SRAM在儲存資料時不需要進行刷新工作，因此具有等待時的耗電量少的特徵。因此，將SRAM還用於行動電話的資料儲存。
圖2A示出現有的SRAM的儲存單元。儲存單元連接到兩個位元線BL1及BL1和一個字線WL。儲存單元由兩個選擇電晶體STr1及STr2和兩個反相器INV1和INV2構成。選擇電晶體STr1及STr2的閘極與字線WL連接，而選擇電晶體STr1及STr2的汲極與位元線BL1及BL2連接。
另外，選擇電晶體STr1的源極與INV1的輸出及INV2的輸入連接，而選擇電晶體STr2的源極與INV2的輸出及INV1的輸入連接。就是說，反相器INV1的輸出與反相器INV2的輸入連接，而反相器INV2的輸出與反相器INV1的輸入連接。像這樣，兩個反相器連接的電路被稱為正反器電路。
使用互補型反相器，以減少耗電量。在互補型反相器中，將P型電晶體的閘極和N型電晶體的閘極連接並用作輸入。另外，將P型電晶體的汲極和N型電晶體的汲極連接並用作輸出。再者，將P型電晶體的源極(反相器的正極)保持為高電位(VDD)，並將N型電晶體的源極(反相器的負極)保持為低電位(VSS)。
圖2B示出互補型反相器的恆定特性。這裏，以Vth_N為N型電晶體的閾值，以Vth_P為P型電晶體的閾值。當輸入電位VIN在VSS與(VSS+Vth_N)之間時，輸出電位VOUT成為電位VDD。另外，當輸入電位VIN在(VDD-|Vth_P|)與VDD之間時，輸出電位VOUT成為電位VSS。
另外，當輸入電位VIN在(VSS+Vth_N)與(VDD-|Vth_P|)之間時，P型電晶體和N型電晶體都導通，但是根據其電阻比而決定輸出電位VOUT。因為P型電晶體和N型電晶體都導通，所以被稱為貫通電流的較大電流流過反相器的正極與負極之間。
在將資料寫入到SRAM的儲存單元時，藉由將適當的電位施加到字線WL，在選擇電晶體STr1和選擇電晶體STr2導通的狀態下對位元線BL1和位元線BL2施加相應於彼此相反的資料的電位。例如，將電位VDD施加到位元線BL1，而將電位VSS施加到位元線BL2。
結果，反相器INV1的輸出成為電位VSS，而反相器INV2的輸出成為電位VDD。這些輸出與藉由選擇電晶體(STr1或STr2)連接到每個反相器的輸出的位元線的電位相同。並且，這些電位分別輸入到另一反相器。像這樣，正反器電路成為一定程度的穩定狀態。
另外，在讀出時，藉由將適當的電位施加到字線WL，在選擇電晶體STr1和選擇電晶體STr2導通的狀態下觀測位元線的電位的變化。此時，在選擇電晶體STr1及STr2的導通電阻過小時，有如下憂慮：因為位元線的電位影響到反相器的輸出電位，所以使正反器電路的穩定性降低，使得資料消失。
因此，在預先將位元線的電位設定為VDD與VSS的中間的值之後使選擇電晶體STr1及STr2導通，或者，將選擇電晶體STr1及STr2的導通電阻設定為等於或高於反相器內部的電晶體的導通電阻，以避免不穩定性。
最近，被要求減小電位VDD與電位VSS的差值(低電壓化)，以進一步實現低耗電量化。圖2B所示的反相器的特性相當於VDD-VSS>Vth_N+|Vth_P|時的特性，而圖2C的實線所示的反相器的特性相當於因低電壓化而成為VDD-VSS<Vth_N+|Vth_P|時的特性。
這裏，在輸入電位VIN在VSS與(VDD-|Vth_P|)之間時，輸出電位VOUT成為電位VDD。另外，在輸入電位VIN在(VSS+Vth_N)與VDD之間時，輸出電位VOUT成為電位VSS。
另外，在輸入電位VIN在(VDD-|Vth_P|)與(VSS+Vth_N)之間時，P型電晶體和N型電晶體都截止，並根據其電阻比決定輸出電位VOUT。但是，因為上述電阻都大，所以這區域的輸出電位VOUT極不穩定，且不能在短時間內回應。
例如，即使在外觀上輸入電位VIN稍微高於(VDD-|Vth_P|)，輸出電位VOUT也是與VDD極近的值。這是因為P型電晶體的電阻相對小於N型電晶體的電阻的緣故，上述電晶體都處於亞閾值狀態。就是說，此時的P型電晶體的電阻為輸入電位VIN為(VDD-|Vth_P|)時的幾倍至幾十倍。因此，有時會發生如下情況：在某種負載連接於反相器的輸出，輸出電位與反相器的輸入無關地急劇變動。
因此，輸出穩定地成為VDD或VSS的輸入電位VIN侷限於VSS與(VDD-|Vth_P|)之間及(VSS+Vth_N)與VDD之間。例如，在VDD=+0.8V、VSS=0V、Vth_P=-0.6V、Vth_N=+0.6V時，只有0.2V的範圍。另一方面，在圖2B中，因為VDD-VSS=1.6V，所以輸出電位VOUT成為VDD或VSS的範圍分別有0.6V。
再者，進行電晶體的微型化的結果，不能忽視通道部的雜質濃度的統計波動(statistical fluctuation)，從而電晶體的閾值不均勻成為問題(非專利文獻1)。結果，使用通道長度為0.1μm以下的電晶體的反相器的特性的不均勻性也變高。因此，實際上可以使用的輸入電位VIN的範圍變得更窄。
例如，在Vth_P=-0.7V且Vth_N=+0.7V時，可以穩定地使用的輸入電位VIN在0V至+0.1V和+0.7V至+0.8V，分別只有0.1V的範圍。
另外，在Vth_P=-0.7V且Vth_N=+0.5V時，可以穩定地使用的輸入電位VIN在0V至+0.1V和+0.5V至+0.8V，一共有0.4V的範圍。但是，因為容許範圍互不相同，所以在以反相器的輸出為另一反相器的輸入的正反器電路中，實質上容許的輸入電位VIN為0V至+0.1V和+0.7V至+0.8V，分別有0.1V的範圍。
另外，在圖2B及圖2C所示的特性是處於穩態的，而在用於記憶體的寫入或讀出的短時間內，實際上可以使用的輸入電位VIN的範圍更狹窄。
再者，因低電壓化而有如下問題：反相器中的導通的電晶體的導通電阻上升，這導致寫入或讀出的速度的下降。為了解決上述問題，例如，公開了控制反相器的電源的電位的方法(例如，專利文獻1)。該方法如下：在寫入時，根據資料而改變反相器的電源的電位。
另外，在保持資料的狀態下，流過反相器的電流(從反相器的正極向負極流過的電流)取決於截止的電晶體的電阻。因為此時，閾值正常的電晶體的截止電阻為1×1013Ω以上，所以一個反相器的洩漏電流為1×10-13A以下，但是，例如在1G位的記憶體中，因為具有20億個以上的反相器，所以浪費2×10-4A的電流。
再者，作為微型化的結果，如上所述，在閾值的不均勻性增大時，構成反相器的電晶體中的截止電阻低的電晶體增加。在閾值下降0.1V時，截止電阻下降到1/30左右，而洩漏電流增加30倍左右。另外，還有如下現象：因為短通道效應，電晶體的亞閾值上升，結果，截止電阻下降。
另外，因為使閘極絕緣物薄膜化而可以抑制短通道效應或雜質濃度的統計波動，但是，過剩的閘極絕緣物的薄膜化的結果，有時會增加閘極與通道之間的洩漏電流。
就是說，在被高集成化的SRAM中，每一位的洩漏電流比以前的SRAM增加，再加上，作為集成化的結果，在一個晶片中安裝有更多儲存單元的SRAM中，浪費更多量的洩漏電流以儲存資料。但是，關於上述儲存資料時的洩漏電流的削減，還沒提出有效的方法。
[專利文獻1]　美國專利申請公開2007/0274124
[專利文獻2]　美國專利申請公開2011/0089417
[專利文獻3]　美國專利申請公開2011/0101332
[非專利文獻1]　K.Takeuchi et al.”Channel Engineering for the Reduction of Random-Voltage-Induced Threshold Voltage Variation”,p. 841,IEDM,1997
本發明之一的目的在於：提供一種降低保持資料時的耗電量的半導體儲存裝置。另外，本發明之一的目的在於：提供一種可以縮短讀出或寫入時間的半導體儲存裝置。另外，本發明之一的目的在於：提供一種具有新的結構的儲存裝置或其驅動方法，尤其是，提供一種可以降低耗電量的儲存裝置或儲存裝置的驅動方法。
以下，將說明本發明，但是先簡單說明在本說明書中使用的詞語。首先，關於電晶體的源極和汲極，在本說明書中，在將一方稱為汲極時，將另一方稱為源極。就是說，對它們的區別不取決於電位的高低。因此，在本說明書中，可以將源極替換為汲極。
另外，在本說明書中，即使表現為“連接”，也有如下情況：在實際上的電路中，沒有物理上的連接部分，而延伸有佈線。例如，還有如下情況：在絕緣閘極型場效應電晶體(MISFET)的電路中，一個佈線兼用作多個MISFET的閘極。在此情況下，在電路圖中，有時描繪為從一個佈線向閘極產生多個分枝。在本說明書中，即使在上述情況下，也有時使用“佈線連接於閘極”的表現。
另外，在本說明書中，在矩陣中指出特定的行、列或位置時，對符號加上表示座標的標記，例如，表示為“寫入電晶體WTr_n_m”、“位元線BL_m”、“反相器INV_n_m”等，但是，尤其是在不特定行、列或位置時、在將行、列或位置集合而表示或在其位置明確時，表示為“寫入電晶體WTr”、“位元線BL”、“反相器INV”，或者，有時簡單地表示為“寫入電晶體”、“位元線”、“反相器”等。
本發明的一個方式是一種半導體儲存裝置，包括：一個以上的位元線；一個以上的寫入字線；一個以上的讀出字線；以及一個以上的儲存單元，其中，儲存單元具有寫入電晶體、讀出電晶體以及反相器，寫入電晶體的最大電阻為1×1018Ω以上，較佳為1×1024Ω以上，寫入電晶體的汲極連接於位元線之一，讀出電晶體的汲極連接於位元線之一或另一位元線，寫入電晶體的源極連接於反相器的輸入，讀出電晶體的源極連接於反相器的輸出，寫入電晶體的閘極連接於寫入字線，並且，讀出電晶體的閘極連接於讀出字線。
另外，本發明的一個方式是一種具有上述結構的半導體儲存裝置的驅動方法，包括如下步驟：在寫入資料後，將反相器的正極與反相器的負極的電位差設定為0.1V以下，較佳為0.001V以下。
另外，本發明的一個方式是一種具有上述結構的半導體儲存裝置的驅動方法，其中，施加到反相器的輸入的電位高於反相器的正極的電位或者低於反相器的負極的電位。
在上述結構中，電容器的電極之一也可以連接於寫入電晶體的源極。另外，反相器也可以是互補型反相器。讀出電晶體的導電型也可以與寫入電晶體的導電型不同。另外，讀出電晶體的導電型也可以是P通道型。
另外，寫入電晶體和讀出電晶體也可以設置在不同的層中。另外，寫入電晶體和構成反相器的電晶體也可以設置在不同的層中。或者，構成反相器的電晶體之一和構成反相器的電晶體之另一也可以設置在不同的層中。
再者，寫入電晶體的半導體種類也可以與讀出電晶體的半導體種類不同。另外，寫入電晶體的半導體種類也可以與構成反相器的電晶體之一的半導體種類不同。或者，寫入電晶體的半導體種類也可以與讀出電晶體的半導體種類相同。再者，寫入電晶體的半導體種類也可以與構成反相器的電晶體之一的半導體種類相同。
藉由採用上述結構中的任一個，可以至少解決上述課題中的一個。以下，參照圖1與現有的SRAM比較起來說明本發明的效果的例子。圖1所示的電路是本發明的一個方式的技術思想的一部分。圖1示出第n行第m列、第(n+1)行第m列、第n行第m+1列以及第(n+1)行第(m+1)列的四個儲存單元，每個儲存單元具有一個反相器INV、寫入電晶體WTr以及讀出電晶體RTr。
電容器C1的電極中的一方及電容器C2的電極中的一方連接於寫入電晶體WTr的源極，電容器C1的電極中的另一方連接於反相器的正極，並且電容器C2的電極中的另一方連接於反相器的負極。另外，也可以意圖性地不設置電容器C1和電容器C2中的一方或兩者。
再者，寫入電晶體WTr的源極還加入反相器INV的閘極電容及其他佈線的寄生電容。包括電容器C1及電容器C2的上述電容(包括寄生電容)可以為1×10-16F以下，較佳為1×10-17F以下。另外，在以下說明中，將上述電容總稱為連接於寫入電晶體WTr的源極的電容，而將具有上述電容的電容器總稱為連接於寫入電晶體WTr的源極的電容器。
另外，讀出電晶體RTr既可呈與寫入電晶體WTr相同的導電型，又可呈與寫入電晶體WTr不同的導電型。例如，寫入電晶體WTr和讀出電晶體RTr都可呈N型，或者，寫入電晶體WTr和讀出電晶體RTr分別可呈N型和P型。
在寫入時，將寫入字線WWL的電位設定為適當的值，來使寫入電晶體WTr導通，此時，將寫入位元線WBL的電位設定為對應於資料的電位，以使寫入電晶體WTr的源極及連接於該源極的電容器的電位接近寫入位元線WBL的電位。
接著，藉由將寫入字線WWL設定為適當地電位，使寫入電晶體WTr成為電阻極高的狀態。就是說，將寫入電晶體WTr的電阻設定為1×1018Ω以上，較佳為1×1024Ω以上。在此狀態下，寫入電晶體WTr的源極的電位根據由連接於寫入電晶體WTr的源極的電容和寫入電晶體WTr的電阻決定的時間常數而變動。
例如，在寫入電晶體WTr的電阻為1×1024Ω且連接於寫入電晶體WTr的源極的電容為1×10-17F時，時間常數為1×107秒=115日。就是說，即使過了10日，寫入電晶體WTr的源極的電位也幾乎不變動。
作為滿足上述條件的寫入電晶體WTr的半導體材料，可以使用能隙為3電子伏特以上且施體或受體的濃度為1×1012cm-3以下的半導體材料。例如，可以使用金屬元素和氧的化合物，其中銦、鋅以及鎵中的任何一種占金屬元素整體的比率為20%以上。
在現有的SRAM中，在寫入時，尤其是在使用閾值不均勻性大的電晶體時，直到正反器電路轉移到穩定狀態為止，需要比理想的(不以閾值不均勻性為前提的)SRAM的寫入時間長的時間。
另一方面，在圖1所示的半導體儲存裝置中，寫入時間為直到寫入電晶體WTr的源極的電位成為需要的值為止的時間，在大體上，以由寫入電晶體WTr的導通電阻和連接於寫入電晶體WTr的源極的電容得到的時間常數的10倍為基準，即可。不需要考慮到反相器INV被穩定化的時間。
另外，在現有的SRAM中，因為以反相器的輸出為另一方的反相器的輸入，所以在兩個反相器的特性不在一定範圍內時，有時不能進行寫入，但是在圖1的半導體儲存裝置中，不將反相器的輸出用於另一反相器，從而即使反相器的特性不均勻，寫入本身不正常的幾率也極低。
另外，在保持資料時，在圖1所示的半導體儲存裝置中將反相器的正極與負極的電位差設定為0.1V以下，較佳為0.001V以下，來可以顯著削減反相器的正極與負極之間的洩漏電流。在現有的SRAM中，因為正反器電路需要保持狀態，所以不可以將反相器的正極與負極之間的電位差設定為構成反相器的電晶體的閾值(或閾值的絕對值)以下，如果處於上述狀態，則資料消失。
在降低電晶體的閾值的絕對值時，可以降低反相器的正極與負極之間的電位差，但是在此情況下，因為電晶體的截止電流增加，所以保持資料時的耗電量增大，而不能用於手機等移動設備。在實際上，考慮到閾值的不均勻性等，不可將反相器的正極與負極之間的電位差設定為0.8V以下。
現有的SRAM的一個儲存單元的洩漏電流(反相器的正極與負極的電位差為0.8V時)為1×10-13A左右，但是圖1所示的半導體儲存裝置的一個儲存單元的洩漏電流(反相器的正極與負極的電位差為0.1V時)比1×10-13A小一位數左右，並且在反相器的正極與負極的電位差為0.001V時進一步減小三位數左右。在反相器的正極和負極為同電位的理想情況下，沒有洩漏電流。
在讀出中，本發明的一個方式的效果顯著。例如，如上所述，在現有的SRAM中，在讀出時有較多限制以不使位元線的電位影響到正反器電路，但是在圖1所示的半導體儲存裝置中，讀出位元線RBL的電位幾乎不影響到儲存單元的資料保持，而不需要上述較多限制。
例如，讀出電晶體可以儘量減小導通電阻。由此，可以實現讀出的高速化。另外，不需要將位元線預先設定為固定電位。因為需要耗時間和電力以將位元線預先設定為固定電位，所以藉由消除上述操作，可以實現讀出的高速化和低耗電量化。
另外，由圖式可見，圖1所示的半導體儲存裝置在一個儲存單元中具有四個電晶體。因此，與一個儲存單元需要六個電晶體的現有的SRAM相比，可以提高集成度。
另外，因為在作為寫入電晶體WTr的半導體材料使用如上所述的金屬元素和氧的化合物(氧化物)時可以將半導體層形成為薄膜形狀，所以藉由將寫入電晶體WTr與構成儲存單元的另一電晶體重疊立體配置，可以削減儲存單元的佔有面積。當然，也可以將寫入電晶體WTr以外的另一電晶體的半導體形成為薄膜狀並立體配置，以提高集成度。
另外，關於使用氧化物作為半導體材料的電晶體(尤其是截止狀態下的電阻極大的電晶體)和使用上述以外的半導體的電晶體組合而成的半導體裝置，可以參照專利文獻2或專利文獻3。
以下，參照圖式說明實施方式。但是，實施方式可以以多個不同方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其方式和詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限定在以下實施方式所記載的內容中。
另外，作為電位，以下舉出具體數值，但是其目的是有助於理解本發明的技術思想。當然，上述數值根據電晶體或電容器的各種特性或者實施者的方便而改變。另外，以下實施方式所示的半導體儲存裝置也可以利用以下所示的方法以外的方法進行資料寫入或讀出。
實施方式1
在本實施方式中，參照圖3A至3F說明圖1所示的半導體儲存裝置及其工作的例子。本實施方式的半導體裝置包括：寫入字線WWL；讀出字線RWL；與寫入字線正交的寫入位元線WBL；與讀出字線正交的讀出位元線RBL；以及儲存單元。
在圖1中，示出第n行第m列、第(n+1)行第m列、第n行第m+1列以及第(n+1)行第(m+1)列的四個儲存單元、與該儲存單元有關的寫入字線WWL、讀出字線RWL、寫入位元線WBL以及讀出位元線RBL。
每個儲存單元具有寫入電晶體WTr、讀出電晶體RTr、反相器INV、電容器C1以及電容器C2。也可以意圖性地不設置電容器C1和電容器C2中的一方或兩者。
寫入電晶體WTr的汲極連接於寫入位元線WBL，讀出電晶體RTr的汲極連接於讀出位元線RBL，寫入電晶體WTr的閘極連接於寫入字線WWL，並且讀出電晶體RTr的閘極連接於讀出字線RWL。再者，寫入電晶體WTr的源極連接於反相器INV的輸入，而讀出電晶體RTr的源極連接於反相器INV的輸出。這裏，作為反相器，使用互補型反相器。
另外，將資料登錄用端子DATAIN設置於寫入位元線WBL的一端。另外，也可以在各列中設置列反相器INVC，將讀出位元線RBL連接於列反相器INVC的輸入，並且將寫入位元線WBL連接於列反相器INVC的輸出。在此情況下，如圖1所示，較佳設置開關SW，該開關SW選擇將寫入位元線WBL連接於資料登錄用端子DATAIN或列反相器INVC。另外，也可以將反相器的輸出連接於資料輸出用端子DATAOUT。
讀出電晶體RTr和構成反相器的電晶體可以使用各種半導體。例如，讀出電晶體RTr和構成反相器的電晶體都可以使用同一種類的半導體材料。例如，可以使用單晶矽半導體基板而形成。
另外，也可以使用單晶矽半導體基板製造讀出電晶體RTr和構成反相器的電晶體的一部分，並使用薄膜的半導體層製造構成反相器的電晶體的其他部分。在此情況下，作為薄膜半導體層，既可使用單晶矽或多晶矽，又可使用矽以外的半導體如氧化物半導體。
使用多晶矽的電晶體的閾值的不均勻性大，而將上述使用多晶矽的電晶體用於具有正反器電路的現有的SRAM的儲存單元是困難的，但是在本實施方式中，因為儲存單元不具有正反器電路，並且構成反相器INV的電晶體的閾值也可以具有或多或少的不均勻性，所以也可以將使用多晶矽的電晶體用於儲存單元。
另外，作為用於寫入電晶體WTr的半導體，使用截止時的電阻可以為1×1018Ω以上，較佳為1×1024Ω以上的半導體。例如，可以使用能隙為3電子伏特以上且施體或受體的濃度為1×1012cm-3以下的半導體。例如，可以使用金屬元素和氧的化合物，其中銦、鋅以及鎵中的任何一種占金屬元素整體的比率為20%以上。
在圖1所示的半導體儲存裝置中，每一行的佈線個數(寫入字線WWL及讀出字線RWL的個數)比現有的SRAM多一個。但是，在將寫入電晶體WTr形成在與其他電晶體不同的層中時，可以將寫入字線WWL形成在與讀出字線RWL不同的層中，由此不會由佈線個數的增加導致集成度的下降。
以下，參照圖3A至3F說明圖1的半導體儲存裝置的工作。在本說明書中的示出工作的電路圖中，對電晶體的符號加上×印來表示處於截止狀態的電晶體，並對電晶體的符號加上○印來表示處於導通狀態的電晶體。這裏，將N型電晶體的閾值設定為+0.6V，並將P型電晶體的閾值設定為-0.6V。
首先，說明寫入。在寫入的過程中，將讀出電晶體RTr的閘極(即，讀出字線RWL)的電位設定為0V。這裏，雖然將反相器INV的正極的電位設定為+0.8V並將負極的電位設定為0V，但是也可以將正極和負極設定為同一電位(正極和負極都是0V)。上述方法有效於耗電量的降低，但是需要考慮讀出時的反相器的輸入電位的變動。另外，在寫入時，將寫入電晶體WTr的閘極(即，寫入字線WWL)的電位設定為+2V。
這裏，說明寫入資料“1”的情況。為此，將寫入位元線WBL的電位設定為+0.8V。連接於寫入電晶體的源極的電容器(電容器C1及電容器C2等)被充電到上述電位(參照圖3A)。
然後，將寫入電晶體WTr的閘極的電位設定為-2V，而將寫入電晶體WTr的電阻設定為1×1018Ω以上，較佳為1×1024Ω以上。結果，在極長時間內保持累積在連接於寫入電晶體WTr的源極的電容器中的電荷(參照圖3B)。藉由上述步驟，寫入工作結束。
此時，藉由將反相器的正極和負極的電位設定為同一電位(這裏，+0.8V)，可以削減耗電量。另外，因為連接於寫入電晶體的源極的電容器形成在反相器INV的正極與負極之間，所以藉由使正極或負極的電位變動，寫入電晶體WTr的源極的電位變動。就是說，在正極或負極的電位下降時，寫入電晶體WTr的源極的電位下降，尤其是在所寫入的電位低時，有寫入電晶體WTr的電阻下降的憂慮。
因此，較佳的是，在寫入結束後，在使反相器INV的正極或負極的電位上升的狀態下將正極和負極的電位設定為同一電位。在上述例子中，在使負極的電位從0V上升到+0.8V的狀態下將正極和負極的電位設定為同一電位。藉由使用上述方法，可以將寫入電晶體WTr的電阻維持在高電阻。
在使用通常的個人電腦(連續啟動時間為幾小時至幾日)時，不需要考慮由於電荷從連接於寫入電晶體的源極的電容器消失導致的資料的消失。另外，關於手機等連續啟動時間為幾個月至幾年的電子裝置，較佳進行資料的刷新工作。
例如，在將寫入電晶體WTr的電阻設定為1×1026Ω以上時，可以保持資料10年以上。在能隙為3電子伏特以上的本質半導體中，室溫下的熱激發載子濃度為1×10-7cm-3左右，從而電阻的上限被算出為1×1030Ω以上。就是說，藉由減低施體濃度，實質上可以永久保持資料。
接著，說明寫入資料“0”的情況。為此，在寫入電晶體WTr的閘極的電位為+2V的狀態下將寫入位元線WBL的電位設定為-0.4V，使得連接於寫入電晶體的源極的電容器(電容器C1及電容器C2等)充電到上述電位(參照圖3C)。然後，將寫入電晶體WTr的閘極的電位設定為-2V(參照圖3D)。藉由上述步驟，寫入工作結束。
在保持資料的過程中，較佳將寫入電晶體WTr的閘極的電位設定為-2V。對於將寫入電晶體WTr的閘極的電位保持為固定電位，實質上不消耗電力。另外，藉由將反相器INV的正極和負極設定為同一電位，可以降低耗電量。
在讀出資料的過程中，將反相器INV的正極的電位設定為+0.8V，並將負極的電位設定為0V。此時，在儲存有資料“1”時，反相器INV的N型電晶體導通，而P型電晶體截止。結果，讀出位元線RBL的電位成為0V(參照圖3E)。另一方面，在儲存有資料“0”時，反相器INV的P型電晶體導通，而N型電晶體截止。結果，讀出位元線RBL的電位成為+0.8V(參照圖3F)。
另外，藉由將讀出電晶體的閘極的電位設定為+2V，可以在更短時間內進行讀出。例如，對讀出位元線RBL的電位為0V且儲存單元儲存有資料“0”的情況進行考察。
在反相器INV中，P型電晶體處於導通狀態，反相器的輸出為+0.8V。另一方面，因為P型電晶體的閘極的電位為-0.4V且源極(反相器INV的負極)的電位為+0.8V。這裏，將實效的閘極電壓定義為({閘極-源極之間的電位差}-{閾值})/k。N型電晶體的常數k為1，而P型電晶體的常數k為-3，這反映出單晶矽中的電洞遷移率為電子遷移率的大約三分之一的事實。實效閘極電壓便於比較其導電型不同的電晶體。實效電壓越高，電晶體的電阻越低，在P型電晶體的實效電壓與N型電晶體的實效電壓相同時，P型電晶體的電阻與N型電晶體的電阻大致相同。上述P型電晶體的實效的閘極電壓為+0.2V。
另一方面，在將讀出電晶體RTr的閘極的電位設定為+2V時，實效的閘極電壓為+1.4V。像這樣，“兩個電晶體的實效閘極電壓大不相同”意味著“電阻大不相同”，明確地說，反相器INV的P型電晶體的電阻為讀出電晶體RTr的大約7倍。
在電阻差如上所述那樣大時，在讀出電晶體RTr導通的瞬間，反相器INV的輸出電位暫時從+0.8V向0V大幅度下降。像這樣，雖然是暫時的，但是在輸出電位下降時，以輸出為另一反相器的輸入的正反器電路有電路不穩定化而使狀態反轉的可能性。
因此，在儲存單元中使用正反器電路的現有的SRAM為避免電路的不穩定化而採取如下措施：將反相器的正極的電位與負極的電位的中間電位預先施加到位元線；或者，將選擇電晶體的導通電阻設定為不大於反相器INV的P型電晶體的導通電阻等。
另一方面，在圖1所示的半導體儲存裝置中，因為儲存單元不使用正反器電路，所以即使反相器的輸出電位下降，電路也不會被不穩定化。另外，因為可以儘量降低讀出電晶體RTr的導通電阻，所以可以將讀出位元線RBL的電位設定為預定的值(即，反相器的輸出電位)的速度比現有的SRAM快。
根據圖3F可知，在讀出中，反相器INV的P型電晶體和讀出電晶體RTr串聯連接，但是讀出電晶體RTr的電阻為反相器INV的P型電晶體的1/7，從而這個電路的電阻的大部分取決於反相器INV的P型電晶體的電阻。
另一方面，圖2A所示的現有的SRAM的儲存單元也具有同樣的電路結構(右側的反相器INV2的P型電晶體和選擇電晶體STr2的串聯電路)。即使反相器INV2的P型電晶體的電阻與圖3F相同，也為避免電路的不穩定化而將選擇電晶體STr2的電阻與反相器INV2的P型電晶體的電阻相同，由此上述電路的電阻成為反相器INV2的P型電晶體的電阻的兩倍。
就是說，在本實施方式的半導體儲存裝置中，可以在現有的SRAM的大約一半(正確地說，(1+1/7)/2=0.57)的時間內進行讀出。
另外，在上述討論中，現有的SRAM的儲存單元(參照圖2A)的反相器INV2的P型電晶體的實效閘極電壓為+0.2V，但是為此，需要將反相器INV2的正極和負極的電位差設定為1.2V。另一方面，在本實施方式的儲存裝置中，只要將反相器INV的正極和負極的電位差設定為0.8V，即可(參照圖3A至3F)。
在本實施方式中，在資料為“1”時將寫入位元線WBL的電位設定為0.8V，但是在資料為“0”時將寫入位元線WBL的電位設定為-0.4V。在此情況下，反相器INV的N型電晶體的實效閘極電壓為+0.2V，而P型電晶體的實效閘極電壓也為+0.2V。
另外，在本實施方式中，在儲存資料時，將反相器INV的正極和負極設定為同一電位。在上述使用方法中，即使反相器INV的正極和負極之間的洩漏電流多，耗電量也幾乎不增大。
因此，藉由儘量降低構成反相器的電晶體的閾值的絕對值，可以提高電晶體的電流驅動能力。例如，作為構成上述反相器的電晶體的閾值，N型電晶體的閾值為+0.6V，P型電晶體的閾值為-0.6V，但是在N型電晶體的閾值和P型電晶體的閾值分別為+0.3V和-0.3V時，工作速度增快50%。
在此情況下，反相器的正極和負極之間的洩漏電流增加10000倍。但是，在資料儲存期間(等待時間)比資料寫入或讀出期間長得多的用途(如手機等)中，可以在上述資料儲存期間中將反相器的正極和負極設定為同一電位，從而可以忽視由上述洩漏電流導致的耗電量的增大。
在現有的SRAM中，如上所述，因為反相器的N通道型電晶體的實效閘極電壓與P通道型電晶體不同，所以通常將P通道型電晶體的通道寬度設定為N通道型電晶體的大約3倍，以將它們處於導通狀態下的電流設定為同一水準。但是，這意味著儲存單元的佔有面積的增大。
鑒於上述問題，在本實施方式的半導體儲存裝置的反相器中，如上所述，藉由將N通道型電晶體的實效閘極電壓設定為與P通道型電晶體相同，可以將它們處於導通狀態下的電流設定為同一水準。因此，不像現有的SRAM那樣，因為不需要將P通道型電晶體的通道寬度設定為比N通道型電晶體大得多，所以可以抑制儲存單元的面積，而有利於集成化。
例如，在本實施方式的半導體儲存裝置的反相器中，可以將P通道型電晶體的通道寬度設定為N通道型電晶體的0.5倍以上2倍以下。或者，可以將P通道型電晶體的通道寬度設定為與N通道型電晶體相等。或者，也可以將P通道型電晶體的通道寬度加工為最小線寬度。
另外，在現有的SRAM中，如果選擇電晶體的截止電阻也不充分，則在儲存資料時產生洩漏電流。就是說，從P通道型電晶體導通的儲存單元向N型電晶體導通的儲存單元，藉由位元線和連接於每個位元線的選擇電晶體流過洩漏電流。
但是，在本實施方式中，藉由在資料儲存期間中將反相器INV的正極和負極設定為同一電位，可以避免上述洩漏電流的產生。因此，也可以藉由儘量降低讀出電晶體RTr的閾值的絕對值來提高讀出電晶體RTr的電流驅動能力。
另外，在本實施方式所示的半導體儲存裝置的驅動方法中，即使使用因短通道效應或雜質的統計波動等而增加截止電流的電晶體或閾值不均勻性增大的電晶體構成反相器INV或讀出電晶體RTr，也幾乎不發生資料寫入或讀出的問題，並且在儲存資料時也可保持低耗電量。
在上述例子中，只在寫入和讀出時在反相器INV的正極和負極之間產生電位差0.8V。但是，每次進行寫入、讀出以及資料儲存時都在反相器INV的正極和負極之間高頻率改變上述電位差的驅動方法有如下憂慮：恐怕耗電量會以在反相器INV的正極和負極之間一直產生上述電位差的情況以上的程度增加。
因此，在以短間隔(例如，1μ秒以下)進行讀出及儲存或寫入及儲存時，較佳在反相器INV的正極和負極之間一直產生上述電位差。或者，也可以使用如下方法：在寫入或讀出結束後，邊在反相器INV的正極和負極之間維持上述電位差一段時間(例如，1μ秒以下)邊進行儲存，然後將電位差設定為0。
另外，在上述例子中，將寫入及讀出時的反相器INV的正極和負極之間的電位差設定為0.8V，但是作為電位差也可以採用上述以外的值。一般來說，因為在電位差增大時電流驅動能力增高，所以合適於寫入或讀出的高速化。但是，隨著電位差的增大，洩漏電流也增大，因此寫入或讀出時的耗電量增大。
在本實施方式所示的驅動方法中，只在寫入時及讀出時在反相器的正極和負極之間產生洩漏電流，但是在上述期間比其他期間(主要是資料儲存期間)充分短(較佳為一萬分之一以下)時，耗電量的增大不會過剩。
實施方式2
以下，參照圖1及圖4A至4C說明本實施方式。在實施方式1所說明的寫入方法中，在進行寫入時，藉由對寫入字線WWL進行操作而使寫入電晶體WTr導通，由此連接於一個寫入字線WWL的所有寫入電晶體WTr導通，結果，累積在連接於上述行的所有寫入電晶體WTr的源極的電容器中的電荷消失。
在本實施方式中，說明一種方法，即在連接於寫入字線WWL的儲存單元中，只在需要改寫資料的列中改寫資料，而在其他列中自動地寫入與到此為止儲存的資料相同的資料。
圖4A至4C示出一個例子。這裏，將反相器INV的正極的電位設定為+0.8V，將負極的電位設定為0V。如圖4A所示，在第n行第m列的儲存單元中，反相器INV_n_m的輸入為-0.4V，在第n行第(m+1)列的儲存單元中，反相器INV_n_m+1的輸入為+0.8V。就是說，在第n行第m列的儲存單元中，儲存有資料“0”，在第n行第(m+1)列的儲存單元中，儲存有資料“1”。
接著，假設如下情況：將第n行第(m+1)列的儲存單元的資料改寫為資料“0”，並且將第n行第m列的儲存單元的資料保持為資料“0”。這裏，在不改寫資料的第m列中，如圖4B所示，將列反相器INVC_m的正極的電位設定為+0.8V，將負極的電位設定為-0.4V，並且利用開關SW_m將寫入字線WBL_m連接於列反相器INVC_m。
另一方面，在改寫資料的第(m+1)列中，將開關SW_m+1連接於資料登錄用端子DATAIN_m+1。藉由將列反相器INVC_m+1的正極和負極的電位都設定為同一電位(例如，0V)，可以降低耗電量。另一方面，將資料登錄用端子DATAIN_m+1的電位設定為對應於所改寫的資料的電位(這裏，為-0.4V)。
然後，藉由將讀出字線RWL_n的電位設定為+2V，使讀出電晶體RTr_n_m及讀出電晶體RTr_n_m+1導通。結果，藉由讀出位元線RBL_m，將第n行第m列的儲存單元的反相器INV_n_m的輸出電位(+0.8V)輸入到列反相器INVC_m，並且從列反相器INVC_m輸出-0.4V的電位。
因為寫入位元線WBL_m藉由開關SW_m連接於列反相器INVC_m的輸出，所以寫入位元線WBL_m的電位成為-0.4V。
另外，因為寫入位元線WBL_m+1藉由開關SW_m+1連接於資料登錄用端子DATAIN_m+1，所以寫入位元線WBL_m+1的電位也成為-0.4V。
然後，藉由將寫入字線WWL_n的電位設定為+2V，使寫入電晶體WTr_n_m及寫入電晶體WTr_n_m+1導通。此時，也可以將讀出字線RWL_n的電位設定為0V，以降低耗電量。藉由上述步驟，使連接於各寫入電晶體WTr的源極的電容器充電到寫入位元線的電位。
藉由上述操作，第n行第m列的儲存單元的資料一直為“0”(正確地說，再次寫入與原來的資料相同的資料)，而第n行第m+1列的儲存單元的資料從“1”被改寫為“0”。
這裏，說明列反相器INVC的工作。將輸入到列反相器INVC的電位為+0.8V和0V中的任何一種，前者使N型電晶體導通，後者使P型電晶體導通。
但是，對於實效閘極電壓而言，在前者的情況下為+0.6V(=輸入電位(+0.8V)-列反相器的負極電位(-0.4V)-N型電晶體的閾值(+0.6V))，而在後者的情況下為+0.07V(=(輸入電位(0V)-列反相器的正極電位(+0.8V)-P型電晶體的閾值(-0.6V))/(-3))，在通道寬度相等時，P型電晶體的導通電阻比N型電晶體大10倍左右。
由此，較佳適當地擴大列反相器INVC的P型電晶體的通道寬度，而降低P型電晶體的導通電阻，以能夠進行更高速度的回應。與儲存單元內的反相器不同，列反相器INVC設置在列驅動器內，並且其個數也有限制，因此不需要大幅度擴大半導體儲存裝置的晶片面積。
實施方式3
在本實施方式中，參照圖5A至5C說明圖1所示的半導體儲存裝置的變形例子。在圖5A所示的儲存單元中，使用相鄰的儲存單元的寫入位元線作為讀出位元線。就是說，位元線BL_m+1是第n行第m列的儲存單元的讀出位元線，並是第n行第(m+1)列的儲存單元的寫入位元線。
在圖5B所示的儲存單元中，使用同一儲存單元的寫入位元線作為讀出位元線。就是說，位元線BL_m是第n行第m列的儲存單元的讀出位元線，並是同一儲存單元的寫入位元線。
在圖5C所示的儲存單元中，示出使用電阻負載型反相器而不使用互補型反相器的例子。就是說，使用電阻R代替圖1的第n行第m列的儲存單元的反相器INV_n_m的P型電晶體。因為電阻R可以由薄膜形成，所以可以在其他電晶體等上層疊電阻R而提高集成度。
電阻負載型反相器的正極與負極之間的洩漏電流有時大於互補型反相器，但是藉由如實施方式1所示那樣在儲存資料時將反相器的正極和負極設定為同一電位，洩漏電流消失，從而只在資料儲存時，無論是互補型還是電阻負載型，耗電量都一樣。但是，在讀出時，電阻負載型反相器的工作速度比互補型反相器慢，並且耗電量也多於互補型反相器。
圖5C雖然示出使用電阻R代替圖1的反相器INV_n_m的P型電晶體的例子，但是也可以使用電阻代替N型電晶體。另外，也可以使用二極體(包括二極體連接的電晶體)或耗盡型電晶體代替電阻。
在圖5A所示的儲存單元中，也可以如實施方式2所示那樣只對某一行的所指定的儲存單元進行改寫，對除此以外的儲存單元一直保持已保持的資料。
例如，假設如下情況：當初，在圖5A的第n行第m列的儲存單元中，儲存有資料“0”，在第n行第(m+1)列的儲存單元中，儲存有資料“1”，然後，只將第n行第(m+1)列的儲存單元的資料改寫為資料“0”。
為了進行上述操作，如圖6A所示那樣，在位元線BL_m、BL_m+1以及BL_m+2的一端設置開關SW_m、SW_m+1以及SW_m+2。在此所示的開關SW較佳由電晶體或二極體等構成。另外，上述開關是為理解電路結構而使用的抽象表現，而有時會與實際上的電路結構不同。
例如，採用如下結構：開關SW_m+1的一個端子連接於列反相器INVC_m的輸入，另一個端子連接於列反相器INVC_m+1的輸出，並且最後一個端子連接於資料登錄輸出用端子DATA_m+1。
在寫入之前，進行資料的讀出。在該過程中，採用如下結構：開關SW連接位元線BL和前一列的列反相器INVC的輸入，以暫時儲存已儲存的資料(參照圖6A)。
另外，將儲存單元的反相器INV的正極的電位設定為+0.8V，將負極的電位設定為0V，並且將讀出字線RWL_n的電位設定為+2V，使得讀出電晶體RTr_n_m及RTr_n_m+1導通。結果，位元線BL_m+1的電位成為+0.8V，而位元線BL_m+2的電位成為0V。
因為上述電位是列反相器INVC的輸入電位，所以在將列反相器的正極的電位設定為+0.8V，並將負極的電位設定為-0.4V時，列反相器INVC_m和列反相器INVC_m+1的輸出分別成為-0.4V和+0.8V。另外，也可以將進行資料寫入的列的列反相器INVC_m+1的正極和負極的電位設定為同一電位，以降低耗電量。
接著，採用如下結構：進行寫入的列的開關SW_m+1連接位元線BL_m+1和資料登錄輸出用端子DATA_m+1，而不進行寫入的列的開關SW_m連接位元線BL_m和列反相器INVC_m(參照圖6B)。資料登錄輸出用端子DATA_m+1的電位為-0.4V。
結果，位元線BL_m的電位成為列反相器INVC_m的輸出電位的-0.4V，而位元線BL_m+1的電位成為資料登錄輸出用端子DATA_m+1的電位的-0.4V。然後，藉由將讀出字線RWL_n的電位設定為0V，並將寫入字線WWL_n的電位設定為+2V，使讀出電晶體RTr_n_m及RTr_n_m+1截止，並使寫入電晶體WTr_n_m及WTr_n_m+1導通，以將連接於寫入電晶體WTr的源極的電容器的電位設定為預定的電位。
藉由上述操作，連接於寫入電晶體WTr_n_m的源極的電容器的電位為與原來的相同的-0.4V，而連接於寫入電晶體WTr_n_m+1的源極的電容器的電位從原來的+0.8V變成-0.4V。像這樣，可以將改寫資料的儲存單元的資料設定為預定的資料，並將不改寫資料的儲存單元的資料保持為原來的資料。
圖9A示出開關SW_m+1的電路結構的例子。開關SW_m+1具有第一列電晶體CTr1_m+1、第二列電晶體CTr2_m+1、第三列電晶體CTr3_m+1以及第四列電晶體CTr4_m+1，其中第一列電晶體CTr1_m+1和第二列電晶體CTr2_m+1分別被第一列驅動線RL1和第二列驅動線RL2控制。
第三列電晶體CTr3_m+1和第四列電晶體CTr4_m+1都被寫入信號端子WE_m+1控制，但是因為第三列電晶體CTr3_m+1的導電型與第四列電晶體CTr4_m+1的導電型不同(在圖9A中，第三列電晶體CTr3_m+1為P型，而第四列電晶體CTr4_m+1為N型)，所以在第三列電晶體CTr3_m+1導通時第四列電晶體CTr4_m+1截止，而在第四列電晶體CTr4_m+1導通時第三列電晶體CTr3_m+1截止。
在圖6A所示的階段中，採用如下結構：無論是否改寫儲存單元的資料，開關SW_m+1都連接位元線BL_m+1和列反相器INVC_m的輸入。為此，控制第一列驅動線RL1、第二列驅動線RL2以及寫入信號端子WE_m+1的電位而使第一列電晶體CTr1_m+1導通，並使第二列電晶體CTr2_m+1及第三列電晶體CTr3_m+1截止。結果，可以連接位元線BL_m+1和列反相器INVC_m的輸入。
此時，第四列電晶體CTr4_m+1導通，使得位元線BL_m+1與資料登錄輸出用端子DATA_m+1連接。但是，位元線BL_m+1與列反相器INVC_m+1絕緣。
在圖9A所示的電路中，將一個資料登錄輸出用端子DATA_m+1兼用作資料登錄用端子和資料輸出用端子。為了讀出資料，控制第二列驅動線RL2的電位而使第二列電晶體CTr2_m+1導通。另外，使第一列電晶體CTr1_m+1截止。結果，列反相器INVC_m+1的輸出連接於資料登錄輸出用端子DATA_m+1。
此時，第三列電晶體CTr3_m+1導通或者截止(第四列電晶體CTr4_m+1導通或者截止)，但是無論如何都使位元線BL_m+1與列反相器INVC_m+1連接。另一方面，位元線BL_m+1與列反相器INVC_m絕緣。
為了改寫資料，在將資料登錄輸出用端子DATA_m+1的電位設定為對應於進行改寫的資料的電位的同時，控制寫入信號端子WE_m+1的電位而使第四列電晶體CTr4_m+1導通。另外，控制第一列驅動線RL1及第二列驅動線RL2的電位而使第一列電晶體CTr1_m+1和第二列電晶體CTr2_m+1均截止。另外，第三列電晶體CTr3_m+1也截止。
結果，資料登錄輸出用端子DATA_m+1和位元線BL_m+1連接，從而位元線BL_m+1的電位成為對應於資料登錄輸出用端子DATA_m+1的電位的電位。
另一方面，在不進行資料改寫時，使第三列電晶體CTr3_m+1導通並使第一列電晶體CTr1_m+1和第二列電晶體CTr2_m+1均截止。另外，第四列電晶體CTr4_m+1截止。結果，列反相器INVC_m+1和位元線BL_m+1連接，從而位元線BL_m+1的電位成為其相位與列反相器INVC_m+1的電位相同的電位。
另外，如圖9B所示，也可以採用不設置第二列電晶體CTr2的結構。在該電路中，使第一列電晶體CTr1_m+1導通，並使第三列電晶體CTr3_m+1截止，以連接位元線BL_m+1與列反相器INVC_m的輸入。此時，第四列電晶體CTr4_m+1導通，使得位元線BL_m+1與資料登錄輸出用端子DATA_m+1連接。
較佳對此時的資料登錄輸出用端子DATA_m+1的電位進行測定，以讀出資料。這裏，所測定的電位是第m列的儲存單元的資料，該資料對應於其相位與本來的資料相反的資料。
在需要改寫資料時，使第一列電晶體CTr1_m+1及第三列電晶體CTr3_m+1截止。此時，第四列電晶體CTr4_m+1導通，使得位元線BL_m+1與資料登錄輸出用端子DATA_m+1連接。藉由將資料登錄輸出用端子DATA_m+1的電位設定為對應於資料的電位，可以改寫資料。
在不需要改寫資料時，使第一列電晶體CTr1_m+1及第四列電晶體CTr4_m+1截止。此時，第三列電晶體CTr3_m+1導通。列反相器INVC_m+1與位元線BL_m+1連接，並且以前的資料被寫入。
實施方式4
參照圖7A至8F說明半導體儲存裝置的儲存單元的結構及製造方法的例子。圖8A至8F示出儲存單元的主要的層的平面結構，而圖7A至7D示出相當於沿圖8A的點A至點B連成的線的剖面的剖面結構。在本實施方式中，說明將一個位元線兼用作同一列的寫入位元線和讀出位元線的結構(圖5B)的儲存單元。圖8A至8F示出四個儲存單元。
首先，使用已知的半導體加工技術，在矽、砷化鎵等的單晶半導體基板101的一表面形成元件分離絕緣物102、p型阱和n型阱(都未圖示)(參照圖8A)。再者，形成N型雜質區103N、P型雜質區103P以及第一層佈線104a及104b(參照圖7A及圖8B)。
另外，較佳利用已知的自對準矽化物(SALICIDE：Self-ALIgned SiliCIDE)技術在N型雜質區103N及P型雜質區103P的表面設置100nm至500nm厚的矽化物層。在設置有矽化物層時，即使不設置佈線等，也可以連接N型電晶體的汲極和P型電晶體的汲極。
另外，圖7A示出三個第一層佈線104b，該三個第一層佈線104b示出圖8B所示的第一層佈線104b的多個剖面。第一層佈線104a被用作讀出字線，而第一層佈線104b被用作儲存單元的反相器的閘極。
另外，圖8C示出N型雜質區103N及P型雜質區103P的平面形狀。雖然具有N型雜質區103N和P型雜質區103P接觸的部分，但是藉由設置上述矽化物層而可以以上述部分實現優良的電連接。為了避免複雜，在圖8C以外的圖8A至8F的圖式中未圖示N型雜質區103N和P型雜質區103P。
接著，形成第一層間絕緣物105，並且形成第一接觸插頭106a及106b(參照圖7B及圖8B)。
再者，形成埋入絕緣物107和第二層佈線108a至108d(參照圖7C及圖8D)。第二層佈線108a至108d也可以使用銅，以提高導電性。在此情況下較佳使用鑲嵌法製造。另外，由於第二層佈線108a至108d的上表面與後面形成的氧化物半導體接觸，所以較佳作為第二層佈線108a至108d使用適合於其目的的材料。例如，較佳使用如鈦、氮化鈦等其功函數比氧化物半導體的電子親和力小的材料。
這裏，第二層佈線108a被用作儲存單元的寫入電晶體的汲極，而第二層佈線108b被用作儲存單元的寫入電晶體的源極。另外，第二層佈線108c及108d分別是用來將電位供應到反相器的正極及負極的佈線。藉由將第二層佈線108c及108d配置為與字線正交，可以按每個儲存單元控制反相器。
然後，如圖7D所示，形成氧化物半導體層109。作為氧化物半導體，較佳使用銦占金屬元素整體的比率為20at%以上的氧化物半導體。在形成時，需要不使氫混入，在形成氧化物半導體膜時，較佳利用在氣圍中或靶材中氫或水被充分減少的濺射法。
再者，形成閘極絕緣物110。作為閘極絕緣物110的材料，可以使用氧化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鋯等。此外，較佳將其厚度設定為6nm至20nm，較佳為10nm至16nm。
然後，形成第三層佈線111(參照圖8E)。第三層佈線111用作寫入字線。作為第三層佈線111的材料，較佳使用鎢、鎳、鈀、鋨、鉑等其功函數比氧化物半導體的電子親和力大的材料。或者，較佳使用功函數為5電子伏特以上的材料。或者，也可以僅在與閘極絕緣物110接觸的部分使用上述那樣的材料。然後，形成第二層間絕緣物112，並形成第二接觸插頭113(參照圖8E)。
再者，形成第四層佈線114(參照圖7D及圖8F)。第四層佈線114用作位元線。如上所述的儲存單元的面積為20F2(但是，F為最小加工線寬度)，集成度比現有的SRAM(一個儲存單元的面積為40F2以上)非常高。
101．．．基板
102．．．元件分離絕緣物
103N．．．N型雜質區
103P．．．P型雜質區
104a．．．第一層佈線
104b．．．第一層佈線
105．．．第一層間絕緣物
106a．．．第一接觸插頭
106b．．．第一接觸插頭
107．．．埋入絕緣物
108a．．．第二層佈線
108b．．．第二層佈線
108c．．．第二層佈線
108d．．．第二層佈線
109．．．氧化物半導體層
110．．．閘極絕緣物
111．．．第三層佈線
112．．．第二層間絕緣物
113．．．第二接觸插頭
114．．．第四層佈線
WBL．．．寫入位元線
RBL．．．讀出位元線
WWL．．．寫入字線
RWL．．．讀出字線
WTr．．．寫入電晶體
RTr．．．讀出電晶體
INV．．．反相器
C1．．．電容器
C2．．．電容器
SW．．．開關
INVC．．．列反相器
DATAIN．．．資料登錄用端子
DATAOUT．．．資料輸出用端子
CTr1．．．第一列電晶體
CTr2．．．第二列電晶體
CTr3．．．第三列電晶體
CTr4．．．第四列電晶體
RL1．．．第一列驅動線
RL2．．．第二列驅動線
WE．．．寫入信號端子
RE．．．讀出信號端子
DATA．．．資料登錄輸出用端子
在附圖中：
圖1是示出本發明的半導體儲存裝置的例子的圖；
圖2A至2C是示出現有的SRAM的儲存單元及反相器的特性的例子的圖；
圖3A至3F是說明本發明的半導體儲存裝置的驅動方法的例子的圖；
圖4A至4C是說明本發明的半導體儲存裝置的驅動方法的例子的圖；
圖5A至5C是說明本發明的半導體儲存裝置的例子的圖；
圖6A和6B是說明本發明的半導體儲存裝置的驅動方法的例子的圖；
圖7A至7D是示出本發明的半導體儲存裝置的製造製程的例子的圖；
圖8A至8F是示出本發明的半導體儲存裝置的製造製程的例子的圖；
圖9A和9B是說明本發明的半導體儲存裝置的例子的圖。
SW_m．．．開關
WBL_m．．．寫入字線
INVC_m．．．列反相器
SW_m+1．．．開關
DATAIN_m+1．．．資料登錄用端子
INVC_m+1．．．列反相器
RWL_n．．．讀出字線
WBL_m+1．．．寫入位元線
WWL_n．．．寫入字線
VDD．．．高電位
VSS．．．低電位
INV．．．反相器
WTr．．．寫入電晶體
RTr．．．讀出電晶體

Claims (9)

  1. 一種半導體裝置，包括：第一反相器；一或多個位元線；一或多個寫入字線；一或多個讀出字線；以及一或多個儲存單元，其中，該些儲存單元各者包括寫入電晶體、讀出電晶體以及第二反相器，其中，該寫入電晶體的最大電阻為1×1018Ω以上，其中，該寫入電晶體的源極和汲極之一者連接於該些位元線之一者，其中，該讀出電晶體的源極和汲極之一者連接於該些位元線之另一者，其中，該寫入電晶體的該源極和該汲極之另一者連接於該第二反相器的輸入，其中，該讀出電晶體的該源極和該汲極之另一者連接於該第二反相器的輸出，其中，該寫入電晶體的閘極連接於該寫入字線，其中，該讀出電晶體的閘極連接於該讀出字線，其中，該些位元線之該一者係組態成連接於該第一反相器的輸入，且其中，該第一反相器的輸出連接於該些位元線之該另一者。
  2. 一種半導體裝置，包括：第一反相器；第一位元線和第二位元線；寫入字線；讀出字線；以及儲存單元，其中，該儲存單元包括寫入電晶體、讀出電晶體以及第二反相器，其中，該寫入電晶體的最大電阻為1×1018Ω以上，其中，該寫入電晶體的源極和汲極之一者連接於該第一位元線，其中，該讀出電晶體的源極和汲極之一者連接於該第二位元線，其中，該寫入電晶體的該源極和該汲極之另一者連接於該第二反相器的輸入，其中，該讀出電晶體的該源極和該汲極之另一者連接於該第二反相器的輸出，其中，該寫入電晶體的閘極連接於該寫入字線，其中，該讀出電晶體的閘極連接於該讀出字線，其中，該第二位元線係組態成連接於該第一反相器的輸入，且其中，該第一反相器的輸出係組態成連接於該第一位元線。
  3. 根據申請專利範圍第1項或第2項之半導體裝置，其 中該寫入電晶體的該源極和該汲極之該另一者連接於電容器的電極之一。
  4. 根據申請專利範圍第1項或第2項之半導體裝置，其中該第二反相器是互補型反相器。
  5. 根據申請專利範圍第1項或第2項之半導體裝置，其中該讀出電晶體的導電型與該寫入電晶體的導電型不同。
  6. 根據申請專利範圍第1項或第2項之半導體裝置，其中該寫入電晶體和該讀出電晶體設置在不同的層中。
  7. 根據申請專利範圍第1項或第2項之半導體裝置，其中該寫入電晶體和包含在該第二反相器中的一個電晶體設置在不同的層中。
  8. 根據申請專利範圍第1項或第2項之半導體裝置，其中用於該寫入電晶體的半導體種類與用於該讀出電晶體的半導體種類不同。
  9. 根據申請專利範圍第1項或第2項之半導體裝置，其中用於該寫入電晶體的半導體種類與用於包含在該第二反相器中的一個電晶體的半導體種類不同。
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