TWI620176B - 半導體記憶體裝置及其驅動方法 - Google Patents

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Abstract

現有的DRAM當減少電容元件的電容時容易發生資料讀出錯誤。一個主位元線與多個單元連接。各單元包括子位元線及二至三十二個儲存單元。各單元還包括選擇電晶體及讀出電晶體，並且讀出電晶體的閘極與子位元線連接。由於子位元線的寄生電容足夠小，所以可以在不出現錯誤的狀態下使用讀出電晶體放大各儲存單元的電容元件的電荷資訊，並將該資訊輸出到主位元線。

Description

半導體記憶體裝置及其驅動方法
本發明係關於一種使用半導體的記憶體裝置。
首先，簡單地說明在本說明書中使用的術語。首先，在本說明書中，關於電晶體的源極電極和汲極電極，在一方稱為汲極電極時另一方稱為源極電極。換言之，不根據電位的高低來區別它們。從而，在本說明書中，也可以將源極電極的部分稱為汲極電極。
再者，在本說明書中，在表示為“連接”時，也有在實際上的電路中，有時沒有物理連接的部分，而只有佈線延伸的情況。例如，在絕緣閘極型場效應電晶體(以下簡單地稱為電晶體)的電路中，有時一個佈線兼用作多個電晶體的閘極。在此情況下，在電路圖中，有時一個佈線對閘極具有多個分歧。在本說明書中，在此情況下，有時也表示為“佈線連接於閘極”。
另外，在本說明書中，當在矩陣中確定特定的行、列及位置時，對圖式標記加上表示座標的符號，例如，表示 為“選擇電晶體STr_n_m”、“主位元線MBL_m”、“子位元線SBL_n_m”，但是尤其是在不特定行、列及位置的情況下、元件集合在一起的情況下或其位置明確的情況下，有時也表示為“選擇電晶體STr”、“主位元線MBL”、“子位元線SBL”或只表示為“選擇電晶體”、“主位元線”、“子位元線”。
使用一個電晶體和一個電容元件形成儲存單元的DRAM由於可以實現高集成化，可以在原理上無限制地寫入，再者，由於寫入/讀出速度也可以是相對高速，所以在多種電子裝置中被使用。DRAM藉由在各儲存單元的電容元件中儲存電荷來儲存資料，並藉由放出電荷來讀出資料。
圖2示出現有的DRAM的電路。與其他記憶體裝置同樣，儲存單元配置為矩陣狀。在圖2中示出第n行第m列至第(n+6)行第(m+1)列的十四個儲存單元的情況和在讀出時使用的讀出放大器AMP_m、AMP_m+1。
以下，簡單地說明其工作。在對第n行儲存單元寫入資料時，將字線WL_n的電位設定為適當的電位(例如，設定為+1.8V)，而使第n行的儲存單元的電晶體導通。然後，藉由將位元線BL_m、位元線BL_m+1等的位元線BL的電位設定為對應於資料的電位(例如，設定為+1V或0V)，來使各儲存單元的電容元件充電到該電位。
讀出時的工作比寫入時的工作複雜。首先，使包括位元線BL_m、BL_m+1等的所有位元線BL的電位充電(預 充電)到適當的電位(例如，充電到+0.5V)。另外，將連接於各位元線的讀出放大器的參考電位VREF設定為預充電的電位(即，+0.5V)。
在該狀態下，將要讀出的行的字線WL的電位設定為適當的電位(例如，設定為+1.8V)，而使該行的儲存單元的電晶體導通。於是，位元線BL的電位根據儲存單元的電容元件的電位變動。例如，在使電容元件充電到+1V時，位元線BL的電位高於+0.5V，而在使電容元件充電到0V時，位元線BL的電位低於+0.5V。
在位元線BL的電位高於+0.5V時，讀出放大器的資料登錄輸出端子DATA的電位成為H，而在位元線BL的電位低於+0.5V時成為L。像這樣，讀出資料。在以上工作中成為問題的是讀出準確度。在位元線BL的寄生電容(在圖式中示出為Cs_m、Cs_m+1)小於所讀出的儲存單元的電容元件的電容時，位元線BL的電位接近於電容元件的電位，而增大與參考電位VREF之差。
與此相反，在位元線BL的寄生電容大於儲存單元的電容元件的電容時，位元線BL的電位不容易受到電容元件的電位的影響。例如，在位元線BL的寄生電容為電容元件的電容的10倍時，即使使儲存單元的電晶體成為導通，而使儲存在電容元件中的電荷放出到位元線BL，電位變動也只是0.05V左右。
當位元線BL的電位與參考電位VREF之間的差變小時讀出放大器容易發生錯誤。位元線BL由於與多個佈線交 叉，所以距離越長寄生電容越大。而且，由於當電容元件的電容相對地小於位元線BL的寄生電容時，電位的變動也小，所以在讀出時容易發生錯誤。
隨著微型化儲存單元有所占的面積縮小的傾向，由於如上所述需要將與位元線(或後述的子位元線)的寄生電容的比率保持為一定以上，所以不能縮減儲存單元的電容元件的電容。換言之，在縮小形成電容元件的面積時，要求形成相同電容的電容元件。
目前，藉由使用在矽晶片中挖較深的溝槽的溝槽結構或設置煙筒狀的凸起的疊層結構形成電容元件(參照非專利文獻1、非專利文獻2)。無論採用上述哪一個結構都要求縱橫比為50以上。換言之，需要在有限制的面積上形成深度或高度為2μm以上的極細長的結構物，但是要以高良率形成這樣的結構物是很困難的。
為了解決上述問題，已提出了將子位元線設置在位元線(在與子位元線的對比時也稱為主位元線)，並且使子位元線分別連接於正反器電路型的讀出放大器，以減少電容元件的電容的方法(參照專利文獻1)。然而，本發明的發明人發現設置多個正反器電路不僅會降低集成度，而且在子位元線、連接於子位元線的電容元件、正反器電路的輸入的電容等的電容(包括寄生電容)為1fF以下時工作不穩定，並容易發生錯誤。
錯誤的主要原因是雜波。例如，考察因某些雜波導致電路的電位變動的情況。當假設雜波的原因的電位變動為 恆定時，某個電路的電位的變動與該電路的電容成反比。換言之，在電路的電容大時，可以忽略因雜波而產生的電位的變動。另一方面，在電路的電容小時，由於雜波電位大幅度地變動。
一般的DRAM的位元線的電容為幾百fF以上。由此，即使產生相當大的雜波，位元線的電位的變動也是有限的。但是，一般的位元線中的只產生1mV的變動的雜波，在電容為1fF的子位元線中會產生0.1V以上的變動。在電容為0.1fF以下的子位元線中會產生1V以上的變動。
這種雜波大部分帶來短時間內的變動，藉由在長時間儲存資料並平均化，可以去除這種雜波。但是，在組裝有正反器電路等時，雜波的影響會表面化。這是因為正反器電路是將第一反相器的輸出用作為第二反相器的輸入，再者，將第二反相器的輸出用作為第一反相器的輸入的正回饋電路的緣故。
正回饋電路一旦檢測出某個一定程度以上的電位差，不管該電位差是否是暫時的電位差，也在之後放大並固定該電位差。換言之，一般的DRAM不成為問題的雜波(主要是熱雜波)在電容具有極小的子位元線的半導體記憶體裝置中會成為錯誤的主要原因。
而且，在使用子位元線等，並且連接於正反器電路的電容比一般的位元線小得多時，正反器電路對極短期間的電位的變動也會感應到，而將電位固定。從而，在電容元 件的電容、子位元線的電容足夠小時不能使用在專利文獻1中記載的DRAM。
另外，在電容元件的電容設定為10fF以下時，不能忽略用於讀出放大器的正反器電路的輸入的電容(明確而言，指的是連接於輸入端子的電晶體的閘極的電容等，雖然也要依據電晶體的大小，但一般指的是1fF以下)的影響。
藉由使儲存在電容元件的電荷放出到位元線(或子位元線)，該電位變動。另一方面，由於在正反器電路工作的過程中，正反器電路中的電晶體導通/截止，其結果，正反器電路中的電晶體的閘極電容變動，所以位元線的電位變動。
一般的DRAM的電容元件的電容比正反器電路的輸入的電容大得多。從而，可以說位元線的電位的變動大多是因電容元件所引起的。然而，在電容元件的電容成為正反器電路的輸入的電容的10倍以下時，正反器電路受到本身的閘極電容的變動的影響，因此工作變得不穩定。尤其是，在電容元件的電容為正反器電路的輸入的電容的2倍以下的條件下，幾乎不可能根據電容元件的電容控制正反器電路。
此外，由於現有的具有子位元線的半導體記憶體裝置不是能充分降低儲存單元的電晶體的截止電流的結構，所以還有當單純地減少電容元件的電容時，刷新(刷新是指為了補充儲存在電容元件中的電荷的減少，再次寫入資 料)頻度會增大的問題。例如，在電容元件的電容為現有的三十分之一的1fF時，刷新頻度成為現有的30倍，因此耗電量增加。
[專利文獻1]美國專利第4777625號
[非專利文獻1]Kim, “Technology for sub-50nm DRAM and NAND Flash Manufacturing” TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES MEETING, pp333-336, 2005
[非專利文獻2]Muller et al., “Challenges for the DRAM Cell Scaling to 40nm” TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES MEETING, pp347-350, 2005
本發明的課題之一是提供一種即使電容元件的電容為用於現有的DRAM的電容元件的值以下，具體為1fF以下，較佳為0.1fF以下也能夠充分工作的記憶體裝置。另外，本發明的課題之一是提供一種即使電容元件的電容為所使用的電晶體的閘極電容的10倍以下，較佳為2倍以下也能夠充分工作的記憶體裝置。此外，本發明的課題之一是提供一種電容元件所需要的深度或高度為1μm以下，較佳為0.3μm以下的記憶體裝置。
另外，本發明的課題之一是提供一種新結構的記憶體 裝置或其驅動方法。本發明的課題尤其是提供一種可減少耗電量的記憶體裝置或記憶體裝置的驅動方法。
本發明的一個方式是一種記憶體裝置，該記憶體裝置包括：一個以上的主位元線；四個以上的字線；一個以上的電位供給線；以及兩個以上的單元，其中，各單元分別包括：兩個以上的儲存單元；子位元線；選擇電晶體；以及讀出電晶體，選擇電晶體的汲極電極及讀出電晶體的汲極電極與主位元線之一連接，讀出電晶體的閘極與子位元線連接，讀出電晶體的源極電極與電位供給線之一連接，各儲存單元分別包括一個以上的電晶體及一個以上的電容元件，電容元件的電容為1fF以下，並且，各儲存單元的電晶體之一的閘極與字線之一連接。
本發明的一個方式是一種記憶體裝置，該記憶體裝置包括：第一及第二主位元線；四個以上的字線；一個以上的電位供給線；以及第一及第二單元，其中，第一單元包括：兩個以上的儲存單元；第一子位元線；第一選擇電晶體；以及第一讀出電晶體，第二單元包括：兩個以上的儲存單元；第二子位元線；第二選擇電晶體；以及第二讀出電晶體，第一選擇電晶體的汲極電極及第一讀出電晶體的汲極電極與第一主位元線連接，第一選擇電晶體的源極電極及第二讀出電晶體的閘極與第一子位元線連接，讀出電晶體的源極電極與電位供給線之一連接，各儲存單元分別包括一個以上的電晶體及一個以上的電容元件，電容元件的電容為1fF以下，並且，各儲存單元的電晶體之一的閘 極與字線之一連接。
本發明的一個方式是一種記憶體裝置的驅動方法，該記憶體裝置包括：一個以上的主位元線；四個以上的字線；一個以上的電位供給線；以及兩個以上的單元，其中，各單元包括：兩個以上的儲存單元；子位元線；選擇電晶體；以及讀出電晶體，選擇電晶體的汲極電極及讀出電晶體的汲極電極與主位元線之一連接，讀出電晶體的閘極與子位元線連接，讀出電晶體的源極電極與電位供給線之一連接，各儲存單元包括一個以上的電晶體及一個以上的電容元件，電容元件的電容為1fF以下，並且，各儲存單元的電晶體之一的閘極與字線之一連接，記憶體裝置的驅動方法包括如下步驟：藉由使選擇電晶體導通，來將子位元線的電位設定為特定的電位的第一步驟，使儲存單元之一的電晶體之一導通的第二步驟。
在上述結構中，一個單元的選擇電晶體和儲存單元之一的電晶體之一也可以設置在不同的層中。另外，一個單元的選擇電晶體的半導體和儲存單元之一的電晶體之一的半導體也可以為不同的種類。在上述結構中，一個單元的儲存單元之一的電晶體之一和其他儲存單元的電晶體之一也可以設置在不同的層中。
在上述結構中，讀出電晶體的導電型也可以與選擇電晶體的導電型不同。另外，讀出電晶體的導電型也可以為P通道型。此外，一個單元也可以包括二至三十二個儲存單元。再者，電容元件所需要的深度或高度也可以為1μm 以下，較佳為0.3μm以下。
藉由採用上述結構的任一種，可以解決上述課題中的至少一個。參照圖1說明本發明的效果。圖1所示的電路為本發明的技術思想的一部分。圖1示出第n行第m列至第(n+1)行第(m+1)列的四個單元，一個單元包括四個儲存單元。各儲存單元與現有的DRAM同樣地包括一個電晶體及一個電容元件。
在讀出時，使子位元線SBL_n_m為保持適當的電位的狀態，且使選擇電晶體STr_n_m截止。在該狀態下使讀出儲存單元的電晶體導通，根據儲存在該儲存單元的電容元件中的電荷，子位元線SBL_n_m的電位變動。此時，由於子位元線SBL_n_m足夠短，與主位元線MBL_m相比其寄生電容也足夠小。從而，即使儲存單元的電容元件的電容為1fF以下，子位元線SBL_n_m的電位也在保持足夠的大小的狀態下變動。
由於子位元線SBL_n_m與讀出電晶體RTr_n_m的閘極連接，所以在子位元線SBL_n_m的電位變動時，就會改變讀出電晶體RTr_n_m的導通狀態。換言之，因數位元線SBL_n_m的電位的變動讀出電晶體RTr_n_m的源極電極與汲極電極之間的電阻值變化。該變化立刻反映到主位元線MBL_m的電荷的增減，即反映到電位。
當然，當在極短的時間檢測讀出電晶體RTr_n_m的源極電極與汲極電極之間的電阻值時會有較大的雜波，但是在將電荷儲存於電容足夠大的主位元線MBL_m中的過 程中該雜波的影響會被消除。換言之，與現有的DRAM相比，可以使用小的電容元件製造具有相同的功能的記憶體裝置。
電容元件小意味著不需要現有的DRAM所包括的縱橫比大的結構物。現有的DRAM也有結構物的製造困難的問題，而且製造多層結構的儲存單元且提高儲存密度是非常困難的。在這點上藉由使用不需要上述那樣的結構物的本發明的一個方式，可以實現在儲存單元上重疊儲存單元的多層化技術。
101‧‧‧基板
102‧‧‧元件分離絕緣物
103a‧‧‧雜質區
103b‧‧‧雜質區
103c‧‧‧雜質區
103d‧‧‧雜質區
104a‧‧‧閘極
104b‧‧‧閘極
104c‧‧‧閘極
105‧‧‧第一層間絕緣物
106a‧‧‧第一接觸插頭
106b‧‧‧第一接觸插頭
106c‧‧‧第一接觸插頭
106d‧‧‧第一接觸插頭
106e‧‧‧第一接觸插頭
107‧‧‧第一埋入絕緣物
108a‧‧‧第一層佈線
108b‧‧‧第一層佈線
108c‧‧‧第一層佈線
108d‧‧‧第一層佈線
108e‧‧‧第一層佈線
108f‧‧‧第一層佈線
109‧‧‧第二層間絕緣物
110a‧‧‧第二接觸插頭
110b‧‧‧第二接觸插頭
110c‧‧‧第二接觸插頭
110d‧‧‧第二接觸插頭
111‧‧‧第二埋入絕緣物
112a‧‧‧第二層佈線
112b‧‧‧第二層佈線
112c‧‧‧第二層佈線
112d‧‧‧第二層佈線
112e‧‧‧第二層佈線
112f‧‧‧第二層佈線
112g‧‧‧第二層佈線
113‧‧‧電容元件用絕緣物
114a‧‧‧氧化物半導體層
114b‧‧‧氧化物半導體層
115‧‧‧閘極絕緣物
116a‧‧‧字線
116b‧‧‧字線
116c‧‧‧字線
116d‧‧‧字線
117‧‧‧第三層間絕緣物
118a‧‧‧第三接觸插頭
118b‧‧‧第三接觸插頭
118c‧‧‧第三接觸插頭
118d‧‧‧第三接觸插頭
118e‧‧‧第三接觸插頭
119‧‧‧第五層佈線
120‧‧‧第六層佈線
AMP‧‧‧讀出放大器
BL‧‧‧位元線
Cs‧‧‧寄生電容
CTr1‧‧‧第一列電晶體
CTr2‧‧‧第二列電晶體
DATA‧‧‧資料登錄輸出端子
FF‧‧‧正反器電路
MBL‧‧‧主位元線
MC‧‧‧儲存單元
RL1‧‧‧第一列驅動線
RL2‧‧‧第二列驅動線
RTr‧‧‧讀出電晶體
SBL‧‧‧子位元線
SL‧‧‧選擇線
STr‧‧‧選擇電晶體
VH‧‧‧高電位的電源電位
VL‧‧‧低電位的電源電位
VREF‧‧‧參考電位
WL‧‧‧字線
XL1‧‧‧第一電源供給線
XL2‧‧‧第二電源供給線
在圖式中：圖1是示出本發明的半導體記憶體裝置的例子的圖；圖2是示出現有的半導體記憶體裝置(DRAM)的例子的圖；圖3A至圖3C是說明本發明的半導體記憶體裝置的驅動方法的例子的圖；圖4A至圖4C是說明本發明的半導體記憶體裝置的驅動方法的例子的圖；圖5A至圖5C是說明本發明的半導體記憶體裝置的驅動方法的例子的圖；圖6A至圖6C是示出本發明的半導體記憶體裝置的製造製程的例子的圖；圖7A和圖7B是示出本發明的半導體記憶體裝置的 製造製程的例子的圖；圖8A至圖8D是說明本發明的半導體記憶體裝置的驅動方法的例子的圖；圖9是示出本發明的半導體記憶體裝置的例子的圖；圖10是說明本發明的半導體記憶體裝置的驅動方法的例子的圖；圖11是示出本發明的半導體記憶體裝置的例子的圖；圖12是說明本發明的半導體記憶體裝置的驅動方法的例子的圖；圖13A至圖13E是示出本發明的半導體記憶體裝置的例子的圖。
下面，參照圖式對實施方式進行說明。但是，實施方式可以以多個不同方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其方式和詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
實施方式1
在本實施方式中，參照圖3A至圖5C說明圖1所示的半導體記憶體裝置及其工作的例子。注意，作為電位以 下舉出具體的數值，舉出具體的數值的目的是為了有助於瞭解本發明的技術思想。當然，這些數值根據電晶體或電容元件的各種特性或者實施者的需要而改變。另外，本實施方式所示的半導體記憶體裝置也可以藉由使用以下的方法以外的方法寫入資料或讀出資料。
圖1所示的半導體記憶體裝置包括字線WL、與字線正交的主位元線MBL、與字線平行的選擇線SL、多個單元。各單元包括選擇電晶體STr、讀出電晶體RTr、子位元線SBL以及多個儲存單元MC。
在圖1中，在各單元中設置有四個儲存單元MC。圖1所示的第n行第m列的單元從上依次包括儲存單元MC_n_m_1、MC_n_m_2、MC_n_m_3以及MC_n_m_4。
各儲存單元與現有的DRAM同樣地包括一個電晶體及一個電容元件，也可以包括兩個以上的電晶體或兩個以上的電容元件。儲存單元的電晶體的汲極電極、源極電極及閘極較佳分別與子位元線SBL、電容元件的電極的一方及字線WL之一連接。
此外，選擇電晶體STr的汲極電極及讀出電晶體RTr的汲極電極與主位元線MBL之一連接，選擇電晶體STr的源極電極及讀出電晶體RTr的閘極與子位元線SBL連接，選擇電晶體STr的閘極與選擇線之一連接。
作為選擇電晶體STr、讀出電晶體RTr、各儲存單元MC的電晶體可以使用各種半導體。例如，這些電晶體可以都使用相同種類的半導體材料形成。例如，也可以使用 單晶矽半導體基板形成這些電晶體。
此外，用於選擇電晶體STr和讀出電晶體RTr的電晶體也可以使用單晶矽半導體基板製造，並且各儲存單元MC的電晶體可以使用薄膜半導體層形成。此時，作為薄膜半導體層，可以使用單晶矽或多晶矽，也可以使用矽以外的半導體，例如也可以使用氧化物半導體。
尤其是，在氧化物半導體中，能隙為3電子伏特以上的氧化物半導體藉由使施體或受體的濃度為1×1012cm-3以下，可以提高截止時的電阻。換言之，藉由使閘極的電位最優化，可以使源極電極與汲極電極之間的電阻為1×1024Ω以上。例如，即使將儲存單元的電容設定為現有的DRAM的1/1000以下，即0.01fF，時間常數為1×107秒(115天)，也可以在現有的DRAM無法實現的期間保持資料。
換言之，通常使用時不需要進行現有的DRAM所需要進行的每秒10次以上的刷新。
在進行DRAM的資料的寫入時，流過主位元線中的電流的大部分除了對儲存單元的電容元件進行充電以外，還用於對主位元線間的寄生電容進行充放電。由於隨著佈線寬度縮小，主位元線間的寄生電容增大，所以在實現了集成化的現狀中，儲存單元的電容元件的充電所需要的電流的10倍以上的電流被用於對主位元線間的寄生電容的充放電。
當然，主位元線間的寄生電容的充放電與資料的保持 無關，進行刷新意味著耗電量的增大。從而，減少刷新次數或不需要刷新對抑制耗電量有效。
讀出電晶體RTr既可以是與選擇電晶體STr相同的導電型又可以是不同的導電型。例如，選擇電晶體STr、讀出電晶體RTr可以都是N通道型或P通道型，或者選擇電晶體STr是N通道型且讀出電晶體RTr是P通道型。或者，選擇電晶體STr是P通道型且讀出電晶體RTr是N通道型。
在圖1中，一個單元包括四個儲存單元MC，但一個單元較佳包括二至三十二個儲存單元MC。儲存單元的數量越多子位元線SBL越長，由此寄生電容也增大。由於在儲存單元MC的電容元件的電容恆定時，子位元線SBL的對於寄生電容的比率降低，所以讀出資料時的子位元線SBL的電位的變動變小，這樣就使讀出電晶體不能正確做出反應。
參照圖3A至圖5C說明圖1的半導體記憶體裝置的工作。另外，在示出本說明書的工作的電路圖中，截止狀態的電晶體表示為在電晶體的符號上寫有叉號，並且導通狀態的電晶體表示為在電晶體的符號上寫有圈號，被施加有用於使連接的電晶體導通的電位(H)的選擇線SL、字線WL表示為由圓圈圍繞其符號。此外，為了使連接的電晶體截止，將電位設定為L。
首先，說明寫入。在寫入過程中讀出電晶體RTr_n_m的源極電極的電位恆定，根據讀出電晶體RTr_n_m的極 性或臨界值較佳為+1V或0V。換言之，在讀出電晶體RTr_n_m為N通道型且臨界值為+0.5V時，讀出電晶體RTr_n_m的源極電極的電位為+1V，在讀出電晶體RTr_n_m為P通道型且臨界值為-0.5V時，讀出電晶體RTr_n_m的源極電極的電位為0V，即可。此外，將儲存單元的電容元件的對置電極的電位也設定為適當的恆定值(在此為0V)。
也可以將讀出電晶體RTr_n_m的源極電極的電位設定為上述條件以外的值，但是根據條件有如下擔憂：在寫入時電流在讀出電晶體RTr_n_m的源極電極與汲極電極之間流過，而使耗電量增大或造成電路損傷。
在此，考察對第n行第m列的單元的第二儲存單元MC_n_m_2寫入資料的情況。如圖3A所示，根據資料將主位元線MBL_m的電位設定為0V或+1V。並且，將選擇線SL_n及字線WL_n_2的電位設定為H，而使選擇電晶體STr_n_m及儲存單元MC_n_m_2的電晶體導通。
其結果是，使儲存單元MC_n_m_2的電容元件充電到主位元線的電位。此時，讀出電晶體RTr_n_m可以維持截止。在充電結束後，將字線WL_n_2的電位設定為L，而使儲存單元MC_n_m_2的電晶體截止。藉由上述步驟，資料的寫入結束。
若對第n行第m列的單元的其他儲存單元寫入資料，使連接於該儲存單元的字線及主位元線MBL_m的電位改變，與上述同樣地進行寫入，即可。在該期間中，使 選擇電晶體STr_n_m保持為導通，即可。
在第n行第m列的單元的寫入結束之後，如圖3B所示那樣，根據讀出電晶體RTr_n_m的極性或臨界值，將主位元線MBL_m的電位設定為0V或+1V。換言之，在讀出電晶體RTr_n_m為N通道型且臨界值為+0.5V時，將主位元線MBL_m的電位設定為0V，而在讀出電晶體RTr_n_m為P通道型且臨界值為-0.5V時，將主位元線MBL_m的電位設定為+1V。由於選擇電晶體STr_n_m處於導通，所以子位元線SBL_n_m的電位與主位元線MBL_m的電位相等。
然後，如圖3C所示，將選擇線SL_n的電位設定為L，而使選擇電晶體STr_n_m截止。其結果是，子位元線SBL_n_m的電位被保持為0V(讀出電晶體RTr_n_m為N通道型時)或+1V(讀出電晶體RTr_n_m為P通道型時)。
另一方面，為了對其他行的單元寫入資料，對主位元線MBL_m施加+1V或0V的電位。在將子位元線SBL_n_m的電位設定為上述條件時，不管主位元線MBL_m的電位如何，都可以使讀出電晶體RTr_n_m保持為截止。
注意，在與主位元線MBL_m連接的任一個單元中進行寫入工作時，若不將子位元線SBL_n_m的電位保持為使讀出電晶體RTr_n_m保持為截止的電位，則在讀出電晶體RTr_n_m的源極電極與汲極電極之間多少會有電流 流過而造成電力損失，在電流量大時，甚至有電路被燒壞的擔憂。尤其是，在選擇電晶體STr_n_m的洩漏電流大時，子位元線SBL_n_m的電位成為與最初的電位不同的值的可能性變高。
為了避免上述事態，使用截止電阻特別高的氧化物半導體形成選擇電晶體STr_n_m，即可。然而，在因某些理由(例如，使用氧化物半導體的電晶體的導通電流不足夠等)不能使用氧化物半導體，並不能使截止電阻變大時，在每次對其他單元進行寫入時或者以一定間隔將子位元線SBL_n_m的電位設定為上述適當的值，即可。
換言之，由於在對其他單元進行寫入時，對主位元線MBL_m除了施加用來對儲存單元的電容元件進行寫入資訊的信號脈衝以外，如圖3B所示，還施加用來將子位元線SBL的電位設定為預定的值的脈衝，所以此時藉由使選擇電晶體STr_n_m導通/截止，可以將子位元線SBL_n_m的電位設定為適當的值。
另外，在不對任何單元進行寫入的期間，較佳將主位元線MBL_m的電位及讀出電晶體RTr_n_m的源極電極的電位都設定為0V(讀出電晶體RTr_n_m為N通道型時)或+1V(讀出電晶體RTr_n_m為P通道型時)。因此，在重新進行寫入的步驟或開始讀出的步驟，讀出電晶體RTr_n_m處於截止。
或者，也可以將主位元線MBL_m的電位及讀出電晶體RTr_n_m的源極電極的電位都設定為+1V(讀出電晶體 RTr_n_m為N通道型時)或0V(讀出電晶體RTr_n_m為P通道型時)。在此情況下，在重新進行寫入或開始讀出之前，較佳在所有單元中將子位元線SBL的電位設定為0V(讀出電晶體RTr_n_m為N通道型時)或+1V(讀出電晶體RTr_n_m為P通道型時)。
下面，說明儲存單元MC_n_m_2的讀出。以下，說明兩個方法，但是也可以使用其他方法進行讀出。首先，說明圖4A至圖4C所示的方法。在此，讀出電晶體RTr_n_m為N通道型，源極電極與汲極電極之間的電阻在閘極與源極電極之間的電位差((閘極的電位)-(源極電極的電位))為+0.4V時是為+0.6V時的100倍。
另外，嚴格說來，也需要考慮到主位元線MBL_m的佈線電阻，在此，主位元線MBL_m的佈線電阻是讀出電晶體RTr_n_m的閘極與源極電極之間的電位差為+0.6V時的電阻的十分之一左右，所以並不需要考慮。
此外，儲存單元MC_n_m_2的電容元件的電容為子位元線SBL_n_m的寄生電容和讀出電晶體RTr_n_m的電容(包括閘極電容和寄生電容)的總和的1/4。另外，在本實施方式的記憶體裝置中，儲存單元MC的電容元件的電容較佳為子位元線SBL的寄生電容及讀出電晶體RTr的電容(包括閘極電容和寄生電容)的總和的20%以上。
首先，將讀出電晶體RTr_n_m的源極電極的電位設定為+1V，如圖4A所示，將主位元線MBL_m的電位設定為+0.5V。並且，將選擇線SL_n的電位設定為H，而使選 擇電晶體STr_n_m導通。子位元線SBL_n_m的電位成為+0.5V。
接著，將選擇線SL_n的電位設定為L，而使選擇電晶體STr_n_m截止。其結果是，子位元線SBL_n_m的電位維持為+0.5V。此外，如圖4B所示，主位元線MBL_m的末端與電阻R連接。電阻R的電阻值RM滿足RL<RM<RH的條件。在此，RL是讀出電晶體RTr_n_m的閘極與源極電極之間的電位差為+0.6V時的源極電極與汲極電極之間的電阻值，而RH是+0.4V時的電阻值。例如，RM=RH/10且RM=10RL。將與主位元線MBL_m相反一側的電阻的末端的電位設定為+1V。此外，將讀出電晶體RTr_n_m的源極電極設定為0V。
然後，如圖4C所示，將字線WL_n_2的電位設定為H，而使儲存單元MC_n_m_2的電晶體導通。其結果是，子位元線SBL_n_m的電位變動。由於選擇電晶體STr_n_m處於截止狀態，所以關於電位的變動，在此，只考慮到儲存單元MC_n_m_2的電容元件的電容、子位元線SBL_n_m的寄生電容及讀出電晶體RTr_n_m的電容，即可。
如上所述，由於儲存單元MC_n_m_2的電容元件的電容為子位元線SBL_n_m的寄生電容及讀出電晶體RTr_n_m的電容的總和的1/4，所以子位元線SBL_n_m的電位成為+0.4V或+0.6V。
另外，在儲存單元MC_n_m_2的電晶體導通時，藉由 其閘極電容，子位元線SBL_n_m的電位受到字線WL_n_2的電位的影響。該現象在電容元件的電容、子位元線SBL_n_m的寄生電容及讀出電晶體RTr_n_m的電容的總和成為儲存單元MC_n_m_2的電晶體的閘極電容的5倍以下時變得明顯。
因此，尤其是當電容元件的電容為儲存單元MC_n_m_2的電晶體的閘極電容的相同程度時，較佳將儲存在電容元件中的電荷釋放到子位元線SBL_n_m，並將字線WL_n_2的電位設定為L，而使儲存單元MC_n_m_2的電晶體截止。
在子位元線SBL_n_m的電位為+0.4V時，讀出電晶體RTr_n_m的電阻值為電阻R的10倍，所以主位元線MBL_m的電位成為+0.9V。另一方面，在子位元線SBL_n_m的電位為+0.6V時，讀出電晶體RTr_n_m的電阻值為電阻R的1/10，所以主位元線MBL_m的電位成為+0.1V。像這樣，由於根據儲存單元的電容元件的電荷，主位元線的電位大幅度地變動，所以藉由檢測出該變動可以進行資料的讀出。
另外，在進行其他行的單元的讀出時，與寫入時同樣，將子位元線SBL_n_m的電位維持為0V或近於OV的值，而使讀出電晶體RTr_n_m截止。
在上述例子中，由於主位元線的電位的變動充分大，所以該電位的變動不需要使用讀出放大器就可以檢測出。但是，如果連接於同一列的單元的子位元線的電位不是充 分低，則不能忽略這些單元的讀出電晶體的並聯電阻，因為該並聯電阻會使檢測精確度降低。
使用N通道型電晶體或P通道型電晶體代替電阻R也可以構成同樣的電路。此外，作為讀出電晶體RTr_n_m使用P通道型電晶體也可以同樣地實施。
例如，可以使用具有與讀出電晶體RTr_n_m相反的導電型的電晶體。在讀出電晶體RTr_n_m為N通道型且其臨界值為+0.5V時，使用P通道型的臨界值為-0.5V的電晶體，並且使其源極電極與主位元線MBL_m連接，將汲極電極的電位設定為+1V，並將閘極的電位設定為+0.6V，即可。
圖5A至圖5C示出其他讀出方法。在此，讀出電晶體RTr_n_m為N通道型且其臨界值為+0.5V。此外，儲存單元MC_n_m_2的電容元件的電容與圖4A至圖4C的情況相同。
首先，將主位元線MBL_m的電位設定為+1V，操作選擇線SL_n，而使選擇電晶體STr_n_m導通/截止，使子位元線SBL_n_m預充電到+1V。詳細說明可以參照圖4A以及有關圖4A的記載。然後，使主位元線MBL_m處於浮動狀態。此外，將讀出電晶體RTr_n_m的源極電極設定為+1V。
接著，如圖5A所示，將字線WL_n_2的電位設定為H，而使儲存單元MC_n_m_2的電晶體導通。其結果是，子位元線SBL_n_m的電位變動。與圖4A至圖4C同樣， 根據電容元件的電位子位元線SBL_n_m的電位變動，在電容元件的電位為0V時子位元線SBL_n_m的電位為+0.8V，而在電容元件的電位為+1V時子位元線SBL_n_m的電位維持為+1V。詳細說明可以參照圖4C以及有關圖4C的記載。
再者，如圖5B所示，使讀出電晶體RTr_n_m的源極電極的電位從+1V降低到0V。藉由該操作，讀出電晶體RTr_n_m導通而主位元線MBL_m的電位為0V。
然後，如圖5C所示，在讀出電晶體RTr_n_m的源極電極的電位返回到+1V時，主位元線MBL_m的電位為+0.3V或+0.5V。
這是因為讀出電晶體RTr_n_m的汲極電極(主位元線MBL_m)與閘極(子位元線SBL_n_m)的電位差不成為臨界值以下的緣故。在子位元線SBL_n_m的電位為+0.8V時，由於不能使該電位差為臨界值的+0.5V以下，所以主位元線MBL_m的電位上升到+0.3V，同樣地，在子位元線SBL_n_m的電位為+1V時，主位元線MBL_m的電位上升到+0.5V。
此時，依據出現在主位元線MBL_m的資料的電位差(0.2V)為子位元線SBL_n_m的電位差。在上述例子中，雖然如圖4A至圖4C的方法那樣不能放大依據子位元線SBL_n_m的資料的電位差，但是可以將該電位差轉移到主位元線MBL_m。
由於主位元線MBL_m的電位如上述那樣為+0.3V或 +0.5V，其差距小，所以較佳使用讀出放大器放大電位。藉由使用讀出放大器放大電位，可以使其分別為0V、+1V。另外，在此要關注的是與寫入資料時相同的相位的電位出現在主位元線MBL_m中。
換言之，在圖5A至圖5C所示的方法中，在寫入資料時主位元線MBL_m的電位為“1”時，讀出時的主位元線MBL_m的電位也為“1”。藉由使用讀出放大器充分放大主位元線MBL_m的電位，可以使用該電位而重新寫入資料。
在本實施方式的半導體記憶體裝置中，由於因讀出資料而使資料受到損壞，所以需要寫入相同的資料。因此較佳主位元線MBL_m的電位有相同的位相的。
此外，在圖4A至圖4C中，主位元線MBL_m的電位在寫入時和讀出時成為相反位相。因此，由於需要先使出現在主位元線MBL_m的電位反轉，然後進行寫入，所以需要用於上述操作的寫入時間和電力。
實施方式2
參照圖6A至圖6C以及圖7A和圖7B說明根據本發明的技術思想的半導體記憶體裝置的製造方法的例子。另外，在本實施方式中，使用剖面圖只說明一般的製造製程。作為半導體記憶體裝置的層結構，可以參照實施方式5或圖13A至圖13E。
首先，使用已知的半導體加工技術，在矽、砷化鎵、 磷化鎵、碳化矽、鍺、矽化鍺等的單晶半導體基板101的一表面形成元件分離絕緣物102，還形成N型或P型雜質區103a至103d及電晶體的閘極104a、104b。再者，形成第一層間絕緣物105，並形成第一接觸插頭106a至106e(參照圖6A)。也可以在雜質區103a至103d的表面設置矽化物層，而提高導電性。
在此，N型雜質區103c相當於圖1的讀出電晶體RTr_n_m的源極電極。另外，閘極104a為選擇電晶體STr_n_m的閘極，也用作選擇線SL_n。與此相同，閘極104b為讀出電晶體RTr_n_m的閘極。
第一接觸插頭106a與選擇電晶體STr_n_m的閘極連接。另外，第一接觸插頭106e與下一行的選擇電晶體STr_n+1_m的汲極電極(也為讀出電晶體RTr_n_m的汲極電極)連接。N型雜質區103c也可以與選擇線SL_n平行地設置。
接著，形成第一埋入絕緣物107及第一層佈線108a至108f。作為第一層佈線108a至108f使用銅以提高導電性。在此情況下較佳使用鑲嵌法製造。第一層佈線108c用來對讀出電晶體RTr_n_m的源極電極供應電位。再者，形成第二層間絕緣物109，並形成第二接觸插頭110a至110d(參照圖6B)。
接著，形成第二埋入絕緣物111及第二層佈線112a至112g。此外，由於第二層佈線112c至112f的上表面直接與後面形成的氧化物半導體接觸或隔著薄的絕緣物與氧 化物半導體接觸，所以較佳作為第二層佈線112c至112f使用適合於其目的的材料。例如，較佳使用如鈦、氮化鈦等其功函數比氧化物半導體的電子親和力小的材料。第二層佈線112c及112e起儲存單元的電容元件的對置電極的作用。
再者，形成6nm至20nm厚的電容元件用絕緣物113。電容元件用絕緣物113的厚度及介電常數決定儲存單元的電容元件的電容。在電容元件用絕緣物113的厚度薄時電容元件的電容大，另一方面，洩漏電流也增大。由於洩漏電流的增大會使儲存單元的資料的保持特性惡化，所以較佳使電容元件用絕緣物113的厚度為10nm以上。作為電容元件用絕緣物113的材料，可以使用氧化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鋯等。
然後，形成氧化物半導體層114a及114b。作為氧化物半導體，較佳使用在金屬元素中銦所占的比率為20atoms%以上的材料。在形成時，需要不使氫混入，在形成氧化物半導體時，較佳利用在氣圍中或靶材中氫或水被充分減少的濺射法。
再者，形成閘極絕緣物115。作為閘極絕緣物115的材料，可以使用氧化矽、氧氮化矽、氧化鋁、氧化鉿、氧化鋯等。此外，較佳將其厚度設定為6nm至20nm，較佳為10nm至16nm(參照圖6C)。
然後，形成字線116a至116d。作為字線116a至116d的材料，較佳使用鎢、鎳、鈀、鋨、鉑等其功函數 比氧化物半導體的電子親和力大的材料。或者，也可以僅在與閘極絕緣物115接觸的部分使用上述那樣的材料。再者，形成第三層間絕緣物117，並形成第三接觸插頭118a至118e(參照圖7A)。
藉由上述步驟，可以形成第一儲存單元層。圖7A示出兩個儲存單元。換言之，它是包括將字線116b及116d用作各自的閘極的電晶體的兩個儲存單元。
在此，說明包括將字線116d用作閘極的電晶體的儲存單元。該儲存單元的電晶體使用氧化物半導體層114b形成。第二層佈線112e為該儲存單元的電容元件的對置電極。電容元件的另一方的電極未圖示，氧化物半導體層114b中的對置於第二層佈線112e的部分相當於該電容元件的另一方的電極。
藉由作為第二層佈線112e的表面使用如鈦、氮化鈦等其功函數比氧化物半導體的電子親和力小的材料，使對置於第二層佈線112e的氧化物半導體層114b中的電子被激發而呈現N型導電性，所以可以將氧化物半導體層114b用作電容元件的電極。此外，第二層佈線112f用作儲存單元的電晶體的汲極電極。
儲存單元的電容元件的形狀為平板(平面)型。因此，雖然電容小，但如實施方式1所示，由於電容元件的電容只要有子位元線的寄生電容及讀出電晶體的電容的20%以上即可，所以例如0.1fF以下的電容也能夠工作。再者，由於使用這種平板型結構，所以容易層疊儲存單 元，因此從提高集成度的觀點來看是較佳的。
另外，藉由將電容元件的對置電極(第二層佈線112e)隔著氧化物半導體層114b設置在字線116d的相反的位置，也對提高集成度有效。此外，藉由如上述那樣配置，可以維持集成度並可以減少字線116d與第二層佈線112f之間的寄生電容。
然後，同樣地層疊儲存單元層。例如，還層疊兩層儲存單元層。然後，如圖7B所示，形成連接設置在最上層的儲存單元層的中間的三個接觸插頭(第五接觸插頭)的佈線(第五層佈線)119，還形成連接其上層的外側的兩個接觸插頭(第六接觸插頭)的佈線(第六層佈線)120。
第六層佈線120為主位元線MBL_m，藉由第三接觸插頭118a、第二層佈線112a、第二接觸插頭110a、第一層佈線108a、第一接觸插頭106a等與選擇電晶體STr_n_m的汲極電極的雜質區103a連接。同樣地，藉由第三接觸插頭118e、第二層佈線112g、第二接觸插頭110d、第一層佈線108f、第一接觸插頭106d等與下一行的選擇電晶體STr_n+1_m的汲極電極的雜質區103d連接。
此外，雜質區103b、第一接觸插頭106b、第一層佈線108b及108e、第二接觸插頭110b及110c、第二層佈線112b、112d及112f、第三接觸插頭118b、118c及118d等藉由第五層佈線119連接，而形成子位元線 SBL_n_m。
在以上例子中示出作為用於儲存單元的電晶體的半導體，使用氧化物半導體的例子，但是也可以使用其他半導體。例如，也可以使用利用雷射照射來實現晶化的多晶或單晶的矽膜。
實施方式3
在本實施方式中，參照圖8A至圖8D說明與實施方式1不同的半導體記憶體裝置的工作方法。在本實施方式中，使選擇電晶體只在進行讀出時截止。在此，讀出電晶體及儲存單元的電容元件的特性為實施方式1所記載的特性。
在圖8A至圖8D中說明第n行第m列的單元及下一行的第(n+1)行第m列的單元的狀態。此外，圖8A及圖8B示出寫入時的狀態的一部分，圖8C及圖8D示出讀出時的狀態的一部分。有時在圖式中不附加圖式標記，但詳細內容參照實施方式1，即可。
首先，說明寫入。如上述說明那樣，使選擇電晶體STr_n_m及STr_n+1_m導通。在該狀態下，根據資料主位元線MBL_m的電位為0V或+1V。換言之，由於讀出電晶體RTr_n_m及RTr_n+1_m的閘極的電位為0V或+1V，讀出電晶體RTr_n_m及RTr_n+1_m的源極電極的電位為+1V，所以不管閘極電位如何，讀出電晶體RTr_n_m及RTr_n+1_m都截止。然後，將字線WL_n_2的電位設定為 H，而對儲存單元MC_n_m_2寫入資料(參照圖8A)。
然後，將字線WL_n_2的電位設定為L，而使對儲存單元MC_n_m_2的資料的寫入結束。主位元線MBL_m的電位為根據寫入到其他行的資料的電位，由於讀出電晶體RTr_n_m及RTr_n+1_m的源極電極的電位為+1V，所以不管閘極的電位如何，讀出電晶體RTr_n_m及RTr_n+1_m都截止(參照圖8B)。
接著，說明讀出。在此，使用圖5A至圖5C所示的方法進行讀出。首先，為了使子位元線SBL_n_m預充電到+1V，將主位元線MBL_m的電位設定為+1V，然後使其處於浮動狀態(參照圖8C)。在該狀態下，讀出電晶體RTr_n_m及RTr_n+1_m是截止的。
然後，使進行讀出的第n行第m列的單元的選擇電晶體STr_n_m截止。然後，將字線WL_n_2的電位設定為H，而使儲存在儲存單元MC_n_m_2的電容元件中的電荷放出到子位元線SBL_n_m。其結果是，子位元線SBL_n_m的電位成為+0.8V或+1V。關於該操作的詳細內容參照有關圖5B的記載，即可。
然後，將讀出電晶體RTr_n_m的源極電極的電位設定為0V。於是，讀出電晶體RTr_n_m導通，而主位元線MBL_m的電位成為0V(參照圖8D)。關於該操作的詳細內容參照圖5B的記載，即可。
另外，由於在讀出電晶體RTr_n+1_m中閘極的電位(該電位為子位元線SBL_n+1_m的電位，由於選擇電晶 體STr_n+1_m處於導通狀態，所以與主位元線MBL_m的電位相等)與汲極電極的電位(主位元線MBL_m的電位)相等，且為源極電極的電位(+1V)以下，所以讀出電晶體RTr_n+1_m維持為截止。同一列的其他讀出電晶體也同樣地為截止。
然後，將讀出電晶體RTr_n_m的源極電極的電位設定為+1V。如有關圖5C的說明那樣，根據子位元線SBL_n_m的電位，主位元線MBL_m的電位成為+0.3V或+0.5V。在讀出結束之後使選擇電晶體STr_n_m導通，即可。
在該方法中，在寫入及讀出時，作為佈線電容不僅包括主位元線MBL_m的寄生電容，而且還需要加上連接於主位元線MBL_m的幾乎所有的子位元線的寄生電容。
然而，如上述那樣藉由進行比較簡單的操作使選擇電晶體導通，在寫入及讀出的大部分期間可以使讀出電晶體確實截止。
另外，在本實施方式所說明的驅動方法中，如上述那樣，由於作為佈線電容不僅包括主位元線MBL_m的寄生電容，而且還包括連接於主位元線MBL_m的幾乎所有的子位元線的寄生電容，所以工作速度相應地會降低，但是藉由增大佈線電容，這樣即使子位元線的電位受到雜波的影響而大幅度地變動，該變動也在將電荷儲存在主位元線MBL_m等中的過程中被均勻化，其結果是不容易受到雜波的影響。
實施方式4
在本實施方式中說明圖9所示的半導體記憶體裝置及其工作的例子。圖9示出半導體記憶體裝置的第n行第m列的單元及第n行第(m+1)列的單元、第m列及第(m+1)列的驅動電路的一部分。
本實施方式的半導體記憶體裝置的單元包括選擇電晶體STr、讀出電晶體RTr、多個儲存單元以及子位元線SBL。選擇電晶體STr_n_m的汲極電極及STr_n_m+1的汲極電極分別與主位元線MBL_m及主位元線MBL_m+1連接，選擇電晶體STr_n_m的源極電極及STr_n_m+1的源極電極分別與子位元線SBL_n_m及子位元線SBL_n_m+1連接，選擇電晶體STr_n_m的閘極及STr_n_m+1的閘極都與選擇線SL_n連接。
讀出電晶體RTr_n_m的汲極電極及RTr_n_m+1的汲極電極分別與主位元線MBL_m及主位元線MBL_m+1連接，讀出電晶體RTr_n_m的閘極及RTr_n_m+1的閘極分別與子位元線SBL_n_m+1及子位元線SBL_n_m連接，讀出電晶體RTr_n_m的源極電極及RTr_n_m+1的源極電極分別與第二電源供給線XL2_n、第一電源供給線XL1_n連接。
另外，儲存單元具有電晶體及電容元件，電容元件的一方的電極與電晶體的源極電極連接，電晶體的汲極電極與子位元線SBL連接。電容元件的另一方的電極保持為恆定的電位(在此為0V)。
此外，儲存單元的電晶體的閘極與字線WL連接，字線WL_n_1與第n行第m列的單元的儲存單元的電晶體的閘極連接，但是不與第n行第(m+1)列的單元的儲存單元的電晶體的閘極連接，字線WL_n_2與第n行第(m+1)列的單元的儲存單元的電晶體的閘極連接，但是不與第n行第m列的單元的儲存單元的電晶體的閘極連接。
換言之，在將一個字線WL的電位設定為H時，在該字線WL經過的第m列的單元及相鄰其的第(m+1)列的單元中，在一方的單元中有一個電晶體導通的儲存單元，而在另一方的單元中沒有電晶體導通的儲存單元。
另外，驅動電路具有第一列電晶體CTr1_m及CTr1_m+1、第二列電晶體CTr2_m及CTr2_m+1、正反器電路FF_m/m+1。
第一列電晶體CTr1_m的閘極及第二列電晶體CTr2_m+1的閘極都與第一列驅動線RL1連接，第一列電晶體CTr1_m的汲極電極及第二列電晶體CTr2_m+1的汲極電極分別與主位元線MBL_m及主位元線MBL_m+1連接，第一列電晶體CTr1_m的源極電極及第二列電晶體CTr2_m+1的源極電極分別保持為+0.5V及+1V。
第二列電晶體CTr2_m的閘極及第一列電晶體CTr1_m+1的閘極都連接於第二列驅動線RL2，第二列電晶體CTr2_m的汲極電極及第一列電晶體CTr1_m+1的汲極電極分別與主位元線MBL_m及主位元線MBL_m+1連 接，第二列電晶體CTr2_m的源極電極及第一列電晶體CTr1_m+1的源極電極分別保持為+1V及+0.5V。
換言之，在將第一列驅動線RL1的電位設定為H時，主位元線MBL_m及主位元線MBL_m+1的電位分別為+0.5V、+1V。此外，在將第二列驅動線RL2的電位設定為H時，主位元線MBL_m及主位元線MBL_m+1的電位分別為+1V、+0.5V。
此外，主位元線MBL_m與正反器電路FF_m/m+1的一方的端子連接，主位元線MBL_m+1與正反器電路FF_m/m+1的另一方的端子連接。再者，主位元線MBL_m及MBL_m+1分別與資料登錄輸出端子DATA_m及DATA_m+1連接。
參照圖10說明上述那樣的結構的半導體記憶體裝置的讀出方法。在此，使具有連接於第n行第m列的單元的字線WL_n_1的電晶體的儲存單元的電容元件充電到+1V(換言之，儲存資料“1”)。此外，各儲存單元的電容元件的電容為子位元線SBL的寄生電容及讀出電晶體RTr的電容(包含閘極電容及寄生電容)的總和的1/4。
再者，將讀出電晶體RTr設定為N通道型，且將臨界值設定為+0.5V，在閘極電位為+0.5V時在源極電極與汲極電極之間(換言之，源極電極與汲極電極之間的電阻為1/10)流過+0.4V時的10倍的電流，在閘極電位為+0.6V時在源極電極與汲極電極之間流過+0.5V時的10倍 的電流。
首先，如圖10的期間T1所示，將第一列驅動線RL1及選擇線SL_n的電位設定為H，而使第一列電晶體CTr1_m及第二列電晶體CTr2_m+1、選擇電晶體STr_n_m及STr_n_m+1導通。
其結果是，主位元線MBL_m及子位元線SBL_n_m、主位元線MBL_m+1及子位元線SBL_n_m+1的電位分別為+0.5V、+1V。此外，將第一電源供給線XL1_n、第二電源供給線XL2_n的電位設定為+0.5V。這是為了防止讀出電晶體RTr的源極電極與汲極電極之間的導通。
由於讀出電晶體RTr_n_m的閘極的電位為+1V，源極電極及汲極電極的電位為+0.5V，所以在源極電極與汲極電極之間電流不流過。此外，由於讀出電晶體RTr_n_m+1的閘極的電位為+0.5V，源極電極的電位為+0.5V，汲極電極的電位為+1V，所以同樣地在源極電極與汲極電極之間電流不流過。
此外，將正反器電路FF_m/m+1的電源電位的高電位VH、低電位VL都設定為+0.5V而使正反器電路FF_m/m+1處於不工作的狀態。然後，將第一列驅動線RL1及選擇線SL_n的電位設定為L，而使第一列電晶體CTr1_m及第二列電晶體CTr2_m+1、選擇電晶體STr_n_m及STr_n_m+1截止。
接著，如圖10的期間T2所示，將字線WL_n_1的電位設定為H。此外，將第一電源供給線XL1_n的電位設定 為0V。在第n行第m列的單元中由於包括具有連接於字線WL_n_1的電晶體的儲存單元，所以該電晶體導通，於是，儲存在電容元件中的電荷被放出而使子位元線SBL_n_m的電位變動。在此由於電容元件的電位為+1V，所以根據電容元件的電容與子位元線等的電容的比率，子位元線SBL_n_m的電位為+0.6V。
其結果是，讀出電晶體RTr_n_m+1的電阻降低，而使主位元線MBL_m+1的電位急劇降低。另一方面，第n行第(m+1)列的單元由於不具有連接於字線WL_n_1的電晶體的儲存單元，所以子位元線SBL_n_m+1的電位不變動，仍維持為+1V。此外，主位元線MBL_m的電位仍維持為+0.5V。然後，將字線WL_n_1的電位設定為L。
子位元線SBL_n_m的電位穩定下來的時間與連接於字線WL_n_1的電晶體的導通電阻乘子位元線SBL_n_m的電容的積成正比。子位元線的電容可以為現有的DRAM的位元線的電容的幾百分之一以下的1fF以下。由此，即使電晶體的導通電阻為在現有的DRAM中一般使用的使用矽的電晶體的幾百倍，上述時間也與現有的DRAM大致相同。子位元線SBL_n_m的電容越小，可以在越短的時間穩定下來。
例如，即使使用導通電阻為使用矽的電晶體的幾十倍至幾百倍(換言之，場效應遷移率為幾十分之一至幾百分之一)的使用氧化物半導體的電晶體，也可以以與現有的DRAM大概相同或更高速進行讀出。
然後，如圖10的期間T3所示，將選擇線SL_n的電位設定為H，並且將第二電源供給線XL2_n的電位設定為0V。此外，將正反器電路FF_m/m+1的高電位電源的電位設定為+1V，將低電位電源的電位設定為0V。此外，如圖10所示，較佳將選擇線SL_n的電位除了期間T1及期間T2的一部分以外設定為H。
正反器電路FF_m/m+1放大主位元線MBL_m與MBL_m+1之間的電位差。換言之，由於主位元線MBL_m的電位為+0.5V，而主位元線MBL_m+1的電位為近於0V，所以正反器電路FF_m/m+1使主位元線MBL_m的電位為+1V，並使位元線MBL_m+1的電位為0V。
此時，如果第一電源供給線XL1_n、第二電源供給線XL2_n的電位都為0V，則可以防止讀出電晶體RTr的源極電極與汲極電極之間的導通。在此，這是因為由於選擇電晶體STr導通，所以子位元線SBL的電位與主位元線MBL的電位相等，而此時讀出電晶體的閘極與汲極電極的電位互相成為相反位相(換言之，0V及+1V或+1V及0V)的緣故。
在讀出資料時檢測此時的資料登錄輸出端子DATA_m的電位，即可。另外，在資料登錄輸出端子DATA_m+1中檢測出與DATA_m的電位相反的位相的電位。換言之，在資料登錄輸出端子DATA_m的電位為+1V時，資料登錄輸出端子DATA_m+1的電位為0V，而在資料登錄輸出端子DATA_m的電位為0V時，資料登錄輸出端子 DATA_m+1的電位為+1V。
然後，如圖10的期間T4所示，將正反器電路FF_m/m+1的電源電位VH及VL都設定為+0.5V，並且將字線WL_n_1的電位設定為H。其結果是，其電晶體連接於字線WL_n_1的儲存單元(在此情況下為第n行第m列的單元中的儲存單元)的電容元件被充電到子位元線SBL的電位。
在此情況下，寫入與最初寫入的資料相同的資料“1”，但在重寫資料時，寫入對應於寫入資料的資料登錄輸出端子DATA_m的電位。此外，此時，藉由作為資料登錄輸出端子DATA_m+1的電位使用與資料登錄輸出端子DATA_m的位相相反的電位，可以防止讀出電晶體RTr的源極電極與汲極電極之間的導通。
在以上例子中，將儲存單元的電容元件的電位設定為+1V，在電容元件的電位最初為0V時(儲存資料“0”時)也可以同樣地將儲存單元的電容元件的電位設定為+1V(參照圖10中的虛線)。此時，在上述期間T2中，由於子位元線SBL_n_m的電位為+0.4V，並且讀出電晶體RTr_n_m+1的電阻為資料“1”時的100倍，所以主位元線MBL_m+1的電位幾乎不從最初的+1V降低。
換言之，主位元線MBL_m的電位(+0.5V)比主位元線MBL_m+1的電位(不足+1V)低。由此，在期間T3中，在使正反器電路FF_m/m+1工作時，主位元線MBL_m的電位為0V，並且主位元線MBL_m+1的電位為 +1V。
在本實施方式的半導體記憶體裝置中，在寫入及讀出時，儲存單元的電晶體的導通電阻(或場效應遷移率)的大小幾乎不成問題，例如，也可以使用如氧化物半導體那樣遷移率為矽半導體的幾十分之一至幾百分之一的半導體材料。以下說明理由。
在現有的DRAM中，寫入所需要的時間與(A1)主位元線的電容乘主位元線的電阻的積和(A2)儲存單元的電容元件的電容乘儲存單元的電晶體的導通電阻的積的總和(A1+A2)成正比。注意，一般地，(A2)為與(A1)相等以上且10倍以下。
另一方面，在本實施方式中，寫入所需要的時間與(B1)主位元線的電容乘主位元線的電阻的積、(B2)子位元線的電容乘選擇電晶體的導通電阻的積及(B3)儲存單元的電容元件的電容乘儲存單元的電晶體的導通電阻的積的總和(B1+B2+B3)成正比。
在對上述進行比較時，(A1)和(B1)可以看作相等。此外，在對(A2)和(B2)進行比較時，當兩者都利用使用矽半導體的電晶體時，電晶體的導通電阻相等。另一方面，由於現有的DRAM的電容元件的電容為10fF以上，而本實施方式中的子位元線的電容可以為1fF以下，較佳為0.1fF以下，所以可以使(B2)為(A2)的十分之一以下，較佳為百分之一以下。
再者，關於(B3)，例如，即使將氧化物半導體的導 通電阻設定為比矽半導體的導通電阻大100倍，如果將電容元件的電容設定為現有的DRAM的電容元件的電容的百分之一以下的0.1fF以下，則(B3)與(A2)相等或為(A2)以下。
從以上說明可知，藉由使用電容足夠小的子位元線，且也使電容元件的電容足夠小，即使導通電阻極大(場效應遷移率極小)的電晶體，也可以實現與現有的DRAM相同的寫入速度。根據同樣的理論，讀出也可以以與現有的DRAM大概相同的速度進行。
在使用能隙大的氧化物半導體時由於實際上不需要刷新，所以有可以減少耗電量的效果，但是當將能隙大的氧化物半導體只用於現有的DRAM的儲存單元的電晶體時，工作速度顯著降低，因此不適合於實際使用。
然而，如本實施方式所示，藉由使用電容足夠小的子位元線，且使電容元件的電容足夠小，可以實現與現有的DRAM相同的工作速度，且實際上不需要刷新的新穎半導體記憶體裝置。
在本實施方式的半導體記憶體裝置中，由於子位元線的電容也極小，所以其電位容易受到雜波的影響。由此，其閘極連接到子位元線的讀出電晶體的導通狀態也容易受到雜波的影響。然而，由於這些雜波的影響在將電荷儲存於電容更大的主位元線及其他子位元線中的過程中被均勻化，所以可以抑制雜波的影響。
實施方式5
在本實施方式中說明圖11所示的半導體記憶體裝置及其工作的例子。圖11所示的半導體記憶體裝置為將圖9所示的半導體記憶體裝置的驅動電路簡化的例子。圖11示出半導體記憶體裝置的第n行第m列的單元、第n行第(m+1)列的單元以及第m列及第(m+1)列的驅動電路的一部分。在此，m為奇數。
本實施方式的半導體記憶體裝置的單元與圖9所示的半導體記憶體裝置的單元同樣地包括選擇電晶體STr、讀出電晶體RTr、多個儲存單元以及子位元線SBL。本實施方式的半導體記憶體裝置的單元與圖9所示的半導體記憶體裝置的單元的不同之處在於讀出電晶體RTr的源極電極的偶數列奇數列都與同一電源供給線(換言之，第一電源供給線XL1_n)連接。
另外，驅動電路至少包括第一列電晶體CTr1_m及CTr1_m+1、正反器電路FF_m/m+1。第一列電晶體CTr1_m的閘極及CTr1_m+1的閘極都與第一列驅動線RL1連接，第一列電晶體CTr1_m的汲極電極及CTr1_m+1的汲極電極分別與主位元線MBL_m及主位元線MBL_m+1連接，第一列電晶體CTr1_m的源極電極及CTr1_m+1的源極電極都保持為+0.5V。換言之，在將第一列驅動線RL1的電位設定為H時，主位元線MBL_m及主位元線MBL_m+1的電位都為+0.5V。
正反器電路FF_m/m+1、主位元線MBL_m及 MBL_m+1的連接與圖9所示的半導體記憶體裝置的連接相同。
圖13A至圖13E示出圖11所示的半導體記憶體裝置的單元的主要層的佈局例子。此外，圖13A至圖13E的線A-B的剖面相當於圖6A至圖6C及圖7A和圖7B的A-B。從而，詳細內容參照與圖6A至圖6C及圖7A和圖7B和有關的這些圖式的記述，即可。
圖13A示出雜質區103d等、閘極104a至104c、以連接於它們的方式設置的第一接觸插頭106a等的配置。圖式中的上下的方向為字線的方向。
閘極104a為選擇線SL_n，並且閘極104b為讀出電晶體RTr_n_m的閘極。此外，閘極104c為相鄰的單元的讀出電晶體的閘極。如圖13A所示，藉由以不在字線的方向重疊的方式配置閘極104b、104c，可以使單元與單元之間的間隔變窄，因此適合於高集成化。
圖13B示出形成在其上的第一層佈線108a至108f及以連接於它們的方式設置的第二接觸插頭110d等的配置。第一層佈線108c為對讀出電晶體的源極電極供應電位的第一電源供給線XL1_n。此外，第一層佈線108e為子位元線SBL_n_m的一部分，其將子位元線SBL_n_m的一部分與相鄰的單元的讀出電晶體的閘極連接起來。第一層佈線108d為相鄰的單元的子位元線的一部分，其將相鄰的單元的子位元線的一部分與讀出電晶體RTr_n_m的閘極連接起來。
圖13C示出第二層佈線112a至112g的配置。其中將第二層佈線112c及112e用作儲存單元的電容元件的對置電極。圖13D示出氧化物半導體層114a及114b的配置。圖13E示出字線116a至116d、第三接觸插頭118a等的配置。
參照圖12說明具有上述結構的半導體記憶體裝置的讀出方法。在此，假設在具有連接於第n行第m列的單元的字線WL_n_1的電晶體的儲存單元中儲存有資料“1”。此外，各儲存單元的電容元件的電容為子位元線SBL的寄生電容及讀出電晶體RTr的電容(包括閘極電容及寄生電容)的總和的1/4。
再者，在讀出電晶體RTr為N通道型，其臨界值為+0.5V，閘極的電位為+0.5V時，在源極電極與汲極電極之間流過+0.4V時的10倍的電流(換言之，源極電極與汲極電極之間的電阻為1/10)，在閘極的電位為+0.6V時，在源極電極與汲極電極之間流過+0.5V時的10倍的電流。
首先，如圖12的期間T1所示，將第一列驅動線RL1及選擇線SL_n的電位設定為H，而使第一列電晶體CTr1_m及CTr1_m+1、選擇電晶體STr_n_m及STr_n_m+1導通。
其結果是，主位元線MBL_m及MBL_m+1、子位元線SBL_n_m及SBL_n_m+1的電位為+0.5V。此外，將第一電源供給線XL1_n的電位設定為+0.5V。這是為了防止 讀出電晶體RTr的源極電極與汲極電極之間導通。由於讀出電晶體RTr_n_m、RTr_n_m+1的閘極、源極電極及汲極電極的電位都為+0.5V，所以在源極電極與汲極電極之間電流不流過。
此外，將正反器電路FF_m/m+1的電源電位的高電位VH、低電位VL都設定為+0.5V而使正反器電路FF_m/m+1處於不工作的狀態。然後，將第一列驅動線RL1及選擇線SL_n的電位設定為L，而使第一列電晶體CTr1_m及CTr1_m+1、選擇電晶體STr_n_m及STr_n_m+1截止。
接著，如圖12的期間T2所示，將字線WL_n_1的電位設定為H。此外，將第一電源供給線XL1_n的電位設定為0V。在第n行第m列的單元中由於包括具有連接於字線WL_n_1的電晶體的儲存單元，所以該電晶體導通，於是，儲存在電容元件中的電荷被放出，而使子位元線SBL_n_m的電位變動。在此，子位元線SBL_n_m的電位為+0.6V。然後，將字線WL_n_1的電位設定為L。
其結果是，讀出電晶體RTr_n_m+1的電阻降低，而主位元線MBL_m+1的電位急劇降低到0V。另一方面，第n行第(m+1)列的單元由於沒有具有連接於字線WL_n_1的電晶體的儲存單元，所以子位元線SBL_n_m+1的電位不變動，仍維持為+0.5V。由於讀出電晶體RTr_n_m的電阻為讀出電晶體RTr_n_m+1的電阻的10倍，所以主位元線MBL_m的電阻的降低速度比主位元線MBL_m+1緩 慢。
然後，如圖12的期間T3所示，將選擇線SL_n的電位設定為H，將正反器電路FF_m/m+1的高電位電源的電位設定為+1V，並將其低電位電源的電位設定為0V。
正反器電路FF_m/m+1放大主位元線MBL_m與MBL_m+1之間的電位差。換言之，由於主位元線MBL_m+1的電位比主位元線MBL_m的電位高，所以正反器電路FF_m/m+1使主位元線MBL_m的電位為+1V，並使主位元線MBL_m+1的電位為0V。此時，當第一電源供給線XL1_n的電位為0V時，可以防止讀出電晶體RTr的源極電極與汲極電極之間的導通。在讀出資料時檢測此時的資料登錄輸出端子DATA_m的電位，即可。
然後，如圖12的期間T4所示，將正反器電路FF_m/m+1的電源電位VH及VL都設定為+0.5V，並且將字線WL_n_1的電位設定為H。其結果是，其電晶體連接於字線WL_n_1的儲存單元(在此情況下為第n行第m列的單元中的儲存單元)的電容元件被充電到子位元線SBL的電位。
在此情況下，寫入與最初寫入的資料相同的資料“1”，但在重寫資料時，寫入對應於寫入資料的輸入輸出端子DATA_m的電位的資料。此外，此時，藉由作為資料登錄輸出端子DATA_m+1的電位使用與資料登錄輸出端子DATA_m的位相相反的電位，可以防止讀出電晶體RTr的源極電極與汲極電極之間的導通。
在上述例子中，在儲存單元中寫入有資料“1”，在寫入有資料“0”時也可以同樣地進行讀出寫入(參照圖12中的虛線)。此時，在上述期間T2中，由於子位元線SBL_n_m的電位為+0.4V，讀出電晶體RTr_n_m+1的電阻為資料“1”時的100倍，所以主位元線MBL_m+1的電位幾乎不從最初的+0.5V降低。
另一方面，與上述資料“1”時同樣，子位元線SBL_n_m+1的電位為+0.5V，主位元線MBL_m+1的電位與上述資料“1”時同樣地降低。換言之，主位元線MBL_m的電位比主位元線MBL_m+1的電位低。由此，在期間T3中，當使正反器電路FF_m/m+1工作時，主位元線MBL_m的電位為0V，而主位元線MBL_m+1的電位為+1V。
在本實施方式的半導體記憶體裝置中，由於藉由檢測出讀出電晶體的導通狀態的RTr_n_m與RTr_n_m+1之間的差異進行資料的讀出，所以與圖9所示的半導體記憶體裝置相比穩定性低。
例如，需要適當地設定期間T2的長度。若該期間太短，當讀出資料“0”時，並且若該期間太長，當讀出資料“1”時，主位元線MBL_m與MBL_m+1之間的電位差變小，而容易發生錯誤。
此外，由於主位元線MBL_m與MBL_m+1之間的電位差在上述例子中為0.1V至0.8V左右，所以在使用正反器電路進行放大時耗費的時間長。
然而，由於驅動電路的結構簡單，且作為連接於讀出電晶體的源極電極的佈線只使用一種類型(第一電源供給線XL1)，所以容易實現集成化。

Claims (8)

  1. 一種半導體裝置，包括：一個以上的主位元線；一個以上的電源供給線；四個以上的字線；以及兩個以上的單元，其中，該等單元各包括子位元線、選擇電晶體、讀出電晶體以及兩個以上的儲存單元，其中，該選擇電晶體的汲極與該主位元線之一連接，其中，該讀出電晶體的閘極與該子位元線連接，其中，該讀出電晶體的源極與該電源供給線之一連接，其中，該等儲存單元各包括電晶體及電容元件，其中，該電容元件的電容為1fF以下，其中，該等儲存單元之一的該電晶體的閘極與該等字線之一連接，其中，一絕緣層設置於該選擇電晶體的閘極以及該讀出電晶體的該閘極上，其中，該等儲存單元的該電晶體設置於該絕緣層上，以及其中，該等儲存單元之一的該電晶體和另一儲存單元的該電晶體彼此重疊。
  2. 根據申請專利範圍第1項之半導體裝置，其中，用於該選擇電晶體的半導體與用於該等儲存單元之一的該電晶體的半導體為不同的種類。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該讀出電晶體的導電型與該選擇電晶體的導電型不同。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該等單元各包括二至三十二個儲存單元。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該電容元件的深度或高度為1μm以下。
  6. 根據申請專利範圍第1項之半導體裝置，其中，該等儲存單元之一的該電晶體在截止狀態的電阻為1×1024Ω以上。
  7. 一種半導體裝置的驅動方法，其中，該半導體裝置包括一個以上的主位元線、一個以上的電源供給線、四個以上的字線以及兩個以上的單元，其中，該等單元各包括子位元線、選擇電晶體、讀出電晶體以及兩個以上的儲存單元，其中，該選擇電晶體的汲極與該主位元線之一連接，其中，該讀出電晶體的閘極與該子位元線連接，其中，該讀出電晶體的源極與該電源供給線之一連接，其中，該等儲存單元各包括電晶體以及電容元件，其中，該電容元件的電容為1fF以下，其中，該等儲存單元之一的該電晶體的閘極與該等字線之一連接，其中，一絕緣層設置於該選擇電晶體的閘極以及該讀出電晶體的該閘極上，其中，該等儲存單元的該電晶體設置於該絕緣層上，其中，該等儲存單元之一的該電晶體和另一儲存單元的該電晶體彼此重疊，以及其中，該方法包括如下步驟：藉由使該選擇電晶體導通，將該子位元線的電位設定為特定的電位；以及使該等儲存單元之一的該電晶體導通。
  8. 根據申請專利範圍第7項之半導體裝置的驅動方法，其中，該等儲存單元之一的該電晶體在截止狀態的電阻為1×1024Ω以上。
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