JP5933214B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、図1に示す半導体メモリ装置およびその動作の例について、図3乃至図5を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更される。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
本発明の技術思想の一部にしたがった半導体メモリ装置の作製方法の例について図6および図7を用いて説明する。なお、本実施の形態では、一般的な作製工程を断面図を用いて説明するに留める。半導体メモリ装置の層構造については、実施の形態5あるいは図13を参照できる。
本実施の形態では、実施の形態1とは異なる半導体メモリ装置の動作方法を図8を用いて説明する。本実施の形態では、選択トランジスタは、読み出しをおこなう場合にのみオフとする。ここでは、読み出しトランジスタおよびメモリセルの容量素子の特性は実施の形態1に記載したとおりとする。
本実施の形態では、図9に示す半導体メモリ装置およびその動作の例について説明する。図9には半導体メモリ装置の第n行第m列のセルと第n行第(m+1)列のセルと、第m列および第(m+1)列のドライバー回路の一部を示す。
本実施の形態では、図11に示す半導体メモリ装置およびその動作の例について説明する。図11に示す半導体メモリ装置は、図9に示す半導体メモリ装置のドライバー回路をより簡単にしたものである。図11には半導体メモリ装置の第n行第m列のセルと第n行第(m+1)列のセルと、第m列および第(m+1)列のドライバー回路の一部を示す。ここで、mは奇数とする。
102 素子分離絶縁物
103a 不純物領域
103b 不純物領域
103c 不純物領域
103d 不純物領域
104a ゲート
104b ゲート
104c ゲート
105 第1層間絶縁物
106a 第1コンタクトプラグ
106b 第1コンタクトプラグ
106c 第1コンタクトプラグ
106d 第1コンタクトプラグ
106e 第1コンタクトプラグ
107 第1埋め込み絶縁物
108a 第1層配線
108b 第1層配線
108c 第1層配線
108d 第1層配線
108e 第1層配線
108f 第1層配線
109 第2層間絶縁物
110a 第2コンタクトプラグ
110b 第2コンタクトプラグ
110c 第2コンタクトプラグ
110d 第2コンタクトプラグ
111 第2埋め込み絶縁物
112a 第2層配線
112b 第2層配線
112c 第2層配線
112d 第2層配線
112e 第2層配線
112f 第2層配線
112g 第2層配線
113 容量素子用絶縁物
114a 酸化物半導体層
114b 酸化物半導体層
115 ゲート絶縁物
116a ワード線
116b ワード線
116c ワード線
116d ワード線
117 第3層間絶縁物
118a 第3コンタクトプラグ
118b 第3コンタクトプラグ
118c 第3コンタクトプラグ
118d 第3コンタクトプラグ
118e 第3コンタクトプラグ
119 第5層配線
120 第6層配線
AMP センスアンプ
BL ビット線
Cs 寄生容量
CTr1 第1の列トランジスタ
CTr2 第2の列トランジスタ
DATA データ入出力端子
FF フリップフロップ回路
MBL 主ビット線
MC メモリセル
RL1 第1の列ドライバー線
RL2 第2の列ドライバー線
RTr 読み出しトランジスタ
SBL サブビット線
SL 選択線
STr 選択トランジスタ
VH 高電位の電源電位
VL 低電位の電源電位
VREF 参照電位
WL ワード線
XL1 第1電源供給線
XL2 第2電源供給線
Claims (4)
- 第1の主ビット線と第1のサブビット線との間に電気的に接続される第1の選択トランジスタと、前記第1の主ビット線と第1の電源供給線との間に電気的に接続される第1の読み出しトランジスタと、前記第1のサブビット線と複数の第1の容量素子との間にそれぞれ電気的に接続される複数の第1のトランジスタと、を有する第1のセルと、
第2の主ビット線と第2のサブビット線との間に電気的に接続される第2の選択トランジスタと、前記第2の主ビット線と前記第1の電源供給線との間に電気的に接続される第2の読み出しトランジスタと、前記第2のサブビット線と複数の第2の容量素子との間にそれぞれ電気的に接続される複数の第2のトランジスタと、を有する第2のセルと、
を有し、
前記第1の選択トランジスタのゲート及び前記第2の選択トランジスタのゲートは、選択線と電気的に接続され、
前記第1の読み出しトランジスタのゲートは、前記第1のサブビット線と電気的に接続され、
前記第2の読み出しトランジスタのゲートは、前記第2のサブビット線と電気的に接続され、
前記複数の第1のトランジスタのゲートは、複数のワード線とそれぞれ電気的に接続され、
前記複数の第2のトランジスタのゲートは、前記複数のワード線とそれぞれ電気的に接続され、
前記複数の第1の容量素子及び前記複数の第2の容量素子は、1fF以下の容量を有し、
前記第1の選択トランジスタのゲート及び前記第1の読み出しトランジスタのゲートに絶縁層が設けられており、
前記絶縁層の上方に前記複数の第1のトランジスタが設けられており、
前記複数の第1のトランジスタは、互いに重なっていることを特徴とする半導体装置。 - 第1の主ビット線と第1のサブビット線との間に電気的に接続される第1の選択トランジスタと、前記第1の主ビット線と第1の電源供給線との間に電気的に接続される第1の読み出しトランジスタと、前記第1のサブビット線と複数の第1の容量素子との間にそれぞれ電気的に接続される複数の第1のトランジスタと、を有する第1のセルと、
第2の主ビット線と第2のサブビット線との間に電気的に接続される第2の選択トランジスタと、前記第2の主ビット線と第2の電源供給線又は前記第1の電源供給線との間に電気的に接続される第2の読み出しトランジスタと、前記第2のサブビット線と複数の第2の容量素子との間にそれぞれ電気的に接続される複数の第2のトランジスタと、を有する第2のセルと、
を有し、
前記第1の選択トランジスタのゲート及び前記第2の選択トランジスタのゲートは、選択線と電気的に接続され、
前記第1の読み出しトランジスタのゲートは、前記第2のサブビット線と電気的に接続され、
前記第2の読み出しトランジスタのゲートは、前記第1のサブビット線と電気的に接続され、
前記複数の第1のトランジスタのゲートは、複数の第1のワード線とそれぞれ電気的に接続され、
前記複数の第2のトランジスタのゲートは、複数の第2のワード線とそれぞれ電気的に接続され、
前記複数の第1の容量素子及び前記複数の第2の容量素子は、1fF以下の容量を有することを特徴とする半導体装置。 - 請求項2において、
前記第1の選択トランジスタのゲート及び前記第1の読み出しトランジスタのゲートに絶縁層が設けられており、
前記絶縁層の上方に前記複数の第1のトランジスタが設けられており、
前記複数の第1のトランジスタは、互いに重なっていることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一項において、
前記複数の第1のトランジスタは、酸化物半導体を用いたトランジスタであることを特徴とする半導体装置。
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