JP2016184452A - 半導体装置 - Google Patents

Abstract

【課題】容量素子の容量を減らしても、データの読み出しエラーが発生しにくいメモリ装置を提供する。【解決手段】１つの主ビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと２乃至３２個のメモリセルＭＣ＿ｎ＿ｍ＿１等を有する。さらに各セルは選択トランジスタＳＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートにはサブビット線ＳＢＬ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷情報を読み出しトランジスタＲＴｒ＿ｎ＿ｍでエラーなく増幅でき、主ビット線ＭＢＬ＿ｍに出力できる。【選択図】図１

Description

本発明は、半導体を用いたメモリ装置に関する。

最初に、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースと
ドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとす
る。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書におい
て、ソースとされている部分をドレインと読み替えることもできる。

さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路に
おいては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば
、絶縁ゲート型電界効果トランジスタ（以下、単にトランジスタ、という）の回路では、
一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図で
は、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書
では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある
。

なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座
標を示す記号をつけて、例えば、「選択トランジスタＳＴｒ＿ｎ＿ｍ」、「主ビット線Ｍ
ＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記するが、特に、行や列、
位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合
には、「選択トランジスタＳＴｒ」、「主ビット線ＭＢＬ」、「サブビット線ＳＢＬ」、
あるいは、単に「選択トランジスタ」、「主ビット線」、「サブビット線」というように
表記することもある。

１つのトランジスタと１つの容量素子を用いてメモリセルを形成するＤＲＡＭは、高集積
化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速
でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルの容量
素子に電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデー
タを読み出す。

図２に従来のＤＲＡＭの回路を示す。他のメモリ装置と同様にメモリセルがマトリクス状
に配置される。図２では、第ｎ行第ｍ列から第（ｎ＋６）行第（ｍ＋１）列までの１４個
のメモリセルの様子と、読み出しに使用するセンスアンプＡＭＰ＿ｍ、ＡＭＰ＿ｍ＋１を
示す。

以下、動作について簡単に説明する。第ｎ行のメモリセルにデータを書き込むには、ワー
ド線ＷＬ＿ｎの電位を適切な電位（例えば、＋１．８Ｖ）として、第ｎ行のメモリセルの
トランジスタをオンする。そして、ビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１等のビット
線ＢＬの電位をデータに応じた電位（例えば、＋１Ｖあるいは０Ｖ）とすることにより、
各メモリセルの容量素子をその電位で充電する。

読み出す際の操作は、書き込みに比較すると複雑となる。まず、ビット線ＢＬ＿ｍ、ＢＬ
＿ｍ＋１等を含む全てのビット線ＢＬの電位を適切な電位（例えば、＋０．５Ｖ）に充電
（プリチャージ）する。また、各ビット線に接続するセンスアンプの参照電位Ｖ_ＲＥＦは
プリチャージした電位（すなわち、＋０．５Ｖ）とする。

この状態で、読み出す行のワード線ＷＬの電位を適切な電位（例えば、＋１．８Ｖ）とし
て、当該行のメモリセルのトランジスタをオンとする。すると、ビット線ＢＬの電位は、
メモリセルの容量素子の電位に応じて変動する。例えば、容量素子が＋１Ｖに充電されて
いた場合には、ビット線ＢＬの電位は＋０．５Ｖより高くなり、容量素子が０Ｖに充電さ
れていた場合には、ビット線ＢＬの電位は＋０．５Ｖより低くなる。

ビット線ＢＬの電位が＋０．５Ｖより高ければ、センスアンプのデータ入出力端子ＤＡＴ
Ａの電位はＨになり、ビット線ＢＬの電位が＋０．５Ｖより低ければＬになる。このよう
にして、データを読み出す。以上の操作において問題となるのは、読み出し精度である。
ビット線ＢＬの寄生容量（図にＣｓ＿ｍ、Ｃｓ＿ｍ＋１で示す）が読み出すメモリセルの
容量素子の容量よりも小さければ、ビット線ＢＬの電位は容量素子の電位に近くなり、参
照電位Ｖ_ＲＥＦとの差が大きくなる。

逆にビット線ＢＬの寄生容量がメモリセルの容量素子の容量よりも大きければ、ビット線
ＢＬの電位は容量素子の電位の影響を受けにくくなる。例えば、ビット線ＢＬの寄生容量
が容量素子の容量の１０倍であれば、メモリセルのトランジスタをオンとして、容量素子
に蓄積されていた電荷をビット線ＢＬに放出したとしても、電位の変動は０．０５Ｖ程度
でしかない。

センスアンプはビット線ＢＬの電位と参照電位Ｖ_ＲＥＦとの差が小さくなるとエラーを発
生しやすくなる。ビット線ＢＬは多くの配線と交差するため、距離が長くなると寄生容量
が大きくなる。そして、ビット線ＢＬの寄生容量に対して相対的に容量素子の容量が小さ
くなると、電位の変動も小幅となるため、読み出しの際にエラーが発生しやすくなる。

微細化とともに、メモリセルの占有面積は縮小する傾向にあるが、上記のようにビット線
（あるいは後述するサブビット線）の寄生容量との比率を一定以上に保つ必要から、メモ
リセルの容量素子の容量は削減できない。すなわち、容量素子を形成する面積が縮小する
中で、同じ容量の容量素子を形成することが求められてきた。

現在、容量素子はシリコンウェハーに深い穴を掘るトレンチ構造、あるいは、煙突状の突
起を設けるスタック構造によって形成されている（非特許文献１、非特許文献２参照）。
いずれもアスペクト比は５０以上とすることが求められている。すなわち、深さや高さが
２μｍ以上の極めて細長い構造物を限られた面積に形成する必要があり、これらを歩留ま
りよく形成することは難しい。

このような困難を克服するために、サブビット線をビット線（サブビット線との対比で主
ビット線ともいう）に設け、かつ、サブビット線にそれぞれフリップフロップ回路型のセ
ンスアンプを接続し、容量素子の容量を低減する方法が提案されている（特許文献１参照
）。しかしながら、フリップフロップ回路を複数設けることは集積度を低下させるのみな
らず、サブビット線や、それに接続する容量素子やフリップフロップ回路の入力の容量等
の容量（寄生容量を含む）が１ｆＦ以下である場合には動作が不安定となり、エラーを発
生しやすくなることを本発明者は見出した。

エラーの主たる要因はノイズである。例えば、何らかのノイズにより回路の電位が変動す
る場合を考える。ノイズの原因である電位変動を一定とするとき、ある回路の電位の変動
は、その回路の容量に反比例する。すなわち、回路の容量が大きければ、ノイズによる電
位の変動は無視できる。一方、回路の容量が小さければ、ノイズにより電位が大きく変動
する。

通常のＤＲＡＭであれば、ビット線の容量は数１００ｆＦ以上ある。そのため、相当、大
きなノイズであってもビット線の電位の変動は限られる。しかし、通常のビット線では、
１ｍＶの変動しかもたらさないようなノイズであっても、容量が１ｆＦのサブビット線で
は、０．１Ｖ以上もの変動をもたらすこととなる。容量が０．１ｆＦ以下のサブビット線
では、１Ｖ以上もの変動となる。

このようなノイズはほとんどが短時間の変動であり、データを長時間集積し、平均化する
ことで排除できる。ただし、フリップフロップ回路等が組み込まれているとノイズの影響
が表面化する。これは、フリップフロップ回路が、第１のインバータの出力を第２のイン
バータの入力とし、さらに、第２のインバータの出力を第１のインバータの入力とする正
帰還回路であるためである。

正帰還回路は、一度でもある一定の大きさの電位差を観測すると、それが一時的なもので
あれ、以後、その電位差を増幅し、固定してしまう。すなわち、通常のＤＲＡＭでは問題
とならないようなノイズ（主として熱雑音）が、容量が極端に小さいサブビット線を有す
る半導体メモリ装置ではエラーの要因となる。

しかも、サブビット線等を使用して、フリップフロップ回路に接続する容量が通常のビッ
ト線よりも格段に小さい場合には、フリップフロップ回路は、ごくわずかの期間の電位の
変動であっても敏感に応答して電位を固定してしまう。したがって、特許文献１に記載さ
れたＤＲＡＭは容量素子の容量やサブビット線の容量が十分に小さな場合には使用できな
い。

また、容量素子の容量を１０ｆＦ以下とすると、センスアンプに用いるフリップフロップ
回路の入力の容量（具体的には入力端子に接続するトランジスタのゲートの容量等を指し
、トランジスタの大きさにも依存するが、通常は１ｆＦ以下）の影響が無視できなくなる
。

容量素子に蓄積された電荷がビット線（あるいはサブビット線）に放出されることにより
、その電位が変動するが、一方で、フリップフロップ回路が動作する過程でも、フリップ
フロップ回路内のトランジスタがオンオフし、結果として、フリップフロップ回路内のト
ランジスタのゲート容量が変動するため、ビット線の電位が変動する。

通常のＤＲＡＭであれば、容量素子の容量はフリップフロップ回路の入力の容量よりはる
かに大きい。したがって、ビット線の電位の変動はほとんど容量素子によるものと考えて
よい。しかしながら、容量素子の容量がフリップフロップ回路の入力の容量の１０倍以下
となるとフリップフロップ回路が自身のゲート容量の変動の影響を受け、動作が不安定と
なる。特に、容量素子の容量がフリップフロップ回路の入力の容量の２倍以下という条件
では、フリップフロップ回路を容量素子の容量に応じて制御することはほとんど不可能と
なる。

また、従来のサブビット線を有する半導体メモリ装置では、メモリセルのトランジスタの
オフ電流を十分に低減できる構成ではないために、単純に容量素子の容量を削減するとリ
フレッシュ（容量素子に蓄えられた電荷が減少することを補うために、データを再書き込
みすること）の頻度が高まるという問題点もある。例えば、容量素子の容量が従来の３０
分の１である１ｆＦであれば、リフレッシュの頻度は、従来の３０倍必要となり、その分
、消費電力が増加する。

米国特許４７７７６２５号

Ｋｉｍ，"Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ" ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３３３−３３６， ２００５ Ｍｕｅｌｌｅｒ ｅｔ ａｌ．，"Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ ｔｈｅ ＤＲＡＭ Ｃｅｌｌ Ｓｃａｌｉｎｇ ｔｏ ４０ｎｍ" ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３４７−３５０， ２００５

本発明の一は、容量素子の容量を従来のＤＲＡＭに用いられている値以下、具体的には１
ｆＦ以下、好ましくは０．１ｆＦ以下としても十分に機能するメモリ装置を提供すること
を課題とする。また、本発明の一は、容量素子の容量を用いられているトランジスタのゲ
ート容量の１０倍以下、好ましくは２倍以下としても十分に機能するメモリ装置を提供す
ることを課題とする。また、本発明の一は、容量素子に必要な深さあるいは高さを１μｍ
以下、好ましくは、０．３μｍ以下であるメモリ装置を提供することを課題とする。

また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課
題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供す
ることを課題とする。

本発明の一態様は、１以上の主ビット線と４以上のワード線と１以上の電位供給線と２以
上のセルを有する半導体メモリ装置であって、各セルは、２以上のメモリセルと、サブビ
ット線と選択トランジスタと読み出しトランジスタとを有し、選択トランジスタのドレイ
ンと読み出しトランジスタのドレインは主ビット線の一に接続し、読み出しトランジスタ
のゲートはサブビット線に接続し、読み出しトランジスタのソースは電位供給線の一に接
続し、各メモリセルは１以上のトランジスタと１以上の容量素子を有し、容量素子の容量
は１ｆＦ以下であり、各メモリセルのトランジスタの一のゲートはワード線の一に接続す
ることを特徴とするメモリ装置である。

また、本発明の一態様は、第１および第２の主ビット線と４以上のワード線と、１以上の
電位供給線と第１および第２のセルを有する半導体メモリ装置であって、第１のセルは、
２以上のメモリセルと、第１のサブビット線と第１の選択トランジスタと第１の読み出し
トランジスタとを有し、第２のセルは、２以上のメモリセルと、第２のサブビット線と第
２の選択トランジスタと第２の読み出しトランジスタとを有し、第１の選択トランジスタ
のドレインと第１の読み出しトランジスタのドレインは第１の主ビット線に接続し、第１
の選択トランジスタのソースと第２の読み出しトランジスタのゲートは第１のサブビット
線に接続し、読み出しトランジスタのソースは電位供給線の一に接続し、各メモリセルは
１以上のトランジスタと１以上の容量素子を有し、容量素子の容量は１ｆＦ以下であり、
各メモリセルのトランジスタの一のゲートはワード線の一に接続することを特徴とするメ
モリ装置である。

また、本発明の一態様は、１以上の主ビット線と４以上のワード線と１以上の電位供給線
と２以上のセルを有し、各セルは、２以上のメモリセルと、サブビット線と選択トランジ
スタと読み出しトランジスタとを有し、選択トランジスタのドレインと読み出しトランジ
スタのドレインは主ビット線の一に接続し、読み出しトランジスタのゲートはサブビット
線に接続し、読み出しトランジスタのソースは電位供給線の一に接続し、各メモリセルは
１以上のトランジスタと１以上の容量素子を有し、容量素子の容量は１ｆＦ以下であり、
各メモリセルのトランジスタの一のゲートはワード線の一に接続するメモリ装置において
、選択トランジスタをオンとすることによりサブビット線の電位を特定の電位とする第１
の過程と、メモリセルの一のトランジスタの一をオンとする第２の過程と、を有すること
を特徴とするメモリ装置の駆動方法である。

上記において、１つのセルの選択トランジスタとメモリセルの一のトランジスタの一は異
なる層に設けられていてもよい。また、１つのセルの選択トランジスタの半導体とメモリ
セルの一のトランジスタの一の半導体は異なる種類でもよい。上記において、１つのセル
のメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に
設けられていてもよい。

上記において、読み出しトランジスタの導電型は選択トランジスタとは異なるものであっ
てもよい。また、読み出しトランジスタの導電型はＰチャネル型でもよい。また、１つの
セルは２乃至３２のメモリセルを有してもよい。さらに、容量素子に必要な深さあるいは
高さは１μｍ以下、好ましくは０．３μｍ以下としてもよい。

上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。図
１を用いて本発明の効果を説明する。図１に示す回路は、本発明の技術思想の一部である
。図１には、第ｎ行第ｍ列から第（ｎ＋１）行第（ｍ＋１）列までの４つのセルが示され
ており、１つのセルには４つのメモリセルがある。各メモリセルは従来のＤＲＡＭと同様
に１つのトランジスタと１つの容量素子を有する。

読み出しの際には、サブビット線ＳＢＬ＿ｎ＿ｍを適切な電位に保った状態とし、かつ、
選択トランジスタＳＴｒ＿ｎ＿ｍをオフとする。この状態で読み出すメモリセルのトラン
ジスタをオンとすると、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、そのメモリセルの容量素
子に蓄積されていた電荷に応じて変動する。このとき、サブビット線ＳＢＬ＿ｎ＿ｍは十
分に短いので、その寄生容量も主ビット線ＭＢＬ＿ｍに比較すると十分に小さい。したが
って、メモリセルの容量素子の容量が１ｆＦ以下であったとしても、サブビット線ＳＢＬ
＿ｎ＿ｍの電位は十分な大きさで変動する。

サブビット線ＳＢＬ＿ｎ＿ｍは、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートに接続さ
れているので、サブビット線ＳＢＬ＿ｎ＿ｍの電位が変動すると、読み出しトランジスタ
ＲＴｒ＿ｎ＿ｍの導通状態を変化させることとなる。すなわち、サブビット線ＳＢＬ＿ｎ
＿ｍの電位の変動により、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースドレイン間の抵
抗値が変化する。この変化はただちに主ビット線ＭＢＬ＿ｍの電荷の増減、すなわち電位
に反映される。

もちろん、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースドレイン間の抵抗値を極めて短
い時間で観測すれば大きなノイズを含んでいるが、十分に容量の大きな主ビット線ＭＢＬ
＿ｍに電荷が蓄積する過程でノイズの影響は打ち消される。すなわち、従来のＤＲＡＭに
比較して、小さな容量素子で同等な機能を有するメモリ装置を作製できる。

容量素子が小さいということは、従来のＤＲＡＭのようなアスペクト比の大きな構造物が
不要ということである。従来のＤＲＡＭでは、構造物の作製が困難であることも問題であ
ったが、多層構造のメモリ装置を作製して、記憶密度を向上させることは非常に困難であ
った。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセ
ルの上にメモリセルを重ねるという多層化技術も可能である。

本発明の半導体メモリ装置の例を示す図である。 従来の半導体メモリ装置（ＤＲＡＭ）の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の作製工程の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、図１に示す半導体メモリ装置およびその動作の例について、図３乃至
図５を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本
発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトラン
ジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更される
。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても
、データを書き込み、あるいは読み出すことができる。

図１に示す半導体メモリ装置は、ワード線ＷＬ、ワード線に直交する主ビット線ＭＢＬ、
ワード線に平行な選択線ＳＬと、複数のセルを有する。各セルは選択トランジスタＳＴｒ
と読み出しトランジスタＲＴｒとサブビット線ＳＢＬと複数のメモリセルＭＣとを有する
。

図１では、メモリセルＭＣは各セルに４つ設けられている。図１に示す第ｎ行第ｍ列のセ
ルは、上から順に、メモリセルＭＣ＿ｎ＿ｍ＿１、ＭＣ＿ｎ＿ｍ＿２、ＭＣ＿ｎ＿ｍ＿３
、ＭＣ＿ｎ＿ｍ＿４を有する。

各メモリセルは従来のＤＲＡＭと同様に１つのトランジスタと１つの容量素子を有するが
、２つ以上のトランジスタや２つ以上の容量素子を有してもよい。メモリセルのトランジ
スタのドレインはサブビット線ＳＢＬに、ソースは容量素子の電極の一方に、ゲートはワ
ード線ＷＬの１つに接続されているとよい。

また、選択トランジスタＳＴｒのドレインと読み出しトランジスタＲＴｒのドレインは主
ビット線ＭＢＬの１つに接続し、選択トランジスタＳＴｒのソースと読み出しトランジス
タＲＴｒのゲートはサブビット線ＳＢＬに接続し、選択トランジスタＳＴｒのゲートは選
択線の１つにそれぞれ接続される。

選択トランジスタＳＴｒ、読み出しトランジスタＲＴｒ、各メモリセルＭＣのトランジス
タにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料
としてもよい。例えば、単結晶珪素半導体基板を用いてこれらを形成してもよい。

また、選択トランジスタＳＴｒと読み出しトランジスタＲＴｒに用いられるトランジスタ
は単結晶珪素半導体基板を用いて作製し、各メモリセルＭＣのトランジスタには薄膜の半
導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶珪素あるい
は多結晶珪素を用いてもよいし、珪素以外の半導体、例えば、酸化物半導体を用いてもよ
い。

特に、酸化物半導体の中でも、バンドギャップが３電子ボルト以上のものでは、ドナーあ
るいはアクセプタの濃度を１×１０^１２ｃｍ^−３以下とすることにより、オフ時の抵抗を
極めて高くできる。すなわち、ゲートの電位を最適化することにより、ソースとドレイン
間の抵抗を１×１０^２４Ω以上とすることができる。例えば、メモリセルの容量を従来の
ＤＲＡＭの１／１０００以下の０．０１ｆＦとしても、時定数が１×１０^７秒（１１５日
）であり、従来のＤＲＡＭでは想定できない期間にわたってデータを保持できる。

すなわち、従来のＤＲＡＭでは１秒間に１０回以上も必要であったリフレッシュが通常の
使用では不要となる。

ＤＲＡＭのデータの書き込みに際しては、主ビット線に流れる電流の多くは、メモリセル
の容量素子の充電以外に、主ビット線間の寄生容量の充放電に使用されている。主ビット
線間の寄生容量は、配線幅が縮小するに伴って増大するため、集積化の進んだ現状ではメ
モリセルの容量素子の充電に必要な電流の１０倍以上の電流が主ビット線間の寄生容量の
充放電に使用されている。

言うまでもなく、主ビット線間の寄生容量の充放電はデータの保持とは無関係な現象であ
り、リフレッシュをおこなうことは消費電力の増大を意味する。したがって、リフレッシ
ュ回数を減らす、あるいはリフレッシュを不要とすることは、消費電力を抑制する上で効
果がある。

読み出しトランジスタＲＴｒは選択トランジスタＳＴｒと同じ導電型でも異なる導電型で
もよい。例えば、選択トランジスタＳＴｒ、読み出しトランジスタＲＴｒともＮチャネル
型あるいはＰチャネル型としてもよいし、選択トランジスタＳＴｒをＮチャネル型、読み
出しトランジスタＲＴｒをＰチャネル型としてもよい。あるいは、選択トランジスタＳＴ
ｒをＰチャネル型、読み出しトランジスタＲＴｒをＮチャネル型としてもよい。

図１では、１つのセルに含まれるメモリセルＭＣの数は４としたが、１つのセルに含まれ
るメモリセルＭＣの数は２乃至３２とするとよい。メモリセルの数が多くなるとサブビッ
ト線ＳＢＬが長くなり、それに伴って、寄生容量も増加する。メモリセルＭＣの容量素子
の容量が一定であると、サブビット線ＳＢＬの寄生容量に対する比率が低下するため、デ
ータの読み出しの際のサブビット線ＳＢＬの電位の変動が小さくなり、読み出しトランジ
スタが正確に反応できなくなる。

図１の半導体メモリ装置の動作について図３乃至図５を用いて説明する。なお、本明細書
の動作を示す回路図では、オフ状態であるトランジスタには、トランジスタ記号に×印を
重ね、また、オン状態であるトランジスタには、トランジスタ記号に○印を重ねて表記し
、接続されているトランジスタをオンとするための電位（Ｈ）が付与されている選択線Ｓ
Ｌ、ワード線ＷＬについては、その符号を丸で囲んで表記する。なお、接続されているト
ランジスタをオフとするための電位はＬとする。

最初に書き込みについて説明する。読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位
は、書き込みの過程を通じて一定であり、読み出しトランジスタＲＴｒ＿ｎ＿ｍの極性や
しきい値に応じて、＋１Ｖあるいは０Ｖとするとよい。すなわち、読み出しトランジスタ
ＲＴｒ＿ｎ＿ｍがＮチャネル型でしきい値が、＋０．５Ｖの場合は＋１Ｖ、Ｐチャネル型
でしきい値が、−０．５Ｖの場合は０Ｖとすればよい。また、メモリセルの容量素子の対
向電極の電位も適切な一定の値（ここでは０Ｖ）とする。

読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位を上記の条件以外のものとすること
も可能であるが、条件によっては、書き込みの際に、読み出しトランジスタＲＴｒ＿ｎ＿
ｍのソースとドレインの間に電流が流れ、消費電力の増大や回路の破損を招く恐れがある
。

ここでは、第ｎ行第ｍ列のセルの２番目のメモリセルＭＣ＿ｎ＿ｍ＿２にデータを書き込
む場合を考える。図３（Ａ）に示すように、主ビット線ＭＢＬ＿ｍの電位を、データに応
じて、０Ｖあるいは＋１Ｖとする。そして、選択線ＳＬ＿ｎとワード線ＷＬ＿ｎ＿２の電
位をＨとし、選択トランジスタＳＴｒ＿ｎ＿ｍとメモリセルＭＣ＿ｎ＿ｍ＿２のトランジ
スタをオンとする。

この結果、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子が主ビット線の電位に充電される。こ
の際、読み出しトランジスタＲＴｒ＿ｎ＿ｍはオフを維持できる。充電が完了すると、ワ
ード線ＷＬ＿ｎ＿２の電位をＬとし、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフ
とする。以上でデータの書き込みが完了する。

もし、第ｎ行第ｍ列のセルの他のメモリセルにデータを書き込むのであれば、そのメモリ
セルに接続するワード線および主ビット線ＭＢＬ＿ｍの電位を変化させて、上記と同様に
書き込みをおこなえばよい。その間、選択トランジスタＳＴｒ＿ｎ＿ｍはオンのままとす
ればよい。

第ｎ行第ｍ列のセルの書き込みが終了したら、図３（Ｂ）に示すように、主ビット線ＭＢ
Ｌ＿ｍの電位を、読み出しトランジスタＲＴｒ＿ｎ＿ｍの極性やしきい値に応じて、０Ｖ
あるいは＋１Ｖとする。すなわち、読み出しトランジスタＲＴｒ＿ｎ＿ｍがＮチャネル型
でしきい値が、＋０．５Ｖの場合は０Ｖ、Ｐチャネル型でしきい値が、−０．５Ｖの場合
は＋１Ｖとする。選択トランジスタＳＴｒ＿ｎ＿ｍはオンであるので、サブビット線ＳＢ
Ｌ＿ｎ＿ｍの電位は、主ビット線ＭＢＬ＿ｍの電位と等しくなる。

その後、図３（Ｃ）に示すように、選択線ＳＬ＿ｎの電位をＬとし、選択トランジスタＳ
Ｔｒ＿ｎ＿ｍをオフとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖ（読み
出しトランジスタＲＴｒ＿ｎ＿ｍがＮチャネル型の場合）あるいは＋１Ｖ（読み出しトラ
ンジスタＲＴｒ＿ｎ＿ｍがＰチャネル型の場合）に保持される。

一方、主ビット線ＭＢＬ＿ｍには、他の行のセルにデータを書き込むために＋１Ｖあるい
は０Ｖの電位が与えられる。サブビット線ＳＢＬ＿ｎ＿ｍの電位を上記の条件とすると、
主ビット線ＭＢＬ＿ｍの電位にかかわらず、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオフ
とできる。

ここで注意すべきは、主ビット線ＭＢＬ＿ｍに接続するいずれかのセルで書き込み操作が
おこなわれている場合に、サブビット線ＳＢＬ＿ｎ＿ｍの電位が読み出しトランジスタＲ
Ｔｒ＿ｎ＿ｍをオフとする電位に保持されていないと、読み出しトランジスタＲＴｒ＿ｎ
＿ｍのソースドレイン間に多少なりとも電流が流れて電力の損失が生じ、甚だしい場合に
は、回路の焼損にいたる恐れがあることである。特に、選択トランジスタＳＴｒ＿ｎ＿ｍ
のリーク電流が大きい場合には、サブビット線ＳＢＬ＿ｎ＿ｍの電位が当初の電位とは異
なった値となる可能性が高まる。

そのような事態を避けるためには、選択トランジスタＳＴｒ＿ｎ＿ｍをオフ抵抗の著しく
高い酸化物半導体を用いて形成するとよい。しかしながら、何らかの理由（例えば、酸化
物半導体を用いたトランジスタではオン電流が不十分である等）より、酸化物半導体を用
いることができず、オフ抵抗をそれほど大きくできない場合には、他のセルの書き込みの
毎に、あるいは、一定の間隔でサブビット線ＳＢＬ＿ｎ＿ｍの電位を上記の適切な値とす
る操作をおこなうとよい。

すなわち、他のセルに書き込みをおこなう場合であっても、主ビット線ＭＢＬ＿ｍには、
メモリセルの容量素子に書き込むための信号パルス以外に、図３（Ｂ）に示すように、サ
ブビット線ＳＢＬの電位を所定のものとするためのパルスが与えられるので、その機会に
、選択トランジスタＳＴｒ＿ｎ＿ｍをオンオフすることで、サブビット線ＳＢＬ＿ｎ＿ｍ
の電位を適切な値とすることができる。

なお、いずれのセルにおいても書き込みをおこなわない期間では、主ビット線ＭＢＬ＿ｍ
の電位と読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位をともに０Ｖ（読み出しト
ランジスタＲＴｒ＿ｎ＿ｍがＮチャネル型の場合）あるいは＋１Ｖ（読み出しトランジス
タＲＴｒ＿ｎ＿ｍがＰチャネル型の場合）としておくとよい。このようにすると、書き込
みを再開する時点あるいは読み出しを開始する時点で、読み出しトランジスタＲＴｒ＿ｎ
＿ｍはオフである。

あるいは、主ビット線ＭＢＬ＿ｍの電位と読み出しトランジスタＲＴｒ＿ｎ＿ｍのソース
の電位をともに＋１Ｖ（読み出しトランジスタＲＴｒ＿ｎ＿ｍがＮチャネル型の場合）あ
るいは０Ｖ（読み出しトランジスタＲＴｒ＿ｎ＿ｍがＰチャネル型の場合）としてもよい
。その場合には書き込みを再開する前あるいは読み出しをおこなう前に、全てのセルにお
いてサブビット線ＳＢＬの電位を０Ｖ（読み出しトランジスタＲＴｒ＿ｎ＿ｍがＮチャネ
ル型の場合）あるいは＋１Ｖ（読み出しトランジスタＲＴｒ＿ｎ＿ｍがＰチャネル型の場
合）とする操作をおこなうとよい。

次に、メモリセルＭＣ＿ｎ＿ｍ＿２の読み出しについて説明する。以下では、２つの方法
を説明するが、その他の方法でも読み出しをおこなうことができる。最初に、図４に示す
方法を説明する。ここで、読み出しトランジスタＲＴｒ＿ｎ＿ｍはＮチャネル型であり、
ソースドレイン間の抵抗は、ゲートとソースの電位差（（ゲートの電位）−（ソースの電
位））が＋０．４Ｖのときに＋０．６Ｖのときの１００倍であるものとする。

なお、厳密には主ビット線ＭＢＬ＿ｍの配線抵抗も考慮しなければならないが、ここでは
、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとソースの電位差が＋０．６Ｖのときの
抵抗の１０分の１程度であるため特に考慮しなくてもよい。

また、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の容量はサブビット線ＳＢＬ＿ｎ＿ｍの寄
生容量および読み出しトランジスタＲＴｒ＿ｎ＿ｍの容量（ゲート容量と寄生容量を含む
）の和の１／４であるとする。なお、本実施の形態のメモリ装置においては、メモリセル
ＭＣの容量素子の容量はサブビット線ＳＢＬの寄生容量および読み出しトランジスタＲＴ
ｒの容量（ゲート容量と寄生容量を含む）の和の２０％以上であることが好ましい。

まず、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位を＋１Ｖとし、図４（Ａ）に
示すように主ビット線ＭＢＬ＿ｍの電位を＋０．５Ｖとする。そして、選択線ＳＬ＿ｎの
電位をＨとして選択トランジスタＳＴｒ＿ｎ＿ｍをオンとする。サブビット線ＳＢＬ＿ｎ
＿ｍの電位は＋０．５Ｖとなる。

次に、選択線ＳＬ＿ｎの電位をＬとして選択トランジスタＳＴｒ＿ｎ＿ｍをオフとする。
その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．５Ｖに維持される。また、図４（
Ｂ）に示すように主ビット線ＭＢＬ＿ｍの終端に抵抗Ｒを接続する。抵抗Ｒの抵抗値Ｒ_Ｍ
はＲ_Ｌ＜Ｒ_Ｍ＜Ｒ_Ｈという条件を満たすものとする。ここで、Ｒ_Ｌは読み出しトランジス
タＲＴｒ＿ｎ＿ｍのゲートとソースの電位差が＋０．６Ｖのときのソースドレイン間の抵
抗値であり、Ｒ_Ｈは＋０．４Ｖのときの抵抗値である。例えば、Ｒ_Ｍ＝Ｒ_Ｈ／１０かつＲ
_Ｍ＝１０Ｒ_Ｌとする。抵抗の他端の電位は＋１Ｖとする。また、読み出しトランジスタＲ
Ｔｒ＿ｎ＿ｍのソースの電位は０Ｖにする。

その後、図４（Ｃ）に示すように、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセル
ＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍ
の電位が変動する。選択トランジスタＳＴｒ＿ｎ＿ｍがオフであるので、電位の変動に関
しては、ここでは、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の容量、サブビット線ＳＢＬ
＿ｎ＿ｍの寄生容量および読み出しトランジスタＲＴｒ＿ｎ＿ｍの容量のみを考慮すれば
よい。

上記のように、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の容量はサブビット線ＳＢＬ＿ｎ
＿ｍの寄生容量および読み出しトランジスタＲＴｒ＿ｎ＿ｍの容量の和の１／４であるの
で、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、＋０．４Ｖもしくは＋０．６Ｖのいずれかと
なる。

なお、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタがオンであると、そのゲート容量を介
して、サブビット線ＳＢＬ＿ｎ＿ｍの電位がワード線ＷＬ＿ｎ＿２の電位の影響を受ける
。この現象は、容量素子の容量とサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量および読み出し
トランジスタＲＴｒ＿ｎ＿ｍの容量の和がメモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタの
ゲート容量の５倍以下で顕著となる。

したがって、特に容量素子の容量がメモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのゲート
容量と同程度以下の場合には、容量素子に蓄積されていた電荷をサブビット線ＳＢＬ＿ｎ
＿ｍに開放したら、ワード線ＷＬ＿ｎ＿２の電位をＬとして、メモリセルＭＣ＿ｎ＿ｍ＿
２のトランジスタをオフとすることが好ましい。

サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．４Ｖの場合には、読み出しトランジスタＲＴ
ｒ＿ｎ＿ｍの抵抗値は、抵抗Ｒの１０倍であるので、主ビット線ＭＢＬ＿ｍの電位は＋０
．９Ｖとなる。一方、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖの場合には、読み
出しトランジスタＲＴｒ＿ｎ＿ｍの抵抗値は、抵抗Ｒの１／１０であるので、主ビット線
ＭＢＬ＿ｍの電位は＋０．１Ｖとなる。このようにメモリセルの容量素子の電荷に応じて
、主ビット線の電位が大きく変動するので、それを検出して、データの読み出しをおこな
える。

なお、他の行のセルの読み出しをおこなう場合には、書き込みのときと同様にサブビット
線ＳＢＬ＿ｎ＿ｍの電位を０Ｖあるいはそれに近い値に維持して、読み出しトランジスタ
ＲＴｒ＿ｎ＿ｍがオフとなるようにする。

以上の例では、主ビット線の電位の変動は十分に大きいものであるので、その電位の変動
は特にセンスアンプを用いなくとも判別可能である。しかし、同じ列に接続するセルのサ
ブビット線の電位が十分に低くなければ、それらのセルの読み出しトランジスタの並列抵
抗が無視できなくなり、検出精度が低下する。

抵抗Ｒの代わりにＮチャネル型トランジスタあるいはＰチャネル型トランジスタを用いて
も同様な回路を構成できる。また、読み出しトランジスタＲＴｒ＿ｎ＿ｍとしてＰチャネ
ル型トランジスタを用いても同様に実施できる。

例えば、読み出しトランジスタＲＴｒ＿ｎ＿ｍと逆導電型のトランジスタを用いることが
できる。読み出しトランジスタＲＴｒ＿ｎ＿ｍがＮチャネル型で、そのしきい値が＋０．
５Ｖであれば、Ｐチャネル型でしきい値が−０．５Ｖのトランジスタを用い、そのソース
を主ビット線ＭＢＬ＿ｍに接続し、ドレインの電位を＋１Ｖとし、ゲートの電位を＋０．
６Ｖとするとよい。

図５には、別の読み出し方法を示す。ここで、読み出しトランジスタＲＴｒ＿ｎ＿ｍをＮ
チャネル型とし、そのしきい値を＋０．５Ｖとする。また、メモリセルＭＣ＿ｎ＿ｍ＿２
の容量素子の容量は図４の場合と同じとする。

まず、主ビット線ＭＢＬ＿ｍの電位を＋１Ｖとし、選択線ＳＬ＿ｎを操作して、選択トラ
ンジスタＳＴｒ＿ｎ＿ｍをオンオフし、サブビット線ＳＢＬ＿ｎ＿ｍを＋１Ｖにプリチャ
ージする。詳細は図４（Ａ）やそれに関連する記載を参照すればよい。その後、主ビット
線ＭＢＬ＿ｍを浮遊状態とする。また、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの
電位は＋１Ｖとする。

次に、図５（Ａ）に示すように、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセルＭ
Ｃ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの
電位が変動する。図４の場合と同様に、容量素子の電位に応じてサブビット線ＳＢＬ＿ｎ
＿ｍの電位が変動し、容量素子の電位が０Ｖであれば＋０．８Ｖとなり、容量素子の電位
が＋１Ｖであれば＋１Ｖのままである。詳細は図４（Ｃ）やそれに関連する記載を参照す
ればよい。

さらに、図５（Ｂ）に示すように、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位
を＋１Ｖから０Ｖに低下させる。この操作によって、読み出しトランジスタＲＴｒ＿ｎ＿
ｍはオンとなり主ビット線ＭＢＬ＿ｍの電位は０Ｖとなる。

その後、図５（Ｃ）に示すように、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位
を＋１Ｖに戻すと、主ビット線ＭＢＬ＿ｍの電位は＋０．３Ｖもしくは＋０．５Ｖとなる
。

これは、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレイン（主ビット線ＭＢＬ＿ｍ）とゲ
ート（サブビット線ＳＢＬ＿ｎ＿ｍ）の電位差がしきい値以下とならないためであり、サ
ブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．８Ｖの場合には、この電位差をしきい値である
＋０．５Ｖ以下とできないため、主ビット線ＭＢＬ＿ｍの電位は＋０．３Ｖまで上昇し、
同様にサブビット線ＳＢＬ＿ｎ＿ｍの電位が＋１Ｖの場合には主ビット線ＭＢＬ＿ｍの電
位は＋０．５Ｖまで上昇する。

このとき主ビット線ＭＢＬ＿ｍに現れるデータに依存した電位差（０．２Ｖ）は、サブビ
ット線ＳＢＬ＿ｎ＿ｍの電位差である。この例では、図４の方法のようにサブビット線Ｓ
ＢＬ＿ｎ＿ｍのデータに依存した電位差を増幅することはできないが、それを主ビット線
ＭＢＬ＿ｍに移すことはできる。

主ビット線ＭＢＬ＿ｍの電位は上記のように＋０．３Ｖあるいは＋０．５Ｖとその差が小
さいので、センスアンプで増幅するとよい。センスアンプで増幅することにより、それぞ
れ０Ｖ、＋１Ｖとできる。なお、ここで注目すべきは、データが書き込まれたときと同じ
位相の電位が主ビット線ＭＢＬ＿ｍに現れることである。

すなわち、図５に示す方法では、データの書き込みの際に主ビット線ＭＢＬ＿ｍの電位が
”１”であった場合には、読み出しの際の主ビット線ＭＢＬ＿ｍの電位も”１”となる。
センスアンプで主ビット線ＭＢＬ＿ｍの電位を十分に増幅すれば、その電位を用いて、デ
ータの再書き込みができる。

本実施の形態の半導体メモリ装置では、データを読み出すことによりデータが破壊される
ため、同じデータを書き込む必要があるが、主ビット線ＭＢＬ＿ｍの電位が同じ位相であ
ることは好適である。

ちなみに、図４の場合には、主ビット線ＭＢＬ＿ｍの電位は、書き込みの際と読み出しの
際で逆位相となる。そのため、主ビット線ＭＢＬ＿ｍに現れた電位を反転させ、その後に
書き込みをおこなう必要があるので、そのための時間と電力が必要となる。

（実施の形態２）
本発明の技術思想の一部にしたがった半導体メモリ装置の作製方法の例について図６およ
び図７を用いて説明する。なお、本実施の形態では、一般的な作製工程を断面図を用いて
説明するに留める。半導体メモリ装置の層構造については、実施の形態５あるいは図１３
を参照できる。

まず、公知の半導体加工技術を用いて、珪素、砒化ガリウム、リン化ガリウム、炭化珪素
、ゲルマニウム、珪化ゲルマニウム等の単結晶半導体の基板１０１の一表面に、素子分離
絶縁物１０２を形成し、さらに、Ｎ型あるいはＰ型の不純物領域１０３ａ乃至１０３ｄ、
およびトランジスタのゲート１０４ａおよび１０４ｂを形成する。さらに、第１層間絶縁
物１０５を形成し、第１コンタクトプラグ１０６ａ乃至１０６ｅを形成する（図６（Ａ）
参照）。不純物領域１０３ａ乃至１０３ｄの表面にはシリサイド層を設けて導電性を高め
てもよい。

ここで、Ｎ型不純物領域１０３ｃは図１の読み出しトランジスタＲＴｒ＿ｎ＿ｍのソース
に相当する。また、ゲート１０４ａは、選択トランジスタＳＴｒ＿ｎ＿ｍのゲートであり
、選択線ＳＬ＿ｎでもある。同じく、ゲート１０４ｂは、読み出しトランジスタＲＴｒ＿
ｎ＿ｍのゲートである。

第１コンタクトプラグ１０６ａは選択トランジスタＳＴｒ＿ｎ＿ｍのドレインに接続する
。なお、第１コンタクトプラグ１０６ｅは、次の行の選択トランジスタＳＴｒ＿ｎ＋１＿
ｍのドレイン（読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインでもある）に接続する。
Ｎ型不純物領域１０３ｃは、選択線ＳＬ＿ｎと平行に設けてもよい。

次に、第１埋め込み絶縁物１０７と第１層配線１０８ａ乃至１０８ｆを形成する。第１層
配線１０８ａ乃至１０８ｆには、導電性を高めるために銅を用いてもよい。その場合はダ
マシン法を用いて作製するとよい。第１層配線１０８ｃは読み出しトランジスタＲＴｒ＿
ｎ＿ｍのソースに電位を供給するために用いられる。さらに、第２層間絶縁物１０９を形
成し、第２コンタクトプラグ１１０ａ乃至１１０ｄを形成する（図６（Ｂ）参照）。

次に、第２埋め込み絶縁物１１１と第２層配線１１２ａ乃至１１２ｇを形成する。なお、
第２層配線１１２ｃ乃至１１２ｆの上表面は、その後形成する酸化物半導体と直接、ある
いは薄い絶縁物を介して接するため、その目的に好ましい材料を用いるとよい。例えば、
チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用
いるとよい。第２層配線１１２ｃおよび１１２ｅはメモリセルの容量素子の対向電極とし
て機能する。

さらに、厚さ６ｎｍ乃至２０ｎｍの容量素子用絶縁物１１３を形成する。容量素子用絶縁
物１１３の厚さおよび誘電率はメモリセルの容量素子の容量を決定する。容量素子用絶縁
物１１３が薄いと容量素子の容量は大きくなるが、一方で、リーク電流も増加する。リー
ク電流の増加は、メモリセルのデータの保持特性を悪化させるので、容量素子用絶縁物１
１３の厚さは１０ｎｍ以上とすることが好ましい。容量素子用絶縁物１１３の材料として
は、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を
用いることができる。

その後、酸化物半導体層１１４ａおよび１１４ｂを形成する。酸化物半導体としては、イ
ンジウムが金属元素に占める比率が２０原子％以上のものを用いるとよい。形成時には、
水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気やターゲッ
ト中の水素や水を十分に低減したスパッタリング法でおこなうことが好ましい。

さらに、ゲート絶縁物１１５を形成する。ゲート絶縁物１１５の材料としては、酸化珪素
、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることが
できる。また、その厚さは６ｎｍ乃至２０ｎｍ、好ましくは１０ｎｍ乃至１６ｎｍとする
とよい。（図６（Ｃ）参照）

その後、ワード線１１６ａ乃至１１６ｄを形成する。ワード線１１６ａ乃至１１６ｄの材
料としては、タングステン、ニッケル、パラジウム、オスミウム、白金等のように仕事関
数が酸化物半導体の電子親和力より大きい材料を用いるとよい。あるいは、ゲート絶縁物
１１５と接する部分のみをそのような材料としてもよい。さらに、第３層間絶縁物１１７
を形成し、第３コンタクトプラグ１１８ａ乃至１１８ｅを形成する（図７（Ａ）参照）

以上で、第１のメモリセル層が形成できる。図７（Ａ）には、２つのメモリセルが図示さ
れている。すなわち、ワード線１１６ｂおよび１１６ｄをそれぞれのゲートとするトラン
ジスタを有する２つのメモリセルである。

ここで、ワード線１１６ｄをゲートとするトランジスタを有するメモリセルについて解説
する。このメモリセルのトランジスタは酸化物半導体層１１４ｂを使用して形成されてい
る。第２層配線１１２ｅは、このメモリセルの容量素子の対向電極である。容量素子のも
う一方の電極は明示されていないが、酸化物半導体層１１４ｂのうち、第２層配線１１２
ｅに対向する部分がそれに相当する。

第２層配線１１２ｅの表面に、チタン、窒化チタン等のように仕事関数が酸化物半導体の
電子親和力より小さい材料を用いると、それに面する酸化物半導体層１１４ｂに電子が誘
起されてＮ型の導電性を呈するようになるので、それを容量素子の電極として用いること
ができる。また、第２層配線１１２ｆはメモリセルのトランジスタのドレインとなる。

メモリセルの容量素子の形状は、平板（プレーナ）型である。そのため容量は小さいが、
実施の形態１で示したように、容量素子の容量は、サブビット線の寄生容量と読み出しト
ランジスタの容量との比較で２０％以上であればよいので、例えば、０．１ｆＦ以下の容
量でも動作に支障をきたさない。さらに、このような平板型の構造であるため、メモリセ
ルを積層することが容易で、集積度を向上させる上で好ましい。

なお、容量素子の対向電極（第２層配線１１２ｅ）を、酸化物半導体層１１４ｂを間には
さんでワード線１１６ｄの逆の位置に設けることも集積度を高める上で有効である。また
、このように配置することで、集積度を維持しつつ、ワード線１１６ｄと第２層配線１１
２ｆの間の寄生容量を低減できる。

その後、同様にメモリセル層を積層する。例えば、さらに２層のメモリセル層を積層する
。そして、図７（Ｂ）に示すように、最上層のメモリセル層に設けられた中央の３つのコ
ンタクトプラグ（第５コンタクトプラグ）を接続する配線（第５層配線）１１９を形成し
、さらにその上層の外側の２つのコンタクトプラグ（第６コンタクトプラグ）を接続する
配線（第６層配線）１２０を形成する。

第６層配線１２０は主ビット線ＭＢＬ＿ｍであり、第３コンタクトプラグ１１８ａ、第２
層配線１１２ａ、第２コンタクトプラグ１１０ａ、第１層配線１０８ａ、第１コンタクト
プラグ１０６ａ等を介して、選択トランジスタＳＴｒ＿ｎ＿ｍのドレインである不純物領
域１０３ａと接続する。同様に、第３コンタクトプラグ１１８ｅ、第２層配線１１２ｇ、
第２コンタクトプラグ１１０ｄ、第１層配線１０８ｆ、第１コンタクトプラグ１０６ｄ等
を介して、次行の選択トランジスタＳＴｒ＿ｎ＋１＿ｍのドレインである不純物領域１０
３ｄと接続する。

また、不純物領域１０３ｂ、第１コンタクトプラグ１０６ｂ、第１層配線１０８ｂと１０
８ｅ、第２コンタクトプラグ１１０ｂと１１０ｃ、第２層配線１１２ｂと１１２ｄと１１
２ｆ、第３コンタクトプラグ１１８ｂと１１８ｃと１１８ｄ等は第５層配線１１９によっ
て接続され、サブビット線ＳＢＬ＿ｎ＿ｍが形成される。

以上の例では、メモリセルのトランジスタに使用する半導体として、酸化物半導体を用い
る例を示したが、その他の半導体であってもよい。例えば、レーザー光の照射によって結
晶化させた多結晶あるいは単結晶の珪素膜でもよい。

（実施の形態３）
本実施の形態では、実施の形態１とは異なる半導体メモリ装置の動作方法を図８を用いて
説明する。本実施の形態では、選択トランジスタは、読み出しをおこなう場合にのみオフ
とする。ここでは、読み出しトランジスタおよびメモリセルの容量素子の特性は実施の形
態１に記載したとおりとする。

図８では、第ｎ行第ｍ列のセルと次行の、第（ｎ＋１）行第ｍ列のセルの状態について説
明する。なお、図８（Ａ）と図８（Ｂ）は書き込みの際の状態の一部について、図８（Ｃ
）と図８（Ｄ）は読み出しの際の状態の一部について記載する。図面には符号を付さない
場合があるが、詳細については、実施の形態１を参照すればよい。

最初に書き込みについて説明する。上述の説明のように、選択トランジスタＳＴｒ＿ｎ＿
ｍおよびＳＴｒ＿ｎ＋１＿ｍはオンとする。この状態で主ビット線ＭＢＬ＿ｍの電位はデ
ータに応じて０Ｖあるいは＋１Ｖである。すなわち、読み出しトランジスタＲＴｒ＿ｎ＿
ｍおよびＲＴｒ＿ｎ＋１＿ｍのゲートの電位は０Ｖあるいは＋１Ｖであるが、読み出しト
ランジスタＲＴｒ＿ｎ＿ｍおよびＲＴｒ＿ｎ＋１＿ｍのソースの電位は＋１Ｖであるので
、ゲートの電位に関らず、読み出しトランジスタＲＴｒ＿ｎ＿ｍおよびＲＴｒ＿ｎ＋１＿
ｍはオフである。そして、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセルＭＣ＿ｎ
＿ｍ＿２にデータを書き込む（図８（Ａ）参照）。

その後、ワード線ＷＬ＿ｎ＿２の電位をＬとし、メモリセルＭＣ＿ｎ＿ｍ＿２へのデータ
の書き込みは終了する。主ビット線ＭＢＬ＿ｍの電位は他の行に書き込むデータに応じた
ものとなるが、読み出しトランジスタＲＴｒ＿ｎ＿ｍおよびＲＴｒ＿ｎ＋１＿ｍのソース
の電位は＋１Ｖであるので、ゲートの電位に関らず、読み出しトランジスタＲＴｒ＿ｎ＿
ｍおよびＲＴｒ＿ｎ＋１＿ｍはオフである（図８（Ｂ）参照）。

次に読み出しについて説明する。ここでは、図５に示した方法で読み出しをおこなう。ま
ず、サブビット線ＳＢＬ＿ｎ＿ｍを＋１Ｖにプリチャージするため、主ビット線ＭＢＬ＿
ｍの電位を＋１Ｖとし、その後、浮遊状態とする（図８（Ｃ）参照）。この状態では、読
み出しトランジスタＲＴｒ＿ｎ＿ｍおよびＲＴｒ＿ｎ＋１＿ｍはオフである。

その後、読み出しをおこなう第ｎ行第ｍ列のセルの選択トランジスタＳＴｒ＿ｎ＿ｍをオ
フとする。そして、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセルＭＣ＿ｎ＿ｍ＿
２の容量素子に蓄積されていた電荷をサブビット線ＳＢＬ＿ｎ＿ｍに放出する。その結果
、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．８Ｖあるいは＋１Ｖとなる。この操作の詳
細については図５（Ｂ）に関する記載を参照すればよい。

その後、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位を０Ｖとする。すると、読
み出しトランジスタＲＴｒ＿ｎ＿ｍはオンとなり、主ビット線ＭＢＬ＿ｍの電位は０Ｖに
なる（図８（Ｄ）参照）。この操作の詳細については図５（Ｂ）に関する記載を参照すれ
ばよい。

なお、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍでは、ゲートの電位（サブビット線ＳＢ
Ｌ＿ｎ＋１＿ｍの電位であるが、選択トランジスタＳＴｒ＿ｎ＋１＿ｍがオンであるため
、主ビット線ＭＢＬ＿ｍの電位と同じ）とドレインの電位（主ビット線ＭＢＬ＿ｍの電位
）が等しく、かつ、ソースの電位（＋１Ｖ）以下であるため、読み出しトランジスタＲＴ
ｒ＿ｎ＋１＿ｍはオフのままである。同じ列の他の読み出しトランジスタも同様にオフで
ある。

その後、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースの電位を＋１Ｖとする。図５（Ｃ
）に関連して説明したように、主ビット線ＭＢＬ＿ｍの電位は、サブビット線ＳＢＬ＿ｎ
＿ｍの電位に応じて、＋０．３Ｖあるいは＋０．５Ｖとなる。読み出しが完了したら選択
トランジスタＳＴｒ＿ｎ＿ｍをオンとすればよい。

この方法では、書き込みおよび読み出しの際に、主ビット線ＭＢＬ＿ｍの寄生容量だけで
なく、主ビット線ＭＢＬ＿ｍに接続するほとんど全てのサブビット線の寄生容量も配線容
量として計上する必要がある。

しかしながら、上述のように比較的簡単な操作で、選択トランジスタをオンとすることで
書き込みおよび読み出しのほとんどの期間にわたって、読み出しトランジスタを確実にオ
フとできる。

なお、本実施の形態で説明した駆動方法では、上述の通り、主ビット線ＭＢＬ＿ｍの寄生
容量だけでなく、主ビット線ＭＢＬ＿ｍに接続するほとんど全てのサブビット線の寄生容
量も配線容量となるため、その分だけ動作速度が低下するが、配線容量が増加することに
より、サブビット線の電位がノイズの影響を受けて大きく変動したとしても、主ビット線
ＭＢＬ＿ｍ等に電荷が蓄積する過程で平準化され、結果的にノイズの影響を受けにくくな
る。

（実施の形態４）
本実施の形態では、図９に示す半導体メモリ装置およびその動作の例について説明する。
図９には半導体メモリ装置の第ｎ行第ｍ列のセルと第ｎ行第（ｍ＋１）列のセルと、第ｍ
列および第（ｍ＋１）列のドライバー回路の一部を示す。

本実施の形態の半導体メモリ装置のセルは、選択トランジスタＳＴｒと読み出しトランジ
スタＲＴｒと複数のメモリセルとサブビット線ＳＢＬとを有する。選択トランジスタＳＴ
ｒ＿ｎ＿ｍのドレインおよびＳＴｒ＿ｎ＿ｍ＋１のドレインは、それぞれ主ビット線ＭＢ
Ｌ＿ｍおよび主ビット線ＭＢＬ＿ｍ＋１に接続し、選択トランジスタＳＴｒ＿ｎ＿ｍのソ
ースおよびＳＴｒ＿ｎ＿ｍ＋１のソースは、それぞれサブビット線ＳＢＬ＿ｎ＿ｍおよび
サブビット線ＳＢＬ＿ｎ＿ｍ＋１に接続し、選択トランジスタＳＴｒ＿ｎ＿ｍのゲートお
よびＳＴｒ＿ｎ＿ｍ＋１のゲートはともに選択線ＳＬ＿ｎに接続する。

読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインおよびＲＴｒ＿ｎ＿ｍ＋１のドレインは
、それぞれ主ビット線ＭＢＬ＿ｍおよび主ビット線ＭＢＬ＿ｍ＋１に接続し、読み出しト
ランジスタＲＴｒ＿ｎ＿ｍのゲートおよびＲＴｒ＿ｎ＿ｍ＋１のゲートは、それぞれ、サ
ブビット線ＳＢＬ＿ｎ＿ｍ＋１およびサブビット線ＳＢＬ＿ｎ＿ｍに接続し、読み出しト
ランジスタＲＴｒ＿ｎ＿ｍのソースおよびＲＴｒ＿ｎ＿ｍ＋１のソースは、それぞれ、第
２電源供給線ＸＬ２＿ｎ、第１電源供給線ＸＬ１＿ｎに接続される。

また、メモリセルはトランジスタと容量素子とを有し、容量素子の一方の電極とトランジ
スタのソースが接続し、トランジスタのドレインはサブビット線ＳＢＬに接続する。容量
素子の他方の電極は一定の電位（ここでは０Ｖ）に保持されている。

また、メモリセルのトランジスタのゲートはワード線ＷＬに接続するが、ワード線ＷＬ＿
ｎ＿１は、第ｎ行第ｍ列のセルのメモリセルのトランジスタのゲートには接続するが、第
ｎ行第（ｍ＋１）列のセルのメモリセルのトランジスタのゲートには接続せず、ワード線
ＷＬ＿ｎ＿２は、第ｎ行第（ｍ＋１）列のセルのメモリセルのトランジスタのゲートには
接続するが、第ｎ行第ｍ列のセルのメモリセルのトランジスタのゲートには接続しないよ
うにする。

すなわち、ひとつのワード線ＷＬの電位をＨとするとき、そのワード線ＷＬが通過する第
ｍ列のセルと、それに隣接する第（ｍ＋１）列のセルにおいて、一方のセルでは、トラン
ジスタがオンとなっているメモリセルがひとつあるが、他方のセルではトランジスタがオ
ンとなっているメモリセルがない状態となる。

また、ドライバー回路は第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１＿ｍ＋１と第
２の列トランジスタＣＴｒ２＿ｍおよびＣＴｒ２＿ｍ＋１とフリップフロップ回路ＦＦ＿
ｍ／ｍ＋１とを有する。

第１の列トランジスタＣＴｒ１＿ｍのゲートおよび第２の列トランジスタＣＴｒ２＿ｍ＋
１のゲートはともに第１の列ドライバー線ＲＬ１に接続し、第１の列トランジスタＣＴｒ
１＿ｍのドレインおよび第２の列トランジスタＣＴｒ２＿ｍ＋１のドレインは、それぞれ
主ビット線ＭＢＬ＿ｍおよび主ビット線ＭＢＬ＿ｍ＋１に接続し、第１の列トランジスタ
ＣＴｒ１＿ｍのソースおよび第２の列トランジスタＣＴｒ２＿ｍ＋１のソースは、それぞ
れ＋０．５Ｖと＋１Ｖに保持されている。

第２の列トランジスタＣＴｒ２＿ｍのゲートおよび第１の列トランジスタＣＴｒ１＿ｍ＋
１のゲートはともに第２の列ドライバー線ＲＬ２に接続し、第２の列トランジスタＣＴｒ
２＿ｍのドレインおよび第１の列トランジスタＣＴｒ１＿ｍ＋１のドレインは、それぞれ
主ビット線ＭＢＬ＿ｍおよび主ビット線ＭＢＬ＿ｍ＋１に接続し、第２の列トランジスタ
ＣＴｒ２＿ｍのソースおよび第１の列トランジスタＣＴｒ１＿ｍ＋１のソースは、それぞ
れ＋１Ｖと＋０．５Ｖに保持されている。

すなわち、第１の列ドライバー線ＲＬ１の電位をＨとすれば、主ビット線ＭＢＬ＿ｍおよ
び主ビット線ＭＢＬ＿ｍ＋１の電位は、それぞれ＋０．５Ｖ、＋１Ｖとなる。また、第２
の列ドライバー線ＲＬ２の電位をＨとすれば、主ビット線ＭＢＬ＿ｍおよび主ビット線Ｍ
ＢＬ＿ｍ＋１の電位は、それぞれ＋１Ｖ、＋０．５Ｖとなる。

また、主ビット線ＭＢＬ＿ｍはフリップフロップ回路ＦＦ＿ｍ／ｍ＋１の一方の端子と接
続し、主ビット線ＭＢＬ＿ｍ＋１はフリップフロップ回路ＦＦ＿ｍ／ｍ＋１の他方の端子
と接続する。さらに、主ビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１は、それぞれデータ入
出力端子ＤＡＴＡ＿ｍおよびＤＡＴＡ＿ｍ＋１に接続する。

このような構成の半導体メモリ装置の読み出し方法について図１０を用いて説明する。こ
こでは、第ｎ行第ｍ列のセルのワード線ＷＬ＿ｎ＿１に接続するトランジスタを有するメ
モリセルの容量素子が＋１Ｖで充電されていた（すなわち、データ”１”が記録されてい
た）とする。また、各メモリセルの容量素子の容量はサブビット線ＳＢＬの寄生容量およ
び読み出しトランジスタＲＴｒの容量（ゲート容量と寄生容量を含む）の和の１／４であ
るとする。

さらに、読み出しトランジスタＲＴｒをＮチャネル型で、そのしきい値を＋０．５Ｖとし
、ゲートの電位が＋０．５Ｖのときは＋０．４Ｖのときの１０倍の電流がソースドレイン
間に流れ（すなわち、ソースドレイン間の抵抗が１／１０である）、ゲートの電位が＋０
．６Ｖのときは＋０．５Ｖのときの１０倍の電流がソースドレイン間に流れるものとする
。

まず、図１０の期間Ｔ１に示すように、第１の列ドライバー線ＲＬ１と選択線ＳＬ＿ｎの
電位をＨとし、第１の列トランジスタＣＴｒ１＿ｍおよび第２の列トランジスタＣＴｒ２
＿ｍ＋１、選択トランジスタＳＴｒ＿ｎ＿ｍおよびＳＴｒ＿ｎ＿ｍ＋１をオンとする。

その結果、主ビット線ＭＢＬ＿ｍおよびサブビット線ＳＢＬ＿ｎ＿ｍ、主ビット線ＭＢＬ
＿ｍ＋１およびサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位は、それぞれ、＋０．５Ｖ、＋１
Ｖとなる。また、第１電源供給線ＸＬ１＿ｎ、第２電源供給線ＸＬ２＿ｎの電位を＋０．
５Ｖとする。これは読み出しトランジスタＲＴｒのソースドレイン間の導通を防止するた
めである。

読み出しトランジスタＲＴｒ＿ｎ＿ｍは、ゲートの電位は＋１Ｖで、ソースとドレインの
電位は＋０．５Ｖであるので、ソースドレイン間の電流は流れない。また、読み出しトラ
ンジスタＲＴｒ＿ｎ＿ｍ＋１は、ゲートの電位は＋０．５Ｖで、ソースの電位は＋０．５
Ｖ、ドレインの電位は＋１Ｖであるので、やはりソースドレイン間の電流は流れない。

なお、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の電源電位は、高電位の電源電位ＶＨ、低
電位の電源電位ＶＬとも＋０．５Ｖとして動作しない状態としておく。その後、第１の列
ドライバー線ＲＬ１と選択線ＳＬ＿ｎの電位をＬとし、第１の列トランジスタＣＴｒ１＿
ｍおよび第２の列トランジスタＣＴｒ２＿ｍ＋１、選択トランジスタＳＴｒ＿ｎ＿ｍおよ
びＳＴｒ＿ｎ＿ｍ＋１をオフとする。

次に、図１０の期間Ｔ２に示すように、ワード線ＷＬ＿ｎ＿１の電位をＨとする。また、
第１電源供給線ＸＬ１＿ｎの電位を０Ｖとする。第ｎ行第ｍ列のセルには、ワード線ＷＬ
＿ｎ＿１と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオ
ンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線ＳＢＬ＿ｎ＿ｍの電
位が変動する。ここでは容量素子の電位が＋１Ｖであったため、容量素子の容量とサブビ
ット線等の容量の比率からサブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．６Ｖとなる。

その結果、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１の抵抗が低下し、主ビット線ＭＢＬ
＿ｍ＋１の電位が急低下する。一方、第ｎ行第（ｍ＋１）列のセルには、ワード線ＷＬ＿
ｎ＿１と接続するトランジスタを有するメモリセルがないためサブビット線ＳＢＬ＿ｎ＿
ｍ＋１の電位は変動せず、＋１Ｖのままである。また、主ビット線ＭＢＬ＿ｍの電位は＋
０．５Ｖのままである。その後、ワード線ＷＬ＿ｎ＿１の電位をＬとする。

サブビット線ＳＢＬ＿ｎ＿ｍの電位が安定するまでの時間はワード線ＷＬ＿ｎ＿１と接続
するトランジスタのオン抵抗とサブビット線ＳＢＬ＿ｎ＿ｍの容量の積に比例する。サブ
ビット線の容量は、従来のＤＲＡＭのビット線の容量の数百分の１以下の１ｆＦ以下にで
きる。そのため、トランジスタのオン抵抗が従来のＤＲＡＭで一般に用いられている珪素
を用いたトランジスタの数百倍であっても従来のＤＲＡＭと同程度の時間で済む。サブビ
ット線ＳＢＬ＿ｎ＿ｍの容量をより小さくできれば、より短時間で安定できる。

例えば、オン抵抗が珪素を用いたトランジスタの数十乃至数百倍（すなわち、電界効果移
動度が数十乃至数百分の１）である酸化物半導体を用いたトランジスタであっても、従来
のＤＲＡＭと同程度あるいはより高速での読み出しが可能となる。

そして、図１０の期間Ｔ３に示すように、選択線ＳＬ＿ｎの電位をＨとし、第２電源供給
線ＸＬ２＿ｎの電位を０Ｖとする。また、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の高電
位電源の電位を＋１Ｖに、低電位電源の電位を０Ｖにする。なお、図１０に示すように、
選択線ＳＬ＿ｎの電位は、期間Ｔ１や期間Ｔ２の一部以外はＨとすることが望ましい。

フリップフロップ回路ＦＦ＿ｍ／ｍ＋１は、主ビット線ＭＢＬ＿ｍとＭＢＬ＿ｍ＋１の電
位差を増幅する。すなわち、主ビット線ＭＢＬ＿ｍの電位が＋０．５Ｖであるのに対し、
主ビット線ＭＢＬ＿ｍ＋１の電位はほとんど０Ｖであるため、フリップフロップ回路ＦＦ
＿ｍ／ｍ＋１は、主ビット線ＭＢＬ＿ｍの電位を＋１Ｖに、主ビット線ＭＢＬ＿ｍ＋１の
電位を０Ｖとする。

このとき、第１電源供給線ＸＬ１＿ｎ、第２電源供給線ＸＬ２＿ｎの電位がともに０Ｖで
あると、読み出しトランジスタＲＴｒのソースドレイン間の導通を防止できる。ここでは
、選択トランジスタＳＴｒがオンとなっているため、サブビット線ＳＢＬの電位は主ビッ
ト線ＭＢＬの電位と等しくなるが、そのとき読み出しトランジスタのゲートとドレインの
電位が互いに逆位相（すなわち、０Ｖと＋１Ｖあるいは＋１Ｖと０Ｖ）となるためである
。

データを読み出す場合にはこの時点のデータ入出力端子ＤＡＴＡ＿ｍの電位を観測すれば
よい。なお、データ入出力端子ＤＡＴＡ＿ｍ＋１にはＤＡＴＡ＿ｍの電位とは逆位相の電
位が観測される。すなわち、データ入出力端子ＤＡＴＡ＿ｍの電位が＋１Ｖであれば、デ
ータ入出力端子ＤＡＴＡ＿ｍ＋１の電位は０Ｖとなり、データ入出力端子ＤＡＴＡ＿ｍの
電位が０Ｖであれば、データ入出力端子ＤＡＴＡ＿ｍ＋１の電位は＋１Ｖとなる。

そして、図１０の期間Ｔ４に示すように、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の高電
位の電源電位ＶＨおよび低電位の電源電位ＶＬをともに＋０．５Ｖにするとともに、ワー
ド線ＷＬ＿ｎ＿１の電位をＨとする。この結果、ワード線ＷＬ＿ｎ＿１にトランジスタが
接続するメモリセル（この場合は、第ｎ行第ｍ列のセルの中のメモリセル）の容量素子が
サブビット線ＳＢＬの電位で充電される。

この場合は、当初書き込まれていたデータと同じデータ”１”が書き込まれるのであるが
、データを書き換えるのであれば、データ入出力端子ＤＡＴＡ＿ｍの電位を書き込むデー
タに応じたものとすればよい。また、その際には、データ入出力端子ＤＡＴＡ＿ｍ＋１の
電位を逆位相のものとすると、読み出しトランジスタＲＴｒのソースドレイン間の導通を
防止できる。

以上の例では、メモリセルの容量素子の電位を＋１Ｖとしたが、容量素子の電位が当初０
Ｖであった場合（データ”０”が記録されていた場合）も同様にできる（図１０中の点線
を参照）。その際、上記の期間Ｔ２では、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．４
Ｖとなり、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１の抵抗はデータ”１”の場合の１０
０倍であるため、主ビット線ＭＢＬ＿ｍ＋１の電位は、当初の＋１Ｖからほとんど低下し
ない。

すなわち、主ビット線ＭＢＬ＿ｍの電位（＋０．５Ｖ）の方が主ビット線ＭＢＬ＿ｍ＋１
の電位（＋１Ｖ弱）より低い。このため、期間Ｔ３において、フリップフロップ回路ＦＦ
＿ｍ／ｍ＋１を作動させると、主ビット線ＭＢＬ＿ｍの電位は０Ｖに、主ビット線ＭＢＬ
＿ｍ＋１の電位は＋１Ｖになる。

本実施の形態の半導体メモリ装置では、書き込みや読み出しの際に、メモリセルのトラン
ジスタのオン抵抗（あるいは電界効果移動度）の大小はさほど問題とならず、例えば、酸
化物半導体のように移動度が、珪素半導体の数十分の１乃至数百分の１である半導体材料
を用いてもよい。それは、以下のように説明できる。

従来のＤＲＡＭでは、書き込みに要する時間は、（Ａ１）主ビット線の容量と主ビット線
の抵抗の積と、（Ａ２）メモリセルの容量素子の容量とメモリセルのトランジスタのオン
抵抗の積の和（Ａ１＋Ａ２）に比例する。なお、一般に（Ａ２）は（Ａ１）と同等以上１
０倍以下である。

一方、本実施の形態では、書き込みに要する時間は、（Ｂ１）主ビット線の容量と主ビッ
ト線の抵抗の積と、（Ｂ２）サブビット線の容量と選択トランジスタのオン抵抗の積と、
（Ｂ３）メモリセルの容量素子の容量とメモリセルのトランジスタのオン抵抗の積の和（
Ｂ１＋Ｂ２＋Ｂ３）に比例する。

これらを比較すると、（Ａ１）と（Ｂ１）は同等とみなせる。また、（Ａ２）と（Ｂ２）
を比較した場合、いずれも珪素半導体を用いたトランジスタを使用するのであれば、トラ
ンジスタのオン抵抗は同等である。一方、従来のＤＲＡＭの容量素子の容量が１０ｆＦ以
上であるのに対し、本実施の形態でのサブビット線の容量は１ｆＦ以下、好ましくは０．
１ｆＦ以下とできるので、（Ｂ２）は（Ａ２）の十分の１、好ましくは百分の１以下とで
きる。

さらに、（Ｂ３）に関しては、例えば、酸化物半導体のオン抵抗を珪素半導体のものより
１００倍大きいとしても、容量素子の容量を、従来のＤＲＡＭの容量素子の容量の百分の
１以下の０．１ｆＦ以下とすれば、（Ｂ３）は（Ａ２）と同等、あるいはそれ以下である
。

以上の議論から明らかなように、容量が十分に小さなサブビット線を用い、かつ、容量素
子の容量も十分に小さくすることにより、オン抵抗が極めて大きな（電界効果移動度の極
めて小さい）トランジスタを用いても、従来のＤＲＡＭと遜色の無い書き込み速度を実現
できる。読み出しも同様な議論から、従来のＤＲＡＭと同程度の速度でおこなえる。

バンドギャップの大きな酸化物半導体を用いた場合にはリフレッシュが実質的に不要であ
るので消費電力を低減できる効果があるものの、従来のＤＲＡＭのメモリセルのトランジ
スタに使用しただけでは、動作速度が著しく低下するため、実用的ではない。

しかしながら、本実施の形態で示したように、容量が十分に小さなサブビット線を用い、
かつ、容量素子の容量も十分に小さくすることにより、従来のＤＲＡＭと遜色の無い動作
速度を実現でき、かつ、リフレッシュが実質的に不要な新規な半導体メモリ装置を実現で
きる。

ところで、本実施の形態の半導体メモリ装置では、サブビット線の容量も極めて小さいた
め、その電位はノイズの影響を受けやすくなる。そのため、サブビット線をゲートとする
読み出しトランジスタの導通状態もノイズの影響を受けることとなる。しかしながら、そ
のようなノイズの影響はより容量の大きい主ビット線および他のサブビット線に電荷を蓄
積する過程で平準化されるため、結果的にはノイズの影響を抑制できる。

（実施の形態５）
本実施の形態では、図１１に示す半導体メモリ装置およびその動作の例について説明する
。図１１に示す半導体メモリ装置は、図９に示す半導体メモリ装置のドライバー回路をよ
り簡単にしたものである。図１１には半導体メモリ装置の第ｎ行第ｍ列のセルと第ｎ行第
（ｍ＋１）列のセルと、第ｍ列および第（ｍ＋１）列のドライバー回路の一部を示す。こ
こで、ｍは奇数とする。

本実施の形態の半導体メモリ装置のセルは、図９に示す半導体メモリ装置のセルと同様に
選択トランジスタＳＴｒと読み出しトランジスタＲＴｒと複数のメモリセルとサブビット
線ＳＢＬとを有する。図９に示す半導体メモリ装置のセルとの違いは、読み出しトランジ
スタＲＴｒのソースが、偶数列奇数列とも同じ電源供給線（すなわち、第１電源供給線Ｘ
Ｌ１＿ｎ）に接続されることである。

また、ドライバー回路は、少なくとも第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１
＿ｍ＋１とフリップフロップ回路ＦＦ＿ｍ／ｍ＋１とを有する。第１の列トランジスタＣ
Ｔｒ１＿ｍのゲートおよびＣＴｒ１＿ｍ＋１のゲートはともに第１の列ドライバー線ＲＬ
１に接続し、第１の列トランジスタＣＴｒ１＿ｍのドレインおよびＣＴｒ１＿ｍ＋１のド
レインは、それぞれ主ビット線ＭＢＬ＿ｍおよび主ビット線ＭＢＬ＿ｍ＋１に接続し、第
１の列トランジスタＣＴｒ１＿ｍのソースおよびＣＴｒ１＿ｍ＋１のソースは、ともに＋
０．５Ｖに保持されている。すなわち、第１の列ドライバー線ＲＬ１の電位をＨとすれば
、主ビット線ＭＢＬ＿ｍおよび主ビット線ＭＢＬ＿ｍ＋１の電位は、いずれも＋０．５Ｖ
となる。

フリップフロップ回路ＦＦ＿ｍ／ｍ＋１と主ビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１の
接続は図９に示す半導体メモリ装置のものと同じである。

図１３には、図１１に示す半導体メモリ装置のセルの主要な層のレイアウト例を示す。な
お、図１３の線分Ａ−Ｂの断面は、図６および図７のＡ−Ｂに相当する。したがって、詳
細は図６及び図７とそれらに関連する記述を参照すればよい。

図１３（Ａ）は、不純物領域１０３ｄ等やゲート１０４ａ乃至１０４ｃや、それらに接続
するように設けられる第１コンタクトプラグ１０６ａ等の配置を示す。図の上下の方向は
ワード線の方向である。

ゲート１０４ａは選択線ＳＬ＿ｎであり、ゲート１０４ｂは読み出しトランジスタＲＴｒ
＿ｎ＿ｍのゲートである。また、ゲート１０４ｃは、隣接するセルの読み出しトランジス
タのゲートである。図１３（Ａ）に示すように、ゲート１０４ｂと１０４ｃが、ワード線
の方向に重ならないように配置することで、セルとセルの間隔を狭めることができるので
高集積化に好ましい。

図１３（Ｂ）は、その上に形成される第１層配線１０８ａ乃至１０８ｆとそれらに接続す
るように設けられる第２コンタクトプラグ１１０ｄ等の配置を示す。第１層配線１０８ｃ
は読み出しトランジスタのソースに電位を供給する第１電源供給線ＸＬ１＿ｎである。ま
た、第１層配線１０８ｅはサブビット線ＳＢＬ＿ｎ＿ｍの一部で、隣接するセルの読み出
しトランジスタのゲートと接続し、第１層配線１０８ｄは隣接するセルのサブビット線の
一部で、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートと接続する。

図１３（Ｃ）は、第２層配線１１２ａ乃至１１２ｇの配置を示す。このうち第２層配線１
１２ｃと１１２ｅはメモリセルの容量素子の対向電極として機能する。図１３（Ｄ）は酸
化物半導体層１１４ａおよび１１４ｂの配置を示す。図１３（Ｅ）はワード線１１６ａ乃
至１１６ｄと、第３コンタクトプラグ１１８ａ等の配置を示す。

このような構成の半導体メモリ装置の読み出し方法について図１２を用いて説明する。こ
こでは、第ｎ行第ｍ列のセルのワード線ＷＬ＿ｎ＿１に接続するトランジスタを有するメ
モリセルにデータ”１”が記録されていたとする。また、各メモリセルの容量素子の容量
はサブビット線ＳＢＬの寄生容量および読み出しトランジスタＲＴｒの容量（ゲート容量
と寄生容量を含む）の和の１／４であるとする。

さらに、読み出しトランジスタＲＴｒをＮチャネル型とし、そのしきい値を＋０．５Ｖと
し、ゲートの電位が＋０．５Ｖのときは＋０．４Ｖのときの１０倍の電流がソースドレイ
ン間に流れ（すなわち、ソースドレイン間の抵抗が１／１０である）、ゲートの電位が＋
０．６Ｖのときは＋０．５Ｖのときの１０倍の電流がソースドレイン間に流れるものとす
る。

まず、図１２の期間Ｔ１に示すように、第１の列ドライバー線ＲＬ１と選択線ＳＬ＿ｎの
電位をＨとし、第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１＿ｍ＋１、選択トラン
ジスタＳＴｒ＿ｎ＿ｍおよびＳＴｒ＿ｎ＿ｍ＋１をオンとする。

その結果、主ビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１、サブビット線ＳＢＬ＿ｎ＿ｍお
よびＳＢＬ＿ｎ＿ｍ＋１の電位は＋０．５Ｖとなる。また、第１電源供給線ＸＬ１＿ｎの
電位を＋０．５Ｖとする。これは読み出しトランジスタＲＴｒのソースドレイン間の導通
を防止するためである。読み出しトランジスタＲＴｒ＿ｎ＿ｍ、ＲＴｒ＿ｎ＿ｍ＋１のゲ
ート、ソース、ドレインとも電位は＋０．５Ｖであるので、ソースドレイン間に電流は流
れない。

なお、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の電源電位は、高電位の電源電位ＶＨ、低
電位の電源電位ＶＬとも＋０．５Ｖとして動作しない状態としておく。その後、第１の列
ドライバー線ＲＬ１と選択線ＳＬ＿ｎの電位をＬとし、第１の列トランジスタＣＴｒ１＿
ｍおよびＣＴｒ１＿ｍ＋１、選択トランジスタＳＴｒ＿ｎ＿ｍおよびＳＴｒ＿ｎ＿ｍ＋１
をオフとする。

次に、図１２の期間Ｔ２に示すように、ワード線ＷＬ＿ｎ＿１の電位をＨとする。また、
第１電源供給線ＸＬ１＿ｎの電位を０Ｖとする。第ｎ行第ｍ列のセルには、ワード線ＷＬ
＿ｎ＿１と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオ
ンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線ＳＢＬ＿ｎ＿ｍの電
位が変動する。ここではサブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．６Ｖとなる。その後
、ワード線ＷＬ＿ｎ＿１の電位をＬとする。

その結果、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１の抵抗が低下し、主ビット線ＭＢＬ
＿ｍ＋１の電位が０Ｖに向けて急低下する。一方、第ｎ行第（ｍ＋１）列のセルには、ワ
ード線ＷＬ＿ｎ＿１と接続するトランジスタを有するメモリセルがないためサブビット線
ＳＢＬ＿ｎ＿ｍ＋１の電位は変動せず、＋０．５Ｖのままである。読み出しトランジスタ
ＲＴｒ＿ｎ＿ｍの抵抗は、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１の抵抗の１０倍であ
るので、主ビット線ＭＢＬ＿ｍの電位の低下は、主ビット線ＭＢＬ＿ｍ＋１に比べると緩
慢である。

そして、図１２の期間Ｔ３に示すように、選択線ＳＬ＿ｎの電位をＨとし、フリップフロ
ップ回路ＦＦ＿ｍ／ｍ＋１の高電位電源の電位を＋１Ｖに、低電位電源の電位を０Ｖにす
る。

フリップフロップ回路ＦＦ＿ｍ／ｍ＋１は、主ビット線ＭＢＬ＿ｍとＭＢＬ＿ｍ＋１の電
位差を増幅する。すなわち、主ビット線ＭＢＬ＿ｍの電位より主ビット線ＭＢＬ＿ｍ＋１
の電位が高いため、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１は、主ビット線ＭＢＬ＿ｍの
電位を＋１Ｖに、主ビット線ＭＢＬ＿ｍ＋１の電位を０Ｖとする。このとき、第１電源供
給線ＸＬ１＿ｎの電位が０Ｖであると、読み出しトランジスタＲＴｒのソースドレイン間
の導通を防止できる。データを読み出す場合にはこの時点のデータ入出力端子ＤＡＴＡ＿
ｍの電位を観測すればよい。

そして、図１２の期間Ｔ４に示すように、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の高電
位の電源電位ＶＨおよび低電位の電源電位ＶＬをともに＋０．５Ｖにするとともに、ワー
ド線ＷＬ＿ｎ＿１の電位をＨとする。この結果、ワード線ＷＬ＿ｎ＿１にトランジスタが
接続するメモリセル（この場合は、第ｎ行第ｍ列のセルの中のメモリセル）の容量素子が
サブビット線ＳＢＬの電位で充電される。

この場合は、当初書き込まれていたデータと同じデータ”１”が書き込まれるのであるが
、データを書き換えるのであれば、データ入出力端子ＤＡＴＡ＿ｍの電位を書き込むデー
タに応じたものとすればよい。また、その際には、データ入出力端子ＤＡＴＡ＿ｍ＋１の
電位を逆位相のものとすると、読み出しトランジスタＲＴｒのソースドレイン間の導通を
防止できる。

以上の例では、メモリセルにデータ”１”が記録されていたが、データ”０”が記録され
ていた場合も同様に読み出し書き込みができる（図１２中の点線を参照）。その際、上記
の期間Ｔ２では、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．４Ｖとなり、読み出しトラ
ンジスタＲＴｒ＿ｎ＿ｍ＋１の抵抗はデータ”１”の場合の１００倍であるため、主ビッ
ト線ＭＢＬ＿ｍ＋１の電位は、当初の＋０．５Ｖからほとんど低下しない。

一方、上記のデータ”１”の場合と同様にサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位は＋０
．５Ｖであり、主ビット線ＭＢＬ＿ｍ＋１の電位は、上記のデータ”１”の場合と同様に
低下する。すなわち、主ビット線ＭＢＬ＿ｍの電位の方が主ビット線ＭＢＬ＿ｍ＋１の電
位より低い。このため、期間Ｔ３において、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１を作
動させると、主ビット線ＭＢＬ＿ｍの電位は０Ｖに、主ビット線ＭＢＬ＿ｍ＋１の電位は
＋１Ｖになる。

本実施の形態の半導体メモリ装置は、読み出しトランジスタの導通状態のＲＴｒ＿ｎ＿ｍ
とＲＴｒ＿ｎ＿ｍ＋１の差を判別して、データの読み出しをおこなうため、図９に示す半
導体メモリ装置に比べると安定性が劣る。

例えば、期間Ｔ２の長さを的確に設定する必要がある。短すぎるとデータ”０”を読み出
す際に、また、長すぎるとデータ”１”を読み出す際に、主ビット線ＭＢＬ＿ｍとＭＢＬ
＿ｍ＋１の間の電位の差が小さくなり、エラーを発生しやすくなる。

また、主ビット線ＭＢＬ＿ｍとＭＢＬ＿ｍ＋１の間の電位の差は、上記の例では０．１Ｖ
乃至０．３Ｖ程度であるので、フリップフロップ回路で増幅する際に時間を要する。

しかしながら、ドライバー回路の構造が簡単であり、読み出しトランジスタのソースに接
続する配線を一種類（第１電源供給線ＸＬ１）とできるため、集積化が容易である。

１０１ 基板
１０２ 素子分離絶縁物
１０３ａ 不純物領域
１０３ｂ 不純物領域
１０３ｃ 不純物領域
１０３ｄ 不純物領域
１０４ａ ゲート
１０４ｂ ゲート
１０４ｃ ゲート
１０５ 第１層間絶縁物
１０６ａ 第１コンタクトプラグ
１０６ｂ 第１コンタクトプラグ
１０６ｃ 第１コンタクトプラグ
１０６ｄ 第１コンタクトプラグ
１０６ｅ 第１コンタクトプラグ
１０７ 第１埋め込み絶縁物
１０８ａ 第１層配線
１０８ｂ 第１層配線
１０８ｃ 第１層配線
１０８ｄ 第１層配線
１０８ｅ 第１層配線
１０８ｆ 第１層配線
１０９ 第２層間絶縁物
１１０ａ 第２コンタクトプラグ
１１０ｂ 第２コンタクトプラグ
１１０ｃ 第２コンタクトプラグ
１１０ｄ 第２コンタクトプラグ
１１１ 第２埋め込み絶縁物
１１２ａ 第２層配線
１１２ｂ 第２層配線
１１２ｃ 第２層配線
１１２ｄ 第２層配線
１１２ｅ 第２層配線
１１２ｆ 第２層配線
１１２ｇ 第２層配線
１１３ 容量素子用絶縁物
１１４ａ 酸化物半導体層
１１４ｂ 酸化物半導体層
１１５ ゲート絶縁物
１１６ａ ワード線
１１６ｂ ワード線
１１６ｃ ワード線
１１６ｄ ワード線
１１７ 第３層間絶縁物
１１８ａ 第３コンタクトプラグ
１１８ｂ 第３コンタクトプラグ
１１８ｃ 第３コンタクトプラグ
１１８ｄ 第３コンタクトプラグ
１１８ｅ 第３コンタクトプラグ
１１９ 第５層配線
１２０ 第６層配線
ＡＭＰ センスアンプ
ＢＬ ビット線
Ｃｓ 寄生容量
ＣＴｒ１ 第１の列トランジスタ
ＣＴｒ２ 第２の列トランジスタ
ＤＡＴＡ データ入出力端子
ＦＦ フリップフロップ回路
ＭＢＬ 主ビット線
ＭＣ メモリセル
ＲＬ１ 第１の列ドライバー線
ＲＬ２ 第２の列ドライバー線
ＲＴｒ 読み出しトランジスタ
ＳＢＬ サブビット線
ＳＬ 選択線
ＳＴｒ 選択トランジスタ
ＶＨ 高電位の電源電位
ＶＬ 低電位の電源電位
ＶＲＥＦ 参照電位
ＷＬ ワード線
ＸＬ１ 第１電源供給線
ＸＬ２ 第２電源供給線

Claims (6)

1. 第１乃至第４のトランジスタと、複数の第１のメモリセルと、複数の第２のメモリセルと、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、第１のビット線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１のビット線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、第２のビット線と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２のビット線と電気的に接続され、
   前記複数の第１のメモリセルの一は、第５のトランジスタと、第１の容量素子と、を有し、
   前記第５のトランジスタのソース又はドレインの一方は、前記第１の容量素子と電気的に接続され、
   前記第５のトランジスタのソース又はドレインの他方は、前記第１のビット線と電気的に接続され、
   前記複数の第２のメモリセルの一は、第６のトランジスタと、第２の容量素子と、を有し、
   前記第６のトランジスタのソース又はドレインの一方は、前記第２の容量素子と電気的に接続され、
   前記第６のトランジスタのソース又はドレインの他方は、前記第２のビット線と電気的に接続され、
   前記第１のトランジスタは、前記第１のビット線にデータを供給する機能を有し、
   前記第２のトランジスタは、前記第１のビット線からデータを読み出す機能を有し、
   前記第３のトランジスタは、前記第２のビット線にデータを供給する機能を有し、
   前記第４のトランジスタは、前記第２のビット線からデータを読み出す機能を有することを特徴とする半導体装置。
2. 請求項１において、
   前記第１のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第５のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第５のトランジスタ及び前記第６のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第５のトランジスタ及び前記第６のトランジスタは、半導体基板上方の絶縁層上方に設けられていることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記複数の第１のメモリセルは、互いに重なっていることを特徴とする半導体装置。

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