TWI607434B - 半導體記憶體裝置及其驅動方法 - Google Patents

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Description

半導體記憶體裝置及其驅動方法
本發明係關於一種使用半導體的記憶體裝置。
首先，簡單地說明在本說明書中使用的術語。在本說明書中，關於電晶體的源極和汲極，在將其中的一者稱為汲極時，便將另一者稱為源極。換言之，不根據電位的高低來區別它們。從而，在本說明書中，也可以將記為源極的部分換稱為汲極。
另外，在本說明書中，“連接”是指包括暫時性地能夠成為供應或傳送實效的直流電流的狀態的結構。因此，連接的狀態不一定必須只是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送直流電流的方式，藉由佈線、電阻器等的電路元件而間接地連接的狀態。另外，不拘泥於電路是否被設計成為實際上被供應直流電流。
例如，當在兩個節點之間設置有切換元件時，由於雖然有條件(亦即，只在開關係處於導通狀態時)，但是能夠供應直流電流，所以該情況可被稱為“連接”。另一方面，當在兩個節點之間只設置有電容器時，由於不能藉由電容器來供應實效的直流電流，所以上述情況可被稱為在該節點之間不連接”。
與此同樣，當在兩個節點之間只設置有二極體時，由於可以在任何一個節點的電位高的情況下供應直流電流， 所以該情況可稱為“連接”。此時，即使在電路設計上將不能供應電流的電位提供給兩個節點(在該情況下，實際上，電流不會藉由二極體而流動在兩個節點之間)，在本說明書中也稱為“連接”。
例如，當節點A與電晶體的源極連接，並且節點B與電晶體的汲極連接時，根據閘極的電位能夠在節點A和節點B之間使直流電流流過，所以將該情況稱為“節點A與節點B是連接的”。
另一方面，當節點A與電晶體的源極連接，並且節點C與電晶體的閘極連接時，無論電晶體的源極、汲極、閘極的電位如何，在節點A與節點C之間並不能使實效的直流電流流過，所以將該情況稱為“節點A不與節點C連接”。
在上述說明中，實效的直流電流是指除了洩漏電流等非意圖性電流以外的電流。另外，實效的直流電流的值不是以其大小(絕對值)來予以定義，有時根據電路而不同。也就是說，在某種電路中1pA的小電流也可以為實效的直流電流，而在另一種電路中大於1pA的1μA的電流有時不被視為實效的直流電流。
注意，當然，在具有輸入端子和輸出端子的一個電路(例如，反相器)中，輸入端子與輸出端子並不需要在電路內連接。以反相器做為例子，輸入端子與輸出端子在反相器內不連接。
再者，即使在本說明書中表示為“連接”，在實際上 的電路中有時也沒有物理性的連接部分，而只是佈線延伸的情況。例如，在絕緣閘極型場效應電晶體(以下簡稱為電晶體)的電路中，一個佈線有可能兼用作為多個電晶體的閘極。在此情況下，在電路圖中，有時描述為一個佈線分歧為幾個閘極。在本說明書中，即使在此情況下，有時也被記為“佈線連接至閘極”。
另外，在本說明書中，當在矩陣中描述特定的列、行及位置時，對元件符號加上表示座標的符號，例如，記為“第一選擇電晶體STr1_n_m”、“位元線BL_m”、“子位元線SBL_n_m”等。在此，n及m是表示列、行或位置的數字。另外，當一個元件具有關於多個列或多個行的功能時，例如，有時記為“放大器電路AMP_n/n+1_m”等。
但是，尤其是在不特定列、行及位置的情況下、將元件視為集合類型的情況下或其位置明確的情況下，有時記為“第一選擇電晶體STr1”、“位元線BL”、“子位元線SBL”或簡單地表示為“第一選擇電晶體”、“位元線”、“子位元線”等。
使用一個電晶體和一個電容器形成記憶單元的DRAM(動態隨機存取記憶體)由於可以實現高度集成化，可以在原理上無限制地寫入，再者，可以以相對高速進行寫入和讀出，所以在多種電子裝置中被使用。在DRAM中，藉由在各記憶單元的電容器中儲存電荷來儲存資料，並藉由釋放出該電荷來讀出資料。
實現了微型化的DRAM中的電容器係由深度或高度達到幾μm的溝槽或突起物所形成，其加工越來越困難。為了提高生產性，較佳的是，電容器的形狀為容易被加工的形狀，為此而要求減小電容。但是，當減小電容時例如就發生如下問題。
其中一個問題是，當減少電容器的電容時，更新的間隔變短而會阻礙電容器的使用。例如，在電容器的電容為習知的三十分之一的1 fF的情況下，需要習知的30倍的更新頻率，因此不僅成為資料的寫入或讀出的障礙，而且耗電量增加。
在進行DRAM的資料寫入(包括更新)時，流過位元線中的電流的大部分除了用來對記憶單元的電容器的充電以外，還用來對位元線的電容(包括形成在位元線與其他佈線之間的寄生電容)的充放電。在目前情況下，將記憶單元的電容器的充放電所需要的電流的10倍以上的電流使用於位元線的電容的充放電。
當然，位元線的電容的充放電與資料的保持無關，並進行更新意味著耗電量的增大。由此，更新頻率的增大導致耗電量的增大，所以不是較佳的。反之，更新次數的減少在減少耗電量方面效果大。
另一個問題是讀出錯誤的增加。在讀出DRAM中的資料時，將儲存在電容器中的電荷釋放於位元線中，並放大該位元線電位的微小變動。
位元線在與交叉的佈線或與相鄰的位元線之間具有寄 生電容，通常，位元線的電容比電容器的電容大得多。在位元線的電容過大的情況下，當將儲存在電容器中的電荷釋放於位元線時的位元線的電位變動變得極為微弱，因此，在放大電位變動時發生錯誤操作。從而，電容器的電容較佳為位元線的電容的10%以上。
對於第一個問題，例如，已明確了藉由使用關斷電阻(off resistance)極高的半導體，能夠顯著降低從電容器的自然放電(參照專利文獻2)。另外，已知極薄的矽膜的關斷電阻由於量子效應而增加到比通常的矽約高三位數(參照專利文獻3)。
對於第二個問題，已提出了如專利文獻1所示的方法：設置其電容比位元線小且與位元線連接的子位元線，並且，將子位元線分別與正反器電路型的讀出放大器連接，以減少電容器的電容。然而，專利文獻1所記載的半導體記憶體裝置可以被應用於折疊型記憶體裝置，但是不能應用於集成度更高的開放位元類型記憶體裝置。
另外，當子位元線的電容減小時，正反器電路類型的讀出放大器容易產生錯誤操作。一般來說，電容小的物體的電位受到雜波的影響而大幅度地變動。雖然習知的DRAM的位元線的電容為幾百fF，但是如果子位元線的電容為幾fF，簡單地說因雜波而產生的電位變動就變成為100倍。
在正反器電路型的讀出放大器中，在放大的初期放大約0.1 V之微弱的電位差。但是，此時如果信號以外的電 位的變動為0.1 V以上，就會發生錯誤操作。例如，當位元線的電容為幾百fF時，因某個大小的雜波而產生的電位的變動為1 mV。在此情況下，在放大的過程中幾乎不發生錯誤操作，但是，當位元線(或者子位元線)的電容為幾fF時，因與上述相同大小的雜波而產生的電位的變動為0.1 V，所以在放大的過程中容易發生錯誤操作。
也就是說，在專利文獻1所記載的半導體記憶體裝置中，當使子位元線的電容大幅度降低時，在讀出時容易發生錯誤操作。在專利文獻1所記載的半導體記憶體裝置中，由於沒有設想電晶體的關斷電阻極大的情況，而設想子位元線的電容為幾百fF以上那樣的大電容的情況，所以對於子位元線的電容為幾十fF以下那樣的情況，並沒有提供任何解決辦法。
另外，為了放大如上述0.1 V那樣的微弱電位差，要求用於正反器電路類型讀出放大器的電晶體的閾值變動很小。例如，在構成正反器電路的兩個N通道電晶體的閾值分別為+0.35 V及+0.45 V的情況下，在上述放大步驟中，這些N通道電晶體有可能幾乎同時導通，此時，資料的讀出失敗。
一般來說，用於正反器電路的電晶體的閾值變動被要求為小於位元線之間的放大初始電位差(在上述情況下，為0.1 V)的一半，較佳為小於放大初始電位差的30%。在上述情況下，由於電晶體的閾值變動為50 mV，位元線之間的放大初始電位差為0.1 V，所以在進行放大時容易 發生錯誤操作。
電晶體的閾值變動可被分類為三個種類：亦即，批量處理(lot)之間的變動(基板之間的變動)；晶片之間的變動(從一個基板獲得的晶片之間的特性變動)；鄰接電晶體的變動。批量處理之間的變動源自於處理條件、膜厚度及線寬等批量處理之間的不同，而晶片之間的變動源自於摻雜量、膜厚度及線寬等基板面內的變動。該兩種變動都是從宏觀來說的，並由於這些原因而導致的閾值變動可以藉由基板偏壓等的方法來予以校正，所以可以獲得到所需要的閾值。
另一方面，鄰接電晶體的變動主要源自於摻雜濃度的統計學上的波動(參照非專利文獻1)，且隨著電晶體的微型化的進步而越來越增大。也就是說，當為了DRAM的高度集成化而進行電晶體的微型化時，正反器電路類型讀出放大器的動作變成不穩定。
專利文獻1 美國專利第5353255號說明書
專利文獻2 美國專利申請案公告第2011/0156027號說明書
專利文獻3 美國專利第7772053號說明書
非專利文獻1 K.Takeuchi et al., “Channel Engineering for the Reduction of Random-Dopant-Placement-Induced Threshold Voltage Fluctuation”, pp. 841-844, TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES MEETING, 1997
本發明的一個實施例之目的在於提供一種即使電容器的電容為用於習知的DRAM的電容器的值以下，具體為1 fF以下，較佳為0.1 fF以下，也能夠充分操作的集成度高的半導體記憶體裝置。另外，本發明的一個實施例之目的在於提供一種即使電容器的電容為所使用的電晶體的閘極電容的10倍以下，較佳為2倍以下，也能夠充分操作的半導體記憶體裝置。此外，本發明的一個實施例之目的在於提供一種集成度高的半導體記憶體裝置。
另外，本發明的一個實施例之目的在於提供一種新結構的記憶體裝置或其驅動方法。尤其是，本發明的一個實施例之目的在於提供一種可減少耗電量的記憶體裝置或記憶體裝置的驅動方法。
本發明的其中一個實施例為一種半導體記憶體裝置，其包括：位元線、兩個以上的字線、第一及第二記憶體塊，其中，各個記憶體塊包括兩個以上的記憶單元及子位元線。
此外，第一記憶體塊的子位元線與第一反相器的輸入端子及第一選擇開關連接，第一反相器的輸出端子藉由第二選擇開關而與第二記憶體塊的子位元線連接。
此外，第二記憶體塊的子位元線與第二反相器的輸入端子及第二選擇開關連接，第二反相器的輸出端子藉由第一選擇開關而與第一記憶體塊的子位元線連接。
此外，第一反相器的輸出端子藉由第一讀出開關而與 位元線連接，第二反相器的輸出端子藉由第二輸出開關而與位元線連接。
另外，本發明的一個實施例為一種半導體記憶體裝置，其包括：第一及第二位元線、兩個以上的字線及第一至第四記憶體塊，其中，各個記憶體塊包括兩個以上的記憶單元、子位元線及寫入開關。寫入開關與子位元線連接。
在此，第一記憶體塊的寫入開關及第二記憶體塊的寫入開關與第一位元線連接，第三記憶體塊的寫入開關及第四記憶體塊的寫入開關與第二位元線連接。
此外，第一記憶體塊的子位元線藉由第一選擇開關而與第一反相器的輸入端子連接，第二記憶體塊的子位元線藉由第二選擇開關而與第一反相器的輸入端子連接，第三記憶體塊的子位元線藉由第三選擇開關而與第二反相器的輸入端子連接，第四記憶體塊的子位元線藉由第四選擇開關而與第二反相器的輸入端子連接。
而且，第一反相器的輸出端子藉由第一讀出開關而與第二位元線連接，第二反相器的輸出端子藉由第二讀出開關而與第一位元線連接。
另外，本發明的一個實施例為一種半導體記憶體裝置，其包括：位元線及子位元線，其中，子位元線藉由第一反相器及第二反相器與位元線連接，在第一反相器與第二反相器之間包括處於導通狀態的第一選擇開關及處於關斷狀態的第二選擇開關，在位元線與第一反相器之間包括處於導通狀態的第一讀出開關，在位元線與第二反相器之間 包括處於關斷狀態的第二讀出開關。
在上述結構中，寫入開關、讀出開關或選擇開關可以使用一個以上的電晶體來予以構成。作為最簡單的例子，可以使用一個N通道電晶體或P通道電晶體來構成上述開關。另外，也可以使用將導電型不同的兩個以上的電晶體並聯連接而成的轉移閘(transfer gate)。
另外，一個記憶體塊的寫入開關所包含的電晶體與一個記憶單元中的其中一個電晶體可以被設置在不同的層中。此外，一個記憶體塊的寫入開關所包含的電晶體的半導體與一個記憶單元中的其中一個電晶體所包含的半導體可以是不同的種類。而且，一個記憶體塊的一個記憶單元的一個電晶體與另一記憶單元的其中一個電晶體可以被設置在不同的層中。
此外，一個記憶體塊也可以包含4至64個記憶單元。再者，記憶單元的電容器所需要的深度或高度可以為1μm以下，較佳為0.3μm以下。尤其是，藉由使電容器所需要的高度為0.3μm以下，可以形成BOC(Bit line Over Capacitor)結構。
作為反相器，可以使用各種各樣的反相器。例如，可以使用互補型反相器、電阻負載型反相器、時脈反相器等或它們的組合。
較佳的是，反相器係形成在與記憶單元的電晶體不同的層中，更佳的是，使用單晶半導體。在反相器中，需要充分抑制電晶體的閾值的變動，因此反相器的電晶體的通 道面積較佳為記憶單元的電晶體的通道面積的4倍以上，較佳為16倍以上。
此外，反相器所占的部分的沿字線方向的長度為位元線的寬度的3倍以上，較佳為5倍以上。與此同樣，反相器所占的部分的沿位元線方向的長度為字線的寬度的3倍以上，較佳為5倍以上。
因此，雖然反相器佔有大面積，但藉由將記憶單元設置在與反相器不同的層中(亦即，三維配置)，可以減縮半導體記憶體裝置實際上所需要的面積。藉由充分擴大用於反相器的電晶體的通道面積，可以減小因雜質濃度的統計學上的波動而導致的電晶體的閾值變動。
另外，本發明的其中一個實施例為一種半導體記憶體裝置的驅動方法，其中，在具有上述中的任何構成的半導體記憶體裝置中，在第一選擇開關或第二選擇開關中的僅其中一者導通的期間中，使第一讀出開關或第二讀出開關中的至少其中一者導通。
藉由採用上述結構的任一種，可以至少解決上述目的中的其中一個。在上述結構中，與子位元線的電位對應的電荷從反相器被輸出且被儲存在位元線中。如上所述，由於子位元線的電容小，雖然從短期間來看子位元線的電位大幅度地變動，但是如果在一定時間內平均該子位元線的電位則幾乎是恆定電位。也就是說，儲存在位元線的電荷(及根據該電荷的電位)反映子位元線的電位。
此外，如上所述，習知的DRAM也有縱橫比大的結 構物的製造困難的問題，而且使用該結構物製造多層結構的記憶體裝置來提高儲存密度更加困難。在這點上，藉由使用不需要上述那樣的結構物的本發明的一個實施例，可以實現在記憶單元上重疊記憶單元的多層化技術。
再者，在使用BOC結構的情況下，可以使記憶單元的面積為6F2(F是特徵尺寸(Feature Size))。目前，雖然在使用重疊型電容器的DRAM中，也藉由在兩個記憶單元之間共用位元線接觸，可以實現接近6F2的記憶單元面積，但是在此情況下，需要以避開電容器的方式配置位元線，因此實際上的記憶單元的面積超過6F2。
另一方面，已知藉由使用BOC結構能夠實現6F2的記憶單元面積，但是當電容器的高度超過1μm時，不能採用BOC結構。在本發明的一個實施例中，可以將電容器的電容設定為1 fF以下，較佳為0.1 fF以下，從而不需要習知的DRAM那樣的縱橫比大的電容器。
其結果，可以採用BOC結構，因此，能夠實現集成度的提高、生產步驟的減少或良率的提高。此外，藉由三維地形成記憶單元的電晶體，可以實現4F2的記憶單元面積。
此外，除了BOC結構以外，可以在記憶單元的電晶體的下方(基板側)配置位元線，在其上方配置子位元線。反之，也可以在記憶單元的電晶體的上方配置位元線，在其下方配置子位元線。無論在上述任何一種情況下，由於以重疊於位元線的方式配置子位元線，所以能夠提高集 成度。
在本發明的一個實施例中，利用如下特性：使用具有某個值的閾值變動的電晶體所構成的反相器的特性比使用具有相同值的閾值變動的電晶體所構成的正反器電路的特性更穩定。例如，在使用閾值變動為50 mV的電晶體來形成正反器型讀出放大器的情況下，如上所述，當進行0.1 V的電位差的放大時發生錯誤操作。另一方面，在使用閾值變動為50 mV的電晶體來形成反相器的情況下，當進行讀出時的子位元線的電位比參考電位高0.1 V時，反相器的輸出電位低於參考電位，而當子位元線的電位比參考電位低0.1 V時，反相器的輸出電位高於參考電位，無論在上述任何一種情況下，都不會發生錯誤動作。
以下，參照圖式來說明實施例。但是，實施例可以以多個不同方式來予以實施，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其模式和詳細內容可以被變換成為各種各樣的形式而不脫離本發明的精神及其範圍。因此，本發明不應該被解釋為僅限定在以下實施例所記載的內容中。
另外，作為電位，以下舉出具體數值，但是其目的在於幫助理解本發明的技術思想。當然，上述數值可以根據電晶體或電容器的各種特性或者實施者的方便而改變。另外，本實施例所示的半導體記憶體裝置也可以使用以下所 示的方法以外的方法進行資料的寫入或讀出。
實施例1
圖1A、1B及圖4A示出本實施例的半導體記憶體裝置的一個例子。圖1A示出記憶體塊MB_n_m、記憶體塊MB_n+1_m、與這些記憶體塊連接的位元線BL_m、第一選擇線SL1_n、第一選擇線SL1_n+1、字線WL_n_1至字線WL_n_4、字線WL_n+1_1至字線WL_n+1_4。
另外，在圖1A中還示出第二選擇電晶體STr2_n_m、第二選擇電晶體STr2_n+1_m、放大器電路AMP_n_m、放大器電路AMP_n+1_m。第二選擇電晶體STr2_n_m及第二選擇電晶體STr2_n+1_m係分別由第二選擇線SL2_n、第二選擇線SL2_n+1所控制。
在圖1A中，記憶體塊MB_n_m具有4個記憶單元，但是當然可以具有3個以下或5個以上的記憶單元。各個記憶單元包括一個電晶體和一個電容器，並且電晶體的閘極與字線WL連接，電晶體的汲極與子位元線SBL_n_m連接，電晶體的源極與電容器的電極中的其中一者連接。而且，電容器的電極中的另一者與施加恆定電位的節點連接。
在記憶體塊MB_n_m中包括有第一選擇電晶體STr1_n_m，該電晶體的閘極與第一選擇線SL1_n連接，其源極與子位元線SBL_n_m連接，其汲極與位元線BL_m連接。此外，也可以在該部分使子位元線SBL_n_m與位元線BL_m一直斷開，而不設置第一選擇電晶體 STr1_n_m。在此情況下，就不需要附屬於第一選擇電晶體的第一選擇線SL1_n。在實施例5中說明其詳細內容。
在子位元線SBL_n_m中，存在有包含寄生電容的電容。該電容較佳為記憶單元的電容器的電容的10倍以下。在子位元線SBL_n_m的電容中，還包括與子位元線SBL_n_m連接之構成放大器電路AMP_n_m的電晶體的閘極電容。構成放大器電路AMP_n_m的電晶體的閘極電容根據電晶體的閘極電位而變化，但是其最大閘極電容較佳為子位元線SBL_n_m的電容的一半以下。
另外，記憶體塊的結構不侷限於圖1A所示的結構。例如，可以採用如圖1B所示的結構：亦即，記憶單元的電容器的電極中的其中者方與子位元線SBL_n_m連接，電晶體的閘極與字線WL連接，電晶體的汲極與施加恆定電位的節點連接，電晶體的源極與電容器的電極中的另一者連接。在此情況下，藉由與字線平行的方式來形成對汲極施加恆定電位的節點(佈線等)，能夠不妨礙集成化。
藉由採用上述結構，當將電容器的電荷釋放到子位元線SBL_n_m時，子位元線SBL_n_m的電位藉由電晶體的閘極電容受到字線WL的電位的影響的情況很少。例如，在電容器的電容為閘極電容的10倍以下，特別為2倍以下的情況下，上述效果顯著。
如圖1A所示，子位元線SBL_n_m的電位被輸入到放大器電路AMP_n_m。放大器電路AMP_n_m的輸出端子藉由第二選擇電晶體STr2_n_m或第二選擇電晶體 STr2_n+1_m而與位元線BL_m連接。
放大器電路AMP使用兩個反相器和用來改變電路結構的兩個開關來予以構成。本實施例的放大器電路使用兩個反相器和兩個開關，但是由於每兩個記憶體塊使用一個放大器電路，所以在實質上，該放大器電路係由每一個記憶體塊中的一個反相器和一個開關所構成。
圖4A示出放大器電路AMP的例子。如圖4A所示，在子位元線SBL_n_m與子位元線SBL_n+1_m之間形成有反相器INV_n_m和反相器INV_n+1_m的迴路(loop)結構，並在該迴路結構上的兩處設置有第三選擇電晶體STr3_n_m和第三選擇電晶體STr3_n+1_m作為開關。在圖式中，示出了由一個電晶體所形成的開關，但是也可以使用由多個電晶體所形成的開關。
另外，反相器INV_n_m的輸出端子及反相器INV_n+1_m的輸出端子分別藉由第二選擇電晶體STr2_n+1_m及第二選擇電晶體STr2_n_m而與位元線BL_m連接。
反相器INV_n_m的輸出端子與反相器INV_n+1_m的輸入端子之間設置有第三選擇電晶體STr3_n+1_m，反相器INV_n+1_m的輸出端子與反相器INV_n_m的輸入端子之間設置有第三選擇電晶體STr3_n_m。第三選擇電晶體STr3_n_m和第三選擇電晶體STr3_n+1_m係分別由第三選擇線SL3_n和第三選擇線SL3_n+1所控制。
在上述電路結構中，藉由使第二選擇電晶體 STr2_n_m、第二選擇電晶體STr2_n+1_m、第三選擇電晶體STr3_n_m和第三選擇電晶體STr3_n+1_m中的至少其中一個以上導通，並使其他電晶體關斷，可以形成不同的電路結構。
例如，當使第二選擇電晶體STr2_n_m及第三選擇電晶體STr3_n+1_m導通，並使其他電晶體關斷時，可以完成子位元線SBL_n_m->反相器INV_n_m->第三選擇電晶體STr3_n+1_m->反相器INV_n+1_m->第二選擇電晶體STr2_n_m->位元線BL_m的途徑(第一途徑)。
此外，當使第二選擇電晶體STr2_n+1_m及第三選擇電晶體STr3_n_m導通，並使其他電晶體關斷時，可以完成子位元線SBL_n+1_m->反相器INV_n+1_m->第三選擇電晶體STr3_n_m->反相器INV_n_m->第二選擇電晶體STr2_n+1_m->位元線BL_m的途徑(第二途徑)。
上述兩種途徑都具有兩個反相器，因此與輸入電位(子位元線SBL的電位)相同相位的電位輸出到位元線BL_m。由於在這種放大器電路中放大後的電位輸出到更大電容的位元線，所以即使子位元線SBL的電容小，位元線的電位也不容易受到雜波的影響，從而因雜波導致的誤動的可能性低。由此，即使在子位元線的電容為10 fF以下的情況下，也能夠減少讀出錯誤。
此外，由於在兩級反相器串聯連接的狀態下使電位放大，因此與使用一個反相器的情況相比可以提高電流驅動能力，且以更短時間使位元線電位達到預定的數值，從而 可以縮短讀出所需要的時間。當然，藉由採用進一步多級(較佳為偶數級)的反相器串聯連接而成的電路結構，能夠實現更高速度的讀出。
注意，由於構成反相器的電晶體的閾值的變動，有時不能夠實現充分的放大，但是輸出電位的相位與目的的相位不同的情況很少，因此在這一點上也可以減少錯誤動作。當放大程度不充分時，藉由將讀出放大器連接至位元線進行放大而可以補充放大程度。在此，即使使用反相器的放大程度不充分，由於位元線的電位與參照電位之間的差的絕對值充分大，因此在使用讀出放大器進行放大時也不會發生錯誤動作。
使用圖5A至5C及圖6說明圖1A及圖4A所示的半導體記憶體裝置的資料的讀出方法的例子。這裏，讀出記憶體塊MB_n_m中的與字線WL_n_2連接的記憶單元的資料，然後讀出記憶體塊MB_n+1_m中的與字線WL_n+1_3連接的記憶單元的資料。
在本實施例中，將子位元線SBL的電容設定為記憶單元的電容器的電容的9倍。另外，將反相器INV_n_m、反相器INV_n+1_m從一開始就保持為現用狀態(active)。
另外，在反相器INV_n_m、反相器INV_n+1_m的穩定狀態下的輸出電位根據輸入電位而變化。在下面的例子中，當輸入電位為0 V、+0.3 V、+0.45 V、+0.5 V、+0.55 V、+0.7 V、+1 V時的輸出電位分別為+1 V、+1 V 、+0.7 V、+0.5 V、+0.3 V、0 V、0 V。
首先，將記憶體塊MB_n_m的子位元線SBL_n_m預充電至+0.5 V。注意，不需要對記憶體塊MB_n+1_m的子位元線SBL_n+1_m進行預充電。在此，子位元線SBL_n+1_m的電位一直保持為最靠近的讀出電位或寫入電位，即保持為+1 V。為了將子位元線SBL_n_m預充電至+0.5 V，操作第一選擇線SL1_n的電位，以使第一選擇電晶體STr1_n_m導通(圖6的T1)。
此時，反相器INV_n_m及反相器INV_n+1_m分別輸出對應於各個輸入電位的電位。例如，輸入電位為+0.5 V的反相器INV_n_m的輸出電位為+0.5 V，輸入電位為+1 V的反相器INV_n+1_m的輸出電位為0 V(參照圖5A)。
然後，使第一選擇電晶體STr1_n_m關斷。而且，藉由操作字線WL_n_2的電位，使與字線WL_n_2連接的記憶單元的電晶體導通(圖6的T2)。其結果，子位元線SBL_n_m的電位變成為+0.55 V。
在使與字線WL_n_2連接的記憶單元的電晶體導通的同時，藉由操作第三選擇線SL3_n+1的電位，使第三選擇電晶體STr3_n+1_m導通。此外，由於子位元線SBL_n_m的電位變成為+0.55 V，所以反相器INV_n_m的輸出電位變成為+0.3 V。
另外，作為使第三選擇電晶體STr3_n+1_m導通的時機，在T2之前或之後都可以。
藉由上述步驟，子位元線SBL_n+1_m的電位變成為+0.3 V，並且，反相器INV_n+1_m的輸入電位也變成為+0.3 V，因此反相器INV_n+1_m的輸出電位變成為+1 V(參照圖5B)。
然後，藉由操作第二選擇線SL2_n的電位，使第二選擇電晶體STr2_n_m導通(圖6的T3)。其結果，位元線BL_m的電位上升到+1 V。由於與子位元線SBL相比，位元線BL_m的電容及佈線電阻更大，所以電位上升需要較長時間。在位元線BL_m的電位在某個程度上穩定之後，使第一選擇電晶體STr1_n_m導通(圖6的T4)。
此時，藉由等待位元線BL_m的電位充分穩定，可以減少錯誤動作。藉由使第一選擇電晶體STr1_n_m導通，可以完成與正反器電路同樣的兩個反相器連接的迴路結構(子位元線SBL_n_m->反相器INV_n_m->第三選擇電晶體STr3_n+1_m->反相器INV_n+1_m->第二選擇電晶體STr2_n_m->位元線BL_m->第一選擇電晶體STr1_n_m->子位元線SBL_n_m)。
當在位元線BL_m的電位為約+0.5 V的狀態下(例如，+0.45 V以上且+0.55 V以下)形成該迴路結構時，有迴路結構的電位因雜波而發生反轉的可能性。較佳的是，在位元線BL_m的電位遠離+0.5 V的狀態下(較佳為大於+0.7 V或小於+0.3 V)，構成迴路結構。
另外，也可以在與使第一選擇電晶體STr1_n_m導通的幾乎同時，使第三選擇電晶體STr3_n_m導通。其結果 ，形成如下正反器：第三選擇電晶體STr3_n_m->反相器INV_n_m->第三選擇電晶體STr3_n+1_m->反相器INV_n+1_m->第三選擇電晶體STr3_n_m。由於位元線BL_m的電位已經變成為不受雜波的影響的位準，因此不發生不穩定動作。
作為使第一選擇電晶體STr1_n_m(或第三選擇電晶體STr3_n_m)導通的結果，子位元線SBL_n_m的電位變成為+1 V。此時，與字線WL_n_2連接的記憶單元的電晶體處於導通狀態，因此記憶單元的電容器被充電，並且記憶單元的資料恢復。此外，由於子位元線SBL_n_m的電位進一步上升，所以反相器INV_n_m的輸出電位變成為0 V，為此子位元線SBL_n+1_m的電位變成為0 V(參照圖5C)。
藉由上述步驟，與字線WL_n_2連接的記憶單元的資料讀出以及資料恢復結束。然後，使第一選擇電晶體STr1_n_m、第二選擇電晶體STr2_n_m、第三選擇電晶體STr3_n_m及第三選擇電晶體STr3_n+1_m關斷。
接著，進行與字線WL_n+1_3連接的記憶單元的資料讀出操作。為了將子位元線SBL_n+1_m預充電至+0.5 V，將位元線BL_m的電位設定為+0.5 V，操作第一選擇線SL1_n+1的電位，以使第一選擇電晶體STr1_n+1_m導通(圖6的T5)。
然後，使第一選擇電晶體STr1_n+1_m關斷。而且，藉由操作字線WL_n+1_3的電位，以使與字線WL_n+1_3 連接的記憶單元的電晶體導通(圖6的T6)。其結果，子位元線SBL_n+1_m的電位變成為+0.45 V。
此時，反相器INV_n_m及反相器INV_n+1_m分別輸出對應於各個輸入電位的電位。由於子位元線SBL_n_m的電位為+1 V，所以反相器INV_n_m的輸出電位為0 V。由於位元線SBL_n+1_m的電位為+0.45 V，所以反相器INV_n+1_m的輸出電位為0.7 V。
在使與字線WL_n+1_3連接的記憶單元的電晶體導通的同時，藉由操作第三選擇線SL3_n的電位，以使第三選擇電晶體STr3_n_m導通。其結果，子位元線SBL_n_m的電位變成為+0.7 V，並且，反相器INV_n_m的輸入電位也變成為+0.7 V，因此反相器INV_n+1_m的輸出電位變成為0 V。
然後，藉由操作第二選擇線SL2_n+1的電位，以使第二選擇電晶體STr2_n+1_m導通(圖6的T7)。其結果，位元線BL_m的電位降低。在位元線BL_m的電位在某個程度上穩定之後，使第一選擇電晶體STr1_n+1_m導通(圖6的T8)。其結果，子位元線SBL_n+1_m的電位變成為0 V。
此時，與字線WL_n+1_3連接的記憶單元的電晶體係處於導通狀態，因此記憶單元的電容器被充電，並且記憶單元的資料恢復。此外，由於子位元線SBL_n+1_m的電位被進一步降低，所以反相器INV_n+1_m的輸出電位變成為+1 V，為此子位元線SBL_n_m的電位變成為0 V。 藉由上述步驟，與字線WL_n+1_3連接的記憶單元的資料讀出以及資料恢復結束。
另外，當重寫與字線WL_n+1_3連接的記憶單元的資料時，在使第一選擇電晶體STr1_n+1_m及與字線WL_n+1_3連接的記憶單元的電晶體導通的狀態下，將位元線BL_m的電位設定為對應於重寫的資料，即可。此時，藉由使第二選擇電晶體STr2_n+1_m關斷，可以以更低耗電量和更短時間結束寫入。
在上述例子中，將反相器INV一直保持為現用狀態。但是，為了進一步降低耗電量，也可以只在所需要時將該反相器轉換為現用狀態。例如，可以在從圖6的T2至T4的期間中及T7至T8的期間中使反相器INV_n_m變成為現用狀態，並在T3至T4的期間中或T6至T8的期間中使反相器INV_n+1_m變成為現用狀態。藉由像這樣限制現用狀態的期間，可以抑制反相器的貫通(shoot-through)電流，從而可以降低耗電量。
實施例2
圖2示出本實施例的半導體記憶體裝置的一個例子。圖2示出記憶體塊MB_n_m、記憶體塊MB_n_m+1、記憶體塊MB_n+1_m、記憶體塊MB_n+1_m+1、與這些記憶體塊連接的位元線BL_m、位元線BL_m+1、第一選擇線SL1_n、第一選擇線SL1_n+1、字線WL_n_1至字線WL_n_4、字線WL_n+1_1至字線WL_n+1_4。作為記憶體 塊MB，也可以使用圖1B所示的結構。
另外，在圖2中，還示出第二選擇電晶體STr2_n_m、第二選擇電晶體STr2_n_m+1、第二選擇電晶體STr2_n+1_m、第二選擇電晶體STr2_n+1_m+1及放大器電路AMP_n/n+1_m/m+1。
第二選擇電晶體STr2_n_m及第二選擇電晶體STr2_n_m+1係由第二選擇線SL2_n所控制，而且，第二選擇電晶體STr2_n+1_m及第二選擇電晶體STr2_n+1_m+1係由第二選擇線SL2_n+1所控制。
此外，當第二選擇電晶體STr2_n_m和第二選擇電晶體STr2_n_m+1對位元線BL_m和位元線BL_m+1輸出相同電位時，只設置第二選擇電晶體中的任何一者就可以。 對第二選擇電晶體STr2_n+1_m和第二選擇電晶體STr2_n_m+1來說也是同樣的，在上述情況下，可以採用使用兩個與放大器電路AMP_n/n+1_m/m+1連接的第二選擇電晶體STr2的結構。
本實施例的半導體記憶體裝置具有如下結構：在兩個相鄰的記憶體塊MB_n_m和記憶體塊MB_n_m+1(或者記憶體塊MB_n+1_m和記憶體塊MB_n+1_m+1)中，一個字線WL僅與其中任何一個記憶體塊的記憶單元連接。
因此，例如當在讀出資料時如果選擇字線WL_n_1，則只有記憶體塊MB_n_m中的一個記憶單元變成為現用狀態，從而，子位元線SBL_n_m變成為包含該記憶單元的一位元資料的電位。另一方面，子位元線SBL_n_m+1的 電位不因字線WL_n_1的選擇而變化。
藉由在放大器電路AMP_n/n+1_m/m+1中放大子位元線SBL_n_m的電位和子位元線SBL_n_m+1的電位，並將該電位輸出到位元線BL_m或位元線BL_m+1，或者放大該電位差，可以讀出1位元資料。
放大器電路AMP_n/n+1_m/m+1具有四個輸入端子和四個(或兩個)輸出端子。圖12示出上述放大器電路的例子。在圖12所示的電路中，除了第二選擇電晶體STr2_n_m/m+1、第二選擇電晶體STr2_n+1_m/m+1以外，還使用兩個反相器及用來改變電路結構的六個開關。本實施例的放大器電路使用兩個反相器及六個開關，但是由於每四個記憶體塊使用一個放大器電路，所以在實質上，該放大器電路係由每一個記憶體塊中的0.5個反相器和1.5個開關所構成。
如圖12所示，子位元線SBL_n_m及子位元線SBL_n_m+1分別藉由第四選擇電晶體STr4_n_m及第四選擇電晶體STr4_n_m+1而與反相器INV_n_m/m+1的輸入端子連接，子位元線SBL_n+1_m及子位元線SBL_n+1_m+1分別藉由第四選擇電晶體STr4_n+1_m及第四選擇電晶體STr4_n+1_m+1而與反相器INV_n+1_m/m+1的輸入端子連接。
第四選擇電晶體STr4_n_m、第四選擇電晶體STr4_n_m+1、第四選擇電晶體STr4_n+1_m及第四選擇電晶體STr4_n+1_m+1分別由第四選擇線SL4_n_0、第四選 擇線SL4_n_1、第四選擇線SL4_n+1_0、第四選擇線SL4_n+1_1控制。
另外，反相器INV_n_m/m+1的輸出端子藉由第二選擇電晶體STr2_n+1_m/m+1而與位元線BL_m及位元線BL_m+1連接，反相器INV_n+1_m/m+1的輸出端子藉由第二選擇電晶體STr2_n_m/m+1而與位元線BL_m及位元線BL_m+1連接。第二選擇電晶體STr2_n_m/m+1和第二選擇電晶體STr2_n+1_m/m+1係分別由第二選擇線SL2_n和第二選擇線SL2_n+1所控制。
另外，反相器INV_n_m/m+1的輸出端子藉由第三選擇電晶體STr3_n+1_m/m+1而與反相器INV_n+1_m/m+1的輸入端子連接，反相器INV_n+1_m/m+1的輸出端子藉由第三選擇電晶體STr3_n_m/m+1而與反相器INV_n_m/m+1的輸入端子連接。第三選擇電晶體STr3_n_m/m+1和第三選擇電晶體STr3_n+1_m/m+1係分別由第三選擇線SL3_n和第三選擇線SL3_n+1所控制。
上述電路是在實施例1所示的電路中設置可分別獨立控制的第四選擇電晶體STr4_n_m、第四選擇電晶體STr4_n_m+1、第四選擇電晶體STr4_n+1_m及第四選擇電晶體STr4_n+1_m+1而成的電路。
例如，當讀出與子位元線SBL_n_m連接的記憶單元的資料時，藉由使第四選擇電晶體STr4_n_m及第三選擇電晶體STr3_n+1_m/m+1導通，與實施例1所說明的情況同樣，可以串聯連接子位元線SBL_n_m與兩個反相器。
實施例3
圖3示出本實施例的半導體記憶體裝置的一個例子。在圖2的半導體記憶體裝置中需要四個第二選擇電晶體STr2，但本實施例的半導體記憶體裝置使用兩個第二選擇電晶體STr2。兩個第二選擇電晶體STr2彼此同步操作。
放大器電路AMP_n/n+1_m/m+1具有四個輸入端子和兩個輸出端子。圖4B示出上述放大器電路的例子。圖4B所示的放大器電路AMP包括兩個反相器及用來改變電路結構的四個開關。放大器電路使用兩個反相器及四個開關，但是由於每四個記憶體塊使用一個放大器電路，所以在實質上，該放大器電路係由每一個記憶體塊中的0.5個反相器和1個開關所構成。
如圖4B所示，子位元線SBL_n_m藉由第三選擇電晶體STr3_n_m而與反相器INV_n/n+1_m+1的輸入端子連接，子位元線SBL_n+1_m藉由第三選擇電晶體STr3_n+1_m而與反相器INV_n/n+1_m+1的輸入端子連接。
與此同樣，子位元線SBL_n_m+1藉由第三選擇電晶體STr3_n_m+1而與反相器INV_n/n+1_m的輸入端子連接，子位元線SBL_n+1_m+1藉由第三選擇電晶體STr3_n+1_m+1而與反相器INV_n/n+1_m的輸入端子連接。
另外，反相器INV_n/n+1_m+1的輸出端子藉由第二選擇電晶體STr2_n/n+1_m+1而與位元線BL_m+1連接，反相器INV_n/n+1_m的輸出端子藉由第二選擇電晶體STr2_n/n+1_m而與位元線BL_m連接。第二選擇電晶體 STr2_n/n+1_m和第二選擇電晶體STr2_n/n+1_m+1係由第二選擇線SL2_n/n+1所控制，並且彼此同步操作。
另外，也可以使第三選擇電晶體STr3_n_m與第三選擇電晶體STr3_n_m+1、第三選擇電晶體STr3_n+1_m與第三選擇電晶體STr3_n+1_m+1分別同步操作。
參照圖7A及7B來說明上述電路的操作例子。例如，當讀出與字線WL_n_3連接的記憶單元的資料時，使第三選擇電晶體STr3_n_m和第三選擇電晶體STr3_n_m+1導通。而且，使第二選擇電晶體STr2_n/n+1_m和第二選擇電晶體STr2_n/n+1_m+1導通。
連接到與字線WL_n_3連接的記憶單元的子位元線(子位元線SBL_n_m)的電位變成為包含資料的電位，但是另一者的子位元線(子位元線SBL_n_m+1)的電位不變。
總之，上述子位元線的電位輸入到反相器INV_n/n+1_m及反相器INV_n/n+1_m+1，並且位元線BL_m、位元線BL_m+1的電位變成為對應於反相器INV_n/n+1_m及反相器INV_n/n+1_m+1的輸出的電位。由於反相器的輸入電位不同，所以輸出電位也不同。該電位差藉由反相器而被放大。
在位元線BL_m和位元線BL_m+1的電位差大於一定程度的情況下，可以使用與位元線BL_m和位元線BL_m+1連接的讀出放大器(未圖示出)，而進一步放大位元線BL_m和位元線BL_m+1的電位差。然後，藉由與 實施例1所說明的方法同樣，以使第一選擇電晶體STr1導通，可以將與讀出資料相同的資料寫入讀出資料的記憶單元中。
此外，例如，當讀出與字線WL_n+1_2連接的記憶單元的資料時，使第三選擇電晶體STr3_n+1_m和第三選擇電晶體STr3_n+1_m+1導通。而且，使第二選擇電晶體STr2_n/n+1_m和第二選擇電晶體STr2_n/n+1_m+1導通(參照圖7B)。由於與上述反相器的輸出對應的電位施加到位元線BL_m和位元線BL_m+1，所以，然後可以藉由上述同樣的方法來放大電位差。
實施例4
在本實施例中，參照圖8、圖9A至9C、圖10A至10C及圖11對本發明的一個實施例的半導體記憶體裝置的例子進行說明。在本實施例中，相同的陰影圖案的部分表示相同種類的構件。
首先，參照圖8說明本發明的一個實施例的半導體記憶體裝置的疊層結構的概略。關於其詳細內容可以參照已知的半導體積體電路製造技術及專利文獻2等。注意，圖8所示的剖面不是特定的剖面。
半導體記憶體裝置係形成在具有單晶半導體表面的基板101之上。在基板101之上，形成有P型阱102、N型阱103、及元件隔離絕緣體104，並形成有N型區域105、P型區域106、及第一佈線107。
在此，第一佈線107被用作為電晶體的閘極。尤其是，由於用於反相器等放大器電路的電晶體被要求很小的閾值變動，所以為了擴大通道面積，較佳的是，使上述電晶體的用作為閘極的佈線的寬度大於特徵尺寸(Feature Size)。
此外，在使用N通道電晶體和P通道電晶體以構成反相器的情況下，為了使各個電晶體的導通特性幾乎對稱，考慮遷移率而設定通道長度及通道寬度較佳。而且，考慮到閾值變動及子位元線與通道之間的電容比，使各個電晶體的通道面積幾乎相等較佳。也就是說，較佳的是，將N通道電晶體的通道面積設計為P通道電晶體的通道面積的80%以上且125%以下。
例如，在使用通道是長方形的電晶體的情況下，藉由將N通道電晶體的通道長度設定為5F，將通道寬度設定為3F，將P通道電晶體的通道長度設定為3F，將通道寬度設定為5F，可以得到幾乎相同的通道面積及導通電流。另外，上述通道面積是一般的電晶體的15倍，所以可以抑制閾值的變動。閾值的變動與通道面積的平方根成反比，因而在此情況下閾值的變動成為通道面積為1F2的電晶體的閾值變動的約四分之一。
與此同樣，既可以將N通道電晶體的通道長度設定為7F，將通道寬度設定為4F，並將P通道電晶體的通道長度設定為4F，將通道寬度設定為7F，又可以將N通道電晶體的通道長度設定為12F，將通道寬度設定為7F，將 P通道電晶體的通道長度設定為7F，將通道寬度設定為12F。
另外，在由於佈局方式的原因不容易形成上述長方形通道的情況下，也可以作為通道形狀採用多角形等其他形狀，以便設計為能夠獲得實際上所需要的導通電流及通道面積。
在一般的半導體積體電路中，多個上述具有大通道面積的電晶體的形成導致集成度的降低，但是，在本發明的一個實施例的半導體記憶體裝置中，由於能夠在上述電晶體之上三維地形成記憶單元，所以不會導致集成度的降低。
以覆蓋第一佈線107的方式而形成有第一層間絕緣體108，並且，形成有第一接觸插頭109。在第一層間絕緣體108之上形成有第二佈線110及第一嵌入絕緣體111。
在這些結構之上，形成有第二層間絕緣體112、第二接觸插頭113、第三佈線114、及第二嵌入絕緣體115。同樣地，形成有第三層間絕緣體116、第三接觸插頭117、第四佈線118及第三嵌入絕緣體119，此外，形成有第四層間絕緣體120及第四接觸插頭121。第四佈線118的一部分被用作為子位元線。
在第四層間絕緣體120之上形成有半導體層122及覆蓋該半導體層122的閘極絕緣體123。半導體層122可以被部分地或選擇性地摻雜。而且，形成有用作為字線的第五佈線124、第五層間絕緣體125、第五接觸插頭126。 第五接觸插頭126的一部分與半導體層122連接。在這些結構之上形成有第六層間絕緣體127及第六接觸插頭128。
另外，在第6層間絕緣體127的開口部中，以覆蓋開口部的側面及底面的方式而形成有薄膜狀的第六佈線129。第六佈線129被用作為記憶單元的電容器的電極。第六層間絕緣體127的厚度決定記憶單元的電容器的高度。在本發明的一個實施例的半導體記憶體裝置中，電容器的電容可以為1 fF以下，由此電容器的高度可以為0.3μm以下。
此外，以覆蓋第六佈線129的方式而形成有介電膜130。而且，以覆蓋第六層間絕緣體127的開口部分的方式而在介電膜130之上設置有第七佈線131。第七佈線131的一部分被用作為記憶單元的電容器的對置電極。第七佈線131係形成為與第五佈線124平行較佳。
而且，在這些結構之上形成有第七層間絕緣體132、第七接觸插頭133、及第八佈線134。第八佈線134被用作為位元線。藉由如上所述那樣使電容器的高度為0.3μm以下，可以實現在電容器之上形成有位元線的BOC結構，從而可以提高集成度。
圖9A至9C、圖10A至10C示出如下構件的位置：P型阱102、N型阱103(以上，圖9A)、第一佈線107、第一接觸插頭109(以上，圖9B)、第二佈線110、第二接觸插頭113(以上，圖9C)、第三佈線114、第三接觸 插頭117(以上，圖10A)、第四佈線118、第四接觸插頭121(以上，圖10B)、半導體層122、第五佈線124、以及第五接觸插頭126(以上，圖10C)。
在圖9A至9C、圖10A至10C所示的部分中，在x方向(位元線方向)上設置有四個記憶體塊，在y方向(字線方向)上設置有四條位元線。在該半導體記憶體裝置中，在每四條位元線的寬度中設置有一個放大器電路。在此所示的放大器電路具有與圖4A所示的放大器電路相等的電路結構。
另外，為了減少字線方向的第一佈線的數量，在此採用使用一個第一佈線同時控制圖4中的第三選擇電晶體及其他記憶體塊的第一選擇電晶體的結構。即使採用這樣的結構在電路操作中，也不會發生問題。
圖11示出當使用圖9A至9C、圖10A至10C所示的佈局時的該部分的電路圖。在此，第一選擇電晶體STr1、第二選擇電晶體STr2、第三選擇電晶體STr3係由開關SW來予以表示。在圖11中，開關SW_1、開關SW_4、開關SW_7、開關SW_10、開關SW_13、開關SW_16、開關SW_19、開關SW_22相當於第一選擇電晶體STr1，開關SW_2、開關SW_5、開關SW_8、開關SW_11、開關SW_14、開關SW_17、開關SW_20、開關SW_23相當於第三選擇電晶體STr3，開關SW_3、開關SW_6、開關SW_9、開關SW_12、開關SW_15、開關SW_18、開關SW_21、開關SW_24相當於第二選擇電晶體STr2。
這裏，如上所示那樣，第一選擇電晶體STr1與第三選擇電晶體STr3的動作聯動。也就是說，開關SW_3n+1與開關SW_3n+2(n為0以上的整數)的動作聯動，亦即，當使其中的一者導通時，另一者也變成為導通狀態，而當使其中的一者關斷時，另一者也變成為關斷狀態。
例如，在藉由操作開關SW_13對與開關SW_13連接的子位元線進行預充電或者對與子位元線連接的記憶單元寫入資料時，SW_14也同時被操作。
在此，例如考慮將與圖中的字線WL_a_b連接的記憶單元(在圖中由圓圈來予以表示)的資料讀出的情況。首先，需要對與這些記憶單元連接的子位元線進行預充電。為此，需要使開關SW_4、開關SW_10、開關SW_13、及開關SW_19導通。與此同時，開關SW_5、開關SW_11、開關SW_14、及開關SW_20也變成為導通狀態。
上述開關是用來連接反相器的輸出端子與子位元線的開關，由此當反相器處於現用狀態時有可能發生問題。因此，在該步驟(預充電的步驟)中，使反相器處於非現用狀態(亦即，使反相器的高電位電源的電位等於低電位電源的電位較佳。通常，將該電位設定為反相器處在現用狀態時的高電位電源的電位與低電位電源的電位之間的中間值)。
接著，使開關SW_4、開關SW_10、開關SW_13、開關SW_19關斷，以使與這些開關連接的子位元線變成浮動狀態(floating state)。與此同時，開關SW_5、開關 SW_11、開關SW_14、開關SW_20也變成為關斷狀態。
接著，藉由使反相器處於現用狀態，並使SW_2、開關SW_8、開關SW_17、開關SW_23導通，以形成子位元線與兩個反相器串聯連接的途徑。這時，與此同時，開關SW_1、開關SW_7、開關SW_16、及開關SW_22也變成為導通狀態，但是這些開關都不與本次的讀出目標的子位元線連接，因此讀出操作中不會發生問題。
另外，在習知的DRAM中，當放大電位差時，在使正反器電路的反相器處於現用狀態時，為了避免放大的錯誤操作而逐漸改變電源電壓。另一方面，在本發明的一個實施例的半導體記憶體裝置中，在此步驟，由於反相器不構成正反器電路，所以在使反相器處於現用狀態時，能夠更快地改變電源電壓。
再者，藉由使開關SW_6、開關SW_12、開關SW_15、及開關SW_21導通，以將反相器與位元線連接。由於這些開關都可獨立操作，所以在這個步驟中，其他開關不會變成為導通狀態。
接著，再次使開關SW_4、開關SW_10、開關SW_13、及開關SW_19導通，以將位元線與子位元線連接。如上述那樣，當這些開關導通時，與此連動，開關SW_5、開關SW_11、開關SW_14、及開關SW_20也變成為導通狀態。
而且，這些開關使用已經處於導通狀態的開關SW_2、開關SW_8、開關SW_17、開關SW_23及與這些開關連 接的兩個反相器構成正反器的迴路結構。但是，在此步驟，由於位元線的電位係處於不受雜波的影響的位準，所以不會成為讀出資料的操作的障礙。
在資料恢復或資料寫入結束後，使開關SW_4、開關SW_10、開關SW_13、及開關SW_19關斷。與此連動，開關SW_5、開關SW_11、開關SW_14、及開關SW_20也變成為關斷狀態。較佳的是，與此同時使反相器係處於非現用狀態。
實施例5
在實施例1及實施例4中，當對子位元線進行預充電或對與子位元線連接的記憶單元寫入資料時，使用第一選擇電晶體，但是，即使不使用第一選擇電晶體，也能夠對子位元線進行預充電或對與子位元線連接的記憶單元寫入資料。圖4A示出所使用的放大器電路。
當不需要第一選擇電晶體及控制該第一選擇電晶體的第一選擇線時，可以進一步提高半導體記憶體裝置的集成度。以下，參照圖13A至13C說明在上述情況下的驅動方法的例子。
首先，將說明預充電方法。在對子位元線SBL_n_m進行預充電的情況下，藉由使第二選擇電晶體STr2_n_m及第三選擇電晶體STr3_n_m導通，而將位元線BL_m與子位元線SBL_n_m連接，由此，可以以位元線BL_m的電位對子位元線SBL_n_m進行預充電(參照圖13A)。
在此，如果反相器INV_n+1_m處於現用狀態，則會使子位元線的電位等受到來自反相器INV_n+1_m的電位的影響，因此使反相器INV_n+1_m處於非現用狀態較佳(例如，使反相器的兩個電源(包含在反相器中的兩個電晶體的源級)的電位均為+0.5 V)。注意，即使反相器係處於非現用狀態，也有可能輸出與電源電位相同的電位。只要反相器INV_n+1_m係處於非現用狀態，子位元線SBL_n+1_m的電位就可以是任何電位。
在子位元線的預充電結束後，使第三選擇電晶體STr3_n_m關斷。第二選擇電晶體STr2_n_m可以保持導通狀態。對於到此步驟的內容，讀出資料的情況與重寫資料的情況相同。
當讀出資料時，以如下方式來進行。首先，如實施例1所說明那樣，使第三選擇電晶體STr3_n+1_m和第二選擇電晶體STr2_n_m導通，而且使反相器INV_n_m和反相器INV_n+1_m處於現用狀態。其結果，可以形成子位元線SBL_n_m->反相器INV_n_m->第三選擇電晶體STr3_n+1_m->第二選擇電晶體STr2_n_m->位元線BL_m的途徑。
在本實施例中，當第二選擇電晶體STr2_n_m從上述預充電的步驟一直保持導通狀態時，只要使第三選擇電晶體STr3_n+1_m導通，就可以。
而且，藉由使子位元線SBL_n_m處於浮動狀態，將儲存在與子位元線SBL_n_m連接的任何記憶單元中的電 容器中的電荷釋放出到子位元線SBL_n_m，以使子位元線SBL_n_m的電位從預充電電位變動。與該電位變動對應的電位由反相器INV_n_m及反相器INV_n+1_m放大且輸出到位元線BL_m。
其結果，與資料對應的電荷被儲存於位元線BL_m中，從而位元線BL_m的電位變動。經過預定的期間之後，在位元線BL_m的電位變成為不會受到雜波的影響的位準(參照實施例1)時，使第三選擇電晶體STr3_n_m導通。其結果，子位元線SBL_n_m的電位被充電到位元線BL_m的電位，從而資料得到恢復。
當重寫資料時，以如下方式進行。首先，以對應於重寫的資料的方式，將位元線BL_m的電位保持為低於預充電電位(較佳為0 V以下)或高於預充電電位(較佳為+1 V以上)。在以下的例子中，對將子位元線SBL_n_m的電位改變為與原來寫入的資料相反相位的電位的0 V的情況進行說明。為此，將位元線BL_m的電位設定為0 V。
此外，與讀出資料時同樣，使第三選擇電晶體STr3_n+1_m及第二選擇電晶體STr2_n_m導通，而且使反相器INV_n_m及反相器INV_n+1_m處於現用狀態。其結果，可以形成從子位元線SBL_n_m經由兩個反相器到達位元線BL_m的途徑。當第二選擇電晶體STr2_n_m從上述預充電的步驟一直保持導通狀態時，只要使第三選擇電晶體STr3_n+1_m導通，就可以。
藉由將與子位元線SBL_n_m連接的任何記憶單元中 的電荷釋放出到子位元線SBL_n_m，以使子位元線SBL_n_m的電位從預充電電位變動(在圖13B中，為+0.55V)，並且與該變動電位對應的電位係由反相器INV_n_m及反相器INV_n+1_m來予以放大且被輸出到位元線BL_m。然而，由於位元線BL_m保持為0 V，所以位元線BL_m的電位的上升不足夠，從而電流流過位元線BL_m中(參照圖13B)。
然後，藉由使第三選擇電晶體STr3_n_m導通，以形成將反相器INV_n+1_m的輸出輸入到反相器INV_n_m的正反器電路。
其結果，不僅子位元線SBL_n_m的電位以位元線BL_m的電位被充電，而且由於反相器INV_n_m的輸入電位接近0 V，因此反相器INV_n+1_m的輸出電位(位元線BL_m的電位)為0 V。也就是說，反相器INV_n_m及反相器INV_n+1_m的輸入電位和輸出電位的相位與原來的相位相反(參照圖13C)。
當進行資料重寫時，如圖13B所示那樣，在使反相器INV處於現用狀態之後，在一定期間中使電流流過位元線BL_m中。因此，與具有第一選擇電晶體STr1的結構相比，耗電量增大。
另外，由於該電流主要由反相器INV_n+1_m的特性所決定，所以為了抑制耗電量似乎構成反相器INV_n+1_m的電晶體的導通電流較佳為低。另一方面，當導通電流大時，可以縮短使位元線BL_m的電位變得穩 定的時間(電流流過位元線BL_m中的時間)。由於經過位元線BL_m的電荷量是電流與時間的乘積，所以，一般來說，與構成反相器INV_n+1_m的電晶體的導通電流的大小無關。
藉由對使反相器INV處於現用狀態的時序及使第三選擇電晶體STr3_n_m導通的時序進行最佳化，可以將在圖13B所示的狀態下流過位元線BL_m的電荷量抑制在用來對位元線BL_m進行充電的電荷量的幾倍以內。
實施例6
在本實施例中，也與實施例5同樣，對使用不具有第一選擇電晶體的記憶體塊的半導體記憶體裝置的驅動方法的例子進行說明。以下，說明在此情況下的驅動方法的例子。在此，所使用的半導體記憶體裝置是作為放大器電路使用圖4A所示的電路的具有圖1A的結構的電路(但是沒有第一選擇電晶體STr1)。將對記憶體塊MB_n_m中的一個記憶單元的資料讀出及資料恢復或者資料重寫進行說明。
<預充電>
與實施例5同樣，使第二選擇電晶體STr2_n_m及第三選擇電晶體STr3_n_m導通，對子位元線SBL_n_m以位元線BL_m的電位來進行預充電。此時，使反相器INV_n+1_m處於非現用狀態(亦即，將反相器的兩個電 源電位都設定為+0.5 V)。在預充電結束後，使第三選擇電晶體STr3_n_m關斷。
<資料的讀出>
藉由使第三選擇電晶體STr3_n+1_m導通，使反相器INV_n_m及反相器INV_n+1_m處於現用狀態，以形成子位元線SBL_n_m->反相器INV_n_m->第三選擇電晶體STr3_n+1_m->第二選擇電晶體STr2_n_m->位元線BL_m的途徑。
而且，藉由使子位元線SBL_n_m處於浮動狀態，將儲存在與子位元線SBL_n_m連接的任何記憶單元中的電容器中的電荷釋放出到子位元線SBL_n_m，以使子位元線SBL_n_m的電位從預充電電位變動。與該電位變動對應的電位係由反相器INV_n_m及反相器INV_n+1_m來予以放大且被輸出到位元線BL_m。
其結果，與資料對應的電荷被儲存在位元線BL_m中，從而位元線BL_m的電位變動。經過一定期間之後，在位元線BL_m的電位變成為不會受到雜波的影響的位準(參照實施例1)時，使第三選擇電晶體STr3_n_m導通。其結果，形成了正反器電路，並且位元線BL_m的電位被放大。或者，在位元線BL_m與讀出放大器連接的情況下，也可以使用該讀出放大器而放大位元線BL_m的電位。藉由讀取此時的位元線BL_m的電位，可以讀出資料。
然後，使第二選擇電晶體STr2_n_m關斷，而且使反 相器INV_n_m及反相器INV_n+1_m處於非現用狀態。其結果，子位元線SBL_n_m的電位及子位元線SBL_n+1_m的電位變成為與資料無關的數值(例如，為+0.5 V)。但是，位元線BL_m能夠保持與資料對應的電位。然後，進行以下所述的<資料的恢復>或<資料的重寫>中的任意步驟。
<資料的恢復>
在恢復資料時，使第二選擇電晶體STr2_n_m導通，而且使反相器INV_n_m及反相器INV_n+1_m處於現用狀態。此時，位元線BL_m與子位元線SBL_n+1_m的電位差被放大，並且子位元線SBL_n+1_m的電位變成為與位元線BL_m及子位元線SBL_n_m的電位相反相位的電位。
由於子位元線SBL_n_m的電位與位元線BL_m的電位(亦即，與讀出資料對應的電位)相同，並且讀出資料的記憶單元的電晶體保持導通狀態，所以其電容器以位元線BL_m的電位而被充電，從而可以進行資料恢復。
<資料的重寫>
在重寫資料時，在使位元線BL_m的電位為與資料對應的電位的狀態下，使第二選擇電晶體STr2_n_m導通，而且使反相器INV_n_m及反相器INV_n+1_m處於現用狀態。其結果，由於子位元線SBL_n_m的電位與位元線BL_m的電位(亦即，與重寫資料對應的電位)相同，並 且被讀出資料的記憶單元的電晶體保持導通狀態，所以其電容器以位元線BL_m的電位而被充電，從而可以進行資料重寫。
101‧‧‧基板
102‧‧‧P型阱
103‧‧‧N型阱
104‧‧‧元件隔離絕緣體
105‧‧‧N型區域
106‧‧‧P型區域
107‧‧‧第一佈線
108‧‧‧第一層間絕緣體
109‧‧‧第一接觸插頭
110‧‧‧第二佈線
111‧‧‧第一嵌入絕緣體
112‧‧‧第二層間絕緣體
113‧‧‧第二接觸插頭
114‧‧‧第三佈線
115‧‧‧第二嵌入絕緣體
116‧‧‧第三層間絕緣體
117‧‧‧第三接觸插頭
118‧‧‧第四佈線
119‧‧‧第三嵌入絕緣體
120‧‧‧第四層間絕緣體
121‧‧‧第四接觸插頭
122‧‧‧半導體層
123‧‧‧閘極絕緣體
124‧‧‧第五佈線
125‧‧‧第五層間絕緣體
126‧‧‧第五接觸插頭
127‧‧‧第六層間絕緣體
128‧‧‧第六接觸插頭
129‧‧‧第六佈線
130‧‧‧介電膜
131‧‧‧第七佈線
132‧‧‧第七層間絕緣體
133‧‧‧第七接觸插頭
134‧‧‧第八佈線
AMP‧‧‧放大器電路
BL‧‧‧位元線
INV‧‧‧反相器
MB‧‧‧記憶體塊
SBL‧‧‧子位元線
SL1‧‧‧第一選擇線
SL2‧‧‧第二選擇線
SL3‧‧‧第三選擇線
SL4‧‧‧第四選擇線
STr1‧‧‧第一選擇電晶體
STr2‧‧‧第二選擇電晶體
STr3‧‧‧第三選擇電晶體
STr4‧‧‧第四選擇電晶體
SW‧‧‧開關
WL‧‧‧字線
在圖式中：圖1A和1B是示出本發明的半導體記憶體裝置的電路例子的圖；圖2是示出本發明的半導體記憶體裝置的電路例子的圖；圖3是示出本發明的半導體記憶體裝置的電路例子的圖；圖4A和4B是示出本發明的半導體記憶體裝置的電路例子的圖；圖5A至5C是示出本發明的半導體記憶體裝置的驅動方法的例子的圖；圖6是示出本發明的半導體記憶體裝置的驅動方法的例子的時序圖；圖7A和7B是示出本發明的半導體記憶體裝置的驅動方法的例子的圖；圖8是示出本發明的半導體記憶體裝置的疊層結構的例子的圖；圖9A至9C是示出本發明的半導體記憶體裝置的佈局例子的圖； 圖10A至10C是示出本發明的半導體記憶體裝置的佈局例子的圖；圖11是示出本發明的半導體記憶體裝置的電路例子的圖；圖12是示出本發明的半導體記憶體裝置的電路例子的圖；圖13A至13C是示出本發明的半導體記憶體裝置的驅動方法的例子的圖。
AMP‧‧‧放大器電路
BL‧‧‧位元線
MB‧‧‧記憶體塊
SBL‧‧‧子位元線
SL1‧‧‧第一選擇線
SL2‧‧‧第二選擇線
STr1‧‧‧第一選擇電晶體
STr2‧‧‧第二選擇電晶體
WL‧‧‧字線

Claims (19)

  1. 一種半導體裝置，包括：位元線；四個以上的字線；第一子位元線；第二子位元線；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第一反相器，其中，該第一反相器的輸出端子藉由該第一電晶體而與該位元線電連接；第二反相器，其中，該第二反相器的輸出端子藉由該第二電晶體而與該位元線電連接；以及第一記憶體塊及第二記憶體塊，該第一記憶體塊及第二記憶體塊均包括兩個以上的記憶單元，其中，該第一記憶體塊與該第一子位元線電連接，且該第二記憶體塊與該第二子位元線電連接，其中，該第一子位元線與該第一反相器的輸入端子及該第三電晶體電連接，其中，該第一反相器的該輸出端子藉由該第四電晶體而與該第二子位元線電連接，其中，與該第二記憶體塊電連接的該第二子位元線與該第二反相器的輸入端子電連接，並且 其中，該第二反相器的該輸出端子藉由該第三電晶體而與該第一子位元線電連接。
  2. 一種半導體裝置，包括：位元線；第一子位元線；第二子位元線；第一電晶體；第二電晶體；放大器電路；以及第一記憶體塊及第二記憶體塊，該第一記憶體塊及第二記憶體塊均包括兩個以上的記憶單元，其中，該第一記憶體塊與該第一子位元線電連接，且該第二記憶體塊與該第二子位元線電連接，其中，該第一子位元線與該放大器電路的第一輸入端子電連接，其中，該放大器電路的第一輸出端子藉由該第一電晶體而與該位元線電連接，其中，與該第二記憶體塊電連接的該第二子位元線與該放大器電路的第二輸入端子電連接，其中，該放大器電路的第二輸出端子藉由該第二電晶體而與該位元線電連接，並且其中，該放大器電路包含互補型反相器。
  3. 一種半導體裝置，包括：第一位元線； 第二位元線；四個以上的字線；第一子位元線；第二子位元線；第三子位元線；第四子位元線；第一電晶體；第二電晶體；第三電晶體；第四電晶體；第五電晶體；第六電晶體；第一反相器，其中，該第一反相器的輸出端子藉由該第一電晶體而與該第二位元線電連接；第二反相器，其中，該第二反相器的輸出端子藉由該第二電晶體而與該第一位元線電連接；第一記憶體塊；第二記憶體塊；第三記憶體塊；以及第四記憶體塊，其中，該第一記憶體塊、該第二記憶體塊、該第三記憶體塊及該第四記憶體塊均包括兩個以上的記憶單元，其中，該第一記憶體塊、該第二記憶體塊、該第三記憶體塊及該第四記憶體塊分別與該第一子位元線、該第二 子位元線、該第三子位元線及該第四子位元線電連接，其中，該第一子位元線藉由該第三電晶體而與該第一反相器的輸入端子電連接，其中，該第二子位元線藉由該第四電晶體而與該第一反相器的該輸入端子電連接，其中，該第三子位元線藉由該第五電晶體而與該第二反相器的輸入端子電連接，並且其中，該第四子位元線藉由該第六電晶體而與該第二反相器的該輸入端子電連接。
  4. 一種半導體裝置，包括：第一位元線；第二位元線；第一子位元線；第二子位元線；第三子位元線；第四子位元線；第一電晶體；第二電晶體；第三電晶體；第四電晶體；放大器電路；第一記憶體塊；第二記憶體塊；第三記憶體塊；以及 第四記憶體塊，其中，該第一記憶體塊，該第二記憶體塊，該第三記憶體塊及該第四記憶體塊均包括兩個以上的記憶單元，其中，該第一記憶體塊，該第二記憶體塊，該第三記憶體塊及該第四記憶體塊分別與該第一子位元線，該第二子位元線，該第三子位元線及該第四子位元線電連接，其中，該第一子位元線與該放大器電路的第一端子電連接，其中，該第二子位元線與該放大器電路的第二輸入端子電連接，其中，該第三子位元線與該放大器電路的第三輸入端子電連接，其中，該第四子位元線與該放大器電路的第四輸入端子電連接，其中，該放大器電路的第一輸出端子藉由該第一電晶體而與該第一位元線電連接，其中，該放大器電路的第二輸出端子藉由該第二電晶體而與該第一位元線電連接，其中，該放大器電路的第三輸出端子藉由該第三電晶體而與該第二位元線電連接，並且其中，該放大器電路的第四輸出端子藉由該第四電晶體而與該第二位元線電連接。
  5. 一種半導體裝置，包括：位元線； 子位元線；兩個以上的記憶單元，該兩個記憶單元均包括電晶體及電容器；第一電晶體；第二電晶體；第三電晶體；第四電晶體；設置在該第一電晶體與該第四電晶體之間的第一反相器；以及設置在該第二電晶體與該第三電晶體之間以及該第三電晶體與該第四電晶體之間的第二反相器，其中，該子位元線藉由該第三電晶體及該第一電晶體而與該位元線電連接，並且其中，該第一電晶體及該第二電晶體被配置成當該第一電晶體和該第二電晶體中的其中一者係處於關斷狀態時，該第一電晶體和該第二電晶體中的另一者係處於導通狀態。
  6. 根據申請專利範圍第1或2項之半導體裝置，還包括第一選擇電晶體及第二選擇電晶體，其中，該第一選擇電晶體與該位元線及該第一子位元線電連接，並且其中，該第二選擇電晶體與該位元線及該第二子位元線電連接。
  7. 根據申請專利範圍第3或4項之半導體裝置，還包 括第一選擇電晶體、第二選擇電晶體、第三選擇電晶體及第四選擇電晶體，其中，該第一選擇電晶體與該第一位元線及該第一子位元線電連接，其中，該第二選擇電晶體與該第一位元線及該第二子位元線電連接，其中，該第三選擇電晶體與該第二位元線及該第三子位元線電連接，並且其中，該第四選擇電晶體與該第二位元線及該第四子位元線電連接。
  8. 根據申請專利範圍第1或2項之半導體裝置，還包括選擇電晶體及設置在兩個以上的記憶單元中的電晶體，其中，用於該第一記憶體塊和該第二記憶體塊的其中之一的該選擇電晶體的半導體係不同於用於兩個以上的記憶單元的其中之一的該電晶體的半導體。
  9. 根據申請專利範圍第3或4項之半導體裝置，還包括選擇電晶體及設置在兩個以上的記憶單元中的電晶體，其中，用於該第一記憶體塊、該第二記憶體塊、該第三記憶體塊和該第四記憶體塊的其中之一的該選擇電晶體的半導體係不同於用於兩個以上的記憶單元的其中之一的該電晶體的半導體。
  10. 根據申請專利範圍第5項之半導體裝置，還包 括：第一記憶體塊；第二記憶體塊；以及設置在該第一記憶體塊和該第二記憶體塊的其中之一中的選擇電晶體，其中，用於該第一記憶體塊和該第二記憶體塊的其中之一該選擇電晶體的半導體係不同於用於兩個以上的記憶單元的其中之一的該電晶體的半導體。
  11. 根據申請專利範圍第1或2項之半導體裝置，還包括設置在兩個以上的記憶單元中的電晶體，其中，在該第一記憶體塊和該第二記憶體塊中，兩個以上的記憶單元的其中一個記憶單元中的該電晶體係設置在與另一個記憶單元的電晶體不同的層中。
  12. 根據申請專利範圍第3或4項之半導體裝置，還包括設置在兩個以上的記憶單元中的電晶體，其中，在該第一記憶體塊、該第二記憶體塊、該第三記憶體塊和該第四記憶體塊中，兩個以上的記憶單元的其中一個記憶單元中的該電晶體係設置在與另一個記憶單元的電晶體不同的層中。
  13. 根據申請專利範圍第5項之半導體裝置，還包括第一記憶體塊及第二記憶體塊，該第一記憶體塊及第二記憶體塊均包括兩個以上的記憶單元，其中，在該第一記憶體塊和該第二記憶體塊中，兩個以上的記憶單元的其中一個記憶單元中的該電晶體係設置 在與另一個記憶單元的電晶體不同的層中。
  14. 根據申請專利範圍第4項之半導體裝置，其中，該放大器電路包含互補型反相器。
  15. 根據申請專利範圍第1至5項中任一項之半導體裝置，其中，該兩個以上的記憶單元均包含電晶體，其中，用於該第一電晶體的半導體與用於該電晶體的半導體不同。
  16. 根據申請專利範圍第1，3及5項中任一項之半導體裝置，其中，該第一反相器及該第二反相器為互補型反相器。
  17. 根據申請專利範圍第1至5項中任一項之半導體裝置，其中，採用BOC(bit line over capacitor)結構。
  18. 一種根據申請專利範圍第1或3項之半導體裝置的驅動方法，其中，在該第一電晶體和該第二電晶體中的僅其中一者導通的期間中，使該第三電晶體和該第四電晶體中的其中一者導通。
  19. 一種根據申請專利範圍第2或4項之半導體裝置的驅動方法，其中，在該第一電晶體和該第二電晶體中的僅其中一者係處於導通狀態的期間中，使該第一電晶體和該第二電晶體中的另一者關閉。
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