JP2953345B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数のメモリセルアレイの対応メモリセル列及びし
きい値補正機能付きの対応センス増幅器に対し共通のビ
ット線及びセンス増幅器を備えたＤＲＡＭ型の半導体記
憶装置に関する。

【０００２】

【従来の技術】大容量の半導体記憶装置（例えばギガビ
ット級のＤＲＡＭ）では、１つのセンス増幅器と接続す
るビット線の付加容量が増加し動作速度が低下するた
め、メモリセルアレイを複数個に分割して各ビット線の
付加容量を低減し、これらメモリセルアレイの対応する
ビット及びセンス増幅器に対し共通のビット線と高速動
作する共通のセンス増幅器とを設け高速化を計る、など
の工夫が施されている（例えば、ＵＬＳＩ ＤＲＡＭ技
術、サイエンスフォーラム社発行，８９〜９０頁参
照）。

【０００３】これらメモリセルアレイの各ビット線と対
応するセンス増幅器には、対応するビット線のレベルを
検知する（レベル検知用の）トランジスタを含む。この
レベル検知用のトランジスタには、当然しきい値電圧の
ばらつきがあり、このしきい値電圧のばらつきは、メモ
リ容量の増大に伴なってセンス増幅器の数も増加するの
で、増大傾向にある。レベル検知用のトランジスタのし
きい値電圧の差はそのままオフセット電圧となるため、
Ｓ／Ｎの低下、感度低下という問題が生じる。

【０００４】また、ＤＲＡＭのチップ面積は世代ごとに
約１．５倍に増加する。これに対して、センス増幅器の
占有面積は急激に増加している。これは、メモリセルに
トレンチ型やスタック型といった立体構造を用いること
によりその面積を削減しているのに対し、センス増幅器
は依然として平面構造となっている等の理由による。従
って、レイアウト面積オーバーヘッドが増加するという
問題が生じる。これら二つの問題を解決し、ギガビット
級のＤＲＡＭを実現するには、しきい値電圧のばらつき
を補償しつつ面積を削減したセンス増幅器を形成するこ
とが大変重要となる。

【０００５】図５はこれらの問題を解決するものとして
提案された半導体記憶装置の一例を示す回路図である
（例えば、特開平５−４７１７９号公報、図１５参
照）。この例では、各メモリセルアレイのビット線対と
対応するセンス増幅器をダイレクトセンス方式としてＮ
ＭＯＳトランジスタだけで構成し、各メモリセルアレイ
のビット線対と共通ビット線対とを別々の層に形成する
階層ビット線構成としている。

【０００６】この半導体記憶装置は、互いに対をなしか
つ近接，並行して形成された第１及び第２のビット線
（ＢＬ１１，ＢＬ１２）から成る複数のビット線対（図
５には１対のみ表示）、並びにこれらビット線（ＢＬ１
１，ＢＬ１２）それぞれに複数個ずつ（図５には１個ず
つのみ表示）対応配置されたメモリセル（Ｃ１１／Ｃ１
２）を備え、これらメモリセルのうちの選択されたメモ
リセルに対し対応するビット線に伝達されたデータを書
込み、この選択されたメモリセルの記憶データを対応す
るビット線に読出すメモリセルアレイＭＡ１０と、この
メモリセルアレイＭＡ１０と同一構成（ただしビット線
記号はＢＬ２１，ＢＬ２２）、同一機能でかつ対応する
ビット線を同一線上に合わせるように配置されたメモリ
セルアレイＭＡ２０と、メモリセルアレイＭＡ１０，Ｍ
Ａ２０に含まれるメモリセルのうちの所定のメモリセル
を選択する複数のワード線（ＷＬ１１，ＷＬ１２，…，
ＷＬ２１，ＷＬ２２，…）と、メモリセルアレイＭＡ１
０，ＭＡ２０の第１及び第２のビット線（ＢＬ１１，Ｂ
Ｌ１２）／（ＢＬ２１，ＢＬ２２）それぞれをプリチャ
ージ制御信号ＰＣＳに従って所定のタイミングで電源電
圧Ｖｃｃのほぼ１／２のレベル（プリチャージ電圧Ｖ
Ｈ）にプリチャージするプリチャージ回路ＰＣ１０，Ｐ
Ｃ２０と、メモリセルアレイＭＡ１０，ＭＡ２０の対応
するビット線対（ＢＬ１１，ＢＬ１２），（ＢＬ２１，
ＢＬ２２）それぞれに対して設けられた互いに対をなす
第１及び第２の共通ビット線ＧＢＬ１，ＧＢＬ２と、こ
れら共通ビット線ＧＢＬ１，ＧＢＬ２間の差電圧を増幅
する共通センス増幅器ＧＳＡと、ソースに基準，補正電
圧ＯＣＶ１を受けゲートを第１／第２のビット線ＢＬ１
１／ＢＬ１２と接続するレベル検出用のＮＭＯＳ型の第
１のトランジスタＱ１１／Ｑ２１、ゲートにしきい値補
正制御信号ＣＶＴ１を受けソースを第１のトランジスタ
Ｑ１１／Ｑ２１のドレインと接続しドレインを第１／第
２のビット線ＢＬ１１／ＢＬ１２と接続するしきい値補
正用のＮＭＯＳ型の第２のトランジスタＱ１２／Ｑ２
２、ゲートに読出し制御信号ＲＳ１を受けソース，ドレ
インの一方を第１のトランジスタＱ１１／Ｑ２１のドレ
インと接続し他方を第２／第１の共通ビット線ＧＢＬ２
／ＧＢＬ１と接続する読出し用のＮＭＯＳ型の第３のト
ランジスタＱ１３／Ｑ２３、並びにゲートに書込み制御
信号ＷＳ１を受けソース，ドレインの一方を第１／第２
の共通ビット線ＧＢＬ１／ＧＢＬ２と接続し他方を第１
／第２のビット線ＢＬ１１／ＢＬ１２と接続する書込み
用のＮＭＯＳ型の第４のトランジスタＱ１４／Ｑ２４を
備え、読出し動作時、第１／第２のビット線ＢＬ１１／
ＢＬ１２のレベルを第２／第１の共通ビット線ＧＢＬ２
／ＧＢＬ１に伝達し書込み動作時、第１／第２の共通ビ
ット線ＧＢＬ１／ＧＢＬ２のレベルを第１／第２のビッ
ト線ＢＬ１１／ＢＬ１２に伝達するセンス増幅器ＳＡ１
０と、このセンス増幅器ＳＡ１０と同様に構成され、読
出し動作時、第１／第２のビット線ＢＬ２１／ＢＬ２２
のレベルに第２／第１の共通ビット線ＧＢＬ２／ＧＢＬ
１に伝達し書込み動作時、第１／第２の共通ビット線Ｇ
ＢＬ１／ＧＢＬ２のレベルを第１／第２のビット線ＢＬ
２１／ＢＬ２２に伝達するセンス増幅器ＳＡ２０とを有
する構成となっている。

【０００７】次にこの半導体記憶装置の動作について図
６のタイミング波形図を参照して説明する。

【０００８】１サイクルの動作は、プリチャージ期間Ｔ
１、しきい値電圧補償期間Ｔ２、読出し期間Ｔ３、
（再）書込み期間Ｔ４の四つに大きく分けられる。ま
ず、プリチャージ回路により、ビット線対ＢＬ１１，Ｂ
Ｌ１２をＶｃｃ／２レベルにプリチャージする。次に、
プリチャージ制御信号ＰＣＳをインアクティブレベルに
して、プリチャージ回路非活性化した後、しきい値補正
制御信号ＣＶＴ１を高レベルにしトランジスタＱ１２，
Ｑ２２をオンにしてトランジスタＱ１１，Ｑ２１をダイ
オード接続し、同時に基準・補正電圧ＯＣＶ１を補正用
レベルにしてトランジスタＱ１１，Ｑ２１のしきい値電
圧に対するビット線ＢＬ１１，ＢＬ１２のレベルを補正
する。

【０００９】補正後に複数のワード線のうちの１本、例
えばＷＬ１１を選択レベルにしてメモリセルＣ１１の記
憶データをビット線ＢＬ１１に読出し、同時に基準・補
正電圧ＯＣＶ１を基準レベルにしてトランジスタＱ１
１，Ｑ２１によりビット線ＢＬ１１，ＢＬ１２のレベル
を検知する。この後、読出し制御信号ＲＳ１を高レベル
にしてトランジスタＱ１３，Ｑ２３を導通させ、トラン
ジスタＱ１１，Ｑ２１によって検出されたビット線ＢＬ
１１，ＢＬ１２のレベルを共通ビット線ＧＢＬ１，ＧＢ
Ｌ２に伝達する。共通ビット線ＧＢＬ１，ＧＢＬ２間の
差電圧は共通センス増幅器ＧＳＡによりフル振幅まで増
幅されて外部へ出力される。

【００１０】次に、書込み制御信号ＷＳ１を高レベルに
すると、トランジスタＱ１４，Ｑ２４が導通してフル振
幅までの増幅された共通ビット線ＧＢＬ１，ＧＢＬ２の
レベルがビット線ＢＬ１１，ＢＬ１２に伝達されワード
線ＷＬ１１により選択されているメモリセルＣ１１に書
込まれる。

【００１１】この半導体記憶装置では、メモリセルの記
憶データ読出し前にビット線ＢＬ１１，ＢＬ１２のレベ
ルがトランジスタＱ１１，Ｑ２１のしきい値電圧に応じ
て補正されるので、トランジスタＱ１１，Ｑ２１のしき
い値電圧に対するメモリセルの記憶データ読出し時のビ
ット線ＢＬ１１，ＢＬ２１のレベル変化をそれぞれ最高
の状態とすることができ、Ｓ／Ｎの低下及び感度低下と
いう問題を解決することができる。また、この半導体記
憶装置では、前述したように、ビット線ＢＬ１１，ＢＬ
１２，ＢＬ２１，ＢＬ２２と共通ビット線ＧＢＬ１，Ｇ
ＢＬ２とは別々の層に形成され、また、センス増幅器Ｓ
Ａ１０，ＳＡ２０はＮＭＯＳ型のみのトランジスタで構
成されているので、その面積を小さくすることができ、
レイアウト面積オーバーヘッドを低減することができ
る。

【００１２】半導体記憶装置に対する大容量化の要求は
とどまることを知らず、その要求は、微細化技術等のた
ゆまぬる技術革新によって実現されてきた。前述の半導
体記憶装置において、微細化技術の進展により、メモリ
セル面積の縮小及びビット線間隔の縮小は可能となる
が、共通ビット線は、高速動作を維持するために、その
幅及び間隔を縮小することができない。従って、前述の
ように、１対の共通ビット線対に対し、各メモリセルア
レイの１対のビット線対を対応させる構成では、共通ビ
ット線対の間隔に対しビット線の間隔の方が狭くなるの
で、無駄なスペースが生じ、大容量化が困難となる。そ
こで、１対の共通ビット線に対し、各メモリセルアレイ
の複数対（例えば２対）のビット線対を対応させて大容
量化した半導体記憶装置が実現できる。

【００１３】上述の例では、フォールデッド・ビット線
型を対象として説明してきたが、オープン・ビット線型
についても同様である。図７は１対の共通ビット線対に
対し各メモリセルアレイの２対のビット線対相当のビッ
ト線を対応させた場合のオープン・ビット線型の半導体
記憶装置の一般的な例を示す回路図である。

【００１４】この半導体記憶装置（第２の例）は、共通
センス増幅器ＧＳＡ，共通ビット線ＧＢＬ１，ＧＢＬ
２，センス増幅器ＳＡ１０，ＳＡ２０，及びプリチャー
ジ回路ＰＣ１０，ＰＣ２０の構成は図５に示された第１
の例と同一である。

【００１５】各センス増幅器ＳＡ１０／ＳＡ２０に対し
これらセンス増幅器の両側に配置された２つのメモリセ
ルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４が対応し、各
メモリセルアレイＭＡ１〜ＭＡ４は１本のワード線（Ｗ
Ｌ１１〜ＷＬ４１）により４個のメモリセル（Ｃ１１〜
Ｃ１４）が選択され、それぞれ対応する４本のビット線
（ＢＬ１１〜ＢＬ１４）との間でデータの授受が行なわ
れる。メモリセルアレイＭＡ１／ＭＡ３の４本のビット
線（ＢＬ１１〜ＢＬ１４）のうちの１本がデータ転送回
路ＤＴ１／ＤＴ３により選択され、データ線ＤＬ１１／
ＤＬ２１を介してセンス増幅器ＳＡ１０／ＳＡ２０の一
方の入出力端と接続し、メモリセルアレイＭＡ２／ＭＡ
４の４本のビット線のうちの１本がデータ転送回路ＤＴ
２／ＤＴ４により選択され、データ線ＤＬ１２／ＤＬ２
２を介してセンス増幅器ＳＡ１０／ＳＡ２０の他方のデ
ータ入出力端と接続する。

【００１６】この半導体記憶装置においては、まず、デ
ータ転送回路ＤＴ１，ＤＴ２／ＤＴ３，ＤＴ４によりメ
モリセルアレイＭＡ１，ＭＡ２／ＭＡ３，ＭＡ４の４本
のビット線（ＢＬ１１〜ＢＬ１４）を対応するデータ線
ＤＬ１１，ＤＬ１２／ＤＬ２１，ＤＬ２２に接続してこ
れらデータ線及びビット線をプリチャージ回路ＰＣ１０
／ＰＣ２０により所定のレベル（ＶＨ）にプリチャージ
し（図６のＴ１相当）、次にしきい値補正制御信号ＣＶ
Ｔ１，ＣＶＴ２をアクティブレベル、基準・補正電圧Ｏ
ＣＶ１，ＯＣＶ２を補正用レベルにしてセンス増幅器Ｓ
Ａ１０／ＳＡ２０のトランジスタＱ１１，Ｑ２１のしき
い値電圧に対するデータ線，ビット線のレベルを補正す
る（図６のＴ２相当）。

【００１７】次に、複数のワード線（ＷＬ１１〜ＷＬ４
１）のうちの１本（例えばＷＬ１１）を選択レベルとし
て１つのメモリセルアレイ（ＭＡ１）の一行のメモリセ
ル（Ｃ１１〜Ｃ１４）を選択しこれらメモリセルの記憶
データを対応するビット線（ＢＬ１１〜ＢＬ１４）に読
出すと共にデータ転送回路（ＤＴ１，ＤＴ２）により対
応するセンス増幅器（ＳＡ１）の両側に配置されたメモ
リセルアレイ（ＭＡ１，ＭＡ２）の対応するビット線１
本ずつ（例えばＢＬ１１等）を選択して対応するデータ
線（ＤＬ１１，ＤＬ１２）に接続した後、読出し制御信
号（ＲＳ１）をアクティブレベルにし、選択されたビッ
ト線のレベルをセンス増幅器（ＳＡ１０）で検知し共通
ビット線ＧＢＬ１，ＧＢＬ２に伝達する。そして共通セ
ンス増幅器ＧＳＡは共通ビット線ＧＢＬ１，ＧＢＬ２間
の差電圧をフル振幅まで増幅する（図６のＴ３相当）。

【００１８】この後、書込み制御信号（ＷＳ１）をアク
ティブレベルにすることにより、センス増幅器（ＳＡ１
０）のＱ１４，Ｑ２４及びデータ線（ＤＬ１１）を介し
て選択されたメモリセル（Ｃ１１）にデータが再書込み
される。

【００１９】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置の第２の例では、１対の共通ビット線対に対し
各メモリセルアレイの複数対相当のビット線を対応させ
た構成となっているので、共通ビット線対とビット線対
とが１対１対応の第１の例に比べ、メモリセル及びビッ
ト線の微細化が進行したときの無駄がはぶけて大容量化
が容易となるものの、センス増幅器ＳＡ１０，ＳＡ２０
は依然として平面構造でかつ回路素子数も多いため、セ
ンス増幅器によって共通ビット線の間隔が制限され、そ
れ以上の微細化、大容量化が困難であるという欠点があ
る。

【００２０】本発明の目的は、センス増幅器の回路素子
数を低減してその占有面積を縮小し、更に微細化，大容
量化できる半導体記憶装置を提供することにある。

【００２１】

【課題を解決するための手段】本発明の半導体装置は、
第１の層に形成され互いに対をなしかつ並行状態にある
第１及び第２の共通ビット線（ＧＢＬ１，ＧＢＬ２）
と、第２の層に形成され前記第１及び第２の共通ビット
線とそれぞれ並行状態にある第１〜第４の複数のビット
線（ＢＬ１１〜ＢＬ４４）と、これらビット線それぞれ
に複数個ずつ対応配置されたメモリセル及びこれらのメ
モリセルを選択するワード線（ＷＬ１１〜ＷＬ４１）を
それぞれ備え、これらメモリセルのうちの選択されたメ
モリセルに対し前記第１〜第４の複数のビット線（ＢＬ
１１〜ＢＬ４４）に伝達された書込みデータのうち対応
するデータを入力し前記選択されたメモリセルからの読
出しデータを前記複数のビット線のうち対応するビット
線に出力する第１〜第４のメモリセルアレイ（ＭＡ１〜
ＭＡ４）と、前記第１〜第４の複数のビット線（ＢＬ１
１〜ＢＬ４４）上の前記書込み及び前記読出しデータの
伝達制御を行う第１〜第４のデータ転送手段（ＤＴ１〜
ＤＴ４）と、この第１または第２のデータ転送手段から
第１の共通データ線（ＤＬ１）上に送出される前記書込
み及び前記読出しデータのレベルを検出するレベル検出
用トランジスタ（Ｑ１１）及びこのトランジスタのしき
い値電圧に対する補正手段（Ｑ１２）を備え読出し動作
時には第１の共通データ線（ＤＬ１）のデータをこの検
出用のトランジスタ（Ｑ１１）及び読出し用トランジス
タ（Ｑ１３）を介して前記第２の共通ビット線（ＧＢＬ
２）に伝達し書込み動作時には前記第１の共通ビット線
（ＧＢＬ１）のデータを書込み用トランジスタ（Ｑ１
４）を介して前記第１の共通データ線（ＤＬ１）に伝達
する第１の片側センス増幅部（ＳＳＡ１）と、前記第３
または第４のデータ転送手段から第２の共通データ線
（ＤＬ２）上に送出される前記書込み及び前記読出しデ
ータのレベルを検出するレベル検出用トランジスタ（Ｑ
２１）及びこのトランジスタのしきい値電圧に対する補
正手段（Ｑ２２）を備え読出し動作時には第２の共通デ
ータ線（ＤＬ２）のデータをこの 検出用トランジスタ
（Ｑ２１）及び読出し用トランジスタ（Ｑ２３）を介し
て前記第１の共通ビット線（ＧＢＬ１）に伝達し書込み
動作時には前記第２の共通ビット線（ＧＢＬ２）のデー
タを書込み用トランジスタ（Ｑ２４）を介して前記第２
の共通データ線（ＤＬ２）に伝達する第２の片側センス
増幅部（ＳＳＡ２）と、前記第１〜第４のメモリセルア
レイ（ＭＡ１〜ＭＡ４）に含まれる前記第１〜第４の複
数のビット線（ＢＬ１１〜ＢＬ４４）と前記第１及び前
記第２の共通データ線（ＤＬ１，ＤＬ２）とを所定のタ
イミングで所定のレベルにプリチャージする第１〜第２
のプリチャージ手段（ＰＣ１，ＰＣ２）と、活性化時に
前記第１及び前記第２の共通ビット線（ＧＢＬ１，ＧＢ
Ｌ２）上の差電圧を増幅し非活性化時に前記第１及び前
記第２の共通ビット線（ＧＢＬ１，ＧＢＬ２）を所定の
レベルにプリチャージすると共に前記第１〜第４のメモ
リセルアレイ（ＭＡ１〜ＭＡ４）毎に１個配置される共
通センス増幅器（ＧＳＡ）とを備え、前記第１〜第４の
メモリセルアレイ（ＭＡ１〜ＭＡ４）が、前記第１及び
前記第２の共通ビット線（ＧＢＬ１，ＧＢＬ２）の延長
される列方向に予め定める領域を挟んで連続して分割配
置され、前記予め定める領域のうち前記第１及び前記第
２のメモリセルアレイ（ＭＡ１，ＭＡ２）間の領域には
前記第１の片側センス増幅部（ＳＳＡ１）を挟んで列方
向にそれぞれ前記第１及び前記第２のデータ転送手段
（ＤＴ１，ＤＴ２）が配置され、かつこの第２のデータ
転送手段（ＤＴ２）及び前記第１の片側センス増幅部
（ＳＳＡ１）間の領域には前記第１のプリチャージ手段
（ＰＣ１）が配置され、前記第３及び前記第４のメモリ
セルアレイ（ＭＡ３，ＭＡ４）間の領域には前記第２の
片側センス増幅部（ＳＳＡ２）を挟んで列方向にそれぞ
れ前記第３及び前記第４のデータ転送手段（ＤＴ３，Ｄ
Ｔ４）が配置され、かつ前記第３のデータ転送手段（Ｄ
Ｔ３）及び前記第２の片側センス増幅部（ＳＳＡ２）間
の領域には前記第２のプリチャージ手段（ＰＣ２）が配
置されると共に、前記第２及び前記第３のメモリセルア
レイ（ＭＡ２，ＭＡ３）間の領域は他の回路ブロックを
配置せず互いに隣接配置し、前記第１及び前記第２の複
数のビット線（ＢＬ１１〜ＢＬ２４）と前記第１の共通
データ線（ＤＬ１）とはそれぞれ前記第１の共通ビット
線（ＧＢＬ１）に平行かつ予め定める所定の間隔で隣接
して配線され、前記第３及び前記第４の複数のビット線
（ＢＬ３１〜ＢＬ４４）と前記第２の共通データ線（Ｄ
Ｌ２）とはそれぞれ前記第２の共通ビット線（ＧＢＬ
２）に平行かつ予め定める所定の間隔で隣接して配線さ
れることを特徴とする。

【００２２】また、２組のメモリセルアレイにつき１組
だけ配置されると共にこれら２組のメモリセルアレイで
共用する前記第１及び前記第２の片側センス増幅部が、
ソースに基準・補正電圧を受けゲートを前記第１または
前記第２の共通データ線と接続するレベル検出用の第１
のＮチャネル型トランジスタと、ゲートにしきい値補正
制御信号を受けソースを前記第１のＮチャネル型トラン
ジスタのドレインと接続しドレインを前記第１または前
記第２の共通データ線と接続するしきい値補正用の第２
のＮチャネル型トランジスタと、ゲートに読出し制御信
号を受けソースおよびドレインの一方を前記第１のＮチ
ャネル型トランジスタのドレインと接続し他方を前記第
２または前記第１の共通ビット線と接続する読出し用の
第３のＮチャネル型トランジスタと、ゲートに書込み制
御信号を受けソースおよびドレインの一方を前記第１ま
たは前記第２の共通ビット線と接続し他方を前記第１ま
たは前記第２の共通データ線と接続する書込み用の第４
のＮチャネル型トランジスタとを備えて構成される。

【００２３】また、選択された前記メモリセルが前記第
１、前記第２、前記第３または前記第４のメモリセルア
レイに含まれるとき、書込み動作時に、前記第１または
前記第２の片側センス増幅部により前記第１または前記
第２の共通ビット線上のデータを前記第１または前記第
２の共通データ線に伝達し、前記第２または前記第１の
片側センス増幅部による前記第２または前記第１の共通
ビット線からの前記第２または前記第１の共通データ線
へのデータ伝達を停止するようにし、前記共通センス増
幅器を、前記第１及び前記第２の共通ビット線の長さ方
向のほぼ中間点に配置し、前記第１及び前記第２のメモ
リセルアレイと前記第１の片側センス増幅部とを含む第
１の回路ブロックと、前記第３及び前記第４のメモリセ
ルアレイと前記第２の片側センス増幅部とを含む第２の
回路ブロックとを、前記共通センス増幅器の両側に互い
に対応するように配置して構成される。

【００２４】また、前記プリチャージ手段によるプリチ
ャージのレベルを電源電圧の１／２のレベルとし、前記
プリチャージ手段によるプリチャージ期間には前記デー
タ転送制御手段により対応する前記第１または前記第２
のビット線及び前記第１または前記第２のデータ線間を
接続し、前記プリチャージ手段によるプリチャージ停止
後、前記データ転送制御手段により対応する前記第１ま
たは前記第２のビット線及び前記第１または前記第２の
データ線間を接続したまま前記第１及び前記第２の片側
センス増幅部の前記補正手段により所定のトランジスタ
のしきい値電圧に対する補正を行い、この後、前記所定
のワード線を選択レベルにしてこのワード線と接続する
前記複数のメモリセルを選択すると共に選択されたこれ
ら複数のメモリセルのうちの１つのメモリセルに対応す
る前記第１または前記第２のビット線とこのビット線が
選択的に接続される前記第１または前記第２のデータ線
とを接続状態にし、他の前記第２または前記第１のビッ
ト線は前記第２または前記第１のデータ線と切離し、こ
の後、前記第１または前記第２のデータ線に読出された
データを検出して対応する前記第２または前記第１の共
通ビット線に伝達して前記共通センス増幅器を活性化
し、この後、前記第１または前記第２のデータ線から前
記第２または前記第１の共通ビット線へのデータ伝達を
停止して前記第１または前記第２の共通ビット線から前
記第１または前記第２のデータ線にデータを伝達し、こ
の後、選択されたこれら複数のメモリセルのうちの１つ
のメモリセルに対応する前記第１または前記第２のビッ
ト線と前記第１または前記第２のデータ線とを切離して
この１つのメモリセルに対するデータの読出し及び再書
込みを終了し、続いて選択されたこれら複数のメモリセ
ルのうちの他のメモリセルに対するデータの読出し及び
再書込みを行うときには、前記第１及び前記第２のデー
タ線と前記第１または前記第２の共通ビット線との間を
接続状態のまま前記共通センス増幅器を非活性化して、
これらの前記第１または前記第２のデータ線及び前記第
１または前記第２の共通ビット線を電源電圧の１／２の
レベルにプリチャージし、続いてこれらの前記第１また
は前記第２のデータ線及び前記第１または前記第２の共
通ビット線間を切離して前記第１及び前記第２の片側セ
ンス増幅部の前記補正手段により所定のトランジスタの
しきい値電圧に対する補正を行い、続いて読出し及び再
書込み対象のメモリセルと対応する前記第１または前記
第２のビット線を対応する前記第１または前記第２のデ
ータ線と接続し、以下、前記１つのメモリセルに対する
データの読出し及び書込みと同様にこのメモリセルに対
するデータの読出し及び書込みを行うようにして構成さ
れる。

【００２５】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２６】図１は本発明の第１の実施例を示す回路図
である。

【００２７】この実施例は、互いに対をなしかつ近接，
並行して第１の層に形成された第１及び第２の共通ビッ
ト線ＧＢＬ１，ＧＢＬ２と、これら第１及び第２の共通
ビット線ＧＢＬ１，ＧＢＬ２とそれぞれ並行して第２の
層に形成された複数（図１では４本）のビット線ＢＬｊ
１〜ＢＬｊ４（ｊ＝１，２）、並びにこれらビット線そ
れぞれに複数個ずつ（図１では１個ずつのみ表示）対応
配置されたメモリセルＣ１１〜Ｃ１４をそれぞれ備え、
これらメモリセルのうちの選択されたメモリセルに対し
対応するビット線に伝達されたデータを書込みこの選択
されたメモリセルの記憶データを対応するビット線に読
出す第１及び第２のメモリセルアレイＭＡｊ（ｊ＝１，
２、すなわち、ＭＡ１，ＭＡ２）と、これら第１及び第
２のメモリセルアレイＭＡ１，ＭＡ２と対応して設けら
れ複数のビット線ＢＬｊ１〜ＢＬｊ４（ｊ＝１，２）と
対応するビット線ＢＬｉ１〜ＢＬｊ４（ｊ＝３，４）、
並びにこれらビット線それぞれに複数個ずつ（図１では
１個ずつのみ表示）対応配置されたメモリセルをそれぞ
れ備え、これらメモリセルのうちの選択されたメモリセ
ルに対し対応するビット線に伝達されたデータを書込み
この選択されたメモリセルの記憶データを対応するビッ
ト線に読出す第３及び第４のメモリセルアレイＭＡｊ
（ｊ＝３，４、すなわちＭＡ３，ＭＡ４）と、第１〜第
４のメモリセルアレイＭＡ１〜ＭＡ４に含まれるメモリ
セルのうちの一行のメモリセルを選択する複数のワード
線ＷＬ１１，ＷＬ２１，ＷＬ３１，ＷＬ４１，…と、第
１及び第２のデータ線ＤＬ１，ＤＬ２と、第１，第２
（又は第３，第４）のメモリセルアレイＭＡ１，ＭＡ２
（ＭＡ３，ＭＡ４）中のメモリセルが選択されたときに
はこの選択されたメモリセルが含まれるメモリセルアレ
イの選択されたビット線と第１（又は第２）のデータ線
ＤＬ１（ＤＬ２）、及びこのメモリセルアレイと対応す
る第３，第４（又は第１，第２）のメモリセルアレイＭ
Ａ３，ＭＡ４（ＭＡ１，ＭＡ２）の選択されたビット線
と第２（又は第１）のデータ線ＤＬ２（ＤＬ１）とをそ
れぞれ接続しこれらデータ線及びビット線間のデータの
伝達制御を行うデータ転送制御手段のデータ転送回路Ｄ
Ｔ１〜ＤＴ４と、第１〜第４のメモリセルアレイＭＡ１
〜ＭＡ４に含まれるビット線ＢＬｊ１〜ＢＬｊ４（ｊ＝
１〜４）及び第１，第２のデータ線ＤＬ１，ＤＬ２をプ
リチャージ制御信号ＰＣＳに従って所定のタイミングで
所定のレベル（ＶＨ）にプリチャージするプリチャージ
回路ＰＣ１，ＰＣ２と、ソースに基準・補正電圧ＯＣＶ
を受けゲートを第１のデータ線ＤＬ１と接続するレベル
検出用のＮチャネル型の第１のトランジスタＱ１１、ゲ
ートにしきい値補正制御信号ＣＶＴを受けソースを第１
のトランジスタＱ１１のドレインと接続しドレインを第
１のデータ線ＤＬ１と接続するしきい値補正用のＮチャ
ネル型の第２のトランジスタＱ１２、ゲートに読出し制
御信号ＲＳ１を受けソース，ドレインの一方を第１のト
ランジスタＱ１２のドレインと接続し他方を第２の共通
ビット線ＧＢＬ２と接続する読出し用のＮチャネル型の
第３のトランジスタＱ１３、及びゲートに書込み制御信
号ＷＳ１を受けソース，ドレインの一方を第１の共通ビ
ット線ＧＢＬ１と接続し他方を第１のデータ線ＤＬ１と
接続する書込み用のＮチャネル型の第４のトランジスタ
Ｑ１４を備え、読出し動作の前にトランジスタＱ１１の
しきい値電圧に対するデータ線ＤＬ１及びビット線ＢＬ
ｊ〜ＢＬｊ４（ｊ＝１，２）のレベル補正を行って読出
し動作時にはデータ線ＤＬ１のレベルを検出して共通ビ
ット線ＧＢＬ２に伝達し書込み動作時には共通ビット線
ＧＢＬ１のレベルをデータ線ＤＬ１に伝達する第１の片
側センス増幅部ＳＳＡ１と、この第１の片側センス増幅
部ＳＳＡ１と同様に構成されてトランジスタＱ２１〜Ｑ
２４を備え、読出し動作の前にトランジスタＱ２１のし
きい値電圧に対するデータ線ＤＬ２及びビット線Ｂｊ１
〜Ｂｊ４（ｊ＝３，４）のレベル補正を行って読出し動
作時にはデータ線ＤＬ２のレベルを検出して共通ビット
線ＧＢＬ１に伝達し書込み動作時には共通ビット線ＧＢ
Ｌ２のレベルをデータ線ＤＬ２に伝達する第２の片側セ
ンス増幅部ＳＳＡ２と、センス増幅活性化信号ＳＥに従
って活性化し第１及び第２の共通ビット線ＧＢＬ１，Ｇ
ＢＬ２間の差電圧を増幅し非活性化時にはこれら共通ビ
ット線ＧＢＬ１，ＧＢＬ２を所定のレベル（ＶＨと同等
レベル）にプリチャージする共通センス増幅器ＧＳＡと
を有する構成となっている。

【００２８】次にこの実施例の動作について説明する。
図２はこの実施例の第１の動作を説明するための各部信
号のタイミング波形図である。

【００２９】まず、プリチャージ制御信号ＰＣＳ及びデ
ータ転送制御信号ＴＧｊ１〜ＴＧｊ４（ｊ＝１〜４）全
てをアクティブレベルにし、データ線ＤＬ１，ＤＬ２及
びビット線ＢＬｊ１〜ＢＬｊ４（ｊ＝１〜４）をＶｃｃ
／２レベル（ＶＨ）にプリチャージする（期間Ｔ１）。
次に、プリチャージ制御信号ＰＣＳをインアクティブレ
ベルにしてプリチャージ回路ＰＣ１，ＰＣ２を非活性化
した後、しきい値補正制御信号ＣＶＴをアクティブレベ
ルにし補正用のトランジスタＱ１２，Ｑ２２をオンにし
てトランジスタＱ１１，Ｑ２１をダイオード接続し、同
時に基準・補正電圧ＯＣＶを補正用レベルにしてトラン
ジスタＱ１１，Ｑ２１のしきい値電圧に対するデータ線
ＤＬ１，ＤＬ２及びビット線ＢＬｉ〜ＢＬｊ４（ｊ＝１
〜４）のレベルを補正する（期間Ｔ２）。

【００３０】この補正後、複数のワード線（ＷＬ１１，
ＷＬ２１，ＷＬ３１，ＷＬ４１，…）のうちの１本、例
えばＷＬ１１を選択レベルにすると共に選択ビット線
（例えばＢＬ１１，ＢＬ３１）対応のデータ転送制御信
号（ＴＧ１１，ＴＧ３１）以外をインアクティブレベル
にしてメモリセルＣ１１の記憶データをビット線ＢＬ１
１及びデータ線ＤＬ１に読出し、同時に基準・補正電圧
ＯＣＶ及びしきい値補正制御信号ＣＶＴを基準レベルに
してトランジスタＱ１１によりデータ線ＤＬ１のレベル
を検知する。一方、選択ビット線ＢＬ３１と対応するメ
モリセルは全て非選択状態であるので、ビット線ＢＬ３
１及びデータ線ＤＬ２はプリチャージレベルのままであ
り、そのレベルがトランジスタＱ２１によって検出され
る。続いて読出し制御信号ＲＳがアクティブレベルにな
るとトランジスタＱ１３，Ｑ２３がオンとなり、データ
線ＤＬ１，ＤＬ２のレベルが共通ビット線ＧＢＬ１，Ｇ
ＢＬ２に伝達され、センス増幅活性化信号ＳＥが活性化
レベルとなって共通センス増幅器ＧＳＡにより増幅され
外部へ出力される（期間Ｔ３）。

【００３１】この後、読出し制御信号ＲＳをインアクテ
ィブレベル、書込み制御信号ＷＳ１，ＷＳ２をアクティ
ブレベルにすると、トランジスタＱ１４，Ｑ２４がオン
状態となり、ビット線ＢＬ１１，ＢＬ３１及びデータ線
ＤＬ１，ＤＬ２に共通ビット線ＧＢＬ１，ＧＢＬ２のレ
ベルが伝達され、ビット線ＢＬ１１と対応するメモリセ
ルのうちの選択レベルのワード線ＷＬ１１と対応するメ
モリセルＣ１１にビット線ＢＬ１１のレベルのデータの
再書込みが行なわれる。一方ビット線ＢＬ３１と対応す
るメモリセルは全て非選択状態であるので、ビット線Ｂ
Ｌ３１のレベルによるメモリセルへの再書込みは行なわ
れず、これらメモリセルは元のレベルを維持する（期間
Ｔ４）。

【００３２】この後、書込み制御信号ＷＳ１，ＷＳ２及
びデータ転送制御信号ＴＧ１１，ＴＧ３１をインアクテ
ィブレベルにして共通ビット線ＧＢＬ１，ＧＢＬ２とデ
ータ線ＤＬ１，ＤＬ２との間、データ線ＤＬ１，ＤＬ２
と選択ビット線ＢＬ１１，ＢＬ３１との間を切り離し、
更に選択ワード線ＷＬ１１を非選択レベルとしてメモリ
セルＣ１１を選択ビット線ＢＬ１１から切り離し、メモ
リセルＣ１１をデータ保持状態とする。

【００３３】このように、この実施例は、第１及び第２
のメモリセルアレイＭＡ１，ＭＡ２に対し、１本のデー
タ線（第１の）ＤＬ１を設けて読出し動作時にはこのデ
ータ線ＤＬ１に読出されたデータを検出して共通ビット
線ＧＢＬ２に伝達し、書込み動作時には共通ビット線Ｇ
ＢＬ１のデータをデータ線ＤＬ１に伝達する第１の片側
センス増幅器ＳＳＡ１を設け、第３及び第４のメモリセ
ルアレイＭＡ３，ＭＡ４に対し、１本のデータ線（第２
の）ＤＬ２を設けて読出し動作時にはこのデータ線ＤＬ
２に読出されたデータを検出して共通ビット線ＧＢＬ１
に伝達し、書込み動作時には共通ビット線ＧＢＬ１のデ
ータをデータ線ＤＬ２に伝達する第２の片側センス増幅
器ＳＳＡ２を設けた構成となっているので、これら第１
及び第２の片側センス増幅器ＳＳＡ１，ＳＳＡ２を結合
した構成のセンス増幅器ＳＡ１０及びＳＡ２０をメモリ
セルアレイＭＡ１，ＭＡ２及びＭＡ３，ＭＡ４にそれぞ
れ対応して設けた構成の従来例（図７）に比べ、センス
増幅器部分の回路素子数及び占有面積を半減することが
でき、従って共通ビット線間隔の縮小も可能であり、よ
り高度の微細化、より大容量化が可能となる。また、コ
ストの低減、歩留りの向上が可能となる。

【００３４】この実施例において、書込み動作時、書込
み制御信号ＷＳ１，ＷＳ２を同時にアクティブレベルと
したが、共通ビット線ＧＢＬ１，ＧＢＬ２のデータがメ
モリセルに書込まれるのは選択ワード線（上記実施例で
はＷＬ１１）側のみであり、非選択ワード線側のデータ
は書込みには使用されないので、選択ワード（ＷＬ１
１）側の書込み制御信号（ＷＳ１）のみをアクティブレ
ベルとすればよい（図２の破線）。こうすることによ
り、共通ビット線及びデータ線の無駄な充放電がなくな
り、消費電力の節減が可能となる。

【００３５】図２は選択ワード線（ＷＬ１１）と接続す
る複数のメモリセル（Ｃ１１〜Ｃ１４）のうちの１つの
メモリセル（Ｃ１１）に対するデータの読出し，再書込
みを行うときのタイミング波形図であるが、選択ワード
線（ＷＬ１１）と接続する複数のメモリセル（Ｃ１１〜
Ｃ１４）に対し順次データの読出し，再書込みを行うと
きのタイミング図を図３に示し、その動作を次に説明す
る。

【００３６】期間Ｔ１〜Ｔ４は１つのメモリセル（Ｃ１
１）に対するデータの読出し，再書込みであるので、図
２及び前述の説明と同様である。

【００３７】続いて、メモリセルＣ１２に対しデータの
読出し，再書込みを行うには、この後、データ転送制御
信号ＴＧ１１，ＴＧ３１をインアクティブレベルにして
データ線ＤＬ１，ＤＬ２と選択ビット線ＢＬ１１，ＢＬ
３１との間を切り離し、選択ビット線ＢＬ１１，ＢＬ３
１及びメモリセルＣ１１をデータ保持状態とする。この
後、センス増幅活性化信号ＳＥを非活性化レベルにして
共通センス増幅器ＧＳＡにより、共通ビット線ＧＢＬ
１，ＧＢＬ２及びデータ線ＤＬ１，ＤＬ２をＶｃｃ／２
レベル（ＶＨ）にプリチャージし、書込み制御信号ＷＳ
１，ＷＳ２をインアクティブレベルにする（期間Ｔ
５）。

【００３８】この後、しきい値補正制御信号ＣＶＴをア
クティブレベルにし補正用のトランジスタＱ１２，Ｑ２
２をオンにしてトランジスタＱ１１，Ｑ２１をダイオー
ド接続し、同時に基準・補正電圧ＯＣＶを補正用レベル
にしてトランジスタＱ１１，Ｑ２１のしきい値電圧に対
するデータ線ＤＬ１，ＤＬ２のレベルを補正する（期間
Ｔ６）。このとき補正するのはデータ線ＤＬ１，ＤＬ２
のレベルのみでよいので、しきい値補正制御信号ＣＶＴ
をアクティブにする期間は期間Ｔ２に比べて短くてよ
い。

【００３９】この補正後、選択されたワード線ＷＬ１１
と接続する複数のメモリセルのうちのまだ読出し及び再
書込みが行われていないメモリセル（Ｃ１２）と対応す
るビット線の対（ＢＬ１２，ＢＬ３２）を、データ転送
制御信号（ＴＧ１２，ＴＧ３２）をアクティブレベルに
してデータ線ＤＬ１，ＤＬ２に接続し、あらかじめビッ
ト線ＢＬ１２に読み出されているメモリセルＣ１２のデ
ータをデータ線ＤＬ１に読出し、トランジスタＱ１１に
よりデータ線ＤＬ１のレベルを検知する。一方、選択ビ
ット線（ＢＬ３２）と対応するメモリセルは全て非選択
状態であるので、ビット線ＢＬ３２及びデータ線ＤＬ２
はプリチャージレベルのままであり、そのレベルがトラ
ンジスタＱ２１によって検出される。続いて前述した期
間Ｔ３，Ｔ４と同様な動作により、データ線ＤＬ１，Ｄ
Ｌ２のレベルが外部に出力され、メモリセルＣ１２への
再書込みが行われる（期間Ｔ７，Ｔ８）。

【００４０】この後、期間Ｔ５〜Ｔ８と同様の動作によ
り、メモリセルＣ１３，Ｃ１４のデータが外部に読出さ
れそのデータが再書込みされる（期間Ｔ９〜Ｔ１６）。

【００４１】以上の一連の動作により、選択されたワー
ド線ＷＬ１１によって選択されたメモリセルＣ１１〜Ｃ
１４全てのデータが外部に読出され、そのデータが再書
込みされたので、ワード線ＷＬ１１をインアクティブレ
ベルとしこの選択ワード線に対する動作を終了する。

【００４２】このようにして、選択ビット線と接続する
複数のメモリセルそれぞれのデータの読出し前に所定の
トランジスタのしきい値電圧に対する補正を効率よく短
時間間に行うことができる。

【００４３】図４は本発明の第２の実施例を示す回路図
である。

【００４４】この実施例が図１に示された第１の実施例
と相違する点は、共通センス増幅器ＧＳＡを、第１及び
第２共通ビット線ＧＢＬ１，ＧＢＬの長さ方向のほぼ中
間点に配置し、第１，第２のメモリセルアレイＭＡ１，
ＭＡ２及び第１の片側センス増幅部ＳＳＡ１を含む第１
の回路ブロックと、第３，第４のメモリセルアレイＭＡ
３，ＭＡ４及び第２の片側センス増幅部ＳＳＡ２を含む
第２の回路ブロックとを共通センス増幅器ＧＳＡの両側
に互いに対応するように配置した点にある。

【００４５】このような構成とすることにより、共通セ
ンス増幅器ＧＳＡと第１及び第２の片側センス増幅器Ｓ
ＳＡ１，ＳＳＡ２との間の共通ビット線ＧＢＬ１，ＧＢ
Ｌ２の長さを短くすることができるので、読出し動作及
び書込み動作を高速化することができる。その他の動作
及び効果は第１の実施例と同様である。

【００４６】

【発明の効果】以上説明したように本発明は、共通セン
ス増幅器及び第１，第２の共通ビット線１組に対応し
て、第１及び第２のメモリセルアレイに対し１本の第１
のデータ線を設けて読出し動作時にはこの第１のデータ
線に読出されたデータを検出して第２の共通ビット線に
伝達し、書込み動作時には第１の共通ビット線のデータ
を第１のデータ線に伝達する第１の片側センス増幅器を
設け、第３及び第４のメモリセルアレイに対し１本の第
２のデータ線を設けて読出し動作時にはこの第２のデー
タ線に読出されたデータを検出して第１の共通ビット線
に伝達し、書込み動作時には第２の共通ビット線のデー
タを第２のデータ線に伝達する第２片側センス増幅器を
設けた構成としたので、第１及び第２の片側センス増幅
器を結合した構成のセンス増幅器を第１，第２のメモリ
セルアレイ及び第３，第４のメモリセルアレイそれぞれ
に対応して設けた構成の第２の従来例に比べ、センス増
幅器部分の回路素子数及び占有面積を半減することがで
き、従って共通ビット線間隔も縮小でき、より高度の微
細化、より大容量化が可能となると共に、コストの低
減、歩留りの向上がはかれるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の第１の動作を説明する
ための各部信号のタイミング波形図である。

【図３】図１に示された実施例の第２の動作を説明する
ための各部信号のタイミング波形図である。

【図４】本発明の第２の実施例を示す回路図である。

【図５】従来の半導体記憶装置の第１の例を示す回路図
である。

【図６】図５に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング波形図である。

【図７】従来の半導体記憶装置の第２の例を示す回路図
である。

【符号の説明】

ＢＬ１１〜ＢＬ１４，ＢＬ２１〜ＢＬ２４，ＢＬ３１〜
ＢＬ３４，ＢＬ４１〜ＢＬ４４ ビット線 Ｇ１１〜Ｃ１４ メモリセル ＤＬ１，ＤＬ２，ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ
２２ データ線 ＤＴ１〜ＤＴ４ データ転送回路 ＧＢＱ１，ＧＢＬ２ 共通ビット線 ＧＳＡ 共通センス増幅器 ＭＡ１〜ＭＡ４，ＭＡ１０，ＭＡ２０ メモリセルア
レイ ＰＣ１，ＰＣ２，ＰＣ１０，ＰＣ２０ プリチャージ
回路 Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４ トランジスタ ＳＡ１０，ＳＡ２０ センス増幅器 ＳＳＡ１，ＳＳＡ２ 片側センス増幅器 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２，ＷＬ３１，
ＷＬ４１ ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ６８１Ｇ (72)発明者 室谷 樹徳 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 奥田 高 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 及川 隆一 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 森 秀光 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 巌 庄一 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 芝原 健太郎 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 小山 邦明 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 大屋 秀市 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 福沢 真一 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 井谷 俊郎 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 笠間 邦彦 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 小川 正毅 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平７−235180（ＪＰ，Ａ) 特開 昭63−292490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１の層に形成され互いに対をなしかつ
   並行状態にある第１及び第２の共通ビット線（ＧＢＬ
   １，ＧＢＬ２）と、 第２の層に形成され前記第１及び第２の共通ビット線と
   それぞれ並行状態にある第１〜第４の複数のビット線
   （ＢＬ１１〜ＢＬ４４）と、 これらビット線それぞれに複数個ずつ対応配置されたメ
   モリセル及びこれらのメモリセルを選択するワード線
   （ＷＬ１１〜ＷＬ４１）をそれぞれ備え、 これらメモリセルのうちの選択されたメモリセルに対し
   前記第１〜第４の複数のビット線（ＢＬ１１〜ＢＬ４
   ４）に伝達された書込みデータのうち対応するデータを
   入力し前記選択されたメモリセルからの読出しデータを
   前記複数のビット線のうち対応するビット線に出力する
   第１〜第４のメモリセルアレイ（ＭＡ１〜ＭＡ４）と、 前記第１〜第４の複数のビット線（ＢＬ１１〜ＢＬ４
   ４）上の前記書込み及び前記読出しデータの伝達制御を
   行う第１〜第４のデータ転送手段（ＤＴ１〜ＤＴ４）
   と、 この第１または第２のデータ転送手段から第１の共通デ
   ータ線（ＤＬ１）上に送出される前記書込み及び前記読
   出しデータのレベルを検出するレベル検出用トランジス
   タ（Ｑ１１）及びこのトランジスタのしきい値電圧に対
   する補正手段（Ｑ１２）を備え読出し動作時には第１の
   共通データ線（ＤＬ１）のデータをこの検出用のトラン
   ジスタ（Ｑ１１）及び読出し用トランジスタ（Ｑ１３）
   を介して前記第２の共通ビット線（ＧＢＬ２）に伝達し
   書込み動作時には前記第１の共通ビット線（ＧＢＬ１）
   のデータを書込み用トランジスタ（Ｑ１４）を介して前
   記第１の共通データ線（ＤＬ１）に伝達する第１の片側
   センス増幅部（ＳＳＡ１）と、前記第３または第４のデータ転送手段から第２の共通デ
   ータ線（ＤＬ２）上に送出される前記書込み及び前記読
   出しデータのレベルを検出するレベル検出用トランジス
   タ（Ｑ２１）及びこのトランジスタのしきい値電圧に対
   する補正手段（Ｑ２２）を備え読出し動作時には第２の
   共通データ線（ＤＬ２）のデータをこの検出用トランジ
   スタ（Ｑ２１）及び読出し用トランジスタ（Ｑ２３）を
   介して前記第１の共通ビット線（ＧＢＬ１）に伝達し書
   込み動作時には前記第２の共通ビ ット線（ＧＢＬ２）の
   データを書込み用トランジスタ（Ｑ２４）を介して前記
   第２の共通データ線（ＤＬ２）に伝達する第２の片側セ
   ンス増幅部（ＳＳＡ２）と、 前記第１〜第４のメモリセルアレイ（ＭＡ１〜ＭＡ４）
   に含まれる前記第１〜第４の複数のビット線（ＢＬ１１
   〜ＢＬ４４）と前記第１及び前記第２の共通データ線
   （ＤＬ１，ＤＬ２）とを所定のタイミングで所定のレベ
   ルにプリチャージする第１〜第２のプリチャージ手段
   （ＰＣ１，ＰＣ２）と、 活性化時に前記第１及び前記第２の共通ビット線（ＧＢ
   Ｌ１，ＧＢＬ２）上の差電圧を増幅し非活性化時に前記
   第１及び前記第２の共通ビット線（ＧＢＬ１，ＧＢＬ
   ２）を所定のレベルにプリチャージすると共に前記第１
   〜第４のメモリセルアレイ（ＭＡ１〜ＭＡ４）毎に１個
   配置される共通センス増幅器（ＧＳＡ）とを備え、前記
   第１〜第４のメモリセルアレイ（ＭＡ１〜ＭＡ４）が、
   前記第１及び前記第２の共通ビット線（ＧＢＬ１，ＧＢ
   Ｌ２）の延長される列方向に予め定める領域を挟んで連
   続して分割配置され、 前記予め定める領域のうち前記第１及び前記第２のメモ
   リセルアレイ（ＭＡ１，ＭＡ２）間の領域には前記第１
   の片側センス増幅部（ＳＳＡ１）を挟んで列方向にそれ
   ぞれ前記第１及び前記第２のデータ転送手段（ＤＴ１，
   ＤＴ２）が配置され、 かつこの第２のデータ転送手段（ＤＴ２）及び前記第１
   の片側センス増幅部（ＳＳＡ１）間の領域には前記第１
   のプリチャージ手段（ＰＣ１）が配置され、 前記第３及び前記第４のメモリセルアレイ（ＭＡ３，Ｍ
   Ａ４）間の領域には前記第２の片側センス増幅部（ＳＳ
   Ａ２）を挟んで列方向にそれぞれ前記第３及び前記第４
   のデータ転送手段（ＤＴ３，ＤＴ４）が配置され、 かつ前記第３のデータ転送手段（ＤＴ３）及び前記第２
   の片側センス増幅部（ＳＳＡ２）間の領域には前記第２
   のプリチャージ手段（ＰＣ２）が配置されると共に、前
   記第２及び前記第３のメモリセルアレイ（ＭＡ２，ＭＡ
   ３）間の領域は他の回路ブロックを配置せず互いに隣接
   配置し、前記第１及び前記第２の複数のビット線（ＢＬ
   １１〜ＢＬ２４）と前記第１の共通データ線（ＤＬ１）
   とはそれぞれ前記第１の共通ビット線（ＧＢＬ１）に平
   行かつ予め定める所定の間隔で隣接して配線され、 前記第３及び前記第４の複数のビット線（ＢＬ３１〜Ｂ
   Ｌ４４）と前記第２の共通データ線（ＤＬ２）とはそれ
   ぞれ前記第２の共通ビット線（ＧＢＬ２）に平行かつ予
   め定める所定の間隔で隣接して配線されることを特徴と
   する半導体記憶装置。
2. 【請求項２】 ２組のメモリセルアレイにつき１組だけ
   配置されると共にこれら２組のメモリセルアレイで共用
   する前記第１及び前記第２の片側センス増幅部が、ソー
   スに基準・補正電圧を受けゲートを前記第１または前記
   第２の共通データ線と接続するレベル検出用の第１のＮ
   チャネル型トランジスタと、ゲートにしきい値補正制御
   信号を受けソースを前記第１のＮチャネル型トランジス
   タのドレインと接続しドレインを前記第１または前記第
   ２の共通データ線と接続するしきい値補正用の第２のＮ
   チャネル型トランジスタと、ゲートに読出し制御信号を
   受けソースおよびドレインの一方を前記第１のＮチャネ
   ル型トランジスタのドレインと接続し他方を前記第２ま
   たは前記第１の共通ビット線と接続する読出し用の第３
   のＮチャネル型トランジスタと、ゲートに書込み制御信
   号を受けソースおよびドレインの一方を前記第１または
   前記第２の共通ビット線と接続し他方を前記第１または
   前記第２の共通データ線と接続する書込み用の第４のＮ
   チャネル型トランジスタとを備えて構成された請求項１
   記載の半導体記憶装置。
3. 【請求項３】選択された前記メモリセルが前記第１、前
   記第２、前記第３または前記第４のメモリセルアレイに
   含まれるとき、書込み動作時に、前記第１または前記第
   ２の片側センス増幅部により前記第１または前記第２の
   共通ビット線上のデータを前記第１または前記第２の共
   通データ線に伝達し、前記第２または前記第１の片側セ
   ンス増幅部による前記第２または前記第１の共通ビット
   線からの前記第２または前記第１の共通データ線へのデ
   ータ伝達を停止するようにした請求項１記載の半導体記
   憶装置。