JP5494455B2 - 半導体記憶装置 - Google Patents

Description

この出願で言及する実施例は、半導体記憶装置に関する。

近年、コンピュータやその他の情報処理機器、或いは、デジタルビデオカメラやデジタルスチルカメラを始めとして、様々な電子機器に対して、半導体記憶装置（例えば、ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）が使用されている。

さらに、半導体記憶装置の微細化および高集積化に伴って、オープンビット線方式のコアアーキテクチャが適用した半導体記憶装置も提供されるようになってきている。

ところで、従来、オープンビット線方式のコアアーキテクチャを適用した半導体記憶装置としては、様々なものが提案されている。

特開２０１０−０２７２０１号公報 特開２００１−１３５０７５号公報 特開２００４−３４２２６０号公報

前述したオープンビット線方式のコアアーキテクチャを適用した半導体記憶装置では、リアルワード線と冗長ワード線を用意しておき、例えば、ウエハーテストや出荷前テスト時に、不良のリアルワード線を冗長ワード線に切り替えて出荷できるようにしている。

ここで、リアルワード線は、リアルセル用のワード線を意味し、また、冗長ワード線は、冗長セル用のワード線を意味する。

しかしながら、従来、リアルワード線および冗長ワード線の配置やそのためのパワーマネージメント（電源管理）は十分なものとはいえず、メモリセルアレイ（コア）の占有面積の増大、或いは、使用する電源の容量および占有面積の増大を招くことになっていた。

例えば、従来の方式では、セルアレイの端以外のブロックが選択される場合には、ワード線は１本立ち上がるが、端のブロックが選択される場合には２本立ち上がる。このため、２本分が動作しても問題がないように、電源回路を設計する必要があり、面積増大の要因となっている。

なお、ビット線方向に関しても冗長セルを用意しておき、例えば、ウエハーテストや出荷前テスト時に、不良のリアルセルを冗長セルに置き換えることも行われているが、本明細書では、直接関係しないので、その説明は省略されている。

一実施形態によれば、オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域を有する半導体記憶装置が提供される。前記各アレイ領域は、２つの冗長アレイブロックと、複数のリアルアレイブロックと、電源容量制御手段と、を有する。

前記２つの冗長アレイブロックは、前記アレイ領域の両端のエッジ部分に配置され、冗長ワード線のみを有する。前記複数のリアルアレイブロックは、前記２つの冗長アレイブロック間でそれぞれセンスアンプを介して交互に配置され、リアルワード線のみを有する。

前記電源容量制御手段は、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する。

開示の半導体記憶装置は、メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができるという効果を奏する。

半導体記憶装置の一例を示すブロック図である。 オープンビット線方式のコアアーキテクチャを適用したメモリセルアレイの一部を示す図である。 図２に示すメモリセルアレイにおけるメモリセルの一例を示す図である。 図２に示すメモリセルアレイにおけるセンスアンプの一例を示す回路図である。 オープンビット線方式のコアアーキテクチャおよびパワーマネージメントを説明するための図である。 本実施形態の半導体記憶装置におけるオープンビット線方式のコアアーキテクチャおよびパワーマネージメントを説明するための図である。 図６の半導体記憶装置におけるコアアーキテクチャをより詳細に示す図である。 図６の半導体記憶装置における動作を説明するための図である。 本実施形態の半導体記憶装置の一例を示すブロック図である。 第１実施例の半導体記憶装置を説明するためのブロック図である。 図１０の半導体記憶装置の変形例を示すブロック図である。 第２実施例の半導体記憶装置を説明するためのブロック図である。 図１２の半導体記憶装置の変形例を示すブロック図である。 第３実施例の半導体記憶装置を説明するためのブロック図である。 図１４の半導体記憶装置の一例を示すブロック図である。 図１５の半導体記憶装置の変形例を示すブロック図である。 図１４の半導体記憶装置の他の例を示すブロック図である。 図１７の半導体記憶装置におけるオシレータの一例を示す回路図である。 第４実施例の半導体記憶装置を説明するためのブロック図である。

まず、半導体記憶装置の実施例を詳述する前に、半導体記憶装置およびその問題点を図１〜図５を参照して説明する。

図１は、半導体記憶装置の一例を示すブロック図である。図１において、参照符号１はメモリセルアレイ（コア）、５１はＸコントローラ、５２はＹコントローラ、５３はリードアンプ、そして、５４はライトアンプを示す。

さらに、参照符号６１はクロックバッファ、６２はアドレスバッファ、６３はコマンドデコーダ、６４はＩ／Ｏバッファ、６５はバーストコントローラ、６６はアドレスコントローラ、そして、６７はメモリコアコントローラを示す。

なお、図１は、メモリセルアレイ１，Ｘコントローラ５１，Ｙコントローラ５２，リードアンプ５３およびライトアンプ５４が４組設けられた４バンク構成の例を示している。

図１に示されるように、クロックバッファ６１には、クロックＣＬＫおよびクロックイネーブルＣＫＥが入力され、また、アドレスバッファ６２には、アドレスＡおよびバンクアドレスＢＡが入力される。

さらに、コマンドレコーダ６３には、チップセレクトＣＳＢ，ロウアドレスストローブＲＡＳＢ，コラムアドレスストローブＣＡＳＢおよびライトイネーブルＷＥＢが入力される。ここで、各信号の末尾に付される『Ｂ』は、ローイネーブルであることを示している。

また、Ｉ／Ｏバッファ６４には、入力マスク（出力ディセーブル）ＭＡＳＫが入力され、半導体記憶装置（ＳＤＲＡＭ）と他の回路との間でデータＤＱの受け渡しをスムーズに行うようになっている。ここで、クロックイネーブルＣＫＥは、例えば、内部クロック・ジェネレータを制御しており、クロックバッファ６１の出力クロックは、各回路ブロックへ供給されている。

アドレスコントローラ６６は、アドレスバッファ６２からの信号に対応したバンクを選択すると共に、各バンクにおけるアドレスをメモリコアコントローラ６７に出力し、さらに、バーストコントローラ６５を制御する。

なお、バーストコントローラ６５は、高速なメモリアクセスを可能とするバーストモードにおいて、例えば、同じロウアドレスで自動的にコラムアドレスをストローブし、ビット線ＢＬを連続的に選択するためのものである。

メモリコアコントローラ６７は、コマンドデコーダ６３からの信号（コマンド），Ｉ／Ｏバッファ６４からの信号（マスクデータ）およびアドレスコントローラ６６からの信号（アドレス）を受け取って、メモリセルアレイ１を制御する。

すなわち、メモリコアコントローラ６７は、各バンクにおけるＸコントローラ５１およびＹコントローラ５２を介してワード線ＷＬおよびビット線ＢＬ（ＢＬＢ）を選択し、所定のアドレスのメモリセルＭＣをアクセスする。

リードアンプ５３は、アクセスされたメモリセルＭＣからのデータを読み出し、Ｉ／Ｏバッファ６４を介してデータＤＱとして出力し、また、ライトアンプ５４は、Ｉ／Ｏバッファ６４を介して入力されたデータＤＱをアクセスされたメモリセルＭＣに書き込む。

図２は、オープンビット線方式のコアアーキテクチャを適用したメモリセルアレイの一部を示す図であり、また、図３は、図２に示すメモリセルアレイにおけるメモリセルの一例を示す図である。さらに、図４は、図２に示すメモリセルアレイにおけるセンスアンプの一例を示す回路図である。

図２に示されるように、メモリセルアレイ１は、センスアンプＳＡの一方（図２の上側）のビット線ＢＬおよび他方（図２の下側）のビット線ＢＬＢが、隣接するセンスアンプＳＡのビット線ＢＬＢおよびＢＬと交互に配置される。

さらに、各ビット線ＢＬまたはＢＬＢとワード線ＷＬとの交差個所には、それぞれメモリセルＭＣが設けられ、これによりメモリセルＭＣがマトリクス状に配置される。

図３に示されるように、各メモリセルＭＣは、例えば、ｎチャネル型ＭＯＳトランジスタＴｒおよびキャパシタＣを有する。トランジスタＴｒのゲートは、ワード線ＷＬに接続され、ドレインは、ビット線コンタクトＢＣを介してビット線ＢＬ（ＢＬＢ）に接続され、ソースは、キャパシタＣを介して低電位電源線に接続される。

図４に示されるように、センスアンプＳＡは、複数のｎＭＯＳトランジスタ４１〜４７、並びに、ｐＭＯＳトランジスタ４８および４９を有する。

図４において、参照符号ＥＱＬは、ビット線のイコライズ信号を示し、また、ＶＰＲは、ビット線のプリチャージレベル（例えば、０．６Ｖ）の電源線を示す。そして、信号ＥＱＬが高レベルのとき、ビット線ＢＬおよびＢＬＢが直接短絡してプリチャージレベルＶＰＲになる。

なお、参照符号ＶBLLはビット線の低レベル（例えば、０Ｖ）の電源線を示し、また、ＶBLHはビット線の高レベル（例えば、１．２Ｖ）の電源線を示す。

ここで、ビット線ＢＬ，ＢＬＢは、コラム選択信号ＣＬにより制御されるトランジスタ４１，４２を介してローカルデータバスＬＤＢ対に接続される。そして、このローカルデータバスＬＤＢ対および前述したリードアンプ５３を介してＩ／Ｏバッファ６４に読み出しデータが伝えられる。

図５は、オープンビット線方式のコアアーキテクチャおよびパワーマネージメントを説明するための図であり、コア（メモリセルアレイ）１が９個のアレイブロックを有する場合を示している。

具体的に、メモリセルアレイ１は、アドレスＸ＝000〜1FF，200〜3FF，400〜5FF，600〜7FF，800〜9FF，A00〜BFF，C00〜DFF，E00〜FFFの８個のアレイブロックＢＫ１１〜ＢＫ１８と、同じアドレスＸ＝000〜1FFの１個のアレイブロックＢＫ１１’を有する。

すなわち、オープンビット線方式のコアアーキテクチャを適用したメモリセルアレイ１は、その両端において、同じアドレスＸ＝000〜1FFのアレイブロックＢＫ１１およびＢＫ１１’がそれぞれ設けられている。

ここで、各アレイブロックＢＫ１１〜ＢＫ１８およびＢＫ１１’には、それぞれリアルワード線ＷＬrlおよび冗長ワード線ＷＬrdが混在している。なお、リアルワード線ＷＬrlは、リアルセル用のワード線を意味し、また、冗長ワード線ＷＬrdは、冗長セル用のワード線を意味する。

具体的に、例えば、アドレスＸ＝E00〜FFFのアレイブロックＢＫ１８では、センスアンプＳＡに近い両端部分に複数の冗長ワード線ＷＬrdが配置され、その冗長ワード線ＷＬrdの間の部分に複数のリアルワード線ＷＬrlが配置されている。

ここで、両端の同じアドレスＸ＝000〜1FFの２個のアレイブロックＢＫ１１，ＢＫ１１’において、メモリセルＭＣは、センスアンプＳＡのビット線ＢＬ，ＢＬＢの一方にだけ接続されている。

すなわち、図２を参照して説明したように、１つのセンスアンプＳＡは、隣接する２つのアレイブロックで共用されるため、両端（エッジ部分）に配置されたアレイブロックＢＫ１１，ＢＫ１１’では、半分のメモリセルしか使用されないことになる。

そのため、アドレスＸ＝000〜1FFが選択された場合には、エッジ部分に配置されたアドレスＸ＝000〜1FFのアレイブロックＢＫ１１およびＢＫ１１’における対応する２本のワード線を同時に立ち上げて動作させることになる。なお、それ以外のアドレスが選択される際には、１本のワード線だけを立ち上げればよい。

このように、図５に示すオープンビット線方式のコアアーキテクチャを適用した半導体記憶装置では、エッジ部分に配置されたアレイブロックのアドレスが選択された場合、２本のワード線を立ち上げるため、それに対応する容量の電源を用意しなければならない。

さらに、電力設計を行う場合、エッジ部分のアレイブロックのアドレスが連続して選択されることも想定しなければならず、使用する電源容量の増大およびそのための占有面積（パワーエリア）の増大を招くことになっていた。また、全てのアレイブロックにリアルワード線と冗長ワード線が配置されるため、メモリセルアレイ（コア）の占有面積の増大も招いていた。

なお、前述したように、半導体記憶装置は、ビット線方向に関しても冗長セルを有し、不良のリアルセルをその冗長セルに置き換えることが行われているが、本実施形態に直接関係しないので、本明細書では、その説明を省略している。

以下、半導体記憶装置の実施例を、添付図面を参照して詳述する。図６は、本実施形態の半導体記憶装置におけるオープンビット線方式のコアアーキテクチャおよびパワーマネージメントを説明するための図である。

図６と前述した図５との比較から明らかなように、本実施形態の半導体記憶装置では、コア（メモリセルアレイ）１は、アドレスＸ＝000〜1FFのアレイブロックＢＫ１からＸ＝E00〜FFFのアレイブロックＢＫ８まで順に並べる。

さらに、アレイブロックＢＫ１の下側のセンスアンプＳＡの下に冗長セル（冗長ワード線）のみのアレイブロックＢＫ０を配置し、そして、アレイブロックＢＫ８の上側のセンスアンプＳＡの上に冗長セルのみのアレイブロックＢＫ０’を配置する。

ここで、アレイブロックＢＫ１〜ＢＫ８は、全てリアルセル（リアルワード線）のみのアレイブロックとされている。

すなわち、アレイブロックＢＫ１〜ＢＫ８には、リアルワード線ＷＬrlのみが設けられ、また、アレイブロックＢＫ０およびＢＫ０’には、冗長ワード線ＷＬrdのみが設けられている。

このように、本実施形態の半導体記憶装置は、冗長ワード線ＷＬrdをエッジアレイ（アレイブロックＢＫ０，ＢＫ０’）に集約して、エッジ以外のアレイ（アレイブロックＢＫ１〜ＢＫ８）における冗長ワード線ＷＬrdを削除して縮小化するようになっている。

ここで、図６の半導体記憶装置は、アレイブロック数が１０（ＢＫ１〜ＢＫ８，ＢＫ０，ＢＫ０’）になり、前述した図５の半導体記憶装置のアレイブロック数９（ＢＫ１１〜ＢＫ１８，ＢＫ１１’）よりもアレイブロック数が１つ増加する。

しかしながら、このアレイブロック数の増加は、エッジ部分のアレイブロックＢＫ０，ＢＫ０’におけるリアルワード線の削除、並びに、エッジ部分以外のアレイブロックＢＫ１〜ＢＫ８における冗長ワード線の削除によるサイズの縮小で吸収することができる。

すなわち、図５の半導体記憶装置の各アレイブロックＢＫ１１〜ＢＫ１８，ＢＫ１１’における冗長ワード線ＷＬrdの総数に対応する占有面積の削減が可能になる。なお、図６の半導体記憶装置では、図５の半導体記憶装置よりもセンスアンプＳＡの数が１つ増加するが、これはメモリセルＭＣ（ワード線ＷＬ）の削減による占有面積の低減に比べれば無視し得る程度のものである。

また、本実施形態の半導体記憶装置によれば、冗長エリア（冗長セル用のアレイブロックＢＫ０，ＢＫ０’）をエッジ部分にまとめることで、エッジがアクセスされる確率を低下させることにもなる。なお、冗長セル（冗長ワード線）を使用しない場合、理論的には、エッジへのアクセスはゼロになる。

図７は、図６の半導体記憶装置におけるコアアーキテクチャをより詳細に示す図である。図７では、図６における上部のエッジ部分のアレイブロックＢＫ０’に注目しているが、下部のエッジ部分のアレイブロックＢＫ０に関しても同様である。

図７に示されるように、例えば、冗長アレイブロックＢＫ０’は、隣接する２本のビット線ＢＬ，ＢＬＢが端部で短絡され、各ビット線ＢＬが、冗長アレイブロックＢＫ０’の一方側に配置された１つのセンスアンプに接続されている。

すなわち、アレイブロックＢＫ０’におけるビット線ＢＬは、アレイブロックＢＫ０’とアレイブロックＢＫ８との間に位置するセンスアンプＳＡに接続されるが、ビット線ＢＬＢはセンスアンプＳＡから遠い側端部で隣接するビット線ＢＬにショートさせている。

これにより、アレイブロックＢＫ０’における１本のビット線ＢＬの容量（寄生容量）を、アレイブロックＢＫ１１〜ＢＫ１８に対するビット線ＢＬ（ＢＬＢ）と同等にすることができる。

なお、各ビット線ＢＬ，ＢＬＢよび各冗長ワード線ＷＬrdの交差個所には、それぞれ前述したメモリセル（ＭＣ）が設けられている。

また、例えば、リアルアレイブロックＢＫ８は、隣接する２本のビット線ＢＬ，ＢＬＢがそれぞれリアルアレイブロックＢＫ８の両方側に配置された異なる２つのセンスアンプＳＡに接続されている。

なお、各ビット線ＢＬ，ＢＬＢよび各リアルワード線ＷＬrlの交差個所には、それぞれメモリセル（ＭＣ）が設けられている。

ここで、例えば、エッジ部分の冗長アレイブロックＢＫ０’における冗長ワード線ＷＬrdの本数は２５６本とされ、リアルアレイブロックＢＫ８におけるリアルワード線ＷＬrlの数（５１２本）の半分に設定することができる。また、他のリアルアレイブロックＢＫ１〜ＢＫ７も、リアルアレイブロックＢＫ８と同じ５１２本のリアルワード線ＷＬrlを有している。

図８は、図６の半導体記憶装置における動作を説明するための図であり、メモリセルアレイ１（１つのバンクＢＮＫ）を示すものである。

図８に示されるように、リアルセル用のアレイブロックＢＫ１〜ＢＫ８、冗長セル用のアレイブロックＢＫ０，ＢＫ０’並びにセンスアンプＳＡは、冗長ヒット信号ＲＨＳを受け取るロウデコーダおよびコア制御部により制御される。

ここで、冗長ヒット信号ＲＨＳは、アクセスが冗長線（アレイブロックＢＫ０，ＢＫ０’の冗長ワード線ＷＬrd）に対するものかどうか示す信号であり、例えば、リアルワード線ＷＬrlを冗長ワード線ＷＬrdに置き換える場合に変化する。

具体的に、冗長ヒット信号ＲＨＳは、例えば、通常時に高レベル『Ｈ』にいて、リアルワード線ＷＬrlの選択なら『Ｈ』のままで、冗長ワード線ＷＬrdの選択、すなわち、リアルワード線ＷＬrlを冗長ワード線ＷＬrdに置き換えるときは低レベル『Ｌ』に変化する。

そして、以下に説明するように、各実施例では、この冗長ヒット信号ＲＨＳを使用して電力供給量を変化させ、パワーマネージメントを行う。なお、例えば、不良のリアルワード線ＷＬrlを冗長ワード線ＷＬrdに置き換えるには、知られている様々な処理を適用して行うことになるが、その説明は省略する。

図９は、本実施形態の半導体記憶装置の一例を示すブロック図であり、４つのアレイＡ領域〜アレイＤ領域を有する半導体記憶装置を示している。なお、各アレイ領域（バンク）ＢＮＫＡ〜ＢＮＫＤは、図８に示すバンクＢＮＫに相当する。

図９に示されるように、バンクＢＮＫＡ〜ＢＮＫＤには、それぞれワード線ＷＬの１本分の電力を供給することのできる電力供給源ＰＳＡ〜ＰＳＤが設けられている。

さらに、２つのバンクＢＮＫＡ，ＢＮＫＢに対して１つの補助電力供給源（電源容量制御手段）ＰＳＳ１が設けられ、また、２つのバンクＢＮＫＣ，ＢＮＫＤに対して１つの補助電力供給源（電源容量制御手段）ＰＳＳ２が設けられている。

なお、図９は、補助電力供給源ＰＳＳ１が、リアルワード線ＷＬrlを冗長ワード線ＷＬrdに置き換えるバンクＢＮＫＡに対して電力を供給する場合を示している。

すなわち、本実施形態の半導体記憶装置は、例えば、２つのバンクＢＮＫＡ，ＢＮＫＢ（ＢＮＫＣ，ＢＮＫＤ）で補助電力供給源ＰＳＳ１（ＰＳＳ２）を共有し、冗長ヒット信号ＲＨＳに従って、電力供給を制御するようになっている。

ここで、補助電力供給源ＰＳＳ１（ＰＳＳ２）は、例えば、ワード線ＷＬの１本分の電力を供給することのできる容量（電源容量）とされている。

すなわち、例えば、異なるバンクにおいて、同じアドレスのリアルワード線ＷＬrlが不良となって冗長ワード線ＷＬrdに同じタイミングで置き換えることは確率的に少なく、２つのバンクで補助電力供給源を共有しても問題が生じることは殆どない。

具体的に、異なるバンクを同時にアクセスするのは、例えば、リフレッシュ動作時であるが、その異なるバンクで同じアドレスのリアルワード線ＷＬrlが不良となっていて冗長ワード線ＷＬrdに置き換えるケースは非常に少ないと考えられる。

また、例えば、バースト動作時等においても、選択するリアルワードＷＬrlを複数回連続して冗長ワード線ＷＬrdに置き換えることも確率的に稀である。そのため、補助電力供給源ＰＳＳ１，ＰＳＳ２を共有するバンクの数は、２個に限定されるものではなく、後述するように、より多くのバンクで共用することもできる。

さらに、本実施形態を適用する半導体記憶装置の製造技術の成熟度に応じて、補助電力供給源ＰＳＳの容量や共有するバンクの数を適宜変更することも可能である。このように、本実施形態の半導体記憶装置によれば、全体としての電源容量を低減し、また、そのための占有面積（パワーエリア）を低減することができる。

図１０は、第１実施例の半導体記憶装置を説明するためのブロック図であり、図９における電力供給源ＰＳＡ，ＰＳＢおよび補助電力供給源ＰＳＳ１を示すものである。なお、参照符号ＶＰＰＡは、バンクＢＮＫＡの電源電圧を示し、また、ＶＰＰＢは、バンクＢＮＫＢの電源電圧を示す。

図１０に示されるように、バンクＢＮＫＡの電力供給源ＰＳＡは、レベル検出器２１Ａ，オシレータ（ＯＳＣ）２２Ａおよびポンピング回路２３Ａを有する。同様に、バンクＢＮＫＢの電力供給源ＰＳＢは、レベル検出器２１Ｂ，オシレータ２２Ｂおよびポンピング回路２３Ｂを有する。

バンクＢＮＫＡおよびＢＮＫＢに対して設けられた補助電力供給源ＰＳＳ１は、オア回路３１，オシレータ３２，ポンピング回路３３およびスイッチ（ｐＭＯＳトランジスタ）３４Ａ，３４Ｂを有する。

レベル検出器２１Ａは、バンクＢＮＫＡの電源電圧ＶＰＰＡのレベルを検出し、オシレータ２２Ａを制御してポンピング回路２３Ａの出力電圧（昇圧電圧）により電圧ＶＰＰＡが所定のレベルになるように制御する。

同様に、レベル検出器２１Ｂは、バンクＢＮＫＢの電源電圧ＶＰＰＢのレベルを検出し、オシレータ２２Ｂを制御してポンピング回路２３Ｂの出力電圧により電圧ＶＰＰＢが所定のレベルになるように制御する。

ここで、補助電力供給源ＰＳＳ１のオア回路３１には、レベル検出器２１Ａおよび２１Ｂの出力が供給され、電源電圧ＶＰＰＡまたはＶＰＰＢの少なくとも一方が所定のレベルよりも低いときに、オシレータ３２を制御してポンピング回路３３を動作させる。

そして、例えば、バンクＢＮＫＡでリアルワード線ＷＬrlを冗長ワード線ＷＬrdに置き換えるワード線の冗長処理を行うとき、バンクＢＮＫＡの冗長ヒット信号ＲＨＳＡが『Ｈ』から『Ｌ』に変化するのを受けてトランジスタ３４Ａがオンする。これにより、ポンピング回路３３の出力電圧がバンクＢＮＫＡの電源電圧ＶＰＰＡに加えられ、より大きな電源容量が得られることになる。

同様に、例えば、バンクＢＮＫＢでリアルワード線ＷＬrlを冗長ワード線ＷＬrdに置き換えるワード線の冗長処理を行うとき、バンクＢＮＫＢの冗長ヒット信号ＲＨＳＢが『Ｈ』から『Ｌ』に変化するのを受けてトランジスタ３４Ｂがオンする。これにより、ポンピング回路３３の出力電圧がバンクＢＮＫＢの電源電圧ＶＰＰＢに加えられ、より大きな電源容量が得られることになる。

ここで、補助電力供給源ＰＳＳ１は、例えば、ワード線ＷＬの１本分の電力を供給することのできる容量を有している。

これは、２つのバンクＢＮＫＡ，ＢＮＫＢで１つの補助電力供給源ＰＳＳ１を共用する場合、同じアドレスのリアルワード線ＷＬrlが不良となって冗長ワード線ＷＬrdに同じタイミングで置き換えることは確率的に非常に少ないためである。

さらに、２つのバンクＢＮＫＡ，ＢＮＫＢにおいて、例えば、バースト動作時等においても、選択するリアルワードＷＬrlが複数回連続して冗長ワード線ＷＬrdに置き換えられることは極めて稀であり、実用上、問題となることはない。

図１１は、図１０の半導体記憶装置の変形例を示すブロック図である。図１１と上述した図１０との比較から明らかなように、本変形例では、冗長ヒット信号ＲＨＳＡおよびＲＨＳＢを受け取るナンドゲート３５が設けられている。

ここで、ポンピング回路３３は、ナンドゲート３５の出力により動作が制御されている。すなわち、バンクＢＮＫＡ，ＢＮＫＢの少なくとも一方でワード線の冗長処理が行われるとき、冗長ヒット信号ＲＨＳＡ，ＲＨＳＢの少なくとも一方が『Ｈ』から『Ｌ』に変化し、ナンドゲート３５の出力が『Ｈ』になる。

ポンピング回路３３は、このナンドゲート３５の出力が『Ｈ』になるとオンし、『Ｌ』のとき、すなわち、バンクＢＮＫＡおよびＢＮＫＢでワード線の冗長処理が行われないときには、オフとなって電力消費の無駄を低減するようになっている。

なお、図１１では、冗長ヒット信号ＲＨＳＡ，ＲＨＳＢを受け取るナンドゲート３５の出力によりポンピング回路３３のオン／オフを制御しているが、例えば、前段のオシレータ３２を停止させるようにしてもよい。

図１２は、第２実施例の半導体記憶装置を説明するためのブロック図である。本第２実施例では、バンクＢＮＫＡおよびＢＮＫＢの電源線が共有化され、共通の電源電圧ＶＰＰとなっている。

図１２に示されるように、本第２実施例の半導体記憶装置では、レベル検出回路２１およびオシレータ２２が、電力供給源ＰＳＡ，ＰＳＢおよび補助電力供給源ＰＳＳ１で共用とされ、電力供給源の消費電力および占有面積を低減するようになっている。

補助電力供給源ＰＳＳ１のポンピング回路３３の出力電圧は、スイッチ（ｐＭＯＳトランジスタ）３４を介して電源線に繋がれている。ここで、トランジスタ３４のゲートには、インバータ３６を介してナンドゲート３７の出力が供給され、冗長ヒット信号ＲＨＳＡ，ＲＨＳＢの少なくとも一方が『Ｈ』から『Ｌ』に変化するとトランジスタ３４がオンするようになっている。

すなわち、バンクＢＮＫＡ，ＢＮＫＢの少なくとも一方でワード線の冗長処理が行われるときには、トランジスタ３４がオンしてポンピング回路３３の出力電圧が電源電圧ＶＰＰに加えられ、より大きな電源容量が得られるようになっている。

図１３は、図１２の半導体記憶装置の変形例を示すブロック図であり、前述した図１１の半導体記憶装置と同様に、ナンドゲート３５の出力によりポンピング回路３３の動作を制御して電力消費の無駄を低減するようになっている。

なお、図１３の半導体記憶装置では、ポンピング回路３３の出力電圧は、トランジスタ（スイッチ）３４を経由せずに、電源電圧ＶＰＰに加えられるようになっている。

図１４は、第３実施例の半導体記憶装置を説明するためのブロック図である。図１４に示されるように、本第３実施例の半導体記憶装置では、新たに補助電力供給源を設けることなく、各電力供給源ＰＳＡ，ＰＳＢの電力供給能力を冗長ヒット信号ＲＨＳＡ，ＲＨＳＢにより制御する。

すなわち、各バンクＢＮＫＡ，ＢＮＫＢには、それぞれポンピング周期設定部ＰＣＥＡ，ＰＣＥＢが設けられ、冗長ヒット信号ＲＨＳＡ，ＲＨＳＢによりワード線の冗長処理が行われるときには、ポンピング周期を短くして電力供給能力を上昇させる。

なお、図１４では、２つのバンクＢＮＫＡ，ＢＮＫＢだけを示しているが、例えば、図９に対応させれば、他のバンクＢＮＫＣ，ＢＮＫＤに対しても同様のポンピング周期設定部を設けて電力供給源ＰＳＣ，ＰＳＤの電力供給能力を制御することになる。

図１５は、図１４の半導体記憶装置の一例を示すブロック図であり、電力供給源（電源容量制御手段）ＰＳＡ，ＰＳＢの一例を示すものである。なお、電力供給源ＰＳＡおよびＰＳＢは、同様のものであるため、以下では、電力供給源ＰＳＡについて説明する。

図１５に示されるように、電力供給源ＰＳＡは、２つのオシレータ２２１Ａ，２２２Ａを有し、冗長ヒット信号ＲＨＳＡによりセレクタ２４Ａを制御するようになっている。ここで、オシレータ２２２Ａ）の発振周波数は、オシレータ２２１Ａの発振周波数よりも高く（例えば、２倍）なっており、例えば、冗長ヒット信号ＲＨＳＡが『Ｌ』になると、オシレータ２２２Ａの出力を選択する。

すなわち、バンクＢＮＫＡにおいて、ワード線の冗長処理を行うと、冗長ヒット信号ＲＨＳＡが『Ｌ』になり、これを受けてセレクタ２４Ａが、発振周波数の高い周波数のオシレータ２２２Ａの出力を選択する。これにより、ポンピング回路２３Ａは、高い周波数（例えば、２倍の周波数）でポンピング動作を行うことになり、その結果、電源供給能力が大きくなる。

図１６は、図１５の半導体記憶装置の変形例を示すブロック図である。図１６と上述した図１５との比較から明らかなように、本変形例では、２つのバンクＢＮＫＡ，ＢＮＫＢの電源線が共有化され、共通の電源電圧ＶＰＰとなっている。

そして、レベル検出器２１およびオシレータ２２１，２２２は、２つの電力供給源（ＰＳＡ，ＰＳＢ）で共用とされ、これにより、電力供給源の消費電力および占有面積を低減するようになっている。

図１７は、図１４の半導体記憶装置の他の例を示すブロック図であり、各電力供給源ＰＳＡ，ＰＳＢのオシレータ２２Ａ’，２２Ｂ’が、図１４におけるポンピング周期設定部ＰＣＥＡ，ＰＣＥＢの機能を有するようになっている。

すなわち、オシレータ２２Ａ’，２２Ｂ’には、冗長ヒット信号ＲＨＳＡ，ＲＨＳＢが入力されている。

図１８は、図１７の半導体記憶装置におけるオシレータの一例を示す回路図である。図１８に示されるように、図１７の半導体記憶装置におけるオシレータ２２Ａ’（２２Ｂ’）は、冗長ヒット信号ＲＨＳＡ（ＲＨＳＢ）のレベルにより発振周期が変化するようになっている。なお、オシレータ２２Ａ’および２２Ｂ’は、同様のものであるため、以下では、オシレータ２２Ａ’について説明する。

すなわち、オシレータ２２Ａ’は、インバータＩ１０〜Ｉ１９およびナンドゲートＮＡＮＤ１〜ＮＡＮＤ３を有する。ここで、オシレータ２２Ａ’の出力は、インバータＩ１１の出力を２段のインバータＩ１８，Ｉ１９で波形整形して取り出し、後段のポンピング回路２３Ａに供給するようになっている。

そして、冗長ヒット信号ＲＨＳＡが『Ｈ』のとき、インバータＩ１７の出力がナンドゲートＮＡＮＤ１を介してフィードバックされ、ナンドゲートＮＡＮＤ１，ＮＡＮＤ３およびインバータＩ１１〜Ｉ１７による遅延時間に応じた周期で発振する。

一方、冗長ヒット信号ＲＨＳＡが『Ｌ』のとき、インバータＩ１３の出力がナンドゲートＮＡＮＤ２を介してフィードバックされ、ナンドゲートＮＡＮＤ２，ＮＡＮＤ３およびインバータＩ１１〜Ｉ１３による遅延時間に応じた周期で発振する。

従って、ワード線の冗長処理を行わない冗長ヒット信号ＲＨＳＡが『Ｈ』のときは、ナンドゲートＮＡＮＤ１，ＮＡＮＤ３およびインバータＩ１１〜Ｉ１７による長い周期の発振信号を出力する。

そして、ワード線の冗長処理を行う冗長ヒット信号ＲＨＳＡが『Ｌ』のときは、ナンドゲートＮＡＮＤ２，ＮＡＮＤ３およびインバータＩ１１〜Ｉ１３による短い周期の発振信号（例えば、ＲＨＳＡが『Ｈ』の場合に対して、２倍の発振周波数の信号）を出力する。

なお、冗長ヒット信号ＲＨＳＡ，ＲＨＳＢに従って発振周波数を変化させるオシレータ２２Ａ’，２２Ｂ’としては、上述したものに限定されず、様々な回路を適用することができるのはいうまでもない。

図１９は、第４実施例の半導体記憶装置を説明するためのブロック図である。図１９に示されるように、バンクＢＮＫＡ〜ＢＮＫＤ（アレイＡ領域〜アレイＤ領域）には、それぞれワード線ＷＬの１本分の電力を供給することのできる電力供給源ＰＳＡ〜ＰＳＤが設けられている。

さらに、本第４実施例の半導体記憶装置では、４つのバンクＢＮＫＡ〜ＢＮＫＤに対して１つの補助電力供給源ＰＳＳが設けられている。ここで、補助電力供給源ＰＳＳは、例えば、ワード線ＷＬの１．５本分の電力を供給することが可能な容量とされている。

すなわち、前述した図９に示す半導体記憶装置では、２つのバンクＢＮＫＡ，ＢＮＫＢ（ＢＮＫＣ，ＢＮＫＤ）に対して、ワード線ＷＬの１本分の容量を有する１つの補助電力供給源ＰＳＳ１（ＰＳＳ２）を設けるようになっていた。

これに対して、本第４実施例の半導体記憶装置では、４つのバンクＢＮＫＡ〜ＢＮＫＤに対して、ワード線ＷＬの１．５本分の容量を有する１つの補助電力供給源ＰＳＳを設ける。

ここで、例えば、異なる４つのバンクにおいて、全て同じアドレスのリアルワード線ＷＬrlが不良となって冗長ワード線ＷＬrdに同じタイミングで置き換える確率は、図９を参照して述べた２つのバンクで生じる確率よりも遥かに小さい。

そこで、本第４実施例では、補助電力供給源ＰＳＳの容量を、ワード線ＷＬの１本分の容量を有する補助電力供給源ＰＳＳ１とＰＳＳ２を合計した２本分の容量とはせず、さらに低減して１．５本分の容量としているが、実用上、問題が生じることはない。

なお、上述した各実施例および変形例における技術思想は、適宜組み合わせて適用することができる。また、補助電力供給源ＰＳＳ（ＰＳＳ１，ＰＳＳ２）および電力供給源ＰＳ（ＰＳＡ〜ＰＳＤ）等の回路は、図面を参照して説明したもの以外に、様々な回路を適用することができる。

さらに、補助電力供給源を共用するバンク（アレイ領域）の数や補助電力供給源の容量（電源容量）は、例えば、半導体記憶装置の製造技術の成熟度に応じた冗長率等を考慮して適宜変更することができるのはいうまでもない。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、
複数のアレイ領域を有し、
前記各アレイ領域は、
当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線のみを有する２つの冗長アレイブロックと、
前記２つの冗長アレイブロック間でそれぞれセンスアンプを介して交互に配置され、リアルワード線のみを有する複数のリアルアレイブロックと、
任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有することを特徴とする半導体記憶装置。

（付記２）
付記１に記載の半導体記憶装置において、
前記各冗長アレイブロックは、隣接する２本が端部で短絡されると共に，当該冗長アレイブロックの一方側に配置された１つのセンスアンプに接続される複数のビット線と、該各ビット線および前記各冗長ワード線の交差個所に設けられた複数の冗長セルを有し、且つ、
前記各リアルアレイブロックは、隣接する２本がそれぞれ当該リアルアレイブロックの両方側に配置された異なる２つのセンスアンプに接続される複数のビット線と、該各ビット線および前記各リアルワード線の交差個所に設けられた複数のリアルセルを有することを特徴とする半導体記憶装置。

（付記３）
付記１または２に記載の半導体記憶装置において、
前記電源容量制御手段は、前記第１アレイ領域を含む複数のアレイ領域に対して設けられた補助電力供給源であり、
前記補助電力供給源は、前記第１アレイ領域で前記ワード線の冗長処理を行うときに生成される冗長ヒット信号に従って、当該第１アレイ領域に対してその電源出力を供給することを特徴とする半導体記憶装置。

（付記４）
付記３に記載の半導体記憶装置において、
前記補助電力供給源は、前記第１アレイ領域を含む２つのアレイ領域に対して設けられ、且つ、該補助電力供給源の電源容量は、ワード線を２本駆動する電力よりも小さく設定されることを特徴とする半導体記憶装置。

（付記５）
付記４に記載の半導体記憶装置において、
前記補助電力供給源の電源容量は、ほぼワード線を１本駆動する電力に設定されることを特徴とする半導体記憶装置。

（付記６）
付記３に記載の半導体記憶装置において、
前記補助電力供給源は、前記第１アレイ領域を含む４つのアレイ領域に対して設けられ、且つ、該補助電力供給源の電源容量は、ワード線を２本駆動する電力よりも小さく設定されることを特徴とする半導体記憶装置。

（付記７）
付記６に記載の半導体記憶装置において、
前記補助電力供給源の電源容量は、ほぼワード線を１．５本駆動する電力に設定されることを特徴とする半導体記憶装置。

（付記８）
付記３〜７のいずれか１項に記載の半導体記憶装置において、
前記補助電力供給源は、ポンピング回路を有し、該補助電力供給源のポンピング回路は、前記複数のアレイ領域のいずれも前記ワード線の冗長処理を行わないときに、そのポンピング動作を停止することを特徴とする半導体記憶装置。

（付記９）
付記１または２に記載の半導体記憶装置において、
前記電源容量制御手段は、前記第１アレイ領域に対して設けられた電力供給源であり、
前記電力供給源は、前記第１アレイ領域で前記ワード線の冗長処理を行うときに生成される冗長ヒット信号に従って、当該第１アレイ領域に対する電源供給能力を増大することを特徴とする半導体記憶装置。

（付記１０）
付記９に記載の半導体記憶装置において、
前記電力供給源は、オシレータおよびポンピング回路を有し、
前記オシレータは、前記冗長ヒット信号に従って、前記ワード線の冗長処理を行うときには、第１発振周波数から該第１発振周波数よりも高い第２発振周波数に変更することを特徴とする半導体記憶装置。

（付記１１）
付記９に記載の半導体記憶装置において、
前記電力供給源は、第１発振周波数を有する第１オシレータ，該第１発振周波数よりも高い第２発振周波数を有する第２オシレータ，および，ポンピング回路を有し、
前記電力供給源のポンピング回路は、前記冗長ヒット信号に従って、前記ワード線の冗長処理を行うときには、前記第２オシレータによる第２発振周波数により駆動されることを特徴とする半導体記憶装置。

（付記１２）
付記１０または１１に記載の半導体記憶装置において、
前記第２発振周波数は、前記第１発振周波数のほぼ２倍の周波数であることを特徴とする半導体記憶装置。

（付記１３）
付記１〜１２のいずれか１項に記載の半導体記憶装置において、
前記複数のアレイ領域は、共通の電源線を有することを特徴とする半導体記憶装置。

（付記１４）
付記１〜１３のいずれか１項に記載の半導体記憶装置において、
前記各アレイ領域は、メモリセルアレイにおけるバンクであることを特徴とする半導体記憶装置。

１ メモリセルアレイ（コア）
５１ Ｘコントローラ
５２ Ｙコントローラ
５３ リードアンプ
５４ ライトアンプ
６１ クロックバッファ
６２ アドレスバッファ
６３ コマンドデコーダ
６４ Ｉ／Ｏバッファ
６５ バーストコントローラ
６６ アドレスコントローラ
６７ メモリコアコントローラ
ＢＣ ビット線コンタクト
ＢＫ０，ＢＫ０’，ＢＫ１〜ＢＫ８；ＢＫ１１〜ＢＫ１８，ＢＫ１１’ アレイブロック
ＢＬ，ＢＬＢ ビット線
ＢＮＫ；ＢＮＫＡ〜ＢＮＫＤ バンク（アレイ領域）
ＭＣ メモリセル
ＰＳ，ＰＳＡ〜ＰＳＤ 電力供給源（電源容量制御手段）
ＰＳＳ，ＰＳＳ１，ＰＳＳ２ 補助電力供給源（電源容量制御手段）
ＳＡ センスアンプ
ＷＬ ワード線
ＷＬrd 冗長ワード線
ＷＬrl リアルワード線

Claims (7)

1. オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、
   複数のアレイ領域を有し、
   前記各アレイ領域は、
   当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線のみを有する２つの冗長アレイブロックと、
   前記２つの冗長アレイブロック間でそれぞれセンスアンプを介して交互に配置され、リアルワード線のみを有する複数のリアルアレイブロックと、
   任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有することを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記各冗長アレイブロックは、隣接する２本が端部で短絡されると共に，当該冗長アレイブロックの一方側に配置された１つのセンスアンプに接続される複数のビット線と、該各ビット線および前記各冗長ワード線の交差個所に設けられた複数の冗長セルを有し、且つ、
   前記各リアルアレイブロックは、隣接する２本がそれぞれ当該リアルアレイブロックの両方側に配置された異なる２つのセンスアンプに接続される複数のビット線と、該各ビット線および前記各リアルワード線の交差個所に設けられた複数のリアルセルを有することを特徴とする半導体記憶装置。
3. 請求項１または２に記載の半導体記憶装置において、
   前記電源容量制御手段は、前記第１アレイ領域を含む複数のアレイ領域に対して設けられた補助電力供給源であり、
   前記補助電力供給源は、前記第１アレイ領域で前記ワード線の冗長処理を行うときに生成される冗長ヒット信号に従って、当該第１アレイ領域に対してその電源出力を供給することを特徴とする半導体記憶装置。
4. 請求項３に記載の半導体記憶装置において、
   前記補助電力供給源は、ポンピング回路を有し、該補助電力供給源のポンピング回路は、前記複数のアレイ領域のいずれも前記ワード線の冗長処理を行わないときに、そのポンピング動作を停止することを特徴とする半導体記憶装置。
5. 請求項１または２に記載の半導体記憶装置において、
   前記電源容量制御手段は、前記第１アレイ領域に対して設けられた電力供給源であり、
   前記電力供給源は、前記第１アレイ領域で前記ワード線の冗長処理を行うときに生成される冗長ヒット信号に従って、当該第１アレイ領域に対する電源供給能力を増大することを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記電力供給源は、オシレータおよびポンピング回路を有し、
   前記オシレータは、前記冗長ヒット信号に従って、前記ワード線の冗長処理を行うときには、第１発振周波数から該第１発振周波数よりも高い第２発振周波数に変更することを特徴とする半導体記憶装置。
7. 請求項５に記載の半導体記憶装置において、
   前記電力供給源は、第１発振周波数を有する第１オシレータ，該第１発振周波数よりも高い第２発振周波数を有する第２オシレータ，および，ポンピング回路を有し、
   前記電力供給源のポンピング回路は、前記冗長ヒット信号に従って、前記ワード線の冗長処理を行うときには、前記第２オシレータによる第２発振周波数により駆動されることを特徴とする半導体記憶装置。

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