KR101881906B1 - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

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KR101881906B1
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

종래의 DRAM에서는 용량 소자의 용량을 줄이면, 데이터의 판독 에러가 발생하기 쉬워졌다.
하나의 주비트선(MBL_m)에 복수개의 셀을 접속시킨다. 각 셀은 서브 비트선(SBL_n_m)과 2 내지 32개의 메모리셀(MC_n_m_1, 등)을 가진다. 또한 각 셀은 선택 트랜지스터(STr_n_m)와 판독 트랜지스터(RTr_n_m)를 가지고, 판독 트랜지스터(RTr_n_m)의 게이트에는 서브 비트선(SBL_n_m)을 접속한다. 서브 비트선(SBL_n_m)의 기생 용량은 충분히 작기 때문에, 각 메모리셀의 용량 소자의 전하 정보를 판독 트랜지스터(RTr_n_m)에서 에러 없이 증폭할 수 있고, 주비트선(MBL_m)에 출력할 수 있다.

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은, 반도체를 이용한 메모리 장치에 관한 것이다.
우선, 본 명세서에서 이용하는 용어에 대하여 간단하게 설명한다. 먼저, 트랜지스터의 소스와 드레인에 대하여, 본 명세서에 있어서는, 한쪽을 드레인이라고 부를 때 다른 한쪽을 소스라고 한다. 즉, 전위의 고저(高低)에 따라 그것들을 구별하지 않는다. 따라서, 본 명세서에서, 소스라고 되어 있는 부분을 드레인이라고 바꿔 읽을 수도 있다.
또한, 본 명세서에서는, 「접속한다」고 표현되는 경우에도, 현실의 회로에서는 물리적인 접속 부분이 없고, 단지 배선이 연장하고 있는 경우도 있다. 예를 들면, 절연 게이트형 전계 효과 트랜지스터(이하, 단지 트랜지스터라고 함)의 회로에서는, 하나의 배선이 복수의 트랜지스터의 게이트를 겸하고 있는 경우도 있다. 그 경우, 회로도에서는 하나의 배선으로부터 게이트에 몇개의 분기가 생기도록 쓰여지는 일도 있다. 본 명세서에서는, 그러한 경우에도 「배선이 게이트에 접속한다」는 표현을 이용하는 일이 있다.
또한, 본 명세서에서는 매트릭스에 있어서 특정 행이나 열, 위치를 다루는 경우에는, 부호에 좌표를 나타낸 기호를 붙이고, 예를 들면, 「선택 트랜지스터(STr_n_m)」, 「주비트선(MBL_m)」, 「서브 비트선(SBL_n_m)」과 같이 표기하지만, 특별히 행이나 열, 위치를 특정하지 않는 경우나 집합적으로 취급하는 경우, 혹은 어느 위치에 있는지 분명한 경우에는 「선택 트랜지스터(STr)」, 「주비트선(MBL)」, 「서브 비트선(SBL)」, 혹은, 단순히 「선택 트랜지스터」, 「주비트선」, 「서브 비트선」과 같이 표기하는 일도 있다.
하나의 트랜지스터와 하나의 용량 소자를 이용하여 메모리셀을 형성하는 DRAM은 고집적화할 수 있고, 원리적으로 무제한으로 기입할 수 있고, 또한 기입 판독의 속도도 비교적 고속으로 행할 수 있기 때문에, 많은 전자기기에 사용되고 있다. DRAM은 각 메모리셀의 용량 소자에 전하를 축적함으로써, 데이터를 기억하고, 이 전하를 방출함으로써 데이터를 판독한다.
도 2에 종래의 DRAM의 회로를 나타낸다. 다른 메모리 장치와 마찬가지로 메모리셀이 매트릭스 형상으로 배치된다. 도 2에서는, 제 n 행 제 m 열로부터 제 (n＋6) 행 제 (m＋1) 열까지의 14개의 메모리셀의 양태와, 판독에 사용하는 센스 증폭기(AMP_m, AMP_m＋1)를 나타낸다.
이하, 동작에 대하여 간단하게 설명한다. 제 n 행의 메모리셀에 데이터를 기입하려면, 워드선(WL_n)의 전위를 적절한 전위(예를 들면, ＋1.8 V)로 하고, 제 n 행의 메모리셀의 트랜지스터를 온한다. 그리고, 비트선(BL_m), 비트선(BL_m＋1) 등의 비트선(BL)의 전위를 데이터에 따른 전위(예를 들면, ＋1 V 혹은 0 V)로 함으로써, 각 메모리셀의 용량 소자를 그 전위로 충전한다.
판독할 때의 조작은 기입과 비교하면 복잡하게 된다. 먼저, 비트선(BL_m, BL_m＋1) 등을 포함하는 모든 비트선(BL)의 전위를 적절한 전위(예를 들면, ＋0.5 V)로 충전(프리차지)한다. 또한, 각 비트선에 접속하는 센스 증폭기의 참조 전위(VREF)는 프리차지한 전위(즉, ＋0.5 V)로 한다.
이 상태에서, 판독하는 행의 워드선(WL)의 전위를 적절한 전위(예를 들면, ＋1.8 V)로 하고, 그 행의 메모리셀의 트랜지스터를 온으로 한다. 그러면, 비트선(BL)의 전위는 메모리셀의 용량 소자의 전위에 따라 변동한다. 예를 들면, 용량 소자가 ＋1 V로 충전되어 있었을 경우, 비트선(BL)의 전위는 ＋0.5 V보다 높아지고, 용량 소자가 0 V로 충전되어 있었을 경우, 비트선(BL)의 전위는 ＋0.5 V보다 낮아진다.
비트선(BL)의 전위가 ＋0.5 V보다 높으면, 센스 증폭기의 데이터 입출력 단자(DATA)의 전위는 H가 되고, 비트선(BL)의 전위가 ＋0.5 V보다 낮으면 L이 된다. 이와 같이 하여 데이터를 판독한다. 이상의 조작에 있어서 문제가 되는 것은 판독 정밀도이다. 비트선(BL)의 기생 용량(도면에 Cs_m, Cs_m＋1로 나타냄)이 판독하는 메모리셀의 용량 소자의 용량보다 작으면, 비트선(BL)의 전위는 용량 소자의 전위에 가까워지고, 참조 전위(VREF)와의 차가 커진다.
반대로 비트선(BL)의 기생 용량이 메모리셀의 용량 소자의 용량보다 크면, 비트선(BL)의 전위는 용량 소자의 전위의 영향을 받기 어려워진다. 예를 들면, 비트선(BL)의 기생 용량이 용량 소자의 용량의 10배이면, 메모리셀의 트랜지스터를 온으로 하고, 용량 소자에 축적되어 있던 전하를 비트선(BL)에 방출했다고 하더라도, 전위의 변동은 0.05 V 정도에 지나지 않는다.
센스 증폭기는 비트선(BL)의 전위와 참조 전위(VREF)와의 차가 작아지면 에러를 발생하기 쉬워진다. 비트선(BL)은 많은 배선과 교차하기 때문에, 거리가 길어지면 기생 용량이 커진다. 그리고, 비트선(BL)의 기생 용량에 대하여 상대적으로 용량 소자의 용량이 작아지면, 전위의 변동도 소폭이 되기 때문에, 판독 시에 에러가 발생하기 쉬워진다.
미세화와 함께, 메모리셀의 점유 면적은 축소하는 경향이 있지만, 상기와 같이 비트선(혹은 후술하는 서브 비트선)의 기생 용량과의 비율을 일정 이상으로 유지할 필요가 있으므로, 메모리셀의 용량 소자의 용량은 삭감할 수 없다. 즉, 용량 소자를 형성하는 면적이 축소하는 동안, 같은 용량의 용량 소자를 형성하는 것이 요구되어 왔다.
현재, 용량 소자는 실리콘 웨이퍼에 깊은 구멍을 뚫는 트렌치 구조, 혹은, 굴뚝 형상의 돌기를 형성하는 스택 구조에 의해 형성되고 있다(비특허문헌 1, 비특허문헌 2 참조). 어느 것도 어스펙트비는 50 이상으로 하는 것이 요구되고 있다. 즉, 깊이나 높이가 2μm 이상의 매우 가늘고 긴 구조물을 한정된 면적에 형성할 필요가 있고, 이것들을 수율 좋게 형성하는 것은 어렵다.
이러한 어려움을 극복하기 위해, 서브 비트선을 비트선(서브 비트선과의 대비로 주비트선이라고도 함)에 제공하고, 또한, 서브 비트선에 각각 플립플롭 회로형의 센스 증폭기를 접속하고, 용량 소자의 용량을 저감하는 방법이 제안되어 있다(특허문헌 1 참조). 그러나, 플립플롭 회로를 복수 제공하는 것은 집적도를 저하시킬 뿐만 아니라, 서브 비트선이나, 그것에 접속하는 용량 소자나 플립플롭 회로의 입력의 용량 등의 용량(기생 용량을 포함함)이 1 fF 이하인 경우에는 동작이 불안정하게 되고, 에러를 발생시키기 쉬워지는 것을 본 발명자는 알아냈다.
에러의 주된 요인은 노이즈이다. 예를 들어, 어떠한 노이즈에 의해 회로의 전위가 변동하는 경우를 생각해 보자. 노이즈의 원인인 전위 변동을 일정하게 할 때, 어느 회로의 전위의 변동은 그 회로의 용량에 반비례한다. 즉, 회로의 용량이 크면, 노이즈에 의한 전위의 변동은 무시할 수 있다. 한편, 회로의 용량이 작으면, 노이즈에 의해 전위가 크게 변동한다.
통상의 DRAM이라면, 비트선의 용량은 수 100 fF 이상이다. 따라서, 상당히 큰 노이즈라고 하더라도 비트선의 전위의 변동은 한정된다. 그러나, 통상의 비트선에서는 1 mV의 변동밖에 발생시키지 않는 노이즈라고 하더라도, 용량이 1 fF의 서브 비트선에서는 0.1 V 이상의 변동을 초래하게 된다. 용량이 0.1 fF 이하의 서브 비트선에서는 1 V 이상의 변동이 된다.
이러한 노이즈는 대부분이 단시간의 변동이며, 데이터를 장시간 집적하여, 평균화함으로써 배제할 수 있다. 단, 플립플롭 회로 등이 짜넣어져 있으면 노이즈의 영향이 표면화된다. 이것은, 플립플롭 회로가 제 1 인버터의 출력을 제 2 인버터의 입력으로 하고, 또한, 제 2 인버터의 출력을 제 1 인버터의 입력으로 하는 정귀환(正歸還, positive feedback) 회로이기 때문이다.
정귀환 회로는 한 번이라도 어느 일정한 크기의 전위차를 관측하면, 그것이 일시적인 것이라고 하더라도, 이후, 그 전위차를 증폭하여 고정하게 된다. 즉, 통상의 DRAM에서는 문제가 되지 않는 노이즈(주로 열잡음)가, 용량이 극단적으로 작은 서브 비트선을 가지는 반도체 메모리 장치에서는 에러의 요인이 된다.
또한, 서브 비트선 등을 사용하여, 플립플롭 회로에 접속하는 용량이 통상의 비트선보다 현격히 작은 경우, 플립플롭 회로는 극히 약간의 기간의 전위의 변동이라고 하더라도 민감하게 응답하여 전위를 고정하게 된다. 따라서, 특허문헌 1에 기재된 DRAM은 용량 소자의 용량이나 서브 비트선의 용량이 충분히 작은 경우에는 사용할 수 없다.
또한, 용량 소자의 용량을 10 fF 이하로 하면, 센스 증폭기에 이용하는 플립플롭 회로의 입력의 용량(구체적으로는 입력 단자에 접속하는 트랜지스터의 게이트의 용량 등을 가리키고, 트랜지스터의 크기에도 의존하지만, 통상은 1 fF 이하)의 영향이 무시할 수 없게 된다.
용량 소자에 축적된 전하가 비트선(혹은 서브 비트선)에 방출됨으로써, 그 전위가 변동하지만, 한편, 플립플롭 회로가 동작하는 과정에서도, 플립플롭 회로 내의 트랜지스터가 온 오프하여, 결과적으로 플립플롭 회로 내의 트랜지스터의 게이트 용량이 변동하기 때문에, 비트선의 전위가 변동한다.
통상의 DRAM이라면, 용량 소자의 용량은 플립플롭 회로의 입력의 용량보다 훨씬 크다. 따라서, 비트선의 전위의 변동은 거의 용량 소자에 의한 것이라고 생각해도 좋다. 그러나, 용량 소자의 용량이 플립플롭 회로의 입력의 용량의 10배 이하가 되면 플립플롭 회로가 자신의 게이트 용량의 변동의 영향을 받아 동작이 불안정하게 된다. 특히, 용량 소자의 용량이 플립플롭 회로의 입력의 용량의 2배 이하라는 조건에서는, 플립플롭 회로를 용량 소자의 용량에 따라 제어하는 것은 거의 불가능하게 된다.
또한, 종래의 서브 비트선을 가지는 반도체 메모리 장치에서는, 메모리셀의 트랜지스터의 오프 전류를 충분히 저감할 수 있는 구성은 아니기 때문에, 단순하게 용량 소자의 용량을 삭감하면 리프레시(용량 소자에 축적된 전하가 감소하는 것을 보충하기 위해, 데이터를 재기입하는 것)의 빈도가 높아진다는 문제점도 있다. 예를 들면, 용량 소자의 용량이 종래의 30분의 1인 1 fF라면, 리프레시의 빈도는 종래의 30배 필요하고, 그 만큼 소비 전력이 증가한다.
미국 특허 4777625호
Kim, "Technology for sub-50nm DRAM and NAND Flash Manufacturing" TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES MEETING, pp333∼336, 2005 Muller et al., "Challenges for the DRAM Cell Scaling to 40 nm" TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICESMEETING, pp347∼350, 2005
본 발명의 하나는, 용량 소자의 용량을 종래의 DRAM에 이용되고 있는 값 이하, 구체적으로는 1 fF 이하, 바람직하게는 0.1 fF 이하로 해도 충분히 기능하는 메모리 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 하나는, 용량 소자의 용량을 이용되고 있는 트랜지스터의 게이트 용량의 10배 이하, 바람직하게는 2배 이하로 해도 충분히 기능하는 메모리 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 하나는, 용량 소자에 필요한 깊이 혹은 높이를 1μm 이하, 바람직하게는, 0.3μm 이하인 메모리 장치를 제공하는 것을 과제로 한다.
또한, 본 발명의 일양태는, 신규 구조의 메모리 장치 혹은 그 구동 방법을 제공하는 것을 과제로 한다. 특히 소비 전력을 저감할 수 있는 메모리 장치 혹은 메모리 장치의 구동 방법을 제공하는 것을 과제로 한다.
본 발명의 일양태는, 1 이상의 주비트선과 4 이상의 워드선과 1 이상의 전위 공급선과 2 이상의 셀을 가지는 반도체 메모리 장치이며, 각 셀은 2 이상의 메모리셀과, 서브 비트선과 선택 트랜지스터와 판독 트랜지스터를 가지고, 선택 트랜지스터의 드레인과 판독 트랜지스터의 드레인은 주비트선의 하나에 접속하고, 판독 트랜지스터의 게이트는 서브 비트선에 접속하고, 판독 트랜지스터의 소스는 전위 공급선의 하나에 접속하고, 각 메모리셀은 1 이상의 트랜지스터와 1 이상의 용량 소자를 가지고, 용량 소자의 용량은 1 fF 이하이며, 각 메모리셀의 트랜지스터의 하나의 게이트는 워드선의 하나에 접속하는 것을 특징으로 하는 메모리 장치이다.
또한, 본 발명의 일양태는, 제 1 및 제 2 주비트선과 4 이상의 워드선과 1 이상의 전위 공급선과 제 1 및 제 2 셀을 가지는 반도체 메모리 장치이며, 제 1 셀은 2 이상의 메모리셀과, 제 1 서브 비트선과 제 1 선택 트랜지스터와 제 1 판독 트랜지스터를 가지고, 제 2 셀은 2 이상의 메모리셀과, 제 2 서브 비트선과 제 2 선택 트랜지스터와 제 2 판독 트랜지스터를 가지고, 제 1 선택 트랜지스터의 드레인과 제 1 판독 트랜지스터의 드레인은 제 1 주비트선에 접속하고, 제 1 선택 트랜지스터의 소스와 제 2 판독 트랜지스터의 게이트는 제 1 서브 비트선에 접속하고, 판독 트랜지스터의 소스는 전위 공급선의 하나에 접속하고, 각 메모리셀은 1 이상의 트랜지스터와 1 이상의 용량 소자를 가지고, 용량 소자의 용량은 1 fF 이하이며, 각 메모리셀의 트랜지스터의 하나의 게이트는 워드선의 하나에 접속하는 것을 특징으로 하는 메모리 장치이다.
또한, 본 발명의 일양태는, 1 이상의 주비트선과 4 이상의 워드선과 1 이상의 전위 공급선과 2 이상의 셀을 가지고, 각 셀은 2 이상의 메모리셀과, 서브 비트선과 선택 트랜지스터와 판독 트랜지스터를 가지고, 선택 트랜지스터의 드레인과 판독 트랜지스터의 드레인은 주비트선의 하나에 접속하고, 판독 트랜지스터의 게이트는 서브 비트선에 접속하고, 판독 트랜지스터의 소스는 전위 공급선의 하나에 접속하고, 각 메모리셀은 1 이상의 트랜지스터와 1 이상의 용량 소자를 가지고, 용량 소자의 용량은 1 fF 이하이며, 각 메모리셀의 트랜지스터의 하나의 게이트는 워드선의 하나에 접속하는 메모리 장치에 있어서, 선택 트랜지스터를 온으로 함으로써 서브 비트선의 전위를 특정의 전위로 하는 제 1 과정과, 메모리셀의 하나의 트랜지스터의 하나를 온으로 하는 제 2 과정을 가지는 것을 특징으로 하는 메모리 장치의 구동 방법이다.
상기에 있어서, 하나의 셀의 선택 트랜지스터와 메모리셀의 하나의 트랜지스터의 하나는 다른 층에 설치되어 있어도 좋다. 또한, 하나의 셀의 선택 트랜지스터의 반도체와 메모리셀의 하나의 트랜지스터의 하나의 반도체는 다른 종류이어도 좋다. 상기에 있어서, 하나의 셀의 메모리셀의 하나의 트랜지스터의 하나와 다른 메모리셀의 트랜지스터의 하나는 다른 층에 설치되어 있어도 좋다.
상기에 있어서, 판독 트랜지스터의 도전형은 선택 트랜지스터와는 다른 것이어도 좋다. 또한, 판독 트랜지스터의 도전형은 P 채널형이어도 좋다. 또한, 하나의 셀은 2 내지 32의 메모리셀을 가져도 좋다. 또한, 용량 소자에 필요한 깊이 혹은 높이는 1μm 이하, 바람직하게는 0.3μm 이하로 해도 좋다.
상기의 구성의 어느 하나를 채용함으로써, 상기 과제의 적어도 하나를 해결할 수 있다. 도 1을 이용하여 본 발명의 효과를 설명한다. 도 1에 나타낸 회로는 본 발명의 기술 사상의 일부이다. 도 1에는, 제 n 행 제 m 열부터 제 (n＋1) 행 제 (m＋1) 열까지의 4개의 셀이 나타나 있고, 하나의 셀에는 네개의 메모리셀이 있다. 각 메모리셀은 종래의 DRAM과 마찬가지로 하나의 트랜지스터와 하나의 용량 소자를 가진다.
판독 시에는, 서브 비트선(SBL_n_m)을 적절한 전위로 유지한 상태로 하고, 또한, 선택 트랜지스터(STr_n_m)를 오프로 한다. 이 상태에서 판독하는 메모리셀의 트랜지스터를 온으로 하면, 서브 비트선(SBL_n_m)의 전위는 그 메모리셀의 용량 소자에 축적되어 있던 전하에 따라 변동한다. 이 때, 서브 비트선(SBL_n_m)은 충분히 짧기 때문에, 그 기생 용량도 주비트선(MBL_m)과 비교하면 충분히 작다. 따라서, 메모리셀의 용량 소자의 용량이 1 fF 이하였다고 하더라도, 서브 비트선(SBL_n_m)의 전위는 충분한 크기로 변동한다.
서브 비트선(SBL_n_m)은 판독 트랜지스터(RTr_n_m)의 게이트에 접속되어 있으므로, 서브 비트선(SBL_n_m)의 전위가 변동하면, 판독 트랜지스터(RTr_n_m)의 도통 상태를 변화시키게 된다. 즉, 서브 비트선(SBL_n_m)의 전위의 변동에 따라, 판독 트랜지스터(RTr_n_m)의 소스 드레인간의 저항값이 변화한다. 이 변화는 곧바로 주비트선(MBL_m)의 전하의 증감, 즉 전위에 반영된다.
물론, 판독 트랜지스터(RTr_n_m)의 소스 드레인간의 저항값을 매우 짧은 시간에 관측하면 큰 노이즈를 포함하고 있지만, 충분히 용량이 큰 주비트선(MBL_m)에 전하가 축적하는 과정에서 노이즈의 영향은 없어진다. 즉, 종래의 DRAM과 비교하여, 작은 용량 소자로 동등한 기능을 가지는 메모리 장치를 제작할 수 있다.
용량 소자가 작다는 것은, 종래의 DRAM과 같은 어스펙트비가 큰 구조물이 불필요하다는 것이다. 종래의 DRAM에서는 구조물의 제작이 곤란한 것도 문제였지만, 다층 구조의 메모리 장치를 제작하여, 기억 밀도를 향상시키는 것은 매우 곤란했다. 이 점에서, 그러한 구조물을 필요로 하지 않는 본 발명의 일 양태를 이용하면, 메모리셀의 위에 메모리셀을 중첩하는 다층화 기술도 가능하다.
도 1은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 2는 종래의 반도체 메모리 장치(DRAM)의 예를 나타낸 도면이다.
도 3은 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 4는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 5는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 6은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 7은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 8은 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 9는 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 10은 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 11은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 12는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 13은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 도 1에 나타낸 반도체 메모리 장치 및 그 동작의 예에 대하여, 도 3 내지 도 5를 이용하여 설명한다. 또한, 전위로서 이하에 구체적인 수치를 들었지만, 그것은 본 발명의 기술 사상의 이해를 돕는 것이 목적이다. 말할 필요도 없이, 그러한 값은 트랜지스터나 용량 소자의 다양한 특성에 따라, 혹은 실시자의 상황에 따라 변경된다. 또한, 본 실시형태에 나타내는 반도체 메모리 장치는 이하의 방법 이외 방법에 의해서도, 데이터를 기입, 혹은 판독할 수 있다.
도 1에 나타낸 반도체 메모리 장치는, 워드선(WL), 워드선에 직교하는 주비트선(MBL), 워드선에 평행한 선택선(SL)과, 복수의 셀을 가진다. 각 셀은 선택 트랜지스터(STr)와 판독 트랜지스터(RTr)와 서브 비트선(SBL)과 복수의 메모리셀(MC)을 가진다.
도 1에서는, 메모리셀(MC)은 각 셀에 4개 설치되어 있다. 도 1에 나타낸 제 n 행 제 m 열의 셀은, 위로부터 순차로, 메모리셀(MC_n_m_1, MC_n_m_2, MC_n_m_3, MC_n_m_4)을 가진다.
각 메모리셀은 종래의 DRAM과 마찬가지로 1개의 트랜지스터와 1개의 용량 소자를 가지지만, 2개 이상의 트랜지스터나 2개 이상의 용량 소자를 가져도 좋다. 메모리셀의 트랜지스터의 드레인은 서브 비트선(SBL)에, 소스는 용량 소자의 전극의 한쪽에, 게이트는 워드선(WL)의 하나에 접속되어 있으면 좋다.
또한, 선택 트랜지스터(STr)의 드레인과 판독 트랜지스터(RTr)의 드레인은 주비트선(MBL)의 하나에 접속하고, 선택 트랜지스터(STr)의 소스와 판독 트랜지스터(RTr)의 게이트는 서브 비트선(SBL)에 접속하고, 선택 트랜지스터(STr)의 게이트는 선택선의 하나에 각각 접속된다.
선택 트랜지스터(STr), 판독 트랜지스터(RTr), 각 메모리셀(MC)의 트랜지스터에는 다양한 반도체를 이용할 수 있다. 예를 들면, 이것들 모두를 동종의 반도체 재료로 해도 좋다. 예를 들면, 단결정 규소 반도체 기판을 이용하여 이것들을 형성해도 좋다.
또한, 선택 트랜지스터(STr)와 판독 트랜지스터(RTr)에 이용되는 트랜지스터는 단결정 규소 반도체 기판을 이용하여 제작하고, 각 메모리셀(MC)의 트랜지스터에는 박막의 반도체층을 이용하여 형성해도 좋다. 그 경우, 박막의 반도체층으로서는 단결정 규소 혹은 다결정 규소를 이용해도 좋고, 규소 이외의 반도체, 예를 들면, 산화물 반도체를 이용해도 좋다.
특히, 산화물 반도체 중에서도, 밴드 갭이 3 전자 볼트 이상의 것으로는, 도너 혹은 억셉터의 농도를 1×1012cm－3 이하로 함으로써, 오프시의 저항을 매우 높게 할 수 있다. 즉, 게이트의 전위를 최적화함으로써, 소스와 드레인간의 저항을 1×1024 Ω 이상으로 할 수 있다. 예를 들면, 메모리셀의 용량을 종래의 DRAM의 1/1000 이하의 0.01 fF로 해도, 시정수(時定數)가 1×107 초(115일)이며, 종래의 DRAM에서는 상정할 수 없는 기간에 걸쳐 데이터를 보유할 수 있다.
즉, 종래의 DRAM에서는 1초간에 10회 이상이나 필요했던 리프레시가 통상의 사용에서는 불필요하게 된다.
DRAM의 데이터의 기입에 있어서, 주비트선에 흐르는 전류의 대부분은 메모리셀의 용량 소자의 충전 이외에, 주비트선간의 기생 용량의 충방전에 사용된다. 주비트선간의 기생 용량은 배선폭이 축소함에 따라 증대하기 때문에, 집적화가 진행된 현재 상태에서는 메모리셀의 용량 소자의 충전에 필요한 전류의 10배 이상의 전류가 주비트선간의 기생 용량의 충방전에 사용된다.
말할 필요도 없이, 주비트선간의 기생 용량의 충방전은 데이터의 보유와는 무관계한 현상이며, 리프레시를 행하는 것은 소비 전력의 증대를 의미한다. 따라서, 리프레시 횟수를 줄이거나, 혹은 리프레시를 불필요하게 하는 것은, 소비 전력을 억제하는데 있어서 효과가 있다.
판독 트랜지스터(RTr)는 선택 트랜지스터(STr)와 같은 도전형이어도 다른 도전형이어도 좋다. 예를 들면, 선택 트랜지스터(STr), 판독 트랜지스터(RTr)모두 N 채널형 혹은 P 채널형으로 해도 좋고, 선택 트랜지스터(STr)를 N 채널형, 판독 트랜지스터(RTr)를 P 채널형으로 해도 좋다. 혹은, 선택 트랜지스터(STr)를 P 채널형, 판독 트랜지스터(RTr)를 N 채널형으로 해도 좋다.
도 1에서는, 하나의 셀에 포함되는 메모리셀(MC)의 수는 4로 했지만, 하나의 셀에 포함되는 메모리셀(MC)의 수는 2 내지 32로 하면 좋다. 메모리셀의 수가 많아지면 서브 비트선(SBL)이 길어지고, 그에 따라, 기생 용량도 증가한다. 메모리셀(MC)의 용량 소자의 용량이 일정하면, 서브 비트선(SBL)의 기생 용량에 대한 비율이 저하되기 때문에, 데이터의 판독 시의 서브 비트선(SBL)의 전위의 변동이 작아져, 판독 트랜지스터가 정확하게 반응할 수 없게 된다.
도 1의 반도체 메모리 장치의 동작에 대하여 도 3 내지 도 5를 이용하여 설명한다. 또한, 본 명세서의 동작을 나타내는 회로도에서는, 오프 상태인 트랜지스터에는 트랜지스터 기호에 ×표를 중첩하고, 또한, 온 상태인 트랜지스터에는 트랜지스터 기호에 ○표를 중첩하여 표기하고, 접속되어 있는 트랜지스터를 온으로 하기 위한 전위(H)가 부여되어 있는 선택선(SL), 워드선(WL)에 대해서는, 그 부호를 동그라미로 둘러싸 표기한다. 또한, 접속되어 있는 트랜지스터를 오프로 하기 위한 전위는 L로 한다.
먼저, 기입에 대하여 설명한다. 판독 트랜지스터(RTr_n_m)의 소스의 전위는 기입의 과정을 통하여 일정하고, 판독 트랜지스터(RTr_n_m)의 극성이나 스레시홀드값에 따라, ＋1 V 혹은 0 V로 하면 좋다. 즉, 판독 트랜지스터(RTr_n_m)가 N 채널형이고 스레시홀드값이 ＋0.5 V인 경우에는 ＋1 V, P 채널형이고, 스레시홀드값이 －0.5 V인 경우에는 0 V로 하면 좋다. 또한, 메모리셀의 용량 소자의 대향 전극의 전위도 적절한 일정 값(여기에서는 0 V)으로 한다.
판독 트랜지스터(RTr_n_m)의 소스의 전위를 상기의 조건 이외의 것으로 하는 것도 가능하지만, 조건에 따라서는, 기입 시에, 판독 트랜지스터(RTr_n_m)의 소스와 드레인의 사이에 전류가 흘러, 소비 전력의 증대나 회로의 파손을 초래할 우려가 있다.
여기에서는, 제 n 행 제 m 열의 셀의 2번째의 메모리셀(MC_n_m_2)에 데이터를 기입하는 경우를 생각한다. 도 3(A)에 나타낸 바와 같이, 주비트선(MBL_m)의 전위를 데이터에 따라, 0 V 혹은 ＋1 V로 한다. 그리고, 선택선(SL_n)과 워드선(WL_n_2)의 전위를 H로 하고, 선택 트랜지스터(STr_n_m)와 메모리셀(MC_n_m_2)의 트랜지스터를 온으로 한다.
이 결과, 메모리셀(MC_n_m_2)의 용량 소자가 주비트선의 전위로 충전된다. 이 때, 판독 트랜지스터(RTr_n_m)는 오프를 유지할 수 있다. 충전이 완료되면, 워드선(WL_n_2)의 전위를 L로 하고, 메모리셀(MC_n_m_2)의 트랜지스터를 오프로 한다. 이상으로 데이터의 기입이 완료된다.
만약, 제 n 행 제 m 열의 셀의 다른 메모리셀에 데이터를 기입한다면, 그 메모리셀에 접속하는 워드선 및 주비트선(MBL_m)의 전위를 변화시켜, 상기와 같이 기입을 행하면 좋다. 그 동안, 선택 트랜지스터(STr_n_m)는 온인 채로 하면 좋다.
제 n 행 제 m 열의 셀의 기입이 종료되면, 도 3(B)에 나타낸 바와 같이, 주비트선(MBL_m)의 전위를 판독 트랜지스터(RTr_n_m)의 극성이나 스레시홀드값에 따라, 0 V 혹은 ＋1 V로 한다. 즉, 판독 트랜지스터(RTr_n_m)가 N 채널형이고, 스레시홀드값이 ＋0.5 V인 경우에는 0 V, P 채널형이고 스레시홀드값이 －0.5 V인 경우에는 ＋1 V로 한다. 선택 트랜지스터(STr_n_m)는 온이므로, 서브 비트선(SBL_n_m)의 전위는 주비트선(MBL_m)의 전위와 동일해진다.
그 후, 도 3(C)에 나타낸 바와 같이, 선택선(SL_n)의 전위를 L로 하고, 선택 트랜지스터(STr_n_m)를 오프로 한다. 그 결과, 서브 비트선(SBL_n_m)의 전위는 0 V(판독 트랜지스터(RTr_n_m)가 N 채널형인 경우) 혹은 ＋1 V(판독 트랜지스터(RTr_n_m)가 P 채널형인 경우)로 보유된다.
한편, 주비트선(MBL_m)에는 다른 행의 셀에 데이터를 기입하기 위해 ＋1 V 혹은 0 V의 전위가 부여된다. 서브 비트선(SBL_n_m)의 전위를 상기의 조건으로 하면, 주비트선(MBL_m)의 전위에 관계없이, 판독 트랜지스터(RTr_n_m)를 오프로 할 수 있다.
여기서 주의해야 할 것은, 주비트선(MBL_m)에 접속하는 몇개의 셀에서 기입 조작이 행해지고 있는 경우에, 서브 비트선(SBL_n_m)의 전위가 판독 트랜지스터(RTr_n_m)를 오프로 하는 전위로 보유되어 있지 않으면, 판독 트랜지스터(RTr_n_m)의 소스 드레인간에 다소나마 전류가 흘러 전력의 손실이 생기고, 심한 경우에는, 회로의 소손(燒損)에 이를 우려가 있는 것이다. 특히, 선택 트랜지스터(STr_n_m)의 리크 전류가 큰 경우에는, 서브 비트선(SBL_n_m)의 전위가 당초의 전위와는 다른 값이 될 가능성이 높아진다.
그러한 사태를 피하기 위해서는, 선택 트랜지스터(STr_n_m)를 오프 저항이 현저하게 높은 산화물 반도체를 이용하여 형성하면 좋다. 그러나, 어떠한 이유(예를 들면, 산화물 반도체를 이용한 트랜지스터에서는 온 전류가 불충분한 것 등)로 인하여, 산화물 반도체를 이용할 수 없고, 오프 저항을 그만큼 크게 할 수 없는 경우에는, 다른 셀의 기입마다, 혹은, 일정한 간격으로 서브 비트선(SBL_n_m)의 전위를 상기의 적절한 값으로 하는 조작을 행하면 좋다.
즉, 다른 셀에 기입을 행하는 경우에도, 주비트선(MBL_m)에는 메모리셀의 용량 소자에 기입하기 위한 신호 펄스 이외에, 도 3(B)에 나타낸 바와 같이, 서브 비트선(SBL)의 전위를 소정의 것으로 하기 위한 펄스가 주어지므로, 그 기회에, 선택 트랜지스터(STr_n_m)를 온 오프함으로써, 서브 비트선(SBL_n_m)의 전위를 적절한 값으로 할 수 있다.
또한, 어느 셀에서도 기입을 행하지 않는 기간에는, 주비트선(MBL_m)의 전위와 판독 트랜지스터(RTr_n_m)의 소스의 전위를 모두 0 V(판독 트랜지스터(RTr_n_m)가 N 채널형인 경우) 혹은 ＋1 V(판독 트랜지스터(RTr_n_m)가 P 채널형인 경우)로 해두면 좋다. 이와 같이 하면, 기입을 재개하는 시점 혹은 판독을 개시하는 시점에서, 판독 트랜지스터(RTr_n_m)는 오프이다.
혹은, 주비트선(MBL_m)의 전위와 판독 트랜지스터(RTr_n_m)의 소스의 전위를 모두 ＋1 V(판독 트랜지스터(RTr_n_m)가 N 채널형인 경우) 혹은 0 V(판독 트랜지스터(RTr_n_m)가 P 채널형인 경우)로 해도 좋다. 그 경우에는 기입을 재개하기 전 혹은 판독을 행하기 전에, 모든 셀에 있어서 서브 비트선(SBL)의 전위를 0 V(판독 트랜지스터(RTr_n_m)가 N 채널형인 경우) 혹은 ＋1 V(판독 트랜지스터(RTr_n_m)가 P 채널형인 경우)로 하는 조작을 행하면 좋다.
다음에, 메모리셀(MC_n_m_2)의 판독에 대하여 설명한다. 이하에서는, 2개의 방법을 설명하지만, 그 외의 방법으로도 판독을 행할 수 있다. 먼저, 도 4에 나타낸 방법을 설명한다. 여기서, 판독 트랜지스터(RTr_n_m)는 N 채널형이며, 소스 드레인간의 저항은 게이트와 소스의 전위차((게이트의 전위)－(소스의 전위))가 ＋0.4 V일 때에＋0.6 V일 때의 100배인 것으로 한다.
또한, 엄밀하게는 주비트선(MBL_m)의 배선 저항도 고려해야 하지만, 여기에서는, 판독 트랜지스터(RTr_n_m)의 게이트와 소스의 전위차가 ＋0.6 V일 때의 저항의 10분의 1 정도이기 때문에 특별히 고려하지 않아도 좋다.
또한, 메모리셀(MC_n_m_2)의 용량 소자의 용량은 서브 비트선(SBL_n_m)의 기생 용량 및 판독 트랜지스터(RTr_n_m)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4로 한다. 또한, 본 실시형태의 메모리 장치에 있어서는, 메모리셀(MC)의 용량 소자의 용량은 서브 비트선(SBL)의 기생 용량 및 판독 트랜지스터(RTr)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 20% 이상인 것이 바람직하다.
우선, 판독 트랜지스터(RTr_n_m)의 소스의 전위를 ＋1 V로 하고, 도 4(A)에 나타낸 바와 같이 주비트선(MBL_m)의 전위를 ＋0.5 V로 한다. 그리고, 선택선(SL_n)의 전위를 H로 하고 선택 트랜지스터(STr_n_m)를 온으로 한다. 서브 비트선(SBL_n_m)의 전위는 ＋0.5 V가 된다.
다음에, 선택선(SL_n)의 전위를 L로 하고 선택 트랜지스터(STr_n_m)를 오프로 한다. 그 결과, 서브 비트선(SBL_n_m)의 전위는 ＋0.5 V로 유지된다. 또한, 도 4(B)에 나타낸 바와 같이 주비트선(MBL_m)의 종단에 저항(R)을 접속한다. 저항(R)의 저항값(RM)은 RL＜RM＜RH라는 조건을 만족하는 것으로 한다. 여기서, RL은 판독 트랜지스터(RTr_n_m)의 게이트와 소스의 전위차가 ＋0.6 V일 때의 소스 드레인간의 저항값이며, RH는 ＋0.4 V일 때의 저항값이다. 예를 들면, RM = RH/10이고 RM = 10 RL로 한다. 저항의 다른 단의 전위는 ＋1 V로 한다. 또한, 판독 트랜지스터(RTr_n_m)의 소스의 전위는 0 V로 한다.
그 후, 도 4(C)에 나타낸 바와 같이, 워드선(WL_n_2)의 전위를 H로 하고 메모리셀(MC_n_m_2)의 트랜지스터를 온으로 한다. 그 결과, 서브 비트선(SBL_n_m)의 전위가 변동한다. 선택 트랜지스터(STr_n_m)가 오프이므로, 전위의 변동에 관해서는, 여기에서는, 메모리셀(MC_n_m_2)의 용량 소자의 용량, 서브 비트선(SBL_n_m)의 기생 용량 및 판독 트랜지스터(RTr_n_m)의 용량만을 고려하면 좋다.
상기와 같이, 메모리셀(MC_n_m_2)의 용량 소자의 용량은 서브 비트선(SBL_n_m)의 기생 용량 및 판독 트랜지스터(RTr_n_m)의 용량의 합의 1/4이므로, 서브 비트선(SBL_n_m)의 전위는 ＋0.4 V 혹은 ＋0.6 V의 어느 하나가 된다.
또한, 메모리셀(MC_n_m_2)의 트랜지스터가 온이면, 그 게이트 용량을 통하여, 서브 비트선(SBL_n_m)의 전위가 워드선(WL_n_2)의 전위의 영향을 받는다. 이 현상은 용량 소자의 용량과 서브 비트선(SBL_n_m)의 기생 용량 및 판독 트랜지스터(RTr_n_m)의 용량의 합이 메모리셀(MC_n_m_2)의 트랜지스터의 게이트 용량의 5배 이하로 현저하게 된다.
따라서, 특히 용량 소자의 용량이 메모리셀(MC_n_m_2)의 트랜지스터의 게이트 용량과 동일한 정도 이하인 경우에는, 용량 소자에 축적되어 있던 전하를 서브 비트선(SBL_n_m)에 개방하면, 워드선(WL_n_2)의 전위를 L로 하고 메모리셀(MC_n_m_2)의 트랜지스터를 오프로 하는 것이 바람직하다.
서브 비트선(SBL_n_m)의 전위가 ＋0.4 V인 경우에는, 판독 트랜지스터(RTr_n_m)의 저항값은 저항(R)의 10배이므로, 주비트선(MBL_m)의 전위는 ＋0.9 V가 된다. 한편, 서브 비트선(SBL_n_m)의 전위가 ＋0.6 V인 경우에는, 판독 트랜지스터(RTr_n_m)의 저항값은 저항(R)의 1/10이므로, 주비트선(MBL_m)의 전위는 ＋0.1 V가 된다. 이와 같이 메모리셀의 용량 소자의 전하에 따라, 주비트선의 전위가 크게 변동하므로, 그것을 검출하여, 데이터의 판독을 행할 수 있다.
또한, 다른 행의 셀의 판독을 행하는 경우에는, 기입 시와 마찬가지로 서브 비트선(SBL_n_m)의 전위를 0 V 혹은 그에 가까운 값으로 유지하고, 판독 트랜지스터(RTr_n_m)가 오프가 되도록 한다.
이상의 예에서는, 주비트선의 전위의 변동은 충분히 큰 것이므로, 그 전위의 변동은 특별히 센스 증폭기를 이용하지 않아도 판별 가능하다. 그러나, 같은 열에 접속하는 셀의 서브 비트선의 전위가 충분히 낮지 않으면, 그들 셀의 판독 트랜지스터의 병렬 저항이 무시할 수 없게 되어, 검출 정밀도가 저하한다.
저항(R) 대신에 N 채널형 트랜지스터 혹은 P 채널형 트랜지스터를 이용하여도 마찬가지의 회로를 구성할 수 있다. 또한, 판독 트랜지스터(RTr_n_m)로서 P 채널형 트랜지스터를 이용해도 마찬가지로 실시할 수 있다.
예를 들면, 판독 트랜지스터(RTr_n_m)와 역도전형의 트랜지스터를 이용할 수 있다. 판독 트랜지스터(RTr_n_m)가 N 채널형이고 그 스레시홀드값이 ＋0.5 V라면, P 채널형이고 스레시홀드값이 -0.5 V의 트랜지스터를 이용하여, 그 소스를 주비트선(MBL_m)에 접속하고, 드레인의 전위를 ＋1 V로 하고, 게이트의 전위를 ＋0.6 V로 하면 좋다.
도 5에는 다른 판독 방법을 나타낸다. 여기서, 판독 트랜지스터(RTr_n_m)를 N 채널형으로 하고 그 스레시홀드값을 ＋0.5 V로 한다. 또한, 메모리셀(MC_n_m_2)의 용량 소자의 용량은 도 4의 경우와 같게 한다.
먼저, 주비트선(MBL_m)의 전위를 ＋1 V로 하고, 선택선(SL_n)을 조작하여, 선택 트랜지스터(STr_n_m)를 온 오프하고, 서브 비트선(SBL_n_m)을 ＋1 V로 프리차지한다. 자세한 것은 도 4(A)나 그에 관련된 기재를 참조하면 좋다. 그 후, 주비트선(MBL_m)을 부유 상태로 한다. 또한, 판독 트랜지스터(RTr_n_m)의 소스의 전위는 ＋1 V로 한다.
다음에, 도 5(A)에 나타낸 바와 같이, 워드선(WL_n_2)의 전위를 H로 하고 메모리셀(MC_n_m_2)의 트랜지스터를 온으로 한다. 그 결과, 서브 비트선(SBL_n_m)의 전위가 변동한다. 도 4의 경우와 마찬가지로, 용량 소자의 전위에 따라 서브 비트선(SBL_n_m)의 전위가 변동하고, 용량 소자의 전위가 0 V라면 ＋0.8 V가 되고, 용량 소자의 전위가 ＋1 V라면 ＋1 V인 채이다. 자세한 것은 도 4(C)나 그에 관련된 기재를 참조하면 좋다.
또한, 도 5(B)에 나타낸 바와 같이, 판독 트랜지스터(RTr_n_m)의 소스의 전위를 ＋1 V에서 0 V로 저하시킨다. 이 조작에 의해, 판독 트랜지스터(RTr_n_m)는 온이 되고 주비트선(MBL_m)의 전위는 0 V가 된다.
그 후, 도 5(C)에 나타낸 바와 같이, 판독 트랜지스터(RTr_n_m)의 소스의 전위를 ＋1 V로 복귀시키면, 주비트선(MBL_m)의 전위는 ＋0.3 V 혹은 ＋0.5 V가 된다.
이것은, 판독 트랜지스터(RTr_n_m)의 드레인(주비트선(MBL_m))과 게이트(서브 비트선(SBL_n_m))의 전위차가 스레시홀드값 이하가 되지 않기 때문이고, 서브 비트선(SBL_n_m)의 전위가 ＋0.8 V인 경우에는, 이 전위차를 스레시홀드값인 ＋0.5 V 이하로 할 수 없기 때문에, 주비트선(MBL_m)의 전위는 ＋0.3 V까지 상승하고, 마찬가지로 서브 비트선(SBL_n_m)의 전위가 ＋1 V인 경우에는 주비트선(MBL_m)의 전위는 ＋0.5 V까지 상승한다.
이 때 주비트선(MBL_m)에 나타나는 데이터에 의존한 전위차(0.2 V)는, 서브 비트선(SBL_n_m)의 전위차이다. 이 예에서는, 도 4의 방법과 같이 서브 비트선(SBL_n_m)의 데이터에 의존한 전위차를 증폭할 수 없지만, 그것을 주비트선(MBL_m)으로 옮길 수 있다.
주비트선(MBL_m)의 전위는 상기와 같이 ＋0.3 V 혹은 ＋0.5 V로 그 차가 작기 때문에, 센스 증폭기로 증폭하면 좋다. 센스 증폭기로 증폭함으로써, 각각 0 V, ＋1 V로 할 수 있다. 또한, 여기서 주목해야 할 것은 데이터가 기입되었을 때와 같은 위상의 전위가 주비트선(MBL_m)에 나타나는 것이다.
즉, 도 5에 나타낸 방법에서는, 데이터의 기입 시에 주비트선(MBL_m)의 전위가 "1"이었던 경우에는, 판독 시의 주비트선(MBL_m)의 전위도 "1"이 된다. 센스 증폭기로 주비트선(MBL_m)의 전위를 충분히 증폭하면, 그 전위를 이용하여, 데이터를 재기입할 수 있다.
본 실시형태의 반도체 메모리 장치에서는, 데이터를 판독하는 것에 의해 데이터가 파괴되기 때문에, 같은 데이터를 기입할 필요가 있지만, 주비트선(MBL_m)의 전위가 같은 위상인 것은 매우 적합하다.
덧붙여, 도 4의 경우, 주비트선(MBL_m)의 전위는 기입 시와 판독 시에 역위상이 된다. 따라서, 주비트선(MBL_m)에 나타난 전위를 반전시키고, 그 후에 기입을 행할 필요가 있으므로, 그것을 위한 시간과 전력이 필요하다.
(실시형태 2)
본 발명의 기술 사상의 일부에 따른 반도체 메모리 장치의 제작 방법의 예에 대하여 도 6 및 도 7을 이용하여 설명한다. 또한, 본 실시형태에서는 일반적인 제작 공정을, 단면도를 이용하여 설명하기로 한다. 반도체 메모리 장치의 층 구조에 대해서는, 실시형태 5 혹은 도 13을 참조할 수 있다.
먼저, 공지의 반도체 가공 기술을 이용하여, 규소, 비화갈륨, 인화갈륨, 탄화규소, 게르마늄, 규화 게르마늄 등의 단결정 반도체의 기판(101)의 일 표면에, 소자 분리 절연물(102)을 형성하고, 또한, N형 혹은 P형의 불순물 영역(103a 내지 103d), 및 트랜지스터의 게이트(104a 및 104b)를 형성한다. 또한, 제 1 층간 절연물(105)을 형성하고, 제 1 콘택트 플러그(106a 내지 106e)를 형성한다(도 6(A) 참조). 불순물 영역(103a 내지 103d)의 표면에는 실리사이드층을 형성하여 도전성을 높여도 좋다.
여기서, N형 불순물 영역(103c)은 도 1의 판독 트랜지스터(RTr_n_m)의 소스에 상당한다. 또한, 게이트(104a)는 선택 트랜지스터(STr_n_m)의 게이트이며, 선택선(SL_n)이기도 하다. 마찬가지로, 게이트(104b)는 판독 트랜지스터(RTr_n_m)의 게이트이다.
제 1 콘택트 플러그(106a)는 선택 트랜지스터(STr_n_m)의 드레인에 접속한다. 또한, 제 1 콘택트 플러그(106e)는 다음 행의 선택 트랜지스터(STr_n＋1_m)의 드레인(판독 트랜지스터(RTr_n_m)의 드레인이기도 함)에 접속한다. N형 불순물 영역(103c)은 선택선(SL_n)과 평행으로 형성해도 좋다.
다음에, 제 1 매립 절연물(107)과 제 1 층 배선(108a 내지 108f)을 형성한다. 제 1 층 배선(108a 내지 108f)에는, 도전성을 높이기 위해 구리를 이용해도 좋다. 그 경우는 다마신법을 이용하여 제작하면 좋다. 제 1 층 배선(108c)은 판독 트랜지스터(RTr_n_m)의 소스에 전위를 공급하기 위해 이용된다. 또한, 제 2 층간 절연물(109)을 형성하고, 제 2 콘택트 플러그(110a 내지 110d)를 형성한다(도 6(B) 참조).
다음에, 제 2 매립 절연물(111)과 제 2 층 배선(112a 내지 112g)을 형성한다. 또한, 제 2 층 배선(112c 내지 112f)의 상표면은, 그 후 형성하는 산화물 반도체와 직접, 혹은 얇은 절연물을 통하여 접하기 때문에, 그 목적에 적합한 재료를 이용하면 좋다. 예를 들면, 티탄, 질화티탄 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 작은 재료를 이용하면 좋다. 제 2 층 배선(112c 및 112e)은 메모리셀의 용량 소자의 대향 전극으로서 기능한다.
또한, 두께 6 nm 내지 20 nm의 용량 소자용 절연물(113)을 형성한다. 용량 소자용 절연물(113)의 두께 및 유전율은 메모리셀의 용량 소자의 용량을 결정한다. 용량 소자용 절연물(113)이 얇으면 용량 소자의 용량은 커지지만, 한편, 리크 전류도 증가한다. 리크 전류의 증가는 메모리셀의 데이터의 보유 특성을 악화시키므로, 용량 소자용 절연물(113)의 두께는 10 nm 이상으로 하는 것이 바람직하다. 용량 소자용 절연물(113)의 재료로서는, 산화규소, 산질화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등을 이용할 수 있다.
그 후, 산화물 반도체층(114a 및 114b)을 형성한다. 산화물 반도체로서는, 인듐이 금속 원소에 차지하는 비율이 20 원자% 이상의 것을 이용하면 좋다. 형성 시에는, 수소가 혼입하지 않도록 주의하는 것이 필요하고, 산화물 반도체의 성막은 분위기나 타겟 중의 수소나 물을 충분히 저감시킨 스퍼터링법으로 행하는 것이 바람직하다.
또한, 게이트 절연물(115)을 형성한다. 게이트 절연물(115)의 재료로서는, 산화규소, 산질화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등을 이용할 수 있다. 또, 그 두께는 6 nm 내지 20 nm, 바람직하게는 10 nm 내지 16 nm로 하면 좋다(도 6(C) 참조).
그 후, 워드선(116a 내지 116d)을 형성한다. 워드선(116a 내지 116d)의 재료로서는, 텅스텐, 니켈, 팔라듐, 오스뮴, 백금 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 큰 재료를 이용하면 좋다. 혹은, 게이트 절연물(115)과 접하는 부분만을 그와 같은 재료로 해도 좋다. 또한, 제 3 층간 절연물(117)을 형성하고, 제 3 콘택트 플러그(118a 내지 118e)를 형성한다(도 7(A) 참조).
이상으로, 제 1 메모리셀층을 형성할 수 있다. 도 7(A)에는, 2개의 메모리셀이 도시되어 있다. 즉, 워드선(116b 및 116d)을 각각의 게이트로 하는 트랜지스터를 가지는 2개의 메모리셀이다.
여기서, 워드선(116d)을 게이트로 하는 트랜지스터를 가지는 메모리셀에 대하여 설명한다. 이 메모리셀의 트랜지스터는 산화물 반도체층(114b)을 사용하여 형성되어 있다. 제 2 층 배선(112e)은 이 메모리셀의 용량 소자의 대향 전극이다. 용량 소자의 다른 한쪽의 전극은 명시되어 있지 않지만, 산화물 반도체층(114b) 중, 제 2 층 배선(112e)에 대향하는 부분이 그에 상당한다.
제 2 층 배선(112e)의 표면에, 티탄, 질화티탄 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 작은 재료를 이용하면, 그에 면하는 산화물 반도체층(114b)에 전자가 유발되어 N형의 도전성을 나타내게 되므로, 그것을 용량 소자의 전극으로서 이용할 수 있다. 또한, 제 2 층 배선(112f)은 메모리셀의 트랜지스터의 드레인이 된다.
메모리셀의 용량 소자의 형상은 평판(planar)형이다. 따라서 용량은 작지만, 실시형태 1에 나타낸 바와 같이, 용량 소자의 용량은 서브 비트선의 기생 용량과 판독 트랜지스터의 용량과 비교하여 20% 이상이면 좋으므로, 예를 들면, 0.1 fF 이하의 용량에서도 동작에 지장을 초래하지 않는다. 또한, 이러한 평판형의 구조이기 때문에, 메모리셀을 적층하는 것이 용이하고, 집적도를 향상시키는데 있어서 바람직하다.
또한, 용량 소자의 대향 전극(제 2 층 배선(112e))을, 산화물 반도체층(114b)을 사이에 끼워 워드선(116d)의 반대의 위치에 형성하는 것도 집적도를 높이는데 있어서 유효하다. 또한, 이와 같이 배치함으로써, 집적도를 유지하면서, 워드선(116d)과 제 2 층 배선(112f) 사이의 기생 용량을 저감할 수 있다.
그 후, 마찬가지로 메모리셀층을 적층한다. 예를 들면, 2 층의 메모리셀층을 더 적층한다. 그리고, 도 7(B)에 나타낸 바와 같이, 최상층의 메모리셀층에 설치된 중앙의 3개의 콘택트 플러그(제 5 콘택트 플러그)를 접속하는 배선(제 5 층 배선)(119)을 형성하고, 그 상층의 외측의 2개의 콘택트 플러그(제 6 콘택트 플러그)를 접속하는 배선(제 6 층 배선)(120)을 더 형성한다.
제 6 층 배선(120)은 주비트선(MBL_m)이며, 제 3 콘택트 플러그(118a), 제 2 층 배선(112a), 제 2 콘택트 플러그(110a), 제 1 층 배선(108a), 제 1 콘택트 플러그(106a) 등을 통하여, 선택 트랜지스터(STr_n_m)의 드레인인 불순물 영역(103a)과 접속한다. 마찬가지로 제 3 콘택트 플러그(118e), 제 2 층 배선(112g), 제 2 콘택트 플러그(110d), 제 1 층 배선(108f), 제 1 콘택트 플러그(106d) 등을 통하여, 다음 행의 선택 트랜지스터(STr_n＋1_m)의 드레인인 불순물 영역(103d)과 접속한다.
또한, 불순물 영역(103b), 제 1 콘택트 플러그(106b), 제 1 층 배선(108 b와 108e), 제 2 콘택트 플러그(110b와 110c), 제 2 층 배선(112b와 112d와 112f), 제 3 콘택트 플러그(118b와 118c와 118d) 등은 제 5 층 배선(119)에 의해 접속되어, 서브 비트선(SBL_n_m)이 형성된다.
이상의 예에서는, 메모리셀의 트랜지스터에 사용하는 반도체로서 산화물 반도체를 이용하는 예를 나타냈지만, 그 외의 반도체이어도 좋다. 예를 들면, 레이저광의 조사에 의해 결정화시킨 다결정 혹은 단결정의 규소막이어도 좋다.
(실시형태 3)
본 실시형태에서는, 실시형태 1과는 다른 반도체 메모리 장치의 동작 방법을 도 8을 이용하여 설명한다. 본 실시형태에서, 선택 트랜지스터는 판독을 행하는 경우에만 오프로 한다. 여기에서는, 판독 트랜지스터 및 메모리셀의 용량 소자의 특성은 실시형태 1에 기재한 대로 한다.
도 8에서는, 제 n 행 제 m 열의 셀과 다음 행인, 제 (n＋1) 행 제 m 열의 셀 상태에 대하여 설명한다. 또한, 도 8(A)과 도 8(B)은 기입 시의 상태의 일부에 대하여, 도 8(C)과 도 8(D)은 판독 시의 상태의 일부에 대하여 기재한다. 도면에는 부호를 붙이지 않은 경우가 있지만, 상세한 것에 대해서는, 실시형태 1을 참조하면 좋다.
먼저, 기입에 대하여 설명한다. 상술한 설명과 같이, 선택 트랜지스터(STr_n_m 및 STr_n＋1_m)는 온으로 한다. 이 상태에서 주비트선(MBL_m)의 전위는 데이터에 따라 0 V 혹은 ＋1 V이다. 즉, 판독 트랜지스터(RTr_n_m 및 RTr_n＋1_m)의 게이트의 전위는 0 V 혹은 ＋1 V이지만, 판독 트랜지스터(RTr_n_m 및 RTr_n＋1_m)의 소스의 전위는 ＋1 V이므로, 게이트의 전위에 상관없이, 판독 트랜지스터(RTr_n_m 및 RTr_n＋1_m)는 오프이다. 그리고, 워드선(WL_n_2)의 전위를 H로 하고 메모리셀(MC_n_m_2)에 데이터를 기입한다(도 8(A) 참조).
그 후, 워드선(WL_n_2)의 전위를 L로 하고, 메모리셀(MC_n_m_2)에의 데이터의 기입은 종료한다. 주비트선(MBL_m)의 전위는 다른 행에 기입하는 데이터에 따른 것이 되지만, 판독 트랜지스터(RTr_n_m 및 RTr_n＋1_m)의 소스의 전위는 ＋1 V이므로, 게이트의 전위에 상관없이, 판독 트랜지스터(RTr_n_m 및 RTr_n＋1_m)는 오프이다(도 8(B) 참조).
다음에 판독에 대하여 설명한다. 여기에서는, 도 5에 나타낸 방법으로 판독을 행한다. 먼저, 서브 비트선(SBL_n_m)을 ＋1 V로 프리차지하기 위해, 주비트선(MBL_m)의 전위를 ＋1 V로 하고, 그 후, 부유 상태로 한다(도 8(C) 참조). 이 상태에서는, 판독 트랜지스터(RTr_n_m 및 RTr_n＋1_m)는 오프이다.
그 후, 판독을 행하는 제 n 행 제 m 열의 셀의 선택 트랜지스터(STr_n_m)를 오프로 한다. 그리고, 워드선(WL_n_2)의 전위를 H로 하고, 메모리셀(MC_n_m_2)의 용량 소자에 축적되어 있던 전하를 서브 비트선(SBL_n_m)에 방출한다. 그 결과, 서브 비트선(SBL_n_m)의 전위는 ＋0.8 V 혹은 ＋1 V가 된다. 이 조작의 상세한 것에 대해서는 도 5(B)에 관한 기재를 참조하면 좋다.
그 후, 판독 트랜지스터(RTr_n_m)의 소스의 전위를 0 V로 한다. 그러면, 판독 트랜지스터(RTr_n_m)는 온이 되고, 주비트선(MBL_m)의 전위는 0 V가 된다(도 8(D) 참조). 이 조작의 상세한 것에 대해서는 도 5(B)에 관한 기재를 참조하면 좋다.
또한, 판독 트랜지스터(RTr_n＋1_m)에서는, 게이트의 전위(서브 비트선(SBL_n＋1_m)의 전위이지만, 선택 트랜지스터(STr_n＋1_m)가 온이기 때문에, 주비트선(MBL_m)의 전위와 같음)와 드레인의 전위(주비트선(MBL_m)의 전위)가 동일하고, 또한, 소스의 전위(＋1 V) 이하이기 때문에, 판독 트랜지스터(RTr_n＋1_m)는 오프인 채이다. 같은 열의 다른 판독 트랜지스터도 마찬가지로 오프이다.
그 후, 판독 트랜지스터(RTr_n_m)의 소스의 전위를 ＋1 V로 한다. 도 5(C)에 관련하여 설명한 바와 같이, 주비트선(MBL_m)의 전위는 서브 비트선(SBL_n_m)의 전위에 따라, ＋0.3 V 혹은 ＋0.5 V가 된다. 판독이 완료되면 선택 트랜지스터(STr_n_m)를 온으로 하면 좋다.
이 방법에서는, 기입 및 판독 시에, 주비트선(MBL_m)의 기생 용량뿐만 아니라, 주비트선(MBL_m)에 접속하는 거의 모든 서브 비트선의 기생 용량도 배선 용량으로서 계상할 필요가 있다.
그러나, 상술한 바와 같이 비교적 간단한 조작으로, 선택 트랜지스터를 온으로 함으로써 기입 및 판독의 대부분의 기간에 걸쳐, 판독 트랜지스터를 확실히 오프로 할 수 있다.
또한, 본 실시형태에 설명한 구동 방법에서는, 상술한 바와 같이, 주비트선(MBL_m)의 기생 용량뿐만 아니라, 주비트선(MBL_m)에 접속하는 거의 모든 서브 비트선의 기생 용량도 배선 용량이 되기 때문에, 그 만큼 동작 속도가 저하되지만, 배선 용량이 증가함으로써, 서브 비트선의 전위가 노이즈의 영향을 받아 크게 변동했다고 하더라도, 주비트선(MBL_m) 등에 전하가 축적하는 과정에서 평준화되어, 결과적으로 노이즈의 영향을 받기 어려워진다.
(실시형태 4)
본 실시형태에서는, 도 9에 나타낸 반도체 메모리 장치 및 그 동작의 예에 대하여 설명한다. 도 9에는 반도체 메모리 장치의 제 n 행 제 m 열의 셀과 제 n 행 제 (m＋1) 열의 셀과, 제 m 열 및 제 (m＋1) 열의 드라이버 회로의 일부를 나타낸다.
본 실시형태의 반도체 메모리 장치의 셀은, 선택 트랜지스터(STr)와 판독 트랜지스터(RTr)와 복수의 메모리셀과 서브 비트선(SBL)을 가진다. 선택 트랜지스터(STr_n_m)의 드레인 및 선택 트랜지스터(STr_n_m＋1)의 드레인은 각각 주비트선(MBL_m) 및 주비트선(MBL_m＋1)에 접속하고, 선택 트랜지스터(STr_n_m)의 소스 및 선택 트랜지스터(STr_n_m＋1)의 소스는 각각 서브 비트선(SBL_n_m) 및 서브 비트선(SBL_n_m＋1)에 접속하고, 선택 트랜지스터(STr_n_m)의 게이트 및 선택 트랜지스터(STr_n_m＋1)의 게이트는 모두 선택선(SL_n)에 접속한다.
판독 트랜지스터(RTr_n_m)의 드레인 및 판독 트랜지스터(RTr_n_m＋1)의 드레인은 각각 주비트선(MBL_m) 및 주비트선(MBL_m＋1)에 접속하고, 판독 트랜지스터(RTr_n_m)의 게이트 및 판독 트랜지스터(RTr_n_m＋1)의 게이트는 각각 서브 비트선(SBL_n_m＋1) 및 서브 비트선(SBL_n_m)에 접속하고, 판독 트랜지스터(RTr_n_m)의 소스 및 판독 트랜지스터(RTr_n_m＋1)의 소스는 각각 제 2 전원 공급선(XL2_n), 제 1 전원 공급선(XL1_n)에 접속된다.
또한, 메모리셀은 트랜지스터와 용량 소자를 가지고, 용량 소자의 한쪽의 전극과 트랜지스터의 소스가 접속하고, 트랜지스터의 드레인은 서브 비트선(SBL)에 접속한다. 용량 소자의 다른 한쪽의 전극은 일정한 전위(여기에서는 0 V)로 보유되어 있다.
또한, 메모리셀의 트랜지스터의 게이트는 워드선(WL)에 접속하지만, 워드선(WL_n_1)은 제 n 행 제 m 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지만, 제 n 행 제 (m＋1) 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지 않고, 워드선(WL_n_2)은 제 n 행 제 (m＋1) 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지만, 제 n 행 제 m 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지 않게 한다.
즉, 하나의 워드선(WL)의 전위를 H로 할 때, 그 워드선(WL)이 통과하는 제 m 열의 셀과, 그것에 인접하는 제 (m＋1) 열의 셀에 있어서, 한쪽의 셀에서는 트랜지스터가 온으로 되어 있는 메모리셀이 하나 있지만, 다른 한쪽의 셀에서는 트랜지스터가 온으로 되어 있는 메모리셀이 없는 상태가 된다.
또한, 드라이버 회로는 제 1 열 트랜지스터(CTr1_m 및 CTr1_m＋1)와 제 2 열 트랜지스터(CTr2_m 및 CTr2_m＋1)와 플립플롭 회로(FF_m/m＋1)를 가진다.
제 1 열 트랜지스터(CTr1_m)의 게이트 및 제 2 열 트랜지스터(CTr2_m＋1)의 게이트는 모두 제 1 열 드라이버선(RL1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 드레인 및 제 2 열 트랜지스터(CTr2_m＋1)의 드레인은 각각 주비트선(MBL_m) 및 주비트선(MBL_m＋1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 소스 및 제 2 열 트랜지스터(CTr2_m＋1)의 소스는 각각 ＋0.5 V와 ＋1 V로 보유되어 있다.
제 2 열 트랜지스터(CTr2_m)의 게이트 및 제 1 열 트랜지스터(CTr1_m＋1)의 게이트는 모두 제 2 열 드라이버선(RL2)에 접속하고, 제 2 열 트랜지스터(CTr2_m)의 드레인 및 제 1 열 트랜지스터(CTr1_m＋1)의 드레인은 각각 주비트선(MBL_m) 및 주비트선(MBL_m＋1)에 접속하고, 제 2 열 트랜지스터(CTr2_m)의 소스 및 제 1 열 트랜지스터(CTr1_m＋1)의 소스는, 각각 ＋1 V와 ＋0.5 V로 보유되어 있다.
즉, 제 1 열 드라이버선(RL1)의 전위를 H로 하면, 주비트선(MBL_m) 및 주비트선(MBL_m＋1)의 전위는 각각 ＋0.5 V, ＋1 V가 된다. 또한, 제 2 열 드라이버선(RL2)의 전위를 H로 하면, 주비트선(MBL_m) 및 주비트선(MBL_m＋1)의 전위는 각각 ＋1 V, ＋0.5 V가 된다.
또한, 주비트선(MBL_m)은 플립플롭 회로(FF_m/m＋1)의 한쪽의 단자와 접속하고, 주비트선(MBL_m＋1)은 플립플롭 회로(FF_m/m＋1)의 다른 한쪽의 단자와 접속한다. 또한, 주비트선(MBL_m) 및 주비트선(MBL_m＋1)은 각각 데이터 입출력 단자(DATA_m) 및 데이터 입출력 단자(DATA_m＋1)에 접속한다.
이러한 구성의 반도체 메모리 장치의 판독 방법에 대하여 도 10을 이용하여 설명한다. 여기에서는, 제 n 행 제 m 열의 셀의 워드선(WL_n_1)에 접속하는 트랜지스터를 가지는 메모리셀의 용량 소자가 ＋1 V로 충전되어 있다(즉, 데이터 "1"이 기록되어 있다)고 한다. 또한, 각 메모리셀의 용량 소자의 용량은 서브 비트선(SBL)의 기생 용량 및 판독 트랜지스터(RTr)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4로 한다.
또한, 판독 트랜지스터(RTr)를 N 채널형, 그 스레시홀드값을 ＋0.5 V로 하고, 게이트의 전위가 ＋0.5 V일 때는 ＋0.4 V일 때의 10배의 전류가 소스 드레인간에 흐르고(즉, 소스 드레인간의 저항이 1/10임), 게이트의 전위가 ＋0.6 V일 때는 ＋0.5 V일 때의 10배의 전류가 소스 드레인간에 흐르는 것으로 한다.
먼저, 도 10의 기간(T1)에 나타낸 바와 같이, 제 1 열 드라이버선(RL1)과 선택선(SL_n)의 전위를 H로 하고, 제 1 열 트랜지스터(CTr1_m) 및 제 2 열 트랜지스터(CTr2_m＋1), 선택 트랜지스터(STr_n_m) 및 선택 트랜지스터(STr_n_m＋1)를 온으로 한다.
그 결과, 주비트선(MBL_m) 및 서브 비트선(SBL_n_m), 주비트선(MBL_m＋1) 및 서브 비트선(SBL_n_m＋1)의 전위는 각각, ＋0.5 V, ＋1 V가 된다. 또한, 제 1 전원 공급선(XL1_n), 제 2 전원 공급선(XL2_n)의 전위를 ＋0.5 V로 한다. 이것은 판독 트랜지스터(RTr)의 소스 드레인간의 도통을 방지하기 위해서이다.
판독 트랜지스터(RTr_n_m)는 게이트의 전위가 ＋1 V이고, 소스와 드레인의 전위가 ＋0.5 V이므로, 소스 드레인간의 전류는 흐르지 않는다. 또한, 판독 트랜지스터(RTr_n_m＋1)는 게이트의 전위가 ＋0.5 V이고, 소스의 전위가 ＋0.5 V, 드레인의 전위는 ＋1 V이므로, 소스 드레인간의 전류는 역시 흐르지 않는다.
또한, 플립플롭 회로(FF_m/m＋1)의 전원 전위는 고전위(VH), 저전위(VL) 모두 ＋0.5 V로 하여 동작하지 않는 상태로 해 둔다. 그 후, 제 1 열 드라이버선(RL1)과 선택선(SL_n)의 전위를 L로 하고, 제 1 열 트랜지스터(CTr1_m) 및 제 2 열 트랜지스터(CTr2_m＋1), 선택 트랜지스터(STr_n_m 및 STr_n_m＋1)를 오프로 한다.
다음에, 도 10의 기간(T2)에 나타낸 바와 같이, 워드선(WL_n_1)의 전위를 H로 한다. 또, 제 1 전원 공급선(XL1_n)의 전위를 0 V로 한다. 제 n 행 제 m 열의 셀에는, 워드선(WL_n_1)과 접속하는 트랜지스터를 가지는 메모리셀이 있기 때문에, 이 트랜지스터가 온이 되고, 용량 소자에 축적되어 있던 전하가 방출되어 서브 비트선(SBL_n_m)의 전위가 변동한다. 여기에서는 용량 소자의 전위가 ＋1 V였기 때문에, 용량 소자의 용량과 서브 비트선 등의 용량의 비율로부터 서브 비트선(SBL_n_m)의 전위는 ＋0.6 V가 된다.
그 결과, 판독 트랜지스터(RTr_n_m＋1)의 저항이 저하되어, 주비트선(MBL_m＋1)의 전위가 급저하한다. 한편, 제 n 행 제 (m＋1) 열의 셀에는, 워드선(WL_n_1)과 접속하는 트랜지스터를 가지는 메모리셀이 없기 때문에 서브 비트선(SBL_n_m＋1)의 전위는 변동하지 않고, ＋1 V인 채이다. 또한, 주비트선(MBL_m)의 전위는 ＋0.5 V인 채이다. 그 후, 워드선(WL_n_1)의 전위를 L로 한다.
서브 비트선(SBL_n_m)의 전위가 안정될 때까지의 시간은 워드선(WL_n_1)과 접속하는 트랜지스터의 온 저항과 서브 비트선(SBL_n_m)의 용량의 곱에 비례한다. 서브 비트선의 용량은 종래의 DRAM의 비트선의 용량의 수백분의 1 이하의 1 fF 이하로 할 수 있다. 따라서, 트랜지스터의 온 저항이 종래의 DRAM에서 일반적으로 이용되고 있는 규소를 이용한 트랜지스터의 수백배이어도 종래의 DRAM과 동일한 정도의 시간에 끝난다. 서브 비트선(SBL_n_m)의 용량을 보다 작게 할 수 있다면, 보다 단시간에 안정될 수 있다.
예를 들어, 온 저항이 규소를 이용한 트랜지스터의 수십 내지 수백배(즉, 전계 효과 이동도가 수십 내지 수백분의 1)인 산화물 반도체를 이용한 트랜지스터라고 하더라도, 종래의 DRAM과 동일한 정도 혹은 보다 고속에서의 판독이 가능하게 된다.
그리고, 도 10의 기간(T3)에 나타낸 바와 같이, 선택선(SL_n)의 전위를 H로 하고, 제 2 전원 공급선(XL2_n)의 전위를 0 V로 한다. 또한, 플립플롭 회로(FF_m/m＋1)의 고전위 전원의 전위를 ＋1 V로, 저전위 전원의 전위를 0 V로 한다. 또한, 도 10에 나타낸 바와 같이, 선택선(SL_n)의 전위는 기간(T1)이나 기간(T2)의 일부 이외는 H로 하는 것이 바람직하다.
플립플롭 회로(FF_m/m＋1)는 주비트선(MBL_m과 MBL_m＋1)의 전위차를 증폭한다. 즉, 주비트선(MBL_m)의 전위가 ＋0.5 V인데 대하여, 주비트선(MBL_m＋1)의 전위는 거의 0 V이기 때문에, 플립플롭 회로(FF_m/m＋1)는 주비트선(MBL_m)의 전위를 ＋1 V로, 주비트선(MBL_m＋1)의 전위를 0 V로 한다.
이 때, 제 1 전원 공급선(XL1_n), 제 2 전원 공급선(XL2_n)의 전위가 모두 0 V이면, 판독 트랜지스터(RTr)의 소스 드레인간의 도통을 방지할 수 있다. 여기에서는, 선택 트랜지스터(STr)가 온으로 되어 있기 때문에, 서브 비트선(SBL)의 전위는 주비트선(MBL)의 전위와 동일하게 되지만, 그 때 판독 트랜지스터의 게이트와 드레인의 전위가 서로 역위상(즉, 0 V와 ＋1 V 혹은 ＋1 V와 0 V)이 되기 때문이다.
데이터를 판독하는 경우에는 이 시점의 데이터 입출력 단자(DATA_m)의 전위를 관측하면 좋다. 또한, 데이터 입출력 단자(DATA_m＋1)에는 데이터 입출력 단자(DATA_m)의 전위와는 역위상의 전위가 관측된다. 즉, 데이터 입출력 단자(DATA_m)의 전위가 ＋1 V이면, 데이터 입출력 단자(DATA_m＋1)의 전위는 0 V가 되고, 데이터 입출력 단자(DATA_m)의 전위가 0 V이면, 데이터 입출력 단자(DATA_m＋1)의 전위는 ＋1 V가 된다.
그리고, 도 10의 기간(T4)에 나타낸 바와 같이, 플립플롭 회로(FF_m/m＋1)의 전원 전위(VH 및 VL)를 모두 ＋0.5 V로 함과 동시에, 워드선(WL_n_1)의 전위를 H로 한다. 이 결과, 워드선(WL_n_1)에 트랜지스터가 접속하는 메모리셀(이 경우는, 제 n 행 제 m 열의 셀 중의 메모리셀)의 용량 소자가 서브 비트선(SBL)의 전위로 충전된다.
이 경우는, 당초 기입되어 있던 데이터와 같은 데이터 "1"이 기입되는 것이지만, 데이터를 다시 쓴다면, 데이터 입출력 단자(DATA_m)의 전위를 기입하는 데이터에 따른 것으로 하면 좋다. 또한, 그 때에는, 데이터 입출력 단자(DATA_m＋1)의 전위를 역위상의 것으로 하면, 판독 트랜지스터(RTr)의 소스 드레인간의 도통을 방지할 수 있다.
이상의 예에서는, 메모리셀의 용량 소자의 전위를 ＋1 V로 했지만, 용량 소자의 전위가 당초 0 V였을 경우(데이터 "0"이 기록되어 있었을 경우)도 마찬가지로 할 수 있다(도 10 중의 점선을 참조). 그 때, 상기의 기간(T2)에서는, 서브 비트선(SBL_n_m)의 전위는 ＋0.4 V가 되고, 판독 트랜지스터(RTr_n_m＋1)의 저항은 데이터 "1"의 경우의 100배이기 때문에, 주비트선(MBL_m＋1)의 전위는 당초의 ＋1 V로부터 거의 저하하지 않는다.
즉, 주비트선(MBL_m)의 전위(＋0.5 V)쪽이 주비트선(MBL_m＋1)의 전위(＋1 V 미만)보다 낮다. 따라서, 기간(T3)에 있어서, 플립플롭 회로(FF_m/m＋1)를 작동시키면, 주비트선(MBL_m)의 전위는 0 V, 주비트선(MBL_m＋1)의 전위는 ＋1 V가 된다.
본 실시형태의 반도체 메모리 장치에서는, 기입이나 판독 시에, 메모리셀의 트랜지스터의 온 저항(혹은 전계 효과 이동도)의 대소는 그다지 문제가 되지 않고, 예를 들면, 산화물 반도체와 같이 이동도가 규소 반도체의 수십분의 1 내지 수백분의 1인 반도체 재료를 이용해도 좋다. 그것은 이하와 같이 설명할 수 있다.
종래의 DRAM에서는, 기입에 필요로 하는 시간은 (A1) 주비트선의 용량과 주비트선의 저항의 곱과, (A2) 메모리셀의 용량 소자의 용량과 메모리셀의 트랜지스터의 온 저항의 곱의 합(A1＋A2)에 비례한다. 또한, 일반적으로 (A2)는 (A1)과 동등 이상 10배 이하이다.
한편, 본 실시형태에서는, 기입에 필요로 하는 시간은 (B1) 주비트선의 용량과 주비트선의 저항의 곱과, (B2) 서브 비트선의 용량과 선택 트랜지스터의 온 저항의 곱과, (B3) 메모리셀의 용량 소자의 용량과 메모리셀의 트랜지스터의 온 저항의 곱의 합(B1＋B2＋B3)에 비례한다.
이것들을 비교하면, (A1)과 (B1)은 동등하다고 간주할 수 있다. 또한, (A2)와 (B2)를 비교한 경우, 모두 규소 반도체를 이용한 트랜지스터를 사용한다면, 트랜지스터의 온 저항은 동등하다. 한편, 종래의 DRAM의 용량 소자의 용량이 10 fF 이상인데 대하여, 본 실시형태에서의 서브 비트선의 용량은 1 fF 이하, 바람직하게는 0.1 fF 이하로 할 수 있으므로, (B2)는 (A2)의 10의 1, 바람직하게는 100의 1 이하로 할 수 있다.
또한, (B3)에 관해서는, 예를 들면, 산화물 반도체의 온 저항을 규소 반도체의 것보다 100배 크다고 해도, 용량 소자의 용량을 종래의 DRAM의 용량 소자의 용량의 100의 1 이하인 0.1 fF 이하로 하면, (B3)은 (A2)와 동등, 혹은 그 이하이다.
이상의 설명으로부터 분명히 알 수 있는 바와 같이, 용량이 충분히 작은 서브 비트선을 이용하고, 또한, 용량 소자의 용량도 충분히 작게 함으로써, 온 저항이 매우 큰(전계 효과 이동도가 매우 작은) 트랜지스터를 이용해도, 종래의 DRAM과 손색이 없는 기입 속도를 실현할 수 있다. 판독도 마찬가지의 논의로부터, 종래의 DRAM과 동일한 정도의 속도로 행할 수 있다.
밴드 갭이 큰 산화물 반도체를 이용한 경우에는 리프레시가 실질적으로 불필요하므로 소비 전력을 저감할 수 있는 효과가 있지만, 종래의 DRAM의 메모리셀의 트랜지스터에 사용한 것만으로는, 동작 속도가 현저하게 저하하기 때문에 실용적이지 않다.
그러나, 본 실시형태에 나타낸 바와 같이, 용량이 충분히 작은 서브 비트선을 이용하고, 또한, 용량 소자의 용량도 충분히 작게 함으로써, 종래의 DRAM과 손색이 없는 동작 속도를 실현할 수 있고, 또한, 리프레시가 실질적으로 불필요한 신규 반도체 메모리 장치를 실현할 수 있다.
그런데, 본 실시형태의 반도체 메모리 장치에서는, 서브 비트선의 용량도 매우 작기 때문에, 그 전위는 노이즈의 영향을 받기 쉬워진다. 따라서, 서브 비트선을 게이트로 하는 판독 트랜지스터의 도통 상태도 노이즈의 영향을 받게 된다. 그러나, 그러한 노이즈의 영향은 보다 용량이 큰 주비트선 및 다른 서브 비트선에 전하를 축적하는 과정에서 평준화되기 때문에, 결과적으로는 노이즈의 영향을 억제할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 11에 나타낸 반도체 메모리 장치 및 그 동작의 예에 대하여 설명한다. 도 11에 나타낸 반도체 메모리 장치는 도 9에 나타낸 반도체 메모리 장치의 드라이버 회로를 보다 간단하게 한 것이다. 도 11에는 반도체 메모리 장치의 제 n 행 제 m 열의 셀과 제 n 행 제 (m＋1) 열의 셀과, 제 m 열 및 제 (m＋1) 열의 드라이버 회로의 일부를 나타낸다. 여기서, m은 홀수로 한다.
본 실시형태의 반도체 메모리 장치의 셀은 도 9에 나타낸 반도체 메모리 장치의 셀과 마찬가지로 선택 트랜지스터(STr)와 판독 트랜지스터(RTr)와 복수의 메모리셀과 서브 비트선(SBL)을 가진다. 도 9에 나타낸 반도체 메모리 장치의 셀과의 차이는, 판독 트랜지스터(RTr)의 소스가 짝수열 홀수열 모두 같은 전원 공급선(즉, 제 1 전원 공급선(XL1_n))에 접속되는 것이다.
또한, 드라이버 회로는, 적어도 제 1 열 트랜지스터(CTr1_m 및 CTr1_m＋1)와 플립플롭 회로(FF_m/m＋1)를 가진다. 제 1 열 트랜지스터(CTr1_m)의 게이트 및 제 1 열 트랜지스터(CTr1_m＋1)의 게이트는 모두 제 1 열 드라이버선(RL1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 드레인 및 제 1 열 트랜지스터(CTr1_m＋1)의 드레인은 각각 주비트선(MBL_m) 및 주비트선(MBL_m＋1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 소스 및 제 1 열 트랜지스터(CTr1_m＋1)의 소스는 모두 ＋0.5 V로 보유되어 있다. 즉, 제 1 열 드라이버선(RL1)의 전위를 H로 하면, 주비트선(MBL_m) 및 주비트선(MBL_m＋1)의 전위는 모두 ＋0.5 V가 된다.
플립플롭 회로(FF_m/m＋1)와 주비트선(MBL_m) 및 주비트선(MBL_m＋1)의 접속은 도 9에 나타낸 반도체 메모리 장치의 것과 같다.
도 13에는, 도 11에 나타낸 반도체 메모리 장치의 셀의 주요한 층의 레이아웃예를 나타낸다. 또한, 도 13의 선분 A-B의 단면은, 도 6 및 도 7의 A-B에 상당한다. 따라서, 자세한 것은 도 6 및 도 7과 그들에 관련된 기술을 참조하면 좋다.
도 13(A)는 불순물 영역(103d) 등이나 게이트(104a 내지 104c)나, 그것들에 접속하도록 설치되는 제 1 콘택트 플러그(106a) 등의 배치를 나타낸다. 도면의 상하의 방향은 워드선의 방향이다.
게이트(104a)는 선택선(SL_n)이며, 게이트(104b)는 판독 트랜지스터(RTr_n_m)의 게이트이다. 또한, 게이트(104c)는 인접하는 셀의 판독 트랜지스터의 게이트이다. 도 13(A)에 나타낸 바와 같이, 게이트(104b와 104c)가 워드선의 방향과 중첩되지 않게 배치함으로써, 셀과 셀의 간격을 좁힐 수 있으므로 고집적화에 바람직하다.
도 13(B)는 그 위에 형성되는 제 1 층 배선(108a 내지 108f)과 그것들에 접속하도록 설치되는 제 2 콘택트 플러그(110d) 등의 배치를 나타낸다. 제 1 층 배선(108c)은 판독 트랜지스터의 소스에 전위를 공급하는 제 1 전원 공급선(XL1_n)이다. 또한, 제 1 층 배선(108e)은 서브 비트선(SBL_n_m)의 일부이고, 인접하는 셀의 판독 트랜지스터의 게이트와 접속하며, 제 1 층 배선(108d)은 인접하는 셀의 서브 비트선의 일부이고, 판독 트랜지스터(RTr_n_m)의 게이트와 접속한다.
도 13(C)는 제 2 층 배선(112a 내지 112g)의 배치를 나타낸다. 이 중 제 2 층 배선(112c와 112e)은 메모리셀의 용량 소자의 대향 전극으로서 기능한다. 도 13(D)는 산화물 반도체층(114a 및 114b)의 배치를 나타낸다. 도 13(E)는 워드선(116a 내지 116d)과 제 3 콘택트 플러그(118a) 등의 배치를 나타낸다.
이러한 구성의 반도체 메모리 장치의 판독 방법에 대하여 도 12를 이용하여 설명한다. 여기에서는, 제 n 행 제 m 열의 셀의 워드선(WL_n_1)에 접속하는 트랜지스터를 가지는 메모리셀에 데이터 "1"이 기록되어 있었다고 한다. 또한, 각 메모리셀의 용량 소자의 용량은 서브 비트선(SBL)의 기생 용량 및 판독 트랜지스터(RTr)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4로 한다.
또한, 판독 트랜지스터(RTr)를 N 채널형으로 하고, 그 스레시홀드값을 ＋0.5 V로 하고, 게이트의 전위가 ＋0.5 V일 때는 ＋0.4 V일 때의 10배의 전류가 소스 드레인간에 흐르고(즉, 소스 드레인간의 저항이 1/10이다), 게이트의 전위가 ＋0.6 V일 때는 ＋0.5 V일 때의 10배의 전류가 소스 드레인간에 흐르는 것으로 한다.
먼저, 도 12의 기간(T1)에 나타낸 바와 같이, 제 1 열 드라이버선(RL1)과 선택선(SL_n)의 전위를 H로 하고, 제 1 열 트랜지스터(CTr1_m 및 CTr1_m＋1), 선택 트랜지스터(STr_n_m 및 STr_n_m＋1)를 온으로 한다.
그 결과, 주비트선(MBL_m 및 MBL_m＋1), 서브 비트선(SBL_n_m 및 SBL_n_m＋1)의 전위는 ＋0.5 V가 된다. 또, 제 1 전원 공급선(XL1_n)의 전위를 ＋0.5 V로 한다. 이것은 판독 트랜지스터(RTr)의 소스 드레인간의 도통을 방지하기 위해서이다. 판독 트랜지스터(RTr_n_m, RTr_n_m＋1)의 게이트, 소스, 드레인 모두 전위는 ＋0.5 V이므로, 소스 드레인간에 전류는 흐르지 않는다.
또한, 플립플롭 회로(FF_m/m＋1)의 전원 전위는 고전위(VH), 저전위(VL) 모두 ＋0.5 V로 하여 동작하지 않는 상태로 해 둔다. 그 후, 제 1 열 드라이버선(RL1)과 선택선(SL_n)의 전위를 L로 하고, 제 1 열 트랜지스터(CTr1_m 및 CTr1_m＋1), 선택 트랜지스터(STr_n_m 및 STr_n_m＋1)를 오프로 한다.
다음에, 도 12의 기간(T2)에 나타낸 바와 같이, 워드선(WL_n_1)의 전위를 H로 한다. 또한, 제 1 전원 공급선(XL1_n)의 전위를 0 V로 한다. 제 n 행 제 m 열의 셀에는, 워드선(WL_n_1)과 접속하는 트랜지스터를 가지는 메모리셀이 있기 때문에, 이 트랜지스터가 온이 되고, 용량 소자에 축적되어 있던 전하가 방출되어 서브 비트선(SBL_n_m)의 전위가 변동한다. 여기에서는 서브 비트선(SBL_n_m)의 전위는 ＋0.6 V가 된다. 그 후, 워드선(WL_n_1)의 전위를 L로 한다.
그 결과, 판독 트랜지스터(RTr_n_m＋1)의 저항이 저하되어, 주비트선(MBL_m＋1)의 전위가 0 V를 향해 급저하한다. 한편, 제 n 행 제 (m＋1) 열의 셀에는 워드선(WL_n_1)과 접속하는 트랜지스터를 가지는 메모리셀이 없기 때문에 서브 비트선(SBL_n_m＋1)의 전위는 변동하지 않고, ＋0.5 V인 채이다. 판독 트랜지스터(RTr_n_m)의 저항은 판독 트랜지스터(RTr_n_m＋1)의 저항의 10배이므로, 주비트선(MBL_m)의 전위의 저하는 주비트선(MBL_m＋1)에 비하면 완만하다.
그리고, 도 12의 기간(T3)에 나타낸 바와 같이, 선택선(SL_n)의 전위를 H로 하고, 플립플롭 회로(FF_m/m＋1)의 고전위 전원의 전위를 ＋1 V로, 저전위 전원의 전위를 0 V로 한다.
플립플롭 회로(FF_m/m＋1)는 주비트선(MBL_m과 MBL_m＋1)의 전위차를 증폭한다. 즉, 주비트선(MBL_m)의 전위보다 주비트선(MBL_m＋1)의 전위가 높기 때문에, 플립플롭 회로(FF_m/m＋1)는 주비트선(MBL_m)의 전위를 ＋1 V로, 주비트선(MBL_m＋1)의 전위를 0 V로 한다. 이 때, 제 1 전원 공급선(XL1_n)의 전위가 0 V이라면, 판독 트랜지스터(RTr)의 소스 드레인간의 도통을 방지할 수 있다. 데이터를 판독하는 경우에는 이 시점의 데이터 입출력 단자(DATA_m)의 전위를 관측하면 좋다.
그리고, 도 12의 기간(T4)에 나타낸 바와 같이, 플립플롭 회로(FF_m/m＋1)의 전원 전위(VH 및 VL)를 모두 ＋0.5 V로 함과 동시에, 워드선(WL_n_1)의 전위를 H로 한다. 이 결과, 워드선(WL_n_1)에 트랜지스터가 접속하는 메모리셀(이 경우는, 제 n 행 제 m 열의 셀 중의 메모리셀)의 용량 소자가 서브 비트선(SBL)의 전위로 충전된다.
이 경우는, 당초 기입되어 있던 데이터와 같은 데이터 "1"이 기입되는 것이지만, 데이터를 다시 쓴다면, 데이터 입출력 단자(DATA_m)의 전위를 기입하는 데이터에 따른 것으로 하면 좋다. 또한, 그 때에는, 데이터 입출력 단자(DATA_m＋1)의 전위를 역위상의 것으로 하면, 판독 트랜지스터(RTr)의 소스 드레인간의 도통을 방지할 수 있다.
이상의 예에서는, 메모리셀에 데이터 "1"이 기록되어 있었지만, 데이터 "0"이 기록되어 있었을 경우에도 마찬가지로 판독 기입을 할 수 있다(도 12 중의 점선을 참조). 그 때, 상기 기간(T2)에서는 서브 비트선(SBL_n_m)의 전위는 ＋0.4 V가 되고, 판독 트랜지스터(RTr_n_m＋1)의 저항은 데이터 "1"의 경우의 100배이기 때문에, 주비트선(MBL_m＋1)의 전위는 당초의 ＋0.5 V로부터 거의 저하하지 않는다.
한편, 상기 데이터 "1"의 경우와 마찬가지로 서브 비트선(SBL_n_m＋1)의 전위는 ＋0.5 V이며, 주비트선(MBL_m＋1)의 전위는, 상기 데이터 "1"의 경우와 마찬가지로 저하한다. 즉, 주비트선(MBL_m)의 전위가 주비트선(MBL_m＋1)의 전위보다 낮다. 따라서, 기간(T3)에 있어서, 플립플롭 회로(FF_m/m＋1)를 작동시키면, 주비트선(MBL_m)의 전위는 0 V, 주비트선(MBL_m＋1)의 전위는 ＋1 V가 된다.
본 실시형태의 반도체 메모리 장치는 도통 상태의 판독 트랜지스터( RTr_n_m와 RTr_n_m＋1)의 차를 판별하여, 데이터의 판독을 행하기 때문에, 도 9에 나타낸 반도체 메모리 장치에 비하면 안정성이 떨어진다.
예를 들어, 기간(T2)의 길이를 적확하게 설정할 필요가 있다. 너무 짧으면 데이터 "0"을 판독할 때에, 또, 너무 길면 데이터 "1"을 판독할 때에, 주비트선(MBL_m과 MBL_m＋1)의 사이의 전위의 차이가 작아져, 에러를 발생하기 쉬워진다.
또한, 주비트선(MBL_m과 MBL_m＋1) 사이의 전위의 차는 상기 예에서는 0.1 V 내지 0.3 V 정도이므로, 플립플롭 회로로 증폭할 때에 시간을 필요로 한다.
그러나, 드라이버 회로의 구조가 간단하고, 판독 트랜지스터의 소스에 접속하는 배선을 일종류(제 1 전원 공급선(XL1))로 할 수 있기 때문에, 집적화가 용이하다.
101：기판 102：소자 분리 절연물
103a：불순물 영역 103b：불순물 영역
103c：불순물 영역 103d：불순물 영역
104a：게이트 104b：게이트
104c：게이트 105：제 1 층간 절연물
106a：제 1 콘택트 플러그 106b：제 1 콘택트 플러그
106c：제 1 콘택트 플러그 106d：제 1 콘택트 플러그
106e：제 1 콘택트 플러그 107：제 1 매립 절연물
108a：제 1 층 배선 108b：제 1 층 배선
108c：제 1 층 배선 108d：제 1 층 배선
108e：제 1 층 배선 108f：제 1 층 배선
109：제 2 층간 절연물 110a：제 2 콘택트 플러그
110b：제 2 콘택트 플러그 110c：제 2 콘택트 플러그
110d：제 2 콘택트 플러그 111：제 2 매립 절연물
112a：제 2 층 배선 112b：제 2 층 배선
112c：제 2 층 배선 112d：제 2 층 배선
112e：제 2 층 배선 112f：제 2 층 배선
112g：제 2 층 배선 113：용량 소자용 절연물
114a：산화물 반도체층 114b：산화물 반도체층
115：게이트 절연물 116a：워드선
116b：워드선 116c：워드선
116d：워드선 117：제 3 층간 절연물
118a：제 3 콘택트 플러그 118b：제 3 콘택트 플러그
118c：제 3 콘택트 플러그 118d：제 3 콘택트 플러그
118e：제 3 콘택트 플러그 119：제 5 층 배선
120：제 6 층 배선 AMP：센스 증폭기
BL：비트선 Cs：기생 용량
CTr1：제 1 열 트랜지스터 CTr2：제 2 열 트랜지스터
DATA：데이터 입출력 단자 FF：플립플롭 회로
MBL：주비트선 MC：메모리셀
RL1：제 1 열 드라이버선 RL2：제 2 열 드라이버선
RTr：판독 트랜지스터 SBL：서브 비트선
SL：선택선 STr：선택 트랜지스터
VH：고전위의 전원 전위 VL：저전위의 전원 전위
VREF：참조 전위 WL：워드선
XL1：제 1 전원 공급선 XL2：제 2 전원 공급선

Claims (15)

1 이상의 주비트선과,
1 이상의 전위 공급선과,
4 이상의 워드선과,
2 이상의 셀을 가지고,
상기 셀 각각은 서브 비트선과, 선택 트랜지스터와, 판독 트랜지스터와, 2 이상의 메모리셀을 가지고,
상기 선택 트랜지스터의 드레인과 상기 판독 트랜지스터의 드레인은 상기 주비트선 중의 하나에 접속되고,
상기 판독 트랜지스터의 게이트는 상기 서브 비트선에 접속되고,
상기 판독 트랜지스터의 소스는 상기 전위 공급선 중의 하나에 접속되고,
상기 메모리셀 각각은 트랜지스터와 용량 소자를 가지고,
상기 용량 소자의 용량은 1 fF 이하이며,
상기 메모리셀 중의 하나의 상기 트랜지스터의 게이트는, 상기 워드선 중의 하나와 접속되고,
상기 선택 트랜지스터의 게이트 및 상기 판독 트랜지스터의 상기 게이트 위에 절연층이 제공되고,
상기 메모리셀의 상기 트랜지스터는 상기 절연층 위에 제공되고,
상기 메모리셀 중의 하나의 상기 트랜지스터와 상기 메모리셀 중의 다른 하나의 상기 트랜지스터는 서로 중첩되는, 반도체 메모리 장치.
제 1 주비트선과 제 2 주비트선과,
1 이상의 전위 공급선과,
4 이상의 워드선과,
제 1 셀과 제 2 셀을 가지고,
상기 제 1 셀은 제 1 서브 비트선과, 제 1 선택 트랜지스터와, 제 1 판독 트랜지스터와, 2 이상의 메모리셀을 가지고,
상기 제 2 셀은 제 2 서브 비트선과, 제 2 선택 트랜지스터와, 제 2 판독 트랜지스터와, 2 이상의 메모리셀을 가지고,
상기 제 1 선택 트랜지스터의 드레인과 상기 제 1 판독 트랜지스터의 드레인은 상기 제 1 주비트선에 접속되고,
상기 제 1 선택 트랜지스터의 소스와 상기 제 2 판독 트랜지스터의 게이트는 상기 제 1 서브 비트선에 접속되고,
상기 제 1 판독 트랜지스터의 소스는 상기 전위 공급선 중의 하나에 접속되고,
상기 메모리셀 각각은 트랜지스터와 용량 소자를 가지고,
상기 용량 소자의 용량은 1 fF 이하이며,
상기 메모리셀 중의 하나의 상기 트랜지스터의 게이트는 상기 워드선 중의 하나에 접속되는, 반도체 메모리 장치.
메모리 장치의 구동 방법에 있어서,
상기 메모리 장치는 1 이상의 주비트선과, 1 이상의 전위 공급선과, 4 이상의 워드선과, 2 이상의 셀을 가지고,
각각의 상기 셀은 서브 비트선과, 선택 트랜지스터와, 판독 트랜지스터와, 2 이상의 메모리셀을 가지고,
상기 선택 트랜지스터의 드레인과 상기 판독 트랜지스터의 드레인은 상기 주비트선 중의 하나에 접속되고,
상기 판독 트랜지스터의 게이트는 상기 서브 비트선에 접속되고,
상기 판독 트랜지스터의 소스는 상기 전위 공급선 중의 하나에 접속되고,
상기 메모리셀 각각은 트랜지스터 및 용량 소자를 가지고,
상기 용량 소자의 용량은 1 fF 이하이며,
상기 메모리셀 중의 하나의 상기 트랜지스터의 게이트는 상기 워드선 중의 하나에 접속되고,
상기 선택 트랜지스터의 게이트 및 상기 판독 트랜지스터의 상기 게이트 위에 절연층이 제공되고,
상기 메모리셀의 상기 트랜지스터는 상기 절연층 위에 제공되고,
상기 메모리셀 중의 하나의 상기 트랜지스터와 상기 메모리셀 중의 다른 하나의 상기 트랜지스터는 서로 중첩되고,
상기 방법은,
상기 선택 트랜지스터를 온으로 함으로써 상기 서브 비트선의 전위를 특정의 전위로 하는 과정; 및
메모리셀 중의 하나의 상기 트랜지스터를 온으로 하는 과정을 포함하는, 메모리 장치의 구동 방법.

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
TWI657565B (zh) 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置
JP6000560B2 (ja) 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP5901927B2 (ja) * 2011-10-06 2016-04-13 株式会社半導体エネルギー研究所 半導体装置
TWI607434B (zh) 2011-10-24 2017-12-01 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
US9105351B2 (en) 2011-11-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including amplifier circuit
TWI503821B (zh) * 2012-07-09 2015-10-11 Faraday Tech Corp 靜態隨機存取記憶裝置及其位元線電壓控制電路
US9887212B2 (en) 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2018092003A1 (en) * 2016-11-17 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN109256157B (zh) * 2017-07-12 2022-04-01 格科微电子（上海）有限公司 多值存储器的实现方法
US10347322B1 (en) * 2018-02-20 2019-07-09 Micron Technology, Inc. Apparatuses having memory strings compared to one another through a sense amplifier
JP7459079B2 (ja) * 2019-05-23 2024-04-01 株式会社半導体エネルギー研究所 半導体装置
US11397790B2 (en) * 2019-06-25 2022-07-26 Sandisk Technologies Llc Vector matrix multiplication with 3D NAND

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090103352A1 (en) * 2007-10-23 2009-04-23 Juhan Kim DRAM including a reduced storage capacitor

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6363197A (ja) 1986-09-03 1988-03-19 Toshiba Corp 半導体記憶装置
JP2547615B2 (ja) 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
JPH0828476B2 (ja) * 1991-06-07 1996-03-21 富士通株式会社 半導体装置及びその製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6087214A (en) * 1998-04-29 2000-07-11 Vlsi Technology, Inc. Arrangement and method for DRAM cell using shallow trench isolation
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6566698B2 (en) * 2000-05-26 2003-05-20 Sony Corporation Ferroelectric-type nonvolatile semiconductor memory and operation method thereof
JP4670177B2 (ja) * 2000-05-26 2011-04-13 ソニー株式会社 強誘電体型不揮発性半導体メモリ及びその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3963664B2 (ja) * 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
US6574148B2 (en) 2001-07-12 2003-06-03 Micron Technology, Inc. Dual bit line driver for memory
JP4706141B2 (ja) * 2001-07-31 2011-06-22 ソニー株式会社 強誘電体型不揮発性半導体メモリ、及び、半導体装置
DE10139725B4 (de) * 2001-08-13 2006-05-18 Infineon Technologies Ag Integrierter dynamischer Speicher sowie Verfahren zum Betrieb eines integrierten dynamischen Speichers
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4069607B2 (ja) * 2001-10-17 2008-04-02 ソニー株式会社 強誘電体型不揮発性半導体メモリ
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003204041A (ja) * 2002-01-09 2003-07-18 Sony Corp 強誘電体型不揮発性半導体メモリ及びその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) * 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6839258B2 (en) 2003-05-12 2005-01-04 Micron Technology, Inc. Folded DRAM CAM cell
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007042172A (ja) 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7310257B2 (en) * 2005-11-10 2007-12-18 Micron Technology, Inc. Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7209384B1 (en) * 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR100871673B1 (ko) * 2006-12-22 2008-12-05 삼성전자주식회사 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) * 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5594927B2 (ja) * 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
US20080266925A1 (en) 2007-04-30 2008-10-30 International Business Machines Corporation Array Split Across Three-Dimensional Interconnected Chips
JP2008282459A (ja) * 2007-05-08 2008-11-20 Elpida Memory Inc 半導体記憶装置
US7719905B2 (en) * 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
KR100891246B1 (ko) * 2007-05-17 2009-04-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7746680B2 (en) 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
JP5518313B2 (ja) * 2008-08-29 2014-06-11 ピーエスフォー ルクスコ エスエイアールエル センスアンプ回路及び半導体記憶装置
JP5680819B2 (ja) * 2008-08-29 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． センスアンプ回路及び半導体記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8456856B2 (en) * 2009-03-30 2013-06-04 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology
US8619483B2 (en) * 2009-08-27 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for accessing the memory circuits
CN102668062B (zh) 2009-10-21 2014-12-10 株式会社半导体能源研究所 半导体器件
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
WO2011062029A1 (en) 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI574259B (zh) * 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
JP6000560B2 (ja) * 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置
JP5901927B2 (ja) * 2011-10-06 2016-04-13 株式会社半導体エネルギー研究所 半導体装置
TWI607434B (zh) * 2011-10-24 2017-12-01 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
US9105351B2 (en) * 2011-11-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including amplifier circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090103352A1 (en) * 2007-10-23 2009-04-23 Juhan Kim DRAM including a reduced storage capacitor

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