KR20060107412A - 반도체기억장치 - Google Patents

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KR20060107412A
KR20060107412A KR1020060032015A KR20060032015A KR20060107412A KR 20060107412 A KR20060107412 A KR 20060107412A KR 1020060032015 A KR1020060032015 A KR 1020060032015A KR 20060032015 A KR20060032015 A KR 20060032015A KR 20060107412 A KR20060107412 A KR 20060107412A
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KR1020060032015A
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노리후미 가메시로
리이치로 다케무라
토모유키 이시이
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

2트랜지스터형의 게인 셀에 있어서, 오동작 없이 안정된 판독이 가능하며, 또한, 면적이 작은 메모리셀을 갖는 반도체기억장치를 제공한다.
기록 트랜지스터(M2) 및 판독 트랜지스터(M1)를 갖는 2트랜지스터형 게인셀메모리에 있어서, 기록 워드 선(ＷＷＬ), 판독 워드 선(ＲＷＬ), 기록 비트 선(ＷＢＬ) 및 판독 비트 선(ＲＢＬ)을 각각 따로 준비하고, 각각 독립하여 인가전압을 설정한다. 또한, 메모리셀(ＭＣ)을, 인접하는 메모리셀(ＭＣ)과 동일한 판독 워드 선(ＲＷＬ) 및 기록 비트 선(ＷＢＬ)에 접속한다.
기록 트랜지스터, 판독 트랜지스터, 워드선, 비트선

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 본 발명의 실시형태 1에 있어서의 반도체기억장치를 구성하는 메모리셀과 배선의 접속 관계를 나타내는 등가 회로도이다.
도2는 본 발명의 실시형태 1에 있어서의 반도체기억장치의 일부를 나타내는 등가 회로도이다.
도3은 본 발명의 실시형태 1,3,4에 있어서의 반도체기억 소자의 판독 동작시의 신호파형을 나타내는 타이밍 차트이다.
도4는 본 발명의 실시형태 1∼4에 있어서의 반도체기억 소자의 기록 및 개서(改書) 동작시의 신호파형을 나타내는 타이밍 차트이다.
도5는 본 발명의 실시형태 1,3,4에 있어서의 반도체기억장치의 제1의 동작 모드에 있어서의 재기록 동작시의 신호파형을 나타내는 타이밍 차트이다.
도6은 본 발명의 실시형태 1,3,4에 있어서의 반도체기억장치의 제2의 동작 모드에 있어서의 재기록 동작시의 신호파형을 나타내는 타이밍 차트이다.
도7은 본 발명의 실시형태 2∼5에 있어서의 반도체기억장치를 구성하는 메모리셀과 배선의 접속 관계를 나타내는 등가 회로도이다.
도8은 본 발명의 실시형태 2에 있어서의 반도체기억장치의 일부를 나타내는 등가 회로도이다.
도9는 본 발명의 실시형태 2에 있어서의 반도체기억 소자의 판독 동작시의 신호파형을 나타내는 타이밍 차트이다.
도10은 본 발명의 실시형태 2에 의한 반도체기억장치의 제1의 동작 모드에 있어서의 재기록 동작시의 신호파형을 나타내는 타이밍 차트이다.
도11은 본 발명의 실시형태 2에 의한 반도체기억장치의 제2의 동작 모드에 있어서의 재기록 동작시의 신호파형을 나타내는 타이밍 차트이다.
도12는 본 발명의 실시형태 3,4에 있어서의 반도체기억장치의 일부를 나타내는 등가 회로도이다.
도13(a)은 본 발명의 실시형태 3에 있어서의 반도체기억장치의 일부를 나타내는 상면
도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도, (c)은 (a)의 Ｂ-B'절단면에 있어서의 단면도이다.
도14는 본 발명의 실시형태3에 있어서의 반도체기억장치의 메모리셀 어레이의 구성을 나타내는 상면도이다.
도15 (a)는 본 발명의 실시형태3에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도, (c)는 (a)의 B-B'절단면에 있어서의 단면도이다.
도16(a)는 본 발명의 실시형태 3에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도, (c)는 (a)의 B-B'절단면에 있어서의 단면도이다.
도17(a)는 본 발명의 실시형태3에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도, (c)는 (a)의 B-B'절단면에 있어서의 단면도이다.
도18(a)는 본 발명의 실시형태4에 있어서의 반도체기억장치의 일부를 나타내는 상면
도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도이다.
도19는 본 발명의 실시형태4에 있어서의 반도체기억장치의 메모리셀 어레이의 구성을 나타내는 상면도이다.
도20(a)는 본 발명의 실시형태 4에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도이다.
도21(a)는 본 발명의 실시형태4에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도이다.
도22(a)는 본 발명의 실시형태4에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도이다.
도23(a)는 본 발명의 실시형태4에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도이다.
도24(a)는 본 발명의 실시형태4에 있어서의 반도체기억장치의 제조 방법을 설명하기 위한 상면도, (b)는 (a)의 Ａ-A'절단면에 있어서의 단면도이다.
도25는 본 발명의 실시형태5에 있어서의 반도체기억장치의 일부를 나타내는 등가 회로도이다.
도26은 본 발명의 실시형태5에 있어서의 반도체기억 소자의 판독 동작시의 신호파형을 나타내는 타이밍 차트이다.
도27은 본 발명의 실시형태5에 있어서의 반도체기억 소자의 기록 및 개서 동작시의 신호파형을 나타내는 타이밍 차트이다.
도28은 본 발명의 실시형태5에 의한 반도체기억장치에 있어서의 재기록 동작시의 신호파형을 나타내는 타이밍 차트이다.
도29는 본 발명의 전제로서 검토한 ＤＲＡＭ의 메모리셀을 나타내는 등가 회로도이다.
<부호의 설명>
1:기록 트랜지스터의 소스 영역 2:기록 트랜지스터의 드레인 영역
3:채널 4:기록 트랜지스터의 게이트 절연막
5:기록 트랜지스터의 제어 전극 6:기판
7:판독 트랜지스터의 소스 영역 8:판독 트랜지스터의 드레인 영역
9:판독 트랜지스터의 게이트 절연막 10:마스크 패턴
11:소자분리 영역 12:층간SiO213레지스트 패턴
ＢＬ: 비트 선 ＳＬ, ＳＲ: 선택 트랜지스터
ＷＬ: 워드 선 M: 트랜지스터
C: 커패시터 ＭＣ: 메모리셀
M1:판독 트랜지스터 M2:기록 트랜지스터
ＧＮＤ: 접지 전위 ＳＮ: 기억 노드
ＷＷＬ: 기록 워드 선 ＷＢＬ: 기록 비트 선
ＲＷＬ: 판독 워드 선 ＲＢＬ: 판독 비트 선
ＶＲＷＬ: 판독 워드 선 전위 ＶＲＢＬ: 판독 비트 선 전위
ＶＳＮ1: 기억 노드에 "1"이 기록되어 있을 때의 전위
ＶＳＮ0: 기억 노드에 "0"이 기록되어 있을 때의 전위
ＶＳＮ: 기억 노드의 전위 Ｖｔｈ: 판독 트랜지스터의 문턱치 전압
Ｖｐｒｅ: 판독 비트 선의 프리챠지 전위
Ｖｒｅｆ: 감지 증폭기의 참조 전위 ＳＡ: 감지 증폭기
Ｖ1/2: 판독 워드 선의 하이레벨 전위와 로 레벨 전위의 중간전위
ＶｔｈＷ: 기록 트랜지스터의 문턱치 전압
ＣＴＲＢＬ: 판독 비트 선 콘택트 ＣＴＲＷＬ: 판독 워드 선 콘택트
ＣＴＷＷＬ: 기록 워드 선 콘택트 ＳＤ: 숏키 다이오드
본 발명은, ＤＲＡＭ등의 반도체기억장치에 관해서 적용가능하다.
본 발명자가 검토한 기술로서, 예컨대, 반도체기억장치에 있어서는, 다음의 기술을 생각할 수 있다.
고밀도, 대용량의 반도체 메모리로서 대표적인 1트랜지스터-1커패시터형ＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)으로는, 도29(a) 에 나타낸 바와 같이, 비트 선(ＢＬ)과 공통 전위선 (예컨대, 접지 전위ＧＮＤ)과의 사이에, 워드 선(ＷＬ)의 전위에 의해 on/off가 제어되는 트랜지스터(M)과, 메모리 커패시터(C)가 직렬접속되어서 메모리셀이 구성되어 있다. 이 메모리셀에서는, 기록 동작시에 있어서의 비트 선(ＢＬ)의 전위의 설정에 의존해서 상이한 전하량이 커패시터(C)에 축적되는 것을 이용하여 정보의 기억을 한다. 판독 동작시에는, 커패시터(C)에 유지되어 있는 신호전하에 의해서 직접 비트 선의 충방전을 하여, 비트 선의 전위변화를 감지 증폭기에서 증폭함으로써, 기억 정보가 "1"인가 "0"을 판별한다. 이 때문에, 기억 정보의 판독시에 즈음하여 안정 동작을 확보하기 위해서는, 충분한 커패시터 용량을 갖게 할 필요가 있다.
그런데, 메모리셀의 미세화가 진행함에 따라, 커패시터 용량에 사용할 수 있는 면적이 저하한다. 이 때문에, 단순한 메모리셀의 미세화를 하면 축적 전하량이 감소하고, 판독 신호의 진폭이 작아지기 때문에, 판독에 즈음해서 안정 동작을 확보 할 수가 없게 된다. 이 때문에, 세대를 진행시킬 때마다, 커패시터(C)의 입체화 혹은 커패시터 절연막의 고 유전율화등, 일정한 신호전하량을 확보하기 위한 연구가 되어 왔다. 그러나, 세대 마다 신규의 고유전율 재료를 개발 할 필요하게 있어, 스케이링이 점점 곤란해지고 있다.
그래서, 도29(b)에 나타낸 바와 같이, 신호전하를 판독 트랜지스터(M1)의 제어 전극에 유지하고, 판독할 때에 판독 트랜지스터(M1)에 의해서 신호를 증폭하고, 비트 선(ＢＬ)에 출력하는, 소위 게인 셀이 주목되고 있다 (예컨대, 특허문헌 1의 도16참조). 게인 셀 구성이면 축적 전하가 적어도 충분한 판독 신호를 확보하는 것이 가능해서, 미세화에 적합한다.
도29(b)는, 게인 셀의 일종인 2트랜지스터-1커패시터형 메모리셀의 구성 예를 게시하는 회로도이다. 도29(b) 에 나타낸 바와 같이, 이 메모리셀은, 기록 트랜지스터(M2), 판독 트랜지스터(M1)및 커패시터(C)에 의해 구성되어 있다.기록 트랜지스터(M2)은, 게이트가 워드 선(ＷＬ)에 접속되어, 소스, 드레인의 한 쪽이 비트 선ＢＬ에 접속되어 있다. 판독 트랜지스터(M1)은, 게이트가 기록 트랜지스터(M2)의 소스, 드레인의 다른 쪽에 접속되고, 소스가 비트 선(ＢＬ)에 접속되어, 드레인이 기준전위 (예컨대, 접지 전위ＧＮＤ)의 공급선에 접속되어 있다. 커패시터(C)는, 한쪽의 전극이 판독 트랜지스터(M1)과 기록 트랜지스터(M2)의 접속 중점에 접속되고, 다른 쪽의 전극이 워드 선(ＷＬ)에 접속되어 있다. 이 커패시터(C)의 한쪽의 전극 및 이것에 접속된 판독 트랜지스터(M1)과 기록 트랜지스터(M2)의 접속 중점이, 메모리셀의 기억 노드(ＳＮ)를 한다.
또한, 워드 선을 기록용과 판독용에 분할하고, 독립하여 제어를 해서 판독 동작을 하는 방법이 있다. 예컨대, 특허문헌1의 도2 및 그 설명에는, 기록용과 판독용의 워드 선을 갖는 2트랜지스터-1커패시터형의 ＤＲＡＭ게인 셀 기술에 관해서 기재되어 있다. 이 게인 셀 구성의 메모리셀에 있어서는, 도29(c)에 나타낸 바와 같이, 워드 선이 기록용 (기록 워드 선(ＷＷＬ))과 판독용 (판독 워드 선(ＲＷＬ))에 따로따로 마련되어져 있다.
<특허문헌1>특개 2001-53167호 공보
그런데, 상기와 같은 기술에 관해서, 본 발명자가 검토한 결과, 이하와 같은 것이 명백하게 되었다.
예컨대, 도29(b)에 나타낸 바와 같은 메모리셀으로는, 기록용과 판독용의 워드 선이 1개로 공통화되어 있기 때문에, 판독 트랜지스터(M1)과 기록 트랜지스터(M2)를 독립하여 제어 할 수가 없고, 이 때문에, 워드 선에 인가 하는 전압설정의 자유도가 낮다고 하는 과제가 있다. 이하에 구체적으로 기술한다.
도29(b)에 나타내는 바와 같은 메모리셀로는, 워드 선(ＷＬ)은, 기록변환 때에 적어도 3단계의 전위설정이 필요하게 된다. 즉, 기록 트랜지스터(M2) 및 판독 트랜지스터(M1)를 상시 off 상태로 하는 유지 전압과, 판독 동작시에 ｐ형 기록 트랜지스터(M2)는 상시 off이며, 기억 정보에 따라 ｎ형 판독 트랜지스터(M1)이 on/off 가능한 판독시의 높은 전압과, 기록 동작시에 기억 정보에 관계없이 ｎ형 판독 트랜지스터(M1)는 상시 off에서, ｐ형 기록 트랜지스터(M2)를 on으로 하는 기록시의 낮은 전압이, 워드 선(ＷＬ)의 설정 전위로서 필요하게 된다.
또한, 기억 정보와, 워드 선(ＷＬ)과 커패시터(Ｃ)사이의 전압 커플링에 의해 판독 트랜지스터의 on/off를 제어하기 때문에, 기생 용량만으로는 불충분할 경우, 기억 노드에 커패시터를 형성하는 추가 공정이 필요하게 된다.
이와 같이, 도29(b)에 나타내는 게인 셀 구성의 메모리셀에서는, 워드 선(ＷＬ)의 전위를 적어도 3단계로 설정할 필요가 있고, 커패시터(C)의 용량 및 기록 트랜지스터(M2), 판독 트랜지스터(M1)의 문턱치 값의 편차도 고려하면, 워드 선에 인가되는 전압에 대한 트랜지스터의 동작 마진이 작아, 오동작할 가능성이 높다고 하는 과제가 있었다.
또한, 도29(c)에 나타내는 바와 같은 메모리셀에서는, 워드 선이 기록용과 판독용으로 따로 따로 설치되기 때문에, 각 워드 선의 설정 전위는 2단계로 좋지만, 판독 워드 선(ＲＷＬ)과 기억 노드(ＳＮ)의 사이에 접속되는 커패시터(C)에 의해서, 판독 동작시의 on/off의 제어를 하기 때문에, 커패시터 용량 및 트랜지스터의 문턱치 전압의 관계를 조심스럽게 설계할 필요하게 있어, 여전히, 설계 마진이 작다고 하는 과제가 있다. 또한, 메모리셀 어레이를 구성하는 배선수가 증가해버리기 때문에, 메모리셀 어레이의 면적이 증가해버린다는 문제도 있다.
본 발명의 상기 및 그외의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본 발명은, 반도체기억장치에 관한 것이며, 특히, 2트랜지스터형의 게인 셀 구성의 메모리에 적용하는 유효한 기술에 관한 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 후와 같다.
즉, 본 발명에 의한 반도체기억장치는, 기록 트랜지스터와 판독 트랜지스터 를 포함하는 메모리셀을 행렬 모양으로 배치한 메모리셀 어레이를 가지며, 상기 기록 트랜지스터의 제어 전극은 기록 워드 선에 접속되고, 상기 기록 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 기록 비트 선에 접속되고, 상기 기록 트랜지스터의 소스 혹은 드레인 영역의 다른 쪽은 상기 판독 트랜지스터의 제어 전극에 접속되고, 상기 판독 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 판독 워드 선에 접속되고, 상기 판독 트랜지스터의 소스 혹은 드레인 영역의 상이한 쪽은 판독 비트 선에 접속되고, 상기 판독 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 인접 메모리셀과 동일한 판독 워드 선에 접속되고, 상기 판독 트랜지스터의 소스 혹은 드레인 영역의 다른 쪽은 상기 인접 메모리셀과 상이한 판독 비트 선에 접속되고, 상기 기록 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 상기 인접 메모리셀로 동일한 기록 비트 선에 접속되어, 상기 기록 트랜지스터의 제어 전극은 상기 인접 메모리셀과 다른 기록 워드 선에 접속되어 있는 것을 특징으로 하는 것이다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세하게 설명한다. 또, 실시형태를 설명하기 위한 전도면에 있어서, 동일부 재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태1)
도1은 본 발명의 실시형태1에 있어서의 메모리셀의 구성 및 접속 관계를 나타내는 등가 회로도이다. 또, 이하의 설명에 있어서, 동일한 첨부 자(m, n, x, y:자연수)가 있는 배선, 메모리셀 및 트랜지스터는, 각각 접속 관계를 갖는 것으로 한다. 또한, 판독 트랜지스터(M1) 및 기록 트랜지스터(M2)의 채널 도전형이 ｎ형의 경우에 관해서 기술하고 있으나, 판독 트랜지스터(M1) 및 기록 트랜지스터(M2)의 채널 도전형은 p, ｎ형 함께 이용할 수 있다. 이 경우, 전압의 대소관계나 전류의 쪽이 변하게 된다.
우선, 도1에 의해, 본 실시형태1에 의한 메모리셀의 구성의 일예를 설명한다. 본 실시형태1에 의한 메모리셀(ＭＣｍ, n, x, y)은, 판독 트랜지스터(M1m , n) 및 기록 트랜지스터(M2x , y)로 구성되어 있다. 기록 트랜지스터(M2x , y)는, 제어 전극이 기록 워드 선(ＷＷＬｘ)에 접속되고, 드레인이 기록 비트 선(ＷＢＬｙ)에 접속되어 있다. 판독 트랜지스터(M1m , n)는, 제어 전극이 기록 트랜지스터(M2x , y)의 소스에 접속되고, 소스가 판독 워드 선(ＲＷＬｍ)에 접속되어, 드레인이 판독 비트 선(ＲＢＬｎ)에 접속되어 있다. 이 메모리셀(ＭＣｍ, n, x, y)에 있어서, 기록 트랜지스터(M2x , y)와 판독 트랜지스터(M1m , n)의 접속중 점이 기억 노드(SＮｍ, n, x, y)로 된다.
이 메모리셀(ＭＣｍ, n, x, y)에서는 기억 노드(ＳＮｍ, n, x, y)의 축적 전하량을 바꾸므로써, 판독 트랜지스터(M1m , n)의 제어 전극의 전위를 변화시켜서 정보를 기억한다. 예컨대, 기억 노드(ＳＮｍ, n, x, y)에 전하가 축적되어 있지 않고, 판독 트랜지스터(M1m, n)이 off일 때를 기억 정보의 "0"에, 판독 트랜지스터(M1m, n)이 on 하는 정도의 전하가 축적되어 있을 때를 기억 정보의 "1"에 대응시킨다.
상기 메모리셀(ＭＣｍ, n, x, y)은, 인접하는 메모리셀(ＭＣｍ, n+1,x+1, y)과 동일한 판독 워드 선(ＲＷＬｍ) 및 기록 비트 선(ＷＢＬｙ)에 접속하므로써, 배선수의 증가에 의한 메모리셀 면적의 증대를 억제하고 있다. 그리고, 인접하는 메모리셀(ＭＣｍ, n+1, x+1, y)과 상이한 판독 비트 선(ＲＢＬｎ) 및 기록 워드 선(ＷＷＬx)에 접속하므로써, 정상인 판독 및 기록 동작을 하는 것을 가능하게 하고 있다.
도2는, 본 실시형태1에 의한 반도체기억장치의 구성의 일부를 나타내는 등가 회로도이다.
도2에 나타낸 바와 같이, 상기 메모리셀(ＭＣｍ, n, x, y)은, 상기 인접 메모리셀(ＭＣｍ, n+1, x+1, y)과는 상이한 인접 메모리셀(ＭＣｍ-1, n, x-1, y)로 동일한 판독 비트 선(ＲＢＬｎ)에 접속되어 있다. 또한, 판독 비트 선(ＲＢＬｎ)은 선택 트랜지스터(ＳＬ)를 통하고, 판독 비트 선(ＲＢＬｎ+1)은 선택 트랜지스터(ＳＲ)를 통하며, 기록 비트 선(ＷＢＬｙ)은 직접, 각각 감지 증폭기(ＳＡ)에 접속되어 있다.
도3에, 해당 메모리셀의 판독 동작시의 각 배선의 전위관계를 나타낸다. 기억 정보의 "0"에 관계되는 전위에 관해서는 파선으로, "1"에 관계되는 전위와 "1" 및 "0"공통의 동작에 관계되는 전위에 관계되는 실선으로 기재하고 있다.
판독 트랜지스터(M1)는 비선택시, 판독 워드 선(ＲＷＬ)의 전위(ＶＲＷＬ)과 판독 비트선(ＲＢＬ)의 전위(ＶＲＢＬ)가 하이레벨, 즉, 기억 노드(ＳＮ)에 "1"이 기 록되어져 있어 있을 때의 전위(Ｖｓｎ1)로부터 판독 트랜지스터(M1)의 문턱치 전압(Ｖｔｈ)를 뺀 값(Ｖｓｎ1-Ｖｔｈ)과 같거나, 그 이상의 전위로 유지되어 있다 (예컨대, Ｖｓｎ1). 이 때문에, 기억 노드(ＳＮ)의 전위가 기억 정보 "1" 혹은 "0"에 대응하는 어느 경우에 있어서도, 판독 트랜지스터(M1)의 소스 및 드레인에 대한 제어 전극전위는 문턱치 전압(Ｖｔｈ)이하이기 때문에, 판독 트랜지스터(M1)는 off 하고 있다.
즉, 다음 식 (1)이 성립한다.
0≥Ｖｓｎ-Ｖｔｈ-ＶＲＷＬ= (-Ｖｔｈ)ｏｒ(Ｖｓｎ0-Ｖｔｈ-Ｖｓｎ1)
판독 시에는, 판독 비트 선(ＲＢＬ)을, Ｖｓｎ1보다 높은 전위Ｖｐｒｅ로 프리챠지하고, 그 후, 판독 워드 선(ＲＷＬ)의 전위를 로 레벨, 즉, 기억 노드(ＳＮ)에 "0"기록이 되어 있을 때의 전위Ｖｓｎ0로부터 판독 트랜지스터(M1)의 문턱치 전압(Ｖｔｈ)을 뺀 값(Ｖｓｎ0-Ｖｔｈ)과 같거나, 그 이상의 전위 (예컨대, Ｖｓｎ0)로 하므로써 기억 노드ＳＮ의 기억 정보에 따라, 판독 비트 선(ＲＢＬ)의 전위를 변화시킨다. 즉, 기억 노드(ＳＮ)의 기억 정보가 "1"의 경우, 각 전극의 전위관계는, 다음 식 (2)와 같이 되기 때문에, 판독 트랜지스터(M1)은 on 한다.
ＶＲＢＬ-ＶＲＷＬ=Ｖｐｒｅ-Ｖｓｎ0>Ｖｓｎ-Ｖｔｈ-ＶＲＷＬ=Ｖｓｎ1-Vｔｈ-Ｖｓｎ0> 0 ..(2)
이 결과, 판독 비트 선(ＲＢＬ)에 프리챠지된 전하가 판독 워드 선(ＲＷＬ)에 방전되어, 그 전위가 내려간다.
한편, 기억 노드(ＳＮ)의 기억 정보가 "0"의 경우, 각 전극의 전위관계는, 다음 식 (3)이 되기 때문에, 판독 트랜지스터(M1)는 off한다.
ＶＲＢＬ-ＶＲＷＬ=Ｖｐｒｅ-Ｖｓｎ0> 0>Ｖｓｎ-Ｖｔｈ-ＶＲＷＬ=-Ｖｔh ..(3)
이 때문에, 판독 비트 선(ＲＢＬ)에 프리챠지된 전하의 이동은 없고, 프리챠지된 전위를 유지한다.
상기의 판독 동작은, 동일한 판독 워드 선(ＲＷＬｍ)에 접속되어 있는 메모리셀(ＭＣm, n, x, y)와 (ＭＣｍ, n+1,x+1,y)로 동시에 행하여진다.
또, 상기 판독 동작에 있어서, 판독 워드 선(ＲＷＬ) 및 판독 비트 선(ＲＢＬ)의 전위를 비선택시부터 프리챠지전위(Ｖｐｒｅ)로 해 두어도 좋다. 이 경우는, 판독 비트선(ＲＢＬ)의 전위를 Ｖｓｎ1로부터 Ｖｐｒｅ에 승압할 필요가 없어진다.
본 실시형태에 있어서의 메모리셀(ＭＣ)를 구성하는 판독 트랜지스터(M1)는, 판독 워드 선(ＲＷＬ), 판독 비트 선(ＲＢＬ) 및 기억 노드(ＳＮ)의 전위관계에 의해 on/off가 결정되기 때문에, 상기 판독 동작에 있어서의 기억 정보 "1"의 판독 동작으로 판독 비트 선(ＲＢＬ)의 전위가 내려 하였을 경우, 동일한 판독 비트 선(ＲＢＬ)에 접속되어 있는 메모리셀(ＭＣ)에도 영향을 준다.
예컨대, 도2에 있어서, 동일한 판독 비트 선(ＲＢＬｎ)에 접속되어 있는 판독 트랜지스터(M1m , n) 및 판독 트랜지스터(M1m -1,n)의 기억 정보가 "1"이라고 한다
판독 동작으로 판독 워드 선(ＲＷＬｍ)의 전위가 하이레벨로부터 레벨로 변 화되면, 판독 트랜지스터(M1m , n)는 on 하기 때문에, 판독 비트 선(ＲＢＬｎ)의 전위는 프리챠지 전위(Ｖｐｒｅ)로부터 내려가기 시작한다. 이 때, 판독 비트 선(ＲＢＬｎ)의 전위가 판독 트랜지스터(M1m -1,n)의 제어 전극의 전위(Ｖｓｎ1)로부터 문턱치 전압(Ｖｔｈ)을 뺀 전위보다 하회하면, 다음 식 (4)의 전위관계로 되어 판독 트랜지스터(M1m-1, n)는 on 한다.
ＶＲＷＬ-ＶＲＢＬ=Ｖｓｎ1-ＶＲＢＬ>Ｖｓｎ1-Ｖｔｈ-ＶＲＢＬ> 0 ..(4)
그 후, 판독 비트 선(ＲＢＬｎ)은, 판독 워드 선(ＲＷＬ)의 하이 레벨 전위와 로 레벨 전위의 중간전위(V1 /2)까지 내려가고, 이후 판독 워드 선(ＲＷＬｍ)을 하이 레벨에 변환시킬 때까지, ＲＷＬｍ-1로부터 ＲＷＬｍ의 방향으로 전류가 계속해서 흐른다. 또한, 상기 식(4)의 전위관계로 되었을 경우, 판독 트랜지스터(M1m -1, n)뿐만 아니라, 동일한 판독 비트 선(ＲＢＬｎ)에 접속되어 있는, 기억 정보가 "1"의 판독 트랜지스터(M1) 모두로부터 전류가 흘러 들어 가게 된다. 따라서, 과도한 전류집중을 방지하고, 판독 트랜지스터(M1m, n)이 파괴되는 것을 방지하기 때문에, 판독 동작은 상기 식 (4)의 전위관계로 되기 전까지 종료하는 것이 바람직하다.
다음에, 상기 판독 동작으로 얻어진 판독 비트 선(ＲＢＬ)의 전위를 감지 증폭기에 입력한다. 이 때, 프리챠지전위(Ｖｐｒｅ)와 V1 /2의 사이에 설정한 참조 전 위(Ｖｒｅｆ)와의 대소관계를 감지 증폭기(ＳＡ)에서 검출하고, 기억 정보로서 판별한다.
도4에, 메모리셀ＭＣ에의 기록 및 기록변환 동작시의 각 배선의 전위관계를 나타낸다. 기억 정보의 "0"에 관계되는 전위에 관해서는 파선으로, "1"에 관계되는 전위와 "1" 및 "0" 공통의 동작에 관계되는 전위에 관해서는 실선으로 기재하고 있다.
기록 트랜지스터(M2)는 비선택시, 기록 비트 선(ＷＢＬ)의 전위(ＶＷＢＬ)가 기억 노도(ＳＮ)에 "0"기록이 되어 있을 때의 전위Ｖｓｎ0로부터 "1"기록이 되어 있을 때의 전위(Ｖｓｎ1)의 사이의 전위로 유지되어 있고 (예컨대, Ｖｓｎ0), 기록 워드 선(ＷＷＬ)의 전위(ＶＷＷＬ)이 로 레벨, 즉, 기억 노드(ＳＮ)에 "0"기록이 되어 있을 때의 전위(Ｖｓｎ0)에 기록 트랜지스터(M2)의 문턱치 전압(ＶｔｈＷ)을 더한 값(Vｓｎ0+ＶｔｈＷ)과 같거나, 그 이하의 전위로 유지되어 있다 (예컨대, Ｖｓｎ0).
이 때문에, 기억 노드(ＳＮ)의 전위가 기억 정보 "1" 혹은 "0"에 대응하는 어느 쪽의 경우에 있어서도, 기록 트랜지스터(M2)의 소스 및 드레인에 대한 제어 전극전위는 문턱치 전압(ＶｔｈＷ)이하이기 때문에, 기록 트랜지스터(M2)는 off 하고 있다. 따라서, 다음 식 (5)이 성립한다.
Ｖｓｎ1≥ＶＷＢＬ≥Ｖｓｎ0≥ＶＷＷＬ-ＶｔｈＷ ..(5)
기록 및 기록변환 동작 시에는, 기록 비트 선(ＷＢＬ) 의 전위를 기록할 정보에 따른 전위로 설정하고, 그 후, 기록 워드 선(ＷＷＬ)의 전위를 하이레벨, 즉, 기억 노드(ＳＮ)에 "1"기록이 되어 있을 때의 전위(Ｖｓｎ1)에 기록 트랜지스터의 문턱치 전압(ＶｔｈＷ)을 더한 값(Ｖｓｎ1+ＶｔｈＷ)과 같거나, 그 이상의 전위로 하므로써 기억 노드(ＳＮ)의 기억 정보에 관계없이, 기록 트랜지스터(M2)를 on 시킨다. 이 때, 다음 식 (6)과 같게 된다.
ＶＷＷＬ-ＶｔｈＷ≥Ｖｓｎ1≥ＶＷＢＬ ..（6)
이 때, 미리 기록 비트 선(ＷＢＬ)에 설정된 전위에 의해, 기억 노드ＳＮ의 전위가 변화한다. 이후, 기록 워드 선(ＷＷＬ)의 전위를 로 레벨로 하므로써 기록 및 기록변환 동작은 종료하고, 기억 정보가 유지된다.
도5 및 도6에, 본 실시형태의 도2에 있어서의 판독 워드 선(ＲＷＬｍ)에 접속되어 있는 메모리셀(ＭＣｍ, n, x, y) 및 메모리셀(ＭＣｍ, n+1,x+1, y)의 재기록 동작을 나타낸다. 도5는, 1회의 판독 동작으로 2개의 메모리셀의 재기록를 하는 제1의 동작 모드, 도6은 1회의 판독 동작에서 1개의 메모리셀의 재기록를 하는 제2의 동작 모드에 있어서의 각 배선의 전위관계 및 타이밍을 나타낸다. 또, 번잡함을 피하기 때문에, 각 전위의 크기를 기재하지 않고 있으나, 도3, 도4의 해당하는 전위와 같은 것으로 한다.
제1의 동작 모드에 있어서는, 1회의 판독 동작에서 2개의 메모리셀의 재기록 를 하기 때문에, 판독 워드 선마다 재기록 시간을 짧게 하는 것이 가능하다. 그러나, 판독 워드 선의 전위를 로 레벨로 한 상태에서 2개의 메모리셀의 재기록를 하기 때문에, 상기 식(4)의 전위관계로 되고, 판독 워드 선 사이를 전류가 흐르는 시간이 길어질 가능성이 있다.
제2의 동작 모드에 있어서는, 1회의 판독 동작으로 1개의 메모리셀의 재기록을 하기 때문에, 판독 워드 선을 로 레벨로 유지하는 시간을 짧게 할 수가 있고, 상기 식 (4)의 전위관계로 되었을 때에 판독 워드 선 사이를 흐르는 소비 전류를 저감하는 것이 가능하다.
상기 판독 및 기록변환 동작에 있어서, 판독 워드 선(ＲＷＬ), 판독 비트 선(ＲＢＬ), 기록 워드 선(ＷＷＬ), 기록 비트 선(ＷＢＬ)은 독립해서 존재하기 때문에, 각 전위는 임의로 설정할 수가 있다. 이 때문에, 트랜지스터의 문턱치 전압의 편차가 있었을 경우라도, 충분한 동작 마진을 확보할 수 있다.
또한, 본 실시형태의 메모리셀은 2트랜지스터형의 구성이며, 인접하는 메모리셀과 동일한 판독 워드 선 및 기록 비트 선에 접속하므로써 면적이 작은 메모리셀 어레이를 얻을 수 있다.
본 실시형태에 이용할 수 있는 판독 트랜지스터(M1)은, 기억 노드인 제어 전극에 축적되는 전하량에 의해, 채널의 컨덕턴스를 제어할 수 있는 구조이면 잘,또 기록 트랜지스터(M2)은 기억 노드의 전하량을 제어할 수 있는 스위칭 특성을 갖으면 좋다.
(실시형태2)
본 실시형태2에 의한 메모리셀(ＭＣ)에 있어서, 기록 트랜지스터(M2), 판독 트랜지스터(M1)및 배선의 접속 관계는 기본적으로 상기 실시형태1과 같다. 그러나, 판독 트랜지스터(M1)의 드레인과 판독 비트 선(ＲＢＬ)간의 콘택트를 쇼트키이 접속으로 하므로써 상기 실시형태1의 식(4)의 전위관계로 되었을 경우에 있어서의, 판독 워드 선(ＲＷＬ)사이를 전류가 흐르는 것을 방지하는 효과를 얻는다.
도7 및 도8에, 본 실시형태2에 있어서의 메모리셀ＭＣ과 배선의 접속 관계를 나타내는 등가 회로를 나타낸다.ＳＤ는 쇼트키이 접속에 의한 쇼트키이 다이오드이다.
또한, 도9에, 본 실시형태2에 있어서의 메모리셀ＭＣ의 판독 동작을 나타낸다. 판독 동작의 원리는 기본적으로 상기 실시형태1과 같지만, 상기 쇼트키이 접속을 하였을 경우, 판독 비트 선(ＲＢＬ)의 전위가 내려갔을 경우에 있어서도, 동일한 판독 비트 선(ＲＢＬ)에 접속되어 있는 기억 정보가 "1"의 판독 트랜지스터(M1)로부터 전류가 흐르는 일이 없기 때문에, 판독 비트 선(ＲＢＬ)은 로 레벨 전위(Ｖｓｎ0)까지 전위가 내려간다.
상기 판독 동작으로 판독 비트 선(ＲＢＬｎ) 및 판독 비트 선(ＲＢＬｎ+1)로 판독된 전위를, 선택 트랜지스터(ＳＬ, ＳＲ)의 제어에 의해, 순서로 감지 증폭기(ＳＡ)에 입력한다. 이 때, 프리챠지전위Ｖｐｒｅ와 Ｖｓｎ0의 사이에 설정한 참조 전위(Ｖｒｅｆ)와의 대소관계를 감지 증폭기(ＳＡ)에서 검출하고, 기억 정보로서 판별한다. 선택 트랜지스터(ＳＲ)가 on 하고, 감지 증폭기(ＳＡ)에 의해서 판독 트랜지스 터(M1m, n+1)의 기억 노드에 기억되어 있었던 정보에 대응하는 전위가 기록 비트 선(ＷＢＬｙ)에 래치 된 후, 판독 워드 선(ＲＷＬｍ)의 전위를 유지 전위로 되돌리므로써, 판독 워드 선(ＲＷＬｍ)의 판독 동작을 종료한다.
본 실시형태2의 판독 동작은, 기록 워드 선(ＷＷＬ)의 전위를 변동시키지 않고, 기록 트랜지스터(M2)는 off인 채로 할 수 있기 때문에, 기억 정보를 비파괴로 판독할 수가 있다.
기록 동작은 상기 실시형태1과 같고, 도4와 같이 된다.
도10 및 도11에, 본 실시형태2의 도8에 있어서의 판독 워드 선(ＲＷＬｍ)에 접속되어 있는 메모리셀ＭＣｍ, n, x, y 및 ＭＣｍ, n+1,x+1,y의 재기록 동작을 나타낸다. 도10은, 1회의 판독 동작으로 2개의 메모리셀의 재기록를 하는 제1의 동작 모드, 도11은 1회의 판독 동작으로 1개의 메모리셀의 재기록를 하는 제2의 동작 모드에 있어서의 각 배선의 전위관계 및 타이밍을 나타낸다. 또, 번잡함을 피하기 때문에, 각 전위의 크기를 기재하지 않고 있지만, 도9, 도4의 해당하는 전위와 같은 것으로 한다.
(실시형태3)
본 실시형태3은, 상기 실시형태2에 있어서, 인접 메모리셀과 동일한 확산층을 판독하여 트랜지스터(M1)의 드레인 영역으로 하고, 판독 비트 선(ＲＢＬ)과 쇼트키이 접속될 경우의 구성이다. 또한, 기록 트랜지스터(M2)에, 박막 트랜지스터를 이용한다. 인접 메모리셀의 판독 트랜지스터(M1)와 드레인 영역을 동일하게 하므로써 메모리셀의 면적을 축소하는 효과가 있다.
도12는, 본 실시형태3에 의한 메모리셀 어레이의 일부를 나타내는 등가 회로도이다. 메모리셀의 구성은 도7과 같다.
도13 및 도14에, 본 실시형태3의 메모리셀 어레이를 구성하는 메모리셀과 메모리셀 어레이의 구조를 나타낸다. 도13(a)는, 메모리셀의 상면도이고, 도13(b) 및 도13(c)는 도13(a)의 메모리셀의 Ａ-A' 및 B-B' 절단면에 있어서의 단면도이다. 도14는 메모리셀 어레이의 상면도이다. 또, 보기 쉽게 하기 위하여, 도13, 도14에서는 어떤 영역의 윤곽이 겹치는 부분을 일부 옮겨서 기술하고 있다. 또한, 상기 상면도 및 단면도는, 해당 반도체기억장치의 주요부분의 배치 관계를 나타내는 것으로, 각 적층의 상태를 정확하게 나타내는 상면도는 아니다.
본 실시형태3에 있어서 나타내는 상면도 및 단면도는, 판독 워드 선(ＲＷＬ)에 판독 트랜지스터(M1)의 소스를 이용한 확산층 배선으로 하고 있다. 그러나, 배선 저항을 무시할 수 없을 경우, 배선간의 스페이스를 잡을 필요에서 면적을 증대하지만, 판독 트랜지스터(M1)의 소스에 콘택트를 취하고, 메탈 배선을 접속하는 것도 가능하다.
본 실시형태의 메모리셀 구조는, 기본적으로는 박막 트랜지스터를 이용한 기록 트랜지스터(M2)와, 판독 트랜지스터(M1)을 일체화시킨 구조이다.
기록용 트랜지스터(M2)는 박막 트랜지스터이다.이 박막 트랜지스터의 채널3은 불순물농도가 낮지만, 그 양단(기록 트랜지스터의 소스 영역(1)과 기록 트랜지 스터의 드레인 영역(2))에는 ｎ형의 불순물이 주입되어 있다. 그 일단(기록 트랜지스터의 소스 영역(1))은 채널(3)이외에 전기 전도경로가 존재하지 않고, 전하 축적부의 역할을 다 한다. 이 단부 (기록 트랜지스터의 소스 영역(1))의 부분은 도7에 나타낸 등가 회로도의 ＳＮ(1a)의 부위에 대응한다. 다른 쪽, 타단(기록 트랜지스터의 드레인 영역(2))은 기록 비트 선(ＷＢＬ)에 접속되어 있다. 또한, 기록용 트랜지스터(M2)의 제어 전극(5)은, 기록 워드 선(ＷＷＬ)에 접속되어 있다. 이 기록 트랜지스터의 드레인 영역(2) 및 기록용 트랜지스터(M2)의 제어 전극(5)의 부분은, 도7에 나타낸 등가 회로도의 부위(2a) 및 부위(5a)에 대응한다. 상기 전하 축적부 (기록 트랜지스터의 소스 영역(1))는 판독 트랜지스터(M1)의 제어 전극을 겸하고 있어, 축적되어 있는 전하량에 따라 판독 트랜지스터의 소스 영역(7)과 판독 트랜지스터의 드레인 영역(8)의 사이를 흐르는 전류를 변화시킨다. 판독 트랜지스터의 소스 영역(7)과 판독 트랜지스터의 드레인 영역(8)은, ｐ형 실리콘 기판중에 설치한 고 불순물농도ｎ형 영역이다.
본 실시형태 및 이하의 실시형태에서는, 편의상 소스나 드레인이라고 하는 부르는 법을 이용하고 있지만, 전위관계가 반대로 될 경우도 있기 때문에, 반대의 부르는 법도 가능하다. 또한, 공정간략화 때문에 확산층 구조를 가장 간단한 구조로 하였지만, 짧은 채널 효과에 강한, 보다 복잡한 구조를 채용해도 좋다. 더욱이, 커리어를 전자로 하고 있지만, 커리어는 정공이여도 상관없다. 커리어가 정공일 경우, 전압의 대소관계나 전류의 쪽이 변하게 된다.
후에, 본 실시형태3에 의한 반도체기억장치의 제조 공정을 설명한다. 도15로 부터 도17은, 본 실시형태3의 메모리셀 어레이를 제조할 때의 각 공정에 있어서의, 배선과의 접속 관계를 나타내는 기본의 2개의 메모리셀 분의 상면도 및 단면도이다. 도15로부터 도17에 있어서, (a)는 상면도, (b)는 (a)의 Ａ-A' 절단면에 있어서의 단면도, (c)은 (a)의 B-B'절단면에 있어서의 단면도이다.
또, 상기 상면도는, 번잡함을 피하기 때문에, 해당 공정에 있어서의 주요부위의 위치만을 나타내는 것으로, 정확한 상면도에는 상당하지 않다. 또한, 각 단면도는, 반도체장치의 활성영역을 형성하는 반도체층보다 상부의 구성을 예시한다. 이 반도체층은, 반도체기판 혹은 ＳＯＩ기판상에 배치되지만, 각 도면에서 이 기판부분은, 도면의 간략화 때문에, 생략되어 있다.
우선, ｐ형 실리콘 기판(6)에, 불순물 이온 주입 및 어닐을 하여, n웰 및 p웰의 통례의 3중 웰 구조를 제작한다.
또한, 도15(a)의 상면도에 나타내는 마스크 패턴(10)을 이용하고, 절연체에서 매립된 통례의 소자분리용의 홈(소자분리 영역(11))을 제작한다. 즉, 상기 마스크 패턴(10)의 사이의 영역에 소자분리 영역(11)이 형성되게 된다. 또한, 다수의 소자를 형성할 경우, 이 마스크 패턴(10)이 많이 다수 개 배열되게 된다.
상기 기판 표면의 희생산화후, 레지스트를 마스크로 해서 문턱치 전압조정용의 불순물 이온의 주입를 한다. 세정후 실리콘 표면을 산화시켜, 5ｎｍ의 두께의 주변회로용 게이트 절연막을 형성한다. 다음에, 로직 회로용의 트랜지스터 부분이 개구하는 레지스트 패턴을, 마스크 영역으로서, SiO2막의 에칭을 한다.
그리고, 상기 레지스트 막을 제거한 후, 실리콘 표면을 3ｎｍ의 두께에 산화시켜 로직 회로용의 게이트 절연막을 형성한다. 해당 게이트 절연막의 표면을 질화시켜서 게이트 절연막의 유전율을 올린 후, 게이트 전극용의 다결정 실리콘을 퇴적하고, 레지스트를 마스크로 하여 다결정 실리콘중에 불순물을 박아넣는다. 이 때, 기록 트랜지스터의 채널로 되는 영역에는 불순물을 주입하지 않도록 마스크를 친다.
또한, 도16(a)에 나타낸 바와 같이, 레지스트 패턴을 마스크로 하여 다결정 실리콘을 가공하고, 게이트 전극(기록 트랜지스터의 소스 영역(1)), 기록 트랜지스터의 드레인 영역(2) 및 기록 트랜지스터의 채널(3)을 형성한다. 이 때, 메모리셀내의 반복 패턴으로는, 게이트 전극간의 거리를 거의 등간격으로 하므로써, 위상 시프트 노광과 같은 초해상기술을 이용하는 것을 가능하게 하고 있다.
이후, 기록 트랜지스터의 게이트 절연막(4) 및 기록 트랜지스터의 제어 전극(5)의 다결정 실리콘을 퇴적하고, 도17에 나타내는 바와 같이, 레지스트 패턴을 마스크에 다결정 실리콘을 가공한다. 이후, 주변회로용의 고내압 트랜지스터용의 인 폴라를 할 때에, 판독 비트 선과의 콘택트 영역에 불순물을 주입하고, 불순물농도가 낮은 ｎ형의 확산 영역으로 한다.
또한, 도17(a)에 나타낸 바와 같이, 레지스트 패턴(13)과 게이트 전극을 마스크로 하여 불순물주입을 하고, 판독 트랜지스터의 소스 영역(7), 판독 트랜지스터의 드레인 영역(8)을 형성한다.이 때, 판독 비트 선에 접속되는 콘택트 영역(판 독 비트 선 콘택트(ＣＴＲＢＬ))은 레지스트 패턴(13)으로 덮어지기 때문에, 불순물농도는 낮다. 또한, 상기 콘택트 영역에, 고내압 트랜지스터용의 불순물주입을 하지 않고, 별도로 불순물주입을 하고, 불순물농도를 조정해도 좋다.
이 불순물 주입의 전후에, 비스듬히 확산층과는 상이한 극성의 불순물 주입를 하고, 게이트 전극단의 웰 농도를 올려서 짧은 채널 효과를 억제하는 공정을 행하여도 좋다. 여기에서, 확산층 저항의 저감을 위하여, 실리사이드(siliside)화 프로세스를 한다. 예컨대 티탄실리사이드 나 코발트실리사이드를 형성한다.
이후, SiO2막 퇴적후 평탄화를 하고, 콘택트 공정, 배선 공정을 한다. 그 때, 판독 트랜지스터의 드레인 영역(8)측의, 판독 비트 선 콘택트(ＣＴＲＢＬ)는 불순물농도가 낮고, 쇼트키이 접합으로 된다.
후에, 본 실시형태의 메모리 어레이에 있어서의 동작에 관해서 설명한다. 예컨대, 도12에 나타내는 등가 회로에 있어서, 메모리셀(ＭＣｍ, n, x, y)의 기억 정보를 판독할 경우, 판독 비트 선(ＲＢＬｎ, ＲＢＬｎ+1)을 프리챠지하고, 판독 워드 선(ＲＷＬｍ)의 전위를 로 레벨로 변화한다. 이 결과, 메모리셀(ＭＣｍ, n, x, y)의 기억 정보에 따른 전위가 판독 비트 선(ＲＢＬｎ)에 얻어진다. 여기에서, 본 실시형태의 메모리셀에 있어서, 판독 트랜지스터(M1m , n)의 드레인은 판독 트랜지스터(M1m -1, n)의 드레인과 공통이며, 판독 비트 선(ＲＢＬｎ)에 접속되어 있기 때문에, 판독 비트 선(ＲＢＬn)이 상기 식(4)의 전위관계를 만족시키는 전위까지 내려가면, 판독 트랜지스터(M1m-1,n)는 on 한다. 그 후, 상기 도3과 같이, 판독 비트 선(ＲＢＬｎ)의 전위는 Ｖｓｎ1과 Ｖｓｎ0의 중간의 전위(V1 /2)까지 내려가고, 판독 워드 선(ＲＷＬｍ)의 전위를 하이 레벨로 되돌릴 때 까지, 판독 워드 선(ＲＷＬｍ-1)로부터 판독 워드 선(ＲＷＬｍ)의 방향으로 전류가 계속해서 흐른다. 이 때문에, 감지 증폭기(ＳＡ)의 참조 전위(Ｖｒｅｆ)는, 판독 비트 선(ＲＢＬn)의 프리챠지 전위(Ｖｐｒｅ)와 유지 전위(Ｖｓｎ1)의 사이에 설정하고, 판독 비트 선의 전위가 상기 식(4)에 나타내는 전위로 내려가기 전에 판독 동작을 종료하는 것이 바람직하다.
이후, 판독 워드 선(ＲＷＬｍ)의 전위를 하이레벨로 변화시키므로써 판독 동작은 종료한다.
기록 동작은, 상기 실시형태1과 같이, 도4와 같이 된다.
상기에 나타낸 대로, 본 실시형태3의 도12에 있어서의 판독 워드 선(ＲＷＬｍ)에 접속되어 있는 메모리셀(ＭＣｍ, n, x, y) 및 메모리셀(ＭＣｍ, n+1,x+1, y)의 재기록 동작은, 상기 실시형태 1의 동작과 같이, 도5, 도6과 같이 된다.
본 실시형태3에 이용할 수 있는 기록용의 박막 트랜지스터는, 특히, 도1 2의 메모리셀 어레이 구성에 한해서 이용할 수 있는 것은 아니고, 상기 실시형태1 및 상기 실시형태2에 나타내지는 메모리셀에 적용하여도 좋다. 또한, 기록 트랜지스 터(M2) 및 판독 트랜지스터(M1)는, 특히 특별한 특성을 가지는 것은 아니고, 배선의 전위만으로 판독하고, 기록 동작을 할 수가 있기 때문에, 사용하는 트랜지스터는 상기박막 트랜지스터에 한하는 것은 아니고, 일반적인 제조 공정에서 형성되는 트랜지스터를 이용할 수 있다.
(실시형태4)
본 실시형태4는, 상기 실시형태3에 있어서, 기록 트랜지스터(M2)에, 채널의 막 두께를 5ｎｍ정도이하로 하고, off 리크 전류를 저감하는, 극박 채널ＴＦＴ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ)를 이용하고, 판독 트랜지스터 위에 입체적으로 형성했을 경우의 구성이다. 이 때문에, 메모리셀 어레이의 구성은 상기 실시형태3과 같이 도12와 같이 되지만, 메모리셀 면적을 축소할 수가 있다.
도18, 도19는 본 실시형태4의 메모리셀 어레이를 구성하는 메모리셀 및 메모리셀 어레이의 구조를 나타낸다. 도18(a)는 메모리셀의 상면도, 도18(b)는 메모리셀의 단면도이며, 도19는 메모리셀 어레이의 상면도이다. 또, 보기 쉽게 하기 위하여, 도18, 도19에서는, 어느 영역의 윤곽이 겹치는 부분을 일부 옮겨서 기술하고 있다. 또한, 상기 상면도는, 해당 반도체기억장치의 주요부분의 배치 관계를 나타내는 바와로, 각 적층의 상태를 정확하게 나타내는 상면도는 아니다.
본 실시형태4에 있어서 나타내는 상면도 및 단면도는, 판독 워드 선(ＲＷＬ)에 판독 트랜지스터(M1)의 소스를 이용한 확산층 배선으로 하고 있으며, 또한, 기록 비트 선(ＷＢＬ)에 기록 트랜지스터(M2)의 드레인을 이용한 포리 실리콘 배선으로 하고 있다. 그러나, 배선 저항을 무시할 수 없을 경우, 배선간의 스페이스를 잡 을 필요에서 면적이 증대하지만, 판독 트랜지스터(M1)의 소스 혹은 기록 트랜지스터(M2)의 드레인에 콘택트를 취하여, 메탈 배선을 접속하는 것도 가능하다.
본 실시형태4의 메모리셀 구조는, 기본적으로는 정보를 기록하는 극박 채널ＴＦＴ를 이용한 기록 트랜지스터(M2)와, 기록진 정보를 읽어 내는 판독 트랜지스터(M1)를 일체화시킨 구조이며, 판독 트랜지스터(M1)위에 기록 트랜지스터(M2)를 입체적으로 구성시킨다.
기록용 트랜지스터(M2)는 극박 실리콘 채널의 박막 트랜지스터이다. 이 박막 트랜지스터의 채널(3)은 불순물농도가 낮고, 실질적으로 진성(intrinsic)이지만, 그 양단(기록 트랜지스터의 소스 영역(1), 기록 트랜지스터의 드레인 영역(2))은 ｎ형의 불순물이 도입된 다결정 실리콘에 접속되어 있다. 그 일단(기록 트랜지스터의 소스 영역(1))은 채널(3)이외에 전기 전도경로가 존재하지 않고, 전하 축적부의 역활을 수행한다. 이 단부 (기록 트랜지스터의 소스 영역 1)의 부분은, 도7에 나타낸 등가 회로도의 (1a)의 부위에 대응한다. 다른 쪽(타면), 타단(기록 트랜지스터의 드레인 영역(2))은 기록 비트 선(ＷＢＬ)에 접속되어 있다. 또한, 기록 트랜지스터(M2)의 제어 전극(5)은, 기록 워드 선(ＷＷＬ)에 접속되어 있다. 이 기록 트랜지스터의 드레인 영역(2) 및 기록 트랜지스터의 제어 전극(5)의 부분은, 도7에 나타낸 등가 회로도의 (2a) 및 (5a)의 부위에 대응한다. 상기 전하 축적부 (기록 트랜지스터의 소스 영역(1))은 판독 트랜지스터(M1)의 제어 전극을 겸하고 있으며, 축적되어 있는 전하량에 따라 판독 트랜지스터의 소스 영역(7)과 판독 트랜지스터의 드레인 영역(8)과의 사이를 흐르는 전류를 변화시킨다. 판독 트랜지스터의 소스 영역(7), 판독 트랜지스터의 드레인 영역(8)은, ｐ형 실리콘 기판중에 설치한 고불순물농도ｎ형 영역이다.
기록 트랜지스터(M2)의 채널부의 두께는 대단히 얇기 때문에, off 때의 리크 전류를 통상의 트랜지스터에 비교해서 극단적으로 작게 할 수가 있다. 통상의 트랜지스터의 off 때의 리크 전류가, 10의 마이너스10승으로부터 15승 암페어정도인 것에 관해서, 본 실시형태와 같이 채널이 5ｎｍ정도이하의 박막 트랜지스터에서는, 막두께 방향의 양자역학적인 가두기 효과 때문에, 리크 전류를 10의 마이너스19승정도로 하는 것도 가능하다.
후에, 본 실시형태 4에 의한 반도체기억장치의 제조 공정을 설명한다. 도20으로부터 도24에, 본 실시형태4의 메모리셀 어레이를 제조할 때의 각 공정에서의, 배선과의 접속 관계를 나타내는 기본의 2개의 메모리셀 분의 상면도 및 단면도를 나타낸다. 도20으로부터 도24에 있어서, (a)가 상면도, (b)가 단면도이다. (a) 및 (b)의 도에서는, (a)의 Ａ-A'절단면에 있어서의 단면도가 (b)에 대응한다. 또한, 각단면도는, 반도체기억장치의 활성영역을 형성하는 반도체층에서 상부의 구성을 예시한다. 이 반도체층은, 반도체기판 혹은 ＳＯＩ기판상에 배치되지만, 각 도면에서 이 기판부분은, 도면의 간략화 때문에, 생략되어 있다.
우선, 상기 실시형태3과 같은 제조 공정에 의해서, 웰, 소자분리 영역, 주변회로용 게이트 절연막 및 로직 회로대상 게이트 절연막의 순서로 형성하고, 게이트 전극용의 다결정 실리콘을 퇴적후, 레지스트를 마스크에 다결정 실리콘중에 불순물 을 주입한다. 또한, W막과 SiO2막을 퇴적하고, 도21(a)에 나타낸 바와 같이, 레지스트 패턴을 마스크에 게이트 전극(기록 트랜지스터의 소스 영역(1))을 형성한다. 이 때, 메모리셀내의 반복 패턴에서는, 게이트 전극간의 거리를 거의 등간격으로 하므로써, 위상 시프트 노광과 같은 초해상기술을 이용하는 것을 가능하게 하고 있다. 이후, 주변회로용의 고내압 트랜지스터용의 인 풀라를 할 때에, 판독 비트 선과의 콘택트 영역에 불순물을 주입하고, 불순물농도가 낮은 ｎ형의 확산 영역으로 한다.
여기에서, 도21에 나타낸 바와 같이, 레지스트 패턴(13)과 게이트 전극을 마스크로 해서 판독 트랜지스터의 소스 영역(7), 판독 트랜지스터의 드레인 영역(8)을 형성한다. 이 때, 판독 비트 선에 접속되는 콘택트 영역(판독 비트 선 콘택트(ＣＴＲＢＬ))은, 레지스트 패턴(13)으로 덮어지기 때문에, 불순물농도는 낮다. 또한, 상기 콘택트영역에, 고내압 트랜지스터용의 불순물주입을 하지 않고, 별도로 불순물주입을 하고, 불순물농도를 조정해도 좋다.
이 불순물의 주입 전후에, 비스듬히 확산층과는 상이한 극성의 불순물 주입를 하여, 게이트 전극단의 웰 농도를 올려서 짧은 채널 효을 억제하는 공정을 하여도 좋다. 여기에서, 확산층 저항의 저감을 위하여, 실리사이드(siliside)화 프로세스를 행한다. 예컨대 티탄실리사이드(titan siliside) 나 코발트실리사이드(cobalt siliside)를 형성한다.
계속해서, SiO2막(층간SiO212)을 퇴적하고, 또한 ｎ형 다결정 실리콘 막을 퇴적한다. 이후, 도22에 나타낸 바와 같이, 레지스트를 마스크로 해서 기록 트랜지 스터의 드레인 영역(2)의 다결정 실리콘 막과 SiO2막(층간SiO212)을 관통하여 전하 축적영역(기록 트랜지스터의 소스 영역(1))에 달하는 구멍을 형성한다.
또한 도23에 나타낸 바와 같이, 두께가 5ｎｍ이하의 어모퍼스실리콘(채널3) 및 기록 트랜지스터의 게이트 절연막(4)으로서, 두께 10ｎｍ의 ＳｉＯ2막을 퇴적하고, 어닐을 행하여 어모퍼스실리콘을 결정화한다. 이후 ｎ형 다결정 실리콘 막(기록 트랜지스터의 제어 전극(5))을 퇴적하고, 레지스트를 마스크로 하여 다결정 실리콘 막 (기록 트랜지스터의 제어 전극(5)), 기록 트랜지스터의 게이트 절연막(4), 다결정 실리콘막(기록 트랜지스터의 드레인 영역(2))을 에칭한다.
또한, 도24에 나타낸 바와 같이, 레지스트를 마스크로 하여 다결정 실리콘 막(기록 트랜지스터의 제어 전극(5))을 에칭하므로써, 기록 트랜지스터의 제어 전극(5)을 형성한다. 이후, SiO2막퇴적후 평탄화를 하고, 콘택트 공정, 배선 공정을 한다. 그 때, 판독 트랜지스터의 드레인 영역(8)측의, 판독 비트 선 콘택트(ＣＴＲＢＬ)는 불순물농도가 낮게, 쇼트키이 접합으로 된다.
다음에, 본 실시형태4의 메모리 어레이에 있어서의 동작에 관해서 설명한다. 기본적인 판독 및 기록 동작은 상기 실시형태3과 같으며, 도3, 도4와 같이 되지만, 본 실시형태4에 있어서, 기록 트랜지스터(M2)는, 채널 영역이 극히 박막이기 때문에, 지극히 저리크 전류를 확보할 수 있기 때문에, 도5 및 도6에 나타내는 기억 정보의 재기록의 주기를 길게 설정하는 것이 가능하다. 이 결과 비트 선의 충 방전의 회수를 줄일 수가 있고, 메모리셀의 소비 전력을 삭감할 수가 있다.
본 실시형태4에 이용할 수 있는 기록용의 극박 채널의 박막 트랜지스터는, 특히 도12의 메모리 어레이 구성에 한해서 이용할 수 있는 것은 아니고, 상기 실시형태 1 및 상기 실시형태2에 나타내는 메모리셀에 적용하여도 좋다.
(실시형태5)
도25는, 본 발명에 있어서의 실시형태5의 등가 회로도를 나타낸다. 도25에 있어서, 메모리 어레이 구성은 상기 실시형태3과 같은 구성이지만, 감지 증폭기(ＳＡ)의 참조 전압의 취하는 방법이 다르고, 결과동작이 다르다. 본 실시형태5에서는, 동일한 판독 워드 선(ＲＷＬ) 및 기록 비트 선(ＷＢＬ)에 접속된 메모리셀(ＭＣ)을 기본단위로 하고, 2개의 셀에 쌍이 되는 정보를 기억시켜, 판독 동작시에 다른 쪽의 판독 비트 선을 참조 전위로 하는, 소위 트윈 셀의 구성으로 되어 있다.
도26, 도27에는, 메모리셀(ＭＣｍ, n, x, y )및 메모리셀(ＭＣｍ, n+1, x+1, y)의 기억 정보가, 각각 "1" 및 "0"의 경우의 동작을 실선으로, "0" 및 “1"의 경우의 동작을 파선으로 나타낸다.
또한, 도28에는, 메모리셀(ＭＣｍ, n, x, y) 및 메모리셀(ＭＣｍ, n+1, x+1, y)의 재기록 동작을 나타낸다.
2개의 메모리셀에서 1개의 정보를 기억하기 때문에, 메모리셀 면적은 2배가 되지만, 감지 증폭기에서의 참조 전위와의 전위차를 충분히 크게 잡을 수 있고, 판독의 오동작을 억제할 수 있기 때문에, 메모리셀의 저전압동작에 적합하다.
본 실시형태5의 트윈 셀 구성은, 상기 실시형태 3의 메모리 어레이 구성에 대하여 행하고 있으나, 상기 실시형태1 및 2에 나타낸 메모리 어레이 구성에 대하여 행하여도 좋다.
따라서, 상기 실시형태 1∼5에 의한 2트랜지스터형의 게인 셀 구성의 메모리(반도체기억장치)에 의하면, 오동작 없게 안정된 판독이 가능해지고, 트랜지스터의 문턱치 전압의 설계 자유도가 높아진다. 또한, 메모리셀을, 인접하는 메모리셀과 동일한 판독 워드 선 및 기록 비트 선에 접속하므로써, 배선수의 증가에 의한 메모리셀 어레이 면적의 증대를 억제할 수가 있다.
이상, 본 발명자에 의해 된 발명을 그 실시형태에 근거하여 구체적으로 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능한 것은 말할 필요도 없다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면, 오동작 없이 안정된 판독이 가능하게 됨과 동시에 메모리셀 어레이의 면적이 작아지게 하는 효과가 있다.

Claims (13)

  1. 기록 트랜지스터와 판독 트랜지스터를 포함하는 메모리셀을 행렬 모양으로 배치한 메모리셀 어레이를 갖는 반도체기억장치에 있어서,
    상기 기록 트랜지스터의 제어 전극은 기록 워드 선에 접속되고,
    상기 기록 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 기록 비트 선에 접속되며,
    상기 기록 트랜지스터의 소스 혹은 드레인 영역의 다른 쪽은 상기 판독 트랜지스터의 제어 전극에 접속되고,
    상기 판독 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 판독 워드 선에 접속되며,
    상기 판독 트랜지스터의 소스 혹은 드레인 영역의 다른 쪽은 판독 비트 선에 접속되고,
    상기 판독 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 인접 메모리셀로 동일한 판독 워드 선에 접속되며,
    상기 판독 트랜지스터의 소스 혹은 드레인 영역의 상이한 쪽은 상기 인접 메모리셀과 상이한 판독 비트 선에 접속되고,
    상기 기록 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은 상기 인접 메모리셀과 동일한 기록 비트 선에 접속되며,
    상기 기록 트랜지스터의 제어 전극은 상기 인접 메모리셀과 상이한 기록 워 드 선에 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서,
    래치 기능을 갖춘 감지 증폭기가 상기 판독 비트 선에 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서,
    상기 판독 트랜지스터는, 상기 판독 트랜지스터의 소스 혹은 드레인 영역의 한 쪽으로부터, 상기 판독 비트 선방향으로는 전류가 흐르지 않고, 상기 판독 비트 선으로부터 상기 판독 트랜지스터의 소스 혹은 드레인 영역의 한쪽 방향으로는 전류가 흐르도록, 소스 혹은 드레인 영역의 한 쪽과 상기 판독 비트 선과의 사이에서 쇼트키이 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  4. 제1항에 있어서,
    상기 판독 비트 선과 접속되는 상기 판독 트랜지스터의 소스 혹은 드레인 영역의 한 쪽은, 상이한 판독 워드 선에 접속되는 인접 판독 트랜지스터의 소스 혹은 드레인 영역의 한 쪽과 동일한 불순물영역으로 되어 있는 것을 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서,
    상기 기록 트랜지스터는, 소스와 드레인사이를 접속하는 채널 영역이 실리콘 박막으로 형성되어 있는 박막 트랜지스터인 것을 특징으로 하는 반도체기억장치.
  6. 제5항에 있어서,
    상기 박막 트랜지스터의 소스와 드레인사이를 흐르는 전류가, 기판에 대하여 수직인 방향으로 흐르는 것을 특징으로 하는 반도체기억장치.
  7. 제5항에 있어서,
    상기 박막 트랜지스터는, 상기 채널 영역을 형성하는 실리콘 박막의 두께가 5nm이하인 것을 특징으로 하는 반도체기억장치.
  8. 제1항에 있어서,
    상기 판독 트랜지스터의 제어 전극을 기억 노드로 하고,
    기록 동작시의 상기 기록 비트 선의 전위에 의해서 상이한 전하량을 상기 기억 노드에 축적하고,
    상기 기억 노드의 축적 전하량에 의해 상기 판독 트랜지스터의 채널 영역의 컨덕턴스를 제어하고,
    상기 컨덕턴스는, 상기 기억 노드가 하이레벨에 대응하는 전위일 때 높고, 상기 기억 노드가 로 레벨에 대응하는 전위일 때에 낮아지는 것을 특징으로 하는 반도체기억장치.
  9. 제8항에 있어서,
    상기 판독 트랜지스터의 채널 도전형이 ｎ형의 경우는, 상기 판독 워드 선 및 상기 판독 비트 선의 전위를, 상기 기억 노드의 하이레벨에 대응하는 전위로부터 상기 판독 트랜지스터의 문턱치 전압을 뺀 전위보다 큰 값으로 하므로써, 상기 판독 트랜지스터를 비도통으로 하고
    상기 판독 워드 선의 전위를, 상기 기억 노드의 하이레벨에 대응하는 전위로부터 상기 판독 트랜지스터의 문턱치 전압을 뺀 전위보다 작은 값으로 하고, 상기 기억 노드의 로 레벨에 대응하는 전위로부터 상기 판독 트랜지스터의 문턱치 전압을 뺀 전위보다 큰 값으로 하므로써, 상기 판독 트랜지스터가 기억 정보에 따라 도통 혹은 비도통으로 되고,
    상기 판독 트랜지스터의 채널 도전형이 ｐ형의 경우는, 상기 판독 워드 선 및 상기 판독 비트 선의 전위를, 상기 기억 노드의 하이레벨에 대응하는 전위로부터 상기 판독 트랜지스터의 문턱치 전압을 뺀 전위보다 작은 값으로 하므로써, 상기 판독 트랜지스터를 비도통으로 하고,
    상기 판독 워드 선의 전위를, 상기 기억 노드의 하이레벨에 대응하는 전위로부터 상기 판독 트랜지스터의 문턱치 전압을 뺀 전위보다 큰 값으로 하고, 상기 기억 노드의 로 레벨에 대응하는 전위로부터 상기 판독 트랜지스터의 문턱치 전압을 뺀 전위보다 작은 값으로 하므로써, 상기 판독 트랜지스터가 기억 정보에 따라 도통 혹은 비도통으로 되고,
    상기 판독 비트 선의 전위가 기억 정보에 따라 상이한 전위가 되므로써 판독 동작을 하는 것을 특징으로 하는 반도체기억장치.
  10. 제9항에 있어서,
    상기 동일한 판독 워드 선 및 상기 동일한 기록 비트 선에 접속된 2개의 메모리셀에 있어서,
    상기 판독 동작시에 상기 판독 비트 선에 나타나는 기억 정보에 따른 전위를, 상기 판독 비트 선과 상기 감지 증폭기의 사이에 접속되어 있는 선택 트랜지스터에 의해서 감지 증폭기에 입력하고,
    상기 감지 증폭기에 의해서 기억 정보를 판별하고,
    상기 기록 비트 선에 기억 정보에 따른 전위를 출력하고,
    1회의 상기 판독 워드 선의 전위의 변화로 상기 동일한 기록 비트 선에 접속된 2개의 메모리셀에 대하여 상기 기억 노드에 기억 정보의 재기록 동작을 하는 것을 특징으로 하는 반도체기억장치.
  11. 제10항에 있어서,
    상기 재기록 동작에 있어서,
    1회의 상기 판독 워드 선의 전위의 변화로 얻어지는, 상기 동일한 기록 비트 선에 접속되어 있는 2개의 메모리셀의 기억 정보에 대하여, 상기 선택 트랜지스 터에 의해 한쪽의 메모리셀에 대하여만 재기록 동작을 하고,
    상기 재기록 동작이 종료한 후, 재차, 상기 동일한 판독 워드 선의 전위를 변화시켜, 상기 선택 트랜지스터에 의해서 상이한 쪽의 메모리셀의 재기록 동작을 하는 것을 특징으로 하는 반도체기억장치.
  12. 제1항에 있어서,
    상기 동일한 판독 워드 선 및 상기 동일한 기록 비트 선에 접속된 2개의 메모리셀을 1개의 단위로 하여 각각 상반되는 기억 정보를 기억하고, 한쪽의 판독 비트 선의 전위에 대한 참조 전위로 하여, 다른 쪽의 판독 비트 선의 전위를 이용하여, 1회의 상기 판독 워드 선의 전위의 변화로, 상기 동일한 기록 비트 선에 접속된 2개의 메모리셀의 기억 노드에 기억 정보의 재기록 동작을 하는 것을 특징으로 하는 반도체기억장치.
  13. 제1항에 있어서,
    상기 판독 트랜지스터의 소스 및 드레인 영역과 상기 판독 워드 선을 형성하는 확산 영역이 격자모양으로 배치되어 있는 것을 특징으로 하는 반도체기억장치.
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