KR20030011256A

KR20030011256A - 반도체 집적회로장치

Info

Publication number: KR20030011256A
Application number: KR1020020038537A
Authority: KR
Inventors: 쿠보타노리아키; 하시모토타케시
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시키가이샤 히타치초에루.에스.아이.시스테무즈
Priority date: 2001-07-23
Filing date: 2002-07-04
Publication date: 2003-02-07
Also published as: US20030016555A1; KR100877023B1; JP2003037249A

Abstract

PLED 트랜지스터를 이용하여 구성되는 메모리 판독동작을 고속화한다.

MISFET(Tr1)의 소스전원선(GND)과 직교하는 방향에, 그 양단에서 접지되며 소스전원선(GND)과 전기적으로 접속된 션트선(SL)을 삽입하여, 소스전원선(GND)에 나타나는 노이즈(전위)를 접지전위로 흘린다. 소스전원선(GND)에 나타나는 노이즈를 접지전위로 흘림으로써, MISFET(Tr1)의 소스·드레인간 전압의 감소를 억제한다.

Description

반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 반도체 집적회로장치에 관한 것으로, 특히, PLED(Phase-state Low Electron-number Drive) 트랜지스터를 가지는 반도체 집적회로장치에 적용하는 유효한 기술에 관한 것이다.

전자계산기의 주기억 메모리로서 이용되는 DRAM(Dynamic Random Access Memory)에 있어서, 정보를 축적하는 메모리셀은, 하나의 캐패시터와 캐패시터에 축적한 정보전하를 판독하는 트랜지스터로 이루어진다. 그 때문에, DRAM은 RAM(Random Access Memory)으로서의 최소 구성요소로 실현할 수 있으므로, 대규모 집적화에 적합하다.

그러나, DRAM은 메모리셀 자체에 증폭작용이 없기 때문에, 메모리셀에서의 판독신호전압이 작게 되며, 메모리셀의 동작이 각종의 잡음의 영향을 받기 쉽게 된다. 또한, 상기 메모리셀 내에 존재하는 pn접합전류(리크전류)에 의해, 캐패시터에 축적된 정보전하는 소실하여 버린다. 즉, DRAM은, 그 동작이 불안정하게 되기 쉽다. 그래서, 그 정보전하가 소실하기 전에, 메모리셀에 주기적으로 리플래쉬(재생기록)동작을 시킴으로써 정보를 유지하고 있다. 이 주기(리플래쉬 시간이라 한다)는 DRAM의 기억용량이 증대함에 따라 길게 할 필요가 있다.

그런데, DRAM을 구성하는 소자를 미세화하여, DRAM의 집적도를 향상시킴으로써, 상기 기억용량을 증대시키는 것이 도모되고 있다. 그러나, 상기한 바와 같이, 리플래쉬 시간은 DRAM의 기억용량이 증대함에 따라 길게 되므로, DRAM을 구성하는 소자의 미세화와 DRAM의 동작 안정화를 동시에 실현하는 것이 곤란하게 되어 있다.

한편, DRAM과 같은 휘발성메모리에 대해, 불휘발성을 나타내는 전기적 일괄소거형 EEPROM(Electric Erasable Programmable Read Only Memory ; 이하, 플래쉬 메모리라 한다)이 있다. 플래쉬 메모리는, 메모리셀 내에 이득이 있으므로, 메모리셀에서의 판독신호전압은 크게 된다. 즉, 메모리셀의 동작은 안정하다. 또, 절연막으로 둘러싸인 축적노드에 정보전하를 축적하므로, DRAM과 같은 pn접합전류는 없으며, 리플래쉬 동작은 필요없게 된다.

그러나, 플래쉬 메모리는 축적노드에 미약한 터널전류를 흘림으로써 전하가 축적되어, 기록시간이 길게 된다. 또, 메모리셀에의 기록을 반복하면, 축적노드를 둘러싸는 절연막에 강제적으로 전류를 흘리는 것이 되므로, 서서히 그 절연막이 열화하여 최종적으로 절연막은 도전성막이 되어 기억을 유지할 수 없게 되어 버린다.

본 발명자들은, 상기의 DRAM 및 플래쉬 메모리가 가지는 과제를 해결하는 메모리로서, PLED 트랜지스터를 이용하여 구성되는 메모리(이하, PLED 메모리라고 기록한다)를 검토하고 있다.

PLED 트랜지스터는, 채널부분에 얇은 터널절연막을 3매 삽입한 구조로 이루어져 있으며, 그 터널장벽의 높이를 외부전압으로 변화시킴으로써, 전자의 흐름의 제어를 가능하게 하고 있다. 또, PLED 메모리에 있어서는, DRAM에서의 캐패시터(용량)를, 이득을 가지는 PLED 트랜지스터로 치환하여, 2개의 트랜지스터를 입체적으로 집적하고 있다. 그 때문에, 메모리셀의 사이즈를 DRAM의 메모리셀의 사이즈의 약 절반으로 축소할 수 있으며, 동일의 사이즈라면, 약 2배의 기억용량으로 실현할 수 있다.

또, PLED 메모리는, 메모리셀이 이득을 가지므로, 1셀마다 축적할 수 있는 전자의 수가 DRAM의 약 100분의 1로 할 수 있다. 또, 터널구조를 가지는 PLED 트랜지스터가 전자를 포함하는 구조로 되어 있으므로, DRAM에서의 리플래쉬 동작에 걸리는 부담이 가볍게 된다. 즉, PLED 메모리에 있어서는, PLED 메모리를 구성하는 소자의 미세화와 PLED 메모리의 동작안정화를 동시에 실현하는 것을 가능하게 하고 있다.

또한, PLED 메모리는, 판독시간 및 기록시간이 DRAM과 거의 같다. 또, 메모리셀 내에 pn접합전류가 없는 메모리셀 구조를 형성함으로써, 불휘발성 메모리로서의 기능을 부여하는 것도 가능하다. 즉, 고속 동시에 휘발성인 DRAM과 저속 동시에불휘발성인 플래쉬 메모리와의 구분사용을 해소하는 것을 가능하게 하고 있다.

상기 PLED 메모리중에 포함되는 PLED 트랜지스터의 기술에 대해서는, 예컨대 특개평 10-200001호 공보 및 특개 2000-113683호 공보등에 개시되어 있다.

그런데, 상기의 PLED 메모리에 있어서는, 이하와 같은 문제가 있는 것을 본 발명자들은 발견했다.

즉, 도1에 나타내는 바와 같이, PLED 메모리의 메모리셀은, PLED 트랜지스터(PLED)가 기록용 비트선(BLW), 기록메모리셀 선택용의 워드선(WLW) 및 MISFET(Matal Insulator Semiconductor Field Effect Transistor)(Tr1)와 전기적으로 접속되어 있다. 또, MISFET(Tr1)의 소스전원선(GND)이 워드선(판독용 메모리셀 선택용의 워드선(WLR) 및 기록메모리셀 선택용의 워드선(WLW))에 대해 평행하게, 비트선(판독용 비트선(BLR) 및 기록용 비트선(BLW))에 대해서 수직으로 배치되어 있다. 또, 도2에는, 도1에 나타낸 메모리셀을 이용한 메모리 어레이의 회로도를 나타내고 있다.

상기 소스전원선(GND)으로는, 예컨대 반도체기판에 형성된 반도체영역이 이용되며, 그 시트저항은 80Ω/□ 정도이다. 상기 메모리 어레이로서, 예컨대 512×256 워드·비트 구성의 서브어레이를 예로 들어, 워드선의 길이 및 폭을 각각 256㎛ 및 0.18㎛로 하면, 소스전원선(GND)의 저항치는 워드선의 중앙부근에서 약 56㏀으로 고저항이 된다.

여기서, 선택된 워드선(WLR)상의 모든 메모리셀에 '1' 데이터가 기록되어 있는 경우, 그 '1' 데이터의 판독을 행하면, MISFET(Tr1, Tr2)가 온상태가 되어, 판독비트선(BLR)에서 소스전원선(GND)으로 전류(I)가 흘러들어간다. 이때, 소스전원선(GND)에는 모든 선택메모리셀에서의 전류가 흘러들어오므로, 소스전원선(GND)의 전위가 노이즈로 나타난다. 이 노이즈는 접지전위에서 가장 멀리 떨어진 점, 즉 소스전원선(GND)의 중앙부근에서 최대가 된다. 그 때문에, 이 노이즈의 영향을 가장 강하게 받는 것은, 선택된 워드선(WLR)의 중앙비트(B1) 부근이 된다. 즉, 그 중앙비트(B1)의 판독속도와 워드 드라이버(WD) 근단의 근단비트(B2)의 판독속도와의 차가 크게 된다.

그런데, 상기 메모리 어레이가 가지는 센스앰프의 동작타이밍은, 판독속도가 가장 늦은 상기 중앙비트(B1)의 판독동작에 맞출 필요가 있다. 즉, 메모리 어레이의 판독속도는, 중앙비트(B1)의 판독속도에 크게 의존하게 되므로, 그 판독속도를 고속화하는 것이 곤란하게 되는 문제가 있다.

본 발명의 목적은, PLED 메모리의 판독동작의 고속화를 실현하는 기술을 제공하는데 있다.

본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.

도1은 본 발명자들이 검토한 종래의 PLED 메모리의 메모리셀의 회로도,

도2는 본 발명자들이 검토한 종래의 PLED 메모리의 메모리 어레이의 회로도,

도3은 본 발명의 일실시형태인 PLED 메모리의 메모리 어레이의 회로도,

도4는 본 발명자들이 본 발명의 일실시형태인 PLED 메모리와 비교 및 검토한 PLED 메모리의 요부 평면도,

도5는 본 발명자들이 본 발명의 일실시형태인 PLED 메모리와 비교 및 검토한 PLED 메모리의 요부 평면도,

도6은 본 발명의 일실시형태인 PLED 메모리의 요부 평면도,

도7은 본 발명의 일실시형태인 PLED 메모리에서의 션트(shunt)선의 배치방법을 나타내는 설명도,

도8은 본 발명의 일실시형태인 PLED 메모리의 요부 단면도,

도9는 본 발명의 일실시형태인 PLED 메모리의 요부 단면도,

도10은 본 발명의 일실시형태인 PLED 메모리의 요부 단면도,

도11은 본 발명의 일실시형태인 PLED 메모리에서의 션트선의 배치간격과 션트선간의 중앙비트 및 션트선 근단(近端)의 비트의 판독속도와의 관계를 나타낸 설명도,

도12는 본 발명자들이 본 발명의 일실시형태인 PLED 메모리와 비교 및 검토한 PLED 메모리에서의 판독용 비트선, 판독메모리셀 선택용의 워드선 및 기록메모리셀 선택용의 워드선의 동작전압파형을 나타낸 동작전압 파형도,

도13은 본 발명의 일실시형태인 PLED 메모리에서의 판독용 비트선, 판독메모리셀 선택용의 워드선 및 기록메모리셀 선택용의 워드선의 동작전압파형을 나타낸 동작전압 파형도,

도14는 본 발명의 다른 실시형태인 PLED 메모리의 메모리셀의 회로도,

도15는 도14에 나타낸 메모리셀을 이용하여 구성한 PLED 메모리의 메모리 어레이의 회로도,

도16은 본 발명의 다른 실시형태인 PLED 메모리의 메모리셀의 회로도,

도17은 도16에 나타낸 메모리셀을 이용하여 구성한 PLED 메모리의 메모리 어레이의 회로도,

도18은 도17에 나타낸 메모리 어레이의 평면레이아웃을 나타내는 요부 평면도이다.

(부호의 설명)

1반도체기판

2p형웰

4소자분리영역

5An형 반도체영역(제1반도체영역)

5Bn형 반도체영역

6~8다결정 실리콘막

10A~10C터널절연막

12A~12D다결정 실리콘막

B1중앙비트

B2근단비트

BL비트선(제5배선)

BLCT콘택트홀

BLR판독용 비트선(제4배선)

BLW기록용 비트선(제1배선)

C1용량(용량소자)

DA영역

DCA영역(제2영역)

GND소스전원선(제3배선)

L액티브영역

N1정보축적노드

PLEDPLED 트랜지스터(제1트랜지스터)

SA영역

SAL1배선

SAL2배선

SAMP센스앰프

SL션트선(제7배선)

SLCT콘택트홀

Tr1MISFET(제2트랜지스터)

Tr2MISFET(제3트랜지스터)

Tr3MISFET(제2트랜지스터)

WD워드 드라이버

WL워드선(제6배선)

WLR워드선

WLW워드선(제2배선)

본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.

즉, 본 발명은, 제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터를 포함하는 메모리셀로 이루어지며, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지고, 상기 제1트랜지스터의 제1전극은 제2배선과 전기적으로 접속되며, 상기 제1트랜지스터의 제2전극은 제1배선과 전기적으로 접속되고, 상기 제1트랜지스터의 제3전극은 상기 제2트랜지스터의 제1전극과 전기적으로 접속되며, 상기 제2트랜지스터의 제2전극은 그 단부에서 전원전위에 접속된 제3배선과 전기적으로 접속되고, 상기 제1영역에 있어서, 상기 제2트랜지스터의 제3전극은 제4배선과 전기적으로 접속되며, 상기 제2영역에 있어서, 상기 제2트랜지스터의 제3전극은 전원전위에 접속된 제7배선과 전기적으로 접속되고, 상기 제2영역에 있어서, 상기 제7배선은 상기 제3배선과 전기적으로 접속되며, 상기 제2영역은 상기 메모리 어레이에서 소정의 간격으로 배치되어 있는 것이다.

또, 본 발명은, 제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터와 제3트랜지스터를 포함하는 메모리셀로 이루어지며, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지고, 상기 제1트랜지스터의 제1전극은 제2배선과 전기적으로 접속되며, 상기 제1트랜지스터의 제2전극은 제1배선과 전기적으로 접속되고, 상기 제1트랜지스터의 제3전극은 상기 제2트랜지스터의 제1전극과 전기적으로 접속되며, 상기 제2트랜지스터의 제2전극은 그 단부에서 전원전위에 접속된 제3배선과 전기적으로 접속되고, 상기 제1영역에 있어서, 상기 제2트랜지스터의 제3전극은 상기 제3트랜지스터를 통해서 제4배선과 전기적으로 접속되며, 상기 제2영역에 있어서, 상기 제2트랜지스터의 제3전극은 상기 제3트랜지스터를 통해서 전원전위에 접속된 제7배선과 전기적으로 접속되고, 상기 제2영역에 있어서, 상기제7배선은 상기 제3배선과 전기적으로 접속되며, 상기 제2영역은 상기 메모리 어레이에서 소정의 간격으로 배치되어 있는 것이다.

또, 본 발명은, 제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터와 제3트랜지스터를 포함하는 메모리셀로 이루어지는 메모리 어레이를 가지고, 상기 제1트랜지스터의 제1전극은 제2배선과 전기적으로 접속되며, 상기 제1트랜지스터의 제2전극은 제5배선과 전기적으로 접속되고, 상기 제1트랜지스터의 제3전극은 상기 제2트랜지스터의 제1전극과 전기적으로 접속되며, 상기 제2트랜지스터의 제2전극은 그 단부에서 전원전위에 접속된 제3배선과 전기적으로 접속되고, 상기 제2트랜지스터의 제3전극은 상기 제3트랜지스터를 통해서 제5배선과 전기적으로 접속되며, 상기 제3배선은 전원전위에 접속된 제7배선과 전기적으로 접속되어 있는 것이다.

또, 본 발명은, 제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터와 용량소자를 포함하는 메모리셀로 이루어지며, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지고, 상기 제1트랜지스터의 제1전극은 제6배선과 전기적으로 접속되며, 상기 제1트랜지스터의 제2전극은 제1배선과 전기적으로 접속되며, 상기 제1트랜지스터의 제3전극은 상기 제2트랜지스터의 제1전극 및 상기 용량소자와 전기적으로 접속되고, 상기 제2트랜지스터의 제2전극은 그 단부에서 전원전위에 접속된 제3배선과 전기적으로 접속되며, 상기 제1영역에 있어서, 상기 제2트랜지스터의 제3전극은 제4배선과 전기적으로 접속되고, 상기 제2영역에 있어서, 상기 제2트랜지스터의 제3전극은 전원전위에 접속된 제7배선과 전기적으로 접속되며,상기 제2영역에 있어서, 상기 제7배선은 상기 제3배선과 전기적으로 접속되고, 상기 제2영역은 상기 메모리 어레이에서 소정의 간격으로 배치되며, 상기 용량소자는 상기 제6배선과 전기적으로 접속되어 있다.

또, 본 발명은, 전원전위에 전기적으로 접속되는 트랜지스터를 포함하는 복수의 메모리셀로 구성되고, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지며, 인접하는 상기 메모리셀은 제3배선에 의해 전원전위에 전기적으로 접속되고, 상기 제1영역의 메모리셀은 제4배선에 전기적으로 접속되며, 상기 제2영역의 메모리셀은 상기 제4배선과 동일의 도전층에서 형성된 제7배선과 전기적으로 접속되고, 상기 제7배선은 상기 제3배선과 전기적으로 접속된 것이다.

이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일의 기능을 가지는 부재에는 동일의 부호를 붙여, 그 반복의 설명은 생략한다. 또, 평면도이더라도, 그 설명을 위해 해칭을 하는 경우가 있다.

(실시형태 1)

도3은, 본 실시형태1의 PLED 메모리(반도체 집적회로장치)의 메모리 어레이의 회로도이다.

도3에 나타내는 바와 같이, 본 실시형태1의 메모리 어레이에는, 제1전극, 제2전극 및 제3전극의 3개의 전극을 가지는 PLED 트랜지스터(제1트랜지스터)(PLED)가 설치되어 있으며, 그 제2전극은 기록용 비트선(제1배선)(BLW)과 전기적으로 접속되고, 제1전극은 기록메모리셀 선택용의 워드선(제2배선)(WLW)과 전기적으로 접속되며, 제3전극은 MISFET(제2트랜지스터)(Tr1)의 게이트(제1전극)와 전기적으로 접속되어 있다. 또, MISFET(Tr1)의 소스(제2전극)와 전기적으로 접속된 소스전원선(제3배선)(GND)이 워드선(판독메모리셀 선택용의 워드선(WLR) 및 기록메모리셀 선택용의 워드선(WLW))에 대해 평행하게, 비트선(판독용 비트선(제4배선)(BLR) 및 기록용 비트선(BLW))에 대해 수직으로 배치되어 있다. 판독용 비트선(BLR)은 MISFET(제3트랜지스터)(Tr2)를 통해서 MISFET(Tr1)의 드레인(제3전극)과 전기적으로 접속되어 있다.

션트선(SL)(제7배선)은, MISFET(Tr1)의 소스전원선(GND)과 직교하는 방향으로 삽입되어 있다. 이 션트선(SL)은, 그 소스전원선(GND)과 전기적으로 접속되며, 그 양단에서 접지되어 있다. 소스전원선(GND)에 대해서도, 그 단부에 있어서는 접지되어 있다. 이와 같은 션트선(SL)을 설치함으로써, 소스전원선(GND)에 나타나는 노이즈(전위)를 접지전위로 흘리는 것이 가능하게 된다. 또, 소스전원선(GND)에 나타나는 노이즈에 기인한 MISFET(Tr1)의 소스·드레인간 전압의 감소를 억제할 수 있으므로, MISFET(Tr1)의 소스·드레인간 전류의 열화도 억제할 수 있다. 이것에 의해, 워드선(WLR)의 중앙비트(B1)의 판독속도와 워드 드라이버(WD) 근단의 근단피트(B2)의 판독속도와의 차를 작게 할 수 있다. 이것에 대해서는, 후에 상세하게 설명한다.

상기의 본 실시형태1의 메모리 어레이에 있어서는, 워드선(워드선(WLR, WLW)) 및 비트선(판독용 비트선(BLR) 및 기록용 비트선(BLW))은 최소 가공치수로 배치되며, 소스전원선(GND)의 상부에 위치한다. 또, 소스전원선(GND)은, 반도체기판에 형성된 반도체영역으로 이루어진다.

도4는, 본 발명자들이 본 실시형태1의 메모리 어레이와 비교 및 검토한 메모리 어레이의 평면레이아웃 도면이다. 소스전원선(GND)은, 콘택트홀(BLCT) 내에 형성된 플러그를 통해서, 판독용 비트선(BLR)과 전기적으로 접속되어 있다. 또, 해칭한 영역은 PLED 트랜지스터(PLED)가 형성된 영역이다. 이 도4에 나타낸 메모리 어레이에서도, 워드선 및 비트선은 최소 가공치수로 배치되며, 소스전원선(GND)의 상부에 위치한다. 또, 소스전원선(GND)은, 반도체기판에 형성된 반도체영역으로 이루어진다.

도4에 나타낸 레이아웃의 경우, 상기한 바와 같이 워드선 및 비트선은 최소 가공치수로 배치되어 소스전원선(GND)의 상부에 위치하므로, 션트선(SL)을 설치하여, 이 션트선(SL)을 소스전원선(GND)과만 전기적으로 접속하는 것이 곤란하게 된다. 그래서, 도5에 나타내는 바와 같이, 션트선(SL)을 배치하기 위한 영역(SA)을 설치하여, 콘택트홀(SLCT) 내에 형성된 플러그를 통해서 션트선(SL)과 소스전원선(GND)을 전기적으로 접속하는 수단을 생각할 수 있다. 그러나, 영역(SA)을 설치함으로써, 메모리셀 배치의 규칙성이 영역(SA)으로 붕괴하여 버린다. 그 때문에, 위상시프트법 등의 고해상 노광기술을 이용하여 메모리셀을 형성하는 경우에는, 영역(SA)의 양측의 영역(DA)내에 형성된 메모리셀에서 형상불량이 발생하는 가능성이 있다. 즉, 영역(DA) 내에 형성된 메모리셀은, 실제로는 메모리셀로서 이용하지 않는 더미셀로서 취급할 필요성이 발생한다. 그 결과, 소망의 기억용량의 메모리 어레이를 구성하면, 메모리 어레이의 면적이 증가하여 버리게 되며, 그 메모리 어레이를 가지는 반도체칩의 면적도 증가하여 버리게 된다.

상기의 면적증가를 막기 위해, 본 실시형태1의 PLED 메모리에 있어서는, 도6에 나타내는 바와 같이, 영역(DCA)(제2영역(도3도 참조))에서의 1비트(bit)분의 메모리셀을 더미셀로 간주하며, 다른영역(제1영역)에 있어서는 메모리셀로서 기능시킨다. 즉, 이 더미셀의 판독용 비트선(BLR)을 상기 션트선(SL)으로 이용한다. 이것에 의해, 상기 션트선(SL)를 배치하기 위한 영역(SA)을 설치할 필요가 없어지므로, 메모리셀 배치의 규칙성을 유지하는 것이 가능하게 된다. 또, 영역(SA)을 생략할 수 있어, 상기 영역(SA)의 양측의 영역(DA)을 고려할 필요도 없어지며, 더미셀로서 취급하는 메모리셀은 1비트분으로 끝낼 수 있다. 즉, 본 실시형태1의 메모리 어레이에 있어서는, 도5에 나타낸 메모리 어레이에 비해 면적증가를 막는 것이 가능하게 된다.

도7은, 상기 션트선(SL)의 배치개수에 대해서 설명하는 설명도이다.

도7에 나타내는 바와 같이, 본 실시형태1에 있어서는, 예컨대 512×256 워드·비트 구성의 서브 어레이에 의해 16M비트의 메모리 어레이를 구성한다. 본 실시형태1에 있어서는, 1개의 서브 어레이중에, 예컨대 16개의 션트선(SL)을 배치하는 것을 예시한다. 즉, 16비트마다 1개의 션트선(SL)이 배치되게 된다. 또, 센스앰프(SAMP)와 전기적으로 접속된 배선(SAL1, SAL2)에는 각 션트선(SL)의 양단이 접속된다.

여기서, 본 발명자들은, 션트선(SL)을 이용하지 않는 메모리 어레이(도4 참조)에 대해, 션트선(SL)을 배치하기 위한 영역(SA)을 설치하여 션트선(SL)을 배치한 메모리 어레이(도5 참조)의 면적 및 본 실시형태1의 메모리 어레이(도6 참조)의 면적의 면적 증가율에 대해서 실험했다. 이때, 션트선(SL)는 16비트마다 1개 배치하여 있다(도7 참조). 그 결과, 도5에 나타낸 메모리 어레이의 면적 증가율은 약 18%인 것에 비해, 본 실시형태1의 메모리 어레이의 면적 증가율은 약 6%이었다. 즉, 실험결과에서도 본 실시형태1의 메모리 어레이에서는, 도5에 나타낸 메모리 어레이에 비해 면적증가를 막는 것이 가능하다는 것을 확인할 수 있었다.

또한, 더미셀의 판독용 비트선(BLR)을 션트선(SL)으로 이용함으로써, 션트선(SL)과 소스전원선(GND)을 전기적으로 접속하기 위한 콘택트홀(SLCT)을 용이하게 개공할 수 있다.

도8 ~ 도10은, 각각 도6 중의 A-A선, B-B선 및 C-C선에 대응한 단면도이다.

반도체기판(1)의 주면(소자형성면)에 형성된 p형웰(2)에는 소자분리홈(4)이 형성되어 있다. 이 소자분리홈(4)에 의해 주위를 규정된 p형웰(2)의 액티브영역(L)(도6 참조)에는 복수의 메모리셀이 형성되어 있다.

p형웰(2)에는, 예컨대 As(비소) 또는 P(인)를 이온주입법에 의해 도입함으로써 형성된 n형(제1도전형) 반도체영역(5A(제1반도체영역), 5B)이 형성되어 있다. 다결정 실리콘막(6, 7)은 각각 MISFET(Tr1)의 게이트 및 드레인이 되며, n형 반도체영역(5A)을 소스로 함으로써 MISFET(Tr1)를 형성하고 있다. 한편, 다결정 실리콘막(8)은, MISFET(Tr2)의 게이트가 되며, 다결정 실리콘막(7)을 드레인으로 하여, n형 반도체영역(5B)을 소스로 함으로써, MISFET(Tr2)를 형성하고 있다. 또, n형 반도체영역(5A)은, 상기 소스전원선(GND)으로 기능시킬 수 있어, 그 시트저항을80Ω/□ 정도로 할 수 있다.

PLED 트랜지스터(PLED)(도3 참조)는, 3매의 터널절연막(10A, 10B, 10C)을 다결정 실리콘막(12A, 12B, 12C, 12D)에 의해 사이에 끼워진 상태로 형성되어 있다. 또, 다결정 실리콘막(12D)은, 기록용 비트선(BLW)으로서 기능시킬 수 있다.

판독용 비트선(BLR)(션트선(SL))은, 예컨대 Al(알루미늄)막 또는 W(텅스텐)막으로 형성할 수 있으며, 그 배선폭을 약 0.2㎛, 시트저항을 약 4.5Ω/□로 하는 것을 예시할 수 있다. 또, 그 Al막 또는 W막은, 콘택트홀(SLCT) 내에도 매립되어, 플러그를 형성한다. 이 플러그는, 다결정 실리콘막(8)을 통해서 소스전원선(GND)(n형 반도체영역(5A))과 전기적으로 접속된다.

도11은, 본 발명자들이 실험한 본 실시형태1의 서브 어레이(도7 참조)에서의 션트선(SL)의 배치간격(개수)과, 션트선(SL)간의 중앙비트 및 션트선 근단의 비트의 판독속도와의 관계를 예시한 설명도이다. 또한, 판독신호량은 약 500㎷로 하고 있다.

도11에 나타내는 바와 같이, 션트선(SL)의 배치간격이 좁혀짐에 따라, 션트선(SL)간의 중앙비트의 판독속도와 션트선 근단의 비트의 판독속도와의 차가 작게 되는 것을 알 수 있다. 본 실시형태1에서는, 상기한 바와 같이 션트선(SL)의 배선간격은 16비트이며, 이때의 션트선(SL)간의 중앙비트의 판독속도와 션트선 근단의 비트의 판독속도와의 차는 2㎱(나노초)로 되는 것을 도11에서 읽을 수 있다.

도12는, 상기 션트선(SL)이 설치되어 있지 않은 메모리 어레이(도2 참조)에서의, 판독용 비트선(BLR), 워드선(WLR) 및 워드선(WLW)의 동작전압파형을 나타낸것이다. 또, 도13은, 본 실시형태1의 메모리 어레이에서의, 판독용 비트선(BLR), 워드선(WLR) 및 워드선(WLW)의 동작전압파형을 나타낸 것이다. 도12 및 도13은, 모두 워드선(WLW)의 레벨을 "High" 로 하고, 워드선(WLR)의 레벨을 "Low" 로 함으로써, 메모리셀에 "1" 을 기록한 후, 워드선(WLW)의 레벨을 "Low" 로 하고, 워드선(WLR)의 레벨을 "High" 로 함으로써, 판독용 비트선(BLR)에 "1" 을 판독했을 때의 동작전압 파형도이다.

상기 션트선(SL)이 설치되어 있지 않은 메모리 어레이에서는, 소스전원선(GND)의 길이를 256㎛로 한다. 이 경우, 상기한 바와 같이 소스전원선(GND)이 되는 n형 반도체영역(5A)(도9 및 도10 참조)의 시트저항은 80Ω/□ 정도이므로, 워드 드라이버(WD)(도2 참조)에서 중앙비트(B1)(도2 참조)까지의 길이에 상당하는 소스전원선(GND)의 저항치는 약 56㏀이 된다. 또, 판독신호량을 프리차지 레벨(1.5V)의 절반(0.75V)으로 설정한다. 이 상황 하에서는, 소스전원선(GND)의 전위가 노이즈로서 나타나며, 워드선(WLR)의 중앙비트(B1)(도2 참조)의 판독시간을 가장 크게 지연시킨다. 도12에 나타내는 바와 같이, 그 중앙비트(B1)의 판독시간은, 워드 드라이버(WD) 근단의 근단비트(B2)(도2 참조)의 판독시간보다 20㎱ 정도 지연하게 된다.

한편, 본 실시형태1의 메모리 어레이에서는, 션트선(SL)을 설치함으로써, 소스전원선(GND)의 전위를 접지전위로 흘릴 수 있으므로, 상기 노이즈를 저감할 수 있다. 즉, 워드선(WLR)의 중앙비트(B1)의 판독시간의 지연을 개선할 수 있다. 도13에 나타내는 바와 같이, 본 실시형태1의 메모리 어레이에서는, 그 중앙비트(B1)의판독시간은, 워드 드라이버(WD)(도3 참조) 근단의 근단비트(B2)(도3 참조)의 판독시간에서 2㎱ 정도의 지연으로 개선할 수 있다. 그 결과, 본 실시형태1의 메모리 어레이가 가지는 센스앰프의 동작타이밍을 빠르게 할 수 있으므로, 본 실시형태1의 메모리 어레이의 판독속도를 고속화하는 것이 가능하게 된다.

(실시형태 2)

본 실시형태2는 다른 PLED 메모리의 메모리 어레이에 본 발명을 적용한 것이다.

도14는 본 실시형태2의 메모리셀의 회로도이며, 도15는 도14에 나타낸 메모리셀을 이용한 메모리 어레이의 회로도이다.

본 실시형태2에 있어서는, 상기 실시형태1에서 이용한 MISFET(Tr1, Tr2)(도3 참조)를 설치하지 않고, 소스가 소스전원선(GND)과 전기적으로 접속되며, 드레인이 판독용 비트선(BLR)과 전기적으로 접속되고, 게이트가 PLED 트랜지스터(PLED)의 제3전극과 전기적으로 접속된 MISFET(제2트랜지스터)(Tr3)을 설치한다. 또, PLED 트랜지스터(PLED)와 MISFET(Tr3)의 게이트와의 사이에 정보축적노드(N1)가 존재하며, 이 정보축적노드(N1)와 워드선(제6배선)(WL)과의 사이에 용량(용량소자)(C1)을 전기적으로 접속하는 것이다.

상기와 같은 본 실시형태2의 메모리 어레이에 있어서도, 상기 실시형태1의 메모리 어레이(도3참조)와 마찬가지로, 영역(DCA)(도3 참조)에서의 1비트분의 메모리셀을 더미셀로 간주하며, 다른영역(제1영역)에 있어서는 메모리셀로서 기능시킨다. 즉, 이 더미셀의 판독용 비트선(BLR)을 상기 션트선(SL)으로 이용할 수 있다.이것에 의해, 본 실시형태2의 메모리 어레이에서도, 션트선(SL)을 배치하기 위한 영역(SA)(도5 참조)을 설치할 필요가 없어지므로, 메모리셀 배치의 규칙성을 유지하는 것이 가능하게 된다. 또, 영역(SA)을 생략할 수 있으며, 상기 영역(SA)의 양측의 영역(DA)(도5 참조)을 고려할 필요도 없어져, 더미셀로서 취급하는 메모리셀은 1비트분으로 끝낼 수 있다. 즉, 본 실시형태2의 메모리 어레이에 있어서는, 영역(SA)을 설치한 메모리 어레이에 비해 면적증가를 막는 것이 가능하게 된다. 또한, 본 실시형태2에 있어서는, 상기 실시형태1과 마찬가지로, 예컨대 512×256 워드·비트 구성의 서브 어레이에서 16비트마다 1개의 션트선(SL)을 배치하는 것을 예시한다.

상기와 같은, 본 실시형태2의 메모리 어레이에 있어서는, 션트선(SL)을 설치함으로써, 소스전원선(GND)의 전위를 접지전위로 흘릴 수 있으므로, 소스전원선(GND)에서의 노이즈를 저감할 수 있다. 또, 소스전원선(GND)에 나타나는 노이즈에 기인한 MISFET(Tr1)의 소스·드레인간 전압의 감소를 억제할 수 있으므로, MISFET(Tr1)의 소스·드레인간 전류의 열화도 억제할 수 있다. 즉, 워드선(WLR)의 중앙비트(B1)(도15 참조)의 판독시간의 지연을 개선할 수 있으므로, 그 중앙비트(B1)의 판독속도와 워드 드라이버(WD) 근단의 비트의 판독속도와의 차를 작게 할 수 있다. 그 결과, 본 실시형태2의 메모리 어레이가 가지는 센스앰프의 동작타이밍을 빠르게 할 수 있으므로, 본 실시형태2의 메모리 어레이의 판독속도를 고속화하는 것이 가능하게 된다.

(실시형태 3)

본 실시형태3은, 상기 실시형태1의 메모리 어레이(도3 및 도6 참조)에서의 기록용 비트선 및 판독용 비트선을 공통화한 것이다.

도16은 본 실시형태3의 메모리셀을 설명하는 회로도이며, 도17은 도16에 나타낸 메모리셀을 이용한 메모리 어레이의 회로도이다. 또, 도18은, 도17에 나타낸 메모리 어레이의 평면레이아웃을 나타내는 요부 평면도이다.

도16에 나타내는 바와 같이, 본 실시형태3에서는, 비트선(제5배선)(BL)이 상기 실시형태1에서의 기록용 비트선(BLW) 및 판독용 비트선(BLR)의 쌍방의 기능을 가진다. 이 비트선(BL)으로서는, 상기 실시형태1에서 기록용 비트선(BLW)으로 이용한 배선을 할당하는 것을 예시할 수 있다. 또, 상기 실시형태1에서 판독용 비트선(BLR)과 전기적으로 접속되어 있는 MISFET(Tr2)의 드레인은, 본 실시형태3에서는 비트선(BL)과 전기적으로 접속한다.

한편, 상기 실시형태1에서 판독용 비트선(BLR)으로 이용된 배선은, 본 실시형태3에서는 션트선(SL)으로 이용할 수 있다. 이 션트선(SL)은, 소스전원선(GND)과 전기적으로 접속되며, 상기 실시형태1에서의 션트선(SL)(도3 참조)과 같은 기능을 가진다. 또한, 본 실시형태3의 메모리 어레이에서는 상기 실시형태1에서 판독용 비트선(BLR)으로 이용된 배선의 전부를 션트선(SL)으로 이용할 필요는 없으며, 예컨대 소정의 개수를 다른 신호선 혹은 전원선으로 적절하게 이용하는 것도 가능하다.

또, 본 실시형태3에서는, 상기 실시형태1의 메모리 어레이에서 더미셀 형성을 위해 설치한 영역(DCA)(도3 및 도6 참조)을 설치하지 않았다. 그 때문에, 상기 실시형태1의 메모리 어레이보다도 더욱 효과적으로 메모리 어레이의 면적증가를 막는 것이 가능하게 된다.

상기한 본 실시형태2의 메모리 어레이에 의하면, 상기 실시형태1의 메모리 어레이와 마찬가지로, 션트선(SL)에 의해 소스전원선(GND)의 전위를 접지전위로 흘릴 수 있다. 이것에 의해, 소스전원선(GND)에서의 노이즈를 저감할 수 있다. 또, 소스전원선(GND)에 나타나는 노이즈에 기인한 MISFET(Tr1)의 소스·드레인간 전압의 감소를 억제할 수 있으므로, MISFET(Tr1)의 소스·드레인간 전류의 열화도 억제할 수 있다. 즉, 워드선(WLR)의 중앙비트(본 실시형태3에서는 도시는 생략)의 판독시간의 지연을 개선할 수 있으므로, 그 중앙비트의 판독속도와 워드 드라이버(본 실시형태3에서는 도시는 생략) 근단의 비트의 판독속도와의 차를 작게 할 수 있다. 그 결과, 본 실시형태3의 메모리 어레이를 가지는 센스앰프의 동작타이밍을 빠르게 할 수 있으므로, 상기 실시형태1의 메모리 어레이와 동일하게 본 실시형태3의 메모리 어레이의 판독속도를 고속화하는 것이 가능하다.

이상, 본 발명자에 의해 행해진 발명을 발명의 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.

예컨대, 상기 실시형태에 있어서는, 512×256 워드·비트 구성의 서브 어레이에서, 그 양단에 접지된 소스전원선과 전기적으로 접속된 션트선을 16비트마다 1개의 비율로 배치하는 경우에 대해서 예시했지만, 그 배치개수의 비율은 적절하게 변경해도 좋다. 예컨대, 메모리 어레이의 판독속도의 고속화에 중점을 두는 경우에는 그 배치개수의 비율을 증가시켜도 좋고, 메모리 어레이의 면적의 축소에 중점을두는 경우에는 그 배치개수를 줄여도 좋다.

또, 상기 실시형태1에서, 더미셀이 형성된 영역에 있어서는, 판독비트선을, 그 양단에서 접지된 소스전원선과 전기적으로 접속된 션트선으로 할당했지만, 기록용 비트선을 그 션트선으로 할당해도 좋다.

이상의 설명에서는 주로 본 발명자들에 의해 행해진 발명을 그 배경이 된 이용분야인 PLED 메모리의 메모리 어레이에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것은 아니고, 예컨대 MRAM(Magnetic Random Access Memory) 등과 같은 메모리 회로를 가지는 반도체 집적회로장치에도 적용할 수 있다.

본원에 의해 개시되는 발명중, 대표적인 것에 의해 얻어진 효과를 간단하게 설명하면 이하와 같다.

(1) PLED 트랜지스터(제1트랜지스터) 및 MISFET(제2트랜지스터)를 가지는 메모리셀로 이루어지는 메모리 어레이에 있어서, 그 양단에서 접속된 MISFET의 소스전원선(제3배선)과 전기적으로 접속되는 션트선(제4배선)을 설치함으로써, 소스전원선에 나타나는 노이즈를 흘릴 수 있으므로, 메모리 어레이의 판독속도를 향상시킬 수 있다.

(2) PLED 트랜지스터(제1트랜지스터) 및 MISFET(제2트랜지스터)를 가지는 메모리셀로 이루어지는 메모리 어레이에 있어서, 그 양단에서 접속된 MISFET의 소스전원선과 전기적으로 접속되는 션트선(제3배선)을 형성하기 위한 영역을 설치하지 않고, 1비트분의 메모리셀을 더미셀로 간주하여, 이 더미셀의 판독용 비트선을 션트선(제4배선)으로 이용하므로, 메모리 어레이의 면적증가를 막을 수 있다.

Claims

제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터를 포함하는 메모리셀로 이루어지며, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지고,

(a) 상기 제1트랜지스터의 제1전극은, 제2배선과 전기적으로 접속되며,

(b) 상기 제1트랜지스터의 제2전극은, 제1배선과 전기적으로 접속되고,

(c) 상기 제1트랜지스터의 제3전극은, 상기 제2트랜지스터의 제1전극과 전기적으로 접속되며,

(d) 상기 제2트랜지스터의 제2전극은, 그 단부에서 전원전위에 접속된 제3배선과 전기적으로 접속되고,

(e) 상기 제1영역에 있어서, 상기 제2트랜지스터의 제3전극은, 제4배선과 전기적으로 접속되며,

(f) 상기 제2영역에 있어서, 상기 제2트랜지스터의 제3전극은, 전원전위에 접속된 제7배선과 전기적으로 접속되고,

(g)상기 제2영역에 있어서, 상기 제7배선은 상기 제3배선과 전기적으로 접속되며,

(h) 상기 제2영역은 상기 메모리 어레이에서 소정의 간격으로 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서,

상기 메모리셀은 이득을 가지는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서,

상기 전원전위는 그라운드 레벨인 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서,

상기 제3배선은 제1도전형의 제1반도체영역으로 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
제 1 항에 있어서,

상기 제3배선의 시트저항은 상기 제7배선의 시트저항보다 큰 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서,

상기 제1배선은 정보기록용으로 이용되며, 상기 제2배선은 메모리셀 선택용으로 이용되고, 상기 제4배선은 정보판독용으로 이용되는 것을 특징으로 하는 반도체 집적회로장치.
제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터와제3트랜지스터를 포함하는 메모리셀로 이루어지며, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지고,

(a) 상기 제1트랜지스터의 제1전극은, 제2배선과 전기적으로 접속되며,

(b) 상기 제1트랜지스터의 제2전극은, 제1배선과 전기적으로 접속되고,

(c) 상기 제1트랜지스터의 제3전극은, 상기 제2트랜지스터의 제1전극과 전기적으로 접속되며,

(d) 상기 제2트랜지스터의 제2전극은, 그 단부에서 전원전위로 접속된 제3배선과 전기적으로 접속되고,

(e) 상기 제1영역에 있어서, 상기 제2트랜지스터의 제3전극은, 상기 제3트랜지스터를 통해서 제4배선과 전기적으로 접속되며,

(f) 상기 제2영역에 있어서, 상기 제2트랜지스터의 제3전극은, 상기 제3트랜지스터를 통해서 전원전위에 접속된 제7배선과 전기적으로 배선되고,

(g) 상기 제2영역에 있어서, 상기 제7배선은 상기 제3배선과 전기적으로 접속되며,

(h) 상기 제2영역은, 상기 메모리 어레이에서 소정의 간격으로 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 7 항에 있어서,

상기 메모리셀은 이득을 가지는 것을 특징으로 하는 반도체 집적회로장치.
제 7 항에 있어서,

상기 전원전위는 그라운드 레벨인 것을 특징으로 하는 반도체 집적회로장치.
제 7 항에 있어서,

상기 제3배선은 제1도전형의 제1반도체영역으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 7 항에 있어서,

상기 제3배선의 시트저항은 상기 제7배선의 시트저항보다 큰 것을 특징으로 하는 반도체 집적회로장치.
제 7 항에 있어서,

상기 제1배선은 정보기록용으로 이용되고, 상기 제2배선은 메모리셀 선택용으로 이용되며, 상기 제4배선은 정보판독용으로 이용되는 것을 특징으로 하는 반도체 집적회로장치.
제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터와 제3트랜지스터를 포함하는 메모리셀로 이루어지는 메모리 어레이를 가지고,

(a) 상기 제1트랜지스터의 제1전극은, 제2배선과 전기적으로 접속되며,

(b) 상기 제1트랜지스터의 제2전극은, 제5배선과 전기적으로 접속되고,

(c) 상기 제1트랜지스터의 제3전극은, 상기 제2트랜지스터의 제1전극과 전기적으로 접속되며,

(d) 상기 제2트랜지스터의 제2전극은, 그 단부에서 전원전위에 접속된 제3배선과 전기적으로 접속되고,

(e) 상기 제2트랜지스터의 제3전극은, 상기 제3트랜지스터를 통해서 제5배선과 전기적으로 접속되며,

(f) 상기 제3배선은, 전원전위에 접속된 제7배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 13 항에 있어서,

상기 메모리셀은 이득을 가지는 것을 특징으로 하는 반도체 집적회로장치.
제 13 항에 있어서,

상기 전원전위는 그라운드 레벨인 것을 특징으로 하는 반도체 집적회로장치.
제 13 항에 있어서,

상기 제3배선은 제1도전형의 제1반도체영역으로 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
제 13 항에 있어서,

상기 제3배선의 시트저항은 상기 제7배선의 시트저항보다 큰 것을 특징으로 하는 반도체 집적회로장치.
제 13 항에 있어서,

상기 제2배선은 메모리셀 선택용으로 이용되며, 상기 제5배선은 정보기록용 및 정보판독용으로 이용되는 것을 특징으로 하는 반도체 집적회로장치.
제1전극, 제2전극 및 제3전극을 가지는 제1트랜지스터와 제2트랜지스터와 용량소자를 포함하는 메모리셀로 이루어지며, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지고,

(a) 상기 제1트랜지스터의 제1전극은, 제6배선과 전기적으로 접속되며,

(b) 상기 제1트랜지스터의 제2전극은, 제1배선과 전기적으로 접속되고,

(c) 상기 제1트랜지스터의 제3전극은, 상기 제2트랜지스터의 제1전극 및 상기 용량소자와 전기적으로 접속되며,

(d) 상기 제2트랜지스터의 제2전극은, 그 단부에서 전원전위에 접속된 제3배선과 전기적으로 접속되고,

(e) 상기 제1영역에 있어서, 상기 제2트랜지스터의 제3전극은, 제4배선과 전기적으로 접속되며,

(f) 상기 제2영역에 있어서, 상기 제2트랜지스터의 제3전극은 전원전위에 접속된 제7배선과 전기적으로 접속되고,

(g) 상기 제2영역에 있어서, 상기 제7배선은 상기 제3배선과 전기적으로 접속되며,

(h) 상기 제2영역은, 상기 메모리 어레이에서 소정의 간격으로 배치되고,

(i) 상기 용량소자는 상기 제6배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 19 항에 있어서,

상기 메모리셀은 이득을 가지는 것을 특징으로 하는 반도체 집적회로장치.
제 19 항에 있어서,

상기 전원전위는 그라운드 레벨인 것을 특징으로 하는 반도체 집적회로장치.
제 19 항에 있어서,

상기 제3배선은 제1도전형의 제1반도체영역으로 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
제 19 항에 있어서,

상기 제3배선의 시트저항은 상기 제7배선의 시트저항보다 큰 것을 특징으로 하는 반도체 집적회로장치.
제 19 항에 있어서,

상기 제1배선은 정보기록용으로 이용되며, 상기 제4배선은 정보판독용으로 이용되고, 상기 제6배선은 메모리셀 선택용으로 이용되는 것을 특징으로 하는 반도체 집적회로장치.
전원전위에 전기적으로 접속되는 트랜지스터를 포함하는 복수의 메모리셀로 구성되며, 제1영역 및 제2영역을 포함하는 메모리 어레이를 가지고,

(a) 인접하는 상기 메모리셀은 제3배선에 의해 전원전위에 전기적으로 접속되며,

(b) 상기 제1영역의 메모리셀은 제4배선에 전기적으로 접속되고,

(c) 상기 제2영역의 메모리셀은 상기 제4배선과 동일의 도전층으로 형성된 제7배선과 전기적으로 접속되며,

(d) 상기 제7배선은 상기 제3배선과 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
제 25 항에 있어서,

상기 메모리셀은 이득을 가지는 것을 특징으로 하는 반도체 집적회로장치.
제 25 항에 있어서,

상기 제3배선은 제1도전형의 제1반도체영역으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 25 항에 있어서,

상기 제7배선의 시트저항은 상기 제3배선의 시트저항보다도 낮은 것을 특징으로 반도체 집적회로장치.
제 25 항에 있어서,

상기 제3배선은 상기 제4배선 및 상기 제7배선과 직교하는 것을 특징으로 하는 반도체 집적회로장치.
제 25 항에 있어서,

상기 전원전위는 그라운드 레벨인 것을 특징으로 하는 반도체 집적회로장치.