JPH098255A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH098255A JPH098255A JP15075695A JP15075695A JPH098255A JP H098255 A JPH098255 A JP H098255A JP 15075695 A JP15075695 A JP 15075695A JP 15075695 A JP15075695 A JP 15075695A JP H098255 A JPH098255 A JP H098255A
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Abstract
(57)【要約】
【目的】配線密度を高めることなく、参照電位に対する
比較電位のノイズマージンを向上させる。 【構成】並設されたメモリセルブロックＭ１Ｌ〜Ｍ８Ｌ
の一端にそれぞれセルブロック選択スイッチ１Ｌ〜８Ｌ
の一端が接続され、メモリセルブロックＭ１Ｌ〜Ｍ８Ｌ
の他端にそれぞれビット線Ｂ１〜Ｂ８が接続され、ビッ
ト線Ｂ１〜Ｂ７がそれぞれ右隣のメモリセルブロックＭ
２Ｌ〜Ｍ８Ｌの他端に接続されている。例えばメモリセ
ルブロック２Ｌのメモリセルのデータをビット線Ｂ２か
ら読み出す場合、左隣のビット線Ｂ１がグランド線に導
通され、ビット線Ｂ（２＋４）＝Ｂ６に、これを参照電
位にするためのダミーセルが導通され、ビット線Ｂ２の
比較電位とビット線Ｂ６の参照電位との差が差動型セン
スアンプで増幅される。
比較電位のノイズマージンを向上させる。 【構成】並設されたメモリセルブロックＭ１Ｌ〜Ｍ８Ｌ
の一端にそれぞれセルブロック選択スイッチ１Ｌ〜８Ｌ
の一端が接続され、メモリセルブロックＭ１Ｌ〜Ｍ８Ｌ
の他端にそれぞれビット線Ｂ１〜Ｂ８が接続され、ビッ
ト線Ｂ１〜Ｂ７がそれぞれ右隣のメモリセルブロックＭ
２Ｌ〜Ｍ８Ｌの他端に接続されている。例えばメモリセ
ルブロック２Ｌのメモリセルのデータをビット線Ｂ２か
ら読み出す場合、左隣のビット線Ｂ１がグランド線に導
通され、ビット線Ｂ（２＋４）＝Ｂ６に、これを参照電
位にするためのダミーセルが導通され、ビット線Ｂ２の
比較電位とビット線Ｂ６の参照電位との差が差動型セン
スアンプで増幅される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】図７は、従来のナンド型ＲＯＭのメモリ
セルアレイの一部を示す。メモリセルブロックＭ１Ｌ〜
Ｍ４Ｌ及びＭ１Ｒ〜Ｍ４Ｒはいずれも、１６個のｎＭＯ
Ｓトランジスタが直列接続されて、１６ビットのメモリ
セルを構成しており、ゲートにワード線ＷＢ００〜ＷＢ
１５が供給される。ｎＭＯＳトランジスタは、エンハン
スメント型であればゲートが高レベルのときオンになり
（データ‘１’のメモリセル）、イオン注入したデプレ
ッション型であればゲートの高／低レベルによらずオン
状態を維持する（データ‘０’のメモリセル）。
セルアレイの一部を示す。メモリセルブロックＭ１Ｌ〜
Ｍ４Ｌ及びＭ１Ｒ〜Ｍ４Ｒはいずれも、１６個のｎＭＯ
Ｓトランジスタが直列接続されて、１６ビットのメモリ
セルを構成しており、ゲートにワード線ＷＢ００〜ＷＢ
１５が供給される。ｎＭＯＳトランジスタは、エンハン
スメント型であればゲートが高レベルのときオンになり
（データ‘１’のメモリセル）、イオン注入したデプレ
ッション型であればゲートの高／低レベルによらずオン
状態を維持する（データ‘０’のメモリセル）。
【０００３】メモリセルブロックＭ１Ｌ〜Ｍ４Ｌ及びＭ
１Ｒ〜Ｍ４Ｒにはそれぞれ、エンハンスメント型とデプ
レッション型のｎＭＯＳトランジスタが直列接続された
ブロック選択スイッチ１Ｌ〜４Ｌ及び１Ｒ〜４Ｒが直列
に接続されている。ブロック選択スイッチ１Ｌ〜４Ｌは
そのゲートに供給されるブロック選択線ＳＢ１が高レベ
ルのときオンになり、ブロック選択スイッチ１Ｒ〜４Ｒ
はそゲートに供給されるのブロック選択線ＳＢ２が高レ
ベルのときオンになる。
１Ｒ〜Ｍ４Ｒにはそれぞれ、エンハンスメント型とデプ
レッション型のｎＭＯＳトランジスタが直列接続された
ブロック選択スイッチ１Ｌ〜４Ｌ及び１Ｒ〜４Ｒが直列
に接続されている。ブロック選択スイッチ１Ｌ〜４Ｌは
そのゲートに供給されるブロック選択線ＳＢ１が高レベ
ルのときオンになり、ブロック選択スイッチ１Ｒ〜４Ｒ
はそゲートに供給されるのブロック選択線ＳＢ２が高レ
ベルのときオンになる。
【０００４】ブロック選択スイッチｉＬ（ｉ＝１〜４）
の一端とブロック選択スイッチｉＲの一端との間は配線
ｉＤで導通され、メモリセルブロックＭ１Ｌ〜Ｍ４Ｌ及
びＭ１Ｒ〜Ｍ４Ｒの一端は配線Ｕで互いに導通され、配
線Ｕがグランド線ＧＮＤに接続されている。ビット線Ｂ
Ｌ１〜ＢＬ４はそれぞれ、配線１Ｄ〜４Ｄに接続されて
いる。
の一端とブロック選択スイッチｉＲの一端との間は配線
ｉＤで導通され、メモリセルブロックＭ１Ｌ〜Ｍ４Ｌ及
びＭ１Ｒ〜Ｍ４Ｒの一端は配線Ｕで互いに導通され、配
線Ｕがグランド線ＧＮＤに接続されている。ビット線Ｂ
Ｌ１〜ＢＬ４はそれぞれ、配線１Ｄ〜４Ｄに接続されて
いる。
【０００５】図７の回路のパターンを図８に示す。例え
ば、ビット線ＢＬ１〜ＢＬ４及びグランド線ＧＮＤはア
ルミニウム等の低抵抗金属であり、ゲートラインである
ワード線ＷＢ００〜ＷＢ１５及びブロック選択線ＳＢ
１、ＳＢ２はポリシリコンであり、配線１Ｄ〜４Ｄ及び
Ｕは半導体基板表面部に形成されたｎ型拡散層である。
ビット線ＢＬ１〜ＢＬ４及びグランド線ＧＮＤ上の矩形
は、これらと下方のｎ型拡散層との間を接続するための
コンタクトである。
ば、ビット線ＢＬ１〜ＢＬ４及びグランド線ＧＮＤはア
ルミニウム等の低抵抗金属であり、ゲートラインである
ワード線ＷＢ００〜ＷＢ１５及びブロック選択線ＳＢ
１、ＳＢ２はポリシリコンであり、配線１Ｄ〜４Ｄ及び
Ｕは半導体基板表面部に形成されたｎ型拡散層である。
ビット線ＢＬ１〜ＢＬ４及びグランド線ＧＮＤ上の矩形
は、これらと下方のｎ型拡散層との間を接続するための
コンタクトである。
【０００６】上記構成において、例えばメモリセルブロ
ックＭ２Ｌの第０ビットのデータを読み出す場合、第０
ビットに対応したワード線ＷＢ００を低レベルにし、そ
の他のワード線ＷＢ０１〜ＷＢ１５を高レベルにする。
ブロック選択線ＳＢ１及びＳＢ２を共に低レベルにして
ブロック選択スイッチ１Ｌ〜４Ｌ及び１Ｒ〜４Ｒをオフ
にした状態で、ビット線ＢＬ１〜ＢＬ４をプリチャージ
する。
ックＭ２Ｌの第０ビットのデータを読み出す場合、第０
ビットに対応したワード線ＷＢ００を低レベルにし、そ
の他のワード線ＷＢ０１〜ＷＢ１５を高レベルにする。
ブロック選択線ＳＢ１及びＳＢ２を共に低レベルにして
ブロック選択スイッチ１Ｌ〜４Ｌ及び１Ｒ〜４Ｒをオフ
にした状態で、ビット線ＢＬ１〜ＢＬ４をプリチャージ
する。
【０００７】次に、ブロック選択線ＳＢ１を高レベルに
してブロック選択スイッチ１Ｌ〜４Ｌをオンにする。メ
モリセルブロックＭ３Ｌの第０ビットはデプレッション
型ｎＭＯＳトランジスタであるのでオン状態を維持し、
ビット線ＢＬ３上の電荷は配線３Ｄ、ブロック選択スイ
ッチ３Ｌ、メモリセルブロックＭ３Ｌ及び配線Ｕを通っ
てグランド線ＧＮＤへ流れ、ビット線ＢＬ３の電位が低
下する。メモリセルブロックＭ１Ｌ、Ｍ２Ｌ及びＭ４Ｌ
の第０ビットはエンハンスメント型ｎＭＯＳトランジス
タであるので、メモリセルブロックＭ１Ｌ、Ｍ２Ｌ及び
Ｍ４Ｌはオフとなり、ビット線ＢＬ１、ＢＬ２及びＢＬ
４の電位は高レベルに保持される。
してブロック選択スイッチ１Ｌ〜４Ｌをオンにする。メ
モリセルブロックＭ３Ｌの第０ビットはデプレッション
型ｎＭＯＳトランジスタであるのでオン状態を維持し、
ビット線ＢＬ３上の電荷は配線３Ｄ、ブロック選択スイ
ッチ３Ｌ、メモリセルブロックＭ３Ｌ及び配線Ｕを通っ
てグランド線ＧＮＤへ流れ、ビット線ＢＬ３の電位が低
下する。メモリセルブロックＭ１Ｌ、Ｍ２Ｌ及びＭ４Ｌ
の第０ビットはエンハンスメント型ｎＭＯＳトランジス
タであるので、メモリセルブロックＭ１Ｌ、Ｍ２Ｌ及び
Ｍ４Ｌはオフとなり、ビット線ＢＬ１、ＢＬ２及びＢＬ
４の電位は高レベルに保持される。
【０００８】次に、不図示のセンスアンプによりビット
線ＢＬ１〜ＢＬ４の電位（比較電位）と参照電位との差
が増幅され、不図示のコラムデコーダによりビット線Ｂ
Ｌ２が選択され、ビット線ＢＬ２上のデータ‘１’が読
み出される。ビット線の配線容量により、比較電位と参
照電位との差は小さい。
線ＢＬ１〜ＢＬ４の電位（比較電位）と参照電位との差
が増幅され、不図示のコラムデコーダによりビット線Ｂ
Ｌ２が選択され、ビット線ＢＬ２上のデータ‘１’が読
み出される。ビット線の配線容量により、比較電位と参
照電位との差は小さい。
【０００９】
【発明が解決しようとする課題】高集積化による回路素
子の微細化及び回路素子の信頼性確保のために電源電圧
が低くされ、電源電圧を低くするほど参照電位と比較電
位との差が小さくなるので、参照電位に対する比較電位
のノイズマージンが狭くなり、センスアンプで増幅した
ときに誤ったデータとなり、誤読み出しが生ずる原因と
なる。
子の微細化及び回路素子の信頼性確保のために電源電圧
が低くされ、電源電圧を低くするほど参照電位と比較電
位との差が小さくなるので、参照電位に対する比較電位
のノイズマージンが狭くなり、センスアンプで増幅した
ときに誤ったデータとなり、誤読み出しが生ずる原因と
なる。
【００１０】このノイズマージンを広くするには、比較
電位及び参照電位をより適正化する必要がある。第１
に、ビット線ＢＬ１〜ＢＬ４（実際には、例えば１６
本）の各々とグランド線ＧＮＤとの間の、ｎ型拡散層で
形成された配線Ｕの距離に差があるので、ビット線ＢＬ
１〜ＢＬ４上のデータ‘０’の電位が互いに異なり、参
照電位との差にばらつきが生じて、ノイズマージンが狭
くなる。これを防止するため、ビット線ＢＬ１〜ＢＬ４
の各々に隣接してグランド線を配置すると、配線密度が
高くなり、高集積化の妨げになる。
電位及び参照電位をより適正化する必要がある。第１
に、ビット線ＢＬ１〜ＢＬ４（実際には、例えば１６
本）の各々とグランド線ＧＮＤとの間の、ｎ型拡散層で
形成された配線Ｕの距離に差があるので、ビット線ＢＬ
１〜ＢＬ４上のデータ‘０’の電位が互いに異なり、参
照電位との差にばらつきが生じて、ノイズマージンが狭
くなる。これを防止するため、ビット線ＢＬ１〜ＢＬ４
の各々に隣接してグランド線を配置すると、配線密度が
高くなり、高集積化の妨げになる。
【００１１】第２に、半導体チップ上のプロセス特性の
差により比較電位がビット線位置に依存するので、参照
電位との差にばらつきが生じて、ノイズマージンが狭く
なる。これを防止するため、ビット線ＢＬ１〜ＢＬ４の
各々に隣接してダミービット線を配置し参照電位を生成
すると、配線密度が高くなり、高集積化の妨げになる。
差により比較電位がビット線位置に依存するので、参照
電位との差にばらつきが生じて、ノイズマージンが狭く
なる。これを防止するため、ビット線ＢＬ１〜ＢＬ４の
各々に隣接してダミービット線を配置し参照電位を生成
すると、配線密度が高くなり、高集積化の妨げになる。
【００１２】本発明の目的は、このような問題点に鑑
み、配線密度を高めることなく、参照電位に対する比較
電位のノイズマージンを向上させることができる半導体
記憶装置を提供することにある。
み、配線密度を高めることなく、参照電位に対する比較
電位のノイズマージンを向上させることができる半導体
記憶装置を提供することにある。
【００１３】
【課題を解決するための手段及びその作用効果】第１発
明では、第１〜ｎメモリセルブロックがこの順に並設さ
れ、該第１〜ｎメモリセルブロックはいずれも、ワード
線の電位レベルによりオン／オフされ又はワード線の電
位レベルによらずオン状態を維持するスイッチ素子がメ
モリセルとして複数個直列接続されており、該第１〜ｎ
メモリセルブロックの一端にそれぞれ第１〜ｎセルブロ
ック選択スイッチの一端が接続され、該第１〜ｎメモリ
セルブロックの他端にそれぞれ金属の第１〜ｎビット線
が接続された構成のメモリセルアレイを有する半導体記
憶装置において、ｉ＝１〜ｎ−１の各々について、該第
ｉビット線が該第（ｉ＋１）メモリセルブロックの他端
に接続されており、ｊ＝２〜ｎの任意のｊについて、該
第ｊメモリセルブロックのメモリセルのデータを該第ｊ
ビット線から読み出す場合に、第（ｊ−１）ビット線に
電源の基準電位を印加する第１選択回路を有する。
明では、第１〜ｎメモリセルブロックがこの順に並設さ
れ、該第１〜ｎメモリセルブロックはいずれも、ワード
線の電位レベルによりオン／オフされ又はワード線の電
位レベルによらずオン状態を維持するスイッチ素子がメ
モリセルとして複数個直列接続されており、該第１〜ｎ
メモリセルブロックの一端にそれぞれ第１〜ｎセルブロ
ック選択スイッチの一端が接続され、該第１〜ｎメモリ
セルブロックの他端にそれぞれ金属の第１〜ｎビット線
が接続された構成のメモリセルアレイを有する半導体記
憶装置において、ｉ＝１〜ｎ−１の各々について、該第
ｉビット線が該第（ｉ＋１）メモリセルブロックの他端
に接続されており、ｊ＝２〜ｎの任意のｊについて、該
第ｊメモリセルブロックのメモリセルのデータを該第ｊ
ビット線から読み出す場合に、第（ｊ−１）ビット線に
電源の基準電位を印加する第１選択回路を有する。
【００１４】この第１発明によれば、読み出しビット線
の隣のビット線が基準電位配線、例えばグランド線とし
て用いられるので、読み出しビット線から基準電位配線
までの距離によって読み出しビット線の電位が異なるの
を防止することができ、これにより、参照電位に対する
比較電位（読み出しビット線の電位）のノイズマージン
が従来より広くなる。また、各ビット線に沿って専用の
基準電位配線を配置する必要がないので、高集積化が可
能となる。
の隣のビット線が基準電位配線、例えばグランド線とし
て用いられるので、読み出しビット線から基準電位配線
までの距離によって読み出しビット線の電位が異なるの
を防止することができ、これにより、参照電位に対する
比較電位（読み出しビット線の電位）のノイズマージン
が従来より広くなる。また、各ビット線に沿って専用の
基準電位配線を配置する必要がないので、高集積化が可
能となる。
【００１５】第１発明の第１態様では、上記第１メモリ
セルブロックの上記他端に疑似ビット線が接続され、上
記第１〜ｎビット線及び該疑似ビット線は形状が互いに
等しく、上記第１選択回路は、該第１メモリセルブロッ
クのメモリセルのデータを該第１ビット線から読み出す
場合に、該疑似ビット線に上記電源の基準電位を印加す
る。
セルブロックの上記他端に疑似ビット線が接続され、上
記第１〜ｎビット線及び該疑似ビット線は形状が互いに
等しく、上記第１選択回路は、該第１メモリセルブロッ
クのメモリセルのデータを該第１ビット線から読み出す
場合に、該疑似ビット線に上記電源の基準電位を印加す
る。
【００１６】この第１態様によれば、第１ビット線から
データを読み出す場合の第１ビット線の参照電位が、隣
の第２ビット線からデータを読み出す場合の第２ビット
線のの参照電位にほぼ等しくなる。第１発明の第２態様
では、一端の比較電位と他端の参照電位との差を増幅す
る差動型センスアンプを有し、上記第１選択回路は、上
記第ｊビット線からデータを読み出す場合に、該第ｊビ
ット線を該センスアンプの該一端に導通させる。
データを読み出す場合の第１ビット線の参照電位が、隣
の第２ビット線からデータを読み出す場合の第２ビット
線のの参照電位にほぼ等しくなる。第１発明の第２態様
では、一端の比較電位と他端の参照電位との差を増幅す
る差動型センスアンプを有し、上記第１選択回路は、上
記第ｊビット線からデータを読み出す場合に、該第ｊビ
ット線を該センスアンプの該一端に導通させる。
【００１７】第１発明の第３態様では、上記第１選択回
路は、上記第ｊビット線からデータを読み出す場合に、
該第ｊビット線及び上記第（ｊ−１）ビット線以外の第
ｋビット線を上記センスアンプの上記他端に導通させ、
該第ｋビット線に上記参照電位を与えるためのダミーセ
ルと、該第ｊビット線からデータを読み出す場合に、該
第ｋビット線を該ダミーセルに導通させる第２選択回路
とを有する。
路は、上記第ｊビット線からデータを読み出す場合に、
該第ｊビット線及び上記第（ｊ−１）ビット線以外の第
ｋビット線を上記センスアンプの上記他端に導通させ、
該第ｋビット線に上記参照電位を与えるためのダミーセ
ルと、該第ｊビット線からデータを読み出す場合に、該
第ｋビット線を該ダミーセルに導通させる第２選択回路
とを有する。
【００１８】この第３態様によれば、読み出しビット線
の近くのビット線をダミービット線として用いているの
で、半導体チップ上のプロセス特性の差により比較電位
がビット線位置に依存しても、比較電位と参照電位との
差は半導体チップ上のプロセス特性の差に殆ど依存せ
ず、これにより、参照電位に対する比較電位のノイズマ
ージンが従来より広くなる。また、各ビット線に対応し
て専用のダミービット線を配置する必要がないので、高
集積化が可能となる。
の近くのビット線をダミービット線として用いているの
で、半導体チップ上のプロセス特性の差により比較電位
がビット線位置に依存しても、比較電位と参照電位との
差は半導体チップ上のプロセス特性の差に殆ど依存せ
ず、これにより、参照電位に対する比較電位のノイズマ
ージンが従来より広くなる。また、各ビット線に対応し
て専用のダミービット線を配置する必要がないので、高
集積化が可能となる。
【００１９】第２発明では、第１〜ｎメモリセルブロッ
クがこの順に並設され、該第１〜ｎメモリセルブロック
はいずれも、ワード線の電位レベルによりオン／オフさ
れ又はワード線の電位レベルによらずオン状態を維持す
るスイッチ素子がメモリセルとして複数個直列接続され
ており、該第１〜ｎメモリセルブロックの一端にそれぞ
れ第１〜ｎセルブロック選択スイッチの一端が接続さ
れ、該第１〜ｎメモリセルブロックの他端にそれぞれ第
１〜ｎビット線が接続された構成のメモリセルアレイを
有する半導体記憶装置において、一端の比較電位と他端
の参照電位との差を増幅する差動型センスアンプと、ｊ
＝１〜ｎの任意のｊについて、該第ｊメモリセルブロッ
クのメモリセルのデータを該第ｊビット線から読み出す
場合に、該第ｊビット線を該センスアンプの該一端に導
通させ、該第ｊビット線以外の第ｋビット線を該センス
アンプの該他端に導通させる第１選択回路と、該第ｋビ
ット線に該参照電位を与えるためのダミーセルと、該第
ｊビット線からデータを読み出す場合に、該第ｋビット
線を該ダミーセルに導通させる第２選択回路とを有す
る。
クがこの順に並設され、該第１〜ｎメモリセルブロック
はいずれも、ワード線の電位レベルによりオン／オフさ
れ又はワード線の電位レベルによらずオン状態を維持す
るスイッチ素子がメモリセルとして複数個直列接続され
ており、該第１〜ｎメモリセルブロックの一端にそれぞ
れ第１〜ｎセルブロック選択スイッチの一端が接続さ
れ、該第１〜ｎメモリセルブロックの他端にそれぞれ第
１〜ｎビット線が接続された構成のメモリセルアレイを
有する半導体記憶装置において、一端の比較電位と他端
の参照電位との差を増幅する差動型センスアンプと、ｊ
＝１〜ｎの任意のｊについて、該第ｊメモリセルブロッ
クのメモリセルのデータを該第ｊビット線から読み出す
場合に、該第ｊビット線を該センスアンプの該一端に導
通させ、該第ｊビット線以外の第ｋビット線を該センス
アンプの該他端に導通させる第１選択回路と、該第ｋビ
ット線に該参照電位を与えるためのダミーセルと、該第
ｊビット線からデータを読み出す場合に、該第ｋビット
線を該ダミーセルに導通させる第２選択回路とを有す
る。
【００２０】この第２発明によれば、上記第３態様の効
果が得られる。第１発明の第４態様及び第２発明の第１
態様では、上記ｎは偶数２ｍであり、上記ｊ及びｋは、
１≦ｊ≦ｍのときｋ＝ｊ＋ｍであり、ｍ＋１≦ｊ≦２ｍ
のときｋ＝ｊ−ｍである。この態様によれば、読み出し
ビット線から一定の距離の位置のビット線をダミービッ
ト線として用いているので、参照電位に対する比較電位
のノイズマージンが従来より広くなるという上記第３態
様の効果がさらに高められる。また、読み出しビット線
とダミービット線との関係が単純であるので、構成が簡
単になる。
果が得られる。第１発明の第４態様及び第２発明の第１
態様では、上記ｎは偶数２ｍであり、上記ｊ及びｋは、
１≦ｊ≦ｍのときｋ＝ｊ＋ｍであり、ｍ＋１≦ｊ≦２ｍ
のときｋ＝ｊ−ｍである。この態様によれば、読み出し
ビット線から一定の距離の位置のビット線をダミービッ
ト線として用いているので、参照電位に対する比較電位
のノイズマージンが従来より広くなるという上記第３態
様の効果がさらに高められる。また、読み出しビット線
とダミービット線との関係が単純であるので、構成が簡
単になる。
【００２１】第１発明の第５態様及び第２発明の第２態
様では、上記第１〜ｎメモリセルブロック及び上記第１
〜ｎセルブロック選択スイッチはいずれもＭＩＳトラン
ジスタで構成され、上記ダミーセルは、該メモリセルブ
ロックのＭＩＳトランジスタの直列接続段数と該セルブ
ロック選択スイッチのＭＩＳトランジスタの直列接続段
数との和に等しい個数の、ゲート電位レベルによりオン
／オフされるＭＩＳトランジスタが直列に接続されてお
り、該ＭＩＳトランジスタの各ゲートに、該ＭＩＳトラ
ンジスタをオンにする電源電位が印加される。
様では、上記第１〜ｎメモリセルブロック及び上記第１
〜ｎセルブロック選択スイッチはいずれもＭＩＳトラン
ジスタで構成され、上記ダミーセルは、該メモリセルブ
ロックのＭＩＳトランジスタの直列接続段数と該セルブ
ロック選択スイッチのＭＩＳトランジスタの直列接続段
数との和に等しい個数の、ゲート電位レベルによりオン
／オフされるＭＩＳトランジスタが直列に接続されてお
り、該ＭＩＳトランジスタの各ゲートに、該ＭＩＳトラ
ンジスタをオンにする電源電位が印加される。
【００２２】この第２態様によれば、ダミーセルの設計
パラメータを定める必要がなく、設計が容易であり、か
つ、ダミーセルに導通されたダミービット線を適当な参
照電位にすることが確実にできる。
パラメータを定める必要がなく、設計が容易であり、か
つ、ダミーセルに導通されたダミービット線を適当な参
照電位にすることが確実にできる。
【００２３】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、ナンド型ＲＯＭの概略構成を示すブロ
ック図である。図２は、図１のメモリセルアレイ１０の
一部１０ａを示す回路図であり、図３は、図２の回路の
一部のパターン図である。
明する。図１は、ナンド型ＲＯＭの概略構成を示すブロ
ック図である。図２は、図１のメモリセルアレイ１０の
一部１０ａを示す回路図であり、図３は、図２の回路の
一部のパターン図である。
【００２４】図２のメモリセルアレイ１０ａは、ビット
線Ｂ１〜Ｂ８の形状及び接続が図７のビット線と異な
り、また、配線１Ｕ〜８Ｕは、互いに独立している点で
図７の配線Ｕと異なる。すなわち、メモリセルブロック
ＭｉＬ（ｉ＝１〜８）の一端とメモリセルブロックＭｉ
Ｒの一端とがｎ型拡散層配線ｉＵで導通され、ブロック
選択スイッチｉＬの一端とブロック選択スイッチｉＲの
一端との間が配線ｉＤで導通され、ビット線Ｂｉは、配
線ｉＤと、配線ｉＵの右隣の配線（ｉ＋１）Ｕとに接続
されている。一端側の疑似ビット線Ｂ０は配線１Ｕのみ
に接続され、他端側のビット線Ｂ８は配線８Ｄのみに接
続されている。疑似ビット線Ｂ０及びビット線Ｂ１〜Ｂ
８は、互いに同一形状である。他の点は図７の従来構成
と同様である。
線Ｂ１〜Ｂ８の形状及び接続が図７のビット線と異な
り、また、配線１Ｕ〜８Ｕは、互いに独立している点で
図７の配線Ｕと異なる。すなわち、メモリセルブロック
ＭｉＬ（ｉ＝１〜８）の一端とメモリセルブロックＭｉ
Ｒの一端とがｎ型拡散層配線ｉＵで導通され、ブロック
選択スイッチｉＬの一端とブロック選択スイッチｉＲの
一端との間が配線ｉＤで導通され、ビット線Ｂｉは、配
線ｉＤと、配線ｉＵの右隣の配線（ｉ＋１）Ｕとに接続
されている。一端側の疑似ビット線Ｂ０は配線１Ｕのみ
に接続され、他端側のビット線Ｂ８は配線８Ｄのみに接
続されている。疑似ビット線Ｂ０及びビット線Ｂ１〜Ｂ
８は、互いに同一形状である。他の点は図７の従来構成
と同様である。
【００２５】図２において、配線１Ｄ〜８Ｄの下方及び
配線１Ｕ〜８Ｕの上方の構成はそれぞれ、配線１Ｄ〜８
Ｄと配線１Ｕ〜８Ｕとの間のブロック構成を、配線１Ｄ
〜８Ｄを通る線及び配線１Ｕ〜８Ｕを通る線に関し対象
的に配置したものになっている。各ブロック構成の対応
するワード線には互いに同一信号が供給される。図２
中、ＷＡ００はワード線ＷＢ００に対応したワード線で
あり、ＳＣ１及びＳＣ２はブロック選択線である。
配線１Ｕ〜８Ｕの上方の構成はそれぞれ、配線１Ｄ〜８
Ｄと配線１Ｕ〜８Ｕとの間のブロック構成を、配線１Ｄ
〜８Ｄを通る線及び配線１Ｕ〜８Ｕを通る線に関し対象
的に配置したものになっている。各ブロック構成の対応
するワード線には互いに同一信号が供給される。図２
中、ＷＡ００はワード線ＷＢ００に対応したワード線で
あり、ＳＣ１及びＳＣ２はブロック選択線である。
【００２６】図２の構成により、ビット線Ｂｉ上からデ
ータを読み出す場合、配線ｉＵがビット線Ｂ（ｉ−１）
に接続されているので、後述のようにビット線Ｂ（ｉ−
１）を、電源の基準電位が印加されるグランド線として
用いることが可能となる。以下、ワード線はＷＢ００〜
ＷＢ１５のみ、ブロック選択線はＳＢ１及びＳＢ２のみ
について説明する。
ータを読み出す場合、配線ｉＵがビット線Ｂ（ｉ−１）
に接続されているので、後述のようにビット線Ｂ（ｉ−
１）を、電源の基準電位が印加されるグランド線として
用いることが可能となる。以下、ワード線はＷＢ００〜
ＷＢ１５のみ、ブロック選択線はＳＢ１及びＳＢ２のみ
について説明する。
【００２７】ワード線ＷＢ００〜ＷＢ１５、ブロック選
択線ＳＢ１及びＳＢ２は、図１のロウデコーダ２０の出
力であり、ロウアドレスＲＡをデコードして生成され
る。メモリセルアレイ１０のビット線の一端は、ビット
線一端選択回路３０に接続されており、その構成の一部
３０ａを図４に示す。ビット線Ｂ１〜Ｂ４はそれぞれＥ
型（エンハンスメント型）ｎＭＯＳトランジスタ３１Ａ
〜３４Ａを介してビット線ＢＸに共通に接続され、ビッ
ト線Ｂ５〜Ｂ８はそれぞれＥ型ｎＭＯＳトランジスタ３
５Ａ〜３８Ａを介してビット線ＢＹに共通に接続されて
いる。また、疑似ビット線Ｂ０及びビット線Ｂ１〜Ｂ３
はそれぞれ、Ｅ型ｎＭＯＳトランジスタ３１Ｂ〜３４Ｂ
を介してＥ型ｎＭＯＳトランジスタ３０１の一端に接続
され、ビット線Ｂ４〜Ｂ７はそれぞれ、Ｅ型ｎＭＯＳト
ランジスタ３５Ｂ〜３８Ｂを介してＥ型ｎＭＯＳトラン
ジスタ３０２の一端に接続されている。Ｅ型ｎＭＯＳト
ランジスタ３０１及び３０２の他端はグランド線に接続
されている。
択線ＳＢ１及びＳＢ２は、図１のロウデコーダ２０の出
力であり、ロウアドレスＲＡをデコードして生成され
る。メモリセルアレイ１０のビット線の一端は、ビット
線一端選択回路３０に接続されており、その構成の一部
３０ａを図４に示す。ビット線Ｂ１〜Ｂ４はそれぞれＥ
型（エンハンスメント型）ｎＭＯＳトランジスタ３１Ａ
〜３４Ａを介してビット線ＢＸに共通に接続され、ビッ
ト線Ｂ５〜Ｂ８はそれぞれＥ型ｎＭＯＳトランジスタ３
５Ａ〜３８Ａを介してビット線ＢＹに共通に接続されて
いる。また、疑似ビット線Ｂ０及びビット線Ｂ１〜Ｂ３
はそれぞれ、Ｅ型ｎＭＯＳトランジスタ３１Ｂ〜３４Ｂ
を介してＥ型ｎＭＯＳトランジスタ３０１の一端に接続
され、ビット線Ｂ４〜Ｂ７はそれぞれ、Ｅ型ｎＭＯＳト
ランジスタ３５Ｂ〜３８Ｂを介してＥ型ｎＭＯＳトラン
ジスタ３０２の一端に接続されている。Ｅ型ｎＭＯＳト
ランジスタ３０１及び３０２の他端はグランド線に接続
されている。
【００２８】ｉ＝１〜４の各々について、Ｅ型ｎＭＯＳ
トランジスタ３ｉＡ、３ｉＢ、３（ｉ＋４）Ａ及び３
（ｉ＋４）Ｂのゲートにはビット線選択信号ＣＵｉが供
給され、Ｅ型ｎＭＯＳトランジスタ３０１及び３０２の
ゲートにはそれぞれ接地制御信号ＣＧ１及びＣＧ２が供
給される。これらビット線選択信号ＣＵ１〜ＣＵ４及び
接地制御信号ＣＧ１及びＣＧ２は、図１のコラムデコー
ダ５０の出力であり、コラムアドレスＣＡをデコードし
て生成される。
トランジスタ３ｉＡ、３ｉＢ、３（ｉ＋４）Ａ及び３
（ｉ＋４）Ｂのゲートにはビット線選択信号ＣＵｉが供
給され、Ｅ型ｎＭＯＳトランジスタ３０１及び３０２の
ゲートにはそれぞれ接地制御信号ＣＧ１及びＣＧ２が供
給される。これらビット線選択信号ＣＵ１〜ＣＵ４及び
接地制御信号ＣＧ１及びＣＧ２は、図１のコラムデコー
ダ５０の出力であり、コラムアドレスＣＡをデコードし
て生成される。
【００２９】図４の構成において、ビット線選択信号Ｃ
Ｕ１〜ＣＵ４、接地制御信号ＣＧ１及びＣＧ２を全て低
レベルにすると、ビット線一端選択回路３０ａ内のトラ
ンジスタは全てオフになり、疑似ビット線Ｂ０及びビッ
ト線Ｂ１〜Ｂ８の一端が開放（遮断）状態になる。この
状態から、ｉ＝１〜４の任意のｉについて、ビット線選
択信号ＣＵｉのみ高レベルにすると、ビット線ＢｉがＥ
型ｎＭＯＳトランジスタ３ｉＡを介してビット線ＢＸと
導通し、ビット線Ｂ（ｉ＋４）がＥ型ｎＭＯＳトランジ
スタ３（ｉ＋４）Ａを介してビット線ＢＹと導通する。
この状態で接地制御信号ＣＧ１を高レベルにすれば、ビ
ット線Ｂｉの左隣のビット線Ｂ（ｉ−１）がＥ型ｎＭＯ
Ｓトランジスタ３ｉＢ及びＥ型ｎＭＯＳトランジスタ３
０１を介してグランド線に導通され、接地制御信号ＣＧ
２を高レベルにすれば、ビット線Ｂ（ｉ＋４）の左隣の
ビット線Ｂ（ｉ＋３）がＥ型ｎＭＯＳトランジスタ３
（ｉ＋４）Ｂ及びＥ型ｎＭＯＳトランジスタ３０２を介
してグランド線に導通される。
Ｕ１〜ＣＵ４、接地制御信号ＣＧ１及びＣＧ２を全て低
レベルにすると、ビット線一端選択回路３０ａ内のトラ
ンジスタは全てオフになり、疑似ビット線Ｂ０及びビッ
ト線Ｂ１〜Ｂ８の一端が開放（遮断）状態になる。この
状態から、ｉ＝１〜４の任意のｉについて、ビット線選
択信号ＣＵｉのみ高レベルにすると、ビット線ＢｉがＥ
型ｎＭＯＳトランジスタ３ｉＡを介してビット線ＢＸと
導通し、ビット線Ｂ（ｉ＋４）がＥ型ｎＭＯＳトランジ
スタ３（ｉ＋４）Ａを介してビット線ＢＹと導通する。
この状態で接地制御信号ＣＧ１を高レベルにすれば、ビ
ット線Ｂｉの左隣のビット線Ｂ（ｉ−１）がＥ型ｎＭＯ
Ｓトランジスタ３ｉＢ及びＥ型ｎＭＯＳトランジスタ３
０１を介してグランド線に導通され、接地制御信号ＣＧ
２を高レベルにすれば、ビット線Ｂ（ｉ＋４）の左隣の
ビット線Ｂ（ｉ＋３）がＥ型ｎＭＯＳトランジスタ３
（ｉ＋４）Ｂ及びＥ型ｎＭＯＳトランジスタ３０２を介
してグランド線に導通される。
【００３０】ビット線ＢＸとビット線ＢＹとの電位差
は、図１の差動増幅型センスアンプ（センスアンプ群）
４０の１つであるセンスアンプ４０ａにより増幅され
る。ビット線ＢＸ及びＢＹ上のデータは、図１のコラム
デコーダ５０により選択されて出力される。ビット線Ｂ
１〜Ｂ８の他端側は、図５に示す如く構成されている。
図５のプリチャージ回路６０ａ、ビット線他端選択回路
７０ａ及びダミーセル群８０ａはそれぞれ図１のプリチ
ャージ回路６０、ビット線他端選択回路７０及びダミー
セル群８０の一部である。
は、図１の差動増幅型センスアンプ（センスアンプ群）
４０の１つであるセンスアンプ４０ａにより増幅され
る。ビット線ＢＸ及びＢＹ上のデータは、図１のコラム
デコーダ５０により選択されて出力される。ビット線Ｂ
１〜Ｂ８の他端側は、図５に示す如く構成されている。
図５のプリチャージ回路６０ａ、ビット線他端選択回路
７０ａ及びダミーセル群８０ａはそれぞれ図１のプリチ
ャージ回路６０、ビット線他端選択回路７０及びダミー
セル群８０の一部である。
【００３１】プリチャージ回路６０ａは、プリチャージ
用のＥ型ｎＭＯＳトランジスタ６１Ａ〜６８Ａと、イコ
ライザ用のＥ型ｎＭＯＳトランジスタ６２Ｂ〜６８Ｂと
からなる。Ｅ型ｎＭＯＳトランジスタ６１Ａ〜６８Ａの
一端は互いに共通に接続され、これに電源電位の半分の
電位Ｖdd／２が印加され、Ｅ型ｎＭＯＳトランジスタ６
１Ａ〜６８Ａの他端はそれぞれビット線Ｂ１〜Ｂ８に接
続されている。Ｅ型ｎＭＯＳトランジスタ６２Ｂ〜６８
Ｂはそれぞれビット線Ｂ１〜Ｂ８の隣り合う間に接続さ
れている。Ｅ型ｎＭＯＳトランジスタ６１Ａ〜６８Ａ及
び６２Ｂ〜６８Ｂのゲートには、図１の制御回路９０か
らプリチャージパルスＰｒが供給される。ビット線Ｂ１
〜Ｂ８を開放状態にしてプリチャージパルスＰｒを高レ
ベルにすると、ビット線Ｂ１〜Ｂ８がプリチャージさ
れ、互いに等電位Ｖdd／２になる。
用のＥ型ｎＭＯＳトランジスタ６１Ａ〜６８Ａと、イコ
ライザ用のＥ型ｎＭＯＳトランジスタ６２Ｂ〜６８Ｂと
からなる。Ｅ型ｎＭＯＳトランジスタ６１Ａ〜６８Ａの
一端は互いに共通に接続され、これに電源電位の半分の
電位Ｖdd／２が印加され、Ｅ型ｎＭＯＳトランジスタ６
１Ａ〜６８Ａの他端はそれぞれビット線Ｂ１〜Ｂ８に接
続されている。Ｅ型ｎＭＯＳトランジスタ６２Ｂ〜６８
Ｂはそれぞれビット線Ｂ１〜Ｂ８の隣り合う間に接続さ
れている。Ｅ型ｎＭＯＳトランジスタ６１Ａ〜６８Ａ及
び６２Ｂ〜６８Ｂのゲートには、図１の制御回路９０か
らプリチャージパルスＰｒが供給される。ビット線Ｂ１
〜Ｂ８を開放状態にしてプリチャージパルスＰｒを高レ
ベルにすると、ビット線Ｂ１〜Ｂ８がプリチャージさ
れ、互いに等電位Ｖdd／２になる。
【００３２】ビット線Ｂ１〜Ｂ８はそれぞれ、ビット線
他端選択回路７０ａのＥ型ｎＭＯＳトランジスタ７１〜
７８を介して、ダミーセル群８０ａのダミーセル８１〜
８８に接続されている。Ｅ型ｎＭＯＳトランジスタ７１
〜７８のゲートにはそれぞれ、図１のコラムデコーダ５
０から出力されるビット線選択信号ＣＤ１〜ＣＤＳが供
給される。ダミーセル８１〜８８は互いに同一構成であ
り、ダミーセル８１の構成例を図６（Ａ）に示す。
他端選択回路７０ａのＥ型ｎＭＯＳトランジスタ７１〜
７８を介して、ダミーセル群８０ａのダミーセル８１〜
８８に接続されている。Ｅ型ｎＭＯＳトランジスタ７１
〜７８のゲートにはそれぞれ、図１のコラムデコーダ５
０から出力されるビット線選択信号ＣＤ１〜ＣＤＳが供
給される。ダミーセル８１〜８８は互いに同一構成であ
り、ダミーセル８１の構成例を図６（Ａ）に示す。
【００３３】ダミーセル８１は、ダミービット線に参照
電位を与えるためのものであり、図２のメモリセルブロ
ックＭ１Ｌとブロック選択スイッチ１ＬとのｎＭＯＳト
ランジスタ直列接続個数に等しい１８個のＥ型ｎＭＯＳ
トランジスタ８１００〜８１１７が直列に接続され、そ
の一端がビット線に接続され、他端がグランド線に接続
され、ゲートに電位Ｖddが供給される。Ｅ型はＤ型（デ
プレッション型）よりオン抵抗が大きいので、ダミーセ
ル８１に接続されたビット線電位は、１８個中２個以上
がＤ型でオンになっているメモリブロックを介しグラン
ド線に導通されたビット線の電位より高くなり、オフに
なっているメモリブロックに導通されたビット線電位よ
り当然低い。したがって、ダミーセル８１に接続された
ビット線電位は、参照電位として機能する。
電位を与えるためのものであり、図２のメモリセルブロ
ックＭ１Ｌとブロック選択スイッチ１ＬとのｎＭＯＳト
ランジスタ直列接続個数に等しい１８個のＥ型ｎＭＯＳ
トランジスタ８１００〜８１１７が直列に接続され、そ
の一端がビット線に接続され、他端がグランド線に接続
され、ゲートに電位Ｖddが供給される。Ｅ型はＤ型（デ
プレッション型）よりオン抵抗が大きいので、ダミーセ
ル８１に接続されたビット線電位は、１８個中２個以上
がＤ型でオンになっているメモリブロックを介しグラン
ド線に導通されたビット線の電位より高くなり、オフに
なっているメモリブロックに導通されたビット線電位よ
り当然低い。したがって、ダミーセル８１に接続された
ビット線電位は、参照電位として機能する。
【００３４】図６（Ｂ）は、他の構成のダミーセル８１
Ａを示す。このダミーセル８１Ａは、Ｅ型ｎＭＯＳトラ
ンジスタ８１０のドレインが抵抗８１１を介してＶddに
接続され、Ｅ型ｎＭＯＳトランジスタ８１０のドレイン
・ゲート間が短絡されてビット線に接続され、Ｅ型ｎＭ
ＯＳトランジスタ８１０のソースがグランド線に接続さ
れている。抵抗８１１の抵抗値は、ダミーセル８１Ａに
接続されたビット線電位が上記のような参照電位として
機能するように定められる。
Ａを示す。このダミーセル８１Ａは、Ｅ型ｎＭＯＳトラ
ンジスタ８１０のドレインが抵抗８１１を介してＶddに
接続され、Ｅ型ｎＭＯＳトランジスタ８１０のドレイン
・ゲート間が短絡されてビット線に接続され、Ｅ型ｎＭ
ＯＳトランジスタ８１０のソースがグランド線に接続さ
れている。抵抗８１１の抵抗値は、ダミーセル８１Ａに
接続されたビット線電位が上記のような参照電位として
機能するように定められる。
【００３５】ダミーセル８１Ａはダミーセル８１よりも
構成が簡単であるが、ダミーセル８１はダミーセル８１
Ａのように抵抗値を選定する必要がなく、設計が容易で
あり、かつ、ダミーセルに導通されたダミービット線を
適当な参照電位にすることが確実にできる。図１の制御
回路９０は、他のブロックに対し各種制御信号を供給す
る。
構成が簡単であるが、ダミーセル８１はダミーセル８１
Ａのように抵抗値を選定する必要がなく、設計が容易で
あり、かつ、ダミーセルに導通されたダミービット線を
適当な参照電位にすることが確実にできる。図１の制御
回路９０は、他のブロックに対し各種制御信号を供給す
る。
【００３６】次に、上記の如く構成された本実施例の動
作を説明する。図２のメモリセルブロックＭ２Ｌの、ワ
ード線ＷＢ００に対応した第０ビットからデータを読み
出す場合について説明する。 （１）ブロック選択線ＳＢ１及びＳＢ２を含む全てのブ
ロック選択信号、図４のビット線選択信号ＣＵ１〜ＣＵ
４、接地制御信号ＣＧ１、ＣＧ２、図５のプリチャージ
信号Ｐｒ、ビット線選択信号ＣＤ１〜ＣＤ８を全て低レ
ベルにする。これにより、疑似ビット線Ｂ０及びビット
線Ｂ１〜Ｂ８は開放状態となる。
作を説明する。図２のメモリセルブロックＭ２Ｌの、ワ
ード線ＷＢ００に対応した第０ビットからデータを読み
出す場合について説明する。 （１）ブロック選択線ＳＢ１及びＳＢ２を含む全てのブ
ロック選択信号、図４のビット線選択信号ＣＵ１〜ＣＵ
４、接地制御信号ＣＧ１、ＣＧ２、図５のプリチャージ
信号Ｐｒ、ビット線選択信号ＣＤ１〜ＣＤ８を全て低レ
ベルにする。これにより、疑似ビット線Ｂ０及びビット
線Ｂ１〜Ｂ８は開放状態となる。
【００３７】（２）この状態で、プリチャージパルスＰ
ｒによりビット線Ｂ１〜Ｂ８をプリチャージする。 （３）ロウアドレスＲＡ及びコラムアドレスＣＲをそれ
ぞれロウデコーダ２０及びコラムデコーダ５０でデコー
ド開始する。 （４）読み出しビットに対応したワード線ＷＢ００を除
くワード線ＷＢ０１〜ＷＢ１５が高レベルになる。メモ
リセルブロックＭ２Ｌは、その第０ビットのｎＭＯＳト
ランジスタがＥ型のときオフになり（図２ではＥ型）、
Ｄ型のときオン状態を維持する。
ｒによりビット線Ｂ１〜Ｂ８をプリチャージする。 （３）ロウアドレスＲＡ及びコラムアドレスＣＲをそれ
ぞれロウデコーダ２０及びコラムデコーダ５０でデコー
ド開始する。 （４）読み出しビットに対応したワード線ＷＢ００を除
くワード線ＷＢ０１〜ＷＢ１５が高レベルになる。メモ
リセルブロックＭ２Ｌは、その第０ビットのｎＭＯＳト
ランジスタがＥ型のときオフになり（図２ではＥ型）、
Ｄ型のときオン状態を維持する。
【００３８】ブロック選択線ＳＢ１、図４のビット線選
択信号ＣＵ２、接地制御信号ＣＧ１及び図５のビット線
選択信号Ｃ（２＋４）＝ＣＤ６を高レベルにする。これ
により、次のように動作する。ブロック選択スイッチ１
Ｌ〜８Ｌがオンになり、ブロック選択スイッチ１Ｒ〜８
Ｒがオフ状態を維持する。ビット線Ｂ２上の電荷は、メ
モリセルブロックＭ２Ｌがオフの場合には放電されず、
メモリセルブロックＭ２Ｌがオンの場合には配線２Ｄ、
ブロック選択スイッチ２Ｌ、メモリセルブロックＭ２
Ｌ、配線２Ｕ、ビット線Ｂ１、Ｅ型ｎＭＯＳトランジス
タ３２Ｂ及び３０１を通ってグランド線へ流れる。この
ビット線Ｂ２の電位は、Ｅ型ｎＭＯＳトランジスタ３２
Ａを介してビット線ＢＸに伝達される。他方、ビット線
Ｂ６上の電荷は、図５のＥ型ｎＭＯＳトランジスタ７６
及びダミーセル８６を通ってグランド線へ流れる。この
ビット線Ｂ６の電位は、図４のＥ型ｎＭＯＳトランジス
タ３６Ａを介してビット線ＢＹに伝達される。Ｅ型ｎＭ
ＯＳトランジスタ３６Ｂもオンになるが、Ｅ型ｎＭＯＳ
トランジスタ３０２がオフであるので、ビット線Ｂ５は
開放状態になっている。
択信号ＣＵ２、接地制御信号ＣＧ１及び図５のビット線
選択信号Ｃ（２＋４）＝ＣＤ６を高レベルにする。これ
により、次のように動作する。ブロック選択スイッチ１
Ｌ〜８Ｌがオンになり、ブロック選択スイッチ１Ｒ〜８
Ｒがオフ状態を維持する。ビット線Ｂ２上の電荷は、メ
モリセルブロックＭ２Ｌがオフの場合には放電されず、
メモリセルブロックＭ２Ｌがオンの場合には配線２Ｄ、
ブロック選択スイッチ２Ｌ、メモリセルブロックＭ２
Ｌ、配線２Ｕ、ビット線Ｂ１、Ｅ型ｎＭＯＳトランジス
タ３２Ｂ及び３０１を通ってグランド線へ流れる。この
ビット線Ｂ２の電位は、Ｅ型ｎＭＯＳトランジスタ３２
Ａを介してビット線ＢＸに伝達される。他方、ビット線
Ｂ６上の電荷は、図５のＥ型ｎＭＯＳトランジスタ７６
及びダミーセル８６を通ってグランド線へ流れる。この
ビット線Ｂ６の電位は、図４のＥ型ｎＭＯＳトランジス
タ３６Ａを介してビット線ＢＹに伝達される。Ｅ型ｎＭ
ＯＳトランジスタ３６Ｂもオンになるが、Ｅ型ｎＭＯＳ
トランジスタ３０２がオフであるので、ビット線Ｂ５は
開放状態になっている。
【００３９】（５）センスアンプ４０が動作状態にさ
れ、ビット線ＢＸの比較電位とビット線ＢＹの参照電位
との差が増幅される。 （６）コラムデコーダ５０により選択されたビット線Ｂ
Ｘ及びＢＹ上のデータが出力される。上記（１）、
（２）の動作を行って、次の読み出しに備える。 このようにして、ビット線Ｂ２が読み出しビット線とし
て用いられる場合には、ビット線Ｂ２の左隣のビット線
Ｂ１がグランド線として用いられ、ビット線Ｂ２に対応
したビット線Ｂ（２＋４）＝Ｂ６がダミービット線とし
て用いられる。逆に、ビット線Ｂ６が読み出しビット線
として用いられる場合には、上記（４）において、接地
制御信号ＣＧ１の替わりに接地制御信号ＣＧ２が高レベ
ルにされ、ビット線選択信号ＣＤ６の替わりにビット線
選択信号ＣＤ（６−４）＝ＣＤ２が高レベルにされ、こ
れにより、ビット線Ｂ６の左隣のビット線Ｂ５がグラン
ド線として用いられ、ビット線Ｂ６に対応したビット線
Ｂ（６−４）＝Ｂ２がダミービット線として用いられ
る。他のビット線からの読み出しの場合についても同様
である。
れ、ビット線ＢＸの比較電位とビット線ＢＹの参照電位
との差が増幅される。 （６）コラムデコーダ５０により選択されたビット線Ｂ
Ｘ及びＢＹ上のデータが出力される。上記（１）、
（２）の動作を行って、次の読み出しに備える。 このようにして、ビット線Ｂ２が読み出しビット線とし
て用いられる場合には、ビット線Ｂ２の左隣のビット線
Ｂ１がグランド線として用いられ、ビット線Ｂ２に対応
したビット線Ｂ（２＋４）＝Ｂ６がダミービット線とし
て用いられる。逆に、ビット線Ｂ６が読み出しビット線
として用いられる場合には、上記（４）において、接地
制御信号ＣＧ１の替わりに接地制御信号ＣＧ２が高レベ
ルにされ、ビット線選択信号ＣＤ６の替わりにビット線
選択信号ＣＤ（６−４）＝ＣＤ２が高レベルにされ、こ
れにより、ビット線Ｂ６の左隣のビット線Ｂ５がグラン
ド線として用いられ、ビット線Ｂ６に対応したビット線
Ｂ（６−４）＝Ｂ２がダミービット線として用いられ
る。他のビット線からの読み出しの場合についても同様
である。
【００４０】本実施例によれば、読み出しビット線の隣
のビット線がグランド線として用いられるので、読み出
しビット線からグランド線までの距離が一定になり、読
み出しビット線からグランド線までの距離によって読み
出しビット線の電位（比較電位）が異なるのを防止する
ことができ、これにより、参照電位に対する比較電位の
ノイズマージンが従来より広くなる。また、各ビット線
に沿って専用のグランド線を配置する必要がないので、
高集積化が可能となる。
のビット線がグランド線として用いられるので、読み出
しビット線からグランド線までの距離が一定になり、読
み出しビット線からグランド線までの距離によって読み
出しビット線の電位（比較電位）が異なるのを防止する
ことができ、これにより、参照電位に対する比較電位の
ノイズマージンが従来より広くなる。また、各ビット線
に沿って専用のグランド線を配置する必要がないので、
高集積化が可能となる。
【００４１】さらに、読み出しビット線の近くかつ読み
出しビット線から一定の距離の位置のビット線をダミー
ビット線として用いているので、半導体チップ上のプロ
セス特性の差により比較電位がビット線位置に依存して
も、比較電位と参照電位との差は半導体チップ上のプロ
セス特性の差に依存せず、これにより、参照電位に対す
る比較電位のノイズマージンが従来より広くなる。ま
た、各ビット線に沿って専用のダミービット線を配置す
る必要がないので、高集積化が可能となる。
出しビット線から一定の距離の位置のビット線をダミー
ビット線として用いているので、半導体チップ上のプロ
セス特性の差により比較電位がビット線位置に依存して
も、比較電位と参照電位との差は半導体チップ上のプロ
セス特性の差に依存せず、これにより、参照電位に対す
る比較電位のノイズマージンが従来より広くなる。ま
た、各ビット線に沿って専用のダミービット線を配置す
る必要がないので、高集積化が可能となる。
【００４２】なお、本発明には外にも種々の変形例が含
まれる。例えば、図５のプリチャージ回路６０ａは、読
み出しビット線及びダミービット線のみ選択的にプリチ
ャージし且つイコライズする構成であってもよい。ま
た、ダミーセル群８０ａの替わりに、１つのダミーセル
のみを用い、Ｅ型ｎＭＯＳトランジスタ７１〜７８の一
端に共通に接続した構成であってもよい。さらに、図２
の疑似ビット線Ｂ０はグランド電位印加用のみとして機
能するので、疑似ビット線Ｂ０の替わりに、配線２Ｕを
直接グランド線に接続してもよい。
まれる。例えば、図５のプリチャージ回路６０ａは、読
み出しビット線及びダミービット線のみ選択的にプリチ
ャージし且つイコライズする構成であってもよい。ま
た、ダミーセル群８０ａの替わりに、１つのダミーセル
のみを用い、Ｅ型ｎＭＯＳトランジスタ７１〜７８の一
端に共通に接続した構成であってもよい。さらに、図２
の疑似ビット線Ｂ０はグランド電位印加用のみとして機
能するので、疑似ビット線Ｂ０の替わりに、配線２Ｕを
直接グランド線に接続してもよい。
【図１】本発明の一実施例のナンド型ＲＯＭの概略構成
を示すブロック図である。
を示すブロック図である。
【図２】図１のメモリセルアレイの一部を示す回路図で
ある。
ある。
【図３】図２の回路の一部のパターン図である。
【図４】図１のビット線一端側の回路の一部を示す図で
ある。
ある。
【図５】図１のビット線他端側の回路の一部を示す図で
ある。
ある。
【図６】図５のダミーセルの構成例を示す回路図であ
る。
る。
【図７】従来のナンド型ＲＯＭのメモリセルアレイの一
部回路図である。
部回路図である。
【図８】図７の回路のパターン図である。
１０、１０ａ メモリセルアレイ ２０ ロウデコーダ ３０、３０ａ ビット線一端選択回路 ４０、４０ａ センスアンプ ５０ コラムデコーダ ６０、６０ａ プリチャージ回路 ７０、７０ａ ビット線他端選択回路 ８０、８０ａ ダミーセル群 ８１〜８８、８１Ａ ダミーセル Ｍ１Ｌ〜Ｍ８Ｌ、Ｍ１Ｒ〜Ｍ８Ｒ メモリセルブロック １Ｌ〜８Ｌ、１Ｒ〜８Ｒ ブロック選択スイッチ Ｂ０〜Ｂ８ ビット線 ＷＢ００〜ＷＢ０５ ワード線 ＳＢ１、ＳＢ２ ブロック選択線
Claims (7)
- 【請求項１】 第１〜ｎメモリセルブロックがこの順に
並設され、該第１〜ｎメモリセルブロックはいずれも、
ワード線の電位レベルによりオン／オフされ又はワード
線の電位レベルによらずオン状態を維持するスイッチ素
子がメモリセルとして複数個直列接続されており、該第
１〜ｎメモリセルブロックの一端にそれぞれ第１〜ｎセ
ルブロック選択スイッチの一端が接続され、該第１〜ｎ
メモリセルブロックの他端にそれぞれ金属の第１〜ｎビ
ット線が接続された構成のメモリセルアレイを有する半
導体記憶装置において、 ｉ＝１〜ｎ−１の各々について、該第ｉビット線が該第
（ｉ＋１）メモリセルブロックの他端に接続されてお
り、 ｊ＝２〜ｎの任意のｊについて、該第ｊメモリセルブロ
ックのメモリセルのデータを該第ｊビット線から読み出
す場合に、第（ｊ−１）ビット線に電源の基準電位を印
加する第１選択回路を有することを特徴とする半導体記
憶装置。 - 【請求項２】 前記第１メモリセルブロックの前記他端
に疑似ビット線が接続され、前記第１〜ｎビット線及び
該疑似ビット線は形状が互いに等しく、 前記第１選択回路は、該第１メモリセルブロックのメモ
リセルのデータを該第１ビット線から読み出す場合に、
該疑似ビット線に前記電源の基準電位を印加することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 一端の比較電位と他端の参照電位との差
を増幅する差動型センスアンプを有し、 前記第１選択回路は、前記第ｊビット線からデータを読
み出す場合に、該第ｊビット線を該センスアンプの該一
端に導通させることを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項４】 前記第１選択回路は、前記第ｊビット線
からデータを読み出す場合に、該第ｊビット線及び前記
第（ｊ−１）ビット線以外の第ｋビット線を前記センス
アンプの前記他端に導通させ、 該第ｋビット線に前記参照電位を与えるためのダミーセ
ルと、 該第ｊビット線からデータを読み出す場合に、該第ｋビ
ット線を該ダミーセルに導通させる第２選択回路とを有
することを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 第１〜ｎメモリセルブロックがこの順に
並設され、該第１〜ｎメモリセルブロックはいずれも、
ワード線の電位レベルによりオン／オフされ又はワード
線の電位レベルによらずオン状態を維持するスイッチ素
子がメモリセルとして複数個直列接続されており、該第
１〜ｎメモリセルブロックの一端にそれぞれ第１〜ｎセ
ルブロック選択スイッチの一端が接続され、該第１〜ｎ
メモリセルブロックの他端にそれぞれ第１〜ｎビット線
が接続された構成のメモリセルアレイを有する半導体記
憶装置において、 一端の比較電位と他端の参照電位との差を増幅する差動
型センスアンプと、 ｊ＝１〜ｎの任意のｊについて、該第ｊメモリセルブロ
ックのメモリセルのデータを該第ｊビット線から読み出
す場合に、該第ｊビット線を該センスアンプの該一端に
導通させ、該第ｊビット線以外の第ｋビット線を該セン
スアンプの該他端に導通させる第１選択回路と、 該第ｋビット線に該参照電位を与えるためのダミーセル
と、 該第ｊビット線からデータを読み出す場合に、該第ｋビ
ット線を該ダミーセルに導通させる第２選択回路とを有
することを特徴とする半導体記憶装置。 - 【請求項６】 前記ｎは偶数２ｍであり、前記ｊ及びｋ
は、１≦ｊ≦ｍのときｋ＝ｊ＋ｍであり、ｍ＋１≦ｊ≦
２ｍのときｋ＝ｊ−ｍであることを特徴とする請求項４
又は５記載の半導体記憶装置。 - 【請求項７】 前記第１〜ｎメモリセルブロック及び前
記第１〜ｎセルブロック選択スイッチはいずれもＭＩＳ
トランジスタで構成され、 前記ダミーセルは、該メモリセルブロックのＭＩＳトラ
ンジスタの直列接続段数と該セルブロック選択スイッチ
のＭＩＳトランジスタの直列接続段数との和に等しい個
数の、ゲート電位レベルによりオン／オフされるＭＩＳ
トランジスタが直列に接続されており、該ＭＩＳトラン
ジスタの各ゲートに、該ＭＩＳトランジスタをオンにす
る電源電位が印加されることを特徴とする請求項４又は
５記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075695A JPH098255A (ja) | 1995-06-16 | 1995-06-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15075695A JPH098255A (ja) | 1995-06-16 | 1995-06-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098255A true JPH098255A (ja) | 1997-01-10 |
Family
ID=15503735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15075695A Withdrawn JPH098255A (ja) | 1995-06-16 | 1995-06-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098255A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414909B2 (en) | 2005-12-06 | 2008-08-19 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
| KR100877023B1 (ko) * | 2001-07-23 | 2009-01-07 | 엘피다 메모리 가부시키가이샤 | 반도체 집적회로장치 |
| EP3029872A1 (en) | 2003-02-03 | 2016-06-08 | Sony Corporation | Collision avoidance in mobile ad hoc networks |
-
1995
- 1995-06-16 JP JP15075695A patent/JPH098255A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877023B1 (ko) * | 2001-07-23 | 2009-01-07 | 엘피다 메모리 가부시키가이샤 | 반도체 집적회로장치 |
| EP3029872A1 (en) | 2003-02-03 | 2016-06-08 | Sony Corporation | Collision avoidance in mobile ad hoc networks |
| US7414909B2 (en) | 2005-12-06 | 2008-08-19 | Renesas Technology Corp. | Nonvolatile semiconductor memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |