KR100382740B1 - 주변 제어신호라인의 데이터 입출력라인에 대한 신호의간섭을 차폐하도록 배선한 반도체 메모리 장치. - Google Patents

주변 제어신호라인의 데이터 입출력라인에 대한 신호의간섭을 차폐하도록 배선한 반도체 메모리 장치. Download PDF

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주변 제어신호 라인의 글로벌 입출력라인에 대한 신호의 간섭을 차폐하는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는, 상기 글로벌 입출력라인 및 서로 평행하게 진행되는 컬럼 선택라인 사이에 공급 전원 라인(power line)을 삽입하여, 스윙(swing)하는 전압의 범위가 상기 컬럼 선택라인에 비하여 낮은 상기 글로벌 입출력 데이터라인을 상기 컬럼 선택라인과 전기적으로 격리시키는 배선구조를 가진다. 이를 달성하기 위하여 글로벌 입출력라인과 로컬 입출력라인을 연결하는 멀티플렉서 및 프리차지용 이퀄라이져의 배치를 적절히 조절함으로써, 사용면적의 감소 및 메모리 입출력의 속도를 증가시킬 수 있는 장점도 얻을 수 있다.

Description

주변 제어신호라인의 데이터 입출력라인에 대한 신호의 간섭을 차폐하도록 배선한 반도체 메모리 장치.{A semiconductor memory device having data input/output lines being routed for shielding signal interference from peripheral control signal lines}
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리 셀 어레이 위를 통과하는 글로벌 입출력 라인의 차폐(shielding)에 관한 것이다.
SDRAM의 동작 주파수가 높아짐에 따라, 메모리 셀 어레이로부터 동시에 입출력되는 데이터의 양을 증가시키는 방안이 연구되어 왔다. 이 경우 BL-SA(Bit Line Sense Amplifier)로부터 IO-SA(Input Output Sense Amplifier)까지 연결하는데 필요한 IO의 구조로서 계층적인 IO(hierarchical Input Output)구조가 선호되어 왔다.
도 1에는 계층적 구조를 가지는 종래의 메모리의 구조를 나타낸다.
도 1을 참조하면, 종래의 계층적 IO 구조는, BL-SA가 column decoding block(미도시)의 정보인 column select 신호 (CSL)에 의해 일단 로컬 입출력라인(Local Input/Ooutput line, LIO)으로 연결되는 특징이 있다. 하나의 점선 블록(200)은 복수 개의 BL-SA 중 일부를 묶은 것이고, 다른 하나의 점선 블록(300)은 교차영역(conjunction area)의 일부를 나타내며, 멀티플렉서 및 이퀄라이져(M/E)를 포함한다.
도 2는 도 1에 도시된 두 개의 BL-SA(200)의 내부회로를 나타낸다.
상기 회로는, 로컬 입출력라인들(LIO 및 LIOB)의 상부 및 하부로 나뉘어 져 각각 상하로 인접하는 메모리 셀 서브어레이의 데이터를 입출력한다.
도 3은 도 1에 도시된(300) LIO-GIO MUX(MUltipleXor, 320) 및 LIO equalizer(310)의 내부회로를 나타낸다.
도 3을 참조하면, 로컬 입출력라인들(LIO 및 LIOB)은 LIO-GIO MUX에 의하여 글로벌 입출력라인들(GIO 및 GIOB)에 연결됨을 알 수 있다. 이 때, 로컬 입출력라인들(LIO 및 LIOB)은 통상적으로 BL-SA영역 위를 지나가게 되며, 글로벌 입출력라인들(GIO 및 GIOB)은 SWD(Sub WorD line) 영역을 지나가게 된다. 따라서 LIO-GIO MUX(320)의 위치는 BL-SA 영역과 SWD 영역이 서로 교차하는 장소에 있어야 한다. 아울러 선택되지 않은 로우(row) 블록의 경우 LIO-GIO MUX는 오프(off)되고, 관련된 로컬 입출력라인(LIO 및 LIOB)은 VBL(통상적으로 셀 어레이에서 사용하는 전압의 절반정도)로 프리차지(precharge)되기 위한 LIO 이퀄라이져(310)가 필요하게 된다. 상기 LIO 이퀄라이져도 LIO-GIO MUX와 함께 BL-SA 영역과 SWD 영역이 서로 교차하는 위치에 있게 된다.
이 때, LIO-GIO MUX(320)를 제어하는 신호는 활성화된 워드라인(미도시)이 속해 있는 로우 블록의 선택신호(BLSij: 로우 블록 i 또는 j 가 선택될 때 활성화되는 신호)로부터 발생된다.
도 4는 로우 블록 선택신호(BLSij)를 이용하여 필요한 신호를 생성하는 회로를 나타낸다.
도 4를 참조하면, BL-SA들 중에서 NMOS SA 인에이블 신호(LANG)가 로우블록(row block) 선택신호로 사용될 수 있다. 또한, 상기 LIO 이퀄라이져의 제어신호로서, BL-SA 의 전압(LA, LAB)을 이퀄라이징하는데 사용되는 LAEQ 신호를 사용할 수 있다. 상기 LAEQ 신호는 보통 로우블록 선택신호(BLSij)를 지연시킨 신호들(EQiB, EQjB)을 이용하여 상기 교차영역에서 만들어진다. 상기 LIO-GIO MUX와 상기 LIO 이퀄라이져가 NMOS로 구성되어 있는 경우, 그 제어신호는 하나의 로우 블록과 관련하여서 반대로 움직이는 신호여야 한다는 점을 주의하여야 하는데, 상기 LANG와 LAEQ는 그 조건을 만족한다.
상술한 계층적 IO 구조를 구현하여 배치하는데 있어서, LIO-GIO MUX의 크기가 충분히 클 경우에만, 계층적 구조를 갖지 않는 종래의 IO 구조에 비하여 특성상 우위에 있을 수 있다는 단점이 있다. 따라서 이를 실현하기 위하여 충분한 공간이 마련되어야 하지만, LI0-GIO MUX가 통상적으로 위치하였던 상기 교차영역은 그 넓이가 BL-SA의 사용 면적과 SWD의 사용면적에 의해 제한을 받는 곳으로 그 넓이를 확장하는 것은 상당히 어렵다. 더구나, 글로벌 입출력라인이 특정 SWD영역 위를 지나게 되면 해당 SWD 영역의 크기가 글로벌 입출력라인 쌍(line pair)이 들어가는 만큼 커지게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 메모리 셀어레이 위를 통과하는 글로벌 입출력라인을 전기적으로 격리시켜서, 상기 글로벌 입출력라인을 경유하며 작은 전압 레벨로 스윙하는 입출력데이터를 보호하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1에는 계층적 구조를 가지는 종래의 메모리의 구조를 나타낸다.
도 2는 도 1에 도시된 두 개의 BL-SA(200)의 내부회로를 나타낸다.
도 3은 도 1에 도시된(300) LIO-GIO MUX(MUltipleXor, 320) 및 LIO equalizer(310)의 내부회로를 나타낸다.
도 4는 로우 블록 선택신호(BLSij)를 이용하여 필요한 신호를 생성하는 회로를 나타낸다.
도 5는, 본 발명에 따른 반도체 메모리 장치의 일 실시 예를 나타낸다.
도 6은, 본 발명에 따른 반도체 메모리 장치의 다른 일 실시 예를 나타낸다.
도 7(a)은 종래의 글로벌 입출력라인, 전력라인 및 컬럼 선택라인의 배선을 나타내고, 도 7(b)은 글로벌 입출력라인을 차폐하는 본 발명에 따른 반도체 장치의 배선구조를 나타낸다.
상기의 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따르면, 상기 반도체 메모리 장치는, 복수 개의 셀 서브어레이, 복수 개의 BL-SA, 복수 개의 SWD영역, 복수 개의 글로벌 입출력 라인, 복수 개의 멀티플렉서 및 복수 개의 이퀄라이져를 구비한다.
상기 복수 개의 메모리 셀 서브어레이는, 복수 개의 메모리 셀을 구비하며, 로우(row)방향 및 컬럼(column)방향으로 배치되어 있다. 상기 복수 개의 BL-SA(Bit Line Sense Amplifier)는, 로우 방향으로 진행하는 로컬 입출력 라인(local input/output line)을 통하여 관련된 메모리 셀의 데이터를 입출력하며, 상기 복수 개의 메모리 셀 서브어레이 사이에 배치된다. 상기 복수 개의 SWD(Sub WorD line)영역은, 상기 복수 개의 메모리 셀 서브어레이 사이에 로우 방향으로 배치된다. 상기 복수 개의 글로벌 입출력 라인(global input output lines)는, 상기 복수 개의 메모리 셀 서브어레이 위를 컬럼 방향으로 지나간다. 상기 복수 개의 멀티플렉서는, 상기 BL-SA 영역에 위치하며, 상기 복수 개의 메모리 셀 서브어레이들의 하나 건너 하나씩 컬럼 방향으로 배치되고, 해당하는 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결한다. 상기 복수 개의 이퀄라이져(equalizer)는, 소정의 영역에 위치하며, 관련된 로컬 입출력라인을 프리차지(precharge)한다.
상기 복수 개의 이퀄라이져는, 배치되는 장소가 여러 가지로 가능하다.
첫 째, 상기 복수 개의 이퀄라이져는, 상기 BL-SA 영역에 위치하며, 상기 복수 개의 메모리 셀 서브어레이들의 하나 건너 하나씩 컬럼 방향으로 배치되고, 상기 복수 개의 멀티플렉서 및 상기 복수 개의 이퀄라이져는, 로우 방향 및 컬럼 방향으로 서로 번갈아 가면서 배치될 수 있다.
둘 째, 상기 복수 개의 이퀄라이져는, 상기 BL-SA 및 상기 SWD 영역이 서로 교차하는 영역에 위치하며, 상기 교차 영역들의 하나 건너 하나씩 컬럼 방향으로 배치되고, 상기 복수 개의 멀티플렉서 및 상기 복수 개의 이퀄라이져는, 로우 방향 및 컬럼 방향으로 서로 번갈아 가면서 배치될 수 있다.
상기 복수 개의 멀티플렉서는, 상기 메모리 서브어레이의 로우선택신호들을 논리적으로 오어링(oring)하여 생성시킨 제1제어신호 또는 상기 제1제어신호를 적당히 지연시킨 신호에 의하여 제어되는 것이 바람직하다.
상기 복수 개의 이퀄라이져는, 상기 메모리 서브어레이의 로우선택신호들을 논리적으로 노어링(noring) 하여 생성시킨 제2제어신호 또는 상기 제2제어신호가 적절하게 지연된 신호를 이용하여 제어되는 것이 바람직하다.
상기 글로벌 입출력라인 및 상기 글로벌 입출력 라인과 가장 인접한 컬럼 선택라인과의 사이에는, 간섭 차단용 라인이 적어도 하나 존재하며, 상기 간섭 차단용 라인이 전력 라인 중의 하나인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 5는, 본 발명에 따른 반도체 메모리 장치의 일 실시 예를 나타낸다.
도 5를 참조하면, 본 발명에 따른 반도체 메모리 장치는, 복수 개의 서브어레이(510), 복수 개의 BL-SA(520) 및 복수 개의 SWD(530)를 구비한다.
복수 개의 BL-SA(520)는, 복수 개의 멀티플렉서(MUX, 522) 및 복수 개의 이퀄라이져(EQ, 524)를 구비한다. 워드(WL)라인 및 복수 개의 로컬 입출력라인(LIOs) 쌍들이 각각 로우(row) 방향으로 진행하며, 복수 개의 이퀄라이져들(524)이 상기 로컬 입출력라인 쌍(LIOs)에 로우 방향으로 번갈아 가면서 연결되어있다. 복수 개의 멀티플렉서(522) 및 복수 개의 이퀄라이져(524)는 모두 BL-SA(510) 영역 내에 존재한다. 복수 개의 글로벌 입출력라인들(GIOs) 및 컬럼 선택신호(CSL)라인은 컬럼 방향으로 진행한다. 복수 개의 이퀄라이져(524) 및 복수 개의 멀티플렉서(522)는 로우 방향 및 컬럼 방향으로 서로 번갈아 가면서 배치된다.
도 6은, 본 발명에 따른 반도체 메모리 장치의 다른 일 실시 예를 나타낸다.
도 6을 참조하면, 본 발명에 따른 반도체 메모리 장치는, 복수 개의 서브어레이(610), 복수 개의 BL-SA(620) 및 복수 개의 SWD(630)를 구비한다.
워드(WL)라인 및 복수 개의 로컬 입출력라인(LIOs) 쌍들이 각각 로우(row) 방향으로 진행하며, 복수 개의 이퀄라이져들(624)이 상기 로컬 입출력라인 쌍(LIOs)에 로우 방향으로 번갈아 가면서 연결되어있다. 복수 개의 이퀄라이져(640)는 BL-SA(620) 및 SWD(630) 가 서로 교차하는 지점의 일부 영역에 존재한다. 복수 개의 글로벌 입출력라인들(GIOs) 및 컬럼 선택신호(CSL)라인은 컬럼 방향으로 진행한다. 복수 개의 이퀄라이져(624) 및 복수 개의 멀티플렉서(622)는 로우 방향 및 컬럼 방향으로 서로 번갈아 가면서 배치된다.
실제로 반도체 메모리 장치의 동작 속도에 큰 영향을 주는 것은, LIO-GIO MUX의 크기이며, 상기 LIO 이퀄라이져는 상기 LIO-GIO MUX에 비하여 상대적으로 적은 영향을 미친다. 통상적으로, 상기 BL-SA 및 상기 SWD의 교차영역에는, 상기 BL-SA의 전압 원으로 작용하는 LA, LAB의 드라이버(driver, 미도시)가 위치하고 있으며, 비활성화 기간동안에 상기 전압 원들(LA, LAB)을 프리차지(precharge) 및 이퀄라이징(equalizing)하는 신호(LAEQ)가 발생되어 사용된다. 따라서 상대적으로 크기가 적은 LIO 이퀄라이져는, 면적의 증가 없이, 상기 신호(LAEQ)와 함께 상기 교차영역에 쉽게 그려질 수 있다.
도 7(a)은 종래의 글로벌 입출력라인, 전력라인 및 컬럼 선택라인의 배선을 나타내고, 도 7(b)은 글로벌 입출력라인을 차폐하는 본 발명에 따른 반도체 장치의 배선구조를 나타낸다.
도 7(a)에 따르면, 글로벌 입출력라인(G)이 컬럼 선택라인(C)의 사이에 존재하며, 도 7(b)에 따르면, 글로벌 입출력라인(G)은 전력선(P)의 사이에 존재한다. 종래의 기술(도 7(a) 참조)의 경우, 글로벌 입출력라인(G)이 자신의 좌우에 존재하는 컬럼 선택라인(C)의 신호에 커플링(coupling)되어 데이터를 읽는 속도가 지연되거나 심한 경우 오동작을 할 수 있다. 왜냐하면, 상기 컬럼 선택신호(C)가 스윙하는 신호의 전압 범위(range)가 상기 글로벌 입출력라인에서 스윙하는 신호의 전압 범위에 비하여 상당히 크기 때문에, 상기 글로벌 입출력라인의 신호가 상기 컬럼 선택라인의 신호에 크게 영향을 받기 때문이다.
그러나, 본 발명에 따른 반도체 메모리 장치의 배선구조는, 상기 글로벌 입출력라인(G)의 양쪽을 상기 전력선(P)으로 감싸는 구조로 인해, 상기 컬럼 선택라인(C)의 신호가 상기 글로벌 입출력라인에 주는 크로스토크(crosstalk)등의 악 영향을 차폐시킨다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는, 글로벌 입출력라인의 주위에 존재하는 임의의 데이터 라인에 의한 커플링(coupling) 때문에 발생할 수 있는 신호충실도의 왜곡을 최소화하며, 부수적으로 사용 면적의 감소 및 고속동작에 적합하게 되는 장점이 있다.

Claims (7)

  1. 복수 개의 메모리 셀을 구비하며, 로우(row)방향 및 컬럼(column)방향으로 배치되어 있는 복수 개의 메모리 셀 서브어레이;
    로우 방향으로 진행하는 로컬 입출력 라인(local input/output line)을 통하여 관련된 메모리 셀의 데이터를 입출력하며, 상기 복수 개의 메모리 셀 서브어레이 사이에 배치된 복수 개의 BL-SA(Bit Line Sense Amplifier);
    상기 복수 개의 메모리 셀 서브어레이 사이에 로우 방향으로 배치된 SWD(Sub WorD line)영역;
    상기 복수 개의 메모리 셀 서브어레이 위를 컬럼 방향으로 지나가는 복수 개의 글로벌 입출력 라인(global input output lines);
    상기 BL-SA 영역에 위치하며, 상기 복수 개의 메모리 셀 서브어레이들의 하나 건너 하나씩 컬럼 방향으로 배치되고, 해당하는 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 복수 개의 멀티플렉서; 및
    소정의 영역에 위치하며, 관련된 로컬 입출력라인을 프리차지(precharge)하는 복수 개의 이퀄라이져(equalizer)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수 개의 이퀄라이져는,
    상기 BL-SA 영역에 위치하며, 상기 복수 개의 메모리 셀 서브어레이들의 하나 건너 하나씩 컬럼 방향으로 배치되고,
    상기 복수 개의 멀티플렉서 및 상기 복수 개의 이퀄라이져는, 로우 방향 및 컬럼 방향으로 서로 번갈아 가면서 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수 개의 이퀄라이져는,
    상기 BL-SA 및 상기 SWD 영역이 서로 교차하는 영역에 위치하며, 상기 교차 영역들의 하나 건너 하나씩 컬럼 방향으로 배치되고,
    상기 복수 개의 멀티플렉서 및 상기 복수 개의 이퀄라이져는, 로우 방향 및 컬럼 방향으로 서로 번갈아 가면서 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수 개의 멀티플렉서는,
    상기 메모리 서브어레이의 로우선택신호들을 논리적으로 오어링(oring)하여 생성시킨 제1제어신호 또는 상기 제1제어신호를 적당히 지연시킨 신호에 의하여 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 내지 제3항 중 한 항에 있어서, 상기 복수 개의 이퀄라이져는,
    상기 메모리 서브어레이의 로우선택신호들을 논리적으로 노어링(noring) 하여 생성시킨 제2제어신호 또는 상기 제2제어신호가 적절하게 지연된 신호를 이용하여 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 내지 제3항의 어느 한 항에 있어서, 상기 글로벌 입출력라인 및 상기 글로벌 입출력 라인과 가장 인접한 컬럼 선택라인과의 사이에는,
    간섭 차단용 라인이 적어도 하나 존재하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 간섭 차단용 라인은,
    전력 라인 중의 하나인 것을 특징으로 하는 반도체 메모리 장치
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