KR102455711B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치에 양호한 전기 특성을 부여한다. 또는, 신뢰성이 높은 반도체 장치를 제공한다.
반도체층에 금속 산화물을 사용한 보텀 게이트형 트랜지스터를 가지는 반도체 장치에 있어서, 금속 산화물은 소스 영역, 드레인 영역, 제 1 영역, 제 2 영역, 및 제 3 영역을 가진다. 제 1 영역, 제 2 영역, 및 제 3 영역은 모두 채널 길이 방향을 따라 소스 영역과 드레인 영역에 끼워진다. 제 2 영역은 채널 폭 방향을 따라 제 1 영역과 제 3 영역에 끼워지고, 제 1 영역 및 제 3 영역은 각각 금속 산화물의 단부를 포함하고, 채널 길이 방향에 따른 길이에서 제 2 영역의 길이는 제 1 영역의 길이 또는 제 3 영역의 길이보다 작다.

Description

반도체 장치
본 발명의 일 형태는 금속 산화물을 가지는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는, 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
트랜지스터에 적용 가능한 반도체 재료로서, 산화물이 주목을 받고 있다. 예를 들어, 특허문헌 1에서는 In-Zn-Ga-O계 산화물, In-Zn-Ga-Mg-O계 산화물, In-Zn-O계 산화물, In-Sn-O계 산화물, In-O계 산화물, In-Ga-O계 산화물, 및 Sn-In-Zn-O계 산화물 중 어느 것인 비정질 산화물을 가지는 전계 효과형 트랜지스터가 개시되고 있다.
또한, 비특허문헌 1에서는 트랜지스터의 활성층으로서, In-Zn-O계 산화물과 In-Ga-Zn-O계 산화물의 2층 적층의 금속 산화물을 가지는 구조가 검토되고 있다.
또한, 근년에 들어 금속 산화물을 가지는 트랜지스터를 사용하여 기억 장치의 집적 회로를 제작하는 기술이 공개되어 있다(특허문헌 2 참조). 또한, 기억 장치뿐만 아니라 연산 장치 등도 금속 산화물을 가지는 트랜지스터를 사용하여 제작되어 왔다.
일본 특허공보 제5118810호 일본 공개 특허공보 특개2011-119674호
John F. Wager, 'Oxide TFTs:A Progress Report', Information Display 1/16, SID 2016, Jan/Feb 2016, Vol.32, No.1, p.16-21
기억 장치의 집적 회로, 연산 장치, 고정세（高精細）의 표시 장치의 백 플레인을, 트랜지스터를 사용하여 제작하는 경우, 이 트랜지스터의 전계 효과 이동도가 큰 것이 중요하다. 또한, 미세한 구조를 가지는 트랜지스터에 있어서, 설계대로 양호한 전기 특성을 가지는 것이 요구되고 있다. 또한, 트랜지스터의 반도체층으로서, 금속 산화물을 사용할 수 있다.
한편으로, 금속 산화물막은 트랜지스터의 형성 과정에서 산화성 분위기, 환원성 분위기에 노출된다. 예를 들어 산화성 분위기는, 산소 원소가 금속 산화물막 내로 확산되기 쉬운 분위기이다.
금속 산화물막이, 산화성 분위기로 노출되면 트랜지스터 특성에 대한 영향은 작지만, 환원성 분위기에 노출되는 경우, 금속 산화물막의 저항이 낮아지는(N형화라고도 함) 경우가 있다. 금속 산화물막의 어느 영역에서 N형화되면, 이 N형화된 부분이 기생 채널로서 작용되어 트랜지스터 특성의 편차가 증가되는 요인이 됨과 함께, 장기간의 사용에 따른 트랜지스터 특성의 변동의 요인이 될 수 있다. 트랜지스터가 N형화된 영역을 가지면, 노멀리 오프의 스위칭 특성이 노멀리 온이 될 가능성이 있어, 한층 더 주의해야 한다. 또한, 같은 크기를 가지는 영역이 N형화될 때, 특히 미세한 섬 형상의 금속 산화물막에 있어서는, 트랜지스터 특성에 대한 영향이 현저하다.
따라서, 상기 과제를 감안하여 본 발명의 일 형태에서는, 편차가 적은 트랜지스터 특성을 가지는 금속 산화물을 사용한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 우수한 노멀리 오프의 스위칭 특성을 가지는, 금속 산화물을 사용한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 금속 산화물을 사용한, 전계 효과 이동도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 금속 산화물 재료로 이루어지는 미세한 섬 형상의 패턴을 사용하여 형성된 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 상기 과제 중 하나에 따른 반도체 장치를 제작하는 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는, 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 신규 구성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 구성을 가지는 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출하는 것이 가능하다.
금속 산화물막이 섬 형상 패턴을 가질 때, 단부는 접촉하는 층으로부터 원소가 확산되는 경우나, 불안정한 결합을 가지는 경우가 있어, 섬 형상의 중앙부와 비교하여 상이한 특성이 되기 쉽다. 트랜지스터 형성의 과정에서, 그 단부가 충분히 산화성 분위기에 노출되면 문제는 없지만, 환원성 분위기에 노출되는 경우, 단부로부터 일정한 거리에 있는 영역(단부 영역)에 있어서 N형화되어, 더 높은 도전율(σ)을 가질 가능성이 있다. 또는 단부 부근에 트랜지스터 특성에 대한 영향이 있는 트랩 준위가 형성될 가능성이 있다.
특히 소스 전극과 드레인 전극 사이에 배치되는 금속 산화물이 단부 영역을 가지고, 단부 영역에서 N형화되면, 단부 영역이 기생 채널로서 작용하여 트랜지스터 특성의 편차가 증가되는 요인이 됨과 함께, 장기간의 사용에 따른 트랜지스터 특성의 변동의 요인이 될 수 있다. 상기 일정한 거리가 같은 경우, 특히 미세한 섬 형상의 금속 산화물에 있어서는, 단부 영역이 차지하는 면적이 크기 때문에, 트랜지스터 특성에 대한 영향이 현저하게 된다.
여기서, 상기 단부의 저항을 크게 하기 위하여, 단부 영역에서의 소스 전극과 드레인 전극과의 거리는, 채널 형성 영역에서의 소스 전극과 드레인 전극과의 거리보다 길게 한다. 이에 따라, 비록 단부 영역이 N형화되더라도, 단부 영역이 가지는 소스 전극과 드레인 전극 사이의 저항을 크게 하여, 트랜지스터 특성에 대한 영향을 작게 할 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 금속 산화물을 가진다. 반도체 장치는 게이트 전극과, 게이트 전극 위의 제 1 절연막과, 제 1 절연막 위의 금속 산화물과, 금속 산화물 위의 한 쌍의 전극과, 금속 산화물 위의 제 2 절연막을 가진다. 금속 산화물은, 소스 영역과, 드레인 영역과, 제 1 영역과, 제 2 영역과, 제 3 영역을 가진다. 소스 영역은 한 쌍의 전극 중 한쪽과 접촉하고, 드레인 영역은 한 쌍의 전극 중 다른 쪽과 접촉하고, 제 1 영역과, 제 2 영역과, 제 3 영역은 모두 채널 길이 방향을 따라 소스 영역과 드레인 영역에 끼워진다. 제 2 영역은 채널 폭 방향을 따라 제 1 영역과 제 3 영역에 끼워지고, 제 1 영역 및 제 3 영역은 각각 금속 산화물의 단부를 포함하고, 채널 길이 방향을 따른 길이에 있어서, 제 2 영역의 길이는 제 1 영역의 길이 또는 제 3 영역의 길이보다 작다.
상기 구성에 있어서, 채널 길이 방향을 따른 길이에 있어서, 제 2 영역의 길이는 0μm보다 크고, 4μm 미만이고, 제 1 영역의 길이 또는 제 3 영역의 길이는 제 2 영역의 길이의 3배보다 크고, 금속 산화물의 길이보다 작은 것이 바람직하다.
상기 각 구성에 있어서, 소스 영역으로부터 드레인 영역까지의 최단 경로는, 제 2 영역에 포함되는 것이 바람직하다.
상기 각 구성에 있어서, 금속 산화물은 제 1 금속 산화물과, 제 1 금속 산화물의 상면에 접촉하는 제 2 금속 산화물을 가지고, 제 1 금속 산화물 및 제 2 금속 산화물은 각각 In과, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘)과, Zn을 포함하고, 제 1 금속 산화물은 제 2 금속 산화물보다 결정성이 낮은 영역을 가지는 것이 바람직하다.
상기 각 구성에 있어서, 제 1 금속 산화물 및 제 2 금속 산화물은 각각, In, M, 및 Zn의 원자수의 총합에 대하여, In의 함유량이 40% 이상 50% 이하의 영역과, M의 함유량이 5% 이상 30% 이하의 영역을 가지는 것이 바람직하다.
상기 각 구성에 있어서, 제 1 금속 산화물 및 제 2 금속 산화물은 각각 In의 원자수비가 4인 경우, M의 원자수비가 1.5 이상 2.5 이하이며, Zn의 원자수비가 2 이상 4 이하인 것이 바람직하다.
상기 각 구성에 있어서, 제 1 금속 산화물 및 제 2 금속 산화물은 각각 In의 원자수비가 5인 경우, M의 원자수비가 0.5 이상 1.5 이하이며, Zn의 원자수비가 5 이상 7 이하인 것이 바람직하다.
상기 각 구성에 있어서, 금속 산화물을 XRD 분석에 의하여 측정한 경우에 제 1 금속 산화물은 2θ=31° 근방에 피크가 관찰되지 않고, 제 2 금속 산화물은 2θ=31° 근방에 피크가 관찰되는 것이 바람직하다.
본 발명의 일 형태에 의하여 반도체 장치에 양호한 전기 특성을 부여할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신규 구성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신규 구성을 가지는 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 이들의 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 반드시 이들의 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 2는 반도체 장치를 설명하기 위한 상면도.
도 3은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 4는 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 5는 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 6은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 7은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 8은 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 9는 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 10은 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 11은 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 12는 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 13은 에너지 밴드를 설명하기 위한 도면.
도 14는 금속 산화물의 구성의 개념을 설명하기 위한 단면도.
도 15는 금속 산화물의 구성의 개념을 설명하기 위한 단면도.
도 16은 표시 장치의 일 형태를 도시한 상면도.
도 17은 표시 장치의 일 형태를 도시한 단면도.
도 18은 표시 장치의 일 형태를 도시한 단면도.
도 19는 표시 장치의 일 형태를 도시한 단면도.
도 20은 화소의 일례를 도시한 상면도 및 단면도.
도 21은 화소의 일례를 도시한 상면도 및 단면도.
도 22는 표시 모듈을 설명하기 위한 도면.
도 23은 전자 기기를 설명하기 위한 도면.
도 24는 전자 기기를 설명하기 위한 도면.
아래에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태에서 실시하는 것이 가능하고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서는, 명료화를 위하여 크기, 층의 두께, 또는 영역이 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용되는 것이다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 바꿔 쓸 수 있는 것으로 한다.
또한, 본 명세서 등에서, "전기적으로 접속"이라는 표현에는, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이들 외 각종 기능을 가지는 소자 등이 포함된다.
또한, 본 명세서 등에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바뀔 수 있다. 또는, 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서 오프 전류란, 특별한 언급이 없는 한, 트랜지스터가 오프 상태(비도통 상태나 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별한 설명이 없는 한, n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 전류가 I 이하이다"라는 것은 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. "트랜지스터의 오프 전류"란, Vgs가 소정의 값을 가질 때의 오프 상태, Vgs가 소정의 범위 내의 값을 가질 때의 오프 상태, 또는 Vgs가 충분히 저감된 오프 전류가 얻어지는 값을 가질 때의 오프 상태 등에서의 오프 전류를 가리키는 경우가 있다.
일례로서, 문턱 전압(Vth)이 0.5V이고, Vgs가 0.5V일 때의 드레인 전류가 1Х10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1Х10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1Х10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1Х10-22A인 n채널형 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때, 또는 Vgs가 -0.5V 내지 -0.8V의 범위일 때 1Х10-19A 이하이기 때문에, "상기 트랜지스터의 오프 전류는 1Х10-19A 이하이다"라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1Х10-22A 이하가 되는 Vgs가 존재하기 때문에, "상기 트랜지스터의 오프 전류는 1Х10-22A 이하이다"라고 하는 경우가 있다.
또한, 본 명세서 등에서는, 채널 폭(W)을 가지는 트랜지스터의 오프 전류를, 채널 폭(W)당 흐르는 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1μm)당 흐르는 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 가지는 단위(예를 들어 A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별한 기재가 없는 한, 실온, 60℃, 85℃, 95℃, 또는 125℃일 때의 오프 전류를 나타내는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃ 내지 35℃ 중 어느 하나의 온도)일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"란, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 온도, 또는, 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃ 중 어느 하나의 온도)에 있어서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에서 특별한 기재가 없는 한, 오프 전류란 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 나타내는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds일 때, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 오프 전류를 나타내는 경우가 있다. "트랜지스터의 오프 전류가 I 이하이다"란, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 가리키는 경우가 있다.
상기 오프 전류의 설명에서, 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란, 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
또한, 본 명세서 등에서는 오프 전류와 같은 의미로 누설 전류라고 기재하는 경우가 있다. 또한, 본 명세서 등에서, 오프 전류란, 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서 트랜지스터의 문턱 전압이란, 트랜지스터에 채널이 형성되었을 때의 게이트 전압(Vg)을 가리킨다. 구체적으로 트랜지스터의 문턱 전압이란, 게이트 전압(Vg)을 가로축, 드레인 전류(Id)의 평방근을 세로축으로 플롯한 곡선(Vg-√Id 특성)에 있어서, 최대 기울기인 접선을 외삽한 경우의 직선과, 드레인 전류(Id)의 평방근이 0(Id가 0A)인 경우의 교점에서의 게이트 전압(Vg)을 가리키는 경우가 있다. 또는, 트랜지스터의 문턱 전압이란, 채널 길이를 L, 채널 폭을 W로 하고, Id[A]ХL[μm]/W[μm]의 값이 1Х10-9[A]가 되는 게이트 전압(Vg)을 가리키는 경우가 있다.
또한, 본 명세서 등에서, '반도체'라고 표기되더라도, 예를 들어, 도전성이 충분히 낮은 경우에는, '절연체'로서의 특성을 가지는 경우가 있다. 또한, '반도체'와 '절연체'는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에 기재된 '반도체'는, '절연체'로 바꿔 말하는 것이 가능한 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 '절연체'는 '반도체'로 바꿔 말하는 것이 가능한 경우가 있다. 또는, 본 명세서 등에 기재된 '절연체'를 '반절연체'로 바꿔 말하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서, '반도체'라고 표기되더라도, 예를 들어, 도전성이 충분히 높은 경우에는, '도전체'로서의 특성을 가지는 경우가 있다. 또한, '반도체'와 '도전체'는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서 본 명세서 등에 기재된 '반도체'는 '도전체'로 바꿔 말하는 것이 가능한 경우가 있다. 마찬가지로, 본 명세서 등에 기재된 '도전체'는, '반도체'로 바꿔 말하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 표현에서의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 또한, OS FET라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 바꿔 말할 수 있다.
또한, 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치 및 이 반도체 장치의 제작 방법에 대하여 도 1 내지 도 13을 참조하여 설명한다.
<1-1. 반도체 장치의 구성예 1>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100A)의 상면도이고, 도 1의 (B)는 도 1의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다. 또한 도 1의 (A)에서는, 번잡해지는 것을 피하기 위하여 트랜지스터(100A)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한, 트랜지스터의 상면도에서는, 이후의 도면에서도 도 1의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시된 경우가 있다.
트랜지스터(100A)는 기판(102) 위의 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 금속 산화물(108)과, 금속 산화물(108) 위의 도전막(112a)과, 금속 산화물(108) 위의 도전막(112b)을 가진다. 또한, 트랜지스터(100A) 위, 구체적으로는, 금속 산화물(108), 도전막(112a), 및 도전막(112b) 위에는 절연막(115)이 형성되어 있다.
또한, 트랜지스터(100A)는 소위 채널 에치(channel-etched)형 트랜지스터이다.
또한, 절연막(115)은 실리콘과, 질소 및 산소 중 어느 한쪽 또는 양쪽을 가지는 것이 바람직하다.
절연막(115)은 과잉으로 산소를 가지고, 금속 산화물(108)에 산소를 공급할 수 있다.
또한, 금속 산화물(108)은 절연막(106) 위의 금속 산화물(108_1)과, 금속 산화물(108_1) 상면에 접촉하는 금속 산화물(108_2)을 가진다.
또한, 금속 산화물(108_1) 및 금속 산화물(108_2)은 각각 In과, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘)과, Zn을 가진다. 특히, 원소 M으로서는 갈륨이 바람직하다.
또한, 도 1의 (A), (B), 및 (C)에 도시된 트랜지스터(100A)에서, 절연막(106)은 트랜지스터(100A)의 게이트 절연막으로서의 기능을 가지고, 절연막(115)은 트랜지스터(100A)의 보호 절연막으로서의 기능을 가진다. 또한, 트랜지스터(100A)에서, 도전막(104)은 게이트 전극으로서의 기능을 가지고, 도전막(112a)은 소스 전극으로서의 기능을 가지고, 도전막(112b)은 드레인 전극으로서의 기능을 가진다. 또한, 본 명세서 등에서, 절연막(106)을 제 1 절연막이라고 부르고, 절연막(115)을 제 2 절연막이라고 부르는 경우가 있다.
도 2의 (A)는 트랜지스터(100A)의 금속 산화물(108)과, 도전막(112a)과, 도전막(112b)만을 도시한 상면도이다. 상면으로부터 보면, 도전막(112a)과 도전막(112b)은 금속 산화물(108)보다 앞?P에 배치된다. 금속 산화물(108) 중, 도전막(112a)과 접촉하는 영역을 소스 영역, 도전막(112b)과 접촉하는 영역을 드레인 영역이라고 말할 수 있다. 또한, 상기 소스 영역과 드레인 영역은 바꿔 정하여도 좋다.
상면으로부터 보았을 때 도전막(112a)과 도전막(112b)의 채널 길이 방향의 간격은 간격(206)과 간격(207)의 2종류로 나누어진다. 금속 산화물(108)이 형성되며, 도전막(112a)과 도전막(112b)의 사이에 있고, 또한 도전막(112a)과 도전막(112b)의 간격이 간격(206)인 영역은 채널 형성 영역(201)이고, 마찬가지로 간격(207)인 영역은 단부 영역(202A) 또는 단부 영역(202B)이다.
단부 영역(202A) 또는 단부 영역(202B)은 각각 금속 산화물(108)의 단부(204A) 및 단부(204B)를 가진다. 단부(204A) 및 단부(204B)는 인접하는 층으로부터 원소가 확산되는 경우나, 불안정한 결합을 가지는 경우가 있기 때문에, 단부 영역(202A) 또는 단부 영역(202B)은 채널 형성 영역(201)보다 높은 도전율(σ)을 가질 가능성이 있다. 또는, 단부 영역(202A) 또는 단부 영역(202B)에 트랜지스터 특성에 대하여 영향이 있는 트랩 준위가 형성될 가능성이 있다. 또한, 단부 영역(202A), 단부 영역(202B), 및 채널 형성 영역(201)은 채널 길이 방향을 따라 소스 영역과 드레인 영역에 끼워진다.
채널 형성 영역(201)의 채널 폭 방향의 길이는 채널 폭(211)이고, 단부 영역(202A) 또는 단부 영역(202B)의 채널 폭 방향의 길이는 단부 폭(212)이다. 단부 폭(212)은 0보다 크고, 금속 산화물(108)의 채널 폭 방향의 길이 절반보다 작다.
단부 영역(202A) 또는 단부 영역(202B)은 금속 산화물(108)의 단부를 포함한다. 도전막(112a) 또는 도전막(112b)과, 금속 산화물(108)이 중첩되지 않는 영역에서, 채널 형성 영역(201)보다 높은 도전율(σ)을 가지는 금속 산화물(108)의 영역 모두가 단부 영역(202A) 또는 단부 영역(202B)에 포함되는 것이 바람직하다. 즉, 단부 영역(202A) 또는 단부 영역(202B)에 채널 형성 영역(201)보다 높은 도전율(σ)을 가지는 금속 산화물이 모두 포함되는 단부 폭(212)을 선택하는 것이 바람직하다. 또는, 트랜지스터 특성에 대하여 영향이 있는 트랩 준위가 형성된 단부 부근의 금속 산화물이 모두 포함되는 단부 폭(212)을 선택하는 것이 바람직하다. 바람직한 단부 폭(212)의 크기는, 프로세스 조건에 따라 다르다. 예를 들어 프로세스의 상한 온도가 높은 경우에는 단부 폭(212)은 크다.
단부 영역(202A) 또는 단부 영역(202B)은 트랜지스터 특성에 대한 영향이 작은 것으로 하고, 트랜지스터 특성은 채널 폭(211)으로 계산할 수 있다.
간격(207)이 작아지면, 도전막(112a)과, 단부 영역(202A) 또는 단부 영역(202B)과, 도전막(112b) 직렬 저항이 작아져, 트랜지스터 특성에 대한 영향이 현저하다.
여기서, 간격(206)이 0μm보다 크고 4μm 미만, 바람직하게는 0μm보다 크고 2.5μm 미만인 트랜지스터에서는, 이하의 간격(207)으로 한다. 즉, 간격(207)은 간격(206)보다 크고, 금속 산화물(108)의 채널 길이 방향의 길이보다 작은 것으로 한다. 바람직하게는 간격(207)은 간격(206)의 3배보다 크고, 금속 산화물(108)의 채널 길이 방향의 길이보다 작은 것으로 한다.
간격(207)을 간격(206)보다 크게 함으로써, 도전막(112a)과, 단부 영역(202A) 또는 단부 영역(202B)과, 도전막(112b)의 직렬 저항이 크게 되고, 편차가 적은 트랜지스터 특성을 가지는 금속 산화물을 사용한 반도체 장치를 제공할 수 있다. 또한, 우수한 노멀리 오프의 스위칭 특성을 가지는 금속 산화물을 사용한 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는, 금속 산화물(108)의 단부를 가지고, 도전막(112a) 또는 도전막(112b)과 중첩되는 영역(203A), 영역(203B), 영역(203C), 및 영역(203D)을 가진다.
영역(203A), 영역(203B), 영역(203C), 및 영역(203D)을 가짐으로써 금속 산화물(108)과, 도전막(112a) 또는 도전막(112b)의 접촉 저항을 낮게 할 수 있다. 또한, 트랜지스터를 표시 장치에 사용할 때, 영역(203A), 영역(203B), 영역(203C), 및 영역(203D)을 가짐으로써, 막면과 평행한 방향을 따라 채널 형성 영역(201)에 도달하는 미광(迷光)을 저감할 수 있다.
또한 반도체 장치가 가지는 층간막의 재료나, 프로세스의 열 처리 조건, 사용 환경에 따라서는, 수소의 채널 형성 영역(201) 방향으로 확산되는 양이 큰 경우가 있다. 도전막(112a)과 도전막(112b)이 채널 형성 영역(201) 및 그 주변의 수소를 흡수하는 효과가 있는 경우, 트랜지스터의 도전율(σ)이 높아지는 것을 방지할 수 있다. 더 큰 면적으로 도전막(112a)과 도전막(112b)을 형성하고자 하는 경우에, 트랜지스터가 영역(203A), 영역(203B), 영역(203C), 및 영역(203D)을 가지는 것이 효과적이다.
채널 형성 영역(201) 및 그 주변의 수소를 흡수하는 효과가 있는 도전막(112a)과 도전막(112b)의 재료의 예로서는, 도전성을 가지는 산화물, 예를 들어 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘이 첨가된 인듐 주석 산화물, 또는 질소를 포함하는 인듐갈륨 아연 산화물을 성막하고, 이 산화물 위에 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료, 또는 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 성막하여도 좋다. 또는, 이 산화물 대신에 타이타늄을 사용하여도 같은 기능을 가지는 경우가 있다.
또한, 채널 길이 방향을 따라, 채널 형성 영역(201)은 영역(203A)과 영역(203B) 사이에 위치한다. 마찬가지로 채널 길이 방향을 따라, 채널 형성 영역(201)은 영역(203C)과 영역(203D) 사이에 위치한다. 이 배치에 의하여, 도전막(112a)과 도전막(112b)의 최단 거리는, 채널 길이인 간격(206)이 된다. 바꿔 말하면, 소스 영역으로부터 드레인 영역까지의 최단 경로는, 채널 형성 영역(201)에 포함된다.
단부 영역(202A)과 영역(203A)의 경계는, 채널 폭 방향에 대하여 평행하지 않아도 된다. 예를 들어, 금속 산화물(108)의 단부로부터 떨어짐에 따라, 도전막(112a)과 도전막(112b)의 간격이 작아지는 형상이어도 좋다(도 2의 (B) 참조). 금속 산화물에서의 단부의 영향이 작고, 가능한 한 단부 폭(212)을 작게 하고자 하지만 노광이나 에칭에 의한 미세화의 한계에 있는 경우에, 이 형상의 배치는 효과적이다.
<1-2. 반도체 장치의 구성 요소>
다음으로, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 자세히 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만, 적어도, 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판 및 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mmХ1850mm), 제 7 세대(1870mmХ2200mm), 제 8 세대(2200mmХ2400mm), 제 9 세대(2400mmХ2800mm), 제 10 세대(2950mmХ3400mm) 등의 대면적 기판을 사용함으로써 대형 표시 장치를 제작할 수 있다.
또한, 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100A)를 형성하여도 좋다. 또는, 기판(102)과 트랜지스터(100A) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치의 일부 또는 전부를 완성시킨 후, 기판(102)으로부터 분리하여 다른 기판에 전재(轉載)하는 데 사용될 수 있다. 이때, 트랜지스터(100A)는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전막(104), 소스 전극으로서 기능하는 도전막(112a), 및 드레인 전극으로서 기능하는 도전막(112b)으로서는, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co) 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 도전막(104, 112a, 및 112b)에는, 인듐 및 주석을 가지는 산화물(In-Sn 산화물), 인듐 및 텅스텐을 가지는 산화물(In-W 산화물), 인듐, 텅스텐, 및 아연을 가지는 산화물(In-W-Zn 산화물), 인듐 및 타이타늄을 가지는 산화물(In-Ti 산화물), 인듐, 타이타늄, 및 주석을 가지는 산화물(In-Ti-Sn 산화물), 인듐 및 아연을 가지는 산화물(In-Zn 산화물), 인듐, 주석, 및 실리콘을 가지는 산화물(In-Sn-Si 산화물), 인듐, 갈륨, 및 아연을 가지는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 산화물 반도체를 적용할 수도 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서 산화물 도전체를 OC(Oxide Conductor)라고 불러도 좋다. 산화물 도전체로서는 예를 들어, 산화물 반도체에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 결과적으로 산화물 반도체는 도전성이 높아져 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에 가시광에 대하여 투광성을 가진다. 한편 산화물 도전체는 전도대 근방에 도너 준위를 가지는 산화물 반도체이다. 따라서 산화물 도전체는 도너 준위에 의한 흡수의 영향이 작고, 가시광에 대하여 산화물 반도체와 동등한 투광성을 가진다.
또한, 도전막(104, 112a, 및 112b)에는, Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써, 웨트 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제할 수 있다.
또한, 도전막(112a 및 112b)에는 상술한 금속 원소 중에서도 특히, 구리, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 적합하다. 특히, 도전막(112a 및 112b)으로서는 질화 탄탈럼막을 사용하는 것이 적합하다. 상기 질화 탄탈럼막은 도전성을 가지고, 또한 구리 또는 수소에 대하여 높은 배리어성을 가진다. 또한, 질화 탄탈럼막은 그 자체로부터의 수소 방출이 더 적기 때문에, 금속 산화물(108)과 접촉되는 도전막, 또는 금속 산화물(108) 근방의 도전막으로서 가장 적합하게 사용할 수 있다. 또한, 도전막(112a 및 112b)으로서 구리막을 사용하면, 도전막(112a 및 112b)의 저항을 낮게 할 수 있어 적합하다.
또한, 도전막(112a 및 112b)을 무전해 도금법에 의하여 형성할 수 있다. 상기 무전해 도금법에 의하여 형성할 수 있는 재료로서는, 예를 들어 Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd 중에서 선택되는 어느 하나 또는 복수를 사용할 수 있다. 특히 Cu 또는 Ag를 사용하면 도전막의 저항을 낮게 할 수 있어 적합하다.
[게이트 절연막으로서 기능하는 절연막]
트랜지스터(100A)의 게이트 절연막으로서 기능하는 절연막(106)으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition)법, 스퍼터링법 등에 의하여, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연층을 사용할 수 있다. 또한, 절연막(106)을 적층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
또한, 트랜지스터(100A)의 채널 형성 영역으로서 기능하는 금속 산화물(108)과 접촉되는 절연막(106)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 산소를 과잉으로 함유하는 영역(과잉 산소 영역)을 가지는 것이 더 바람직하다.
다만, 상기 구성에 한정되지 않고, 금속 산화물(108)과 접촉하는 절연막에 질화물 절연막을 사용하는 구성으로 하여도 좋다. 상기 구성의 일례로서는 질화 실리콘막을 형성하고, 이 질화 실리콘막의 표면에 산소 플라스마 처리 등을 행함으로써 질화 실리콘막의 표면을 산화시키는 구성 등을 들 수 있다. 또한, 질화 실리콘막의 표면에 산소 플라스마 처리 등을 수행한 경우, 질화 실리콘막의 표면은 원자 레벨로 산화되는 경우가 있기 때문에 트랜지스터의 단면의 관찰 등을 수행하여도 산소가 검출되지 않을 수 있다. 즉, 트랜지스터의 단면의 관찰을 수행한 경우, 질화 실리콘막과 금속 산화물이 접촉하는 것처럼 관찰되는 경우가 있다.
또한 질화 실리콘막은, 산화 실리콘막에 비하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻는 데 필요한 막 두께가 크기 때문에, 트랜지스터의 게이트 절연막에 질화 실리콘막이 포함되도록 함으로써 절연막을 두껍게 할 수 있다. 따라서 트랜지스터의 절연 내압의 저하를 억제하고, 나아가서는 절연 내압을 향상시킴으로써, 트랜지스터의 정전 파괴를 억제할 수 있다.
[금속 산화물]
금속 산화물(108)로서는 상술한 재료를 사용할 수 있다. 금속 산화물(108_1) 및 금속 산화물(108_2)은 각각 In, M, 및 Zn의 원자수의 총합에 대하여 In의 함유량이 40% 이상 50% 이하의 영역과, M의 함유량이 5% 이상 30% 이하의 영역을 가진다. 금속 산화물(108_1) 및 금속 산화물(108_2)이, 각각 상기 영역을 가짐으로써, 캐리어 밀도를 높일 수 있다.
구체적으로는, 금속 산화물(108_1) 및 금속 산화물(108_2)의 In, M, 및 Zn의 원자수의 비율은 각각 In:M:Zn=4:2:3 근방, 또는 In:M:Zn=5:1:6 근방으로 하는 것이 바람직하다. 여기서, 4:2:3 근방이란, In, M, 및 Zn의 원자수의 총합에 대하여 In이 4인 경우, M이 1.5 이상 2.5 이하이며 Zn이 2 이상 4 이하이다. 또한, 5:1:6 근방이란, In, M, 및 Zn의 원자수의 총합에 대하여 In이 5인 경우, M이 0.5 이상 1.5 이하이며 Zn이 5 이상 7 이하이다.
또한, 금속 산화물(108_1)은 금속 산화물(108_2)보다 결정성이 낮은 영역을 가지는 것이 바람직하다. 금속 산화물(108_1)이 금속 산화물(108_2)보다 결정성이 낮은 영역을 가짐으로써, 캐리어 밀도를 높이며 신뢰성이 높은 반도체 장치로 할 수 있다. 예를 들어, 트랜지스터(100A)는 채널 에치형 트랜지스터이므로 금속 산화물(108_1)보다 금속 산화물(108_2)의 결정성을 높임으로써 금속 산화물(108_2)이 금속 산화물(108_1)의 에칭 스토퍼로서 기능한다.
또한, 금속 산화물(108_2)의 In, M, 및 Zn의 원자수의 비율을 상기 범위로 함으로써, 금속 산화물(108_2)과, 도전막(112a 및 112b)의 접촉 저항을 낮게 할 수 있다.
또한, 금속 산화물(108)을 상기 구성으로 함으로써, 트랜지스터(100A)의 전계 효과 이동도를 높일 수 있다. 구체적으로는, 트랜지스터(100A)의 전계 효과 이동도가 50cm2/Vs를 넘을 수 있고, 더 바람직하게는 트랜지스터(100A)의 전계 효과 이동도가 100cm2/Vs를 넘을 수 있다.
예를 들어, 상기 전계 효과 이동도가 높은 트랜지스터를, 게이트 신호를 생성하는 게이트 드라이버에 사용함으로써, 베젤 폭이 좁은 (슬림 베젤이라고도 함) 표시 장치를 제공할 수 있다. 또한, 상기 전계 효과 이동도가 높은 트랜지스터를, 표시 장치가 가지는 신호선으로부터의 신호의 공급을 수행하는 소스 드라이버(특히, 소스 드라이버가 가지는 시프트 레지스터의 출력 단자와 접속되는 디멀티플렉서)에 사용함으로써, 표시 장치와 접속되는 배선수가 적은 표시 장치를 제공할 수 있다.
또한, 금속 산화물(108_1) 및 금속 산화물(108_2)의 결정 구조는 특별히 한정되지 않는다. 금속 산화물(108_1) 및 금속 산화물(108_2)은 각각 단결정 구조 또는 비단결정 구조 중 어느 한쪽 또는 양쪽이어도 좋다.
비단결정 구조는 예를 들어, 후술하는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 및 비정질 구조를 포함한다. 또한, 결정 구조로서는, 빅스비아이트(bixbyite)형의 결정 구조, 층상의 결정 구조 등을 들 수 있다. 또한, 빅스비아이트형의 결정 구조 및 층상의 결정 구조 양쪽을 포함하는 혼정 구조로 하여도 좋다.
또한, 금속 산화물(108_2)은 층상의 결정 구조, 특히, c축 배향성을 가지는 결정 구조를 가지는 것이 적합하다. 바꿔 말하면, 금속 산화물(108_2)은 CAAC-OS인 것이 적합하다.
예를 들어, 금속 산화물(108_1)은 미결정 구조로 하고, 금속 산화물(108_2)을 c축 배향성을 가지는 결정 구조로 하는 것이 적합하다. 바꿔 말하면, 금속 산화물(108_1)은 금속 산화물(108_2)보다 결정성이 낮은 영역을 가진다. 또한, 금속 산화물(108)의 결정성으로서는, 예를 들어, X선 회절(XRD: X-Ray Diffraction)을 사용하여 분석하거나, 또는 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 분석함으로써 해석할 수 있다.
예를 들어, 금속 산화물(108)의 결정 구조를 XRD 분석에 의하여 측정한 경우에, 금속 산화물(108_1)에서는 2θ=31° 근방에 피크가 관찰되기 어렵고, 금속 산화물(108_2)에서는 2θ=31° 근방에 피크가 관찰된다.
금속 산화물(108_1)이 결정성이 낮은 영역을 가지는 경우, 이하의 우수한 효과를 나타낸다.
우선, 금속 산화물(108_1) 중에 형성될 수 있는 산소 결손에 대하여 설명한다.
금속 산화물(108_1)에 형성되는 산소 결손은 트랜지스터 특성에 대하여 영향을 미치기 때문에 문제가 된다. 예를 들어, 금속 산화물(108_1) 중에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어, 캐리어 공급원이 된다. 금속 산화물(108_1) 중에 캐리어 공급원이 생성되면, 금속 산화물(108_1)을 가지는 트랜지스터(100A)의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 발생한다. 따라서, 금속 산화물(108_1)에서는, 산소 결손이 적을수록 바람직하다.
그래서, 본 발명의 일 형태에서는 금속 산화물(108_1) 위에 금속 산화물(108_2)이 형성된다. 금속 산화물(108_2)은 금속 산화물(108_1)보다 산소를 많이 함유하는 구성이다. 금속 산화물(108_2)의 형성 시 또는 금속 산화물(108_2)의 형성 후에, 금속 산화물(108_2)로부터 금속 산화물(108_1)로 산소 또는 과잉 산소가 이동함으로써 금속 산화물(108_1) 중의 산소 결손을 저감하는 것이 가능해진다.
또한, 금속 산화물(108_2)의 형성 시에 산소를 많이 포함하는 분위기로 함으로써 금속 산화물(108_2)의 결정성을 높일 수 있다.
금속 산화물(108_2)의 결정성을 높임으로써, 금속 산화물(108_1)에 혼입될 수 있는 불순물을 억제할 수 있다. 특히, 금속 산화물(108_2)의 결정성을 높임으로써, 도전막(112a 및 112b)을 가공할 때의 금속 산화물(108_1)로의 대미지를 억제할 수 있다. 금속 산화물(108)의 표면, 즉, 금속 산화물(108_2)의 표면은, 도전막(112a 및 112b)을 가공할 때의 에천트 또는 에칭 가스에 노출된다. 그러나, 금속 산화물(108_2)은 결정성이 높은 영역을 가지기 때문에, 결정성이 낮은 금속 산화물(108_1)과 비교하여 에칭 내성이 우수하다. 따라서, 금속 산화물(108_2)은 에칭 스토퍼로서 기능한다.
또한, 금속 산화물(108)로서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은 금속 산화물을 사용함으로써, 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 또한, 금속 산화물 중의 불순물로서는, 대표적으로는, 물, 수소 등을 들 수 있다. 또한, 본 명세서 등에서는, 금속 산화물 중에서 물 및 산소를 저감 또는 제거하는 것을 탈수화, 탈수소화라고 나타내는 경우가 있다. 또한, 금속 산화물에 산소를 첨가하는 것을 가산소화라고 나타내는 경우가 있고, 가산소화되고, 또한 화학량론적 조성보다 과잉의 산소를 가지는 상태를 과산소화 상태라고 나타내는 경우가 있다.
고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 금속 산화물에 채널 형성 영역이 형성되는 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 오프 전류가 현저히 작고, 채널 폭이 1Х106μm이고 채널 길이(L)가 10μm인 소자의 경우에도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위일 때 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1Х10-13A 이하라는 특성을 얻을 수 있다.
또한, 금속 산화물(108_1)은 금속 산화물(108_2)보다 결정성이 낮은 영역을 가짐으로써, 캐리어 밀도가 높아지는 경우가 있다. 금속 산화물(108_1)의 캐리어 밀도가 높아지면, 금속 산화물(108_1)의 전도대에 대하여 페르미 준위가 상대적으로 높아지는 경우가 있다. 이로써, 금속 산화물(108_1)의 전도대 하단이 낮아지고, 금속 산화물(108_1)의 전도대 하단과, 게이트 절연막(여기서는 절연막(106)) 중에 형성될 수 있는 트랩 준위와의 에너지 차이가 커지는 경우가 있다. 상기 에너지 차이가 커짐으로써, 게이트 절연막 중에 트랩되는 전하가 적어져, 트랜지스터의 문턱 전압의 변동을 작게 할 수 있는 경우가 있다. 또한, 금속 산화물(108_1)의 캐리어 밀도가 높아지면, 금속 산화물(108)의 전계 효과 이동도를 높일 수 있다.
금속 산화물(108_1) 및 금속 산화물(108_2)이 각각 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
또한, 성막되는 금속 산화물(108_1) 및 금속 산화물(108_2)의 원자수비는 각각 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 금속 산화물(108_1) 및 금속 산화물(108_2)에 사용되는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 금속 산화물(108_1) 및 금속 산화물(108_2)의 조성은 각각 In:Ga:Zn=4:2:3[원자수비] 근방이 되는 경우가 있다.
또한, 금속 산화물(108_1) 및 금속 산화물(108_2)의 에너지 갭은 각각 2.5eV 이상, 바람직하게는 3.0eV 이상이다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터(100A)의 오프 전류를 저감할 수 있다.
[보호 절연막으로서 기능하는 절연막]
절연막(115)은 트랜지스터(100A)의 보호 절연막으로서의 기능을 가진다. 또는 절연막(115)은 금속 산화물(108)에 산소를 공급하는 기능을 가진다.
예를 들어, 절연막(115)으로서는, 실리콘과, 질소 및 산소 중 어느 한쪽 또는 양쪽을 가지면 바람직하다. 또한, 절연막(115)으로서는, 실리콘과 산소를 포함하는 제 1 층과, 실리콘과 질소를 포함하는 제 2 층을 가지는 것이 바람직하다.
또한, 절연막(115)은 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하, 대표적으로는 NO 또는 NO2)에 기인하는 준위 밀도가 낮은 절연막을 사용하는 것이 바람직하다.
질소 산화물은 절연막(115) 등에 준위를 형성한다. 상기 준위는 금속 산화물(108)의 에너지 갭 내에 위치한다. 예를 들어, 상기 질소 산화물에 기인하는 준위 밀도는, 금속 산화물(108)의 가전자대의 상단의 에너지(Ev_os)와 금속 산화물(108)의 전도대의 하단의 에너지(Ec_os)와의 사이에서 형성될 수 있는 경우가 있다. 그러므로, 질소 산화물이 절연막(115) 및 금속 산화물(108)의 계면으로 확산되면, 상기 준위가 절연막(115) 측에 있어서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연막(115) 및 금속 산화물(108)의 계면 근방에 머물기 때문에 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킨다.
절연막(115)으로서, 질소 산화물에 기인하는 준위 밀도가 낮은 절연막으로 함으로써, 트랜지스터의 문턱 전압의 시프트를 저감시키는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한, 상술한 도전막, 절연막, 금속 산화물 등의 다양한 막은, 스퍼터링법이나 PECVD법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어, 열 CVD(Chemical Vapor Deposition)법에 의하여 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법 등을 들 수 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에, 플라스마 대미지로 인하여 결함이 생성되는 일이 없다는 이점을 가진다. 또한 열 CVD법으로서는, 원료 가스를 체임버 내에 보내고, 체임버 내를 대기압 또는 감압하로 하고, 기판 위에 막을 퇴적시키면 좋다.
또한 ALD법으로서는, 원료 가스를 체임버 내에 보내고, 체임버 내를 대기압 또는 감압하로 하고, 기판 위에 막을 퇴적시키면 좋다.
<1-3. 반도체 장치의 구성예 2>
다음에, 도 1의 (A), (B), 및 (C)에 도시된 트랜지스터(100A)의 변형예에 대하여 도 3을 사용하여 설명한다.
또한, 도 3의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100B)의 상면도이고, 도 3의 (B)는 도 3의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 3의 (C)는 도 3의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다.
트랜지스터(100B)는 기판(102) 위의 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 금속 산화물(108)과, 금속 산화물(108) 위의 도전막(112a)과, 금속 산화물(108) 위의 도전막(112b)과, 금속 산화물(108), 도전막(112a), 및 도전막(112b) 위의 절연막(115)과, 절연막(115) 위의 절연막(116)과, 절연막(116) 위의 도전막(120a)과, 절연막(116) 위의 도전막(120b)을 가진다.
또한, 절연막(106)은 개구부(151)를 가지고, 절연막(106) 위에는 개구부(151)를 통하여 도전막(104)과 전기적으로 접속된 도전막(112c)이 형성된다. 또한, 절연막(115) 및 절연막(116)은, 도전막(112b)에 도달되는 개구부(152a)와, 도전막(112c)에 도달되는 개구부(152b)를 가진다.
또한, 트랜지스터(100B)에서, 절연막(106)은 트랜지스터(100B)의 제 1 게이트 절연막으로서의 기능을 가지고, 절연막(115 및 116)은 트랜지스터(100B)의 제 2 게이트 절연막으로서의 기능을 가진다. 또한, 트랜지스터(100B)에서, 도전막(104)은 제 1 게이트 전극으로서의 기능을 가지고, 도전막(112a)은 소스 전극으로서의 기능을 가지고, 도전막(112b)은 드레인 전극으로서의 기능을 가진다. 또한, 트랜지스터(100B)에서, 도전막(120a)은 제 2 게이트 전극으로서의 기능을 가지고, 도전막(120b)은 표시 장치의 화소 전극으로서의 기능을 가진다.
또한, 도 3의 (C)에 도시된 바와 같이, 도전막(120a)은 개구부(152b 및 151)를 통하여 도전막(104)과 전기적으로 접속된다. 따라서, 도전막(104)과 도전막(120a)에는 동일한 전위가 공급된다.
또한, 도 3의 (C)에 도시된 바와 같이, 금속 산화물(108)은 도전막(104) 및 도전막(120a)과 대향하도록 위치하고, 2개의 게이트 전극으로서 기능하는 도전막에 끼워진다. 도전막(120a)의 채널 길이 방향의 길이 및 도전막(120a)의 채널 폭 방향의 길이는 각각 금속 산화물(108)의 채널 길이 방향의 길이 및 금속 산화물(108)의 채널 폭 방향의 길이보다 길고, 금속 산화물(108) 전체는 절연막(115 및 116)을 개재(介在)하여 도전막(120a)으로 덮인다.
바꿔 말하면, 도전막(104) 및 도전막(120a)은 절연막(106, 115, 및 116)에 제공되는 개구부에서 접속되고, 또한 금속 산화물(108)의 측단부보다 외측에 위치하는 영역을 가진다.
이러한 구성을 가짐으로써, 트랜지스터(100B)에 포함되는 금속 산화물(108)을 도전막(104) 및 도전막(120a)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(100B)와 같이, 채널 형성 영역이 형성되는 금속 산화물을 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 Surrounded Channel(S-Channel) 구조라고 부를 수 있다.
트랜지스터(100B)는 S-Channel 구조를 가지기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여 채널을 유발시키기 위한 전계를 효과적으로 금속 산화물(108)에 인가할 수 있기 때문에, 트랜지스터(100B)의 전류 구동 능력이 향상되어, 높은 온 전류 특성을 얻을 수 있다. 또한, 온 전류를 높일 수 있기 때문에, 트랜지스터(100B)를 미세화할 수 있다. 또한 트랜지스터(100B)는, 금속 산화물(108)이 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120a)에 의하여 둘러싸인 구조를 가지기 때문에, 트랜지스터(100B)의 기계적 강도를 높일 수 있다.
<제 2 게이트 절연막으로서 기능하는 절연막>
여기서, 제 2 게이트 절연막으로서 기능하는 절연막(116)에 사용할 수 있는 재료에 대하여 설명한다. 절연막(116)으로서는, 절연성 재료이면 좋고, 무기 재료 및 유기 재료의 한쪽 또는 양쪽을 사용할 수 있다. 무기 재료로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등을 사용할 수 있다. 유기 재료로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 에폭시 수지 등의 내열성을 가지는 수지 재료를 사용할 수 있다. 절연막(116)으로서 유기 재료, 예를 들어 아크릴 수지를 사용하면 평탄성을 높일 수 있고, 또한 생산성이 높으므로 적합하다.
또한, 도전막(120a 및 120b)으로서는, 상술한 도전막(104), 도전막(112a 및 112b)의 재료로서 열거한 재료와 같은 재료를 사용할 수 있다. 특히 도전막(120a 및 120b)으로서는, 산화물 도전막(OC)이 바람직하다. 도전막(120a 및 120b)에 산화물 도전막을 사용함으로써, 절연막(115 및 116) 중에 산소를 첨가할 수 있다.
또한, 트랜지스터(100B) 중 이들 이외의 구성은, 상술한 트랜지스터(100A)와 마찬가지이며, 같은 효과를 나타낸다.
<1-4. 반도체 장치의 구성예 3>
다음에, 도 3의 (A), (B), 및 (C)에 도시된 트랜지스터(100B)의 변형예에 대하여, 도 4를 사용하여 설명한다.
도 4의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100C)의 상면도이고, 도 4의 (B)는 도 4의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 4의 (C)는 도 4의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다.
트랜지스터(100C)는, 상술한 트랜지스터(100B)가 가지는 금속 산화물(108)을 3층의 적층 구조로 한 구성이다. 트랜지스터(100C)의 금속 산화물(108)은 절연막(106) 위의 금속 산화물(108_3)과, 금속 산화물(108_3) 위의 금속 산화물(108_1)과, 금속 산화물(108_1) 위의 금속 산화물(108_2)을 가진다.
<1-5. 밴드 구조>
여기서, 금속 산화물(108)을 적층 구조로 한 경우의 밴드 구조에 대하여, 도 13을 참조하여 설명한다.
도 13의 (A)는 절연막(106), 금속 산화물(108_1, 108_2, 및 108_3), 및 절연막(115)을 가지는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 도 13의 (B)는, 절연막(106), 금속 산화물(108_1), 금속 산화물(108_2), 및 절연막(115)을 가지는 적층 구조의 막 두께 방향의 밴드 구조의 일례이다. 또한, 밴드 구조는, 이해를 용이하게 하기 위하여 절연막(106), 금속 산화물(108_1, 108_2, 및 108_3), 및 절연막(115)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
도 13의 (A)에 도시된 바와 같이, 금속 산화물(108_1, 108_2, 및 108_3)에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 또한, 도 13의 (B)에 도시된 바와 같이, 금속 산화물(108_1), 금속 산화물(108_2)에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화 또는 연속 접합한다고 할 수도 있다. 이와 같은 밴드 구조를 가지기 위해서는, 금속 산화물(108_1)과 금속 산화물(108_2) 사이의 계면, 또는 금속 산화물(108_1)과 금속 산화물(108_3) 사이의 계면에 있어서, 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 것 같은 불순물이 존재하지 않는 것으로 한다.
금속 산화물(108_1, 108_2, 및 108_3)에 연속 접합을 형성하기 위해서는 로드 록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층하는 것이 필요하다.
도 13의 (A) 및 (B)에 도시된 구성으로 함으로써 금속 산화물(108_1)이 웰(우물)이 되고, 상기 적층 구조를 사용한 트랜지스터에 있어서, 채널 형성 영역이 금속 산화물(108_1)에 형성되는 것을 알 수 있다.
또한, 금속 산화물(108_2 및 108_3)을 제공함으로써, 금속 산화물(108_1)에 형성될 수 있는 트랩 준위를 금속 산화물(108_2) 또는 금속 산화물(108_3)에 제공할 수 있다. 따라서, 금속 산화물(108_1)에는, 트랩 준위가 형성되기 어려운 구조가 된다.
또한, 트랩 준위가 채널 형성 영역으로서 기능하는 금속 산화물(108_1)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위로부터 멀어질 수 있어 트랩 준위에 전자가 축적되기 쉬워진다. 트랩 준위에 전자가 축적됨으로써 마이너스의 고정 전하가 되고, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 따라서, 트랩 준위가 금속 산화물(108_1)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까워지는 구성으로 하면 바람직하다. 이와 같이 함으로써, 트랩 준위에 전자가 축적되기 어려워져, 트랜지스터의 온 전류를 증대시킬 수 있음과 함께, 전계 효과 이동도를 높일 수 있다.
또한, 금속 산화물(108_2 및 108_3)은 금속 산화물(108_1)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는, 금속 산화물(108_1)의 전도대 하단의 에너지 준위와 금속 산화물(108_2 및 108_3)의 전도대 하단의 에너지 준위의 차가, 0.15eV 이상, 또는 0.5eV 이상이며 2eV 이하, 또는 1eV 이하이다. 즉, 금속 산화물(108_2 및 108_3)의 전자 친화력과 금속 산화물(108_1)의 전자 친화력의 차가, 0.15eV 이상, 또는 0.5eV 이상이며 2eV 이하, 또는 1eV 이하이다.
이와 같은 구성을 가짐으로써, 금속 산화물(108_1)은 주된 전류 경로가 된다. 즉, 금속 산화물(108_1)은 채널 형성 영역으로서의 기능을 가진다. 또한, 금속 산화물(108_2 및 108_3)은 채널 형성 영역이 형성되는 금속 산화물(108_1)을 구성하는 금속 원소의 일종 이상으로 구성되는 금속 산화물을 사용하면 바람직하다. 이와 같은 구성으로 함으로써, 금속 산화물(108_1)과 금속 산화물(108_2) 사이의 계면, 또는 금속 산화물(108_1)과 금속 산화물(108_3) 사이의 계면에 있어서, 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에 있어서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 금속 산화물(108_2 및 108_3)은, 막 중에 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 금속 산화물(108_2 및 108_3)의 막 중에 스피넬형의 결정 구조를 포함하는 경우, 상기 스피넬형의 결정 구조와 다른 영역 사이의 계면에 있어서, 도전막(120a 및 120b)의 구성 원소가 금속 산화물(108_1)로 확산되는 경우가 있다. 또한, 금속 산화물(108_2 및 108_3)이 CAAC-OS인 경우, 도전막(120a 및 120b)의 구성 원소, 예를 들어, 구리 원소의 차단성이 높아지기 때문에 바람직하다.
또한, 금속 산화물(108_2 및 108_3)로서, In:Ga:Zn=1:1:1[원자수비]의 금속 산화물 타깃, In:Ga:Zn=1:3:4[원자수비]의 금속 산화물 타깃, In:Ga:Zn=1:3:6[원자수비]의 금속 산화물 타깃 등을 사용하여 형성할 수 있다. 또한, 금속 산화물(108_2 및 108_3)로서는, 상술한 금속 산화물 타깃에 한정되지 않고, 금속 산화물(108_1)과 동등한 조성을 가지는 금속 산화물 타깃을 사용하여도 좋다.
<1-6. 반도체 장치의 구성예 4>
다음에, 도 3의 (A), (B), 및 (C)에 도시된 트랜지스터(100B)의 변형예에 대하여, 도 5 내지 도 7을 사용하여 설명한다.
또한, 도 5의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100D)의 상면도이고, 도 5의 (B)는 도 5의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 5의 (C)는 도 5의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다.
트랜지스터(100D)는 상술한 트랜지스터(100B)가 가지는 도전막(112a 및 112b)을 3층의 적층 구조로 한 구성이다.
트랜지스터(100D)가 가지는 도전막(112a)은 도전막(112a_1)과, 도전막(112a_1) 위의 도전막(112a_2)과, 도전막(112a_2) 위의 도전막(112a_3)을 가진다. 또한, 트랜지스터(100D)가 가지는 도전막(112b)은 도전막(112b_1)과, 도전막(112b_1) 위의 도전막(112b_2)과, 도전막(112b_2) 위의 도전막(112b_3)을 가진다.
예를 들어, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)으로서는, 타이타늄, 텅스텐, 탄탈럼, 몰리브데넘, 인듐, 갈륨, 주석, 및 아연 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 적합하다. 또한, 도전막(112a_2) 및 도전막(112b_2)으로서는, 구리, 알루미늄, 및 은 중에서 선택되는 어느 하나 또는 복수를 가지는 것이 적합하다.
더 구체적으로는, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)에 타이타늄을 사용하고, 도전막(112a_2) 및 도전막(112b_2)에 구리를 사용할 수 있다.
상술한 구성으로 함으로써, 도전막(112a 및 112b)의 배선 저항을 낮게 하고, 또한 금속 산화물(108)로의 구리의 확산을 억제할 수 있어 적합하다. 또한, 상술한 구성으로 함으로써, 도전막(112b)과 도전막(120b)의 접촉 저항을 낮게 할 수 있어 적합하다. 또한, 트랜지스터(100D) 중 이들 이외의 구성은 상술한 트랜지스터(100B)와 마찬가지이고, 같은 효과를 나타낸다.
도 6의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100E)의 상면도이고, 도 6의 (B)는 도 6의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 6의 (C)는 도 6의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다.
트랜지스터(100E)는 상술한 트랜지스터(100B)가 가지는 도전막(112a 및 112b)을 3층의 적층 구조로 한 구성이다. 또한, 트랜지스터(100E)는 상술한 트랜지스터(100D)가 가지는 도전막(112a)과 도전막(112b)의 형상이 다르다.
트랜지스터(100E)가 가지는 도전막(112a)은 도전막(112a_1)과, 도전막(112a_1) 위의 도전막(112a_2)과, 도전막(112a_2) 위의 도전막(112a_3)을 가진다. 또한, 트랜지스터(100E)가 가지는 도전막(112b)은 도전막(112b_1)과, 도전막(112b_1) 위의 도전막(112b_2)과, 도전막(112b_2) 위의 도전막(112b_3)을 가진다. 또한, 도전막(112a_1), 도전막(112a_2), 도전막(112a_3), 도전막(112b_1), 도전막(112b_2), 및 도전막(112b_3)으로서는 상술한 재료를 사용할 수 있다.
또한, 도전막(112a_1)의 단부는 도전막(112a_2)의 단부보다 외측에 위치하는 영역을 가지고, 도전막(112a_3)은 도전막(112a_2)의 상면 및 측면을 덮고, 또한 도전막(112a_1)과 접촉되는 영역을 가진다. 또한, 도전막(112b_1)의 단부는 도전막(112b_2)의 단부보다 외측에 위치하는 영역을 가지고, 도전막(112b_3)은 도전막(112b_2)의 상면 및 측면을 덮고, 또한 도전막(112b_1)과 접촉되는 영역을 가진다.
상술한 구성으로 함으로써, 도전막(112a 및 112b)의 배선 저항을 낮게 하고, 또한 금속 산화물(108)로의 구리의 확산을 억제할 수 있어 적합하다. 또한, 상술한 트랜지스터(100D)보다 트랜지스터(100E)에 나타낸 구조로 하는 것이, 구리의 확산을 더 적합하게 억제할 수 있다. 또한, 상기 구성으로 함으로써, 도전막(112b)과 도전막(120b)의 접촉 저항을 낮게 할 수 있어 적합하다. 또한, 트랜지스터(100E) 중 이들 이외의 구성은 상술한 트랜지스터(100B)와 마찬가지이고, 같은 효과를 나타낸다.
또한, 도 7의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100F)의 상면도이고, 도 7의 (B)는 도 7의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 7의 (C)는 도 7의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다.
트랜지스터(100F)는 상술한 트랜지스터(100B)와, 도전막(112a 및 112b)의 구조, 절연막(115)의 구조, 및 절연막(113a 및 113b)을 가지는 점이 다르다.
트랜지스터(100F)가 가지는 도전막(112a)은, 도전막(112a_1)과, 도전막(112a_1) 위의 도전막(112a_2)을 가진다. 또한, 도전막(112a_2)은 절연막(113a)으로 덮여 있다. 트랜지스터(100F)가 가지는 도전막(112b)은 도전막(112b_1)과, 도전막(112b_1) 위의 도전막(112b_2)을 가진다. 또한, 도전막(112b_2)은 절연막(113b)으로 덮여 있다.
절연막(113a 및 113b)으로서는, 예를 들어, PA ALD(Plasma Assisted Atomic Layer Deposition)법을 사용하여 형성할 수 있다. 구체적으로는, 도전막(112a_2), 도전막(112b_2)을 형성한 후에, PA ALD법에 의하여, 도전막(112a_2), 도전막(112b_2)의 상면 및 측면에 실레인 가스 등을 부착시킴으로써 형성할 수 있다. 또한, 절연막(113a 및 113b)으로서는, 도전막(112a_2) 및 도전막(112b_2)의 구성 원소의 일부를 가지는 경우가 있다. 예를 들어, 도전막(112a_2) 및 도전막(112b_2)이 구리를 포함하는 경우, 절연막(113a 및 113b)으로서는, 구리를 포함하는 실리사이드가 되는 경우가 있다.
또한, 트랜지스터(100F)가 가지는 절연막(115)은 절연막(115_1)과, 절연막(115_1) 위의 절연막(115_2)과, 절연막(115_2) 위의 절연막(115_3)을 가진다. 절연막(115_1)과 절연막(115_2)으로서는, 실리콘과 산소를 포함하는 층으로 하고, 절연막(115_3)으로서는, 실리콘과 질소를 포함하는 층으로 할 수 있다. 이와 같은 적층 구조로 함으로써 금속 산화물(108)의 결함을 저감시키는 효과, 금속 산화물(108)로의 수소의 확산을 저감시키는 효과가 추가되고, 트랜지스터의 전기 특성의 변동을 저감시키는 효과가 더 기대된다.
또한 트랜지스터(100F) 중 이들 이외의 구성은 상술한 트랜지스터(100B)와 마찬가지이며, 같은 효과를 나타낸다. 또한, 본 실시형태에 따른 트랜지스터는 상술한 구조의 트랜지스터를 각각 자유로이 조합할 수 있다.
<1-7. 반도체 장치의 제작 방법>
다음에, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100B)의 제작 방법에 대하여 도 8 내지 도 12를 사용하여 설명한다.
또한, 도 8 내지 도 12에 도시된 각 도면은, 반도체 장치의 제작 방법을 설명하는 단면도이다. 또한, 도 8 내지 도 12에 도시된 각 도면에서, 왼쪽이 채널 길이 방향의 단면도이고, 오른쪽이 채널 폭 방향의 단면도이다.
우선, 기판(102) 위에 도전막을 형성하고, 상기 도전막을 리소그래피 공정 및 에칭 공정을 수행하여 가공하고, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 다음에, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106)을 형성한다(도 8의 (A) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서, 두께 50nm의 타이타늄막 및 두께 200nm의 구리막을 각각 스퍼터링법에 의하여 형성한다. 또한, 절연막(106)으로서 두께 400nm의 질화 실리콘막을 PECVD법에 의하여 형성한다. 다음에, 두께 50nm의 산화질화 실리콘막을 PECVD법에 의하여 형성한다.
또한 상기 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막을 가지는 3층의 적층 구조이다. 상기 3층 적층 구조의 일례로서는 이하와 같이 형성할 수 있다.
제 1 질화 실리콘막으로서는, 예를 들어 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써 두께가 50nm가 되도록 형성하면 좋다.
제 2 질화 실리콘막으로서는, 원료 가스로서 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 300nm가 되도록 형성하면 좋다.
제 3 질화 실리콘막으로서는, 원료 가스로서 유량 200sccm의 실레인, 및 유량 5000sccm의 질소를 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급함으로써, 두께가 50nm가 되도록 형성하면 좋다.
또한 상기 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 형성 시의 기판 온도는 350℃ 이하로 할 수 있다.
질화 실리콘막을 상술한 3층의 적층 구조로 함으로써, 예를 들어, 도전막(104)에 구리를 포함하는 도전막을 사용하는 경우에 이하의 효과를 나타낸다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지고, 게이트 절연막으로서 기능하는 절연막의 내압을 향상시킬 수 있다. 제 3 질화 실리콘막은 제 3 질화 실리콘막으로부터의 수소 방출이 적고, 또한, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
또한, 상기 제 2 질화 실리콘막의 성막 전, 및 성막 후에 PA ALD법에 의한 처리, 예를 들어, 실레인 가스를 공급하고, 그 후, 이 실레인 가스를 배기하고, 질소 가스에 의한 플라스마를 발생시키는 처리를 행함으로써 상기 제 1 질화 실리콘막, 제 3 질화 실리콘막의 형성 공정을 생략하여도 좋다.
상술한, 두께 50nm의 산화질화 실리콘막의 형성은 생략하여도 좋다. 이때, 두께 400nm의 질화 실리콘막 위에 산소 플라스마 처리를 수행한다.
다음에, 절연막(106) 위에 금속 산화물(108_1_0)을 형성한다(도 8의 (B) 참조).
또한, 도 8의 (B)는 절연막(106) 위에 금속 산화물(108_1_0)을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 8의 (B)에서는 성막 장치로서 스퍼터링 장치를 사용하고, 상기 스퍼터링 장치 내부에 설치된 타깃(191)과, 타깃(191) 아래쪽에 형성되는 플라스마(192)를 모식적으로 나타내었다.
또한, 도 8의 (B)에서는, 절연막(106)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타내었다. 예를 들어, 금속 산화물(108_1_0)을 성막할 때에 산소 가스를 사용하는 경우, 절연막(106) 중에 산소를 첨가할 수 있다.
금속 산화물(108_1_0)의 두께로서는 1nm 이상 50nm 이하, 바람직하게는 5nm 이상 30nm 이하로 하면 좋다. 또한, 금속 산화물(108_1_0)은 불활성 가스(대표적으로는, Ar 가스) 및 산소 가스 중 어느 한쪽 또는 양쪽을 사용하여 형성된다. 또한, 금속 산화물(108_1_0)을 형성할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율(이하, 산소 유량비라고도 함)로서는, 0% 이상 30% 미만, 바람직하게는 5% 이상 15% 이하이다.
상기 범위의 산소 유량비로 금속 산화물(108_1_0)을 형성함으로써, 금속 산화물(108_1_0)의 결정성을 낮게 할 수 있다.
본 실시형태에서, 금속 산화물(108_1_0)의 형성 조건으로서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법에 의하여 형성한다. 또한, 금속 산화물(108_1_0)의 형성 시의 기판 온도를 실온으로 하고, 성막 가스로서 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 사용한다(산소 유량비 10%).
다음에, 금속 산화물(108_1_0) 위에 금속 산화물(108_2_0)을 형성한다(도 8의 (C) 참조).
또한, 도 8의 (C)는 금속 산화물(108_1_0) 위에 금속 산화물(108_2_0)을 형성할 때의 성막 장치 내부의 단면 모식도이다. 도 8의 (C)에서는 성막 장치로서 스퍼터링 장치를 사용하고, 상기 스퍼터링 장치 내부에 설치된 타깃(193)과 타깃(193) 아래쪽에 형성되는 플라스마(194)를 모식적으로 나타내었다.
또한, 도 8의 (C)에서는, 금속 산화물(108_1_0)에 첨가되는 산소 또는 과잉 산소를 모식적으로 파선의 화살표로 나타내었다. 예를 들어, 금속 산화물(108_2_0)을 성막할 때에 산소 가스를 사용하는 경우, 금속 산화물(108_1_0) 중에 산소를 첨가할 수 있다.
또한, 금속 산화물(108_2_0)의 두께로서는 10nm보다 크고 100nm 이하, 바람직하게는 20nm 이상 50nm 이하로 하면 좋다. 또한, 금속 산화물(108_2_0)을 형성할 때에 산소 가스를 포함하는 분위기에서 플라스마를 방전시키는 것이 적합하다. 산소 가스를 포함하는 분위기에서 플라스마를 방전시킬 때에 금속 산화물(108_2_0)의 피형성면이 되는 금속 산화물(108_1_0) 중에 산소가 첨가된다. 또한, 금속 산화물(108_2_0)을 형성할 때의 산소 유량비로서는, 30% 이상 100% 이하, 바람직하게는 50% 이상 100% 이하, 더 바람직하게는 70% 이상 100% 이하이다.
상기 범위의 산소 유량비로 금속 산화물(108_2_0)을 형성함으로써, 금속 산화물(108_2_0)의 결정성을 높일 수 있다.
본 실시형태에서, 금속 산화물(108_2_0)의 형성 조건으로서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법에 의하여 형성한다. 또한, 금속 산화물(108_2_0)의 형성 시의 기판 온도를 실온으로 하고, 성막 가스로서 유량 200sccm의 산소 가스를 사용한다(산소 유량비 100%).
또한, 상술한 바와 같이, 금속 산화물(108_2_0)의 형성 조건으로서는, 금속 산화물(108_1_0)보다 산소 유량비를 더 높이는 것이 바람직하다. 바꿔 말하면, 금속 산화물(108_1_0)은 금속 산화물(108_2_0)보다 낮은 산소 분압으로 형성되면 바람직하다.
금속 산화물(108_1_0)과 금속 산화물(108_2_0)을 성막할 때의 산소 유량비를 변화시킴으로써, 결정성이 상이한 적층막을 형성할 수 있다.
또한, 금속 산화물(108_1_0) 및 금속 산화물(108_2_0)의 형성 시의 기판 온도로서는, 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 130℃ 이하로 하면 좋다. 기판 온도를 상기 범위로 함으로써, 대면적의 유리 기판(예를 들어, 상술한 제 8 세대 또는 제 10 세대의 유리 기판)을 사용하는 경우에 적합하다. 특히, 금속 산화물(108_1_0) 및 금속 산화물(108_2_0)의 성막 시의 기판 온도를 실온으로 함으로써, 기판의 휨 또는 변형을 억제할 수 있다. 또한, 본 명세서 등에 있어서, 실온이란 의도적으로 가열하지 않는 온도를 포함한다.
또한, 금속 산화물(108_2_0)의 결정성을 높이고자 하는 경우에는, 금속 산화물(108_2_0)의 형성 시의 기판 온도를 높이는(예를 들어, 100℃ 이상 200℃ 이하, 바람직하게는 130℃) 것이 바람직하다.
또한, 금속 산화물(108_1_0) 및 금속 산화물(108_2_0)을 진공 중에서 연속적으로 형성함으로써, 각 계면에 불순물이 들어가지 않기 때문에 더 적합하다.
또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 가스를 사용함으로써, 금속 산화물에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 금속 산화물을 성막하는 경우, 스퍼터링 장치에서의 체임버는, 금속 산화물에 있어서 불순물인 물 등을 가능한 한 제거하기 위하여 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 고진공(5Х10-7Pa로부터 1Х10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 시의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1Х10-4Pa 이하, 바람직하게는 5Х10-5Pa 이하로 하는 것이 바람직하다.
다음에, 금속 산화물(108_1_0) 및 금속 산화물(108_2_0)을 원하는 형상으로 가공함으로써, 섬 형상의 금속 산화물(108_1) 및 섬 형상의 금속 산화물(108_2)을 형성한다. 또한, 본 실시형태에서는, 금속 산화물(108_1) 및 금속 산화물(108_2)에 의하여, 섬 형상의 금속 산화물(108)이 구성된다(도 9의 (A) 참조).
또한, 금속 산화물(108)을 형성한 후에 가열 처리(이하, 제 1 가열 처리라고 함)를 수행하는 것이 적합하다. 제 1 가열 처리에 의하여, 금속 산화물(108)에 포함되는 수소, 물 등을 저감할 수 있다. 또한, 수소, 물 등의 저감을 목적으로 한 가열 처리는 금속 산화물(108)을 섬 형상으로 가공하기 전에 수행하여도 좋다. 또한, 제 1 가열 처리는 금속 산화물의 고순도화 처리 중 하나이다.
제 1 가열 처리로서는, 예를 들어, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하로 한다.
또한, 제 1 가열 처리는 전기로, RTA(Rapid Thermal Annealing) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 그러므로, 가열 시간을 단축할 수 있다. 또한, 제 1 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 또한, 질소 또는 희가스 분위기에서 가열 처리한 후, 산소 또는 초건조 공기 분위기에서 가열하여도 좋다. 이 결과, 금속 산화물 중에 포함되는 수소, 물 등을 이탈시킴과 함께, 금속 산화물 중에 산소를 공급할 수 있다. 이 결과, 금속 산화물 중에 포함되는 산소 결손을 저감할 수 있다.
다음에, 절연막(106)에 개구부(151)를 형성한다(도 9의 (B) 참조).
웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용함으로써 개구부(151)를 형성할 수 있다. 또한, 개구부(151)는 도전막(104)에 도달되도록 형성된다.
다음으로, 도전막(104), 절연막(106), 및 금속 산화물(108) 위에 도전막(112)을 형성한다(도 9의 (C) 참조).
본 실시형태에서는, 도전막(112)으로서 두께 30nm의 타이타늄막, 두께 200nm의 구리막을 각각 순차적으로 스퍼터링법에 의하여 성막한다.
다음에, 도전막(112)을 원하는 형상으로 가공함으로써, 섬 형상 도전막(112a), 섬 형상 도전막(112b), 및 섬 형상 도전막(112c)을 형성한다(도 10의 (A) 참조).
또한, 본 실시형태에서는, 웨트 에칭 장치를 사용하여 도전막(112)을 가공한다. 다만, 도전막(112)의 가공 방법으로서는, 이에 한정되지 않고, 예를 들어, 드라이 에칭 장치를 사용하여도 좋다.
또한, 도전막(112a, 112b, 및 112c)의 형성 후에, 금속 산화물(108)(더 구체적으로는, 금속 산화물(108_2))의 표면(백 채널 측)을 세정하여도 좋다. 상기 세정 방법으로서는, 예를 들어 인산 등의 약액을 사용한 세정을 들 수 있다. 인산 등의 약액을 사용하여 세정을 수행함으로써, 금속 산화물(108_2)의 표면에 부착된 불순물(예를 들어, 도전막(112a, 112b, 및 112c)에 포함되는 원소 등)을 제거할 수 있다. 또한 상기 세정을 반드시 수행할 필요는 없고, 경우에 따라서는 세정을 수행하지 않아도 된다.
또한, 도전막(112a, 112b, 및 112c)을 형성하는 공정 및 상기 세정 공정 중 어느 한쪽 또는 양쪽에서, 금속 산화물(108) 중 도전막(112a 및 112b)으로부터 노출된 영역이 얇아지는 경우가 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서는, 도전막(112a 및 112b)으로부터 노출된 영역, 즉, 금속 산화물(108_2)은 결정성이 높인 금속 산화물이다. 결정성이 높은 금속 산화물은 불순물, 특히, 도전막(112a 및 112b)에 사용되는 구성 원소가 막 내로 확산되기 어려운 구성이다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 도 10의 (A)에서, 도전막(112a 및 112b)으로부터 노출된 금속 산화물(108)의 표면, 즉 금속 산화물(108_2)의 표면에 오목부가 형성되는 경우에 대하여 예시하였지만, 이에 한정되지 않고, 도전막(112a 및 112b)으로부터 노출된 금속 산화물(108)의 표면은 오목부를 가지지 않아도 된다.
다음에 금속 산화물(108), 및 도전막(112a 및 112b) 위에 절연막(115)을 형성한다. 절연막(115)은 금속 산화물(108)에 접촉하는 실리콘과 산소를 포함하는 층과, 실리콘과 질소를 포함하는 층의 적층 구조로 하는 것이 바람직하다. 이하, 절연막(115)의 제작 방법에 대하여 기재한다.
트랜지스터(100B)의 경우에는, 절연막(115)으로서 후술하는 부분에서 설명하는 절연막(115_2)을 형성한다(도 10의 (B) 참조).
또한, 트랜지스터(100F)의 경우에는 절연막(115_1, 115_2, 및 115_3)을 형성한다(도 10의 (C) 참조).
[보호 절연막으로서의 기능을 가지는 절연막 1]
절연막(115_1 및 115_2)은 트랜지스터의 보호 절연막으로서의 기능, 및 금속 산화물(108)에 산소를 공급하는 기능 중 어느 한쪽 또는 양쪽을 가진다. 즉, 절연막(115_1 및 115_2)은 산소를 가진다. 또한 절연막(115_1)은 산소를 투과시킬 수 있는 절연막이다. 또한 절연막(115_1)은 나중에 형성되는 절연막(115_2)을 형성할 때, 금속 산화물(108)로의 대미지를 완화시키는 막으로서도 기능한다.
절연막(115_1)으로서는 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연막(115_1)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3Х1017 spins/cm3 이하인 것이 바람직하다. 이것은 절연막(115_1)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어, 절연막(115_1)에서의 산소의 투과성이 감소된다.
또한, 절연막(115_1)에서는 외부로부터 절연막(115_1)에 들어온 산소가 모두 절연막(115_1)의 외부로 이동하지 않고, 절연막(115_1)에 머무르는 산소도 있다. 또한, 절연막(115_1)에 산소가 들어감과 함께, 절연막(115_1)에 포함되는 산소가 절연막(115_1)의 외부로 이동함으로써, 절연막(115_1)에 있어서 산소가 이동되는 경우도 있다. 절연막(115_1)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(115_1)을 통하여, 절연막(115_1) 위에 형성되는 절연막(115_2)으로부터 이탈되는 산소를 금속 산화물(108)로 이동시킬 수 있다.
또한, 절연막(115_1)은 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는, 금속 산화물막의 가전자대 상단의 에너지(Ev_os)와 금속 산화물막의 전도대 하단의 에너지(Ec_os) 사이에서 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고 대표적으로는 암모니아의 방출량이 1Х1018/cm3 이상 5Х1019/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(115_1) 등에 준위를 형성한다. 상기 준위는 금속 산화물(108)의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물이 절연막(115_1) 및 금속 산화물(108)의 계면으로 확산되면, 상기 준위가 절연막(115_1) 측에 있어서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연막(115_1), 금속 산화물(108) 계면 근방에 머물러, 트랜지스터의 문턱 전압을 플러스 방향으로 시프트시킨다.
또한, 질소 산화물은 가열 처리에 의하여 암모니아 및 산소와 반응한다. 절연막(115_1)에 포함되는 질소 산화물은, 가열 처리에 의하여 절연막(115_2)에 포함되는 암모니아와 반응하기 때문에, 절연막(115_1)에 포함되는 질소 산화물이 저감된다. 따라서, 절연막(115_1) 및 금속 산화물(108)의 계면에서 전자가 트랩되기 어렵다.
절연막(115_1)으로서 상기 산화물 절연막을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감시킬 수 있어 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한 상기 산화물 절연막은 SIMS로 측정되는 질소 농도가 6Х1020atoms/cm3 이하이다.
기판 온도가 220℃ 이상 350℃ 이하이며, 실레인 및 일산화이질소를 사용한 PECVD법을 사용하여 상기 산화물 절연막을 형성함으로써, 치밀하며 경도가 높은 막을 형성할 수 있다.
절연막(115_2)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막이다. 상기 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 또한 상기 산화물 절연막은 TDS에서 상기 산화물 절연막은 산소의 방출량이 1.0Х1019atoms/cm3 이상, 바람직하게는 3.0Х1020atoms/cm3 이상인 영역을 가진다. 또한, 상기 산소의 방출량은 TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하인 범위에서의 총량이다. 또한, 상기 산소의 방출량은 TDS에서의 산소 원자로 환산한 총량이다.
절연막(115_2)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한 절연막(115_2)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5Х1018spins/cm3 미만, 또한 1Х1018spins/cm3 이하인 것이 바람직하다. 또한, 절연막(115_2)은 절연막(115_1)과 비교하여 금속 산화물(108)로부터 거리가 떨어져 있기 때문에, 절연막(115_1)보다 결함 밀도가 높아도 좋다.
또한, 절연막(115_1) 및 절연막(115_2)에는 같은 종류의 재료의 절연막을 사용할 수 있기 때문에 절연막(115_1)과 절연막(115_2)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막(115_1)과 절연막(115_2)의 계면을 파선으로 나타내었다.
[보호 절연막으로서의 기능을 가지는 절연막 2]
절연막(115_3)은 트랜지스터의 보호 절연막으로서 기능한다.
절연막(115_3)은, 수소 및 질소 중 어느 한쪽 또는 양쪽을 가진다. 또는, 절연막(115_3)은 질소 및 실리콘을 가진다. 또한, 절연막(115_3)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 가진다. 절연막(115_3)을 제공함으로써, 금속 산화물(108)로부터의 산소의 외부로의 확산과, 절연막(115_1 및 115_2)에 포함되는 산소의 외부로의 확산과, 외부로부터 금속 산화물(108)로의 수소, 물 등의 침입을 방지할 수 있다.
절연막(115_3)으로서는 예를 들어 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다.
또한 상술한 도전막, 절연막, 금속 산화물막, 금속막 등의 다양한 막은, 스퍼터링법이나 PECVD법으로 형성할 수 있으나, 다른 방법, 예를 들어 열 CVD(Chemical Vapor Deposition)법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법 등을 들 수 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 가진다. 또한 열 CVD법으로서는, 원료 가스를 체임버 내에 보내고, 체임버 내를 대기압 또는 감압하로 하고, 기판 위에 막을 퇴적시키면 좋다.
또한 ALD법으로서는, 원료 가스를 체임버 내에 보내고, 체임버 내를 대기압 또는 감압하로 하고, 기판 위에 막을 퇴적시키면 좋다.
또한, 본 실시형태에서는, 절연막(115)으로서 절연막(115_1, 115_2, 및 115_3)에 대하여 설명하였지만, 이에 한정되지 않고, 예를 들어 다른 조성이나 성막 방법의 절연막을 포함하는 적층 구조로 하여도 좋다.
다음에, 절연막(115) 위에 절연막(116)을 형성한다(도 11의 (A) 참조).
예를 들어, 절연막(116)으로서, 스핀 코터, 슬릿 코터 등을 사용하여, 아크릴 수지 등의 평탄화 절연막을 형성하면 좋다.
또한, 절연막(116)을 형성한 후에 가열 처리(이하, 제 2 가열 처리라고 함)를 수행하는 것이 적합하다. 제 2 가열 처리에 의하여 절연막(115)에 포함되는 산소의 일부를 금속 산화물(108)로 이동시켜, 금속 산화물(108)에 포함되는 산소 결손을 저감할 수 있다.
제 2 가열 처리의 온도를, 대표적으로는, 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 2 가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직한 이 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
다음에, 절연막(115) 및 절연막(116)의 원하는 영역에 개구부(152a 및 152b)를 형성한다(도 11의 (B) 참조).
웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용함으로써 개구부(152a 및 152b)를 형성할 수 있다. 또한, 개구부(152a)는 도전막(112b)에 도달되도록 형성되고, 개구부(152b)는 도전막(112c)에 도달되도록 형성된다.
다음에, 개구부(152a 및 152b)를 덮도록 절연막(116) 위에 도전막(120)을 형성한다(도 12의 (A) 참조).
도전막(120)으로서는 산화물 도전막 등을 스퍼터링법에 의하여 형성하면 좋다. 산화물 도전막으로서는 In-Sn 산화물, In-Sn-Si 산화물, In-Zn 산화물, 또는 In-Ga-Zn 산화물 등을 사용할 수 있다.
다음에, 도전막(120)을 원하는 형상으로 가공함으로써 섬 형상의 도전막(120a)과 섬 형상의 도전막(120b)을 형성한다(도 12의 (B) 참조).
본 실시형태에서는 웨트 에칭 장치를 사용하고, 도전막(120)을 가공한다.
또한, 도전막(120a 및 120b)의 형성 후에, 상술한 제 1 가열 처리 및 제 2 가열 처리와 동등한 가열 처리(이하, 제 3 가열 처리라고 함)를 수행하여도 좋다.
제 3 가열 처리를 수행함으로써, 절연막(115)이 가지는 산소는 금속 산화물(108) 중으로 이동하고, 금속 산화물(108) 중의 산소 결손을 보전한다.
상술한 공정으로, 도 3의 (A) 내지 (C)에 도시된 트랜지스터(100B)를 제작할 수 있다. 즉, 변동이 적은 트랜지스터 특성을 가지는 금속 산화물을 사용한 반도체 장치를 제공할 수 있다. 또는, 우수한 노멀리 오프 스위칭 특성을 가지는 금속 산화물을 사용한 반도체 장치를 제공할 수 있다. 또는, 금속 산화물을 사용한 전계 효과 이동도가 높은 반도체 장치를 제공할 수 있다. 또는, 금속 산화물 재료로 이루어진 미세한 섬 형상의 패턴을 사용하여 형성된 반도체 장치를 제공할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체막으로서 사용할 수 있는 금속 산화물에 대하여 설명한다.
<2-1. 금속 산화물>
이하에서는 금속 산화물 중에서도 산화물 반도체에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어, CAC-OS(Cloud-Aligned Composite-Oxide Semiconductor), CAAC-OS(C-axis Aligned Crystalline-Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능, 또는 재료의 구성의 일례를 나타낸다. 또한 본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성 기능과 절연성 기능의 상보적 작용에 의하여, CAC-OS 또는 CAC-metal oxide가 스위칭 기능(On/Off 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써 양쪽의 기능을 최대한 높일 수 있다.
또한, 본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 중에서 도전성 영역과 절연성 영역이란, 나노 입자 레벨로 분리되는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 중에 편재(偏在)하는 경우가 있다. 또한 도전성 영역은 경계가 흐릿해져 구름처럼(colud-like) 연결되는 모습이 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 가지는 성분과 도전성 영역에 기인하는 좁은 갭(narrow gap)을 가지는 성분으로 구성된다. 상기 구성인 경우, 캐리어를 흘릴 때에 좁은 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 가지는 성분이, 넓은 갭을 가지는 성분에 상보적으로 작용되고, 좁은 갭을 가지는 성분과 연동하여 넓은 갭을 가지는 성분에도 캐리어가 흐른다. 따라서 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
먼저, 도 14 및 도 15를 사용하여, 금속 산화물 중 하나인 CAC-OS의 구성에 대하여 설명한다. 또한, 도 14 및 도 15는 CAC-OS의 개념을 나타낸 단면 모식도이다.
<2-2. CAC-OS의 구성>
CAC-OS는 예를 들어 도 14에 도시된 바와 같이 금속 산화물을 구성하는 원소가 편재함으로써 각 원소를 주성분으로 하는 영역(001), 영역(002), 및 영역(003)을 형성하고, 각 영역이 혼합되어 모자이크 패턴으로 형성된다. 즉 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재한 재료의 하나의 구성을 말한다. 또한, 이하에서는, 금속 산화물에서 하나 이상의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 금속 산화물은 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘)이 포함되어도 좋다.
예를 들어, CAC-OS의 구성을 가지는 In-M-Zn 산화물이란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수)로 함), 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 원소 M의 산화물(이하, MOX3(X3은 0보다 큰 실수)으로 함), 또는 원소 M의 아연 산화물(이하, MX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴의 InOX1, 또는 InX2ZnY2OZ2이, 막 중에 분포된 구성(이하, 클라우드상이라고도 함)이다.
또한, 도 14에 나타낸 개념이 CAC-OS의 구성을 가지는 In-M-Zn 산화물이라고 가정한다. 그 경우, 영역(001)이 MOX3을 주성분으로 하는 영역, 영역(002)이 InX2ZnY2OZ2, 또는 InOX1을 주성분으로 하는 영역, 또한, 영역(003)이 적어도 Zn을 가지는 영역이라고 할 수 있다. 이때, MOX3이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역과, 적어도 Zn을 가지는 영역은 주변부가 명료하지 않기(흐릿하기) 때문에 각각 명확한 경계가 관찰되지 않는 경우가 있다.
즉, CAC-OS의 구성을 가지는 In-M-Zn 산화물은 MOX3이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역이 혼합하는 금속 산화물이다. 따라서, 금속 산화물을 복합 금속 산화물이라고 기재하는 경우가 있다. 또한, 본 명세서에 있어서, 예를 들어, 영역(002)의 원소 M에 대한 In의 원자수비가 영역(001)의 원소 M에 대한 In의 원자수비보다 큰 것을, '영역(002)은 영역(001)과 비교하여 In의 농도가 높다'는 것으로 한다.
또한, CAC-OS의 구성을 가지는 금속 산화물이란 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과 Ga을 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
구체적으로는, In-Ga-Zn 산화물에서의 CAC-OS(또한, CAC-OS 중에서도 In-Ga-Zn 산화물을, 특히 CAC-IGZO라고 불러도 좋음)에 대하여 설명한다. In-Ga-Zn 산화물에서의 CAC-OS는 InOX1, 또는 InX2ZnY2OZ2와 갈륨 산화물(이하, GaOX5(X5는 0보다 큰 실수)로 함), 또는 갈륨 아연 산화물(이하, GaX6ZnY6OZ6(X6, Y6, 및 Z6은 0보다 큰 실수)로 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1, 또는 InX2ZnY2OZ2가 클라우드 형상인 금속 산화물이다.
즉, In-Ga-Zn 산화물에서의 CAC-OS는 GaOX5가 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역이 혼합된 구성을 가지는 복합 금속 산화물이다. 또한, GaOX5가 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역은, 주변부가 명료하지 않기(흐릿하기) 때문에 명확한 경계가 관찰되지 않는 경우가 있다.
또한, 영역(001) 내지 영역(003)의 크기는 EDX 매핑으로 평가할 수 있다. 예를 들어, 영역(001)은 단면 사진의 EDX 매핑에서, 영역(001)의 직경이 0.5nm 이상 10nm 이하, 또는 1nm 이상 2nm 이하로 관찰되는 경우가 있다. 또한, 영역의 중심부로부터 주변부에 걸쳐, 주성분인 원소의 밀도는 서서히 작아진다. 예를 들어, EDX 매핑으로 카운트할 수 있는 원소의 개수(이하, 존재량이라고도 함)가 중심부로부터 주변부를 향하여 서서히 변화되면 단면 사진의 EDX 매핑에 있어서, 영역의 주변부가 명료하지 않은(흐릿한) 상태로 관찰된다. 예를 들어, GaOX5가 주성분인 영역에 있어서, Ga 원자는 중심부로부터 주변부에 걸쳐 서서히 감소되고, 대신에 Zn 원자가 증가됨으로써, GaX6ZnY6OZ6이 주성분인 영역으로 단계적으로 변화한다. 따라서, EDX 매핑에 있어서, GaOX5가 주성분인 영역의 주변부는 명료하지 않은(흐릿한) 상태로 관찰된다.
여기서, IGZO는 통칭이며, In, Ga, Zn, 및 O에 의한 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1=x0≤=1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC(c-axis aligned crystalline) 구조를 가진다. 또한, CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 가지며 a-b면에서는 배향하지 않고 연결된 층상의 결정 구조이다.
본 명세서 등에 있어서, CAC-IGZO란, In, Ga, Zn, 및 O를 포함하는 금속 산화물에서, Ga을 주성분으로 하는 복수의 영역과 In을 주성분으로 하는 복수의 영역이, 각각 모자이크 패턴으로 랜덤으로 분산되어 있는 상태의 금속 산화물이라고 정의할 수 있다.
예를 들어, 도 14에 나타낸 개념도에 있어서, 영역(001)이 Ga을 주성분으로 하는 영역에 상당하고, 영역(002)이 In을 주성분으로 하는 영역에 상당한다. 또한, 도 14에 나타낸 개념도에 있어서, 영역(003)이 아연을 포함하는 영역에 상당한다. 또한, Ga을 주성분으로 하는 영역, 및 In을 주성분으로 하는 영역을, 각각 나노 입자라고 불러도 좋다. 상기 나노 입자는 입자의 직경이 0.5nm 이상 10nm 이하, 대표적으로는 1nm 이상 2nm 이하이다. 또한, 상기 나노 입자는 주변부가 명료하지 않기(흐릿하기) 때문에 명확한 경계가 관찰되지 않는 경우가 있다.
또한, 도 15는 도 14에 도시된 개념도의 변형예이다. 도 15에 패턴 바와 같이, 영역(001), 영역(002), 및 영역(003)은 각각의 형상 또는 밀도가 금속 산화물의 형성 조건에 따라 다른 경우가 있다.
또한, In-Ga-Zn 산화물에서의 CAC-OS의 결정성은 전자선 회절로 평가할 수 있다. 예를 들어, 전자선 회절 패턴 이미지에 있어서, 고리상으로 휘도가 높은 영역이 관찰된다. 또한, 고리상의 영역에 복수의 스폿이 관찰되는 경우가 있다.
상술한 바와 같이, In-Ga-Zn 산화물에서의 CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉, In-Ga-Zn 산화물에서의 CAC-OS는 GaOX5 등이 주성분인 영역과, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역으로 서로 분리되고, 각 원소를 주성분으로 하는 영역이 모자이크 패턴인 구조를 가진다.
또한, 갈륨 대신에 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘이 포함되는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 랜덤으로 분산되어 있는 구성을 말한다.
여기서, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역은 GaOX5 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 또한, 바꿔 말하면 도전성이 높은 영역은 상대적으로 In비가 높은 영역이다. 이하의 설명에 있어서, 상대적으로 In비가 높은 영역을 편이적으로 In-Rich 영역이라고 기재하는 경우가 있다. 즉, InX2ZnY2OZ2, 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써 도전성이 발현한다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 금속 산화물 중에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편 GaOX3 등이 주성분인 영역은, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높은 영역이다. 또한, 바꿔 말하면 절연성이 높은 영역은 상대적으로 Ga비가 높은 영역이다. 이하의 설명에 있어서, 상대적으로 Ga비가 높은 영역을, 편이적으로 Ga-Rich 영역이라고 기재하는 경우가 있다. 즉, GaOX5 등이 주성분인 영역이 금속 산화물 중에 분포됨으로써, 누설 전류를 억제하고, 양호한 스위칭 동작을 실현할 수 있다.
따라서, In-Ga-Zn 산화물에서의 CAC-OS를 반도체 소자에 사용한 경우, GaOX5 등에 기인하는 절연성과 InX2ZnY2OZ2, 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 낮은 오프 전류(Ioff)를 실현할 수 있다.
또한, In-Ga-Zn 산화물에서의 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서, In-Ga-Zn 산화물에서의 CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
이하, 본 실시형태에서는 상술한 실시형태에서 예시한 트랜지스터를 가지는 표시 장치의 일례에 대하여 도 16 내지 도 18을 사용하여 설명한다.
도 16은 표시 장치의 일례를 도시한 상면도이다. 도 16에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 밀봉재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 가진다. 또한, 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)에 의하여 밀봉된다. 또한, 도 16에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한 표시 장치(700)는 제 1 기판(701) 위의 밀봉재(712)로 둘러싸인 영역과는 다른 영역에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 각각 전기적으로 접속되는 FPC(Flexible printed circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 각각 접속되어 있다. FPC(716)에 의하여 공급되는 각종 신호 등은 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수로 제공하여도 좋다. 또한, 표시 장치(700)로서는, 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)도 제공되는 제 1 기판(701)에 형성하는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 형성하는 구성으로 하여도 좋다. 또한, 별도로 형성한 구동 회로 기판의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 장치(700)가 가지는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 가지고, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터를 적용할 수 있다.
또한, 표시 장치(700)는 다양한 소자를 가질 수 있다. 상기 소자의 일례로서는, 예를 들어, 일렉트로루미네선스(EL) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, LED 등), 발광 트랜지스터 소자(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크 소자, 전기 영동 소자, 일렉트로웨팅 소자, 플라스마 디스플레이 패널(PDP), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, 그레이팅 라이트 밸브(GLV), 디지털 마이크로 미러 디바이스(DMD), 디지털 마이크로 셔터(DMS) 소자, IMOD(interferometric modulator display) 소자 등), 압전 세라믹 디스플레이 등을 들 수 있다.
또한, EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED(SED: Surface-conduction Electron-emitter Display)방식 평면형 디스플레이 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 소자 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는 화소 전극의 일부 또는 전체가 반사 전극으로서의 기능을 가지도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전체가 알루미늄, 은 등을 가지도록 하면 좋다. 또한, 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비전력을 더 저감할 수 있다.
또한, 표시 장치(700)에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에, 화소에서 제어되는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R의 화소, G의 화소, B의 화소, 및 W(백색)의 화소의 4화소로 구성되어도 좋다. 또는, 펜타일 배열과 같이, 하나의 색 요소를 RGB 중 2색분으로 구성하고, 색 요소에 따라, 상이한 2색을 선택하여 구성하여도 좋다. 또는, RGB에, 황색, 시안, 마젠타 등을 1색 이상 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 개시되는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색 발광(W)을 사용하여 표시 장치를 풀 컬러 표시시키기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은 예를 들어, 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용함으로써, 착색층을 사용하지 않는 경우에 비하여 색 재현성을 높일 수 있다. 이때, 착색층을 가지는 영역과 착색층을 가지지 않는 영역을 배치함으로써, 착색층을 가지지 않는 영역에서의 백색광을 직접 표시에 사용하여도 좋다. 일부에 착색층을 가지지 않는 영역을 배치함으로써, 밝은 표시를 수행할 때에, 착색층에 의한 휘도의 저하를 적게 할 수 있어, 소비전력을 20% 내지 30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀 컬러 표시하는 경우, R, G, B, Y, W를 각각의 발광색을 가지는 소자로부터 발광시켜도 좋다. 자발광 소자를 사용함으로써, 착색층을 사용한 경우보다 소비전력을 더 저감할 수 있는 경우가 있다.
또한, 컬러화 방식으로서는, 상술한 백색 발광으로부터의 발광의 일부를 컬러 필터를 통과시킴으로써 적색, 녹색, 청색으로 변환하는 방식(컬러 필터 방식) 이외에, 적색, 녹색, 청색의 발광을 각각 사용하는 방식(3색 방식), 또는 청색 발광으로부터의 발광의 일부를 적색이나 녹색으로 변환하는 방식(색 변환 방식, 양자점(quantum dot) 방식)을 적용하여도 좋다.
본 실시형태에서는, 표시 소자로서 EL 소자 및 액정 소자를 사용하는 구성에 대하여, 도 17 및 도 18을 사용하여 설명한다. 또한, 도 17은 도 16에 도시된 일점쇄선 Q-R에서의 단면도이며, 표시 소자로서 EL 소자를 사용한 구성이다. 또한, 도 18은 도 16에 도시된 일점쇄선 Q-R에서의 단면도이며 표시 소자로서 액정 소자를 사용한 구성이다.
우선, 도 17 및 도 18에 도시된 공통 부분에 대하여 우선 설명하고, 다음에 다른 부분에 대하여 이하에서 설명한다.
<3-1. 표시 장치의 공통 부분에 관한 설명>
도 17 및 도 18에 도시된 표시 장치(700)는 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 가진다. 또한, 리드 배선부(711)는 신호선(710)을 가진다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다.
트랜지스터(750) 및 트랜지스터(752)는 상술한 트랜지스터(100E)와 마찬가지의 구성이다. 또한 트랜지스터(750) 및 트랜지스터(752)의 구성에 대해서는 상술한 실시형태에서 설명하는 다른 트랜지스터를 사용하여도 좋다.
본 실시형태에서 사용되는 트랜지스터는 고순도화되어, 산소 결손의 형성을 억제한 금속 산화물을 가진다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용되는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속으로 구동할 수 있다. 예를 들어, 이와 같은 고속으로 구동할 수 있는 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용되는 드라이버 트랜지스터를 동일한 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에서도, 고속으로 구동할 수 있는 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 가지는 제 1 게이트 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 하부 전극, 및 트랜지스터(750)가 가지는 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 도전막을 가공하는 공정을 거쳐 형성되는 상부 전극을 가진다. 또한, 하부 전극과 상부 전극 사이에는, 트랜지스터(750)가 가지는 제 1 게이트 절연막으로서 기능하는 절연막과 동일한 절연막을 형성하는 공정을 거쳐 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 개재된 적층형의 구조이다.
또한, 도 17 및 도 18에서, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에, 평탄화 절연막(770)이 제공된다.
평탄화 절연막(770)으로서는, 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 에폭시 수지 등의 내열성을 가지는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성하여도 좋다. 또한, 평탄화 절연막(770)을 제공하지 않는 구성으로 하여도 좋다.
또한, 도 17 및 도 18에서는, 화소부(702)가 가지는 트랜지스터(750)와, 소스 드라이버 회로부(704)가 가지는 트랜지스터(752)에 동일한 구조의 트랜지스터를 사용하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)에는 상이한 트랜지스터를 사용하여도 좋다. 구체적으로는, 화소부(702)에 스태거형 트랜지스터를 사용하고, 소스 드라이버 회로부(704)에 실시형태 1에 나타낸 역 스태거형 트랜지스터를 사용하는 구성, 또는 화소부(702)에 실시형태 1에 나타낸 역 스태거형 트랜지스터를 사용하고, 소스 드라이버 회로부(704)에 스태거형 트랜지스터를 사용하는 구성 등을 들 수 있다. 또한 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
또한, 신호선(710)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일 공정을 거쳐 형성된다. 신호선(710)으로서, 예를 들어, 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면으로 표시할 수 있다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 또한, 접속 전극(760)은 트랜지스터(750 및 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 동일한 공정을 거쳐 형성된다. 또한, 접속 전극(760)은 이방성 도전막(780)을 통하여, FPC(716)가 가지는 단자와 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어, 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 가지는 기판을 사용하여도 좋다. 상기 가요성을 가지는 기판으로서는, 예를 들어, 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는, 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서 구(球)상의 스페이서를 사용하여도 좋다.
또한, 제 2 기판(705) 측에는 블랙매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 차광막(738) 및 착색막(736)과 접촉되는 절연막(734)이 제공된다.
<3-2. 표시 장치가 가지는 입출력 장치의 구성예>
또한, 도 17 및 도 18에 도시된 표시 장치(700)에는 입출력 장치로서 터치 패널(791)이 제공된다. 또한, 표시 장치(700)에 터치 패널(791)을 제공하지 않는 구성으로 하여도 좋다.
도 17 및 도 18에 도시된 터치 패널(791)은 제 2 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀형의 터치 패널이다. 터치 패널(791)은 차광막(738) 및 착색막(736)을 형성하기 전에, 제 2 기판(705) 측에 형성하면 좋다.
또한, 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 가진다. 예를 들어, 손가락이나 스타일러스 등의 피검지체가 근접함으로써, 전극(793)과 전극(794)의 상호 용량의 변화를 검지할 수 있다.
또한, 도 17 및 도 18에 도시된 트랜지스터(750) 위쪽에서는, 전극(793)과 전극(794)의 교차부를 명시하였다. 전극(796)은 절연막(795)에 제공된 개구부를 통하여, 전극(794)을 끼우는 2개의 전극(793)과 전기적으로 접속된다. 또한, 도 17 및 도 18에서는, 전극(796)이 제공되는 영역을 화소부(702)에 제공하는 구성을 예시하였지만, 이에 한정되지 않고, 예를 들어, 소스 드라이버 회로부(704)에 형성하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 또한, 도 17에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않도록 제공되는 것이 바람직하다. 또한, 도 18에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않도록 제공되는 것이 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구부를 가진다. 즉, 전극(793)은 메시 형상을 가진다. 이러한 구성으로 함으로써, 전극(793)은 발광 소자(782)가 사출하는 광을 차단하지 않는 구성으로 할 수 있다. 또는, 전극(793)은 액정 소자(775)를 투과하는 광을 차단하지 않는 구성으로 할 수 있다. 따라서, 터치 패널(791)을 배치하는 것으로 인한 휘도의 저하가 매우 적기 때문에, 시인성이 높고, 또한 소비전력이 저감된 표시 장치를 실현할 수 있다. 또한, 전극(794)도 마찬가지의 구성으로 하면 좋다.
또한, 전극(793) 및 전극(794)이 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다. 또는, 전극(793) 및 전극(794)이 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광의 투과율이 낮은 금속 재료를 사용할 수 있다.
그러므로, 가시광의 투과율이 높은 산화물 재료를 사용한 전극과 비교하여, 전극(793) 및 전극(794)의 저항을 낮출 수 있어, 터치 패널의 센서 감도를 향상시킬 수 있다.
예를 들어, 전극(793, 794, 및 796)에는 도전성 나노 와이어를 사용하여도 좋다. 상기 나노 와이어는 직경의 평균값을 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 크기로 하면 좋다. 또한, 상기 나노와이어로서, Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 와이어, 또는 카본 나노 튜브 등을 사용하면 좋다. 예를 들어, 전극(793, 794, 및 796) 중 어느 하나 또는 전부에 Ag 나노와이어를 사용하는 경우, 가시광의 광 투과율을 89% 이상, 시트 저항값을 40Ω/□ 이상 100Ω/□ 이하로 할 수 있다.
또한, 도 17 및 도 18에서는, 인셀형의 터치 패널의 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 표시 장치(700) 위에 형성되는 소위 온셀형의 터치 패널이나, 표시 장치(700)에 접착시켜 사용되는 소위 아웃셀형의 터치 패널로 하여도 좋다. 이와 같이, 본 발명의 일 형태에 따른 표시 장치(700)는 다양한 형태의 터치 패널과 조합하여 사용할 수 있다.
<3-3. 발광 소자를 사용하는 표시 장치>
도 17에 도시된 표시 장치(700)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 가진다. 도 17에 도시된 표시 장치(700)는, 발광 소자(782)가 가지는 EL층(786)으로부터의 발광에 의하여, 화상을 표시할 수 있다. 또한, EL층(786)은 유기 화합물 또는 퀀텀닷(quantum dot) 등의 무기 화합물을 가진다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한, 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다. 또한, 12족과 16족, 13족과 15족, 또는 14족과 16족의 원소군을 포함하는 재료를 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 알루미늄(Al) 등의 원소를 가지는 퀀텀닷 재료를 사용하여도 좋다.
또한, 도 17에 도시된 표시 장치(700)에는 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조이다. 따라서, 도전막(788)은 투광성을 기지며, EL층(786)이 발하는 광을 투과시킨다. 또한, 본 실시형태에서는 톱 이미션 구조에 대하여 예시하지만, 이에 한정되지 않는다. 예를 들어, 도전막(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(772) 및 도전막(788)의 양쪽으로 광을 사출하는 듀얼 이미션 구조에도 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한, 도 17에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, EL층(786)을 화소마다 구분하여 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
<3-4. 액정 소자를 사용하는 표시 장치의 구성예>
도 18에 도시된 표시 장치(700)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전막(772), 절연막(773), 도전막(774), 및 액정층(776)을 가진다. 도전막(774)은 공통 전극(커먼 전극이라고도 함)으로서의 기능을 가지고, 절연막(773)을 개재하여 도전막(772)과 도전막(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 억제할 수 있다. 도 18에 도시된 표시 장치(700)는 도전막(772)과 도전막(774)에 인가되는 전압에 의하여, 액정층(776)의 배향 상태가 바뀜으로써 광의 투과, 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 가지는 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다.
도전막(772)으로서는, 가시광에서 투광성이 있는 도전막, 또는 가시광에서 반사성이 있는 도전막을 사용할 수 있다. 가시광에서 투광성이 있는 도전막으로서는, 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중에서 선택된 1종류를 포함하는 재료를 사용하는 것이 좋다. 가시광에서 반사성이 있는 도전막으로서는, 예를 들어, 알루미늄 또는 은을 포함하는 재료를 사용하는 것이 좋다. 본 실시형태에서는 도전막(772)으로서 가시광에 대하여 반사성을 가지는 도전막을 사용한다.
또한, 도 18에서는, 도전막(772)을 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막과 접속되는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 접속 전극으로서 기능하는 도전막을 사이에 두고 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막과 전기적으로 접속시키는 구성으로 하여도 좋다.
또한, 도 18에 도시하지 않았지만, 액정층(776)과 접촉되는 위치에 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 18에 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용하여도 좋다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정을 승온시켜 갈 때 콜레스테릭상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 수 중량％ 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하다. 또한, 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리에 의하여 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 또한, 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
또한, 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지를 들 수 있지만, 예를 들어, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
<3-5. 표시 패널의 구성예>
액정 소자(775)에 게스트-호스트 모드로 동작하는 액정 재료를 사용함으로써, 광 확산층이나 편광판 등의 기능성 부재를 생략할 수 있다. 도 19에 도시된 표시 장치(700)는, 도 18과 같은 구조이지만, 액정층(776)에 게스트-호스트 모드로 동작하는 액정 재료를 사용한다. 이때 편광판 등의 편광부재는 가지지 않는다.
게스트-호스트 액정이란, 이색성 색소를 포함하는 액정 재료를 말한다. 구체적으로는, 분자의 장축 방향으로 큰 흡광도를 가지고, 장축 방향과 직교하는 단축 방향으로 작은 흡광도를 가지는 재료를 이색성 색소에 사용할 수 있다. 바람직하게는 10 이상의 이색비를 가지는 재료를 이색성 색소에 사용할 수 있고, 더 바람직하게는 20 이상의 이색비를 가지는 재료를 이색성 색소에 사용할 수 있다.
예를 들어, 아조계 색소, 안트라퀴논계 색소, 다이옥사진계 색소 등을 이색성 색소에 사용할 수 있다.
또한, 호모지니어스 배향된 이색성 색소를 포함하는 이층의 액정층을, 배향 방향이 서로 직교하도록 적층된 구조를, 액정 재료를 포함하는 층에 사용할 수 있다. 이에 따라, 모든 방향에서 광을 흡수하기 쉽게 할 수 있다. 또는, 콘트라스트를 높일 수 있다.
또한, 상전이형 게스트-호스트 액정이나, 게스트-호스트 액정을 포함하는 액적을 고분자로 분산한 구조를, 액정층(776)으로서 사용할 수 있다.
표시 장치(700)의 구조로 함으로써 표시 장치의 생산성을 높일 수 있다. 또한, 편광판 등의 기능성 부재를 제공하지 않음으로써, 액정 소자(775)의 반사 휘도를 높일 수 있다. 따라서, 표시 장치의 시인성을 높일 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 표시 장치가 가지는 화소의 구성의 일례에 대하여 도 20 및 도 21을 사용하여 설명한다.
[화소에 대하여]
우선, 화소에 대하여, 도 20의 (A1), (A2), 및 (B)를 사용하여 설명한다.
도 20의 (A1)에 화소(900)를 표시면 측으로부터 보았을 때의 상면 개략도를 도시하였다. 도 20의 (A1)에 도시된 화소(900)는 3개의 부화소를 가진다. 각 부화소에는 발광 소자(930EL)(도 20의 (A1) 및 (A2)에는 도시되지 않았음), 트랜지스터(910), 및 트랜지스터(912)가 제공된다. 또한, 도 20의 (A1)에 도시된 각 부화소에는 발광 소자(930EL)의 발광 영역(발광 영역(916R), 발광 영역(916G), 또는 발광 영역(916B))을 도시하였다. 또한, 발광 소자(930EL)를, 트랜지스터(910) 및 트랜지스터(912) 측으로 광을 사출하는, 소위 보텀 이미션형의 발광 소자로 한다.
또한, 화소(900)는 배선(902), 배선(904), 및 배선(906) 등을 가진다. 배선(902)은 예를 들어, 주사선으로서 기능한다. 배선(904)은 예를 들어, 신호선으로서 기능한다. 배선(906)은 예를 들어, 발광 소자에 전위를 공급하는 전원선으로서 기능한다. 또한, 배선(902)과 배선(904)은 서로 교차되는 부분을 가진다. 또한, 배선(902)과 배선(906)은 서로 교차되는 부분을 가진다. 또한, 여기서는 배선(902)과 배선(904), 및 배선(902)과 배선(906)이 교차되는 구성에 대하여 예시하였지만, 이에 한정되지 않고, 배선(904)과 배선(906)이 교차되는 구성으로 하여도 좋다.
트랜지스터(910)는 선택 트랜지스터로서 기능한다. 트랜지스터(910)의 게이트는 배선(902)과 전기적으로 접속된다. 트랜지스터(910)의 소스 및 드레인 중 한쪽은 배선(904)과 전기적으로 접속된다.
트랜지스터(912)는 발광 소자에 흐르는 전류를 제어하는 트랜지스터이다. 트랜지스터(912)의 게이트는 트랜지스터(910)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된다. 트랜지스터(912)의 소스 및 드레인 중 한쪽은 배선(906)과 전기적으로 접속되고, 다른 쪽은 발광 소자(930EL)의 한 쌍의 전극 중 한쪽과 전기적으로 접속된다.
도 20의 (A1)에서는, 발광 영역(916R), 발광 영역(916G), 및 발광 영역(916B)이 각각 세로 방향으로 긴 직사각형의 형상을 가지고, 가로 방향으로 연장된 스트라이프 형상으로 배열된다.
여기서, 배선(902), 배선(904), 및 배선(906)은 차광성을 가진다. 또한, 이들 이외의 층, 즉, 트랜지스터(910), 트랜지스터(912), 트랜지스터에 접속되는 배선, 콘택트, 용량 등을 구성하는 각 층에는, 투광성을 가지는 막을 사용하면 적합하다. 도 20의 (A2)는 도 20의 (A1)에 도시된 화소(900)를, 가시광을 투과시키는 투과 영역(900t)과, 가시광을 차단하는 차광 영역(900s)으로 나누어 명시한 예이다. 이와 같이, 투광성을 가지는 막을 사용하여 트랜지스터를 제작함으로써, 각 배선이 제공되는 부분 이외를 투과 영역(900t)으로 할 수 있다. 또한, 발광 소자의 발광 영역을, 트랜지스터, 트랜지스터에 접속되는 배선, 콘택트, 용량 등과 중첩시킬 수 있기 때문에, 화소의 개구율을 높일 수 있다.
또한, 화소의 면적에 대한 투과 영역의 면적의 비율이 높을수록, 발광 소자의 광 추출 효율을 높일 수 있다. 예를 들어, 화소의 면적에 대한 투과 영역의 면적의 비율을, 1% 이상 95% 이하, 바람직하게는 10% 이상 90% 이하, 더 바람직하게는 20% 이상 80% 이하로 할 수 있다. 특히, 40% 이상 또는 50% 이상으로 하는 것이 바람직하고, 60% 이상 80% 이하이라면 더 바람직하다.
또한, 도 20의 (A2)에 도시된 일점쇄선 A-B의 절단면에 상당하는 단면도를 도 20의 (B)에 도시하였다. 또한, 도 20의 (B)에는, 상면도에 도시되지 않은 발광 소자(930EL), 용량 소자(913), 및 구동 회로부(901) 등의 단면도 함께 도시하였다. 구동 회로부(901)로서는, 주사선 구동 회로부 또는 신호선 구동 회로부를 사용할 수 있다. 또한, 구동 회로부(901)는 트랜지스터(911)를 가진다.
도 20의 (B)에 도시된 바와 같이, 발광 소자(930EL)로부터의 광은 파선의 화살표로 나타내는 방향으로 사출된다. 발광 소자(930EL)의 광은 트랜지스터(910), 트랜지스터(912), 및 용량 소자(913) 등을 통하여 외부로 추출된다. 따라서, 용량 소자(913)를 구성하는 막 등에 대해서도, 투광성을 가지는 것이 바람직하다. 용량 소자(913)가 가지는 투광성 영역의 면적이 넓을수록, 발광 소자(930EL)로부터 사출되는 광의 감쇠를 억제할 수 있다.
또한, 구동 회로부(901)에서, 트랜지스터(911)는 차광성을 가져도 좋다. 구동 회로부(901)의 트랜지스터(911) 등이 차광성을 가짐으로써, 구동 회로부의 신뢰성이나 구동 능력을 높일 수 있다. 즉, 트랜지스터(911)를 구성하는 게이트 전극, 소스 전극, 및 드레인 전극에 차광성을 가지는 도전막을 사용하는 것이 바람직하다. 또한, 이들에 접속되는 배선도 마찬가지로, 차광성을 가지는 도전막을 사용하는 것이 바람직하다.
다음에, 화소의 일례에 대하여, 도 21의 (A1), (A2), 및 (B)를 사용하여 설명한다.
도 21의 (A1)에 화소(900)의 상면 개략도를 도시하였다. 도 21의 (A1)에 도시된 화소(900)는 4개의 부화소를 가진다. 도 21의 (A1)에는, 화소(900)에서, 부화소가 세로로 2개, 가로로 2개 배열되는 예를 도시하였다. 각 부화소에는 투과형의 액정 소자(930LC)(도 21의 (A1), (A2)에는 도시하지 않았음) 및 트랜지스터(914) 등이 제공된다. 도 21의 (A1)에서는, 화소(900)에 배선(902) 및 배선(904)이 각각 2개씩 제공된다. 도 21의 (A1)에 도시된 각 부화소에는, 액정 소자의 표시 영역(표시 영역(918R), 표시 영역(918G), 표시 영역(918B), 및 표시 영역(918W))을 도시하였다. 백라이트 유닛(BLU)으로부터 사출되는 광은 트랜지스터(914) 등을 통하여 액정 소자(930LC)에 입사된다.
또한, 화소(900)는 배선(902) 및 배선(904) 등을 가진다. 배선(902)은 예를 들어, 주사선으로서 기능한다. 배선(904)은 예를 들어, 신호선으로서 기능한다. 배선(902)과 배선(904)은 서로 교차되는 부분을 가진다.
트랜지스터(914)는 선택 트랜지스터로서 기능한다. 트랜지스터(914)의 게이트는 배선(902)과 전기적으로 접속된다. 트랜지스터(914)의 소스 및 드레인 중 한쪽은 배선(904)과 전기적으로 접속되고, 다른 쪽은 액정 소자(930LC)와 전기적으로 접속된다.
여기서, 배선(902) 및 배선(904)은 차광성을 가진다. 또한, 이들 이외의 층, 즉, 트랜지스터(914), 트랜지스터(914)에 접속되는 배선, 콘택트, 용량 등을 구성하는 각 층에는, 투광성을 가지는 막을 사용하는 것이 적합하다. 도 21의 (A2)는 도 21의 (A1)에 도시된 화소(900)를, 가시광을 투과시키는 투과 영역(900t)과, 가시광을 차단하는 차광 영역(900s)으로 나누어 명시한 예이다. 이와 같이, 투광성을 가지는 막을 사용하여 트랜지스터를 제작함으로써, 각 배선이 제공되는 부분 이외를 투과 영역(900t)으로 할 수 있다. 액정 소자의 투과 영역을, 트랜지스터, 트랜지스터에 접속되는 배선, 콘택트, 용량 등과 중첩시킬 수 있기 때문에, 화소의 개구율을 높일 수 있다.
또한, 화소의 면적에 대한 투과 영역의 면적의 비율이 높을수록, 투과광의 광량을 증대시킬 수 있다. 예를 들어, 화소의 면적에 대한 투과 영역의 면적의 비율을, 1% 이상 95% 이하, 바람직하게는 10% 이상 90% 이하, 더 바람직하게는 20% 이상 80% 이하로 할 수 있다. 특히, 40% 이상 또는 50% 이상으로 하는 것이 바람직하고, 60% 이상 80% 이하이라면 더 바람직하다.
또한, 도 21의 (A2)에 도시된 일점쇄선 C-D의 절단면에 상당하는 단면도를 도 21의 (B)에 도시하였다. 또한, 도 21의 (B)에는, 상면도에 도시되지 않은 액정 소자(930LC), 착색막(932CF), 차광막(932BM), 용량 소자(915), 구동 회로부(901) 등의 단면도 함께 도시하였다. 구동 회로부(901)는, 주사선 구동 회로부 또는 신호선 구동 회로부로서 사용할 수 있다. 또한, 구동 회로부(901)는 트랜지스터(911)를 가진다.
도 21의 (B)에 도시된 바와 같이, 백라이트 유닛(BLU)으로부터의 광은 파선의 화살표로 나타낸 방향으로 사출된다. 백라이트 유닛(BLU)의 광은 트랜지스터(914) 및 용량 소자(915) 등을 통하여 외부로 추출된다. 따라서, 트랜지스터(914) 및 용량 소자(915)를 구성하는 막 등에 대해서도, 투광성을 가지는 것이 바람직하다. 트랜지스터(914), 용량 소자(915) 등이 가지는 투광성 영역의 면적이 넓을수록, 백라이트 유닛(BLU)의 광을 효율적으로 사용할 수 있다.
또한, 도 21의 (B)에 도시된 바와 같이, 백라이트 유닛(BLU)으로부터의 광은 착색막(932CF)을 통하여 외부로 추출되어도 좋다. 착색막(932CF)을 통하여 추출함으로써, 원하는 색으로 착색할 수 있다. 착색막(932CF)은, 적색(R), 녹색(G), 청색(B), 시안(C), 마젠타(M), 옐로(Y) 등으로부터 선택할 수 있다.
또한, 도 20 및 도 21에 도시된 트랜지스터, 배선, 용량 소자 등에는, 이하에서 설명하는 재료를 사용할 수 있다.
트랜지스터가 가지는 반도체막은, 투광성을 가지는 반도체 재료를 사용하여 형성할 수 있다. 투광성을 가지는 반도체 재료로서는, 금속 산화물 또는 산화물 반도체(Oxide Semiconductor) 등을 들 수 있다. 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 그들에 더하여, 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
트랜지스터가 가지는 도전막은 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다. 투광성을 가지는 도전성 재료는 인듐, 아연, 주석 중에서 선택된 1종류 또는 복수의 종류를 포함하는 것이 바람직하다. 구체적으로는 In 산화물, In-Sn 산화물(ITO: Indium Tin Oxide라고도 함), In-Zn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Sn-Ti 산화물, In-Sn-Si 산화물, Zn 산화물, Ga-Zn 산화물 등을 들 수 있다.
또한 트랜지스터가 가지는 도전막에 불순물 원소를 함유시키거나 하여 저저항화시킨 산화물 반도체를 사용하여도 좋다. 상기 저저항화시킨 산화물 반도체는 산화물 도전체(OC: Oxide Conductor)라고 할 수 있다.
예를 들어 산화물 도전체는 산화물 반도체에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가함으로써 전도대 근방에 도너 준위가 형성된다. 산화물 반도체에 도너 준위가 형성됨으로써 산화물 반도체는 도전성이 높아져 도전체화한다.
또한 산화물 반도체는 에너지 갭이 크기 때문에(예를 들어 에너지 갭이 2.5eV 이상이기 때문에) 가시광에 대한 투광성을 가진다. 또한 상술한 바와 같이 산화물 도전체는 전도대 근방에 도너 준위를 가지는 산화물 반도체이다. 따라서 산화물 도전체는 도너 준위에 의한 흡수의 영향이 작고, 가시광에 대하여 산화물 반도체와 동등한 투광성을 가진다.
또한 산화물 도전체는 트랜지스터가 가지는 반도체막에 포함되는 금속 원소를 1종류 이상 가지는 것이 바람직하다. 동일한 금속 원소를 가지는 산화물 반도체를, 트랜지스터를 구성하는 층 중 2층 이상에 대하여 사용함으로써 제조 장치(예를 들어 성막 장치, 가공 장치 등)를 2 이상의 공정에서 공통적으로 사용하는 것이 가능해지기 때문에 제조 비용을 억제할 수 있다.
본 실시형태에 나타내는 표시 장치가 가지는 화소의 구성으로 함으로써, 발광 소자 및 백라이트 유닛 중 어느 한쪽 또는 양쪽으로부터 사출되는 광을 효율적으로 사용할 수 있다. 따라서, 소비전력이 억제된, 우수한 표시 장치를 제공할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 가지는 표시 모듈 및 전자 기기에 대하여 도 22 내지 도 24를 사용하여 설명한다.
<5-1. 표시 모듈>
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 22의 (A)에 도시된 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)에 접속된 표시 패널(6006), 프레임(6009), 프린트 기판(6010), 및 배터리(6011)를 가진다.
예를 들어, 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 패널(6006)에 사용할 수 있다. 이에 의하여 높은 수율로 표시 모듈을 제작할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 패널(6006)의 크기에 따라 형상이나 치수를 적절히 변경할 수 있다.
또한, 표시 패널(6006)과 중첩하도록 터치 패널을 제공하여도 좋다. 터치 패널로서는, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(6006)에 중첩시켜 사용할 수 있다. 또한, 터치 패널을 제공하지 않고, 표시 패널(6006)에 터치 패널 기능을 부여할 수도 있다.
프레임(6009)은 표시 패널(6006)의 보호 기능 이외에, 프린트 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자기 실드로서의 기능을 가진다. 또한 프레임(6009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(6010)은 전원 회로, 비디오 신호, 및 클럭 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원은 외부의 상용 전원이어도 좋고, 별도로 제공된 배터리(6011)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우에는 배터리(6011)를 생략할 수 있다.
또한, 표시 모듈(6000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가로 제공하여도 좋다.
도 22의 (B)는 광학식 터치 센서를 가지는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 프린트 기판(6010)에 제공된 발광부(6015) 및 수광부(受光部)(6016)를 가진다. 또한 상부 커버(6001)와 하부 커버(6002)에 의하여 둘러싸인 영역에 한 쌍의 도광부(導光部)(도광부(6017a), 도광부(6017b))를 가진다.
상부 커버(6001)와 하부 커버(6002)에는 예를 들어 플라스틱 등을 사용할 수 있다. 또한 상부 커버(6001)와 하부 커버(6002)는 각각 얇게(예를 들어 0.5mm 이상 5mm 이하) 할 수 있다. 그러므로 표시 모듈(6000)을 매우 경량으로 할 수 있다. 또한 적은 재료로 상부 커버(6001)와 하부 커버(6002)를 제작할 수 있어 제작 비용을 삭감할 수 있다.
표시 패널(6006)은 프레임(6009)을 사이에 끼워 프린트 기판(6010)이나 배터리(6011)와 중첩시켜 제공된다. 표시 패널(6006)과 프레임(6009)은 도광부(6017a) 및 도광부(6017b)에 고정된다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)에 의하여 표시 패널(6006) 상부를 경유하고, 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락이나 스타일러스 등의 피검지체에 의하여 광(6018)이 차광됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 패널(6006)의 인접된 2변을 따라 복수 제공된다. 수광부(6016)는 발광부(6015)와 대향되는 위치에 복수 제공된다. 이로써 터치 조작이 행해진 위치의 정보를 취득할 수 있다.
발광부(6015)는 예를 들어 LED 소자 등의 광원을 사용할 수 있다. 특히 발광부(6015)로서, 사용자에게 시인되지 않고, 또한 사용자에게 해를 끼치지 않는 적외선을 발하는 광원을 사용하는 것이 바람직하다.
수광부(6016)에는 발광부(6015)가 발하는 광을 수광하여 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
도광부(6017a) 및 도광부(6017b)로서는 적어도 광(6018)을 투과시키는 부재를 사용할 수 있다. 도광부(6017a) 및 도광부(6017b)를 사용함으로써 발광부(6015)와 수광부(6016)를 표시 패널(6006)의 아래 측에 배치할 수 있어, 외광이 수광부(6016)에 도달함으로써 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하는 것이 바람직하다. 이로써 터치 센서의 오동작을 더 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
<5-2. 전자 기기 1>
다음에, 도 23의 (A) 내지 도 23의 (E)에 전자 기기의 일례를 도시하였다.
도 23의 (A)는 파인더(8100)를 장착한 상태의 카메라(8000)의 외관을 도시한 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
여기서 카메라(8000)를, 렌즈(8006)를 하우징(8001)으로부터 떼서 교환할 수 있는 구성으로 하였지만, 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누름으로써 촬상할 수 있다. 또한, 표시부(8002)는 터치 패널로서의 기능을 가지며, 표시부(8002)를 터치함으로써 촬상할 수도 있다.
카메라(8000)의 하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에, 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 가진다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트를 가지고, 파인더(8100)를 카메라(8000)에 장착할 수 있다. 또한 상기 마운트는 전극을 가지고, 상기 전극을 통하여 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은, 전원 버튼으로서의 기능을 가진다. 버튼(8103)에 의하여 표시부(8102)의 표시의 ON/OFF를 전환할 수 있다.
카메라(8000)의 표시부(8002), 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있다.
또한, 도 23의 (A)에서는 카메라(8000)와 파인더(8100)를 다른 전자 기기로 하고, 이들을 탈착할 수 있는 구성으로 하였지만, 카메라(8000)의 하우징(8001)에 표시 장치를 구비하는 파인더가 내장되어도 좋다.
도 23의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 도시한 도면이다.
헤드마운트 디스플레이(8200)는, 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 가진다. 또한 장착부(8201)에는, 배터리(8206)가 내장된다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하고, 수신한 화상 데이터 등의 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한, 본체(8203)에 제공된 카메라로 사용자의 눈알이나 눈꺼풀의 움직임을 파악하고, 그 정보를 바탕으로 사용자의 시점(視点)의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)에는 사용자에게 접촉되는 위치에 복수의 전극이 제공되어도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극에 흐르는 전류를 검지함으로써, 사용자의 시점을 인식하는 기능을 가져도 좋다. 또한, 상기 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한, 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한, 사용자의 머리의 움직임 등을 검출하여, 표시부(8204)에 표시하는 영상을 그 움직임에 맞춰서 변화시켜도 좋다.
표시부(8204)에 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있다.
도 23의 (C), (D), 및 (E)는 헤드 마운트 디스플레이(8300)의 외관을 도시한 도면이다. 헤드마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드상의 고정구(8304), 및 한 쌍의 렌즈(8305)를 가진다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 인식할 수 있다. 또한, 표시부(8302)를 만곡시켜 배치하는 것이 바람직하다. 표시부(8302)를 만곡시켜 배치함으로써, 사용자가 높은 임장감을 느낄 수 있다. 또한 본 실시형태에서는, 표시부(8302)를 하나 제공하는 구성에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어 표시부(8302)를 2개 제공하는 구성으로 하여도 좋다. 이 경우 사용자의 한쪽 눈에 하나의 표시부가 배치되는 구성으로 하면, 시차를 사용한 3차원 표시 등을 수행하는 것도 가능해진다.
또한 표시부(8302)에 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 가지는 표시 장치는, 정세(精細)도가 매우 높기 때문에, 도 23의 (E)와 같이, 렌즈(8305)를 사용하여 확대하더라도 사용자에게 화소가 시인되지 않고, 현실감이 더 높은 영상을 표시할 수 있다.
<5-3. 전자 기기 2>
다음에, 도 23의 (A) 내지 (E)에 도시된 전자 기기와, 상이한 전자 기기의 일례를 도 24의 (A) 내지 (G)에 도시하였다.
도 24의 (A) 내지 (G)에 도시된 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가진다.
도 24의 (A) 내지 (G)에 도시된 전자 기기는 다양한 기능을 가진다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 24의 (A) 내지 (G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 또한, 도 24의 (A) 내지 (G)에는 도시되지 않았지만, 전자 기기는 복수의 표시부를 가지는 구성으로 하여도 좋다. 또한, 이 전자 기기에 카메라 등을 제공하여 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 24의 (A) 내지 (G)에 도시된 전자 기기의 상세한 사항에 대하여 아래에서 설명한다.
도 24의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 대화면, 예를 들어, 50인치 이상 또는 100인치 이상의 표시부(9001)를 제공할 수 있다.
도 24의 (B)는 휴대 정보 단말(9101)을 도시한 사시도이다. 휴대 정보 단말(9101)은 예를 들어 전화기, 수첩, 또는 정보 열람 장치 등 중에서 선택된 하나 또는 복수의 기능을 가진다. 구체적으로는 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말(9101)에는 스피커, 접속 단자, 센서 등을 제공하여도 좋다. 또한, 휴대 정보 단말(9101)은 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001) 중 한 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일례로서는, 전자 메일이나 SNS(Social Networking Service)나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 전자 메일이나 SNS 등의 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 24의 (C)는 휴대 정보 단말(9102)을 도시한 사시도이다. 휴대 정보 단말(9102)은 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어, 휴대 정보 단말(9102)의 사용자는 옷의 가슴 포켓에 휴대 정보 단말(9102)을 수납한 상태로, 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화번호 또는 이름 등을 휴대 정보 단말(9102)의 위쪽으로부터 관찰할 수 있는 위치에 표시한다. 사용자는 휴대 정보 단말(9102)을 포켓으로부터 꺼내지 않고, 표시를 확인하여, 전화를 받을지 여부를 판단할 수 있다.
도 24의 (D)는 손목시계형의 휴대 정보 단말(9200)을 도시한 사시도이다. 휴대 정보 단말(9200)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등 다양한 애플리케이션을 실행할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한 휴대 정보 단말(9200)은 통신 규격된 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신이 가능한 헤드세트와의 상호 통신에 의하여 핸즈프리로 통화할 수도 있다. 또한 휴대 정보 단말(9200)은 접속 단자(9006)를 가지고, 커넥터를 통하여 다른 정보 단말기와 직접 데이터를 주고받을 수 있다. 또한 접속 단자(9006)를 통하여 충전을 수행할 수도 있다. 또한 충전 동작은 접속 단자(9006)를 통하지 않고, 무선 급전에 의하여 수행하여도 좋다.
도 24의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말(9201)을 도시한 사시도이다. 또한, 도 24의 (E)는 휴대 정보 단말(9201)을 펼친한 상태의 사시도이고, 도 24의 (F)는 휴대 정보 단말(9201)을 펼친한 상태 및 접은 상태 중 어느 한쪽으로부터 다른 쪽으로 변화하는 도중의 상태의 사시도이고, 도 24의 (G)는 휴대 정보 단말(9201)을 접은 상태의 사시도이다. 휴대 정보 단말(9201)은 접은 상태에서는 휴대성이 우수하고, 펼친 상태에서는 이음매가 없는 넓은 표시 영역으로 표시의 일람성이 우수하다. 휴대 정보 단말(9201)이 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 힌지(9055)를 개재하여 2개의 하우징(9000) 사이를 굴곡시킴으로써, 휴대 정보 단말(9201)을 펼친 상태로부터 접은 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에서 설명된 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다. 다만, 본 발명의 일 형태에 따른 반도체 장치는 표시부를 가지지 않는 전자 기기에도 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
001: 영역
002: 영역
003: 영역
100A: 트랜지스터
100B: 트랜지스터
100C: 트랜지스터
100D: 트랜지스터
100E: 트랜지스터
100F: 트랜지스터
102: 기판
104: 도전막
106: 절연막
108: 금속 산화물
108_1: 금속 산화물
108_1_0: 금속 산화물
108_2: 금속 산화물
108_2_0: 금속 산화물
108_3: 금속 산화물
112: 도전막
112a: 도전막
112a_1: 도전막
112a_2: 도전막
112a_3: 도전막
112b: 도전막
112b_1: 도전막
112b_2: 도전막
112b_3: 도전막
112c: 도전막
113a: 절연막
113b: 절연막
115: 절연막
115_1: 절연막
115_2: 절연막
115_3: 절연막
116: 절연막
120: 도전막
120a: 도전막
120b: 도전막
151: 개구부
152a: 개구부
152b: 개구부
191: 타깃
192: 플라스마
193: 타깃
194: 플라스마
201: 채널 형성 영역
202A: 단부 영역
202B: 단부 영역
203A: 영역
203B: 영역
203C: 영역
203D: 영역
204A: 단부
204B: 단부
206: 간격
207: 간격
211: 채널 폭
212: 단부 폭
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 밀봉재
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
770: 평탄화 절연막
772: 도전막
773: 절연막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
786: EL층
788: 도전막
790: 용량 소자
791: 터치 패널
792: 절연막
793: 전극
794: 전극
795: 절연막
796: 전극
797: 절연막
900: 화소
900s: 차광 영역
900t: 투과 영역
901: 구동 회로부
902: 배선
904: 배선
906: 배선
910: 트랜지스터
911: 트랜지스터
912: 트랜지스터
913: 용량 소자
914: 트랜지스터
915: 용량 소자
916B: 발광 영역
916G: 발광 영역
916R: 발광 영역
918B: 표시 영역
918G: 표시 영역
918R: 표시 영역
918W: 표시 영역
930EL: 발광 소자
930LC: 액정 소자
932CF: 착색막
932BM: 차광막
6000: 표시 모듈
6001: 상부 커버
6002: 하부 커버
6005: FPC
6006: 표시 패널
6009: 프레임
6010: 프린트 기판
6011: 배터리
6015: 발광부
6016: 수광부
6017a: 도광부
6017b: 도광부
6018: 광
8000: 카메라
8001: 하우징
8002: 표시부
8003: 조작 버튼
8004: 셔터 버튼
8006: 렌즈
8100: 파인더
8101: 하우징
8102: 표시부
8103: 버튼
8200: 헤드 마운트 디스플레이
8201: 장착부
8202: 렌즈
8203: 본체
8204: 표시부
8205: 케이블
8206: 배터리
8300: 헤드 마운트 디스플레이
8301: 하우징
8302: 표시부
8304: 고정구
8305: 렌즈
9000: 하우징
9001: 표시부
9003: 스피커
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9050: 조작 버튼
9051: 정보
9052: 정보
9053: 정보
9054: 정보
9055: 힌지
9100: 텔레비전 장치
9101: 휴대 정보 단말
9102: 휴대 정보 단말
9200: 휴대 정보 단말
9201: 휴대 정보 단말

Claims (15)

  1. 금속 산화물을 가지는 반도체 장치로서,
    상기 반도체 장치는,
    게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 상기 금속 산화물;
    상기 금속 산화물 위의 한 쌍의 전극; 및
    상기 금속 산화물 위의 제 2 절연막을 포함하고,
    상기 금속 산화물은 소스 영역, 드레인 영역, 제 1 영역, 제 2 영역, 및 제 3 영역을 가지고,
    상기 한 쌍의 전극 각각은 좁은 영역과 넓은 영역을 포함하고,
    상기 좁은 영역은 채널 폭 방향에서 상기 금속 산화물보다 좁고,
    상기 넓은 영역은 상기 채널 폭 방향에서 상기 금속 산화물보다 넓고,
    상기 좁은 영역 및 상기 넓은 영역 둘 다 상기 금속 산화물에 중첩하며,
    상기 소스 영역은 상기 한 쌍의 전극 중 한쪽과 접촉하고,
    상기 드레인 영역은 상기 한 쌍의 전극 중 다른 쪽과 접촉하고,
    상기 제 1 영역, 상기 제 2 영역, 및 상기 제 3 영역은 모두 채널 길이 방향을 따라 상기 소스 영역과 상기 드레인 영역에 끼워지고,
    상기 제 2 영역은, 상기 채널 폭 방향을 따라 상기 제 1 영역과 상기 제 3 영역에 끼워지고,
    상기 제 1 영역 및 상기 제 3 영역은 각각 상기 금속 산화물의 단부를 포함하고,
    채널 길이 방향을 따른 길이에서, 상기 제 2 영역의 길이는 상기 제 1 영역의 길이 또는 상기 제 3 영역의 길이보다 작은, 반도체 장치.
  2. 제 1 항에 있어서,
    채널 길이 방향을 따른 길이에서,
    상기 제 2 영역의 길이는 0μm보다 크고 4μm 미만이고,
    상기 제 1 영역의 길이 또는 상기 제 3 영역의 길이는, 상기 제 2 영역의 길이의 3배보다 크고, 상기 금속 산화물의 길이보다 작은, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스 영역으로부터 상기 드레인 영역까지의 최단 경로는, 상기 제 2 영역에 포함되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 금속 산화물은, 제 1 금속 산화물과, 상기 제 1 금속 산화물의 상면에 접촉하는 제 2 금속 산화물을 가지고,
    상기 제 1 금속 산화물 및 상기 제 2 금속 산화물은 각각 In과, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘)과, Zn을 가지고,
    상기 제 1 금속 산화물은, 상기 제 2 금속 산화물보다 결정성이 낮은 영역을 가지는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 금속 산화물 및 상기 제 2 금속 산화물은 각각 상기 In, 상기 M, 및 상기 Zn의 원자수의 총합에 대하여 상기 In의 함유량이 40% 이상 50% 이하의 영역과, 상기 M의 함유량이 5% 이상 30% 이하의 영역을 가지는, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 금속 산화물 및 상기 제 2 금속 산화물은 각각 상기 In의 원자수비가 4인 경우, 상기 M의 원자수비가 1.5 이상 2.5 이하이며, 상기 Zn의 원자수비가 2 이상 4 이하인, 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제 1 금속 산화물 및 상기 제 2 금속 산화물은 각각 상기 In의 원자수비가 5인 경우, 상기 M의 원자수비가 0.5 이상 1.5 이하이며, 상기 Zn의 원자수비가 5 이상 7 이하인, 반도체 장치.
  8. 제 4 항에 있어서,
    상기 금속 산화물을 XRD 분석에 의하여 측정한 경우에, 상기 제 1 금속 산화물은 2θ=31° 근방에 피크가 관찰되지 않고,
    상기 제 2 금속 산화물은, 2θ=31° 근방에 피크가 관찰되는, 반도체 장치.
  9. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체;
    상기 산화물 반도체 위의 한 쌍의 전극으로서, 상기 한 쌍의 전극은 평면도 상에서, 서로 마주보며, 또한 서로를 향해 좁아지는 폭을 갖는, 상기 한 쌍의 전극; 및
    상기 산화물 반도체 위의 제 2 절연막
    을 포함하는 반도체 장치.
  10. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체;
    상기 산화물 반도체 위의 한 쌍의 전극으로서, 상기 한 쌍의 전극은 평면도 상에서, 서로 마주보며, 또한 서로를 향해 좁아지는 폭을 갖는, 상기 한 쌍의 전극; 및
    상기 산화물 반도체 위의 제 2 절연막
    을 포함하고,
    채널 길이 방향에서의 상기 산화물 반도체의 단부와, 상기 한 쌍의 전극 중 어느 하나의 전극의 폭이 좁아지는 측면은 예각으로 교차하는, 반도체 장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 산화물 반도체는, 제 1 산화물 반도체와, 상기 제 1 산화물 반도체의 상면에 접촉하는 제 2 산화물 반도체를 가지고,
    상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체는 각각 In과, 원소 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘)과, Zn을 가지고,
    상기 제 1 산화물 반도체는, 상기 제 2 산화물 반도체보다 결정성이 낮은 영역을 가지는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체는 각각 상기 In, 상기 M, 및 상기 Zn의 원자수의 총합에 대하여 상기 In의 함유량이 40% 이상 50% 이하의 영역과, 상기 M의 함유량이 5% 이상 30% 이하의 영역을 가지는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체는 각각 상기 In의 원자수비가 4인 경우, 상기 M의 원자수비가 1.5 이상 2.5 이하이며, 상기 Zn의 원자수비가 2 이상 4 이하인, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 1 산화물 반도체 및 상기 제 2 산화물 반도체는 각각 상기 In의 원자수비가 5인 경우, 상기 M의 원자수비가 0.5 이상 1.5 이하이며, 상기 Zn의 원자수비가 5 이상 7 이하인, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 산화물 반도체를 XRD 분석에 의하여 측정한 경우에, 상기 제 1 산화물 반도체는 2θ=31°근방에 피크가 관찰되지 않고,
    상기 제 2 산화물 반도체는, 2θ=31°근방에 피크가 관찰되는, 반도체 장치.
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