JP2017195369A - 半導体装置または当該半導体装置を有する表示装置 - Google Patents

半導体装置または当該半導体装置を有する表示装置 Download PDF

Info

Publication number
JP2017195369A
JP2017195369A JP2017077464A JP2017077464A JP2017195369A JP 2017195369 A JP2017195369 A JP 2017195369A JP 2017077464 A JP2017077464 A JP 2017077464A JP 2017077464 A JP2017077464 A JP 2017077464A JP 2017195369 A JP2017195369 A JP 2017195369A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
film
semiconductor film
transistor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017077464A
Other languages
English (en)
Other versions
JP6976703B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
岡崎　健一
Kenichi Okazaki
健一 岡崎
黒崎　大輔
Daisuke Kurosaki
大輔 黒崎
安孝 中澤
Yasutaka Nakazawa
安孝 中澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017195369A publication Critical patent/JP2017195369A/ja
Priority to JP2021183034A priority Critical patent/JP7342090B2/ja
Application granted granted Critical
Publication of JP6976703B2 publication Critical patent/JP6976703B2/ja
Priority to JP2023140011A priority patent/JP2023165715A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

【課題】酸化物半導体膜を有するトランジスタにおいて、電界効果移動度を向上させると共に信頼性を向上させる。【解決手段】酸化物半導体膜を有する半導体装置であって、半導体装置は、ゲート電極と、ゲート電極上の絶縁膜と、絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の一対の電極と、を有し、酸化物半導体膜は、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ、同じ元素を有し、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも結晶性が低い領域を有する。【選択図】図１

Description

本発明の一態様は、酸化物半導体膜を有する半導体装置に関する。または、本発明の一態様は、上記半導体装置を有する表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
トランジスタに適用可能な半導体材料として、酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
また、非特許文献１では、インジウムと、ガリウムと、亜鉛とを有する酸化物半導体は、Ｉｎ１−ｘＧａ１＋ｘＯ３（ＺｎＯ）ｍ（ｘは−１≦ｘ≦１を満たす数、ｍは自然数）で表されるホモロガス相を有することについて開示されている。また、非特許文献１では、ホモロガス相の固溶域（ｓｏｌｉｄ ｓｏｌｕｔｉｏｎ ｒａｎｇｅ）について開示されている。例えば、ｍ＝１の場合のホモロガス相の固溶域は、ｘが−０．３３から０．０８の範囲であり、ｍ＝２の場合のホモロガス相の固溶域は、ｘが−０．６８から０．３２の範囲である。
特開２０１４−７３９９号公報
Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐｐ．２９８−３１５
酸化物半導体膜をチャネル領域に用いるトランジスタとしては、電界効果移動度が高い方が好ましい。しかしながら、トランジスタの電界効果移動度を高めると、トランジスタの特性がノーマリーオンの特性になりやすいといった問題がある。なお、ノーマリーオンとは、ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことである。
また、酸化物半導体膜をチャネル領域に用いるトランジスタにおいて、酸化物半導体膜中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜中にキャリア供給源が生成されると、酸化物半導体膜を有するトランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。
例えば、酸化物半導体膜中に酸素欠損が多すぎると、トランジスタのしきい値電圧がマイナス側にシフトしてしまい、ノーマリーオンの特性になる。よって、酸化物半導体膜中、特にチャネル領域においては、酸素欠損が少ない、あるいはノーマリーオンの特性にならない程度の酸素欠損量であることが好ましい。
上記問題に鑑み、本発明の一態様は、酸化物半導体膜を有するトランジスタにおいて、電界効果移動度を向上させると共に信頼性を向上させることを課題の１つとする。または、本発明の一態様は、酸化物半導体膜を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の第１の態様は、酸化物半導体膜を有する半導体装置であって、半導体装置は、ゲート電極と、ゲート電極上の絶縁膜と、絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の一対の電極と、を有し、酸化物半導体膜は、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ、同じ元素を有し、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも結晶性が低い領域を有する、半導体装置である。
上記第１の態様において、第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ独立に、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有すると好ましい。
また、上記第１の態様において、Ｉｎ、Ｍ、及びＺｎの原子数の総和に対して、Ｉｎの原子数比が４の場合、Ｍの原子数比が１．５以上２．５以下であり、且つＺｎの原子数比が２以上４以下であると好ましい。また、上記態様において、Ｉｎ、Ｍ、及びＺｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であると好ましい。
また、上記第１の態様において、Ｉｎ、Ｍ、及びＺｎの原子数の総和に対して、Ｉｎの原子数比が５の場合、Ｍの原子数比が０．５以上１．５以下であり、且つＺｎの原子数比が５以上７以下であると好ましい。また、上記態様において、Ｉｎ、Ｍ、及びＺｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍であると好ましい。
または、本発明の第２の態様は、酸化物半導体膜を有する半導体装置であって、半導体装置は、ゲート電極と、ゲート電極上の絶縁膜と、絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の一対の電極と、を有し、酸化物半導体膜は、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ、同じ元素を有し、第１の酸化物半導体膜は、第２の酸化物半導体膜より電子親和力が大きく、第１の酸化物半導体膜の電子親和力と、第２の酸化物半導体膜の電子親和力との差が０．１５ｅＶ以上２．０ｅＶ以下であり、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも結晶性が低い領域を有する、半導体装置である。
または、本発明の第３の態様は、酸化物半導体膜を有する半導体装置であって、半導体装置は、ゲート電極と、ゲート電極上の絶縁膜と、絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の一対の電極と、を有し、酸化物半導体膜は、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ独立に、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有し、第１の酸化物半導体膜のＺｎの原子数に対するＩｎの原子数比は、第２の酸化物半導体膜のＺｎの原子数に対するＩｎの原子数比より大きく、第１の酸化物半導体膜は、第２の酸化物半導体膜よりも結晶性が低い領域を有する、半導体装置である。
上記第２の態様及び第３の態様において、第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ独立に、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有すると好ましい。
上記第２の態様及び第３の態様において、第１の酸化物半導体膜のＩｎ、Ｍ、及びＺｎの原子数の総和に対して、Ｉｎの原子数比が４の場合、Ｍの原子数比が１．５以上２．５以下であり、且つ前記Ｚｎの原子数比が２以上４以下であると好ましい。また、上記態様において、前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であると好ましい。また、第２の酸化物半導体膜のＩｎ、Ｍ、及びＺｎの原子数の総和に対して、Ｉｎの原子数比が１の場合、Ｍの原子数比が０．５以上１．５以下であり、且つＺｎの原子数比が０．１以上２以下であると好ましい。また、上記態様において、Ｉｎ、Ｍ、及びＺｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１近傍であると好ましい。
また、上記第２の態様及び第３の態様において、第１の酸化物半導体膜のＩｎ、Ｍ、及びＺｎの原子数の総和に対して、Ｉｎの原子数比が４の場合、Ｍの原子数比が１．５以上２．５以下であり、且つＺｎの原子数比が２以上４以下であると好ましい。また、上記態様において、Ｉｎ、Ｍ、及びＺｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であると好ましい。また、第２の酸化物半導体膜のＩｎ、Ｍ、及びＺｎの原子数の総和に対して、Ｉｎの原子数比が５の場合、Ｍの原子数比が０．５以上１．５以下であり、且つＺｎの原子数比が５以上７以下であると好ましい。また、上記態様において、Ｉｎ、Ｍ、及びＺｎの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍であると好ましい。
また、上記第１の態様乃至第３の態様それぞれにおいて、第１の酸化物半導体膜は、第１の領域と、第２の領域と、が混在した複合酸化物半導体を有し、第１の領域は、インジウム、亜鉛、及び酸素の中から選ばれるいずれか一つまたは複数を主成分とする複数の第１のクラスタを有し、第２の領域は、インジウム、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）、亜鉛、及び酸素の中から選ばれるいずれか一つまたは複数を主成分とする複数の第２のクラスタを有し、複数の第１のクラスタは、それぞれ互いに繋がる部分を有し、複数の第２のクラスタは、それぞれ互いに繋がる部分を有すると好ましい。
また、上記第１の態様乃至第３の態様それぞれにおいて、第２の酸化物半導体膜は、結晶部を有し、結晶部は、ｃ軸配向性を有すると好ましい。
また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置と、表示素子と、を有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記態様にいずれか一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。
本発明の一態様により、酸化物半導体膜を有するトランジスタにおいて、電界効果移動度を向上させると共に信頼性を向上させることができる。または、本発明の一態様により、酸化物半導体膜を有するトランジスタにおいて、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 酸化物半導体膜中に拡散する酸素または過剰酸素の拡散経路を表す概念図。 複合酸化物半導体を説明する上面模式図及び断面模式図。 複合酸化物半導体を説明する上面模式図及び断面模式図。 複合酸化物半導体を説明する上面模式図及び断面模式図。 複合酸化物半導体の原子数比を説明する図。 スパッタリング装置を説明する図。 複合酸化物半導体の作製方法を説明する工程フロー図。 ターゲット近傍の断面を説明する図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 半導体装置の上面及び断面を説明する図。 半導体装置の断面を説明する図。 表示パネルの構成例を説明する図。 表示パネルの構成例を説明する図。 表示装置を説明するブロック図及び回路図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 表示装置を説明する斜視図。 トランジスタのＩｄ−Ｖｇ特性を説明する図。 トランジスタのＧＢＴ試験結果を説明する図。 トランジスタのＩｄ−Ｖｇ特性を説明する図。 トランジスタのＧＢＴ試験結果を説明する図。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、トランジスタのしきい値電圧とは、トランジスタにチャネルが形成されたときのゲート電圧（Ｖｇ）を指す。具体的には、トランジスタのしきい値電圧とは、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ）の平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流（Ｉｄ）の平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）を指す場合がある。あるいは、トランジスタのしきい値電圧とは、チャネル長をＬ、チャネル幅をＷとし、Ｉｄ［Ａ］×Ｌ［μｍ］／Ｗ［μｍ］の値が１×１０−９［Ａ］となるゲート電圧（Ｖｇ）を指す場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。または、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
また、本明細書等において、半導体の不純物とは、半導体膜を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体を有する場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンを有する場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、図１乃至図１１を参照して説明する。
＜１−１．半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１００は、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の導電膜１１２ａと、酸化物半導体膜１０８上の導電膜１１２ｂと、を有する。また、トランジスタ１００上、具体的には、酸化物半導体膜１０８、導電膜１１２ａ、及び導電膜１１２ｂ上には、絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の絶縁膜１１８とが形成されている。
なお、トランジスタ１００は、所謂チャネルエッチ型のトランジスタである。
また、酸化物半導体膜１０８は、絶縁膜１０６上の酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、を有する。なお、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２は、それぞれ同じ元素を有する。例えば、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２は、それぞれ独立に、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有すると好ましい。
また、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２は、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。一例としては、酸化物半導体膜１０８＿１のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。また、酸化物半導体膜１０８＿２のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。ここで、近傍とは、Ｉｎが４の場合、Ｍが１．５以上２．５以下であり、且つＺｎが２以上４以下を含む。このように、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２を概略同じ組成とすることで、同じスパッタリングターゲットを用いて形成できるため、製造コストを抑制することが可能である。また、同じスパッタリングターゲットを用いる場合、同一チャンバーにて真空中で連続して酸化物半導体膜１０８＿１及び酸化物半導体膜１０８＿２を成膜することができるため、酸化物半導体膜１０８＿１と、酸化物半導体膜１０８＿２との界面に不純物が取り込まれるのを抑制することができる。
酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２が、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタ１００の電界効果移動度を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が５０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が１００ｃｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有する信号線からの信号の供給を行うソースドライバ（とくに、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
一方で、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２が、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有していても、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２それぞれの結晶性が高い場合、電界効果移動度が低くなる場合がある。
しかしながら、本発明の一態様の半導体装置においては、酸化物半導体膜１０８＿１は、酸化物半導体膜１０８＿２よりも結晶性が低い領域を有する。なお、酸化物半導体膜１０８の結晶性としては、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いて分析することで解析できる。
酸化物半導体膜１０８＿１が結晶性の低い領域を有する場合、以下の優れた効果を有する。
まず、酸化物半導体膜１０８中に形成されうる酸素欠損について説明を行う。
酸化物半導体膜１０８に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜１０８中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜１０８中にキャリア供給源が生成されると、酸化物半導体膜１０８を有するトランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８においては、酸素欠損が少ないほど好ましい。
そこで、本発明の一態様においては、酸化物半導体膜１０８近傍の絶縁膜、具体的には、酸化物半導体膜１０８の上方に形成される絶縁膜１１４、１１６が過剰酸素を含有する構成である。絶縁膜１１４、１１６から酸化物半導体膜１０８へ酸素または過剰酸素を移動させることで、酸化物半導体膜中の酸素欠損を低減することが可能となる。
ここで、図１１（Ａ）（Ｂ）を用いて、酸化物半導体膜１０８中に拡散する酸素または過剰酸素の経路について説明する。図１１（Ａ）（Ｂ）は、酸化物半導体膜１０８中に拡散する酸素または過剰酸素の拡散経路を表す概念図であり、図１１（Ａ）はチャネル長方向の概念図であり、図１１（Ｂ）はチャネル幅方向の概念図である。
絶縁膜１１４、１１６が有する酸素または過剰酸素は、上方側から、すなわち酸化物半導体膜１０８＿２を通過して、酸化物半導体膜１０８＿１に拡散する（図１１（Ａ）（Ｂ）に示すＲｏｕｔｅ １）。
あるいは、絶縁膜１１４、１１６が有する酸素または過剰酸素は、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２それぞれの側面から酸化物半導体膜１０８中に拡散する（図１１（Ｂ）に示すＲｏｕｔｅ ２）。
例えば、図１１（Ａ）（Ｂ）に示すＲｏｕｔｅ １の場合、酸化物半導体膜１０８＿２の結晶性が高い場合、酸素または過剰酸素の拡散を阻害する場合がある。一方で、図１１（Ｂ）に示すＲｏｕｔｅ ２の場合、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２それぞれの側面から、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２に酸素または過剰酸素を拡散させることが可能となる。
また、図１１（Ｂ）に示すＲｏｕｔｅ ２の場合、酸化物半導体膜１０８＿１の結晶性が、酸化物半導体膜１０８＿２の結晶性よりも低い領域を有するため、当該領域が過剰酸素の拡散経路となり、酸化物半導体膜１０８＿１よりも結晶性の高い酸化物半導体膜１０８＿２にも過剰酸素を拡散させることができる。なお、図１１（Ａ）（Ｂ）中には、図示しないが、絶縁膜１０６が酸素または過剰酸素を有する場合、絶縁膜１０６からも酸化物半導体膜１０８中に酸素または過剰酸素が拡散しうる。
このように、本発明の一態様の半導体装置においては、結晶構造が異なる酸化物半導体膜の積層構造とし、結晶性の低い領域を過剰酸素の拡散経路とすることで、信頼性の高い半導体装置を提供することができる。
なお、酸化物半導体膜１０８を結晶性が低い酸化物半導体膜のみで構成する場合、バックチャネル側、すなわち酸化物半導体膜１０８＿２に相当する領域に不純物（例えば、水素または水分など）の付着、または不純物が混入することにより、信頼性が悪くなる場合がある。
酸化物半導体膜１０８に混入する水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。したがって、酸化物半導体膜１０８においては、水素または水分などの不純物が少ないほど好ましい。
そこで、本発明の一態様において、酸化物半導体膜の上層の酸化物半導体膜の結晶性を高めることで、酸化物半導体膜１０８に混入しうる不純物を抑制することができる。特に、酸化物半導体膜１０８＿２の結晶性を高めることで、導電膜１１２ａ、１１２ｂを加工する際のダメージを抑制することができる。酸化物半導体膜１０８の表面、すなわち酸化物半導体膜１０８＿２の表面は、導電膜１１２ａ、１１２ｂの加工の際のエッチャントまたはエッチングガスに曝される。しかしながら、酸化物半導体膜１０８＿２は、結晶性が高い領域を有するため、結晶性が低い酸化物半導体膜１０８＿１と比較してエッチング耐性に優れる。したがって、酸化物半導体膜１０８＿２は、エッチングストッパとして機能する。
なお、酸化物半導体膜１０８としては、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。なお、酸化物半導体膜中の不純物としては、代表的には水、水素などが挙げられる。本明細書等において、酸化物半導体膜中から水及び水素を低減または除去することを、脱水化、脱水素化と表す場合がある。また、酸化物半導体膜、または酸化物絶縁膜中に酸素を添加することを、加酸素化と表す場合があり、加酸素化され且つ化学量論的組成よりも過剰の酸素を有する状態を過酸素化状態と表す場合がある。
高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
また、酸化物半導体膜１０８＿１は、酸化物半導体膜１０８＿２よりも結晶性が低い領域を有することで、キャリア密度が高くなる場合がある。
また、酸化物半導体膜１０８＿１のキャリア密度が高くなると、酸化物半導体膜１０８＿１の伝導帯に対してフェルミ準位が相対的に高くなる場合がある。これにより、酸化物半導体膜１０８＿１の伝導帯の下端が低くなり、酸化物半導体膜１０８＿１の伝導帯下端と、ゲート絶縁膜（ここでは、絶縁膜１０６）中に形成されうるトラップ準位とのエネルギー差が大きくなる場合がある。該エネルギー差が大きくなることにより、ゲート絶縁膜中にトラップされる電荷が少なくなり、トランジスタのしきい値電圧の変動を小さくできる場合がある。また、酸化物半導体膜１０８＿１のキャリア密度が高くなると、酸化物半導体膜１０８の電界効果移動度を高めることができる。
また、酸化物半導体膜１０８＿１は、複合酸化物半導体であると好適である。当該複合酸化物半導体については、実施の形態２にて詳細に説明する。
なお、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００において、絶縁膜１０６は、トランジスタ１００のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６、１１８は、トランジスタ１００の保護絶縁膜としての機能を有する。また、トランジスタ１００において、導電膜１０４は、ゲート電極としての機能を有し、導電膜１１２ａは、ソース電極としての機能を有し、導電膜１１２ｂは、ドレイン電極としての機能を有する。なお、本明細書等において、絶縁膜１０６を第１の絶縁膜と、絶縁膜１１４、１１６を第２の絶縁膜と、絶縁膜１１８を第３の絶縁膜と、それぞれ呼称する場合がある。
＜１−２．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。
［導電膜］
ゲート電極として機能する導電膜１０４、ソース電極として機能する導電膜１１２ａ、ドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウムと錫とを有する酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムとタングステンとを有する酸化物（Ｉｎ−Ｗ酸化物）、インジウムとタングステンと亜鉛とを有する酸化物（Ｉｎ−Ｗ−Ｚｎ酸化物）、インジウムとチタンとを有する酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムとチタンと錫とを有する酸化物（Ｉｎ−Ｔｉ−Ｓｎ酸化物）、インジウムと亜鉛とを有する酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムと錫とシリコンとを有する酸化物（Ｉｎ−Ｓｎ−Ｓｉ酸化物）、インジウムとガリウムと亜鉛とを有する酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物）等の酸化物導電体または酸化物半導体を適用することもできる。
ここで、酸化物導電体について説明を行う。本明細書等において、酸化物導電体をＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい。酸化物導電体としては、例えば、酸化物半導体に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は、導電性が高くなり導電体化する。導電体化された酸化物半導体を、酸化物導電体ということができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
また、導電膜１１２ａ、１１２ｂには、上述の金属元素の中でも、特に銅、チタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、導電膜１１２ａ、１１２ｂとしては、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅または水素に対して、高いバリア性を有する。また、窒化タンタル膜は、さらに自身からの水素の放出が少ないため、酸化物半導体膜１０８と接する導電膜、または酸化物半導体膜１０８の近傍の導電膜として、最も好適に用いることができる。また、導電膜１１２ａ、１１２ｂとして、銅膜を用いると、導電膜１１２ａ、１１２ｂの抵抗を低くすることができるため好適である。
また、導電膜１１２ａ、１１２ｂを、無電解めっき法により形成することができる。当該無電解めっき法により形成できる材料としては、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ａｕ、Ｓｎ、Ｃｏ、Ａｇ、及びＰｄの中から選ばれるいずれか一つまたは複数を用いることが可能である。特に、ＣｕまたはＡｇを用いると、導電膜の抵抗を低くすることができるため、好適である。
［ゲート絶縁膜として機能する絶縁膜］
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。なお、絶縁膜１０６を、積層構造、または３層以上の積層構造としてもよい。
また、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１０６は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、絶縁膜１０６は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０６に過剰酸素領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０６を形成する、もしくは成膜後の絶縁膜１０６を酸素雰囲気下で熱処理すればよい。
また、絶縁膜１０６として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１０６の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１００のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を厚膜化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
［酸化物半導体膜］
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
また、上記に示す＜１−１−２．半導体装置の構成例２＞において、酸化物半導体膜１０８＿２がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦ＭまたはＺｎ≦Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等が挙げられる。
また、酸化物半導体膜１０８が、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜１０８を形成しやすくなる。なお、成膜される酸化物半導体膜１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、酸化物半導体膜１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される酸化物半導体膜１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。
また、酸化物半導体膜１０８は、非単結晶構造であると好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
［保護絶縁膜として機能する絶縁膜 １］
絶縁膜１１４、１１６は、トランジスタ１００の保護絶縁膜としての機能を有する。また、絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。すなわち、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過性が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０よりも大きく２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計は、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルのスピン密度の合計に相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜である。上記の酸化物絶縁膜は、加熱により酸素の一部が脱離する。なお、ＴＤＳにおいて、上記の酸化物絶縁膜は、酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上の領域を有する。また、上記の酸素の放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。また、上記の酸素の放出量は、ＴＤＳにおける酸素原子に換算しての総量である。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これに限定されず、例えば、絶縁膜１１４の単層構造、あるいは３層以上の積層構造としてもよい。
［保護絶縁膜として機能する絶縁膜 ２］
絶縁膜１１８は、トランジスタ１００の保護絶縁膜として機能する。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。
絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜、金属膜などの様々な膜としては、スパッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。また、熱ＣＶＤ法としては、原料ガスをチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板上に膜を堆積させればよい。
また、ＡＬＤ法としては、原料ガスをチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板上に膜を堆積させればよい。
＜１−３．半導体装置の構成例２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００の変形例について、図２乃至図６を用いて説明する。
図２（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ａの上面図であり、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図２（Ｃ）は、図２（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
図２（Ａ）（Ｂ）に示すトランジスタ１００Ａは、所謂チャネル保護型のトランジスタ構造である。このように、本発明の一態様の半導体装置は、チャネルエッチ型、及びチャネル保護型の双方のトランジスタ構造とすることができる。
なお、トランジスタ１００Ａにおいては、絶縁膜１１４、１１６は、開口部１４１ａ、１４１ｂを有する。また、開口部１４１ａ、１４１ｂを介して酸化物半導体膜１０８と導電膜１１２ａ、１１２ｂとが接続されている。また、導電膜１１２ａ、１１２ｂ上に絶縁膜１１８が形成されている。また、絶縁膜１１４、１１６は、所謂チャネル保護膜としての機能を有する。なお、トランジスタ１００Ａのその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
また、図３（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｂの上面図であり、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図３（Ｃ）は、図３（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１００Ｂは、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の導電膜１１２ａと、酸化物半導体膜１０８上の導電膜１１２ｂと、酸化物半導体膜１０８、導電膜１１２ａ、及び導電膜１１２ｂ上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の導電膜１２０ａと、絶縁膜１１６上の導電膜１２０ｂと、絶縁膜１１６、導電膜１２０ａ、及び導電膜１２０ｂ上の絶縁膜１１８と、を有する。
また、絶縁膜１１４、１１６は、開口部１４２ａを有する。また、絶縁膜１０６、１１４、１１６は、開口部１４２ｂを有する。導電膜１２０ａは、開口部１４２ｂを介して、導電膜１０４と電気的に接続される。また、導電膜１２０ｂは、開口部１４２ａを介して、導電膜１１２ｂと電気的に接続される。
なお、トランジスタ１００Ｂにおいて、絶縁膜１０６は、トランジスタ１００Ｂの第１のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６は、トランジスタ１００Ｂの第２のゲート絶縁膜としての機能を有し、絶縁膜１１８は、トランジスタ１００Ｂの保護絶縁膜としての機能を有する。また、トランジスタ１００Ｂにおいて、導電膜１０４は、第１のゲート電極としての機能を有し、導電膜１１２ａは、ソース電極としての機能を有し、導電膜１１２ｂは、ドレイン電極としての機能を有する。また、トランジスタ１００Ｂにおいて、導電膜１２０ａは、第２のゲート電極としての機能を有し、導電膜１２０ｂは、表示装置の画素電極としての機能を有する。
なお、図３（Ｃ）に示すように、導電膜１２０ａは、開口部１４２ｂを介して導電膜１０４と電気的に接続される。よって、導電膜１０４と、導電膜１２０ａとは、同じ電位が与えられる。
また、図３（Ｃ）に示すように、酸化物半導体膜１０８は、導電膜１０４、及び導電膜１２０ａと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。導電膜１２０ａのチャネル長方向の長さ、及び導電膜１２０ａのチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ、及び酸化物半導体膜１０８のチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６を介して導電膜１２０ａに覆われている。
別言すると、導電膜１０４及び導電膜１２０ａは、絶縁膜１０６、１１４、１１６に設けられる開口部において接続され、且つ酸化物半導体膜１０８の側端部よりも外側に位置する領域を有する。
このような構成を有することで、トランジスタ１００Ｂに含まれる酸化物半導体膜１０８を、導電膜１０４及び導電膜１２０ａの電界によって電気的に囲むことができる。トランジスタ１００Ｂのように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を、電気的に囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１００Ｂは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１００Ｂの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００Ｂを微細化することが可能となる。また、トランジスタ１００Ｂは、酸化物半導体膜１０８が、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ａによって囲まれた構造を有するため、トランジスタ１００Ｂの機械的強度を高めることができる。
なお、導電膜１２０ａ、１２０ｂとしては、先に示す導電膜１０４、１１２ａ、１１２ｂに列挙した材料と同様の材料を用いることができる。特に導電膜１２０ａ、１２０ｂとしては、酸化物導電膜（ＯＣ）が好ましい。導電膜１２０ａ、１２０ｂに酸化物導電膜を用いることで、絶縁膜１１４、１１６中に酸素を添加することができる。
なお、トランジスタ１００Ｂのその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
また、図４（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｃの上面図であり、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１００Ｃは、先に示すトランジスタ１００Ｂが有する導電膜１１２ａ、１１２ｂを３層の積層構造とした構成である。
トランジスタ１００Ｃが有する導電膜１１２ａは、導電膜１１２ａ＿１と、導電膜１１２ａ＿１上の導電膜１１２ａ＿２と、導電膜１１２ａ＿２上の導電膜１１２ａ＿３と、を有する。また、トランジスタ１００Ｃが有する導電膜１１２ｂは、導電膜１１２ｂ＿１と、導電膜１１２ｂ＿１上の導電膜１１２ｂ＿２と、導電膜１１２ｂ＿２上の導電膜１１２ｂ＿３と、を有する。
例えば、導電膜１１２ａ＿１、導電膜１１２ｂ＿１、導電膜１１２ａ＿３、及び導電膜１１２ｂ＿３としては、チタン、タングステン、タンタル、モリブデン、インジウム、ガリウム、錫、及び亜鉛の中から選ばれるいずれか一つまたは複数を有すると好適である。また、導電膜１１２ａ＿２及び導電膜１１２ｂ＿２としては、銅、アルミニウム、及び銀の中から選ばれるいずれか一つまたは複数を有すると好適である。
より具体的には、導電膜１１２ａ＿１、導電膜１１２ｂ＿１、導電膜１１２ａ＿３、及び導電膜１１２ｂ＿３にＩｎ−Ｓｎ酸化物またはＩｎ−Ｚｎ酸化物を用い、導電膜１１２ａ＿２及び導電膜１１２ｂ＿２に銅を用いることができる。
上記構成とすることで、導電膜１１２ａ、１１２ｂの配線抵抗を低くし、且つ酸化物半導体膜１０８への銅の拡散を抑制できるため好適である。また、上記構成とすることで、導電膜１１２ｂと、導電膜１２０ｂとの接続抵抗を低くすることができるため好適である。なお、トランジスタ１００Ｃのその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
また、図５（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｄの上面図であり、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１００Ｄは、先に示すトランジスタ１００Ｂが有する導電膜１１２ａ、１１２ｂを３層の積層構造とした構成である。また、トランジスタ１００Ｄは、先に示すトランジスタ１００Ｃが有する導電膜１１２ａ、１１２ｂと導電膜１１２ａ、１１２ｂの形状が異なる。
トランジスタ１００Ｄが有する導電膜１１２ａは、導電膜１１２ａ＿１と、導電膜１１２ａ＿１上の導電膜１１２ａ＿２と、導電膜１１２ａ＿２上の導電膜１１２ａ＿３と、を有する。また、トランジスタ１００Ｃが有する導電膜１１２ｂは、導電膜１１２ｂ＿１と、導電膜１１２ｂ＿１上の導電膜１１２ｂ＿２と、導電膜１１２ｂ＿２上の導電膜１１２ｂ＿３と、を有する。なお、導電膜１１２ａ＿１、導電膜１１２ａ＿２、導電膜１１２ａ＿３、導電膜１１２ｂ＿１、導電膜１１２ｂ＿２、及び導電膜１１２ｂ＿３としては、先に示す材料を用いることができる。
また、導電膜１１２ａ＿１の端部は、導電膜１１２ａ＿２の端部よりも外側に位置する領域を有し、導電膜１１２ａ＿３は、導電膜１１２ａ＿２の上面及び側面を覆い、且つ導電膜１１２ａ＿１と接する領域を有する。また、導電膜１１２ｂ＿１の端部は、導電膜１１２ｂ＿２の端部よりも外側に位置する領域を有し、導電膜１１２ｂ＿３は、導電膜１１２ｂ＿２の上面及び側面を覆い、且つ導電膜１１２ｂ＿１と接する領域を有する。
上記構成とすることで、導電膜１１２ａ、１１２ｂの配線抵抗を低くし、且つ酸化物半導体膜１０８への銅の拡散を抑制できるため好適である。なお、先に示すトランジスタ１００Ｃよりもトランジスタ１００Ｄに示す構造とした方が、銅の拡散を好適に抑制することができる。また、上記構成とすることで、導電膜１１２ｂと、導電膜１２０ｂとの接続抵抗を低くすることができるため好適である。なお、トランジスタ１００Ｄのその他の構成は、先に示すトランジスタ１００と同様であり、同様の効果を奏する。
また、図６（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００Ｅの上面図であり、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６（Ｃ）は、図６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１００Ｅは、先に示すトランジスタ１００Ｄと、導電膜１２０ａ、１２０ｂの位置が異なる。具体的には、トランジスタ１００Ｅの導電膜１２０ａ、１２０ｂは、絶縁膜１１８上に位置する。なお、トランジスタ１００Ｅのその他の構成は、先に示すトランジスタ１００Ｄと同様であり、同様の効果を奏する。
また、本実施の形態に係るトランジスタは、上記の構造のトランジスタを、それぞれ自由に組み合わせることが可能である。
＜１−４．半導体装置の構成例３＞
図１乃至図６に示すトランジスタ１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、及び１００Ｅの別の形態を説明する。
上述したトランジスタ１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、及び１００Ｅにおいて、酸化物半導体膜１０８＿１のＺｎの原子数に対するＩｎの原子数比は、酸化物半導体膜１０８＿２のＺｎの原子数に対するＩｎの原子数比より大きくてもよい。このような条件を満たす酸化物半導体膜１０８＿１及び酸化物半導体膜１０８＿２の金属元素の原子数比を以下に説明する。
一例としては、酸化物半導体膜１０８＿１のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍とすると好ましい。酸化物半導体膜１０８＿２のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝１：１：１近傍とすると好ましい。ここで、近傍とは、Ｉｎが１の場合、Ｍが０．５以上１．５以下であり、且つＺｎが０．１以上２以下を含む。または、酸化物半導体膜１０８＿２のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍とすると好ましい。ここで、近傍とは、Ｉｎが５の場合、Ｍが０．５以上１．５以下であり、且つＺｎが５以上７以下を含む。
また、酸化物半導体膜１０８＿１は、酸化物半導体膜１０８＿２より電子親和力が大きく、酸化物半導体膜１０８＿１の電子親和力と、酸化物半導体膜１０８＿２の電子親和力との差が０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体膜１０８＿２は、酸化物半導体膜１０８＿１よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８＿１の伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
このような構成を有することで、トランジスタ１００において酸化物半導体膜１０８＿１が主な電流経路となる。すなわち、酸化物半導体膜１０８＿１は、チャネル領域としての機能を有する。また、酸化物半導体膜１０８＿２は、チャネル領域が形成される酸化物半導体膜１０８＿１を構成する金属元素と同じ金属元素から構成される酸化物半導体膜で形成される。このような構成とすることで、酸化物半導体膜１０８＿１と酸化物半導体膜１０８＿２との界面において、界面散乱が起こりにくい。従って、該界面においてキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、このような構成を有することで、トランジスタ１００においてドレイン電圧の大きさに依存したしきい値電圧の変動を抑制することが可能であり、トランジスタの信頼性を高めることができる。
酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２が、それぞれ独立に、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタ１００の電界効果移動度を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が５０ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が１００ｃｍ２／Ｖｓを超えることが可能となる。また、酸化物半導体膜１０８＿２と比較して、Ｚｎの原子数に対するＩｎの原子数比が大きい酸化物半導体を酸化物半導体膜１０８＿１に用いることで、酸化物半導体膜１０８＿１がチャネルとして機能し、主な電流経路となる。バックチャネルから電流経路を離すことが可能であるため、チャネル領域における電子トラップを低減することが可能である。この結果、トランジスタの電気特性の変動を低減することができる。
Ｉｎ、Ｍ、及びＺｎの総和に対しＺｎの原子数比を高めることで、酸化物半導体膜の結晶性を高めることができる。結晶性が高い酸化物半導体膜は、不純物、例えば水素もしくは水、または導電膜１１２ａ、１１２ｂに用いる構成元素が、膜中に拡散しにくい。後述するＣＡＡＣ−ＯＳはこのような機能に優れている。酸化物半導体膜１０８＿２に含まれる金属元素の原子数比を上記範囲とすることで、酸化物半導体膜１０８＿１及び酸化物半導体膜１０８＿２の不純物量を低減することができる。また、酸化物半導体膜１０８＿２を、エッチングストッパとして機能させることが可能であるため、異なるトランジスタにおいて、導電膜１２２ａ、１１２ｂのエッチングによる酸化物半導体膜１０８の膜厚ばらつきを低減することができる。このように、酸化物半導体膜１０８＿１及び酸化物半導体膜１０８＿２それぞれに含まれる金属元素、少なくともＩｎとＺｎの原子数比を変えることで、トランジスタ１００の電界効果移動度を向上させると共に、トランジスタ１００の信頼性を高めることができる。
＜１−５−１．半導体装置の作製方法１＞
次に、本発明の一態様の半導体装置であるトランジスタ１００Ｂの作製方法について、図７乃至図１０を用いて説明する。
なお、図７（Ａ）乃至図７（Ｃ）、図８（Ａ）乃至図８（Ｃ）、図９（Ａ）乃至図９（Ｃ）、及び図１０（Ａ）乃至図１０（Ｃ）は、半導体装置の作製方法を説明する断面図である。また、図７（Ａ）乃至図７（Ｃ）、図８（Ａ）乃至図８（Ｃ）、図９（Ａ）乃至図９（Ｃ）、及び図１０（Ａ）乃至図１０（Ｃ）において、左側がチャネル長方向の断面図であり、右側がチャネル幅方向の断面図である。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６を形成する（図７（Ａ）参照）。
本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能する導電膜１０４として、厚さ５０ｎｍのチタン膜と、厚さ２００ｎｍの銅膜とを、それぞれスパッタリング法により形成する。また、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜とをＰＥＣＶＤ法により形成する。
なお、上記窒化シリコン膜は、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜とを有する、３層積層構造である。該３層積層構造の一例としては、以下のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃以下とすることができる。
窒化シリコン膜を上述の３層の積層構造とすることで、例えば、導電膜１０４に銅を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
次に、絶縁膜１０６上に酸化物半導体膜１０８＿１＿０、及び酸化物半導体膜１０８＿２＿０を形成する（図７（Ｂ）（Ｃ）参照）。
なお、図７（Ｂ）は、絶縁膜１０６上に酸化物半導体膜１０８＿１＿０、及び酸化物半導体膜１０８＿２＿０を形成する際の成膜装置内部の断面模式図である。図７（Ｂ）では、成膜装置としてスパッタリング装置を用い、当該スパッタリング装置内部に設置されたターゲット１９１と、ターゲット１９１の下方に形成されるプラズマ１９２とが、模式的に表されている。
なお、図７（Ｂ）において、絶縁膜１０６に添加される酸素または過剰酸素を模式的に破線の矢印で表している。例えば、酸化物半導体膜１０８＿１＿０を成膜時に酸素ガスを用いる場合、絶縁膜１０６中に好適に酸素を添加することができる。
まず、絶縁膜１０６上に酸化物半導体膜１０８＿１＿０を形成する。酸化物半導体膜１０８＿１＿０の厚さとしては、１ｎｍ以上２５ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とすればよい。また、酸化物半導体膜１０８＿１＿０は、不活性ガス（代表的にはＡｒガス）及び酸素ガスのいずれか一方または双方を用いて形成される。なお、酸化物半導体膜１０８＿１＿０を形成する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）としては、０％以上３０％未満、好ましくは５％以上１５％以下である。
上記範囲の酸素流量比で酸化物半導体膜１０８＿１＿０を形成することで、酸化物半導体膜１０８＿１＿０の結晶性を酸化物半導体膜１０８＿２＿０よりも低くすることができる。
続いて、酸化物半導体膜１０８＿１＿０上に酸化物半導体膜１０８＿２＿０を形成する。なお、酸化物半導体膜１０８＿２＿０を形成する際に、酸素ガスを含む雰囲気にてプラズマを放電させる。その際に、酸化物半導体膜１０８＿２＿０の被形成面となる酸化物半導体膜１０８＿１＿０中に酸素が添加される。なお、酸化物半導体膜１０８＿２＿０を形成する際の酸素流量比としては、３０％以上１００％以下、好ましくは５０％以上１００％以下、さらに好ましくは７０％以上１００％以下である。
また、酸化物半導体膜１０８＿２＿０の厚さとしては、２０ｎｍ以上１００ｎｍ以下、好ましくは２０ｎｍ以上５０ｎｍ以下とすればよい。
なお、上述したように酸化物半導体膜１０８＿２＿０の形成条件としては、酸化物半導体膜１０８＿１＿０よりも酸素流量比を高めると好ましい。別言すると、酸化物半導体膜１０８＿１＿０は、酸化物半導体膜１０８＿２＿０のよりも低い酸素分圧で形成されると好ましい。
また、酸化物半導体膜１０８＿１＿０、及び酸化物半導体膜１０８＿２＿０の形成時の基板温度としては、室温（２５℃）以上２００℃以下、好ましくは室温以上１３０℃以下とすればよい。基板温度を上記範囲とすることで、大面積のガラス基板（例えば、先に記載の第８世代乃至第１０世代のガラス基板）を用いる場合に好適である。特に、酸化物半導体膜１０８＿１＿０、及び酸化物半導体膜１０８＿２＿０の成膜時における基板温度を室温とすることで、基板の撓みまたは歪みを抑制することができる。また、酸化物半導体膜１０８＿２＿０の結晶性を高めたい場合においては、酸化物半導体膜１０８＿２＿０の形成時の基板温度を高めると好ましい。
なお、酸化物半導体膜１０８＿１＿０、及び酸化物半導体膜１０８＿２＿０を真空中で連続して形成することで、各界面に不純物が取り込まれないため、より好適である。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて、高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、チャンバー内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
本実施の形態では、酸化物半導体膜１０８＿１＿０の形成条件としては、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により形成する。また、酸化物半導体膜１０８＿１＿０の形成時の基板温度を室温とし、成膜ガスとして流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスを用いる（酸素流量比１０％）。
また、酸化物半導体膜１０８＿２＿０の形成条件としては、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により形成する。また、酸化物半導体膜１０８＿２＿０の形成時の基板温度を室温とし、成膜ガスとして流量２００ｓｃｃｍの酸素ガスを用いる（酸素流量比１００％）。
酸化物半導体膜１０８＿１＿０と、酸化物半導体膜１０８＿２＿０との成膜時の酸素流量比を変えることで、結晶性の異なる積層膜を形成することができる。
次に、酸化物半導体膜１０８＿１＿０、及び酸化物半導体膜１０８＿２＿０を所望の形状に加工することで、島状の酸化物半導体膜１０８＿１、及び島状の酸化物半導体膜１０８＿２を形成する。なお、本実施の形態においては、酸化物半導体膜１０８＿１、及び酸化物半導体膜１０８＿２により、島状の酸化物半導体膜１０８が構成される（図８（Ａ）参照）。
また、酸化物半導体膜１０８を形成した後に、加熱処理（以下、第１の加熱処理とする）を行うと好適である。第１の加熱処理により、酸化物半導体膜１０８に含まれる水素、水等を低減することができる。なお、水素、水等の低減を目的とした加熱処理は、酸化物半導体膜１０８を島状に加工する前に行ってもよい。なお、第１の加熱処理は、酸化物半導体膜の高純度化処理の一つである。
第１の加熱処理としては、例えば、１５０℃以上基板の歪み点未満、好ましくは２００℃以上４５０℃以下、さらに好ましくは２５０℃以上３５０℃以下とする。
また、第１の加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り基板の歪み点以上の温度で熱処理を行うことができる。そのため、加熱時間を短縮することが可能となる。また、第１の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。また、窒素または希ガス雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱してもよい。この結果、酸化物半導体膜中に含まれる水素、水等を脱離させると共に、酸化物半導体膜中に酸素を供給することができる。この結果、酸化物半導体膜中に含まれる酸素欠損を低減することができる。
次に、絶縁膜１０６、及び酸化物半導体膜１０８上に導電膜１１２を形成する（図８（Ｂ）参照）。
本実施の形態では、導電膜１１２として、厚さ３０ｎｍのチタン膜と、厚さ２００ｎｍの銅膜と、厚さ１０ｎｍのチタン膜とを、それぞれ順に、スパッタリング法により成膜する。
次に、導電膜１１２を所望の形状に加工することで、島状の導電膜１１２ａと、島状の導電膜１１２ｂと、を形成する（図８（Ｃ）参照）。
なお、本実施の形態においては、ウエットエッチング装置を用い、導電膜１１２を加工する。ただし、導電膜１１２の加工方法としては、これに限定されず、例えば、ドライエッチング装置を用いてもよい。
また、導電膜１１２ａ、１１２ｂの形成後に、酸化物半導体膜１０８（より具体的には酸化物半導体膜１０８＿２）の表面（バックチャネル側）を洗浄してもよい。当該洗浄方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いて洗浄を行うことで、酸化物半導体膜１０８＿２の表面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、当該洗浄を必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜１１２ａ、１１２ｂを形成する工程、及び上記洗浄工程のいずれか一方または双方において、酸化物半導体膜１０８の導電膜１１２ａ、１１２ｂから露出した領域が、薄くなる場合がある。
なお、本発明の一態様の半導体装置においては、導電膜１１２ａ、１１２ｂから露出した領域、すなわち、酸化物半導体膜１０８＿２は結晶性が高められた酸化物半導体膜である。結晶性が高い酸化物半導体膜は、不純物、特に導電膜１１２ａ、１１２ｂに用いる構成元素が膜中に拡散しにくい構成である。したがって、信頼性の高い半導体装置を提供することができる。
また、図８（Ｃ）において、導電膜１１２ａ、１１２ｂから露出した酸化物半導体膜１０８の表面、すなわち酸化物半導体膜１０８＿２の表面に凹部が形成される場合について例示したが、これに限定されず、導電膜１１２ａ、１１２ｂから露出した酸化物半導体膜１０８の表面は、凹部を有していなくてもよい。
次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、及び絶縁膜１１６を形成する（図９（Ａ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁膜１１４と絶縁膜１１６との界面において大気成分由来の不純物濃度を低減することができる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍以上５００倍以下、好ましくは４０倍以上１００倍以下とする。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタ１００の信頼性を高めることができる。
また、絶縁膜１１４、１１６を成膜した後に、加熱処理（以下、第２の加熱処理とする）を行うと好適である。第２の加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。または、第２の加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損を低減することができる。
第２の加熱処理の温度は、代表的には、４００℃未満、好ましくは３７５℃未満、さらに好ましくは、１５０℃以上３５０℃以下とする。第２の加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ等を用いることができる。
次に、絶縁膜１１４、１１６の所望の領域に開口部１４２ａ、１４２ｂを形成する（図９（Ｂ）参照）。
本実施の形態においては、開口部１４２ａ、１４２ｂを、ドライエッチング装置を用いて形成する。なお、開口部１４２ａは、導電膜１１２ｂに達し、開口部１４２ｂは、導電膜１０４に達する。
次に、絶縁膜１１６上に導電膜１２０を形成する（図９（Ｃ）及び図１０（Ａ）参照）。
なお、図９（Ｃ）は、絶縁膜１１６上に導電膜１２０を形成する際の成膜装置内部の断面模式図である。図９（Ｃ）では、成膜装置としてスパッタリング装置を用い、当該スパッタリング装置内部に設置されたターゲット１９３と、ターゲット１９３の下方に形成されるプラズマ１９４とが、模式的に表されている。
まず、導電膜１２０を形成する際に、酸素ガスを含む雰囲気にてプラズマを放電させる。その際に、導電膜１２０の被形成面となる絶縁膜１１６中に、酸素が添加される。また、導電膜１２０を形成する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。
酸素ガスとしては、少なくとも導電膜１２０を形成する際に含まれていればよく、導電膜１２０を形成する際の成膜ガス全体に占める酸素ガスの割合としては、０％より大きく１００％以下、好ましくは１０％以上１００％以下、さらに好ましくは３０％以上１００％以下である。
なお、図９（Ｃ）において、絶縁膜１１６に添加される酸素または過剰酸素を模式的に破線の矢印で表している。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により導電膜１２０を形成する。
なお、本実施の形態では、導電膜１２０を成膜する際に、絶縁膜１１６に酸素を添加する方法について例示したがこれに限定されない。例えば、導電膜１２０を形成後に、さらに絶縁膜１１６に酸素を添加してもよい。
絶縁膜１１６に酸素を添加する方法としては、例えば、インジウムと、錫と、シリコンとを有する酸化物（Ｉｎ−Ｓｎ−Ｓｉ酸化物、ＩＴＳＯともいう）ターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］）を用いて、膜厚５ｎｍのＩＴＳＯ膜を形成すればよい。この場合、ＩＴＳＯ膜の膜厚としては、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１０ｎｍ以下とすると好適に酸素を透過し、且つ酸素の放出を抑制できるため好ましい。その後、ＩＴＳＯ膜を通過させて、絶縁膜１１６に酸素を添加する。酸素の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等が挙げられる。また、酸素を添加する際に、基板側にバイアス電圧を印加することで効果的に酸素を絶縁膜１１６に添加することができる。上記バイアス電圧としては、例えば、アッシング装置を用い、該アッシング装置の基板側に印加するバイアス電圧の電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。また、酸素を添加する際の基板温度としては、室温以上３００℃以下、好ましくは、１００℃以上２５０℃以下とすることで、絶縁膜１１６に効率よく酸素を添加することができる。
次に、導電膜１２０を所望の形状に加工することで、島状の導電膜１２０ａと、島状の導電膜１２０ｂと、を形成する（図１０（Ｂ）参照）。
本実施の形態においては、ウエットエッチング装置を用い、導電膜１２０を加工する。
次に、絶縁膜１１６、及び導電膜１２０ａ、１２０ｂ上に絶縁膜１１８を形成する（図１０（Ｃ）参照）。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。絶縁膜１１８としては、例えば、窒化シリコン膜を用いると好適である。また、絶縁膜１１８としては、例えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成することができる。例えば、絶縁膜１１８をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下である。絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、緻密な膜を形成できるため好ましい。また、絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、絶縁膜１１４、１１６中の酸素または過剰酸素を、酸化物半導体膜１０８に移動させることが可能となる。
また、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
なお、導電膜１２０ａ、１２０ｂとして、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて導電膜を形成した場合、絶縁膜１１８が形成されることで、絶縁膜１１８が有する水素及び窒素のいずれか一方または双方が、導電膜１２０ａ、１２０ｂ中に入り込む場合がある。この場合、導電膜１２０ａ、１２０ｂ中の酸素欠損と、水素及び窒素のいずれか一方または双方が結合することで、導電膜１２０ａ、１２０ｂの抵抗が低くなる場合がある。
また、絶縁膜１１８形成後に、先に記載の第１の加熱処理及び第２の加熱処理と同等の加熱処理（以下、第３の加熱処理とする）を行ってもよい。
第３の加熱処理を行うことで、絶縁膜１１６が有する酸素は、酸化物半導体膜１０８中に移動し、酸化物半導体膜１０８中の酸素欠損を補填する。
以上の工程で図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｂを作製することができる。
なお、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００としては、図９（Ａ）に示す工程を行った後に、絶縁膜１１８を形成することで、作製することができる。また、図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａとしては、導電膜１１２ａ、１１２ｂと、絶縁膜１１４、１１６の形成順を変えて、且つ絶縁膜１１４、１１６に開口部１４１ａ、１４１ｂを形成する工程を追加することで、作製することができる。
＜１−５−２．半導体装置の作製方法２＞
本発明の一態様の半導体装置であるトランジスタ１００Ｂの別の作製方法について説明する。ここでは、酸化物半導体膜の構成及び作製方法が異なる。ここでは、上述した＜１−４．半導体装置の構成例３＞に示すような、酸化物半導体膜１０８＿１のＺｎの原子数に対するＩｎの原子数比が、酸化物半導体膜１０８＿２のＺｎの原子数に対するＩｎの原子数比より大きいトランジスタ１００Ｂの作製工程について説明する。
酸化物半導体膜１０８＿１＿０の形成条件としては、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法により形成する。また、酸化物半導体膜１０８＿１＿０の形成時の基板温度を室温とし、成膜ガスとして流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスを用いる（酸素流量比１０％）。
また、酸化物半導体膜１０８＿２＿０の形成条件としては、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いて、スパッタリング法により形成する。また、酸化物半導体膜１０８＿２＿０の形成時の基板温度を１７０℃とし、成膜ガスとして流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガスを用いる（酸素流量比５０％）。
酸化物半導体膜１０８＿１＿０と、酸化物半導体膜１０８＿２＿０との成膜時の酸素流量比を変えることで、結晶性の異なる積層膜を形成することができる。また、酸化物半導体膜１０８＿１＿０と、酸化物半導体膜１０８＿２＿０との成膜時の温度を変えることで、結晶性の異なる積層膜を形成することができる。
また、酸化物半導体膜１０８＿１＿０より酸化物半導体膜１０８＿２＿０の結晶性を高めたい場合においては、酸化物半導体膜１０８＿１＿０より酸化物半導体膜１０８＿２＿０の形成時の基板温度を高めると好ましい。
他の工程は、上記した＜１−５−１．半導体装置の作製方法１＞を適宜用いればよい。
以上の工程により、＜１−４．半導体装置の構成例３＞に示すトランジスタを作製することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態においては、本発明の一態様の酸化物半導体膜について、図１２乃至図１８を用いて説明を行う。
＜２−１．酸化物半導体膜＞
酸化物半導体膜は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体膜が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない。なお、以下の説明において、酸化物半導体膜が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする場合がある。
＜２−２．酸化物半導体膜の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、ＣＡＡＣ−ＯＳは格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの多角形のナノ結晶を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界を確認することはできない。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換し、（Ｉｎ，Ｍ）層と表すこともできる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造である。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
また、本発明の一態様における酸化物半導体膜は、複合酸化物半導体を有する。したがって、以下の説明では、酸化物半導体膜を複合酸化物半導体として表す場合がある。複合酸化物半導体を用いることで、電界効果移動度の高いトランジスタを得ることができる。複合酸化物半導体を有する酸化物半導体膜の概念図を図１２乃至図１４に示す。
図１２（Ａ）は、酸化物半導体膜の上面（ここでは、ａ−ｂ面方向と呼ぶ）の概念図であり、図１２（Ｂ）は、基板Ｓｕｂ．上に酸化物半導体膜が形成された断面（ここでは、ｃ軸方向と呼ぶ）の概念図である。
なお、図１２においては、基板上に酸化物半導体膜が形成される場合について例示したが、これに限定されず、基板と酸化物半導体膜との間に下地膜または層間膜などの絶縁膜、あるいは酸化物半導体膜などの他の半導体膜が形成されていてもよい。
本発明の一態様の酸化物半導体膜は、図１２（Ａ）、及び図１２（Ｂ）に示すように、領域Ａ１と、領域Ｂ１とが、混合している構造を有する複合酸化物半導体である。
図１２（Ａ）（Ｂ）に示す領域Ａ１は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝ｘ：ｙ：ｚ（ｘ＞０、ｙ≧０、ｚ≧０）となるＩｎが多い領域である。一方、領域Ｂ１は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝ａ：ｂ：ｃ（ａ＞０、ｂ＞０、ｃ＞０）となるＩｎが少ない領域である。
なお、本明細書において、領域Ａ１の元素Ｍに対するＩｎの原子数比が、領域Ｂ１の元素Ｍに対するＩｎの原子数比よりも大きいことを、領域Ａ１は、領域Ｂ１と比較して、Ｉｎの濃度が高いとする。従って、本明細書において、領域Ａ１をＩｎ−ｒｉｃｈな領域、また、領域Ｂ１をＩｎ−ｐｏｏｒな領域、ともいう。
例えば、領域Ａ１は、領域Ｂ１よりも、Ｉｎの濃度が１．１倍以上、好ましくは２倍以上１０倍以下であるとよい。また、領域Ａ１は、少なくともＩｎを有する酸化物であればよく、元素Ｍ、およびＺｎは、必ずしも含まれなくともよい。
本発明の一態様の酸化物半導体膜において、領域Ａ１と、領域Ｂ１とが、複合体を形成している。つまり、領域Ａ１では、キャリア移動が生じやすく、領域Ｂ１では、キャリア移動が生じにくい。そのため、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、スイッチング特性が高い、半導体特性が良好な材料として用いることができる。
言い換えると、領域Ａ１は、領域Ｂ１よりも半導体性が低く、且つ導電性が高い領域であると言うこともできる。一方、領域Ｂ１は、領域Ａ１よりも半導体性が高く、且つ導電性が低い領域であるということもできる。ここで、半導体性が高いとは、バンドギャップが広い、スイッチング特性が良好、ｉ型半導体に近い、などと言い換えることができる。
一例として、図１２（Ａ）、図１２（Ｂ）に示すように、領域Ａ１は、ａ−ｂ面方向、およびｃ軸方向において、粒状（クラスタともいう）に、複数存在する。なお、クラスタは、不規則に偏在していてもよい。また、複数のクラスタは、重畳した、または連なった状態となる場合がある。例えば、一つのクラスタが、他のクラスタと、重畳した形状が連なり、領域Ａ１がクラウド状に広がって観察される場合がある。
別言すると、領域Ａ１に含まれるクラスタ（第１のクラスタともいう）は、領域Ｂ１に含まれるクラスタ（第２のクラスタともいう）よりも半導体性が低く、且つ導電性が高い、と言うこともできる。一方、領域Ｂ１に含まれるクラスタは、領域Ａ１に含まれるクラスタよりも半導体性が高く、且つ導電性が低い領域であるということもできる。この構成の場合、領域Ｂ１は、第２のクラスタを複数有し、複数の第２のクラスタが、それぞれ互いに繋がる部分を有する。別言すると、領域Ａ１が有する複数の第１のクラスタは、クラウド状にそれぞれ互いに繋がる部分を有し、領域Ｂ１が有する複数の第２のクラスタは、それぞれ互いに繋がる部分を有する。
このように、本発明の一態様の複合酸化物半導体は、Ｉｎが高濃度の第１の領域（領域Ａ１）と、Ｉｎが低濃度の第２の領域（領域Ｂ１）と、有し、第１の領域と、第２の領域とがクラウド状に繋がっている。あるいは、本発明の一態様の複合酸化物半導体は、Ｉｎが高濃度に広がっている第１の領域と、Ｉｎが高濃度に広がっていない第２の領域と、を有し、第１の領域と、第２の領域とがクラウド状に繋がっている。
図１２（Ａ）（Ｂ）に示すように、領域Ａ１がａ−ｂ面方向に互いに連結することで、領域Ａ１が電流の経路となりうる。これにより、酸化物半導体膜の導電性を高めることができ、これを用いたトランジスタの電界効果移動度を高めることができる。
また、図１２（Ａ）（Ｂ）に示す領域Ｂ１は、領域Ａ１内に、点在しているとも言える。従って、領域Ｂ１は、領域Ａ１に立体的にはさまれている状態で存在しうる。換言すると、領域Ｂ１は、領域Ａ１に取り囲まれた状態で存在しうる。つまり、領域Ｂ１は、領域Ａ１に内包されている構造である。
なお、領域Ａ１が点在する割合は、複合酸化物半導体の作製条件、または組成により、調節することができる。例えば、領域Ａ１の割合が少ない複合酸化物半導体、または、領域Ａ１の割合が多い複合酸化物半導体を形成することができる。また、本発明の一態様の複合酸化物半導体は、領域Ｂ１に対し、領域Ａ１の割合が小さいとは限らない。領域Ａ１の割合が非常に大きい複合酸化物半導体では、観察する範囲により、領域Ａ１内に領域Ｂ１が形成されている場合もある。また、例えば、領域Ａ１が形成する粒状の領域のサイズは、複合酸化物半導体の作製条件、または組成により、適宜調節することができる。
図１３（Ａ）（Ｂ）には、図１２（Ａ）（Ｂ）と比較して領域Ａ１の割合が少なく、領域Ｂ１の割合が多い複合酸化物半導体を示している。
なお、複合酸化物半導体の作製条件または組成により、図１２（Ａ）（Ｂ）よりも領域Ａ１の割合が多く、領域Ｂ１の割合が少ない複合酸化物半導体を形成することもできる。
ここで、全ての領域Ａ１が、ａ−ｂ面方向に連結した場合、トランジスタのスイッチング特性が悪化する、例えばトランジスタのオフ電流が上昇してしまう恐れがある。そのため、図１３（Ａ）（Ｂ）に示すように、領域Ａ１は、領域Ｂ１内に、点在していた方が好ましい。従って、領域Ａ１は、領域Ｂ１に立体的にはさまれている状態で存在しうる。換言すると、領域Ａ１は、領域Ｂ１に取り囲まれた状態で存在しうる。つまり、領域Ａ１は、領域Ｂ１に内包されている構造である。これにより、トランジスタのスイッチング特性、特にオフ電流を低減できる。
また、領域Ａ１と、領域Ｂ１とは、明確な領界が観察できない場合がある。なお、領域Ａ１及び領域Ｂ１のサイズは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた、ＥＤＸマッピングにて評価することができる。例えば、領域Ａ１のクラスタは、断面写真、または平面写真のＥＤＸマッピングにおいて、クラスタの径が、０．１ｎｍ以上２．５ｎｍ以下で観察される場合がある。なお、好ましくはクラスタの径が、０．５ｎｍ以上１．５ｎｍ以下とする。
このように、本発明の一態様の酸化物半導体は、領域Ａ１と領域Ｂ１とが混合している複合酸化物半導体であり、且つ領域Ａ１の機能と、領域Ｂ１の機能とがそれぞれ異なり、領域Ａ１と領域Ｂ１とが相補的に機能している。例えば、元素ＭをＧａとしたＩｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとする）の場合、本発明の一態様の酸化物半導体を、Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＩＧＺＯ（略称：Ｃ／ＩＧＺＯ）と呼称することができる。
一方で、例えば、領域Ａ１と領域Ｂ１とが層状で積層された構成の場合、領域Ａ１と領域Ｂ１との間には相互作用がない、または相互作用が起きにくいため、領域Ａ１の機能と領域Ｂ１の機能とが、それぞれ独立に機能する場合がある。この場合、層状の領域Ａ１によって、キャリア移動度を高くすることが出来たとしても、トランジスタのオフ電流が高くなる場合がある。したがって、上述した複合酸化物半導体、またはＣ／ＩＧＺＯとすることで、キャリア移動度が高い機能と、スイッチング特性が良好である機能と、を同時に兼ね備えることが出来る。これは、本発明の一態様の複合体酸化物半導体で得られる優れた効果である。
なお、領域Ｂ１は、結晶性を有する領域であってもよい。例えば、領域Ｂ１は、ＣＡＡＣ−ＯＳ、または複数のナノ結晶を有する。
図１４（Ａ）には、領域Ｂ１に含まれる複数のナノ結晶を、破線で模式的に示している。ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、六角形の結晶に歪みが生じ、五角形、および七角形などの多角形のナノ結晶を有する場合がある。
また、図１４（Ｂ）は、ナノ結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることを模式的に示している。ＣＡＡＣ−ＯＳは、ｃ軸に配向性を有する層状の結晶構造（層状構造ともいう）をとり、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した構造を有する。
なお、インジウムと元素Ｍは、互いに置換する場合がある。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層と、（Ｉｎ，Ｍ，Ｚｎ）層と、が積層した層状構造となる。
＜２−３．複合酸化物半導体の原子数比＞
次に、本発明の一態様の複合酸化物半導体が有する元素の原子数比について説明する。
複合酸化物半導体において、例えば、領域Ａ１が、Ｉｎ、元素Ｍ、およびＺｎを有する場合に、各元素の原子数比は図１５に示す相図を用いて示すことができる。Ｉｎ、元素Ｍ、およびＺｎの原子数比を、ｘ、ｙ、およびｚを用いて、ｘ：ｙ：ｚと表す。ここで原子数比は座標（ｘ：ｙ：ｚ）として図中に表すことができる。なお、図１５には、酸素の原子数比については記載しない。
図１５において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：７：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、図１５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造となる傾向がある。
図１５で示す領域Ａ２は、領域Ａ１が有するインジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。なお、領域Ａ２は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：０：（１−γ）の原子数比（−１≦γ≦１）となるライン上も含むものとする。
図１５で示す領域Ｂ２は、領域Ｂ１が有するインジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。なお、領域Ｂ２は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂ２は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値を含む。
領域Ａ２は、Ｉｎの濃度が高いため、領域Ｂ２よりも、導電性が高くなり、キャリア移動度（電界効果移動度）を高める機能を有する。したがって、領域Ａ１を有する酸化物半導体膜を用いたトランジスタのオン電流及びキャリア移動度を高めることができる。
一方、領域Ｂ２は、Ｉｎの濃度が低いため、領域Ａ２よりも、導電性が低く、リーク電流を低減する機能を有する。したがって、領域Ｂ１を有する酸化物半導体膜を用いたトランジスタのオフ電流を低くすることができる。
例えば、領域Ａ１は、非単結晶であることが好ましい。なお、領域Ａ１が結晶性を有する場合、領域Ａ１が、インジウムでは、正方晶系となる傾向がある。また、領域Ａ１が、酸化インジウム（［Ｉｎ］：［Ｍ］：［Ｚｎ］＝ｘ：０：０（ｘ＞０））では、ビックスバイト型の結晶構造となる傾向がある。また、領域Ａ１が、Ｉｎ−Ｚｎ酸化物（［Ｉｎ］：［Ｍ］：［Ｚｎ］＝ｘ：０：ｚ（ｘ＞０、ｚ＞０））では、層状の結晶構造となる傾向がある。
また例えば、領域Ｂ１は、非単結晶であることが好ましい。また領域Ｂ１はＣＡＡＣ−ＯＳを有することが好ましい。ただし、領域Ｂ１はＣＡＡＣ−ＯＳのみからなる必要はなく、多結晶酸化物半導体、およびｎｃ−ＯＳ等の領域を有していてもよい。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有することで、複合酸化物半導体としての物理的性質が安定するため、熱に強く、信頼性が高い複合酸化物半導体を提供することができる。
なお、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、［Ｚｎ］において、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。
また、本発明の一態様である複合酸化物半導体の特性は、原子数比によって一義的に定まらない。従って、図示する領域は、複合酸化物半導体が有する領域Ａ１、および領域Ｂ１が有する好ましい原子数比を示す領域であり、境界は厳密ではない。
＜２−４．複合酸化物半導体の作製方法＞
ここで、図１２（Ａ）（Ｂ）等に示す複合酸化物半導体の作製方法の一例について説明する。本発明の一態様の複合酸化物半導体は、スパッタリング装置を用いて形成することができる。
［スパッタリング装置］
図１６（Ａ）は、スパッタリング装置が有する成膜室２５０１を説明する断面図であり、図１６（Ｂ）は、スパッタリング装置が有するマグネットユニット２５３０ａ、及びマグネットユニット２５３０ｂの平面図である。
図１６（Ａ）に示す成膜室２５０１は、ターゲットホルダ２５２０ａと、ターゲットホルダ２５２０ｂと、バッキングプレート２５１０ａと、バッキングプレート２５１０ｂと、ターゲット２５０２ａと、ターゲット２５０２ｂと、部材２５４２と、基板ホルダ２５７０と、を有する。なお、ターゲット２５０２ａは、バッキングプレート２５１０ａ上に配置される。また、バッキングプレート２５１０ａは、ターゲットホルダ２５２０ａ上に配置される。また、マグネットユニット２５３０ａは、バッキングプレート２５１０ａを介してターゲット２５０２ａ下に配置される。また、ターゲット２５０２ｂは、バッキングプレート２５１０ｂ上に配置される。また、バッキングプレート２５１０ｂは、ターゲットホルダ２５２０ｂ上に配置される。また、マグネットユニット２５３０ｂは、バッキングプレート２５１０ｂを介してターゲット２５０２ｂ下に配置される。
図１６（Ａ）、および図１６（Ｂ）に示すように、マグネットユニット２５３０ａは、マグネット２５３０Ｎ１と、マグネット２５３０Ｎ２と、マグネット２５３０Ｓと、マグネットホルダ２５３２と、を有する。なお、マグネットユニット２５３０ａにおいて、マグネット２５３０Ｎ１、マグネット２５３０Ｎ２及びマグネット２５３０Ｓは、マグネットホルダ２５３２上に配置される。また、マグネット２５３０Ｎ１及びマグネット２５３０Ｎ２は、マグネット２５３０Ｓと間隔を空けて配置される。なお、マグネットユニット２５３０ｂは、マグネットユニット２５３０ａと同様の構造を有する。なお、成膜室２５０１に基板２５６０を搬入する場合、基板２５６０は基板ホルダ２５７０に接して配置される。
ターゲット２５０２ａ、バッキングプレート２５１０ａ及びターゲットホルダ２５２０ａと、ターゲット２５０２ｂ、バッキングプレート２５１０ｂ及びターゲットホルダ２５２０ｂと、は部材２５４２によって隔離されている。なお、部材２５４２は絶縁体であることが好ましい。ただし、部材２５４２が導電体または半導体であっても構わない。また、部材２５４２が、導電体または半導体の表面を絶縁体で覆ったものであっても構わない。
ターゲットホルダ２５２０ａとバッキングプレート２５１０ａとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ２５２０ａは、バッキングプレート２５１０ａを介してターゲット２５０２ａを支持する機能を有する。また、ターゲットホルダ２５２０ｂとバッキングプレート２５１０ｂとは、ネジ（ボルトなど）を用いて固定されており、等電位となる。また、ターゲットホルダ２５２０ｂは、バッキングプレート２５１０ｂを介してターゲット２５０２ｂを支持する機能を有する。
バッキングプレート２５１０ａは、ターゲット２５０２ａを固定する機能を有する。また、バッキングプレート２５１０ｂは、ターゲット２５０２ｂを固定する機能を有する。
なお、図１６（Ａ）には、マグネットユニット２５３０ａによって形成される磁力線２５８０ａ、２５８０ｂが明示されている。
また、図１６（Ｂ）に示すように、マグネットユニット２５３０ａは、長方形または略長方形のマグネット２５３０Ｎ１と、長方形または略長方形のマグネット２５３０Ｎ２と、長方形または略長方形のマグネット２５３０Ｓと、がマグネットホルダ２５３２に固定されている構成を有する。そして、マグネットユニット２５３０ａを、図１６（Ｂ）に示す矢印のように左右に揺動させることができる。例えば、マグネットユニット２５３０ａを、０．１Ｈｚ以上１ｋＨｚ以下のビートで揺動させればよい。
ターゲット２５０２ａ上の磁場は、マグネットユニット２５３０ａの揺動とともに変化する。磁場の強い領域は高密度プラズマ領域となるため、その近傍においてターゲット２５０２ａのスパッタリング現象が起こりやすい。これは、マグネットユニット２５３０ｂについても同様である。
＜２−５．複合酸化物半導体の作製フロー＞
次に、複合酸化物半導体の作製方法について説明する。図１７は、複合酸化物半導体の作製方法を説明する工程フロー図である。
図１２（Ａ）（Ｂ）等に示す複合酸化物半導体は、少なくとも図１７に示す第１乃至第４の工程を経て作製される。
［第１の工程：成膜室に基板を配置する工程］
第１の工程は、成膜室に基板を配置する工程を有する（図１７ステップＳ１０１参照）。
第１の工程としては、例えば、図１６（Ａ）に示す成膜室２５０１が有する基板ホルダ２５７０に基板２５６０を配置する。
成膜時の基板２５６０の温度は、複合酸化物半導体の電気的な性質に影響する。基板温度が高いほど、複合酸化物半導体の結晶性を高め、信頼性を高めることができる。一方、基板温度が低いほど、複合酸化物半導体の結晶性を低くし、キャリア移動度を高めることができる。特に、成膜時の基板温度が低いほど、複合酸化物半導体を有するトランジスタにおいて、低いゲート電圧（例えば０Ｖより大きく２Ｖ以下）における電界効果移動度の向上が顕著となる。
基板２５６０の温度としては、室温（２５℃）以上２００℃以下、好ましくは室温以上１７０℃以下、より好ましくは室温以上１３０℃以下とすればよい。基板温度を上記範囲とすることで、大面積のガラス基板（例えば、先に記載の第８世代乃至第１０世代のガラス基板）を用いる場合に好適である。特に、複合酸化物半導体の成膜時における基板温度を室温、別言すると意図的に加熱されない状態とすることで、基板の撓みまたは歪みを抑制することができるため好適である。
また、基板ホルダ２５７０に冷却機構等を設け、基板２５６０を冷却する構成としてもよい。
また、基板２５６０の温度を１００℃以上１３０℃以下とすることにより、複合酸化物半導体中の水を除去することができる。このように不純物である水を除去することで、電界効果移動度の向上を図りながら、信頼性の向上を図ることができる。
また、基板２５６０の温度を１００℃以上１３０℃以下として水を除去することにより、スパッタリング装置に、過剰な熱による歪みが生じることを防ぐことができる。これにより、半導体装置の生産性向上を図ることができる。よって、生産性が安定するため、大規模な生産装置を導入しやすいので、大面積の基板を用いた大型の表示装置を容易に製造することができる。
また、基板２５６０の温度を高くすることで、複合酸化物半導体中の水をより効果的に除去することができるだけでなく、複合酸化物半導体の結晶性を高めることができる。例えば基板２５６０の温度を８０℃以上２００℃以下、好ましくは１００℃以上１７０℃以下の温度とすることで、結晶性の高い複合酸化物半導体を成膜できる。
［第２の工程：成膜室にガスを導入する工程］
第２の工程は、成膜室にガスを導入する工程を有する（図１７ステップＳ２０１参照）。
第２の工程としては、例えば、図１６（Ａ）に示す成膜室２５０１にガスを導入する。当該ガスとしては、アルゴンガス及び酸素ガスのいずれか一方または双方を導入すればよい。なお、アルゴンガスに代えてヘリウム、キセノン、クリプトン等の不活性ガスを用いてもよい。
酸素ガスを用いて複合酸化物半導体を成膜する際の酸素流量比としては、以下の傾向を示す。酸素流量比が大きいほど、複合酸化物半導体の結晶性を高め、信頼性を高めることができる。一方、酸素流量比が小さいほど、複合酸化物半導体の結晶性を低くし、キャリア移動度を高めることができる。特に、酸素流量比が小さいほど、複合酸化物半導体を有するトランジスタにおいて、低いゲート電圧（例えば０Ｖより大きく２Ｖ以下の範囲）における電界効果移動度の向上が顕著となる。
酸素流量比は、複合酸化物半導体の用途に応じた好ましい特性を得るために、０％以上１００％以下の範囲で適宜設定することができる。
例えば、電界効果移動度の高いトランジスタの半導体層に用いる場合には、複合酸化物半導体の成膜時における酸素流量比として、０％以上３０％以下、好ましくは５％以上３０％以下、さらに好ましくは７％以上１５％以下とする。
また、高い電界効果移動度と、高い信頼性が両立したトランジスタを得るためには、複合酸化物半導体の成膜時における酸素流量比を３０％より大きく７０％未満、好ましくは３０％より大きく５０％以下とする。または、複合酸化物半導体の成膜時における酸素流量比を１０％以上５０％以下、好ましくは３０％以上５０％以下とする。
また、高い信頼性を有するトランジスタを得るためには、複合酸化物半導体の成膜時における酸素流量比を７０％以上１００％以下とする。
このように、成膜時の基板温度と酸素流量比を制御することにより、所望の電気特性を実現する複合酸化物半導体を成膜することができる。例えば、基板温度を下げる（上げる）ことと、酸素流量比を下げる（上げる）ことは、それぞれ電界効果移動度に対する寄与が同等である場合がある。したがって、例えば装置上の制約から、基板温度を十分に上げることができない場合であっても、酸素流量比を高めることで、同等の電界効果移動度を有するトランジスタを実現することもできる。
また、実施の形態１に示す方法により酸化物半導体膜中の酸素欠損、または酸化物半導体膜中の不純物の低減を図ることにより、信頼性の高いトランジスタを実現することができる。
また、成膜時のガスの高純度化も必要である。例えば、ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで複合酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
また、成膜室２５０１は、複合酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて、高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気されることが好ましい。特に、スパッタリング装置の待機時における、成膜室２５０１内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下、好ましく５×１０−５Ｐａ以下とすることが好ましい。
［第３の工程：ターゲットに電圧を印加する工程］
第３の工程は、ターゲットに電圧を印加する工程を有する（図１７ステップＳ３０１参照）。
第３の工程としては、例えば、図１６（Ａ）に示すターゲットホルダ２５２０ａ及びターゲットホルダ２５２０ｂに電圧を印加する。一例としては、ターゲットホルダ２５２０ａに接続する端子Ｖ１に印加される電位を、基板ホルダ２５７０に接続する端子Ｖ２に印加される電位よりも低い電位とする。また、ターゲットホルダ２５２０ｂに接続する端子Ｖ４に印加される電位を、基板ホルダ２５７０に接続する端子Ｖ２よりも低い電位とする。また、基板ホルダ２５７０に接続する端子Ｖ２に印加される電位を、接地電位とする。また、マグネットホルダ２５３２に接続する端子Ｖ３に印加される電位を、接地電位とする。
なお、端子Ｖ１、端子Ｖ２、端子Ｖ３、及び端子Ｖ４に印加される電位は上記の電位に限定されない。また、ターゲットホルダ２５２０、基板ホルダ２５７０、マグネットホルダ２５３２の全てに電位が印加されなくても構わない。例えば、基板ホルダ２５７０が電気的にフローティング状態であってもよい。なお、端子Ｖ１には、印加する電位の制御が可能な電源が電気的に接続されているものとする。電源には、ＤＣ電源、ＡＣ電源、またはＲＦ電源を用いればよい。
また、ターゲット２５０２ａ、及びターゲット２５０２ｂとしては、インジウム、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）、亜鉛、及び酸素を有するターゲットを用いると好ましい。ターゲット２５０２ａ、及びターゲット２５０２ｂの一例としては、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］）などを用いることができる。以下では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いる場合について説明する。
［第４の工程：基板上に複合酸化物半導体を堆積する工程］
第４の工程は、ターゲットから基板上に複合酸化物半導体を堆積する工程を有する（図１７ステップＳ４０１参照）。
第４の工程としては、例えば、図１６（Ａ）に示す成膜室２５０１中で、アルゴンガスまたは酸素ガスが電離し、陽イオンと電子とに分かれてプラズマを形成する。その後、プラズマ中の陽イオンは、ターゲットホルダ２５２０ａ、２５２０ｂに印加された電位によって、ターゲット２５０２ａ、２５０２ｂに向けて加速される。陽イオンがＩｎ−Ｇａ−Ｚｎ金属酸化物ターゲットに衝突することで、スパッタ粒子が生成され、基板２５６０にスパッタ粒子が堆積する。
なお、ターゲット２５０２ａ、２５０２ｂとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１または原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：７のＩｎ−Ｇａ−Ｚｎ金属酸化物ターゲットを用いると、ターゲット中に組成の異なる複数の結晶粒を有している場合がある。例えば、当該複数の結晶粒は、径が１０μｍ以下である場合が多い。また、例えば、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット中に、Ｉｎの割合が多い結晶粒を含む場合に、先に説明の領域Ａ１が形成される割合が増える場合がある。
＜２−６．成膜モデル＞
次に、第４の工程において、図１８（Ａ）（Ｂ）（Ｃ）に示す成膜モデルを考えことができる。
図１８（Ａ）（Ｂ）（Ｃ）は、図１６（Ａ）に示すターゲット２５０２ａ近傍の断面模式図である。なお、図１８（Ａ）は使用前のターゲットの状態を表し、図１８（Ｂ）は成膜前のターゲットの状態を表し、図１８（Ｃ）は、成膜中のターゲットの状態を表す。また、図１８（Ａ）（Ｂ）（Ｃ）には、ターゲット２５０２ａ、プラズマ２１９０、陽イオン２１９２、スパッタ粒子２５０４ａ、２５０６ａ等が明示されている。
図１８（Ａ）においては、ターゲット２５０２ａの表面が比較的平坦であり、且つ組成（例えば、Ｉｎ、Ｇａ及びＺｎの組成）が一様である。一方、図１８（Ｂ）においては、事前に行うスパッタリング処理等によって、ターゲット２５０２ａの表面に凹凸が形成され、且つ組成に偏析が生じている。当該凹凸及び当該偏析としては、事前に行うスパッタリング処理でのプラズマ（例えばＡｒプラズマなど）によって生じうる。なお、図１８（Ｂ）には、偏析領域２５０４、及び偏析領域２５０６を示している。ここでは、偏析領域２５０４がＧａ及びＺｎを多く含む領域（Ｇａ，Ｚｎ−Ｒｉｃｈ領域）とし、偏析領域２５０６がＩｎを多く含む領域（Ｉｎ−Ｒｉｃｈ領域）とする。なお、Ｇａが多く含まれる偏析領域２５０４が形成される理由としては、ＧａはＩｎよりも融点の低い材料であるため、プラズマ処理中にターゲット２５０２ａが受ける熱により、その一部が溶解し、凝集することで偏析領域２５０４が形成されるためと考えられる。
［第１のステップ］
図１８（Ｃ）では、アルゴンガスまたは酸素ガスが電離し、陽イオン２１９２と電子（図示しない）とに分かれてプラズマ２１９０を形成する。その後、プラズマ２１９０中の陽イオン２１９２は、ターゲット２５０２ａ（ここではＩｎ−Ｇａ−Ｚｎ酸化物ターゲット）に向けて加速する。陽イオン２１９２がＩｎ−Ｇａ−Ｚｎ酸化物ターゲットに衝突することで、スパッタ粒子２５０４ａ、２５０６ａが生成され、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットから、スパッタ粒子２５０４ａ、２５０６ａが弾き出される。なお、スパッタ粒子２５０４ａは、偏析領域２５０４から弾き出されるため、Ｇａ，Ｚｎ−Ｒｉｃｈなクラスタを形成している場合がある。また、スパッタ粒子２５０６ａは、偏析領域２５０６から弾き出されるため、Ｉｎ−Ｒｉｃｈなクラスタを形成している場合がある。
また、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットにおいては、最初に偏析領域２５０４からスパッタ粒子２５０４ａが優先的にスパッタリングされると考えられる。これは、陽イオン２１９２がＩｎ−Ｇａ−Ｚｎ酸化物ターゲットに衝突することで、相対原子質量が、ＩｎよりもＧａ及びＺｎの方が軽いため、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットから優先的に弾き出されるためである。弾き出されたスパッタ粒子２５０４ａが基板上に堆積することで、図１２（Ａ）（Ｂ）等に示す領域Ｂ１が形成される。
［第２のステップ］
続いて、図１８（Ｃ）に示すように、偏析領域２５０６からスパッタ粒子２５０６ａがスパッタリングされる。基板上に先に成膜された領域Ｂ１上にスパッタ粒子２５０６ａが衝突し、図１２（Ａ）（Ｂ）等に示す領域Ａ１が形成される。
また、図１８（Ｃ）に示すように、ターゲット２５０２ａは、成膜中にはスパッタされ続けるため、偏析領域２５０４の生成と、偏析領域２５０４の消滅とが、断続的に発生する。
上記第１のステップと、第２のステップとの成膜モデルを繰り返すことで、図１２（Ａ）（Ｂ）等に示す本発明の一態様の複合酸化物半導体を得ることができる。
すなわち、Ｉｎ−Ｒｉｃｈな偏析領域２５０６と、Ｇａ，Ｚｎ−Ｒｉｃｈな偏析領域２５０４から、個別にスパッタ粒子（２５０４ａ及び２５０６ａ）が、それぞれ飛び出して基板上に堆積する。基板上では、Ｉｎ−Ｒｉｃｈな領域同士がクラウド状に繋がることで図１２（Ａ）（Ｂ）に示すような、本発明の一態様の複合酸化物半導体が形成されうる。複合酸化物半導体の膜中で、Ｉｎ−Ｒｉｃｈな領域同士がクラウド状に繋がることで、当該複合酸化物半導体を用いたトランジスタは、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μＦＥ）を有する。
このように、高いオン電流（Ｉｏｎ）及び高い電界効果移動度（μＦＥ）を満たすトランジスタにおいては、Ｉｎが重要であり、その他の金属（例えば、Ｇａなど）は必ずしも必要ない。
なお、上記においては、アルゴンガスを用いて、本発明の一態様の複合酸化物半導体を成膜するモデルについて例示している。この場合、複合酸化物半導体中に酸素欠損が多く含まれうる。複合酸化物半導体中に酸素欠損が多く含まれると、当該複合酸化物半導体中に浅い欠陥準位（ｓＤＯＳともいう）が形成される場合がある。複合酸化物半導体中にｓＤＯＳが形成されると、当該ｓＤＯＳがキャリアトラップとなり、オン電流及び電界効果移動度が低下してしまう。
したがって、アルゴンガスを用いて複合酸化物半導体を形成した場合においては、複合酸化物半導体の形成後に、複合酸化物半導体中に酸素を供給することによって、複合酸化物半導体中の酸素欠損を補填しｓＤＯＳを低減すると好ましい。
上記酸素の供給方法としては、例えば、複合酸化物半導体後に、酸素を含む雰囲気下で熱処理を行う方法、または酸素を含む雰囲気下でプラズマ処理を行う方法などが挙げられる。あるいは、本発明の一態様の複合酸化物半導体に接する絶縁膜、または複合酸化物半導体の近傍の絶縁膜に過剰酸素を有する構成とすればよい。絶縁膜が過剰酸素を有する構成については、実施の形態１を参照すればよい。
なお、ここではスパッタリング法による作製方法について説明したが、これに限定されず、パルスレーザー堆積（ＰＬＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ）法、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法などを用いてもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が挙げられる。
＜２−７．酸化物半導体膜を有するトランジスタ＞
次に、酸化物半導体膜をトランジスタに用いる場合について説明する。
なお、上記複合酸化物半導体をトランジスタに用いることで、キャリア移動度が高く、かつ、スイッチング特性が高いトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体膜を用いることが好ましい。例えば、酸化物半導体膜は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体膜中の不純物濃度を低減することが有効である。また、酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体膜中における各不純物の影響について説明する。
酸化物半導体膜において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体膜中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損（Ｖｏ）を形成する場合がある。該酸素欠損（Ｖｏ）に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
なお、酸化物半導体膜中の酸素欠損（Ｖｏ）は、酸素を酸化物半導体膜に導入することで、低減することができる。つまり、酸化物半導体膜中の酸素欠損（Ｖｏ）に、酸素が補填されることで、酸素欠損（Ｖｏ）は消失する。従って、酸化物半導体膜中に、酸素を拡散させることで、トランジスタの酸素欠損（Ｖｏ）を低減し、信頼性を向上させることができる。
なお、酸素を酸化物半導体膜に導入する方法として、例えば、酸化物半導体に接して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を設けることができる。つまり、酸化物には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタに酸化物半導体膜を用いる場合、トランジスタ近傍の下地膜や、層間膜などに、過剰酸素領域を有する酸化物を設けることで、トランジスタの酸素欠損を低減し、信頼性を向上させることができる。
不純物が十分に低減された酸化物半導体膜をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図１９乃至図２５を用いて以下説明を行う。
図１９は、表示装置の一例を示す上面図である。図１９に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図１９には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びゲートドライバ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に形成する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ素子（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（ＤＭＳ）素子、インターフェロメトリック・モジュレーション（ＩＭＯＤ）素子など）、圧電セラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図２０及び図２２を用いて説明する。なお、図２０は、図１９に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図２２は、図１９に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
まず、図２０及び図２２に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
＜３−１．表示装置の共通部分に関する説明＞
図２０及び図２２に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００Ｄと同様の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の実施の形態に示す、その他のトランジスタを用いてもよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜、または第２のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ７５０が有する第１のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜、及びトランジスタ７５０上の保護絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図２０及び図２２において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に平坦化絶縁膜７７０が設けられている。
平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
また、図２０及び図２２においては、画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部７０２と、ソースドライバ回路部７０４とは、異なるトランジスタを用いてもよい。具体的には、画素部７０２にスタガ型のトランジスタを用い、ソースドライバ回路部７０４に実施の形態１に示す逆スタガ型のトランジスタを用いる構成、あるいは画素部７０２に実施の形態１に示す逆スタガ型のトランジスタを用い、ソースドライバ回路部７０４にスタガ型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部７０４を、ゲートドライバ回路部と読み替えてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜３−２．液晶素子を用いる表示装置の構成例＞
図２０に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図２０に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜と電気的に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極としての機能を有する。図２０に示す表示装置７００は、外光を利用し導電膜７７２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、可視光において、反射性のある導電膜を用いる。
なお、図２０においては、導電膜７７２をトランジスタ７５０のドレイン電極として機能する導電膜に接続する構成について例示したが、これに限定されない。例えば、図２１に示すように、導電膜７７２を接続電極として機能する導電膜７７７を間に挟んでトランジスタ７５０のドレイン電極として機能する導電膜と電気的に接続させる構成としてもよい。なお、導電膜７７７としては、トランジスタ７５０の第２のゲート電極として機能する導電膜と同じ導電膜を加工する工程を経て形成されるため、製造工程を増やすことなく形成することができる。
また、図２０に示す表示装置７００は、反射型のカラー液晶表示装置について例示したが、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜を用いることで透過型のカラー液晶表示装置としてもよい。あるいは、反射型のカラー液晶表示装置と、透過型のカラー液晶表示装置と、を組み合わせた所謂半透過型のカラー液晶表示装置としてもよい。
ここで、透過型のカラー液晶表示装置の一例を図２３に示す。図２３は、図１９に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図２３に示す表示装置７００は、液晶素子の駆動方式として横電界方式（例えば、ＦＦＳモード）を用いる構成の一例である。図２３に示す構成の場合、画素電極として機能する導電膜７７２上に絶縁膜７７３が設けられ、絶縁膜７７３上に導電膜７７４が設けられる。この場合、導電膜７７４は、共通電極（コモン電極ともいう）としての機能を有し、絶縁膜７７３を介して、導電膜７７２と導電膜７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
また、図２０及び図２３において図示しないが、導電膜７７２または導電膜７７４のいずれか一方または双方に、液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図２０及び図２３において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
＜３−３．発光素子を用いる表示装置＞
図２２に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７７２、ＥＬ層７８６、及び導電膜７８８を有する。図２２に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。なお、ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用いてもよい。または、カドミウム（Ｃｄ）、セレン（Ｓｅ）、亜鉛（Ｚｎ）、硫黄（Ｓ）、リン（Ｐ）、インジウム（Ｉｎ）、テルル（Ｔｅ）、鉛（Ｐｂ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、等の元素を有する量子ドット材料を用いてもよい。
また、図２２に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７７２上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７７２の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７７２側に光を射出するボトムエミッション構造や、導電膜７７２及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図２２に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
＜３−４．表示装置に入出力装置を設ける構成例＞
また、図２２及び図２３に示す表示装置７００に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチパネル等が挙げられる。
図２２に示す表示装置７００にタッチパネル７９１を設ける構成を図２４に示す。図２３に示す表示装置７００にタッチパネル７９１を設ける構成を図２５に示す。
図２４は図２２に示す表示装置７００にタッチパネル７９１を設ける構成の断面図であり、図２５は図２３に示す表示装置７００にタッチパネル７９１を設ける構成の断面図である。
まず、図２４及び図２５に示すタッチパネル７９１について、以下説明を行う。
図２４及び図２５に示すタッチパネル７９１は、第２の基板７０５と着色膜７３６との間に設けられる、所謂インセル型のタッチパネルである。タッチパネル７９１は、着色膜７３６を形成する前に、第２の基板７０５側に形成すればよい。
なお、タッチパネル７９１は、遮光膜７３８と、絶縁膜７９２と、電極７９３と、電極７９４と、絶縁膜７９５と、電極７９６と、絶縁膜７９７と、を有する。例えば、指やスタイラスなどの被検知体が近接することで、電極７９３と、電極７９４との間の容量の変化を検知することができる。
また、図２４及び図２５に示すトランジスタ７５０の上方においては、電極７９３と、電極７９４との交差部を明示している。電極７９６は、絶縁膜７９５に設けられた開口部を介して、電極７９４を挟む２つの電極７９３と電気的に接続されている。なお、図２４及び図２５においては、電極７９６が設けられる領域を画素部７０２に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部７０４に形成してもよい。
電極７９３及び電極７９４は、遮光膜７３８と重なる領域に設けられる。また、図２４に示すように、電極７９３は、発光素子７８２と重ならないように設けられると好ましい。また、図２５に示すように、電極７９３は、液晶素子７７５と重ならないように設けられると好ましい。別言すると、電極７９３は、発光素子７８２及び液晶素子７７５と重なる領域に開口部を有する。すなわち、電極７９３はメッシュ形状を有する。このような構成とすることで、電極７９３は、発光素子７８２が射出する光を遮らない構成とすることができる。または、電極７９３は、液晶素子７７５を透過する光を遮らない構成とすることができる。したがって、タッチパネル７９１を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示装置を実現できる。なお、電極７９４も同様の構成とすればよい。
また、電極７９３及び電極７９４が発光素子７８２と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。または、電極７９３及び電極７９４が液晶素子７７５と重ならないため、電極７９３及び電極７９４には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極７９３及び電極７９４の抵抗を低くすることが可能となり、タッチパネルのセンサ感度を向上させることができる。
例えば、電極７９３、７９４、７９６には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは５ｎｍ以上２５ｎｍ以下の大きさとすればよい。また、上記ナノワイヤとしては、Ａｇナノワイヤ、Ｃｕナノワイヤ、またはＡｌナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極７９３、７９４、７９６のいずれか一つあるいは全部にＡｇナノワイヤを用いる場合、可視光における光透過率を８９％以上、シート抵抗値を４０Ω／□以上１００Ω／□以下とすることができる。
また、図２４及び図２５においては、インセル型のタッチパネルの構成について例示したが、これに限定されない。例えば、表示装置７００上に形成する、所謂オンセル型のタッチパネルや、表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルとしてもよい。
このように、本発明の一態様の表示装置は、様々な形態のタッチパネルと組み合わせて用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置について、図２６及び図２７を参照して説明する。
＜４−１．半導体装置の構成例＞
図２６（Ａ）は、本発明の一態様の半導体装置１９０の上面図であり、図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ａ１−Ａ２間における切断面の断面図に相当する。なお、図２６（Ｂ）は、トランジスタＴｒ１のチャネル長（Ｌ）方向の断面、及びトランジスタＴｒ２のチャネル長（Ｌ）方向の断面を含む。また、図２７は、図２６（Ａ）に示す一点鎖線Ｂ１−Ｂ２間における切断面の断面図に相当する。また、図２７は、トランジスタＴｒ１のチャネル幅（Ｗ）方向の断面を含む。
また、図２６（Ａ）において、煩雑になることを避けるため、半導体装置１９０の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）、及び構成要素の符号の一部を省略して図示している。なお、半導体装置の上面図においては、以降の図面においても図２６（Ａ）と同様に、構成要素の一部及び構成要素の符号の一部を省略して図示する場合がある。
図２６（Ａ）（Ｂ）に示す半導体装置１９０は、トランジスタＴｒ１と、トランジスタＴｒ１と少なくとも一部が互いに重なるトランジスタＴｒ２と、を有する。なお、トランジスタＴｒ１及びトランジスタＴｒ２は、双方ともボトムゲート構造のトランジスタである。
トランジスタＴｒ１と、トランジスタＴｒ２とを少なくとも一部が互いに重なる領域を設けることで、トランジスタの配置面積を縮小させることができる。
トランジスタＴｒ１は、基板１０２上の導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の導電膜１１２ａと、酸化物半導体膜１０８上の導電膜１１２ｂと、酸化物半導体膜１０８、導電膜１１２ａ、及び導電膜１１２ｂ上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の導電膜１２２ｃと、を有する。
また、トランジスタＴｒ２は、導電膜１１２ｂと、導電膜１１２ｂ上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１６上の酸化物半導体膜１２８と、酸化物半導体膜１２８上の導電膜１２２ａと、酸化物半導体膜１２８上の導電膜１２２ｂと、酸化物半導体膜１２８、導電膜１２２ａ、及び導電膜１２２ｂ上の絶縁膜１２４と、絶縁膜１２４上の絶縁膜１２６と、絶縁膜１２６上の導電膜１３０と、を有する。なお、導電膜１３０は、絶縁膜１２４、１２６に設けられた開口部１８２を介して導電膜１２２ａと接続される。
なお、図２６（Ａ）（Ｂ）に示すように、酸化物半導体膜１０８と、酸化物半導体膜１２８とは、互いに重なる領域を有する。なお、図２６（Ａ）（Ｂ）に示すようにトランジスタＴｒ１の酸化物半導体膜１０８に形成されるチャネル領域と、トランジスタＴｒ２の酸化物半導体膜１２８に形成されるチャネル領域とは、互いに重ならない方が好適である。
トランジスタＴｒ１のチャネル領域と、トランジスタＴｒ２のチャネル領域とが互いに重なる場合、いずれか一方のトランジスタが動作しているときに他方に影響を与える場合がある。この影響を回避するために、トランジスタＴｒ１とトランジスタＴｒ２との間の間隔を大きくする構成、またはトランジスタＴｒ１とトランジスタＴｒ２との間に導電膜を設ける構成などが挙げられる。しかしながら、前者の構成の場合、半導体装置が厚くなるため、例えば、半導体装置１９０をフレキシブル基板等に形成する場合、曲げ性等が問題になる場合がある。また、後者の構成の場合、導電膜を形成する工程の増加、及び前者の構成の場合と同様に半導体装置が厚くなるため問題になる場合がある。
一方で本発明の一態様の半導体装置１９０においては、トランジスタＴｒ１と、トランジスタＴｒ２とを重ねて配置し、且つ各トランジスタのチャネル領域を重ねずに設ける。また、チャネル領域が形成される酸化物半導体膜の一部を重ねて配置することで、トランジスタの配置面積を好適に縮小させることができる。
また、酸化物半導体膜１０８及び酸化物半導体膜１２８は、それぞれ、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。例えば、酸化物半導体膜１０８及び酸化物半導体膜１２８としては、それぞれ、Ｉｎの原子数比がＭの原子数比より多い領域を有すると好ましい。ただし、本発明の一態様の半導体装置は、これに限定されず、Ｉｎの原子数比がＭの原子数比よりも少ない領域を有する構成、あるいはＩｎの原子数比がＭの原子数比と同じ領域を有する構成としてもよい。
また、酸化物半導体膜１０８と、酸化物半導体膜１２８とは、組成が同じ、または組成が概略同じであると好ましい。酸化物半導体膜１０８と、酸化物半導体膜１２８との組成を同じにすることで、製造コストを低減することが可能となる。ただし、本発明の一態様の半導体装置は、これに限定されず、酸化物半導体膜１０８と、酸化物半導体膜１２８との組成を異ならせてもよい。
酸化物半導体膜１０８及び酸化物半導体膜１２８が、Ｉｎの原子数比がＭの原子数比より多い領域を有することで、トランジスタＴｒ１及びトランジスタＴｒ２の電界効果移動度を高くすることができる。
また、図２６（Ａ）（Ｂ）に示す半導体装置１９０は、表示装置の画素回路に好適に用いることができ、図２６（Ａ）（Ｂ）に示すような配置とすることで、表示装置の画素密度を高めることが可能となる。例えば、表示装置の画素密度が１０００ｐｐｉ（ｐｉｘｅｌ ｐｅｒ ｉｎｃｈ）を超える、または表示装置の画素密度が２０００ｐｐｉを超える場合においても、図２６（Ａ）（Ｂ）に示すような配置とすることで、画素の開口率を高めることができる。なお、ｐｐｉは、１インチあたりの画素数を表す単位である。
また、図２６（Ａ）（Ｂ）に示す半導体装置１９０を表示装置の画素に適用する場合、例えば、トランジスタのチャネル長（Ｌ）及びチャネル幅（Ｗ）、あるいはトランジスタに接続する配線及び電極の線幅などを比較的大きくすることができる。例えば、トランジスタＴｒ１とトランジスタＴｒ２とを同じ平面上に配置する場合と比較して、図２６（Ａ）（Ｂ）に示すように、トランジスタＴｒ１とトランジスタＴｒ２との少なくとも一部を重ねて配置することで、線幅などを大きくすることができるため、加工寸法のばらつきを低減することが可能となる。
また、トランジスタＴｒ１と、トランジスタＴｒ２とで、導電膜及び絶縁膜のいずれか一方または双方を共通して用いることができるため、マスク枚数または工程数を削減することが可能である。
例えば、トランジスタＴｒ１において、導電膜１０４が第１のゲート電極として機能し、導電膜１１２ａがソース電極として機能し、導電膜１１２ｂがドレイン電極として機能し、導電膜１２２ｃが第２のゲート電極として機能する。また、トランジスタＴｒ１において、絶縁膜１０６が第１のゲート絶縁膜として機能し、絶縁膜１１４、１１６が第２のゲート絶縁膜として機能する。また、トランジスタＴｒ２において、導電膜１１２ｂが第１のゲート電極として機能し、導電膜１２２ａがソース電極として機能し、導電膜１２２ｂがドレイン電極として機能し、導電膜１３０が第２のゲート電極として機能する。また、トランジスタＴｒ２において、絶縁膜１１４、１１６が第１のゲート絶縁膜として機能し、絶縁膜１２４、１２６が第２のゲート絶縁膜として機能する。
なお、本明細書等において、絶縁膜１０６を第１の絶縁膜と、絶縁膜１１４、１１６を第２の絶縁膜と、絶縁膜１２４、１２６を第３の絶縁膜と、それぞれ呼称する場合がある。
また、導電膜１３０上には、絶縁膜１３４と、絶縁膜１３４上の絶縁膜１３６とが設けられる。また、絶縁膜１３４、１３６には、導電膜１３０に達する開口部１８４が設けられる。また、絶縁膜１３６上には、導電膜１３８が設けられる。なお、導電膜１３８は、開口部１８４を介して、導電膜１３０と接続される。
また、導電膜１３８上には、絶縁膜１４０と、ＥＬ層１５０と、導電膜１４４とが設けられる。絶縁膜１４０は、導電膜１３８の側端部の一部を覆い、隣接する画素間での導電膜１３８の短絡を防止する機能を有する。また、ＥＬ層１５０は、発光する機能を有する。また、導電膜１３８と、ＥＬ層１５０と、導電膜１４４と、により発光素子１６０が構成される。導電膜１３８は、発光素子１６０の一方の電極として機能し、導電膜１４４は、発光素子１６０の他方の電極として機能する。
以上のように、本発明の一態様の半導体装置は、複数のトランジスタを積層構造とし、トランジスタの設置面積を縮小させる。また、複数のトランジスタにおいて、絶縁膜及び導電膜のいずれか一方または双方を共通して用いることで、マスク枚数または工程数を削減することができる。
また、図２６（Ａ）（Ｂ）に示すように、トランジスタＴｒ１及びトランジスタＴｒ２は、それぞれ、ゲート電極を２つ有する構成である。
ここで、ゲート電極を２つ有する構成の効果について、図２６（Ａ）（Ｂ）及び、図２７を用いて説明を行う。
図２７に示すように、第２のゲート電極として機能する導電膜１２２ｃは、開口部１８１を介して第１のゲート電極として機能する導電膜１０４と電気的に接続される。よって、導電膜１０４と導電膜１２２ｃには、同じ電位が与えられる。また、図２７に示すように、酸化物半導体膜１０８は、導電膜１０４、及び導電膜１２２ｃと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。導電膜１０４及び導電膜１２２ｃのチャネル幅方向の長さは、それぞれ酸化物半導体膜１０８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８の全体は、絶縁膜１０６、１１４、１１６を介して導電膜１０４と導電膜１２２ｃによって覆われている。
別言すると、導電膜１０４及び導電膜１２２ｃは、絶縁膜１０６、１１４、１１６に設けられる開口部１８１において接続され、且つ酸化物半導体膜１０８の側端部よりも外側に位置する領域を有する。このような構成とすることで、トランジスタＴｒ１に含まれる酸化物半導体膜１０８を、導電膜１０４及び導電膜１２２ｃの電界によって電気的に囲むことができる。すなわち、トランジスタＴｒ１は、Ｓ−Ｃｈａｎｎｅｌ構造を有する。
なお、上記の説明においては、第１のゲート電極と、第２のゲート電極とを接続させる構成について例示したがこれに限定されない。例えば、図２６（Ｂ）に示すトランジスタＴｒ２のように第２のゲート電極として機能する導電膜１３０をトランジスタＴｒ２のソース電極またはドレイン電極として機能する導電膜１２２ａと電気的に接続させる構成としてもよい。
＜４−２．半導体装置の構成要素＞
次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。なお、実施の形態１に示す構成と同様の構成については、同一の符号を付し、その詳細な説明については省略する。
［導電膜］
導電膜１２２ａ、導電膜１２２ｂ、導電膜１２２ｃ、導電膜１３０、導電膜１３８、及び導電膜１４４としては、導電膜１０４、導電膜１１２ａ、１１２ｂ、及び導電膜１２０ａ、１２０ｂと同様の材料を用いる事ができる。
また、導電膜１２２ａ、導電膜１２２ｂ、導電膜１２２ｃ、導電膜１３０、導電膜１３８、及び導電膜１４４には、インジウムと錫とを有する酸化物、タングステンとインジウムとを有する酸化物、タングステンとインジウムと亜鉛とを有する酸化物、チタンとインジウムとを有する酸化物、チタンとインジウムと錫とを有する酸化物、インジウムと亜鉛とを有する酸化物、シリコンとインジウムと錫とを有する酸化物、インジウムとガリウムと亜鉛とを有する酸化物等の酸化物導電体（ＯＣ）を適用することもできる。
特に、導電膜１３０には、上述の酸化物導電体（ＯＣ）を好適に用いることができる。
［絶縁膜］
絶縁膜１２４、絶縁膜１２６、及び絶縁膜１３４としては、絶縁膜１０６、絶縁膜１１４、及び絶縁膜１１６と同様の材料を用いることができる。
なお、酸化物半導体膜１０８及び酸化物半導体膜１２８のいずれか一方または双方と接する絶縁膜としては、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（過剰酸素領域）を有することがより好ましい。別言すると、過剰酸素領域を有する酸化物絶縁膜は、酸素を放出することが可能な絶縁膜である。
なお、上述の過剰酸素領域を有する酸化物絶縁膜としては、例えば、酸素雰囲気下にて絶縁膜を形成する、成膜後の絶縁膜を酸素雰囲気下で熱処理を行う、または成膜後の絶縁膜中に酸素を添加することで形成すればよい。成膜後の絶縁膜中に酸素を添加する方法としては、プラズマ処理が好ましい。
また、トランジスタＴｒ１及びトランジスタＴｒ２のゲート絶縁膜として機能する絶縁膜には、窒化シリコンを用いてもよい。ゲート絶縁膜として機能する絶縁膜に窒化シリコンを用いる場合、以下の効果を奏する。窒化シリコンは、酸化シリコンと比較して比誘電率が高く、酸化シリコンと同等の静電容量を得るのに必要な膜厚が大きいため、絶縁膜を厚膜化することができる。よって、トランジスタＴｒ１及びトランジスタＴｒ２の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタＴｒ１及びトランジスタＴｒ２の静電破壊を抑制することができる。
また、絶縁膜１１４、１１６、１２４、１２６は、酸化物半導体膜１０８または酸化物半導体膜１２８のいずれか一方または双方に酸素を供給する機能を有する。すなわち、絶縁膜１１４、１１６、１２４、１２６は、酸素を有する。また、絶縁膜１１４、１２４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能し、絶縁膜１２４は、後に形成する絶縁膜１２６を形成する際の、酸化物半導体膜１２８へのダメージ緩和膜としても機能する。
絶縁膜１１４、１２４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４、１２４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４、１２４に含まれる欠陥密度が多いと、欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまう。
また、絶縁膜１１４、１２４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法（ＴＤＳ）において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。また、上記のアンモニアの放出量は、ＴＤＳにおけるアンモニア分子に換算しての総量である。
絶縁膜１３４は、トランジスタＴｒ１及びトランジスタＴｒ２の保護絶縁膜としての機能を有する。
絶縁膜１３４は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１３４は、窒素及びシリコンを有する。また、絶縁膜１３４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１３４を設けることで、酸化物半導体膜１０８及び酸化物半導体膜１２８からの酸素の外部への拡散と、絶縁膜１１４、１１６、１２４、１２６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８、１２８への水素、水等の入り込みを防ぐことができる。
絶縁膜１３４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。
絶縁膜１３６及び絶縁膜１４０は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁膜１３６及び絶縁膜１４０としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。該無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料としては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる。
［酸化物半導体膜］
酸化物半導体膜１２８としては、酸化物半導体膜１０８と同様の材料を用いることができる。
［ＥＬ層］
ＥＬ層１５０は、発光する機能を有し、少なくとも発光層を有する。また、ＥＬ層１５０は、当該発光層の他に、正孔注入層、正孔輸送層、電子輸送層、及び電子注入層等の機能層を有する。ＥＬ層１５０には、低分子化合物および高分子化合物を用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を用いた表示装置の表示部等に用いることのできる表示パネルの一例について、図２８及び図２９を用いて説明する。以下で例示する表示パネルは、反射型の液晶素子と、発光素子との双方を有し、透過モードと反射モードの両方の表示を行うことのできる、表示パネルである。
＜５−１．表示パネルの構成例＞
図２８は、本発明の一態様の表示パネル６００の斜視概略図である。表示パネル６００は、基板６５１と基板６６１とが貼り合わされた構成を有する。図２８では、基板６６１を破線で明示している。
表示パネル６００は、表示部６６２、回路６５９、配線６６６等を有する。基板６５１には、例えば回路６５９、配線６６６、及び画素電極として機能する導電膜６６３等が設けられる。また図２８では基板６５１上にＩＣ６７３とＦＰＣ６７２が実装されている例を示している。そのため、図２８に示す構成は、表示パネル６００とＦＰＣ６７２及びＩＣ６７３を有する表示モジュールと言うこともできる。
回路６５９は、例えば走査線駆動回路として機能する回路を用いることができる。
配線６６６は、表示部や回路６５９に信号や電力を供給する機能を有する。当該信号や電力は、ＦＰＣ６７２を介して外部、またはＩＣ６７３から配線６６６に入力される。
また、図２８では、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等により、基板６６５１にＩＣ６７３が設けられている例を示している。ＩＣ６７３は、例えば走査線駆動回路、または信号線駆動回路などとしての機能を有するＩＣを適用できる。なお表示パネル６００が走査線駆動回路及び信号線駆動回路として機能する回路を備える場合や、走査線駆動回路や信号線駆動回路として機能する回路を外部に設け、ＦＰＣ６７２を介して表示パネル６００を駆動するための信号を入力する場合などでは、ＩＣ６７３を設けない構成としてもよい。また、ＩＣ６７３を、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式等により、ＦＰＣ６７２に実装してもよい。
図２８には、表示部６６２の一部の拡大図を示している。表示部６６２には、複数の表示素子が有する導電膜６６３がマトリクス状に配置されている。導電膜６６３は、可視光を反射する機能を有し、後述する液晶素子６４０の反射電極として機能する。
また、図２８に示すように、導電膜６６３は開口を有する。さらに導電膜６６３よりも基板６５１側に、発光素子６６０を有する。発光素子６６０からの光は、導電膜６６３の開口を介して基板６６１側に射出される。
＜５−２．断面構成例＞
図２９に、図２８で例示した表示パネルの、ＦＰＣ６７２を含む領域の一部、回路６５９を含む領域の一部、及び表示部６６２を含む領域の一部をそれぞれ切断したときの断面の一例を示す。
表示パネルは、基板６５１と基板６６１の間に、絶縁膜６２０を有する。また基板６５１と絶縁膜６２０の間に、発光素子６６０、トランジスタ６０１、トランジスタ６０５、トランジスタ６０６、着色層６３４等を有する。また絶縁膜６２０と基板６６１の間に、液晶素子６４０、着色層６３１等を有する。また基板６６１と絶縁膜６２０は接着層６４１を介して接着され、基板６５１と絶縁膜６２０は接着層６４２を介して接着されている。
トランジスタ６０６は、液晶素子６４０と電気的に接続し、トランジスタ６０５は、発光素子６６０と電気的に接続する。トランジスタ６０５とトランジスタ６０６は、いずれも絶縁膜６２０の基板６５１側の面上に形成されているため、これらを同一の工程を用いて作製することができる。
基板６６１には、着色層６３１、遮光膜６３２、絶縁膜６２１、及び液晶素子６４０の共通電極として機能する導電膜６１３、配向膜６３３ｂ、絶縁膜６１７等が設けられている。絶縁膜６１７は、液晶素子６４０のセルギャップを保持するためのスペーサとして機能する。
絶縁膜６２０の基板６５１側には、絶縁膜６８１、絶縁膜６８２、絶縁膜６８３、絶縁膜６８４、絶縁膜６８５等の絶縁層が設けられている。絶縁膜６８１は、その一部が各トランジスタのゲート絶縁層として機能する。絶縁膜６８２、絶縁膜６８３、及び絶縁膜６８４は、各トランジスタを覆って設けられている。また絶縁膜６８４を覆って絶縁膜６８５が設けられている。絶縁膜６８４及び絶縁膜６８５は、平坦化層としての機能を有する。なお、ここではトランジスタ等を覆う絶縁層として、絶縁膜６８２、絶縁膜６８３、絶縁膜６８４の３層を有する場合について示しているが、これに限られず４層以上であってもよいし、単層、または２層であってもよい。また平坦化層として機能する絶縁膜６８４は、不要であれば設けなくてもよい。
また、トランジスタ６０１、トランジスタ６０５、及びトランジスタ６０６は、一部がゲートとして機能する導電膜６５４、一部がソース又はドレインとして機能する導電膜６５２、半導体膜６５３を有する。ここでは、同一の導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。
液晶素子６４０は反射型の液晶素子である。液晶素子６４０は、導電膜６３５、液晶層６１２、導電膜６１３が積層された積層構造を有する。また導電膜６３５の基板６５１側に接して、可視光を反射する導電膜６６３が設けられている。導電膜６６３は開口６５５を有する。また導電膜６３５及び導電膜６１３は可視光を透過する材料を含む。また液晶層６１２と導電膜６３５の間に配向膜６３３ａが設けられ、液晶層６１２と導電膜６１３の間に配向膜６３３ｂが設けられている。また、基板６６１の外側の面には、偏光板６５６を有する。
液晶素子６４０において、導電膜６６３は可視光を反射する機能を有し、導電膜６１３は可視光を透過する機能を有する。基板６６１側から入射した光は、偏光板６５６により偏光され、導電膜６１３、液晶層６１２を透過し、導電膜６６３で反射する。そして液晶層６１２及び導電膜６１３を再度透過して、偏光板６５６に達する。このとき、導電膜６６３と導電膜６１３の間に与える電圧によって液晶の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板６５６を介して射出される光の強度を制御することができる。また光は着色層６３１によって特定の波長領域以外の光が吸収されることにより、取り出される光は、例えば赤色を呈する光となる。
発光素子６６０は、ボトムエミッション型の発光素子である。発光素子６６０は、絶縁膜６２０側から導電膜６４３、ＥＬ層６４４、及び導電膜６４５ｂの順に積層された積層構造を有する。また導電膜６４５ｂを覆って導電膜６４５ａが設けられている。導電膜６４５ｂは可視光を反射する材料を含み、導電膜６４３及び導電膜６４５ａは可視光を透過する材料を含む。発光素子６６０が発する光は、着色層６３４、絶縁膜６２０、開口６５５、導電膜６１３等を介して、基板６６１側に射出される。
ここで、図２９に示すように、開口６５５には可視光を透過する導電膜６３５が設けられていることが好ましい。これにより、開口６５５と重なる領域においてもそれ以外の領域と同様に液晶が配向するため、これらの領域の境界部で液晶の配向不良が生じ、意図しない光が漏れてしまうことを抑制できる。
ここで、基板６６１の外側の面に配置する偏光板６５６として直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。これにより、外光反射を抑制することができる。また、偏光板の種類に応じて、液晶素子６４０に用いる液晶素子のセルギャップ、配向、駆動電圧等を調整することで、所望のコントラストが実現されるようにすればよい。
また導電膜６４３の端部を覆う絶縁膜６４６上には、絶縁膜６４７が設けられている。絶縁膜６４７は、絶縁膜６２０と基板６５１が必要以上に接近することを抑制するスペーサとしての機能を有する。またＥＬ層６４４や導電膜６４５ａを遮蔽マスク（メタルマスク）を用いて形成する場合には、当該遮蔽マスクが被形成面に接触することを抑制する機能を有していてもよい。なお、絶縁膜６４７は不要であれば設けなくてもよい。
トランジスタ６０５のソース又はドレインの一方は、導電膜６４８を介して発光素子６６０の導電膜６４３と電気的に接続されている。
トランジスタ６０６のソース又はドレインの一方は、接続部６０７を介して導電膜６６３と電気的に接続されている。導電膜６６３と導電膜６３５は接して設けられ、これらは電気的に接続されている。ここで、接続部６０７は、絶縁膜６２０に設けられた開口を介して、絶縁膜６２０の両面に設けられる導電膜同士を接続する部分である。
基板６５１と基板６６１が重ならない領域には、接続部６０４が設けられている。接続部６０４は、接続層６４９を介してＦＰＣ６７２と電気的に接続されている。接続部６０４は接続部６０７と同様の構成を有している。接続部６０４の上面は、導電膜６３５と同一の導電膜を加工して得られた導電膜が露出している。これにより、接続部６０４とＦＰＣ６７２とを接続層６４９を介して電気的に接続することができる。
接着層６４１が設けられる一部の領域には、接続部６８７が設けられている。接続部６８７において、導電膜６３５と同一の導電膜を加工して得られた導電膜と、導電膜６１３の一部が、接続体６８６により電気的に接続されている。したがって、基板６６１側に形成された導電膜６１３に、基板６５１側に接続されたＦＰＣ６７２から入力される信号または電位を、接続部６８７を介して供給することができる。
接続体６８６としては、例えば導電性の粒子を用いることができる。導電性の粒子としては、有機樹脂またはシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルや金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体６８６として、弾性変形、または塑性変形する材料を用いることが好ましい。このとき導電性の粒子である接続体６８６は、図２９に示すように上下方向に潰れた形状となる場合がある。こうすることで、接続体６８６と、これと電気的に接続する導電膜との接触面積が増大し、接触抵抗を低減できるほか、接続不良などの不具合の発生を抑制することができる。
接続体６８６は、接着層６４１に覆われるように配置することが好ましい。例えば、硬化前の接着層６４１に、接続体６８６を分散させておけばよい。
図２９では、回路６５９の例としてトランジスタ６０１が設けられている例を示している。
図２９では、トランジスタ６０１及びトランジスタ６０５の例として、チャネルが形成される半導体膜６５３を２つのゲートで挟持する構成が適用されている。一方のゲートは導電膜６５４により、他方のゲートは絶縁膜６８２を介して半導体膜６５３と重なる導電膜６２３により構成されている。このような構成とすることで、トランジスタのしきい値電圧を制御することができる。このとき、２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。このようなトランジスタは他のトランジスタと比較して電界効果移動度を高めることが可能であり、オン電流を増大させることができる。その結果、高速駆動が可能な回路を作製することができる。さらには、回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示パネルを大型化、または高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することができる。
なお、回路６５９が有するトランジスタと、表示部６６２が有するトランジスタは、同じ構造であってもよい。また回路６５９が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。また、表示部６６２が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。
各トランジスタを覆う絶縁膜６８２、絶縁膜６８３のうち少なくとも一方は、水や水素などの不純物が拡散しにくい材料を用いることが好ましい。すなわち、絶縁膜６８２または絶縁膜６８３はバリア膜として機能させることができる。このような構成とすることで、トランジスタに対して外部から不純物が拡散することを効果的に抑制することが可能となり、信頼性の高い表示パネルを実現できる。
基板６６１側において、着色層６３１、遮光膜６３２を覆って絶縁膜６２１が設けられている。絶縁膜６２１は、平坦化層としての機能を有していてもよい。絶縁膜６２１により、導電膜６１３の表面を概略平坦にできるため、液晶層６１２の配向状態を均一にできる。
表示パネル６００を作製する方法の一例について説明する。例えば剥離層を有する支持基板上に、導電膜６３５、導電膜６６３、絶縁膜６２０を順に形成し、その後、トランジスタ６０５、トランジスタ６０６、発光素子６６０等を形成した後、接着層６４２を用いて基板６５１と支持基板を貼り合せる。その後、剥離層と絶縁膜６２０、及び剥離層と導電膜６３５のそれぞれの界面で剥離することにより、支持基板及び剥離層を除去する。またこれとは別に、着色層６３１、遮光膜６３２、導電膜６１３等をあらかじめ形成した基板６６１を準備する。そして基板６５１または基板６６１に液晶を滴下し、接着層６４１により基板６５１と基板６６１を貼り合せることで、表示パネル６００を作製することができる。
剥離層としては、絶縁膜６２０及び導電膜６３５との界面で剥離が生じる材料を適宜選択することができる。特に、剥離層としてタングステンなどの高融点金属材料を含む層と当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁膜６２０として、窒化シリコンや酸化窒化シリコン、窒化酸化シリコン等を複数積層した層を用いることが好ましい。剥離層に高融点金属材料を用いると、これよりも後に形成する層の形成温度を高めることが可能で、不純物の濃度が低減され、信頼性の高い表示パネルを実現できる。
導電膜６３５としては、金属酸化物、金属窒化物等の酸化物または窒化物を用いることが好ましい。金属酸化物を用いる場合には、水素、ボロン、リン、窒素、及びその他の不純物の濃度、並びに酸素欠損量の少なくとも一が、トランジスタに用いる半導体層に比べて高められた材料を、導電膜６３５に用いればよい。
＜５−３．各構成要素について＞
以下では、上記に示す各構成要素について説明する。なお、先の実施の形態に示す機能と同様の機能を有する構成についての説明は省略する。
〔接着層〕
接着層としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。
また、上記樹脂に乾燥剤を含んでいてもよい。例えば、アルカリ土類金属の酸化物（酸化カルシウムや酸化バリウム等）のように、化学吸着によって水分を吸着する物質を用いることができる。または、ゼオライトやシリカゲル等のように、物理吸着によって水分を吸着する物質を用いてもよい。乾燥剤が含まれていると、水分などの不純物が素子に侵入することを抑制でき、表示パネルの信頼性が向上するため好ましい。
また、上記樹脂に屈折率の高いフィラーや光散乱部材を混合することにより、光取り出し効率を向上させることができる。例えば、酸化チタン、酸化バリウム、ゼオライト、ジルコニウム等を用いることができる。
〔接続層〕
接続層としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
〔着色層〕
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。
〔遮光層〕
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
以上が各構成要素についての説明である。
＜５−４．作製方法例＞
ここでは、可撓性を有する基板を用いた表示パネルの作製方法の例について説明する。
ここでは、表示素子、回路、配線、電極、着色層や遮光層などの光学部材、及び絶縁層等が含まれる層をまとめて素子層と呼ぶこととする。例えば、素子層は表示素子を含み、表示素子の他に表示素子と電気的に接続する配線、画素や回路に用いるトランジスタなどの素子を備えていてもよい。
また、ここでは、表示素子が完成した（作製工程が終了した）段階において、素子層を支持し、可撓性を有する部材のことを、基板と呼ぶこととする。例えば、基板には、厚さが１０ｎｍ以上３００μｍ以下の、極めて薄いフィルム等も含まれる。
可撓性を有し、絶縁表面を備える基板上に素子層を形成する方法としては、代表的には以下に挙げる２つの方法がある。一つは、基板上に直接、素子層を形成する方法である。もう一つは、基板とは異なる支持基板上に素子層を形成した後、素子層と支持基材を剥離し、素子層を基板に転置する方法である。なお、ここでは詳細に説明しないが、上記２つの方法に加え、可撓性を有さない基板上に素子層を形成し、当該基板を研磨等により薄くすることで可撓性を持たせる方法もある。
基板を構成する材料が、素子層の形成工程にかかる熱に対して耐熱性を有する場合には、基板上に直接、素子層を形成すると、工程が簡略化されるため好ましい。このとき、基板を支持基材に固定した状態で素子層を形成すると、装置内、及び装置間における搬送が容易になるため好ましい。
また、素子層を支持基材上に形成した後に、基板に転置する方法を用いる場合、まず支持基材上に剥離層と絶縁層を積層し、当該絶縁層上に素子層を形成する。続いて、支持基材と素子層の間で剥離し、素子層を基板に転置する。このとき、支持基材と剥離層の界面、剥離層と絶縁層の界面、または剥離層中で剥離が生じるような材料を選択すればよい。この方法では、支持基材や剥離層に耐熱性の高い材料を用いることで、素子層を形成する際にかかる温度の上限を高めることができ、より信頼性の高い素子を有する素子層を形成できるため、好ましい。
例えば剥離層として、タングステンなどの高融点金属材料を含む層と、当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁層として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを複数積層した層を用いることが好ましい。
素子層と支持基材とを剥離する方法としては、機械的な力を加えることや、剥離層をエッチングすること、または剥離界面に液体を浸透させることなどが、一例として挙げられる。または、剥離界面を形成する２層の熱膨張の違いを利用し、加熱または冷却することにより剥離を行ってもよい。
また、支持基材と絶縁層の界面で剥離が可能な場合には、剥離層を設けなくてもよい。
例えば、支持基材としてガラスを用い、絶縁層としてポリイミドなどの有機樹脂を用いることができる。このとき、レーザ光等を用いて有機樹脂の一部を局所的に加熱する、または鋭利な部材により物理的に有機樹脂の一部を切断、または貫通すること等により剥離の起点を形成し、ガラスと有機樹脂の界面で剥離を行ってもよい。また、上記の有機樹脂としては、感光性の材料を用いると、開口部などの形状を容易に作製しやすいため好適である。また、上記のレーザ光としては、例えば、可視光線から紫外線の波長領域の光であることが好ましい。例えば波長が２００ｎｍ以上４００ｎｍ以下の光、好ましくは波長が２５０ｎｍ以上３５０ｎｍ以下の光を用いることができる。特に、波長３０８ｎｍのエキシマレーザを用いると、生産性に優れるため好ましい。また、Ｎｄ：ＹＡＧレーザの第三高調波である波長３５５ｎｍのＵＶレーザなどの固体ＵＶレーザ（半導体ＵＶレーザともいう）を用いてもよい。
または、支持基材と有機樹脂からなる絶縁層の間に発熱層を設け、当該発熱層を加熱することにより、当該発熱層と絶縁層の界面で剥離を行ってもよい。発熱層としては、電流を流すことにより発熱する材料、光を吸収することにより発熱する材料、磁場を印加することにより発熱する材料など、様々な材料を用いることができる。例えば発熱層としては、半導体、金属、絶縁体から選択して用いることができる。
なお、上述した方法において、有機樹脂からなる絶縁層は、剥離後に基板として用いることができる。
以上が可撓性を有する表示パネルを作製する方法についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３０を用いて説明を行う。
＜６．表示装置の回路構成＞
図３０（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図３０（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図３０（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図３０（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｂ）に示す構成とすることができる。
図３０（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３０（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｃ）に示す構成とすることができる。
また、図３０（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ５５２は、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図３０（Ｃ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図３１乃至図３４を用いて説明を行う。
＜７−１．表示モジュール＞
図３１に示す表示モジュール７０００は、上部カバー７００１と下部カバー７００２との間に、ＦＰＣ７００３に接続されたタッチパネル７００４、ＦＰＣ７００５に接続された表示パネル７００６、バックライト７００７、フレーム７００９、プリント基板７０１０、バッテリ７０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル７００６に用いることができる。
上部カバー７００１及び下部カバー７００２は、タッチパネル７００４及び表示パネル７００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル７００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル７００６に重畳して用いることができる。また、表示パネル７００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル７００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト７００７は、光源７００８を有する。なお、図３１において、バックライト７００７上に光源７００８を配置する構成について例示したが、これに限定さない。例えば、バックライト７００７の端部に光源７００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト７００７を設けない構成としてもよい。
フレーム７００９は、表示パネル７００６の保護機能の他、プリント基板７０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム７００９は、放熱板としての機能を有していてもよい。
プリント基板７０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ７０１１による電源であってもよい。バッテリ７０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール７０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜７−２．電子機器１＞
次に、図３２（Ａ）乃至図３２（Ｅ）に電子機器の一例を示す。
図３２（Ａ）は、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
カメラ８０００は、シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
カメラ８０００の筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１は、カメラ８０００のマウントと係合するマウントを有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また当該マウントには電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。
なお、図３２（Ａ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、表示装置を備えるファインダーが内蔵されていてもよい。
図３２（Ｂ）は、ヘッドマウントディスプレイ８２００の外観を示す図である。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリ８２０６が内蔵されている。
ケーブル８２０５は、バッテリ８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
表示部８２０４に、本発明の一態様の表示装置を適用することができる。
図３２（Ｃ）（Ｄ）（Ｅ）は、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させる好適である。表示部８３０２を湾曲して配置することで、使用者が高い臨場感を感じることができる。なお、本実施の形態においては、表示部８３０２を１つ設ける構成について例示したが、これに限定されず、例えば、表示部８３０２を２つ設ける構成としてもよい。この場合、使用者の片方の目に１つの表示部が配置されるような構成とすると、視差を用いた３次元表示等を行うことも可能となる。
なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図３２（Ｅ）のようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
＜７−３．電子機器２＞
次に、図３２（Ａ）乃至図３２（Ｅ）に示す電子機器と、異なる電子機器の一例を図３３（Ａ）乃至図３３（Ｇ）に示す。
図３３（Ａ）乃至図３３（Ｇ）に示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
図３３（Ａ）乃至図３３（Ｇ）に示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図３３（Ａ）乃至図３３（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図３３（Ａ）乃至図３３（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図３３（Ａ）乃至図３３（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図３３（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
図３３（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ、接続端子、センサ等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図３３（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
図３３（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
図３３（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３３（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図３３（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図３３（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
次に、図３２（Ａ）乃至図３２（Ｅ）に示す電子機器、及び図３３（Ａ）乃至図３３（Ｇ）に示す電子機器と異なる電子機器の一例を図３４（Ａ）（Ｂ）に示す。図３４（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。なお、図３４（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図３４（Ｂ）は、複数の表示パネルが展開された状態の斜視図である。
図３４（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域９５０２と、透光性を有する領域９５０３と、を有する。
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表示装置とすることができる。
また、図３４（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０１で隔離する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２としてもよい。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、本発明の一形態のトランジスタを作製した。また、トランジスタのＩｄ−Ｖｇ特性を測定し、ＧＢＴ試験を行った。
［トランジスタの作製］
上記説明したトランジスタ１００Ｅに相当するトランジスタを作製し、当該トランジスタの電気特性を評価した。本実施例においては、以下に示す試料Ａ１及びＡ２を作製した。
なお、試料Ａ１及び試料Ａ２は、トランジスタが形成された試料であり、トランジスタそれぞれのチャネル長Ｌは、順に３μｍ及び６μｍであり、チャネル幅Ｗは全て５０μｍである。
［試料Ａ１及びＡ２の作製方法］
まず、ガラス基板上に厚さ１００ｎｍのタングステン膜を、スパッタリング装置を用いて形成した。続いて当該導電膜をフォトリソグラフィ法により加工して、第１のゲート電極として機能する導電膜１０４を形成した。
次に、基板及び導電膜上に絶縁膜を４層積層して積層して、第１のゲート絶縁膜として機能する絶縁膜１０６を形成した（図７（Ａ）参照）。絶縁膜１０６は、プラズマ化学気相堆積（ＰＥＣＶＤ）装置を用いて、真空中で連続して形成した。絶縁膜１０６は、下から厚さ５０ｎｍの窒化シリコン膜、厚さ３００ｎｍの窒化シリコン膜、厚さ５０ｎｍの窒化シリコン膜、厚さ５０ｎｍの酸化窒化シリコン膜をそれぞれ用いた。
次に、絶縁膜１０６上に酸化物半導体膜１０８＿１＿０及び酸化物半導体膜１０８＿２＿０を順に形成した（図７（Ｃ）参照。）。次に、当該積層された酸化物半導体膜を島状に加工することで、酸化物半導体膜１０８を形成した（図８（Ａ）参照）。酸化物半導体膜１０８＿１＿０は、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ膜を用い、酸化物半導体膜１０８＿２＿０は、厚さ２５ｎｍのＩｎ−Ｇａ−Ｚｎ膜を用いた。
酸化物半導体膜１０８＿１＿０は、基板温度を１３０℃として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋｗの交流電力を印加することで形成した。なお、成膜ガス全体に占める酸素の割合から、「酸素流量比」と記載する場合がある。酸化物半導体膜１０８＿１＿０の成膜時における酸素流量比は１０％である。
酸化物半導体膜１０８＿２＿０は、酸化物半導体膜１０８＿１＿０の成膜条件においてスパッタリングガスの流量を変えて成膜した。具体的には、チャンバーへの酸素ガスの導入を停止し、流量２００ｓｃｃｍの酸素ガスをスパッタリング装置のチャンバー内に導入することで形成した。なお、酸化物半導体膜１０８＿２＿０の成膜時における酸素流量比は１００％である。
次に、熱処理を行った。当該熱処理として、加熱温度を３５０℃とし、窒素雰囲気で１時間熱処理を行った後、窒素と酸素との混合ガス雰囲気下で、１時間の熱処理を行った。
次に、絶縁膜１０６及び酸化物半導体膜１０８上に導電膜を形成し、当該導電膜を加工することで、導電膜１１２ａ、１１２ｂを形成した。ここでは、導電膜としては、厚さ３０ｎｍの第１のチタン膜と、厚さ２００ｎｍの銅膜とを順にスパッタリング装置を用いて形成した。（図８（Ｃ）参照）。次に、フォトリソグラフィ法により銅膜をエッチングした後、厚さ５０ｎｍの第２のチタン膜をスパッタリング装置を用いて形成した。次に、フォトリソグラフィ法により、第１のチタン膜及び第２のチタン膜をエッチングして、図８（Ｃ）に示す形状の導電膜１１２ａ、１１２ｂを形成した。
次に、酸化物半導体膜１０８の表面（バックチャネル側）をリン酸を用いて洗浄した。
次に、絶縁膜１０６、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に、絶縁膜１１４を形成し、絶縁膜１１４上に絶縁膜１１６を形成した（図９（Ａ）参照）。絶縁膜１１４及び絶縁膜１１６は、プラズマ化学気相堆積（ＰＥＣＶＤ）装置を用いて、真空中で連続して形成した。絶縁膜１１４は、厚さ３０ｎｍの酸化窒化シリコン膜、絶縁膜１１６は、厚さ４００ｎｍの酸化窒化シリコン膜をそれぞれ用いた。
次に、熱処理を行った。当該熱処理として、加熱温度は３５０℃とし、窒素雰囲気で１時間熱処理を行った。
次に、絶縁膜１１６上に導電膜（図示しない。）を形成した。導電膜は、スパッタリング装置を用いて、厚さ６ｎｍのＩＴＳＯ膜を形成した。
次に、プラズマ処理法により導電膜に酸素を通過させて、絶縁膜１１６に酸素を添加した。プラズマ処理法として、酸素ガスを含む雰囲気にてプラズマを放電させた。
次に、導電膜をエッチングした。
次に、絶縁膜１１６上に絶縁膜を形成した。絶縁膜は、プラズマ化学気相堆積（ＰＥＣＶＤ）装置を用い、厚さ１００ｎｍの窒化シリコン膜を形成した。
次に、絶縁膜の所望の領域に開口部を形成した。開口部の形成方法としては、ドライエッチング法を用いた。
次に、開口部を充填するように、導電膜を形成し、当該導電膜を島状に加工することで、第２のゲート電極として機能する導電膜を形成した。当該導電膜としては、厚さ１００ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。
次に、絶縁膜、及び導電膜上に絶縁膜を形成した。絶縁膜としては、厚さ１．５μｍのアクリル系の感光性樹脂を用いた。
以上のようにして、試料Ａ１及び試料Ａ２を作製した。
［トランジスタのＩｄ−Ｖｇ特性］
次に、上記作製した試料Ａ１及び試料Ａ２のトランジスタのＩｄ−Ｖｇ特性を測定した。なお、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、第１のゲート電極として機能する導電膜に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極として機能する導電膜に印加する電圧（Ｖｂｇ）ともいう）を、−１０Ｖから＋１０Ｖまで０．２５Ｖのステップで印加した。また、ソース電極として機能する導電膜に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導電膜に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び２０Ｖとした。
図３５（Ａ）（Ｂ）に、試料Ａ１及び試料Ａ２のＩｄ−Ｖｇ特性結果をそれぞれ示す。なお、図３５（Ａ）（Ｂ）において、第１縦軸がＩｄ（Ａ）を、第２縦軸が電界効果移動度（μＦＥ（ｃｍ２／Ｖｓ））を、横軸がＶｇ（Ｖ）を、それぞれ表す。なお、電界効果移動度については、Ｖｄを２０Ｖで測定した際の値である。
図３５（Ａ）（Ｂ）に示すように、電界効果移動度が高く、優れたスイッチング特性を有するトランジスタを作製できたことが分かる。
［ゲートバイアス−熱ストレス試験（ＧＢＴ試験）］
次に、上記作製した試料Ａ２の信頼性評価を行った。信頼性評価としては、ＧＢＴ試験とした。
本実施例でのＧＢＴ試験条件としては、第１のゲート電極として機能する導電膜及び第２のゲート電極として機能する導電膜に印加される電圧、（以下、ゲート電圧（Ｖｇ）という。）を±３０Ｖ、とし、ソース電極及びドレイン電極として機能する導電膜に印加される電圧（以下、それぞれドレイン電圧（Ｖｄ）、ソース電圧（Ｖｓ）という。）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境及び光照射環境（白色ＬＥＤにて約１００００ｌｘの光を照射）の２つの環境で、それぞれ行った。すなわち、トランジスタのソース電極とドレイン電極を同電位とし、第１のゲート電極及び第２のゲート電極には、ソース電極及びドレイン電極とは異なる電位を一定時間（ここでは１時間）印加した。
また、第１のゲート電極及び第２のゲート電極に与える電位がソース電極及びドレイン電極の電位よりも高い場合をプラスストレスとし、第１のゲート電極及び第２のゲート電極に与える電位がソース電極及びドレイン電極の電位よりも低い場合をマイナスストレスとした。したがって、測定環境と合わせて、プラスＧＢＴ（ダーク）、マイナスＧＢＴ（ダーク）、プラスＧＢＴ（光照射）、及びマイナスＧＢＴ（光照射）の合計４条件にて信頼性評価を実施した。なお、プラスＧＢＴ（ダーク）をＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（ダーク）を、ＮＢＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、プラスＧＢＴ（光照射）をＰＢＩＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、マイナスＧＢＴ（光照射）をＮＢＩＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）として、以下記載する。
試料Ａ２のＧＢＴ試験結果を図３６に示す。また、図３６において、左欄にトランジスタのしきい値電圧の変化量（ΔＶｔｈ）を示し、右欄にＳｈｉｆｔ値の変化量（ΔＳｈｉｆｔ）を示す。
なお、Ｓｈｉｆｔ値とは、トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性における、対数で表されるドレイン電流（Ｉｄ）の最大の傾きの接線と１×１０−１２Ａの軸との交点のゲート電圧（Ｖｇ）である。また、ΔＳｈｉｆｔとは、Ｓｈｉｆｔ値の変化量である。
図３６に示す結果から、試料Ａ２が有するトランジスタは、ＧＢＴ試験における、しきい値電圧の変化量（ΔＶｔｈ）及びシフト値の変化量（ΔＳｈｉｆｔ）が、±２Ｖ以内であった。したがって、試料Ａ２が有するトランジスタは、高い信頼性を有することが分かる。
本実施例では、本発明の一形態を用いてトランジスタを作製した。また、トランジスタのＩｄ−Ｖｇ特性を測定し、ＧＢＴ試験を行った。
［トランジスタの作製］
上記説明したトランジスタ１００Ｅに相当するトランジスタを作製し、当該トランジスタの電気特性を評価した。本実施例においては、以下に示す試料Ｂ１及びＢ２を作製した。なお、試料Ｂ１及び試料Ｂ２は、試料Ａ１及び試料Ａ２と比較して、酸化物半導体膜１０８＿１のＺｎの原子数に対するＩｎの原子数比が、酸化物半導体膜１０８＿２のＺｎの原子数に対するＩｎの原子数比より大きい点が異なる。
なお、試料Ｂ１及び試料Ｂ２は、トランジスタが形成された試料であり、トランジスタそれぞれのチャネル長Ｌは、順に３μｍ及び６μｍであり、チャネル幅Ｗは全て５０μｍである。
［試料Ｂ１及びＢ２の作製方法］
試料Ｂ１及び試料Ｂ２はそれぞれ、試料Ａ１及び試料Ａ２と酸化物半導体膜の作製方法が異なる。具体的には、酸化物半導体膜１０８＿１＿０と、酸化物半導体膜１０８＿２＿０の形成に用いるターゲットの原子数比が異なる。
酸化物半導体膜１０８＿１＿０は、基板温度を１３０℃として、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に、２．５ｋＷの交流電力を印加することで形成した。なお、成膜ガス全体に占める酸素の割合から、「酸素流量比」と記載する場合がある。酸化物半導体膜１０８＿１＿０の成膜時における酸素流量比は１０％である。なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物膜のエネルギーギャップは約３．０ｅＶ、電子親和力は約４．４ｅＶである。
酸化物半導体膜１０８＿２＿０は、基板温度を１７０℃として、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガスとをスパッタリング装置のチャンバー内に導入し、圧力を０．６Ｐａとし、インジウムと、ガリウムと、亜鉛とを有する金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）に、０．５ｋＷの交流電力を印加することで形成した。なお、成膜ガス全体に占める酸素の割合から、「酸素流量比」と記載する場合がある。酸化物半導体膜１０８＿２＿０の成膜時における酸素流量比は５０％である。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物膜のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。
［トランジスタのＩｄ−Ｖｇ特性］
次に、上記作製した試料Ｂ１及び試料Ｂ２のトランジスタのＩｄ−Ｖｇ特性を測定した。なお、トランジスタのＩｄ−Ｖｇ特性の測定条件として、試料Ａ１及び試料Ａ２と同様の測定条件を用いた。
図３７（Ａ）（Ｂ）に、試料Ｂ１及び試料Ｂ２のＩｄ−Ｖｇ特性結果をそれぞれ示す。なお、図３７（Ａ）（Ｂ）において、第１縦軸がＩｄ（Ａ）を、第２縦軸が電界効果移動度（μＦＥ（ｃｍ２／Ｖｓ））を、横軸がＶｇ（Ｖ）を、それぞれ表す。なお、電界効果移動度については、Ｖｄを２０Ｖで測定した際の値である。
図３７（Ａ）（Ｂ）に示すように、電界効果移動度が高く、優れたスイッチング特性を有するトランジスタを作製できたことが分かる。
［ゲートバイアス−熱ストレス試験（ＧＢＴ試験）］
次に、上記作製した試料Ｂ２の信頼性評価を行った。信頼性評価としては、ＧＢＴ試験とした。なお、ＧＢＴ試験条件として、試料Ａ１及び試料Ａ２と同様の測定条件を用いた。
試料Ｂ２のＧＢＴ試験結果を図３８に示す。また、図３８において、左欄にトランジスタのしきい値電圧の変化量（ΔＶｔｈ）を示し、右欄にＳｈｉｆｔ値の変化量（ΔＳｈｉｆｔ）を示す。
なお、Ｓｈｉｆｔ値とは、トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性における、対数で表されるドレイン電流（Ｉｄ）の最大の傾きの接線と１×１０−１２Ａの軸との交点のゲート電圧（Ｖｇ）である。また、ΔＳｈｉｆｔとは、Ｓｈｉｆｔ値の変化量である。
図３８に示す結果から、試料Ｂ２が有するトランジスタは、ＧＢＴ試験における、しきい値電圧の変化量（ΔＶｔｈ）及びシフト値の変化量（ΔＳｈｉｆｔ）が、±３Ｖ以内であった。したがって、試料Ｂ２が有するトランジスタは、高い信頼性を有すること分かる。
本実施例は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１００Ｄ トランジスタ
１００Ｅ トランジスタ
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０８ 酸化物半導体膜
１０８＿１ 酸化物半導体膜
１０８＿１＿０ 酸化物半導体膜
１０８＿２ 酸化物半導体膜
１０８＿２＿０ 酸化物半導体膜
１１２ 導電膜
１１２ａ 導電膜
１１２ａ＿１ 導電膜
１１２ａ＿２ 導電膜
１１２ａ＿３ 導電膜
１１２ｂ 導電膜
１１２ｂ＿１ 導電膜
１１２ｂ＿２ 導電膜
１１２ｂ＿３ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 導電膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２２ａ 導電膜
１２２ｂ 導電膜
１２２ｃ 導電膜
１２４ 絶縁膜
１２６ 絶縁膜
１２８ 酸化物半導体膜
１３０ 導電膜
１３４ 絶縁膜
１３６ 絶縁膜
１３８ 導電膜
１４０ 絶縁膜
１４１ａ 開口部
１４１ｂ 開口部
１４２ａ 開口部
１４２ｂ 開口部
１４４ 導電膜
１５０ ＥＬ層
１６０ 発光素子
１８１ 開口部
１８２ 開口部
１８４ 開口部
１９０ 半導体装置
１９１ ターゲット
１９２ プラズマ
１９３ ターゲット
１９４ プラズマ
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６００ 表示パネル
６０１ トランジスタ
６０４ 接続部
６０５ トランジスタ
６０６ トランジスタ
６０７ 接続部
６１２ 液晶層
６１３ 導電膜
６１７ 絶縁膜
６２０ 絶縁膜
６２１ 絶縁膜
６２３ 導電膜
６３１ 着色層
６３２ 遮光膜
６３３ａ 配向膜
６３３ｂ 配向膜
６３４ 着色層
６４０ 液晶素子
６４１ 接着層
６４２ 接着層
６４３ 導電膜
６４４ ＥＬ層
６４５ａ 導電膜
６４５ｂ 導電膜
６４６ 絶縁膜
６４７ 絶縁膜
６４８ 導電膜
６４９ 接続層
６５１ 基板
６５２ 導電膜
６５３ 半導体膜
６５４ 導電膜
６５５ 開口
６５６ 偏光板
６５９ 回路
６６０ 発光素子
６６１ 基板
６６２ 表示部
６６３ 導電膜
６６６ 配線
６７２ ＦＰＣ
６７３ ＩＣ
６８１ 絶縁膜
６８２ 絶縁膜
６８３ 絶縁膜
６８４ 絶縁膜
６８５ 絶縁膜
６８６ 接続体
６８７ 接続部
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７７０ 平坦化絶縁膜
７７２ 導電膜
７７３ 絶縁膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７７ 導電膜
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
７９１ タッチパネル
７９２ 絶縁膜
７９３ 電極
７９４ 電極
７９５ 絶縁膜
７９６ 電極
７９７ 絶縁膜
２１９０ プラズマ
２１９２ 陽イオン
２５０１ 成膜室
２５０２ａ ターゲット
２５０２ｂ ターゲット
２５０４ 偏析領域
２５０４ａ スパッタ粒子
２５０６ 偏析領域
２５０６ａ スパッタ粒子
２５１０ａ バッキングプレート
２５１０ｂ バッキングプレート
２５２０ ターゲットホルダ
２５２０ａ ターゲットホルダ
２５２０ｂ ターゲットホルダ
２５３０ａ マグネットユニット
２５３０ｂ マグネットユニット
２５３０Ｎ１ マグネット
２５３０Ｎ２ マグネット
２５３０Ｓ マグネット
２５３２ マグネットホルダ
２５４２ 部材
２５６０ 基板
２５７０ 基板ホルダ
２５８０ａ 磁力線
２５８０ｂ 磁力線
６６５１ 基板
７０００ 表示モジュール
７００１ 上部カバー
７００２ 下部カバー
７００３ ＦＰＣ
７００４ タッチパネル
７００５ ＦＰＣ
７００６ 表示パネル
７００７ バックライト
７００８ 光源
７００９ フレーム
７０１０ プリント基板
７０１１ バッテリ
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリ
８３００ ヘッドマウントディスプレイ
８３０１ 筐体
８３０２ 表示部
８３０４ 固定具
８３０５ レンズ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ テレビジョン装置
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末
９５００ 表示装置
９５０１ 表示パネル
９５０２ 表示領域
９５０３ 領域
９５１１ 軸部
９５１２ 軸受部

Claims (17)

  1. 酸化物半導体膜を有する半導体装置であって、
    前記半導体装置は、
    ゲート電極と、
    前記ゲート電極上の絶縁膜と、
    前記絶縁膜上の前記酸化物半導体膜と、
    前記酸化物半導体膜上の一対の電極と、を有し、
    前記酸化物半導体膜は、第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、
    前記第１の酸化物半導体膜及び第２の酸化物半導体膜は、
    それぞれ、同じ元素を有し、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも結晶性が低い領域を有する、
    ことを特徴とする半導体装置。
  2. 請求項１において、
    前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数の総和に対して、
    前記Ｉｎの原子数比が４の場合、前記Ｍの原子数比が１．５以上２．５以下であり、且つ前記Ｚｎの原子数比が２以上４以下である、
    ことを特徴とする半導体装置。
  3. 請求項２において、
    前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、
    Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍である、
    ことを特徴とする半導体装置。
  4. 請求項１において、
    前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数の総和に対して、
    前記Ｉｎの原子数比が５の場合、前記Ｍの原子数比が０．５以上１．５以下であり、且つ前記Ｚｎの原子数比が５以上７以下である、
    ことを特徴とする半導体装置。
  5. 請求項４において、
    前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、
    Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍である、
    ことを特徴とする半導体装置。
  6. 酸化物半導体膜を有する半導体装置であって、
    前記半導体装置は、
    ゲート電極と、
    前記ゲート電極上の絶縁膜と、
    前記絶縁膜上の前記酸化物半導体膜と、
    前記酸化物半導体膜上の一対の電極と、を有し、
    前記酸化物半導体膜は、
    第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、
    前記第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ、同じ元素を有し、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜より電子親和力が大きく、
    前記第１の酸化物半導体膜の電子親和力と、前記第２の酸化物半導体膜の電子親和力との差が０．１５ｅＶ以上２．０ｅＶ以下であり、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも結晶性が低い領域を有する、
    ことを特徴とする半導体装置。
  7. 請求項１または６において、
    前記第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ独立に、
    Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
    ことを特徴とする半導体装置。
  8. 酸化物半導体膜を有する半導体装置であって、
    前記半導体装置は、
    ゲート電極と、
    前記ゲート電極上の絶縁膜と、
    前記絶縁膜上の前記酸化物半導体膜と、
    前記酸化物半導体膜上の一対の電極と、を有し、
    前記酸化物半導体膜は、
    第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、を有し、
    前記第１の酸化物半導体膜及び第２の酸化物半導体膜は、それぞれ独立に、
    Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有し、
    前記第１の酸化物半導体膜のＺｎの原子数に対するＩｎの原子数比は、前記第２の酸化物半導体膜のＺｎの原子数に対するＩｎの原子数比より大きく、
    前記第１の酸化物半導体膜は、前記第２の酸化物半導体膜よりも結晶性が低い領域を有する、
    ことを特徴とする半導体装置。
  9. 請求項８において、
    前記第１の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数の総和に対して、
    前記Ｉｎの原子数比が４の場合、前記Ｍの原子数比が１．５以上２．５以下であり、且つ前記Ｚｎの原子数比が２以上４以下であり、
    前記第２の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数の総和に対して、
    前記Ｉｎの原子数比が１の場合、前記Ｍの原子数比が０．５以上１．５以下であり、且つ前記Ｚｎの原子数比が０．１以上２以下である
    ことを特徴とする半導体装置。
  10. 請求項９において、
    前記第１の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、
    Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であり、
    前記第２の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、
    Ｉｎ：Ｍ：Ｚｎ＝１：１：１近傍である、
    ことを特徴とする半導体装置。
  11. 請求項８において、
    前記第１の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数の総和に対して、
    前記Ｉｎの原子数比が４の場合、前記Ｍの原子数比が１．５以上２．５以下であり、且つ前記Ｚｎの原子数比が２以上４以下であり、
    前記第２の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数の総和に対して、
    前記Ｉｎの原子数比が５の場合、前記Ｍの原子数比が０．５以上１．５以下であり、且つ前記Ｚｎの原子数比が５以上７以下である、
    ことを特徴とする半導体装置。
  12. 請求項１１において、
    前記第１の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、
    Ｉｎ：Ｍ：Ｚｎ＝４：２：３近傍であり、
    前記第２の酸化物半導体膜の前記Ｉｎ、前記Ｍ、及び前記Ｚｎの原子数比は、
    Ｉｎ：Ｍ：Ｚｎ＝５：１：６近傍である、
    ことを特徴とする半導体装置。
  13. 請求項６または請求項８において、
    前記第１の酸化物半導体膜は、
    第１の領域と、第２の領域と、が混在した複合酸化物半導体を有し、
    前記第１の領域は、インジウム、亜鉛、及び酸素の中から選ばれるいずれか一つまたは複数を主成分とする複数の第１のクラスタを有し、
    前記第２の領域は、インジウム、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）、亜鉛、及び酸素の中から選ばれるいずれか一つまたは複数を主成分とする複数の第２のクラスタを有し、
    前記複数の第１のクラスタは、それぞれ互いに繋がる部分を有し、
    前記複数の第２のクラスタは、それぞれ互いに繋がる部分を有する、
    ことを特徴とする半導体装置。
  14. 請求項１、請求項６及び請求項８のいずれか一項において、
    前記第１の酸化物半導体膜は、
    第１の領域と、第２の領域と、が混在した複合酸化物半導体を有し、
    前記第１の領域は、インジウム、亜鉛、及び酸素の中から選ばれるいずれか一つまたは複数を主成分とする複数の第１のクラスタを有し、
    前記第２の領域は、インジウム、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）、亜鉛、及び酸素の中から選ばれるいずれか一つまたは複数を主成分とする複数の第２のクラスタを有し、
    前記複数の第１のクラスタは、それぞれ互いに繋がる部分を有し、
    前記複数の第２のクラスタは、それぞれ互いに繋がる部分を有する、
    ことを特徴とする半導体装置。
  15. 請求項１、請求項６及び請求項８のいずれか一項において、
    前記第２の酸化物半導体膜は、
    結晶部を有し、
    前記結晶部は、ｃ軸配向性を有する、
    ことを特徴とする半導体装置。
  16. 請求項１乃至請求項１５のいずれか一項に記載の半導体装置と、
    表示素子と、を有する、
    ことを特徴とする表示装置。
  17. 請求項１乃至請求項１５のいずれか一項に記載の半導体装置、請求項１６に記載の表示装置と、
    操作キーまたはバッテリと、を有する、
    ことを特徴とする電子機器。
JP2017077464A 2016-04-13 2017-04-10 半導体装置 Active JP6976703B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021183034A JP7342090B2 (ja) 2016-04-13 2021-11-10 トランジスタの作製方法
JP2023140011A JP2023165715A (ja) 2016-04-13 2023-08-30 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2016080066 2016-04-13
JP2016080137 2016-04-13
JP2016080137 2016-04-13
JP2016080066 2016-04-13

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2019221858A Division JP2020057797A (ja) 2016-04-13 2019-12-09 半導体装置の作製方法
JP2021183034A Division JP7342090B2 (ja) 2016-04-13 2021-11-10 トランジスタの作製方法

Publications (2)

Publication Number Publication Date
JP2017195369A true JP2017195369A (ja) 2017-10-26
JP6976703B2 JP6976703B2 (ja) 2021-12-08

Family

ID=60039067

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2017077464A Active JP6976703B2 (ja) 2016-04-13 2017-04-10 半導体装置
JP2019221858A Withdrawn JP2020057797A (ja) 2016-04-13 2019-12-09 半導体装置の作製方法
JP2021183034A Active JP7342090B2 (ja) 2016-04-13 2021-11-10 トランジスタの作製方法
JP2023140011A Pending JP2023165715A (ja) 2016-04-13 2023-08-30 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2019221858A Withdrawn JP2020057797A (ja) 2016-04-13 2019-12-09 半導体装置の作製方法
JP2021183034A Active JP7342090B2 (ja) 2016-04-13 2021-11-10 トランジスタの作製方法
JP2023140011A Pending JP2023165715A (ja) 2016-04-13 2023-08-30 半導体装置

Country Status (6)

Country Link
US (3) US20170301699A1 (ja)
JP (4) JP6976703B2 (ja)
KR (3) KR102506007B1 (ja)
CN (2) CN115332356A (ja)
TW (1) TWI753899B (ja)
WO (1) WO2017178912A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098369A1 (ja) * 2017-11-20 2019-05-23 株式会社アルバック 酸化物半導体薄膜
JP2020167362A (ja) * 2018-08-03 2020-10-08 株式会社半導体エネルギー研究所 半導体装置
WO2022106953A1 (ja) * 2020-11-17 2022-05-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756118B2 (en) 2016-11-30 2020-08-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
WO2018122665A1 (en) 2016-12-27 2018-07-05 Semiconductor Energy Laboratory Co., Ltd. Display panel, display device, input/output device, and data processing device
KR102491653B1 (ko) * 2018-03-08 2023-01-25 삼성디스플레이 주식회사 스트레처블 표시 장치
CN110275333B (zh) * 2018-03-14 2022-11-25 群创光电股份有限公司 显示设备以及其制造方法
JPWO2020003056A1 (ja) * 2018-06-29 2021-08-02 株式会社半導体エネルギー研究所 表示パネル、表示装置、入出力装置、情報処理装置
CN110911840B (zh) * 2018-09-14 2021-06-11 群创光电股份有限公司 天线装置
KR102573255B1 (ko) * 2018-11-15 2023-08-30 엘지디스플레이 주식회사 표시 장치
KR102293405B1 (ko) * 2020-02-24 2021-08-26 연세대학교 산학협력단 스트레처블 발광소재를 이용한 유기전계 발광소자 및 그 제조방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2014007396A (ja) * 2012-05-31 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014116588A (ja) * 2012-11-16 2014-06-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014199918A (ja) * 2013-01-21 2014-10-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015026828A (ja) * 2013-06-19 2015-02-05 株式会社半導体エネルギー研究所 撮像装置
JP2015130466A (ja) * 2013-03-14 2015-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20150243738A1 (en) * 2014-02-21 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, transistor, semiconductor device, display device, and electronic appliance
JP2016015485A (ja) * 2014-06-11 2016-01-28 株式会社半導体エネルギー研究所 撮像装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828520B2 (ja) * 1991-02-22 1996-03-21 株式会社半導体エネルギー研究所 薄膜半導体装置およびその製法
JP2010050165A (ja) * 2008-08-19 2010-03-04 Sumitomo Chemical Co Ltd 半導体装置、半導体装置の製造方法、トランジスタ基板、発光装置、および、表示装置
TWI478356B (zh) * 2008-10-31 2015-03-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI529949B (zh) 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5590877B2 (ja) * 2008-12-26 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
KR101803553B1 (ko) 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI416737B (zh) * 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
US8611135B2 (en) * 2011-03-30 2013-12-17 Agency For Science, Technology And Research Method for programming a resistive memory cell, a method and a memory apparatus for programming one or more resistive memory cells in a memory array
WO2013021632A1 (ja) 2011-08-11 2013-02-14 出光興産株式会社 薄膜トランジスタ
JP5679933B2 (ja) 2011-08-12 2015-03-04 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP5917385B2 (ja) 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
IN2015DN01663A (ja) * 2012-08-03 2015-07-03 Semiconductor Energy Lab
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220597B2 (ja) * 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8981372B2 (en) * 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20230023050A (ko) 2012-12-28 2023-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150025621A (ko) * 2013-08-29 2015-03-11 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI678740B (zh) * 2013-09-23 2019-12-01 日商半導體能源研究所股份有限公司 半導體裝置
WO2015059850A1 (ja) * 2013-10-24 2015-04-30 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
KR102386362B1 (ko) 2013-12-02 2022-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US20150187574A1 (en) * 2013-12-26 2015-07-02 Lg Display Co. Ltd. IGZO with Intra-Layer Variations and Methods for Forming the Same
TWI658597B (zh) 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
US9768315B2 (en) * 2014-04-18 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102653836B1 (ko) 2015-03-03 2024-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치
US11189736B2 (en) 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2017149428A1 (en) 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
JP6618628B2 (ja) * 2016-09-27 2019-12-11 シャープ株式会社 半導体装置およびその製造方法
TWI771375B (zh) * 2017-02-24 2022-07-21 美商康寧公司 高寬高比玻璃晶圓

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2014007396A (ja) * 2012-05-31 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014116588A (ja) * 2012-11-16 2014-06-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014199918A (ja) * 2013-01-21 2014-10-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015130466A (ja) * 2013-03-14 2015-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015026828A (ja) * 2013-06-19 2015-02-05 株式会社半導体エネルギー研究所 撮像装置
US20150243738A1 (en) * 2014-02-21 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, transistor, semiconductor device, display device, and electronic appliance
JP2016015485A (ja) * 2014-06-11 2016-01-28 株式会社半導体エネルギー研究所 撮像装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098369A1 (ja) * 2017-11-20 2019-05-23 株式会社アルバック 酸化物半導体薄膜
KR20200066372A (ko) * 2017-11-20 2020-06-09 가부시키가이샤 아루박 산화물 반도체 박막
JPWO2019098369A1 (ja) * 2017-11-20 2020-11-19 株式会社アルバック 酸化物半導体薄膜
KR102376258B1 (ko) * 2017-11-20 2022-03-17 가부시키가이샤 아루박 산화물 반도체 박막
TWI776995B (zh) * 2017-11-20 2022-09-11 日商愛發科股份有限公司 氧化物半導體薄膜、薄膜電晶體、薄膜電晶體之製造方法及濺鍍靶
JP2020167362A (ja) * 2018-08-03 2020-10-08 株式会社半導体エネルギー研究所 半導体装置
JP7462391B2 (ja) 2018-08-03 2024-04-05 株式会社半導体エネルギー研究所 半導体装置
WO2022106953A1 (ja) * 2020-11-17 2022-05-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法

Also Published As

Publication number Publication date
JP6976703B2 (ja) 2021-12-08
JP2020057797A (ja) 2020-04-09
JP2022033759A (ja) 2022-03-02
US20230005969A1 (en) 2023-01-05
JP7342090B2 (ja) 2023-09-11
KR20230035146A (ko) 2023-03-10
US20200144305A1 (en) 2020-05-07
JP2023165715A (ja) 2023-11-17
TW201807817A (zh) 2018-03-01
KR102506007B1 (ko) 2023-03-07
CN109075206B (zh) 2022-08-16
TW202232753A (zh) 2022-08-16
US20170301699A1 (en) 2017-10-19
US11450691B2 (en) 2022-09-20
KR20220018070A (ko) 2022-02-14
KR20180134945A (ko) 2018-12-19
CN115332356A (zh) 2022-11-11
TWI753899B (zh) 2022-02-01
CN109075206A (zh) 2018-12-21
KR102358088B1 (ko) 2022-02-07
WO2017178912A1 (en) 2017-10-19

Similar Documents

Publication Publication Date Title
JP7342090B2 (ja) トランジスタの作製方法
JP7126823B2 (ja) 半導体装置の作製方法
JP6925164B2 (ja) 半導体装置または当該半導体装置を有する表示装置
JP2018006734A (ja) 半導体装置、当該半導体装置の作製方法、及び当該半導体装置を有する表示装置
JP6817141B2 (ja) 半導体装置の作製方法
US10504924B2 (en) Semiconductor device and display device including the semiconductor device
WO2017168283A1 (ja) 複合酸化物半導体、当該複合酸化物半導体を用いた半導体装置、当該半導体装置を有する表示装置
JP2018022890A (ja) 半導体装置および当該半導体装置の作製方法
JP2017188674A (ja) 複合酸化物半導体、およびその作製方法
US20170365451A1 (en) Sputtering apparatus and method for forming semiconductor film using sputtering apparatus
JP7293426B2 (ja) トランジスタ
TWI832145B (zh) 半導體裝置及包括該半導體裝置的顯示裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211026

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211110

R150 Certificate of patent or registration of utility model

Ref document number: 6976703

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150