JP2015026828A - 撮像装置 - Google Patents

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Abstract

【課題】Ｘ線等の放射線照射に対して安定性が高く、電気特性の低下を抑制できる構成の撮像装置を提供する。
【解決手段】Ｘ線等の放射線を用いて画像を取得する撮像装置であり、シンチレータと重なるマトリクス状に配置された画素回路を有する。該画素回路はオフ電流が極めて小さいスイッチング用のトランジスタ、および受光素子を有し、当該トランジスタのゲート絶縁膜を膜厚１００ｎｍ乃至４００ｎｍの窒化珪素膜と膜厚５ｎｍ乃至２０ｎｍ酸化珪素膜または酸化窒化珪素膜の積層とする。
【選択図】図１

Description

本発明の一態様は、撮像装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
医療現場では、患者の特定部位にＸ線を照射し、当該特定部位を透過したＸ線によってＸ線フィルムを感光し、現像することで当該特定部位の内部の様子を可視化する写真技術を用いた医療用画像診断装置が広く普及している。
上記Ｘ線フィルムを用いた方法では、Ｘ線フィルムを保管するスペースの確保が必要なことや、その管理が煩雑であるため、画像の電子化が進められている。画像を電子化する方法の一つとして、イメージングプレートを用いる方法が知られている。イメージングプレートをＸ線フィルムと同様にＸ線で感光させ、当該イメージングプレートから発せられる光をスキャナで検出することにより、電子化された画像を得ることができる。
イメージングプレートは、Ｘ線の照射によって光を発する特性（輝尽性）を有する材料（輝尽性蛍光体）が塗布された板であり、Ｘ線フィルムよりもＸ線吸収差の検出感度が高い。また、Ｘ線照射の情報を消去することができ、繰り返して使用することができる。しかしながら、イメージングプレートで取得できる情報はアナログ情報であり、それを電子化するにはデジタル化処理をするという工程が残されていた。
そのため、近年では、デジタルデータを直接取得できるフラットパネルディテクタが注目されている（例えば、特許文献１）。フラットパネルディテクタは、直接方式と間接方式の二方式があり、直接方式はＸ線検出素子を用いてＸ線を電荷に直接変換する方式であり、間接方式はＸ線をシンチレータによって可視光に変換し、その光をフォトダイオードで電荷に変換する方式である。いずれの方式においても、フラットパネルディテクタは、マトリクス状に配置された複数の画素回路を有している。
特開平１１−３１１６７３号公報
フラットパネルディテクタの画素回路を構成するトランジスタには半導体材料や絶縁材料が含まれており、エネルギーの強いＸ線等の放射線が当該半導体材料や当該絶縁材料に照射されると欠陥準位などが生成し、トランジスタの電気特性を変動させてしまう。
このような現象は、シンチレータを透過してしまう微量の放射線によっても起こりうるため、フラットパネルディテクタの消費電力の増加や信頼性の悪化の一要因となっている。
したがって、本発明の一態様では、Ｘ線等の放射線照射に対して安定性が高い撮像装置を提供することを目的の一つとする。または、電気特性の低下を抑制できる構成の撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、少ない放射線量で撮像することができる撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、画素回路に酸化物半導体を用いたトランジスタを有し、Ｘ線等の放射線を用いて画像を取得する撮像装置に関する。
本発明の一態様は、受光素子と、受光素子と電気的に接続された回路部と、を有し、回路部は、絶縁表面上に形成されたゲート電極と、ゲート電極上に第１の絶縁膜、第２の絶縁膜の順で形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、ゲート電極と重なる酸化物半導体層と、酸化物半導体層の一部と接するソース電極層およびドレイン電極層と、ゲート絶縁膜、酸化物半導体層、およびソース電極層およびドレイン電極層上に形成された絶縁層を含んで構成されるトランジスタを有し、第１の絶縁膜は窒化珪素膜であり、第２の絶縁膜は酸化珪素膜または酸化窒化珪素膜であり、第１の絶縁膜の膜厚は１００ｎｍ乃至４００ｎｍであり、第２の絶縁膜の膜厚は５ｎｍ乃至２０ｎｍであることを特徴とする撮像装置である。
当該撮像装置は、受光素子および回路部上にシンチレータが形成された構成とすることができる。
上記受光素子には、フォトダイオード、または、一対の電極間に半導体層を有する可変抵抗素子を用いることができる。
上記回路部は、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、受光素子と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、電荷蓄積部と電気的に接続され、第２のトランジスタのゲートは、電荷蓄積部と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続されている構成とすることができる。
また、上記回路部は、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、受光素子と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、電荷蓄積部と電気的に接続され、第２のトランジスタのゲートは、電荷蓄積部と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、電荷蓄積部と電気的に接続されている構成とすることができる。
本発明の一態様により、Ｘ線等の放射線照射に対して安定性が高い撮像装置を提供することができる。または、電気特性の低下を抑制できる構成の撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、少ない放射線量で撮像することができる撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する断面図。 撮像装置を説明する図。 Ｉｎ−Ｇａ−Ｚｎ酸化物および酸化珪素のバンドダイヤグラムを示す図。 トランジスタを説明する断面図。 画素回路の構成を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 積分回路を説明するための図。 グローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャート。 画素回路のレイアウトを説明する上面図および断面図。 画素回路のレイアウトを説明する上面図および断面図。 トランジスタを説明する断面図。 Ｘ線照射前後のトランジスタのＩｄ−Ｖｇ特性を示す図。 Ｘ線照射前後におけるしきい値電圧の差分、またはシフト値の差分と酸化窒化珪素膜の膜厚との関係を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
（実施の形態１）
本実施の形態では、本発明の一態様であるＸ線等の放射線を用いる撮像装置について、図面を参照して説明する。
図１は、本発明の一態様であるＸ線等の放射線を用いる撮像装置に用いることができるトランジスタの断面図である。当該トランジスタは、基板１００上に形成された下地絶縁膜１１０、当該下地絶縁膜１１０上に形成されたゲート電極層１２０、当該ゲート電極層上に第１の絶縁膜１３１、第２の絶縁膜１３２の順で形成されたゲート絶縁膜１３０、当該ゲート絶縁膜上に形成された酸化物半導体層１４０、当該酸化物半導体層の一部と接するソース電極層１５０およびドレイン電極層１６０を有する。また、ゲート絶縁膜１３０、酸化物半導体層１４０、ソース電極層１５０およびドレイン電極層１６０上に絶縁層１７０が形成されていてもよい。また、当該絶縁層上に絶縁層１８０が形成されていてもよい。
本発明の一態様である撮像装置では、上述したように酸化物半導体を活性層に用いる。酸化物半導体層を用いたトランジスタは非晶質シリコンを用いたトランジスタよりも移動度が高いため、トランジスタを小さくすることが容易であり、画素を小さくすることができる。すなわち、撮像装置の解像度を高めることができる。
ゲート絶縁膜１３０を構成する第１の絶縁膜１３１には、窒化珪素膜を用いることができる。当該窒化珪素膜の膜厚は１００ｎｍ乃至４００ｎｍであることが好ましい。また、ゲート絶縁膜１３０を構成する第２の絶縁膜１３２には、酸化珪素膜を用いることができる。当該酸化珪素膜の膜厚は５ｎｍ乃至２０ｎｍであることが好ましい。
図１に示すトランジスタは、図２に示す撮像装置の画素回路２１０、ならびに当該画素回路を駆動するための第１の回路２４０および第２の回路２５０のいずれか一方または両方に用いることができる。なお、画素回路２１０には、受光素子２２０および当該受光素子と電気的に接続された回路部２３０が含まれる。
なお、図２では、画素回路２１０を駆動するための回路を二つの領域に配置する構成を例示したが、当該回路の構成はこれに限られない。例えば、画素回路２１０を駆動するための回路を一つの領域にまとめて配置してもよい。また、画素回路２１０を駆動するための回路を三つ以上に分割して配置してもよい。また、画素回路２１０を駆動するための回路は、画素回路２１０に含まれるトランジスタと同様に基板１００上に直接形成する構成であってもよいし、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などでＩＣチップを実装する構成であってもよい。また、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などを画素回路２１０に接続する構成であってもよい。
また、画素回路２１０上にはシンチレータ２８０が形成されている。シンチレータ２８０は、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなり、例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。なお、図２ではシンチレータ２８０は最上面となるが、各要素の明瞭化のため、シンチレータ２８０を透過した図としている。
被写体を透過したＸ線等の放射線はシンチレータ２８０に入射され、可視光や紫外光などの光（蛍光）に変換される。そして、当該光を画素回路２１０に設けられた受光素子２２０で検知し、画像データを取得する。
ただし、シンチレータ２８０に照射された放射線の一部はフォトルミネッセンスに利用されず、シンチレータ２８０を透過してしまう。Ｘ線等の放射線がトランジスタを構成する半導体材料や絶縁材料に照射されるとその部位に欠陥準位などが生成し、トランジスタの電気特性を変動させてしまう。そのため、撮像装置の消費電力を増加させたり、信頼性を悪化させたりすることがある。
例えば、チャネル形成領域が酸化物半導体で形成され、本発明の一態様とは異なりゲート絶縁膜が酸化珪素膜の単層で形成されたトランジスタに強いＸ線を照射する加速試験を行うと、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。
この現象は、ゲート絶縁膜として用いている酸化珪素膜のＮＢＯＨＣ（Ｎｏｎ Ｂｒｉｄｇｉｎｇ Ｏｘｙｇｅｎ Ｈｏｌｅ Ｃｅｎｔｅｒ）が大きく関係する。
酸化珪素（例えば、ＳｉＯ２）に関しては、Ｘ線照射によりＥ’センターとＮＢＯＨＣという二つの欠陥が生じることが知られている。ＮＢＯＨＣの欠陥準位は、価電子帯側の深い準位に位置する。
また、トランジスタのチャネル形成領域に用いる酸化物半導体としてＩｎ−Ｇａ−Ｚｎ酸化物を例としたとき、両者のバンドダイヤグラムを見積もると図３に示すようになる。なお、図３には、Ｉｎ−Ｇａ−Ｚｎ酸化物の酸素欠損（Ｖｏ）等に起因する欠陥準位、酸化珪素のＥ’センターおよびＮＢＯＨＣに起因する欠陥準位をあわせて図示してある。図中のＥｖ、Ｅｃはそれぞれ価電子帯上端、伝導帯下端を示しており、その値は真空準位からのエネルギー値を示している。また、Ｉｎ−Ｇａ−Ｚｎ酸化物と酸化珪素の接触の際には、それぞれの膜のフェルミレベルがバンドギャップの中央に位置すると仮定している。なお、実際にはＩｎ−Ｇａ−Ｚｎ酸化物はｎ型化しやすいため、Ｉｎ−Ｇａ−Ｚｎ酸化物のフェルミレベルは伝導帯側に位置する場合がある。
図３に示すように、Ｉｎ−Ｇａ−Ｚｎ酸化物の欠陥準位および酸化珪素の欠陥準位は、共に価電子帯の深い位置に存在しており、非常に近いエネルギー位置に存在していることがわかる。このようなバンドダイヤグラムから、Ｘ線照射時の劣化に関して、次のようなモデルを立てることができる。
まず、Ｘ照射によりＩｎ−Ｇａ−Ｚｎ酸化物（トランジスタの活性層）中に電子−正孔が生成される。次に、生成された正孔が酸素欠損に起因するＩｎ−Ｇａ−Ｚｎ酸化物中の深い欠陥準位にトラップされる。次にトラップされた正孔が酸化珪素（トランジスタのゲート絶縁膜）におけるＮＢＯＨＣの欠陥準位に注入される。そして、注入された正孔は、酸化珪素中において正の電荷を持つ固定電荷となり、トランジスタのしきい値電圧を変動させる。
上記モデルからは、Ｘ線照射によるホールの生成、Ｉｎ−Ｇａ−Ｚｎ酸化物中の欠陥準位、酸化珪素中の欠陥準位の３つの要素を抽出することができる。これら要素が絡み合うことでトランジスタのしきい値電圧が変動するということができる。
このため、本発明の一態様のトランジスタでは、ゲート絶縁膜１３０を窒化珪素膜で形成する第１の絶縁膜１３１と、酸化珪素膜で形成する第２の絶縁膜１３２とを含んで構成する。
窒化珪素膜は上述したＮＢＯＨＣのような深い準位が発生せず、上述したモデルにおけるしきい値電圧の変動の一要因を除くことができる。ただし、窒化珪素膜単体は酸化物半導体層をチャネル形成領域に用いたトランジスタのゲート絶縁膜には適さない。窒化珪素膜と酸化物半導体層とは良好な界面が形成されにくく固定電荷が保持されやすいことや、窒化珪素膜に含まれる水素が酸化物半導体層中に拡散し、酸素欠損に捕獲されることでドナーとなって酸化物半導体層をｎ型化することなどから、別の要因でしきい値電圧を変動させてしまう。
そのため、本発明の一態様では、窒化珪素膜と酸化物半導体層との間に極薄い酸化珪素膜を形成する。当該酸化珪素膜は上述したモデルと同様にＸ線照射によりＮＢＯＨＣを形成するが、その膜厚を極めて薄く形成することによりＮＢＯＨＣの絶対量を低減させることができ、注入される正孔の量を制限させることができる。したがって、しきい値電圧の変動を極めて小さくすることができる。
なお、第２の絶縁膜１３２には酸化窒化珪素膜を用いることもできる。本明細書において酸化窒化珪素とは、珪素、酸素、および窒素の化合物であって、その組成において酸素が窒素よりも多い物質のことを指し、窒素を含む酸化珪素ということもできる。
窒化珪素膜で形成する第１の絶縁膜１３１の膜厚は１００ｎｍ乃至４００ｎｍが好ましく、２００ｎｍ乃至３００ｎｍがより好ましい。当該範囲の膜厚で第１の絶縁膜１３１を形成することにより絶縁耐圧の良好なゲート絶縁膜１３０とすることができる。
また、酸化珪素膜で形成する第２の絶縁膜１３２の膜厚は５ｎｍ乃至２０ｎｍが好ましく、５ｎｍ乃至１５ｎｍがより好ましい。当該範囲の膜厚で第２の絶縁膜１３２を形成することによりトランジスタのしきい値電圧の変動を極めて小さくすることができる。
また、本発明の一態様のトランジスタは、図４に示すように、絶縁層１７０または絶縁層１８０上にゲート電極層１２０および酸化物半導体層１４０と重なるように導電膜１２１を備えていてもよい。当該導電膜を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極層１２０と導電膜１２１を同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極層１２０とは異なる定電位を導電膜１２１に供給すればよい。
以上により、Ｘ線等の放射線照射に対して安定性が高く、電気特性の低下を抑制できる構成の撮像装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成および実施例と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタを用いることのできる画素回路ついて説明する。
図２に示す画素回路２１０として用いることのできる回路の一例を図５（Ａ）に示す。回路２１１は、受光素子２２０としてフォトダイオード３２０、当該受光素子と接続される回路部２３０に第１のトランジスタ３０１、第２のトランジスタ３０２、および第３のトランジスタ３０３を含んだ構成となっている。
フォトダイオード３２０のアノードは第１の配線３１１（ＲＳ）、フォトダイオード３２０のカソードは第１のトランジスタ３０１のソースまたはドレインの一方、第１のトランジスタ３０１のソースまたはドレインの他方は配線３０５（ＦＤ）、第１のトランジスタ３０１のゲートは第２の配線３１２（ＴＸ）、第２のトランジスタ３０２のソースまたはドレインの一方は第４の配線３１４（ＧＮＤ）、第２のトランジスタ３０２のソースまたはドレインの他方は第３のトランジスタ３０３のソースまたはドレインの一方、第２のトランジスタ３０２のゲートは配線３０５（ＦＤ）、第３のトランジスタ３０３のソースまたはドレインの他方は第５の配線３１５（ＯＵＴ）、第３のトランジスタ３０３のゲートは第３の配線３１３（ＳＥ）、に各々電気的に接続されている。
フォトダイオード３２０は受光素子であり、画素回路に入射した光に応じた電流を生成する動作を行う。第１のトランジスタ３０１は、フォトダイオード３２０による配線３０５（ＦＤ）への電荷蓄積を制御する。第２のトランジスタ３０２は、配線３０５（ＦＤ）の電位に応じた信号を出力する動作を行う。第３のトランジスタ３０３は、読み出し時に画素回路の選択を制御する。
なお、配線３０５（ＦＤ）は、フォトダイオード３２０が受ける光の量に応じて変化する電荷を保持する、所謂電荷蓄積部である。実質的な電荷蓄積部は、配線３０５（ＦＤ）と電気的に接続される第１のトランジスタ３０１のソース領域またはドレイン領域近傍の空乏層容量、配線３０５（ＦＤ）の配線容量、配線３０５（ＦＤ）と電気的に接続される第２のトランジスタ３０２のゲート容量などである。
第１の配線３１１（ＲＳ）は、配線３０５（ＦＤ）をリセットするための信号線である。なお、回路２１１における第１の配線３１１（ＲＳ）は、配線３０５（ＦＤ）への電荷蓄積を行うための信号線でもある。第２の配線３１２（ＴＸ）は、第１のトランジスタ３０１を制御するための信号線である。第３の配線３１３（ＳＥ）は、第３のトランジスタ３０３を制御するための信号線である。第４の配線３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線である。第５の配線３１５（ＯＵＴ）は、回路２１１で得られた情報を読み出すための信号線である。
また、画素回路２１０は、図５（Ｂ）に示す構成であってもよい。図５（Ｂ）に示す回路２１２は、図５（Ａ）に示す回路２１１と構成要素は同じであるが、フォトダイオード３２０のアノードが第１のトランジスタ３０１のソースまたはドレインの一方と電気的に接続され、フォトダイオード３２０のカソードが第１の配線３１１（ＲＳ）と電気的に接続される点で異なる。
次に、図５（Ａ）、（Ｂ）に示す各素子の構成について説明する。
フォトダイオード３２０には、シリコン半導体などでｐｎ型やｐｉｎ型の接合を形成したものを用いることができる。シンチレータが可視光を発する場合は、ｉ型の半導体層を非晶質シリコンで形成したｐｉｎ型フォトダイオードを用いることが好ましい。非晶質シリコンは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
なお、ｉ型の半導体とは、フェルミ準位がバンドギャップの中央に位置する所謂真性半導体の他、半導体に含まれるｐ型を付与する不純物、またはｎ型を付与する不純物がそれぞれ１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度であり、暗伝導度に対して光伝導度が高い半導体を指す。
第１のトランジスタ３０１、第２のトランジスタ３０２、および第３のトランジスタ３０３は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いたトランジスタで形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流が低い特性を示す特徴を有している。
特に、配線３０５（ＦＤ）と接続されている第１のトランジスタ３０１のリーク電流が大きいと、配線３０５（ＦＤ）に蓄積された電荷が保持できる時間が十分でなくなる。したがって、当該トランジスタに酸化物半導体を用いたトランジスタを使用することで、フォトダイオードを介した不要な電荷の流出を防止することができる。
また、第２のトランジスタ３０２、第３のトランジスタ３０３においても、リーク電流が大きいと、第４の配線３１４または第５の配線３１５に不必要な電荷の出力が起こるため、これらのトランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いることが好ましい。
また、第２のトランジスタ３０２に酸化物半導体を用いた極めてオフ電流の低いトランジスタを用いることで、撮像のダイナミックレンジを拡大することができる。図５（Ａ）に示す画素回路構成では、フォトダイオード３２０に入射される光の強度が大きいときに第２のトランジスタ３０２のゲート電位が小さくなる。また、図５（Ｂ）に示す画素回路構成では、フォトダイオード３２０に入射される光の強度が小さいときに第２のトランジスタ３０２のゲート電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、図５（Ｂ）に示す画素回路構成においては、第２のトランジスタ３０２のゲート電位が比較的小さいとき、すなわち、シンチレータからフォトダイオードに照射される光の強度が小さい場合においても十分なダイナミックレンジを得られる。つまり、シンチレータが発する光の強度は小さくてもよいことになるため、被写体に照射するＸ線強度を小さくすることができる。
次に、図５（Ａ）の回路２１１の動作の例について図６（Ａ）に示すタイミングチャートを用いて説明する。
図６（Ａ）では簡易に説明するため、各配線に、二値変化する信号を与える。ただし、上記信号はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。なお、図に示す信号４０１は第１の配線３１１（ＲＳ）の電位、信号４０２は第２の配線３１２（ＴＸ）の電位、信号４０３は第３の配線３１３（ＳＥ）の電位、信号４０４は配線３０５（ＦＤ）の電位、信号４０５は第５の配線３１５（ＯＵＴ）の電位に相当する。
時刻Ａにおいて、第１の配線３１１の電位（信号４０１）を”Ｈｉｇｈ”、第２の配線３１２の電位（信号４０２）を”Ｈｉｇｈ”とすると、フォトダイオード３２０に順方向バイアスが印加され、配線３０５の電位（信号４０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄積部の電位は第１の配線３１１の電位に初期化され、リセット状態となる。以上がリセット動作の開始である。なお、第５の配線３１５の電位（信号４０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、第１の配線３１１の電位（信号４０１）を”Ｌｏｗ”、第２の配線３１２の電位（信号４０２）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード３２０には逆方向バイアスが印加されるため、逆方向電流により、配線３０５の電位（信号４０４）が低下し始める。フォトダイオード３２０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて配線３０５の電位（信号４０４）の低下速度は変化する。すなわち、フォトダイオード３２０に照射する光の量に応じて、第２のトランジスタ３０２のソースとドレイン間のチャネル抵抗が変化する。
なお、ここでフォトダイオード３２０に照射される光とは、シンチレータによってＸ線等の放射線から変換された光を指す。
時刻Ｃにおいて、第２の配線３１２の電位（信号４０２）を”Ｌｏｗ”とすると蓄積動作が終了し、配線３０５の電位（信号４０４）は一定となる。ここで、当該電位は、蓄積動作中にフォトダイオード３２０が生成した電荷量により決まる。すなわち、フォトダイオード３２０に照射されていた光の量に応じて変化する。また、第１のトランジスタ３０１は、酸化物半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、配線３０５の電位を一定に保つことが可能である。
なお、第２の配線３１２の電位（信号４０２）を”Ｌｏｗ”とする際に、第２の配線３１２と配線３０５との間における寄生容量により、配線３０５の電位に変化が生じることがある。当該電位の変化量が大きい場合は、蓄積動作中にフォトダイオード３２０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、第１のトランジスタ３０１のゲート−ソース（もしくはゲート−ドレイン）間容量を低減する、第２のトランジスタ３０２のゲート容量を増大する、配線３０５に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるものとしている。
時刻Ｄに、第３の配線３１３の電位（信号４０３）を”Ｈｉｇｈ”にすると、第３のトランジスタ３０３が導通して選択動作が開始され、第４の配線３１４と第５の配線３１５が、第２のトランジスタ３０２と第３のトランジスタ３０３とを介して導通する。そして、第５の配線３１５の電位（信号４０５）は、低下していく。なお、第５の配線３１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、第５の配線３１５の電位（信号４０５）が低下する速さは、第２のトランジスタ３０２のソースとドレイン間の電流に依存する。すなわち、蓄積動作中にフォトダイオード３２０に照射されている光の量に応じて変化する。
時刻Ｅにおいて、第３の配線３１３の電位（信号４０３）を”Ｌｏｗ”にすると、第３のトランジスタ３０３が遮断されて選択動作は終了し、第５の配線３１５の電位（信号４０５）は、一定値となる。ここで、一定値となる値は、フォトダイオード３２０に照射されていた光の量に応じて変化する。したがって、第５の配線３１５の電位を取得することで、蓄積動作中にフォトダイオード３２０に照射されていた光の量を知ることができる。
より具体的には、フォトダイオード３２０に照射されている光が強いと、配線３０５の電位は低くなり、第２のトランジスタ３０２のゲート電圧は低くなるので、第５の配線３１５の電位（信号４０５）はゆっくりと低下する。したがって、第５の配線３１５からは比較的高い電位を読み出すことができる。
逆に、フォトダイオード３２０に照射されている光が弱いと、配線３０５の電位は高くなり、第２のトランジスタ３０２のゲート電圧は高くなるので、第５の配線３１５の電位（信号４０５）は速く低下する。したがって、第５の配線３１５からは比較的低い電位を読み出すことができる。
次に、図５（Ｂ）の回路２１２の動作の例について図６（Ｂ）に示すタイミングチャートを用いて説明する。
時刻Ａにおいて、第１の配線３１１の電位（信号４０１）を”Ｌｏｗ”、第２の配線３１２の電位（信号４０２）を”Ｈｉｇｈ”とすると、フォトダイオード３２０に順方向バイアスが印加され、配線３０５の電位（信号４０４）が”Ｌｏｗ”となる。すなわち、電荷蓄積部の電位はリセット状態となる。以上がリセット動作の開始である。なお、第５の配線３１５電位（信号４０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、第１の配線３１１の電位（信号４０１）を”Ｈｉｇｈ”、第２の配線３１２の電位（信号４０２）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード３２０には逆方向バイアスが印加されるため、逆方向電流により、配線３０５の電位（信号４０４）が増加し始める。フォトダイオード３２０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて配線３０５の電位（信号４０４）の増加速度は変化する。すなわち、フォトダイオード３２０に照射する光の量に応じて、第２のトランジスタ３０２のソースとドレイン間のチャネル抵抗が変化する。
時刻Ｃ以降の動作は、図６（Ａ）のタイミングチャートの説明を参照することができ、時刻Ｅにおいて、第５の配線３１５の電位を取得することで、蓄積動作中にフォトダイオード３２０に照射されていた光の量を知ることができる。
また、画素回路２１０は、図７（Ａ）、（Ｂ）に示す構成であってもよい。
図７（Ａ）に示す回路２１３は、図５（Ａ）に示す回路２１１の構成に第４のトランジスタ３０４が加えられた構成であり、当該トランジスタのゲートは第１の配線３１１と電気的に接続され、ソースまたはドレインの一方は配線３０５（ＦＤ）と電気的に接続され、ソースまたはドレインの他方は第７の配線３１７と電気的に接続され、フォトダイオード３２０のアノードが第６の配線３１６に電気的に接続される。ここで、第６の配線３１６はフォトダイオード３２０に常時逆バイアスを印加するための信号線（低電位線）である。また、第７の配線３１７は配線３０５を高電位にリセットするための信号線（高電位線）である。
第４のトランジスタ３０４は、配線３０５（ＦＤ）をリセットするためのリセットトランジスタとして機能する。したがって、図５（Ａ）に示す回路２１１とは異なり、フォトダイオード３２０を介したリセット動作は行われず、該フォトダイオードは常時逆バイアスが印加されている。配線３０５（ＦＤ）のリセットは、第１の配線３１１（ＲＳ）の電位を”Ｈｉｇｈ”に制御することで行うことができ、回路２１３は、図５（Ａ）に示す回路２１１と同じく、図６（Ａ）に示すタイミングチャートで動作することができる。
また、図７（Ｂ）に示す回路２１４は、図５（Ｂ）に示す回路２１２の構成に第４のトランジスタ３０４が加えられた構成であり、当該トランジスタのゲートは第１の配線３１１と電気的に接続され、ソースまたはドレインの一方は配線３０５（ＦＤ）と電気的に接続され、ソースまたはドレインの他方は第７の配線３１７と電気的に接続され、フォトダイオード３２０のカソードが第６の配線３１６に電気的に接続される。ここで、第６の配線３１６はフォトダイオード３２０に常時逆バイアスを印加するための信号線（高電位線）である。また、第７の配線３１７は配線３０５を低電位にリセットするための信号線（低電位線）である。
第４のトランジスタ３０４は、配線３０５（ＦＤ）をリセットするためのリセットトランジスタとして機能する。したがって、図５（Ｂ）に示す回路２１２とは異なり、フォトダイオード３２０を介したリセット動作は行われず、該フォトダイオードは常時逆バイアスが印加されている。配線３０５（ＦＤ）のリセットは、第１の配線３１１（ＲＳ）の電位を”Ｈｉｇｈ”に制御することで行うことができ、回路２１４は、図６（Ｃ）に示すタイミングチャートで動作することができる。
なお、第４のトランジスタ３０４は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、リーク電流が大きいと、電荷蓄積部で電荷が保持できる時間が十分でなくなってしまう。したがって、第１のトランジスタ３０１と同じく、オフ電流が極めて小さい特性を有する酸化物半導体で形成したトランジスタを用いることが好ましい。
また、画素回路２１０は、図８に示す構成であってもよい。図８に示す回路２１５は、図５（Ａ）または図５（Ｂ）の構成における受光素子をフォトダイオードから可変抵抗素子３３０に置き換えた構成である。当該可変抵抗素子には、一対の電極と、その一対の電極間に設けられたｉ型の導電型を有する半導体層を用いることができる。
例えば、当該半導体層としてｉ型非晶質シリコン層を用いると、可視光が照射されることにより抵抗が変化するため、フォトダイオードを用いた場合と同様に配線３０５の電位を変化させることができ、蓄積動作中に可変抵抗素子３３０に照射されていた光の量を知ることができる。また、ｉ型の導電型を有する半導体層として、バンドギャップが３ｅＶ以上の酸化物半導体層を用いてもよい。当該酸化物半導体層は、紫外光が照射されることにより抵抗が変化するため、配線３０５の電位を変化させることができ、蓄積動作中に可変抵抗素子３３０に照射されていた光の量を知ることができる。なお、可変抵抗素子３３０に照射される光の波長を選択するには、シンチレータ２８０の種類を変更すればよい。
図８に示す回路２１５は、第６の配線３１６の電位を”Ｌｏｗ”、第７の配線３１７の電位を”Ｈｉｇｈ”とすれば、図６（Ａ）のタイミングチャートに従って動作させることができる。また、第６の配線３１６の電位を”Ｈｉｇｈ”、第７の配線３１７の電位を”Ｌｏｗ”とすることで、図６（Ｃ）のタイミングチャートに従って動作させることができる。
また、画素回路２１０に用いるトランジスタは、図９（Ａ）または図９（Ｂ）に示すように、第１のトランジスタ３０１、第２のトランジスタ３０２、および第３のトランジスタ３０３にバックゲートを設けた構成であってもよい。図９（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。また、図９（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。なお、図９（Ａ）においては、バックゲートが第４の配線３１４（ＧＮＤ）と電気的に接続される構成を例示したが、定電位が供給される別の配線と電気的に接続されていてもよい。なお、図９（Ａ）、（Ｂ）は回路２１１においてトランジスタにバックゲートを設けた例を示したが、同様の構成を回路２１２、回路２１３、回路２１４に示す回路にも適用することもできる。また、一つの画素回路に含まれるトランジスタに対し、フロントゲートと同じ電位がバックゲートに印加される構成、バックゲートに定電位を印加する構成、またはバックゲートを設けない構成を必要に応じて任意に組み合わせた回路構成としてもよい。
なお、上述した回路例において、第５の配線３１５（ＯＵＴ）には、図１０（Ａ）、（Ｂ）、（Ｃ）に示すような積分回路が接続されていてもよい。当該回路によって、読み出し信号のＳ／Ｎ比を高めることができ、より微弱な光を検出することができる。すなわち、撮像装置の感度を高めることができる。
図１０（Ａ）は、演算増幅回路（ＯＰアンプともいう）を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒを介して第５の配線３１５（ＯＵＴ）に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃを介して演算増幅回路の反転入力端子に接続される。
ここで、演算増幅回路は理想的と仮定する。すなわち、入力インピーダンスが無限大（入力端子に電流が流れ込まない）と仮定する。また、定常状態で非反転入力端子の電位と反転入力端子の電位とは等しいため、反転入力端子の電位を接地電位と考えることができる。
第５の配線３１５の電位をＶｉ、演算増幅回路の出力端子の電位をＶｏ、抵抗素子Ｒを流れる電流ｉ１、容量素子Ｃを流れる電流ｉ２とすると、式（１）、式（２）、式（３）の関係が成り立つ。
ここで、時刻ｔ＝０で容量素子Ｃの電荷を放電したとすると、時刻ｔ＝ｔにおける演算増幅回路の出力端子の電位Ｖｏは、式（４）で表される。
すなわち、時間ｔ（積分時間）を長く設定することで、読み出しの電位（Ｖｉ）を高めて出力信号Ｖｏとして出力することができる。また、熱ノイズなどを平均化することにも相当し、出力信号ＶｏのＳ／Ｎ比を向上することが可能である。
なお、実際の演算増幅回路では、入力端子に信号が入力されない時でもバイアス電流が流れるため、出力端子に出力電圧が生じ、容量素子Ｃに電荷が蓄積されてしまう。そのため、容量素子Ｃに並列に抵抗素子をつなぎ、放電する構成とすることが有効である。
図１０（Ｂ）は、図１０（Ａ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒと容量素子Ｃ１を介して第５の配線３１５（ＯＵＴ）に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃ２を介して演算増幅回路の反転入力端子に接続される。
ここで、演算増幅回路は理想的と仮定する。すなわち、入力インピーダンスが無限大（入力端子に電流が流れ込まない）と仮定する。また、定常状態で非反転入力端子の電位と反転入力端子の電位とは等しいため、反転入力端子の電位を接地電位と考えることができる。
第５の配線３１５の電位をＶｉ、演算増幅回路の出力端子の電位をＶｏ、抵抗素子Ｒおよび容量素子Ｃ１を流れる電流ｉ１、容量素子Ｃ２を流れる電流ｉ２とすると、式（５）、式（６）、式（７）の関係が成り立つ。
ここで、時刻ｔ＝０で容量素子Ｃ２の電荷を放電したとすると、時刻ｔ＝ｔにおける演算増幅回路の出力端子の電位Ｖｏについて、高周波成分は式（８）のとき、式（９）となり、低周波成分は式（１０）のとき、式（１１）となる。
すなわち、容量素子Ｃ１およびＣ２の容量比を適当に設定することで、読み出しの電位（Ｖｉ）を高めて出力信号Ｖｏとして出力することができる。また、入力信号の高周波のノイズ成分は時間積分により平均化することができ、出力信号ＶｏのＳ／Ｎ比を向上することが可能である。
なお、実際の演算増幅回路では、入力端子に信号が入力されない時でもバイアス電流が流れるため、出力端子に出力電圧が生じ、容量素子Ｃ２に電荷が蓄積されてしまう。そのため、容量素子Ｃ２に並列に抵抗素子をつなぎ、放電する構成とすることが有効である。
図１０（Ｃ）は、図１０（Ａ）および図１０（Ｂ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の非反転入力端子は、抵抗素子Ｒを介して第５の配線３１５（ＯＵＴ）に接続され、また容量素子Ｃを介して接地電位に接続される。演算増幅回路の出力端子は、演算増幅回路の反転入力端子に接続される。なお、抵抗素子Ｒと容量素子Ｃは、ＣＲ積分回路を構成する。また、演算増幅回路はユニティゲインバッファを構成する。
第５の配線３１５の電位をＶｉ、演算増幅回路の出力端子の電位をＶｏとすると、Ｖｏは式（１２）であらわすことができる。なお、ＶｏはＶｉの値で飽和するが、ＣＲ積分回路により、入力信号Ｖｉに含まれるノイズ成分を平均化することができ、出力信号ＶｏのＳ／Ｎ比を向上することが可能である。
本実施の形態は、他の実施の形態に記載した構成および実施例と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態２で説明した画素回路の駆動方法の一例について説明する。
実施の形態２で説明したように、画素回路の動作は、リセット動作、蓄積動作、および選択動作の繰り返しである。Ｘ線等の放射線を用いた撮像装置においては、生体への影響を考慮し、放射線の照射時間を極力短くすることが好ましい。放射線の照射時間の短縮し、短時間での撮像を実現するためには、全画素回路のリセット動作、蓄積動作、選択動作を速やかに実行することが必要である。
そのため、撮像方法としては、図１１（Ａ）のタイミングチャートに示すようなグローバルシャッタ方式での駆動方法を用いることが好ましい。なお、図１１（Ａ）は、マトリクス状に複数の画素回路を有し、当該画素回路に図５（Ａ）の回路２１１を有する撮像装置を例として、第１行目から最終行の回路２１１のうち、第１行目から第３行目までの動作を説明するものである。なお、下記の動作説明は、図７（Ａ）の回路２１３、図８の回路２１５、および図９（Ａ）、（Ｂ）に示す回路にも適用することができる。
図１１（Ａ）において、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、第３行目の各画素回路に接続された第１の配線３１１（ＲＳ）に入力される信号である。また、信号５０４、信号５０５、信号５０６は、第１行目、第２行目、第３行目の各画素回路に接続された第２の配線３１２（ＴＸ）に入力される信号である。また、信号５０７、信号５０８、信号５０９は、第１行目、第２行目、第３行目の各画素回路に接続された第３の配線３１３（ＳＥ）に入力される信号である。
また、期間５１０は、１回の撮像に要する期間である。また、期間５１１は、各行の画素回路がリセット動作を同時に行っている期間であり、期間５２０は、各行の画素回路が蓄積動作を同時に行っている期間である。なお、選択動作は各行の画素回路で順次行われる。一例として、期間５３１は、第１行目の画素回路が選択動作を行っている期間である。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行われる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行われているため、各行の画素回路における撮像の同時性が確保される。したがって、放射線照射と蓄積動作とを同期させることで、被写体へ放射線を照射する時間を短くすることができる。すなわち、期間５２０のみに放射線照射を行えばよい。
一方、図１１（Ｂ）は、ローリングシャッタ方式を用いた場合のタイミングチャートである。なお、期間６１０は１回の撮像に要する期間である。期間６１１、期間６１２、期間６１３はそれぞれ、第１行目、第２行目、第３行目のリセット期間であり、期間６２１、期間６２２、期間６２３はそれぞれ、第１行目、第２行目、第３行目の蓄積動作期間である。また、期間６３１は、１行目の画素回路が選択動作を行っている期間ある。このように、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、放射線照射と蓄積動作とを同期させたとしても、合計の放射線照射期間６２０がグローバルシャッタ方式よりも長くなってしまう。ただし、高速動作をすることなどによって、ローリングシャッタ方式でも放射線照射時間を短くすることができるため、本発明の一態様の撮像装置の駆動方式として、ローリングシャッタ方式を用いてもよい。
グローバルシャッタ方式を実現するためには、蓄積動作が終了した後も、読み出しまでの間に各画素回路における配線３０５（ＦＤ）の電位を長時間保つ必要がある。配線３０５（ＦＤ）の電位の長時間の保持は、前述したように第１のトランジスタ３０１に極めてオフ電流の低い、チャネル形成領域を酸化物半導体で形成したトランジスタを用いることで実現できる。一方、第１のトランジスタ３０１にチャネル形成領域をシリコン半導体などで形成したトランジスタを適用した場合は、オフ電流が高いために配線３０５（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方式を用いることが困難となる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができ、被写体に照射する放射線量が少ない撮像装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成および実施例と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、画素回路のレイアウトの一例について、図１２を用いて説明する。
図１２（Ａ）は、図５（Ａ）に示した回路２１１の上面図を示し、図１２（Ｂ）は、図１２（Ａ）の一点鎖線Ｅ１―Ｅ２における断面図を示す。
回路２１１は、第１の配線３１１（ＲＳ）として機能する導電膜１２１１と、第２の配線３１２（ＴＸ）として機能する導電膜１２１２と、第３の配線３１３（ＳＥ）として機能する導電膜１２１３と、第４の配線３１４（ＧＮＤ）として機能する導電膜１２１４と、第５の配線３１５（ＯＵＴ）として機能する導電膜１２１５を有している。
回路２１１が有するフォトダイオード３２０は、順に積層されたｐ型の半導体膜４１５、ｉ型の半導体膜４１６、およびｎ型の半導体膜４１７を有している。導電膜１２１１は、フォトダイオード３２０のアノードとして機能するｐ型の半導体膜４１５に電気的に接続されている。
回路２１１が有する導電膜１２１８は、第１のトランジスタ３０１のゲート電極として機能しており、さらに、導電膜１２１２に電気的に接続されている。回路２１１が有する導電膜１２１９は、第１のトランジスタ３０１のソース電極またはドレイン電極の一方として機能する。回路２１１が有する導電膜１２２０は、第１のトランジスタ３０１のソース電極またはドレイン電極の他方として機能する。回路２１１が有する導電膜１２２１は、ｎ型の半導体膜４１７と、導電膜１２１９とに電気的に接続されている。回路２１１が有する導電膜１２２２は、第２のトランジスタ３０２のゲート電極として機能しており、さらに、導電膜１２２０に電気的に接続されている。
回路２１１が有する導電膜１２２３は、第２のトランジスタ３０２のソース電極またはドレイン電極の一方として機能する。回路２１１が有する導電膜１２２４は、第２のトランジスタ３０２のソース電極またはドレイン電極の他方、および第３のトランジスタ３０３のソース電極またはドレイン電極の一方として機能する。また、導電膜１２１４は、第３のトランジスタ３０３のソース電極またはドレイン電極の他方として機能する。導電膜１２１３は、第３のトランジスタ３０３のゲート電極としても機能する。回路２１１が有する導電膜１２２５は、導電膜１２２３および導電膜１２１４に電気的に接続されている。
なお、図１２では、回路２１１が有する導電膜１２２６は、第１の配線３１１（ＲＳ）として機能する導電膜１２１１に電気的に接続されている。また、回路２１１が有する導電膜１２２７は、第２の配線３１２（ＴＸ）として機能する導電膜１２１２に電気的に接続されている。
導電膜１２１３、導電膜１２１８、導電膜１２２２、導電膜１２２５、導電膜１２２６、導電膜１２２７は、絶縁表面上に形成された一つの導電膜を所望の形状に加工することで形成することができる。導電膜１２１３、導電膜１２１８、導電膜１２２２、導電膜１２２５、導電膜１２２６、導電膜１２２７上にはゲート絶縁膜１２２８が形成されている。さらに、導電膜１２１１、導電膜１２１２、導電膜１２１４、導電膜１２１５、導電膜１２１９、導電膜１２２０、導電膜１２２３、導電膜１２２４は、ゲート絶縁膜１２２８上に形成された一つの導電膜を所望の形状に加工することで形成することができる。
また、導電膜１２１１、導電膜１２１２、導電膜１２１４、導電膜１２１５、導電膜１２１９、導電膜１２２０、導電膜１２２３、導電膜１２２４の上には、絶縁膜１２８１および絶縁膜１２８２が形成されている。絶縁膜１２８１および絶縁膜１２８２の上に、導電膜１２２１が形成される。
第１のトランジスタ３０１の半導体層１２５０には、酸化物半導体を用いることが好ましい。フォトダイオード３２０に光が照射されることにより生成された電荷を電荷蓄積部で長時間保持するためには、電荷蓄積部と電気的に接続される第１のトランジスタ３０１をオフ電流が極めて低いトランジスタで構成する必要がある。そのため、半導体層１２５０として酸化物半導体材料を用いることで回路２１１の性能を高めることができる。なお、電荷蓄積部とは、回路２１１における配線３０５を差し、図１２では導電膜１２２０に相当する。なお、第２のトランジスタ３０２および第３のトランジスタ３０３も第１のトランジスタ３０１と同様の構成であってもよい。
また、回路２１１は、図１３（Ａ）、（Ｂ）に示すように、トランジスタなどの素子とフォトダイオード３２０が重畳する構成としてもよい。このような構成とすることで、画素密度を高めることができ、撮像装置の解像度を高めることができる。また、フォトダイオード３２０の面積を増大させることができるため、撮像装置の感度を高めることもできる。なお、図１３（Ａ）は、回路２１１の上面図を示し、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ｆ１―Ｆ２における断面図である。
図１３（Ａ）、（Ｂ）に示す回路２１１において、第１のトランジスタ３０１のソース電極またはドレイン電極の一方として機能する導電膜１２１９とフォトダイオード３２０のカソードとして機能するｎ型の半導体膜４１７は、導電膜１２２９を介して電気的に接続されている。また、フォトダイオード３２０のアノードとして機能するｐ型の半導体膜４１５は、導電膜１２２１を介して第１の配線３１１と接する導電膜１２２６と電気的に接続されている。また、フォトダイオード３２０を保護する絶縁膜１２８３が形成されている。これらの点、およびトランジスタなどの素子とフォトダイオード３２０が重畳する構成以外は、図１２（Ａ）、（Ｂ）に示す回路２１１と同様の構成とすることができる。
なお、ｐ型の半導体膜４１５と導電膜１２２６との電気的な接続は、導電膜１２２１で直接接続する例を示したが、絶縁膜１２８１、絶縁膜１２８２、および絶縁膜１２８３に形成した開口部を通じて導電膜１２２６と電気的に接する他の導電膜を設け、該導電膜と導電膜１２２１が電気的に接する構成としてもよい。
また、図１３に示すようなトランジスタなどの素子とフォトダイオードなどの受光素子が重畳する構成は、図５（Ｂ）に示す回路２１２、図７（Ａ）、（Ｂ）に示す回路２１３、２１４、図８に示す回路２１５、および図９（Ａ）、（Ｂ）に示す回路においても適用することができる。
本実施の形態は、他の実施の形態に記載した構成および実施例と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態１乃至４で説明した回路に用いることのできる、オフ電流の著しく小さいトランジスタおよび該トランジスタを構成する材料について説明する。
トランジスタの構造は、図１または図４にチャネルエッチ型のボトムゲート構造を一例として示したが、チャネル保護型のボトムゲート構造、ノンセルフアライン型のトップゲート構造、またはセルフアライン型のトップゲート構造であってもよい。
オフ電流の著しく小さいトランジスタを形成するには、半導体層に酸化物半導体などのシリコン半導体よりもバンドギャップの広く、真性キャリア密度がシリコンよりも低い半導体材料を用いることが好ましい。
上記半導体材料の一例としては、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがあるが、酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタ法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
また、電子供与体（ドナー）となる不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）の導電型は、ｉ型またはｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。酸化物半導体層中や、他の層との界面において不純物濃度を低減させることが好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有することとする。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有することとする。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有することとする。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有することとする。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有することとする。
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタ法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、４：２：３、３：１：２、１：１：２、２：１：３、１：３：２、１：３：４、１：６：４または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、結晶が形成されやすくなる。また、Ｉｎ、Ｇａ、およびＺｎを含むターゲットの充填率は９０％以上、好ましくは９５％以上である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１乃至１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１乃至１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４乃至１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタ法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いることができる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜する。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタ用ターゲットとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いることができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットは、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶体とする。なお、Ｘ、ＹおよびＺは任意の正数である。また、当該多結晶体の粒径は、例えば１μｍ以下など、小さいほど好ましい。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、図１４（Ａ）に示すトランジスタのように、酸化物半導体層１４０を第１の酸化物半導体膜１４１ａと第２の酸化物半導体膜１４１ｂの積層とすることができる。第１の酸化物半導体膜１４１ａと第２の酸化物半導体膜１４１ｂに、異なる原子数比の金属酸化物を用いてもよい。例えば、一方の酸化物半導体膜に二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物のうち一つを用い、他方の酸化物半導体膜に一方の酸化物半導体膜と異なる二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物を用いてもよい。
また、第１の酸化物半導体膜１４１ａと第２の酸化物半導体膜１４１ｂの構成元素を同一とし、両者の原子数比を異ならせてもよい。例えば、一方の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２とし、他方の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６である酸化物半導体膜で形成することができる。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
このとき、一方の酸化物半導体膜と他方の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとし、ゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとすることで、電界効果移動度の高いトランジスタを作製することができる。一方、チャネル側の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとし、バックチャネル側の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、トランジスタの半導体膜を第１の酸化物半導体膜乃至第３の酸化物半導体膜からなる３層構造としてもよい。このとき、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素を同一とし、且つそれぞれの原子数比を異ならせてもよい。半導体膜を３層構造とするトランジスタの構成について、図１４（Ｂ）を用いて説明する。
図１４（Ｂ）に示すトランジスタは、第１の酸化物半導体膜１４２ａ、第２の酸化物半導体膜１４２ｂ、および第３の酸化物半導体膜１４２ｃがゲート絶縁膜側から順に積層されている。第１の酸化物半導体膜１４２ａおよび第３の酸化物半導体膜１４２ｃを構成する材料は、ＩｎＭ１ｘＺｎｙＯｚ（ｘ≧１、ｙ＞１、ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等）で表記できる材料を用いる。
また、第２の酸化物半導体膜１４２ｂを構成する材料は、ＩｎＭ２ｘＺｎｙＯｚ（ｘ≧１、ｙ≧ｘ、ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。
第１の酸化物半導体膜１４２ａの伝導帯下端および第３の酸化物半導体膜１４２ｃの伝導帯下端に比べて第２の酸化物半導体膜１４２ｂの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、および第３の酸化物半導体膜の材料を適宜選択する。
例えば、第１の酸化物半導体膜１４２ａおよび第３の酸化物半導体膜１４２ｃを原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６である酸化物半導体膜で形成し、第２の酸化物半導体膜１４２ｂの原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２である酸化物半導体膜で形成することができる。
第１の酸化物半導体膜１４２ａ乃至第３の酸化物半導体膜１４２ｃの構成元素は同一であるため、第２の酸化物半導体膜１４２ｂは、第１の酸化物半導体膜１４２ａとの界面における欠陥準位（トラップ準位）が少ない。詳細には、当該欠陥準位（トラップ準位）は、ゲート絶縁膜と第１の酸化物半導体膜１４２ａとの界面における欠陥準位よりも少ない。このため、上記のように酸化物半導体膜が積層されていることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜１４２ａの伝導帯下端および第３の酸化物半導体膜１４２ｃの伝導帯下端に比べて第２の酸化物半導体膜１４２ｂの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第１の酸化物半導体膜１４２ａ乃至第３の酸化物半導体膜１４２ｃの材料を適宜選択することで、トランジスタの電界効果移動度を高めることが可能であると共に、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜１４２ａ乃至第３の酸化物半導体膜１４２ｃに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶（ナノ結晶）酸化物半導体、非晶質酸化物半導体、およびＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。
また、少なくともチャネル形成領域となりうる第２の酸化物半導体膜１４２ｂはＣＡＡＣ−ＯＳ膜であることが好ましい。
なお、酸素と結合し易い導電材料（例えば、ソース電極またはドレイン電極に用いられる金属）と酸化物半導体膜を接触させると、酸化物半導体膜中の酸素が、酸素と結合し易い導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
本実施の形態で説明した酸化物半導体でチャネル形成領域を形成したトランジスタを用いることで、Ｘ線等の放射線照射に対して安定性が高く、電気特性の低下を抑制できる構成の撮像装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成および実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明のトランジスタにおいて、ゲート絶縁膜の構成を変化させたときの電気特性について説明する。
本実施例では、図１に示す構造のトランジスタを用いた。ゲート絶縁膜１３０としては、窒化珪素膜で形成する第１の絶縁膜１３１の膜厚を２００ｎｍとし、酸化窒化珪素膜で形成する第２の絶縁膜１３２の膜厚を５ｎｍ乃至５０ｎｍの間で条件を振り、複数のトランジスタを形成した。
次に、上記トランジスタの作製方法を説明する。
まず、基板１００としてガラス基板を用い、当該ガラス基板上に平行平板型のプラズマＣＶＤ法を用いて下地絶縁膜１１０となる窒化珪素膜および酸化窒化珪素膜の積層膜を形成した。窒化珪素膜の成膜条件は、シラン：アンモニア：水素＝１：１０：２７（流量比）、成膜圧力を６０Ｐａ、電力密度を０．１０４Ｗ／ｃｍ２（ＲＦ１３．５６ＭＨｚ）、電極−基板間距離を２８ｍｍ、基板温度３３０℃とし、１００ｎｍ成膜した。また、酸化窒化珪素膜の成膜条件は、シラン：一酸化二窒素＝１：１２０（流量比）、成膜圧力を２２Ｐａ、電力密度を０．００５Ｗ／ｃｍ２（ＲＦ１３．５６ＭＨｚ）、電極−基板間距離を２８ｍｍ、基板温度３３０℃とし、１５０ｎｍ成膜した。
次に、下地絶縁膜１１０上にスパッタ法を用いてタングステン膜を１００ｎｍ形成し、当該タングステン膜を選択的にエッチングすることによりゲート電極層１２０を形成した。
次に、下地絶縁膜１１０およびゲート電極層１２０上に、第１の絶縁膜１３１として平行平板型のプラズマＣＶＤ法で窒化珪素膜を形成した。窒化珪素膜の成膜条件は、シラン：窒素＝１：１０（流量比）、成膜圧力を２００Ｐａ、電力密度を０．３３４Ｗ／ｃｍ２（ＲＦ２７．１２ＭＨｚ）、電極−基板間距離を２８ｍｍ、基板温度３５０℃とし、２００ｎｍ成膜した。
次に、第１の絶縁膜１３１上に第２の絶縁膜１３２として平行平板型のプラズマＣＶＤ法で酸化窒化珪素膜を形成した。酸化窒化珪素膜の成膜条件は、シラン：一酸化二窒素＝１：１６７（流量比）、成膜圧力を４０Ｐａ、電力密度を０．０１７Ｗ／ｃｍ２（ＲＦ２７．１２ＭＨｚ）、電極−基板間距離を２８ｍｍ、基板温度３５０℃とした。ここで、酸化窒化珪素膜の膜厚は、５ｎｍ、１５ｎｍ、２０ｎｍ、３０ｎｍ、または５０ｎｍとした。
次に、第２の絶縁膜１３２上にＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物膜をスパッタ法により成膜した。
Ｉｎ−Ｇａ−Ｚｎ酸化物膜の成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物をターゲットとし、スパッタガスをアルゴン：酸素＝１：１（流量比）、成膜圧力を０．６Ｐａ、電力密度を０．９９５Ｗ／ｃｍ２（ＡＣ）、電極−基板間距離を１５０ｍｍ、基板温度１７０℃とした。Ｉｎ−Ｇａ−Ｚｎ酸化物膜の膜厚は３５ｎｍとした。
次に、上記Ｉｎ−Ｇａ−Ｚｎ酸化物膜まで形成したサンプルを窒素雰囲気で１時間の熱処理を行い、さらに４５０℃、酸素と窒素の混合雰囲気で１時間の熱処理を行った。
次に、上記Ｉｎ−Ｇａ−Ｚｎ酸化物膜を選択的にエッチングし、酸化物半導体層１４０を形成した。
次に、酸化物半導体層１４０上にスパッタ法を用いて５０ｎｍのタングステン膜、４００ｎｍのアルミニウム膜、１００ｎｍのチタン膜からなる積層膜を形成し、当該積層膜を選択的にエッチングすることによりソース電極層１５０およびドレイン電極層１６０を形成した。
次に、第２の絶縁膜１３２、酸化物半導体層１４０、ソース電極層１５０、およびドレイン電極層１６０上に絶縁層１７０として平行平板型のプラズマＣＶＤ法で酸化窒化珪素膜を形成した。酸化窒化珪素膜の成膜条件は、シラン：一酸化二窒素＝１：１３３（流量比）、成膜圧力を４０Ｐａ、電力密度を０．０２５Ｗ／ｃｍ２（ＲＦ２７．１２ＭＨｚ）、電極−基板間距離を２８ｍｍ、基板温度２２０℃とし、５０ｎｍ成膜した。
次に、絶縁層１７０上に絶縁層１８０として平行平板型のプラズマＣＶＤ法で酸化窒化珪素膜を形成した。酸化窒化珪素膜の成膜条件は、シラン：一酸化二窒素＝１：２５（流量比）、成膜圧力を２００Ｐａ、電力密度を０．２５Ｗ／ｃｍ２（ＲＦ２７．１２ＭＨｚ）、電極−基板間距離を２８ｍｍ、基板温度２２０℃とし、４００ｎｍ成膜した。
次に、上記絶縁層１８０まで形成したサンプルを３５０℃、酸素と窒素の混合雰囲気で１時間の熱処理を行った。
次に、絶縁層１８０上にプラズマＣＶＤ法で窒化珪素膜を形成した。窒化珪素膜の成膜条件は、シラン：窒素：アンモニア＝１：１００：２（流量比）、成膜圧力を１００Ｐａ、電力密度を０．１６７Ｗ／ｃｍ２（ＲＦ２７．１２ＭＨｚ）、電極−基板間距離を２８ｍｍ、基板温度３５０℃とし、１００ｎｍ成膜した。
次に、上記窒化珪素膜上に平坦化膜として１．５μｍのアクリル樹脂を形成した。
最後に、アクリル樹脂まで形成したサンプルを２５０℃、窒素雰囲気で１時間の熱処理を行った。
図１５（Ａ）、（Ｂ）、（Ｃ）は上記方法にて作製したゲート絶縁膜１３０における第２の絶縁膜１３２が５ｎｍ、２０ｎｍ、および３０ｎｍのトランジスタのＩｄ−Ｖｇ特性である。図において実線は初期特性を示し、点線は５０ＧｙのＸ線を照射した後の特性である。なお、トランジスタのＬ／Ｗ＝６μｍ／５０μｍであり、ドレイン電圧（Ｖｄ）は１０Ｖである。
第２の絶縁膜１３２が５ｎｍおよび２０ｎｍのトランジスタにおいては、Ｘ線照射前後のＩｄ−Ｖｇ特性に大きな変化はないが、第２の絶縁膜１３２が３０ｎｍのトランジスタにおいては、ドレイン電流の立ち上がりがマイナス方向に大きくシフトしていることがわかる。なお、本明細書において、ドレイン電流が立ち上がるときのゲート電圧の値をシフト値と定義する。
また、図１６（Ａ）は、横軸を第２の絶縁膜１３２の膜厚とし、縦軸をＸ線照射前後のしきい値電圧の差分（△Ｖｔｈ）として、その変化を示したグラフである。また、図１６（Ｂ）は、Ｘ線照射前後のシフト値（△Ｓｈｉｆｔ）の差分の変化を示したグラフである。図１６（Ａ）、（Ｂ）から明らかなように、酸化窒化珪素膜の膜厚が２０ｎｍよりも大きくなるとトランジスタの劣化が大きくなることがわかる。すなわち、第２の絶縁膜１３２の膜厚が５ｎｍ乃至２０ｎｍとすることで、Ｘ線耐性を向上させることができるといえる。
なお、本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１００ 基板
１１０ 下地絶縁膜
１２０ ゲート電極層
１２１ 導電膜
１３０ ゲート絶縁膜
１３１ 第１の絶縁膜
１３２ 第２の絶縁膜
１４０ 酸化物半導体層
１４１ａ 第１の酸化物半導体膜
１４１ｂ 第２の酸化物半導体膜
１４２ａ 第１の酸化物半導体膜
１４２ｂ 第２の酸化物半導体膜
１４２ｃ 第３の酸化物半導体膜
１５０ ソース電極層
１６０ ドレイン電極層
１７０ 絶縁層
１８０ 絶縁層
２１０ 画素回路
２１１ 回路
２１２ 回路
２１３ 回路
２１４ 回路
２１５ 回路
２２０ 受光素子
２３０ 回路部
２４０ 回路
２５０ 回路
２８０ シンチレータ
３０１ 第１のトランジスタ
３０２ 第２のトランジスタ
３０３ 第３のトランジスタ
３０４ 第４のトランジスタ
３０５ 配線
３１１ 第１の配線
３１２ 第２の配線
３１３ 第３の配線
３１４ 第４の配線
３１５ 第５の配線
３１６ 第６の配線
３１７ 第７の配線
３２０ フォトダイオード
３３０ 可変抵抗素子
４０１ 信号
４０２ 信号
４０３ 信号
４０４ 信号
４０５ 信号
４１５ 半導体膜
４１６ 半導体膜
４１７ 半導体膜
５０１ 信号
５０２ 信号
５０３ 信号
５０４ 信号
５０５ 信号
５０６ 信号
５０７ 信号
５０８ 信号
５０９ 信号
５１０ 期間
５１１ 期間
５２０ 期間
５３１ 期間
６１０ 期間
６１１ 期間
６１２ 期間
６２０ 放射線照射期間
６２１ 期間
６２２ 期間
６２３ 期間
６３１ 期間
１２１１ 導電膜
１２１２ 導電膜
１２１３ 導電膜
１２１４ 導電膜
１２１５ 導電膜
１２１８ 導電膜
１２１９ 導電膜
１２２０ 導電膜
１２２１ 導電膜
１２２２ 導電膜
１２２３ 導電膜
１２２４ 導電膜
１２２５ 導電膜
１２２６ 導電膜
１２２７ 導電膜
１２２８ ゲート絶縁膜
１２２９ 導電膜
１２５０ 半導体層
１２８１ 絶縁膜
１２８２ 絶縁膜
１２８３ 絶縁膜

Claims (6)

  1. 受光素子と、
    前記受光素子と電気的に接続された回路部と、
    を有し、
    前記回路部は、
    絶縁表面上に形成されたゲート電極と、
    前記ゲート電極上に第１の絶縁膜、第２の絶縁膜の順で形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記ゲート電極と重なる酸化物半導体層と、
    前記酸化物半導体層の一部と接するソース電極層およびドレイン電極層と、
    前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース電極層および前記ドレイン電極層上に形成された絶縁層を含んで構成されるトランジスタを有し、
    前記第１の絶縁膜は窒化珪素膜であり、
    前記第２の絶縁膜は酸化珪素膜または酸化窒化珪素膜であり、
    前記第１の絶縁膜の膜厚は１００ｎｍ乃至４００ｎｍであり、前記第２の絶縁膜の膜厚は５ｎｍ乃至２０ｎｍであることを特徴とする撮像装置。
  2. 請求項１において、前記受光素子および前記回路部上にシンチレータが形成されていることを特徴とする撮像装置。
  3. 請求項１または２において、前記受光素子は、フォトダイオードであることを特徴とする撮像装置。
  4. 請求項１または２において、前記受光素子は、一対の電極間に半導体層を有する可変抵抗素子であることを特徴とする撮像装置。
  5. 請求項１乃至４のいずれか一項において、前記回路部は、
    電荷蓄積部と、
    第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記受光素子と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続されていることを特徴とする撮像装置。
  6. 請求項１乃至４のいずれか一項において、前記回路部は、
    電荷蓄積部と、
    第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    第４のトランジスタと、
    を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記受光素子と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記電荷蓄積部と電気的に接続されていることを特徴とする撮像装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017195369A (ja) * 2016-04-13 2017-10-26 株式会社半導体エネルギー研究所 半導体装置または当該半導体装置を有する表示装置
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
JP2019220684A (ja) * 2018-06-19 2019-12-26 シャープ株式会社 放射線検出器
JP2020191472A (ja) * 2015-07-23 2020-11-26 株式会社半導体エネルギー研究所 撮像装置
JP2020198446A (ja) * 2015-09-10 2020-12-10 株式会社半導体エネルギー研究所 撮像装置
JP2021036614A (ja) * 2015-04-03 2021-03-04 株式会社半導体エネルギー研究所 撮像装置
JP7504130B2 (ja) 2019-10-14 2024-06-21 京東方科技集團股▲ふん▼有限公司 検出基板、その製造方法及び平板検出装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379138B2 (en) 2013-07-19 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device with drive voltage dependent on external light intensity
TWI635750B (zh) 2013-08-02 2018-09-11 半導體能源研究所股份有限公司 攝像裝置以及其工作方法
KR102359180B1 (ko) 2014-06-09 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
TWI757788B (zh) 2014-06-27 2022-03-11 日商半導體能源研究所股份有限公司 攝像裝置及電子裝置
KR102334986B1 (ko) * 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US20180097027A1 (en) * 2015-04-17 2018-04-05 Sharp Kabushiki Kaisha Imaging panel and x-ray imaging device including same
CN104916703B (zh) * 2015-05-07 2018-07-31 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板和显示装置
KR102075666B1 (ko) * 2018-01-04 2020-02-10 서강대학교 산학협력단 방사선 저항성 금속산화물 반도체 소재, 이의 선별방법 및 전자기기의 방사선 내구성 평가방법
KR102240971B1 (ko) * 2018-07-10 2021-04-16 한국과학기술원 방사선에 의한 반도체 손상 방지 방법 및 장치
KR102245272B1 (ko) * 2019-04-16 2021-04-28 서강대학교 산학협력단 Zito를 함유하는 방사선 저항성 금속산화물 반도체 조성물 및 이의 제법 및 용도
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN111244119A (zh) * 2019-12-13 2020-06-05 京东方科技集团股份有限公司 一种探测基板、其制作方法及平板探测器

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145052A (ja) * 1991-11-19 1993-06-11 Hamamatsu Photonics Kk 固体撮像素子
JP2009098130A (ja) * 2007-09-28 2009-05-07 Toshiba Corp 放射線検出器
JP2010182818A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2011019102A (ja) * 2009-07-09 2011-01-27 Hitachi Displays Ltd 光センサ回路、および光センサアレイ
JP2012124463A (ja) * 2010-12-08 2012-06-28 Samsung Electronics Co Ltd 薄膜トランジスタアレイパネル
JP2012137438A (ja) * 2010-12-27 2012-07-19 Fujifilm Corp 放射線画像検出装置及びその製造方法
JP2012146805A (ja) * 2011-01-12 2012-08-02 Sony Corp 放射線撮像装置、放射線撮像表示システムおよびトランジスタ
JP2013012774A (ja) * 2009-10-21 2013-01-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013042481A (ja) * 2011-07-15 2013-02-28 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP2013101404A (ja) * 2010-07-01 2013-05-23 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2013102191A (ja) * 2009-12-04 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11311673A (ja) 1998-04-28 1999-11-09 Shimadzu Corp 放射線撮像装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7554265B2 (en) * 2004-06-25 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2256795B1 (en) 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR102215941B1 (ko) 2009-07-31 2021-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN103151266B (zh) 2009-11-20 2016-08-03 株式会社半导体能源研究所 用于制造半导体器件的方法
WO2011074038A1 (ja) * 2009-12-17 2011-06-23 パイオニア株式会社 電子放出素子およびこれを備えた撮像装置
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
US8872120B2 (en) 2012-08-23 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device and method for driving the same
JP5695620B2 (ja) * 2012-09-19 2015-04-08 株式会社東芝 表示装置
JP6108898B2 (ja) * 2013-03-19 2017-04-05 株式会社東芝 表示装置、薄膜トランジスタ、表示装置の製造方法及び薄膜トランジスタの製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145052A (ja) * 1991-11-19 1993-06-11 Hamamatsu Photonics Kk 固体撮像素子
JP2009098130A (ja) * 2007-09-28 2009-05-07 Toshiba Corp 放射線検出器
JP2010182818A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2011019102A (ja) * 2009-07-09 2011-01-27 Hitachi Displays Ltd 光センサ回路、および光センサアレイ
JP2013012774A (ja) * 2009-10-21 2013-01-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013102191A (ja) * 2009-12-04 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013101404A (ja) * 2010-07-01 2013-05-23 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2012124463A (ja) * 2010-12-08 2012-06-28 Samsung Electronics Co Ltd 薄膜トランジスタアレイパネル
JP2012137438A (ja) * 2010-12-27 2012-07-19 Fujifilm Corp 放射線画像検出装置及びその製造方法
JP2012146805A (ja) * 2011-01-12 2012-08-02 Sony Corp 放射線撮像装置、放射線撮像表示システムおよびトランジスタ
JP2013042481A (ja) * 2011-07-15 2013-02-28 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7019784B2 (ja) 2015-04-03 2022-02-15 株式会社半導体エネルギー研究所 撮像装置
JP2021036614A (ja) * 2015-04-03 2021-03-04 株式会社半導体エネルギー研究所 撮像装置
JP2020191472A (ja) * 2015-07-23 2020-11-26 株式会社半導体エネルギー研究所 撮像装置
JP2022082642A (ja) * 2015-09-10 2022-06-02 株式会社半導体エネルギー研究所 撮像装置
JP2020198446A (ja) * 2015-09-10 2020-12-10 株式会社半導体エネルギー研究所 撮像装置
JP7049413B2 (ja) 2015-09-10 2022-04-06 株式会社半導体エネルギー研究所 電子機器
JP2022145770A (ja) * 2015-09-10 2022-10-04 株式会社半導体エネルギー研究所 撮像装置
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
JP2017195369A (ja) * 2016-04-13 2017-10-26 株式会社半導体エネルギー研究所 半導体装置または当該半導体装置を有する表示装置
US11450691B2 (en) 2016-04-13 2022-09-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP2019220684A (ja) * 2018-06-19 2019-12-26 シャープ株式会社 放射線検出器
US11158658B2 (en) 2018-06-19 2021-10-26 Sharp Kabushiki Kaisha Radiation detector
JP7504130B2 (ja) 2019-10-14 2024-06-21 京東方科技集團股▲ふん▼有限公司 検出基板、その製造方法及び平板検出装置

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