JP6247863B2 - 撮像装置 - Google Patents

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Description

本発明の一態様は、シンチレータを有する撮像装置、およびその駆動方法に関する。
医療現場では、患者の特定部位（骨、肺など）にＸ線を照射し、当該特定部位を透過したＸ線によってＸ線フィルムを感光し、当該Ｘ線フィルムを現像することで、当該特定部位の内部の様子を可視化する写真技術を用いた医療用画像診断装置が広く普及している。
上記Ｘ線フィルムを用いた方法では、Ｘ線フィルムを保管するスペースの確保が必要なことや、その管理が煩雑であるため、画像の電子化が進められている。画像を電子化する方法の一つとして、Ｘ線の照射によって光を発する特性（輝尽性）を有する材料を含むイメージングプレートを用いる方法が知られている。当該イメージングプレートから発せられる光をスキャナで検出することにより、電子化された画像を得ることができる。
上記イメージングプレートは、輝尽性蛍光体が塗布された板であり、Ｘ線フィルムよりもＸ線吸収差の検出感度が高い。また、Ｘ線照射の情報を消去することができ、繰り返して使用することができる。しかしながら、イメージングプレートで取得できる情報はアナログ情報であり、それをデジタル化するという余分な工程が残っていた。
そのため、近年では、デジタルデータを直接取得できるフラットパネルディテクタが注目されている（例えば、特許文献１）。フラットパネルディテクタは、直接方式と間接方式の二方式があり、直接方式はＸ線検出素子を用いてＸ線を電荷に直接変換する方式であり、間接方式はＸ線をシンチレータによって可視光に変換し、その光をフォトダイオードで電荷に変換する方式である。いずれの方式においても、フラットパネルディテクタは、マトリクス状に配置された複数の画素回路を有している。
特開平１１−３１１６７３号公報
Ｘ線を用いた画像診断では、Ｘ線の人体への影響を考慮し、患者へのＸ線照射時間を極力短くすることが好ましい。つまり、より短時間のＸ線照射で画像データを取得できる撮像装置が望まれている。
したがって、本発明の一態様は、より少ないＸ線照射量で画像データを取得できる撮像装置を提供することを目的の一つとする。また、当該撮像装置の駆動方法を提供することを目的の一つとする。
本発明の一態様は、Ｘ線を用いて画像を取得する撮像装置であり、シンチレータと重畳するマトリクス状に配置された画素回路を有する。該画素回路にオフ電流が極めて小さいトランジスタを用いることで、蓄積期間終了時から最後の行を読み出すまでの期間内において、電荷蓄積部からの電荷の流出を極力抑制することができる。したがって、全ての画素回路の蓄積動作を略同時とすることができ、蓄積動作とＸ線照射とを同期させることでＸ線照射量を低減することができる。
本発明の一態様は、マトリクス状に複数配置された画素回路がシンチレータと重畳する撮像装置であって、当該画素回路は、フォトダイオードと、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、フォトダイオードと電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、電荷蓄積部と電気的に接続され、第２のトランジスタのゲートは、電荷蓄積部と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、少なくとも第１のトランジスタはチャネル形成領域が酸化物半導体で形成されており、複数の画素回路で電荷蓄積部のリセット動作が略同時に行われた後に、複数の画素回路でフォトダイオードによる電荷の蓄積動作が略同時に行われ、行毎に複数の画素回路のそれぞれから信号の読み出し動作が行われることを特徴とする撮像装置である。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
また、本発明の他の一態様は、マトリクス状に複数配置された画素回路がシンチレータと重畳する撮像装置であって、当該画素回路は、光センサ素子と、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、第１のトランジスタのソースまたはドレインの一方は、光センサ素子と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、電荷蓄積部と電気的に接続され、第２のトランジスタのゲートは、電荷蓄積部と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、電荷蓄積部と電気的に接続され、少なくとも第１のトランジスタおよび第４のトランジスタは、チャネル形成領域が酸化物半導体で形成されており、複数の画素回路で電荷蓄積部のリセット動作が略同時に行われた後に、複数の画素回路で光センサ素子による電荷の蓄積動作が略同時に行われ、行毎に複数の画素回路のそれぞれから信号の読み出し動作が行われることを特徴とする撮像装置である。
上記光センサ素子には、フォトダイオードを用いることができる。また、一対の電極とｉ型の非晶質シリコン層を含んだ構成を用いることもできる。
上記、第２のトランジスタおよび／または第３のトランジスタは、チャネル形成領域が酸化物半導体で形成されているトランジスタであってもよい。
また、本発明の他の一態様は、マトリクス状に複数配置された画素回路がシンチレータと重畳する撮像装置の駆動方法であって、複数の画素回路がそれぞれ有する電荷蓄積部のリセット動作を略同時に行う第１の手順と、シンチレータにＸ線が照射され、シンチレータが発する光を複数の画素回路がそれぞれ有する光センサ素子に照射する第２の手順と、光センサ素子による電荷蓄積部への電荷の蓄積動作を略同時に行う第３の手順と、行毎に複数の画素回路のそれぞれから信号の読み出し動作を行う第４の手順と、を有し、第２の手順と第３の手順を同期させて行うことを特徴とする撮像装置の駆動方法である。
本発明の一態様により、より少ないＸ線照射量で画像データを取得できる撮像装置を提供することができる。また、当該撮像装置の駆動方法を提供することができる。
撮像装置を説明する図。 画素回路の構成を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路の構成を説明する図。 画素回路の構成を説明する図。 積分回路を説明するための図。 グローバルシャッタ方式とローリングシャッタ方式の動作を説明するタイミングチャート。 マトリクス状に配置された複数の画素回路の回路図。 マトリクス状に配置された複数の画素回路の回路図。 マトリクス状に配置された複数の画素回路の回路図。 マトリクス状に配置された複数の画素回路の回路図。 画素回路のレイアウトを説明する上面図および断面図。 画素回路のレイアウトを説明する上面図および断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。
（実施の形態１）
本実施の形態では、本発明の一態様の撮像装置について、図面を参照して説明する。
図１に示す撮像装置１００は、光センサを有するセンサ基板１０１、およびＸ線などの放射線を可視光に変換するシンチレータ１０２を有する。センサ基板１０１とシンチレータ１０２は重畳し、Ｘ線源１０３から照射されたＸ線１０４は、被写体１０６を透過してシンチレータ１０２に照射され、可視光１０５に変換される。当該可視光をセンサ基板１０１が有する光センサにて検知し、画像データを取得する。
シンチレータ１０２は、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光を発する物質、または当該物質を含む材料からなり、例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。
センサ基板１０１は、マトリクス状に複数配置された画素回路を有する。当該画素回路の一例を図２（Ａ）に示す。画素回路２００は、フォトダイオード２２０、第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０３を含んで構成され、光センサとして機能する。
フォトダイオード２２０のアノードは第１の配線２１１（ＲＳ）、フォトダイオード２２０のカソードは第１のトランジスタ２０１のソースまたはドレインの一方、第１のトランジスタ２０１のソースまたはドレインの他方は配線２０５（ＦＤ）、第１のトランジスタ２０１のゲートは第２の配線２１２（ＴＸ）、第２のトランジスタ２０２のソースまたはドレインの一方は第４の配線２１４（ＧＮＤ）、第２のトランジスタ２０２のソースまたはドレインの他方は第３のトランジスタ２０３のソースまたはドレインの一方、第２のトランジスタ２０２のゲートは配線２０５（ＦＤ）、第３のトランジスタ２０３のソースまたはドレインの他方は第５の配線２１５（ＯＵＴ）、第３のトランジスタ２０３のゲートは第３の配線２１３（ＳＥ）、に各々電気的に接続されている。
フォトダイオード２２０は光センサ素子であり、画素回路に入射した光に応じた電流を生成する動作を行う。第１のトランジスタ２０１は、フォトダイオード２２０による配線２０５（ＦＤ）への電荷蓄積を制御する。第２のトランジスタ２０２は、配線２０５（ＦＤ）の電位に応じた信号を出力する動作を行う。第３のトランジスタ２０３は、読み出し時に画素回路の選択を制御する。
なお、配線２０５（ＦＤ）は、電荷保持ノードであり、フォトダイオード２２０が受ける光の量に応じて変化する電荷を保持する、所謂電荷蓄積部である。実質的な電荷蓄積部は、配線２０５（ＦＤ）と電気的に接続される第１のトランジスタ２０１のソース領域またはドレイン領域近傍の空乏層容量、配線２０５（ＦＤ）の配線容量、配線２０５（ＦＤ）と電気的に接続される第２のトランジスタ２０２のゲート容量などである。
第１の配線２１１（ＲＳ）は、配線２０５（ＦＤ）をリセットするための信号線である。なお、画素回路２００における第１の配線２１１（ＲＳ）は、配線２０５（ＦＤ）への電荷蓄積を行うための信号線でもある。第２の配線２１２（ＴＸ）は、第１のトランジスタ２０１を制御するための信号線である。第３の配線２１３（ＳＥ）は、第３のトランジスタ２０３を制御するための信号線である。第４の配線２１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設定する信号線である。第５の配線２１５（ＯＵＴ）は、画素回路２００で得られた情報を読み出すための信号線である。
また、画素回路は、図２（Ｂ）に示す構成であってもよい。画素回路２１０は、図２（Ａ）に示す画素回路２００と構成要素は同じであるが、フォトダイオード２２０のアノードが第１のトランジスタ２０１のソースまたはドレインの一方と電気的に接続され、フォトダイオード２２０のカソードが第１の配線２１１（ＲＳ）と電気的に接続される点で異なる。
なお、第５の配線２１５（ＯＵＴ）には、図６（Ａ）、（Ｂ）、（Ｃ）に示すような積分回路が接続されていてもよい。当該回路によって、読み出し信号のＳ／Ｎ比を高めることができ、より微弱な光を検出することができる。すなわち、撮像装置の感度を高めることができる。
図６（Ａ）は、演算増幅回路（ＯＰアンプともいう）を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒを介して第５の配線２１５（ＯＵＴ）に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃを介して演算増幅回路の反転入力端子に接続される。
ここで、演算増幅回路は理想的と仮定する。すなわち、入力インピーダンスが無限大（入力端子に電流が流れ込まない）と仮定する。また、定常状態で非反転入力端子の電位と反転入力端子の電位とは等しいため、反転入力端子の電位を接地電位と考えることができる。
第５の配線２１５の電位をＶｉ、演算増幅回路の出力端子の電位をＶｏ、抵抗素子Ｒを流れる電流ｉ１、容量素子Ｃを流れる電流ｉ２とすると、式（１）、式（２）、式（３）の関係が成り立つ。
ここで、時刻ｔ＝０で容量素子Ｃの電荷を放電したとすると、時刻ｔ＝ｔにおける演算増幅回路の出力端子の電位Ｖｏは、式（４）で表される。
すなわち、時間ｔ（積分時間）を長く設定することで、読み出しの電位（Ｖｉ）を高めて出力信号Ｖｏとして出力することができる。また、熱ノイズなどを平均化することにも相当し、出力信号ＶｏのＳ／Ｎ比を向上することが可能である。
なお、実際の演算増幅回路では、入力端子に信号が入力されない時でもバイアス電流が流れるため、出力端子に出力電圧が生じ、容量素子Ｃに電荷が蓄積されてしまう。そのため、容量素子Ｃに並列に抵抗素子をつなぎ、放電する構成とすることが有効である。
図６（Ｂ）は、図６（Ａ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の反転入力端子は、抵抗素子Ｒと容量素子Ｃ１を介して第５の配線２１５（ＯＵＴ）に接続される。演算増幅回路の非反転入力端子は、接地電位に接続される。演算増幅回路の出力端子は、容量素子Ｃ２を介して演算増幅回路の反転入力端子に接続される。
ここで、演算増幅回路は理想的と仮定する。すなわち、入力インピーダンスが無限大（入力端子に電流が流れ込まない）と仮定する。また、定常状態で非反転入力端子の電位と反転入力端子の電位とは等しいため、反転入力端子の電位を接地電位と考えることができる。
第５の配線２１５の電位をＶｉ、演算増幅回路の出力端子の電位をＶｏ、抵抗素子Ｒおよび容量素子Ｃ１を流れる電流ｉ１、容量素子Ｃ２を流れる電流ｉ２とすると、式（５）、式（６）、式（７）の関係が成り立つ。
ここで、時刻ｔ＝０で容量素子Ｃ２の電荷を放電したとすると、時刻ｔ＝ｔにおける演算増幅回路の出力端子の電位Ｖｏについて、高周波成分は式（８）のとき、式（９）となり、低周波成分は式（１０）のとき、式（１１）となる。
すなわち、容量素子Ｃ１およびＣ２の容量比を適当に設定することで、読み出しの電位（Ｖｉ）を高めて出力信号Ｖｏとして出力することができる。また、入力信号の高周波のノイズ成分は時間積分により平均化することができ、出力信号ＶｏのＳ／Ｎ比を向上することが可能である。
なお、実際の演算増幅回路では、入力端子に信号が入力されない時でもバイアス電流が流れるため、出力端子に出力電圧が生じ、容量素子Ｃ２に電荷が蓄積されてしまう。そのため、容量素子Ｃ２に並列に抵抗素子をつなぎ、放電する構成とすることが有効である。
図６（Ｃ）は、図６（Ａ）および図６（Ｂ）とは異なる構成の演算増幅回路を用いた積分回路である。演算増幅回路の非反転入力端子は、抵抗素子Ｒを介して第５の配線２１５（ＯＵＴ）に接続され、また容量素子Ｃを介して接地電位に接続される。演算増幅回路の出力端子は、演算増幅回路の反転入力端子に接続される。なお、抵抗素子Ｒと容量素子Ｃは、ＣＲ積分回路を構成する。また、演算増幅回路はユニティゲインバッファを構成する。
第５の配線２１５の電位をＶｉ、演算増幅回路の出力端子の電位をＶｏとすると、Ｖｏは式（１２）であらわすことができる。なお、ＶｏはＶｉの値で飽和するが、ＣＲ積分回路により、入力信号Ｖｉに含まれるノイズ成分を平均化することができ、出力信号ＶｏのＳ／Ｎ比を向上することが可能である。
次に、図２（Ａ）、（Ｂ）に示す各素子の構成について説明する。
フォトダイオード２２０には、シリコン半導体などでｐｎ型やｐｉｎ型の接合を形成したものを用いることができる。ここでは、ｉ型の半導体層を非晶質シリコンで形成したｐｉｎ型フォトダイオードを用いることが好ましい。非晶質シリコンは可視光の波長領域に光吸収特性を持つため、シンチレータ１０２が発する可視光を高感度で検知することができる。
なお、ｉ型の半導体とは、フェルミ準位がバンドギャップの中央に位置する所謂真性半導体の他、半導体に含まれるｐ型を付与する不純物、またはｎ型を付与する不純物がそれぞれ１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度であり、暗伝導度に対して光伝導度が高い半導体を指す。
第１のトランジスタ２０１、第２のトランジスタ２０２、および第３のトランジスタ２０３は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いて形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトランジスタは、極めてオフ電流の低い特性を示す特徴を有している。
特に、配線２０５（ＦＤ）と接続されている第１のトランジスタ２０１のリーク電流が大きいと、配線２０５（ＦＤ）に蓄積された電荷が保持できる時間が十分でなくなるため、少なくとも第１のトランジスタ２０１は、酸化物半導体を用いて形成すると良い。該トランジスタに酸化物半導体を用いたトランジスタを使用することで、フォトダイオードを介した不要な電荷の出力を防止することができる。
また、第２のトランジスタ２０２、第３のトランジスタ２０３においても、リーク電流が大きいと、第４の配線２１４または第５の配線２１５に不必要な電荷の出力が起こるため、これらのトランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いてもよい。
また、第２のトランジスタ２０２に極めてオフ電流の低い酸化物半導体を用いたトランジスタを用いることで、撮像のダイナミックレンジを拡大することができる。図２（Ａ）に示す画素回路構成では、フォトダイオードに入射される光の強度が大きいときに第２のトランジスタ２０２のゲート電位が小さくなる。また、図２（Ｂ）に示す画素回路構成では、フォトダイオードに入射される光の強度が小さいときに第２のトランジスタ２０２のゲート電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、図２（Ｂ）に示す画素回路構成においては、第２のトランジスタ２０２のゲート電位が比較的小さいとき、すなわち、シンチレータからフォトダイオードに照射される光の強度が小さい場合においても十分なダイナミックレンジを得られる。つまり、シンチレータが発する光の強度は小さくてもよいことになるため、被写体に照射するＸ線強度を小さくすることもできる。
次に、図２（Ａ）の画素回路２００の動作の例について図３（Ａ）に示すタイミングチャートを用いて説明する。
図３（Ａ）では簡易に説明するため、各配線の電位は、二値変化する信号として与える。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々の値を取り得る。なお、図に示す信号３０１は第１の配線２１１（ＲＳ）の電位、信号３０２は第２の配線２１２（ＴＸ）の電位、信号３０３は第３の配線２１３（ＳＥ）の電位、信号３０４は配線２０５（ＦＤ）の電位、信号３０５は第５の配線２１５（ＯＵＴ）の電位に相当する。
時刻Ａにおいて、第１の配線２１１の電位（信号３０１）を”Ｈｉｇｈ”、第２の配線２１２の電位（信号３０２）を”Ｈｉｇｈ”とすると、フォトダイオード２２０に順方向バイアスが印加され、配線２０５の電位（信号３０４）が”Ｈｉｇｈ”となる。すなわち、電荷蓄積部の電位は第１の配線２１１の電位に初期化され、リセット状態となる。以上がリセット動作の開始である。なお、第５の配線２１５の電位（信号３０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、第１の配線２１１の電位（信号３０１）を”Ｌｏｗ”、第２の配線２１２の電位（信号３０２）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード２２０には逆方向バイアスが印加されるため、逆方向電流により、配線２０５の電位（信号３０４）が低下し始める。フォトダイオード２２０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて配線２０５の電位（信号３０４）の低下速度は変化する。すなわち、フォトダイオード２２０に照射する光の量に応じて、第２のトランジスタ２０２のソースとドレイン間のチャネル抵抗が変化する。
なお、ここでフォトダイオード２２０に照射される光とは、シンチレータ１０２によってＸ線１０４から変換された可視光１０５を指す。
時刻Ｃにおいて、第２の配線２１２の電位（信号３０２）を”Ｌｏｗ”とすると蓄積動作が終了し、配線２０５の電位（信号３０４）は一定となる。ここで、当該電位は、蓄積動作中にフォトダイオード２２０が生成した電荷量により決まる。すなわち、フォトダイオード２２０に照射されていた光の量に応じて変化する。また、第１のトランジスタ２０１は、酸化膜半導体層でチャネル形成領域を形成したオフ電流が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行うまで、配線２０５の電位を一定に保つことが可能である。
なお、第２の配線２１２の電位（信号３０２）を”Ｌｏｗ”とする際に、第２の配線２１２と配線２０５との間における寄生容量により、配線２０５の電位に変化が生じることがある。当該電位の変化量が大きい場合は、蓄積動作中にフォトダイオード２２０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには、第１のトランジスタ２０１のゲート−ソース（もしくはゲート−ドレイン）間容量を低減する、第２のトランジスタ２０２のゲート容量を増大する、配線２０５に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対策により当該電位の変化を無視できるものとしている。
時刻Ｄに、第３の配線２１３の電位（信号３０３）を”Ｈｉｇｈ”にすると、第３のトランジスタ２０３が導通して選択動作が開始され、第４の配線２１４と第５の配線２１５が、第２のトランジスタ２０２と第３のトランジスタ２０３とを介して導通する。そして、第５の配線２１５の電位（信号３０５）は、低下していく。なお、第５の配線２１５のプリチャージは、時刻Ｄ以前に終了しておけばよい。ここで、第５の配線２１５の電位（信号３０５）が低下する速さは、第２のトランジスタ２０２のソースとドレイン間の電流に依存する。すなわち、蓄積動作中にフォトダイオード２２０に照射されている光の量に応じて変化する。
時刻Ｅにおいて、第３の配線２１３の電位（信号３０３）を”Ｌｏｗ”にすると、第３のトランジスタ２０３が遮断されて選択動作は終了し、第５の配線２１５の電位（信号３０５）は、一定値となる。ここで、一定値となる値は、フォトダイオード２２０に照射されていた光の量に応じて変化する。したがって、第５の配線２１５の電位を取得することで、蓄積動作中にフォトダイオード２２０に照射されていた光の量を知ることができる。
より具体的には、フォトダイオード２２０に照射されている光が強いと、配線２０５の電位は低くなり、第２のトランジスタ２０２のゲート電圧は低くなるので、第５の配線２１５の電位（信号３０５）はゆっくりと低下する。したがって、第５の配線２１５からは比較的高い電位を読み出すことができる。
逆に、フォトダイオード２２０に照射されている光が弱いと、配線２０５の電位は高くなり、第２のトランジスタ２０２のゲート電圧は高くなるので、第５の配線２１５の電位（信号３０５）は速く低下する。したがって、第５の配線２１５からは比較的低い電位を読み出すことができる。
次に、図２（Ｂ）の画素回路２１０の動作の例について図３（Ｂ）に示すタイミングチャートを用いて説明する。
時刻Ａにおいて、第１の配線２１１の電位（信号３０１）を”Ｌｏｗ”、第２の配線２１２の電位（信号３０２）を”Ｈｉｇｈ”とすると、フォトダイオード２２０に順方向バイアスが印加され、配線２０５の電位（信号３０４）が”Ｌｏｗ”となる。すなわち、電荷蓄積部の電位はリセット状態となる。以上がリセット動作の開始である。なお、第５の配線２１５電位（信号３０５）は、”Ｈｉｇｈ”にプリチャージしておく。
時刻Ｂにおいて、第１の配線２１１の電位（信号３０１）を”Ｈｉｇｈ”、第２の配線２１２の電位（信号３０２）を”Ｈｉｇｈ”とするとリセット動作が終了し、蓄積動作が開始される。ここで、フォトダイオード２２０には逆方向バイアスが印加されるため、逆方向電流により、配線２０５の電位（信号３０４）が増加し始める。フォトダイオード２２０は、光が照射されると逆方向電流が増大するので、照射される光の量に応じて配線２０５の電位（信号３０４）の増加速度は変化する。すなわち、フォトダイオード２２０に照射する光の量に応じて、第２のトランジスタ２０２のソースとドレイン間のチャネル抵抗が変化する。
時刻Ｃ以降の動作は、図３（Ａ）のタイミングチャートと同様であり、時刻Ｅにおいて、第５の配線２１５の電位を取得することで、蓄積動作中にフォトダイオード２２０に照射されていた光の量を知ることができる。
また、本発明の一態様におけるセンサ基板１０１が有する画素回路は、図４（Ａ）、（Ｂ）に示す構成であってもよい。
図４（Ａ）に示す画素回路２５０は、図２（Ａ）に示す画素回路２００の構成に第４のトランジスタ２０４が加えられた構成であり、当該トランジスタのゲートは第１の配線２１１（ＲＳ）と電気的に接続され、ソースまたはドレインの一方は配線２０５（ＦＤ）と電気的に接続され、ソースまたはドレインの他方は第７の配線２１７と電気的に接続され、フォトダイオード２２０のアノードが第６の配線２１６に電気的に接続される。ここで、第６の配線２１６はフォトダイオード２２０に常時逆バイアスを印加するための信号線（低電位線）である。また、第７の配線２１７は配線２０５を高電位にリセットするための信号線（高電位線）である。
第４のトランジスタ２０４は、配線２０５（ＦＤ）をリセットするためのリセットトランジスタとして機能する。したがって、図２（Ａ）に示す画素回路２００とは異なり、フォトダイオード２２０を介したリセット動作は行われず、該フォトダイオードは常時逆バイアスが印加されている。配線２０５（ＦＤ）のリセットは、第１の配線２１１（ＲＳ）の電位を”Ｈｉｇｈ”に制御することで行うことができ、画素回路２５０は、図２（Ａ）に示す画素回路２００と同じく、図３（Ａ）に示すタイミングチャートで動作することができる。
また、図４（Ｂ）に示す画素回路２６０は、図２（Ｂ）に示す画素回路２１０の構成に第４のトランジスタ２０４が加えられた構成であり、当該トランジスタのゲートは第１の配線２１１（ＲＳ）と電気的に接続され、ソースまたはドレインの一方は配線２０５（ＦＤ）と電気的に接続され、ソースまたはドレインの他方は第７の配線２１７と電気的に接続され、フォトダイオード２２０のカソードが第６の配線２１６に電気的に接続される。ここで、第６の配線２１６はフォトダイオード２２０に常時逆バイアスを印加するための信号線（高電位線）である。また、第７の配線２１７は配線２０５を低電位にリセットするための信号線（低電位線）である。
第４のトランジスタ２０４は、配線２０５（ＦＤ）をリセットするためのリセットトランジスタとして機能する。したがって、図２（Ｂ）に示す画素回路２１０とは異なり、フォトダイオード２２０を介したリセット動作は行われず、該フォトダイオードは常時逆バイアスが印加されている。配線２０５（ＦＤ）のリセットは、第１の配線２１１（ＲＳ）の電位を”Ｈｉｇｈ”に制御することで行うことができ、画素回路２６０は、図３（Ｃ）に示すタイミングチャートで動作することができる。
なお、第４のトランジスタ２０４は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコンなどのシリコン半導体を用いて形成することも可能であるが、リーク電流が大きいと、電荷蓄積部で電荷が保持できる時間が十分でなくなってしまう。したがって、第１のトランジスタ２０１と同じく、オフ電流が極めて小さい特性を有する酸化物半導体で形成したトランジスタを用いることが好ましい。
また、本発明の一態様におけるセンサ基板１０１が有する画素回路は、図５に示す構成であってもよい。図５に示す画素回路２８０の構成は、図４（Ａ）または図４（Ｂ）の構成における光センサ素子をフォトダイオードから可変抵抗素子２３０に置き換えた構成である。当該可変抵抗素子には、一対の電極と、その一対の電極間に設けられたｉ型の導電型を有する非晶質シリコン層を有する構成を用いることができる。当該ｉ型非晶質シリコン層は、光が照射されることにより抵抗が変化するため、フォトダイオードを用いた場合と同様に配線２０５の電位を変化させることができ、蓄積動作中に可変抵抗素子２３０に照射されていた光の量を知ることができる。
図５に示す画素回路２８０は、第６の配線２１６を低電位、第７の配線２１７を高電位とすれば、図３（Ａ）のタイミングチャートに従って動作させることができる。また、第６の配線２１６を高電位、第７の配線２１７を低電位とすることで、図３（Ｃ）のタイミングチャートに従って動作させることができる。
上記のように、撮像装置における個々の画素回路の動作は、リセット動作、蓄積動作、および選択動作の繰り返しである。撮像装置において短時間での撮像を実現するためには、全画素回路のリセット動作、蓄積動作、選択動作を速やかに実行することが必要である。
そこで、本発明の一態様における撮像方法としては、図７（Ａ）のタイミングチャートに示すようなグローバルシャッタ方式での駆動方法を用いる。なお、図７（Ａ）は、図２（Ａ）の画素回路２００を有するセンサ基板１０１を例として、第１行目から最終行の画素回路２００のうち、第１行目から第３行目までの動作を説明するものである。
図７（Ａ）において、信号５０１、信号５０２、信号５０３は、第１行目、第２行目、第３行目の各画素回路に接続された第１の配線２１１（ＲＳ）に入力される信号のタイミングチャートである。また、信号５０４、信号５０５、信号５０６は、第１行目、第２行目、第３行目の各画素回路に接続された第２の配線２１２（ＴＸ）に入力される信号のタイミングチャートである。また、信号５０７、信号５０８、信号５０９は、第１行目、第２行目、第３行目の各画素回路に接続された第３の配線２１３（ＳＥ）に入力される信号のタイミングチャートである。
また、期間５１０は、１回の撮像に要する期間である。また、期間５１１は、各行の画素回路がリセット動作を共通して行っている期間であり、期間５２０は、各行の画素回路が蓄積動作を共通して行われている期間である。なお、選択動作は各行の画素回路で順次行われる。一例として、期間５３１は、第１行目の画素回路が選択動作を行っている期間である。このように、グローバルシャッタ方式では、全画素回路で略同時にリセット動作が行われた後、全画素回路で略同時に蓄積動作が行われ、１行毎に順次読み出し動作が行われる。
つまり、グローバルシャッタ方式では、全ての画素回路において蓄積動作が略同時に行われているため、各行の画素回路における撮像の同時性が確保される。したがって、Ｘ線照射と蓄積動作とを同期させることで、被写体へＸ線を照射する時間を短くすることができる。すなわち、期間５２０のみにＸ線照射を行えばよい。
一方、図７（Ｂ）は、ローリングシャッタ方式を用いた場合のタイミングチャートである。なお、期間６１０は１回の撮像に要する期間である。期間６１１、期間６１２、期間６１２はそれぞれ、第１行目、第２行目、第３行目のリセット期間であり、期間６２１、期間６２２、期間６２３はそれぞれ、第１行目、第２行目、第３行目の蓄積動作期間である。また、期間６３１は、１行目の画素回路が選択動作を行っている期間ある。このように、ローリングシャッタ方式では、蓄積動作が全ての画素回路では同時に行われず、行毎に順次行われるため、各行の画素回路における撮像の同時性が確保されない。したがって、Ｘ線照射と蓄積動作とを同期させたとしても、合計のＸ線照射期間６２０がグローバルシャッタ方式よりも長くなってしまう。
グローバルシャッタ方式を実現するためには、蓄積動作が終了した後も、読み出しまでの間に各画素回路における配線２０５（ＦＤ）の電位を長時間保つ必要がある。配線２０５（ＦＤ）の電位の長時間の保持は、前述したように第１のトランジスタ２０１に極めてオフ電流の低い、チャネル形成領域を酸化物半導体で形成したトランジスタを用いることで実現できる。一方、第１のトランジスタ２０１にチャネル形成領域をシリコン半導体などで形成したトランジスタを適用した場合は、オフ電流が高いために配線２０５（ＦＤ）の電位を長時間保持できず、グローバルシャッタ方式を用いることが困難となり、ローリングシャッタ方式を用いざるを得なくなる。
以上のように、画素回路にチャネル形成領域を酸化物半導体で形成したトランジスタを用いることでグローバルシャッタ方式を容易に実現することができ、被写体に照射するＸ線量が少ない撮像装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示したセンサ基板１０１の構成について、より詳細に説明する。ｍ行ｎ列のマトリクス状に配置された画素回路を有するセンサ基板１０１の構成の例について図８乃至図１１を用いて説明する。
図８は、図２（Ａ）に示した画素回路２００をｍ（ｍは２以上の自然数）行ｎ（ｎは２以上の自然数）列のマトリクス状に複数配置した例である。各画素回路２００は、複数の第１の配線２１１（ＲＳ）（２１１（ＲＳ）＿１〜２１１（ＲＳ）＿ｍと表記する）のいずれか１つ、複数の第２の配線２１２（ＴＸ）（２１２（ＴＸ）＿１〜２１２（ＴＸ）＿ｍと表記する）のいずれか１つ、複数の第３の配線２１３（ＳＥ）（２１３（ＳＥ）＿１〜２１３（ＳＥ）＿ｍと表記する）のいずれか１つ、複数の第４の配線２１４（ＧＮＤ）（２１４（ＧＮＤ）＿１〜２１４（ＧＮＤ）＿ｎと表記する）のいずれか１つ、および複数の第５の配線２１５（ＯＵＴ）（２１５（ＯＵＴ）＿１〜２１５（ＯＵＴ）＿ｎと表記する）のいずれか１つと電気的に接続されている。
図８では、各行（図の横方向）の画素回路２００において、第１の配線２１１（ＲＳ）、第２の配線２１２（ＴＸ）、および第３の配線２１３（ＳＥ）を共有している。また、各列（図の縦方向）の画素回路２００において、第４の配線２１４（ＧＮＤ）、および第５の配線２１５（ＯＵＴ）を共有している。しかしながら、本発明の一態様はこれに限定されない。各行に複数本の第１の配線２１１（ＲＳ）、複数本の第２の配線２１２（ＴＸ）、および複数本の第３の配線２１３（ＳＥ）を設けて、互いに異なる画素回路２００と電気的に接続してもよい。また、各列に複数本の第４の配線２１４（ＧＮＤ）、および複数本の第５の配線２１５（ＯＵＴ）を設けて、互いに異なる画素回路２００と電気的に接続してもよい。
また、図８では、第４の配線２１４（ＧＮＤ）を各列の画素回路２００において共有する構成を示したが、各行の画素回路２００において共有しても良い。
上記のとおり配線を共有し、配線数を減らすことによって、ｍ行ｎ列のマトリクス状に配置された画素回路２００を駆動する駆動回路を簡略化することができる。
図９では、複数の画素回路２００がｍ行ｎ列のマトリクス状に配置されている。各画素回路２００は、複数の第１の配線２１１（ＲＳ）（２１１（ＲＳ）＿１〜２１１（ＲＳ）＿ｎと表記する）のいずれか１つ、複数の第２の配線２１２（ＴＸ）（２１２（ＴＸ）＿１〜２１２（ＴＸ）＿ｎと表記する）のいずれか１つ、複数の第３の配線２１３（ＳＥ）（２１３（ＳＥ）＿１〜２１３（ＳＥ）＿ｍと表記する）のいずれか１つ、複数の第４の配線（ＧＮＤ）（２１４（ＧＮＤ）＿１〜２１４（ＧＮＤ）＿ｎと表記する）のいずれか１つ、および複数の第５の配線２１５（ＯＵＴ）（２１５（ＯＵＴ）＿１〜２１５（ＯＵＴ）＿ｎと表記する）のいずれか１つと電気的に接続されている。
図９では、各行の画素回路２００において、第３の配線２１３（ＳＥ）を共有している。また、各列の画素回路２００において、第１の配線２１１（ＲＳ）、第２の配線２１２（ＴＸ）、第４の配線２１４（ＧＮＤ）、および第５の配線２１５（ＯＵＴ）を共有している。しかしながら、本発明の一態様はこれに限定されない。各行に複数本の第３の配線２１３（ＳＥ）を設けて、互いに異なる画素回路２００と電気的に接続してもよい。また、各列に複数本の第１の配線２１１（ＲＳ）、複数本の第２の配線２１２（ＴＸ）、複数本の第４の配線２１４（ＧＮＤ）、および複数本の第５の配線２１５（ＯＵＴ）を設けて、互いに異なる画素回路２００と電気的に接続してもよい。
また、図９では、第４の配線２１４（ＧＮＤ）を各列の画素回路２００において共有する構成を示したが、各行の画素回路２００において共有しても良い。
上記のとおり配線を共有し、配線数を減らすことによって、ｍ行ｎ列のマトリクス状に配置された画素回路２００を駆動する駆動回路を簡略化することができる。
なお、図８および図９に示した構成において、画素回路２００は、図２（Ｂ）に示した画素回路２１０と入れ替えることができる。
図１０は、図４（Ａ）に示した画素回路２５０をｍ行ｎ列のマトリクス状に複数配置した例である。各画素回路２５０は、複数の第１の配線２１１（ＲＳ）（２１１（ＲＳ）＿１〜２１１（ＲＳ）＿ｎと表記する）のいずれか１つ、複数の第２の配線２１２（ＴＸ）（２１２（ＴＸ）＿１〜２１２（ＴＸ）＿ｍと表記する）のいずれか１つ、複数の第３の配線２１３（ＳＥ）（２１３（ＳＥ）＿１〜２１３（ＳＥ）＿ｍと表記する）のいずれか１つ、複数の第４の配線２１４（ＧＮＤ）（２１４（ＧＮＤ）＿１〜２１４（ＧＮＤ）＿ｎと表記する）のいずれか１つ、複数の第５の配線２１５（ＯＵＴ）（２１５（ＯＵＴ）＿１〜２１５（ＯＵＴ）＿ｎと表記する）のいずれか１つ、複数の第６の配線２１６（２１６＿１〜２１６＿ｍと表記する）のいずれか１つ、および複数の第７の配線２１７（２１７＿１〜２１７＿ｍと表記する）のいずれか１つ、と電気的に接続されている。
図１０では、各行の画素回路２５０において、第２の配線２１２（ＴＸ）、第３の配線２１３（ＳＥ）、および第６の配線２１６を共有している。また、各列（図の縦方向）の画素回路２５０において、第１の配線２１１（ＲＳ）、第４の配線２１４（ＧＮＤ）、および第５の配線２１５（ＯＵＴ）を共有している。しかしながら、本発明の一態様はこれに限定されない。各行に複数本の第２の配線２１２（ＴＸ）、複数本の第３の配線２１３（ＳＥ）、および第６の配線２１６を設けて、互いに異なる画素回路２５０と電気的に接続してもよい。また、各列に複数本の複数本の第１の配線２１１（ＲＳ）、第４の配線２１４（ＧＮＤ）、および複数本の第５の配線２１５（ＯＵＴ）を設けて、互いに異なる画素回路２５０と電気的に接続してもよい。
また、図１０では、第１の配線２１１（ＲＳ）を各列の画素回路２５０において共有する構成を示したが、各行の画素回路２５０において共有しても良い。
また、図１０では、第４の配線２１４（ＧＮＤ）を各列の画素回路２５０において共有する構成を示したが、各行の画素回路２５０において共有しても良い。
また、図１０では、第７の配線２１７を各行の画素回路２５０において共有する構成を示したが、各列の画素回路２５０において共有しても良い。
上記のとおり配線を共有し、配線数を減らすことによって、ｍ行ｎ列のマトリクス状に配置された画素回路２５０を駆動する駆動回路を簡略化することができる。
図１１では、複数の画素回路２５０がｍ行ｎ列のマトリクス状に配置されている。各画素回路２５０は、複数の第１の配線２１１（ＲＳ）（２１１（ＲＳ）＿１〜２１１（ＲＳ）＿ｍと表記する）のいずれか１つ、複数の第２の配線２１２（ＴＸ）（２１２（ＴＸ）＿１〜２１２（ＴＸ）＿ｎと表記する）のいずれか１つ、複数の第３の配線２１３（ＳＥ）（２１３（ＳＥ）＿１〜２１３（ＳＥ）＿ｍと表記する）のいずれか１つ、複数の第４の配線２１４（ＧＮＤ）（２１４（ＧＮＤ）＿１〜２１４（ＧＮＤ）＿ｎと表記する）のいずれか１つ、および複数の第５の配線２１５（ＯＵＴ）（２１５（ＯＵＴ）＿１〜２１５（ＯＵＴ）＿ｎと表記する）のいずれか１つ、複数の第６の配線２１６（２１６＿１〜２１６＿ｎと表記する）のいずれか１つ、および複数の第７の配線２１７（２１７＿１〜２１７＿ｍと表記する）のいずれか１つ、と電気的に接続されている。
図１１では、各行の画素回路２５０において、第１の配線２１１（ＲＳ）、第３の配線２１３（ＳＥ）、および第７の配線２１７を共有している。また、各列の画素回路２５０において、第２の配線２１２（ＴＸ）、第４の配線２１４（ＧＮＤ）、第５の配線２１５（ＯＵＴ）、および第６の配線２１６を共有している。しかしながら、本発明の一態様はこれに限定されない。各行に複数本の第１の配線２１１（ＲＳ）、複数本の第３の配線２１３（ＳＥ）、および複数本の第７の配線２１７を設けて、互いに異なる画素回路２５０と電気的に接続してもよい。また、各列に複数本の第２の配線２１２（ＴＸ）、複数本の第４の配線２１４（ＧＮＤ）、複数本の第５の配線２１５（ＯＵＴ）、および複数本の第６の配線２１６を設けて、互いに異なる画素回路２５０と電気的に接続してもよい。
また、図１１では、第１の配線２１１（ＲＳ）を各行の画素回路２５０において共有する構成を示したが、各列の画素回路２５０において共有しても良い。
また、図１１では、第４の配線２１４（ＧＮＤ）を各列の画素回路２５０において共有する構成を示したが、各行の画素回路２５０において共有しても良い。
また、図１１では、第７の配線２１７を各行の画素回路２５０において共有する構成を示したが、各列の画素回路２５０において共有しても良い。
上記のとおり配線を共有し、配線数を減らすことによって、ｍ行ｎ列のマトリクス状に配置された画素回路２５０を駆動する駆動回路を簡略化することができる。
なお、図１０および図１１に示した構成において、画素回路２５０は、図４（Ｂ）に示した画素回路２６０、または図５に示した画素回路２８０と入れ替えることができる。
次に、図２（Ａ）に示した画素回路２００のレイアウト例について、図１２を用いて説明する。
図１２（Ａ）は、画素回路２００の上面図を示し、図１２（Ｂ）は、図１２（Ａ）の破線Ａ１―Ａ２における断面図を示す。
画素回路２００は、第１の配線２１１（ＲＳ）として機能する導電膜１２１１と、第２の配線２１２（ＴＸ）として機能する導電膜１２１２と、第３の配線２１３（ＳＥ）として機能する導電膜１２１３と、第４の配線２１４（ＧＮＤ）として機能する導電膜１２１４と、第５の配線２１５（ＯＵＴ）として機能する導電膜１２１５を有している。
画素回路２００が有するフォトダイオード２２０は、順に積層されたｐ型の半導体膜３１５、ｉ型の半導体膜３１６、およびｎ型の半導体膜３１７を有している。導電膜１２１１は、フォトダイオード２２０のアノードとして機能するｐ型の半導体膜３１５に電気的に接続されている。
画素回路２００が有する導電膜１２１８は、第１のトランジスタ２０１のゲート電極として機能しており、さらに、導電膜１２１２に電気的に接続されている。画素回路２００が有する導電膜１２１９は、第１のトランジスタ２０１のソース電極またはドレイン電極の一方として機能する。画素回路２００が有する導電膜１２２０は、第１のトランジスタ２０１のソース電極またはドレイン電極の他方として機能する。画素回路２００が有する導電膜１２２１は、ｎ型の半導体膜３１７と、導電膜１２１９とに電気的に接続されている。画素回路２００が有する導電膜１２２２は、第２のトランジスタ２０２のゲート電極として機能しており、さらに、導電膜１２２０に電気的に接続されている。
画素回路２００が有する導電膜１２２３は、第２のトランジスタ２０２のソース電極またはドレイン電極の一方として機能する。画素回路２００が有する導電膜１２２４は、第２のトランジスタ２０２のソース電極またはドレイン電極の他方、および第３のトランジスタ２０３のソース電極またはドレイン電極の一方として機能する。また、導電膜１２１４は、第３のトランジスタ２０３のソース電極またはドレイン電極の他方として機能する。導電膜１２１３は、第３のトランジスタ２０３のゲート電極としても機能する。画素回路２００が有する導電膜１２２５は、導電膜１２２３および導電膜１２１４に電気的に接続されている。
なお、図１２では、画素回路２００が有する導電膜１２２６は、第１の配線２１１（ＲＳ）として機能する導電膜１２１１に電気的に接続されている。また、画素回路２００が有する導電膜１２２７は、第２の配線２１２（ＴＸ）として機能する導電膜１２１２に電気的に接続されている。
導電膜１２１３、導電膜１２１８、導電膜１２２２、導電膜１２２５、導電膜１２２６、導電膜１２２７は、絶縁表面上に形成された一つの導電膜を所望の形状に加工することで形成することができる。導電膜１２１３、導電膜１２１８、導電膜１２２２、導電膜１２２５、導電膜１２２６、導電膜１２２７上にはゲート絶縁膜１２２８が形成されている。さらに、導電膜１２１１、導電膜１２１２、導電膜１２１４、導電膜１２１５、導電膜１２１９、導電膜１２２０、導電膜１２２３、導電膜１２２４は、ゲート絶縁膜１２２８上に形成された一つの導電膜を所望の形状に加工することで形成することができる。
また、導電膜１２１１、導電膜１２１２、導電膜１２１４、導電膜１２１５、導電膜１２１９、導電膜１２２０、導電膜１２２３、導電膜１２２４の上には、絶縁膜１２８１および絶縁膜１２８２が形成されている。絶縁膜１２８１および絶縁膜１２８２の上に、導電膜１２２１が形成される。
第１のトランジスタ２０１の半導体層１２５０には、酸化物半導体を用いることが好ましい。フォトダイオード２２０に光が照射されることにより生成された電荷を電荷蓄積部で長時間保持するためには、電荷蓄積部と電気的に接続される第１のトランジスタ２０１をオフ電流が極めて低いトランジスタで構成する必要がある。そのため、半導体層１２５０として酸化物半導体材料を用いることで画素回路２００の性能を高めることができる。なお、電荷蓄積部とは、画素回路２００における配線２０５を差し、図１２では導電膜１２２０に相当する。
また、画素回路２００は、図１３（Ａ）、（Ｂ）に示すように、トランジスタなどの素子とフォトダイオード２２０が重畳する構成としてもよい。このような構成とすることで、画素密度を高めることができ、撮像装置の解像度を高めることができる。また、フォトダイオード２２０の面積を増大させることができるため、撮像装置の感度を高めることもできる。なお、図１３（Ａ）は、画素回路２００の上面図を示し、図１３（Ｂ）は、図１３（Ａ）の破線Ｂ１―Ｂ２における断面図である。
図１３（Ａ）、（Ｂ）に示す画素回路２００において、第１のトランジスタ２０１のソース電極またはドレイン電極の一方として機能する導電膜１２１９とフォトダイオード２２０のカソードとして機能するｎ型の半導体膜３１７は、導電膜１２２９を介して電気的に接続されている。また、フォトダイオード２２０のアノードとして機能するｐ型の半導体膜３１５は、導電膜１２２１を介して第１の配線２１１と接する導電膜１２２６と電気的に接続されている。また、フォトダイオード２２０を保護する絶縁膜１２８３が形成されている。これらの点、およびトランジスタなどの素子とフォトダイオード２２０が重畳する構成以外は、図１２（Ａ）、（Ｂ）に示す画素回路２００と同様の構成とすることができる。
なお、ｐ型の半導体膜３１５と導電膜１２２６との電気的な接続は、導電膜１２２１で直接接続する例を示したが、絶縁膜１２８１、絶縁膜１２８２、および絶縁膜１２８３に形成した開口部を通じて導電膜１２２６と電気的に接する他の導電膜を設け、該導電膜と導電膜１２２１が電気的に接する構成としてもよい。
また、図１３に示すようなトランジスタなどの素子と光センサ素子が重畳する構成は、図２（Ｂ）に示す画素回路２１０、図４（Ａ）、（Ｂ）に示す画素回路２５０、２６０、および図５に示す画素回路２８０においても適用することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１および２で説明した画素回路に用いることのできる、オフ電流の著しく小さいトランジスタおよび該トランジスタを構成する材料について説明する。
トランジスタの構造は、図１２（Ａ）、（Ｂ）および図１３（Ａ）、（Ｂ）に半導体層１２５０を有する第１のトランジスタ２０１の上面図および断面図を示している。当該トランジスタは、チャネルエッチ型のボトムゲート構造を一例として示したが、チャネル保護型のボトムゲート構造、ノンセルフアライン型のトップゲート構造、またはセルフアライン型のトップゲート構造であってもよい。
オフ電流の著しく小さいトランジスタを形成するには、半導体層１２５０に酸化物半導体などのシリコン半導体よりもバンドギャップの広く、真性キャリア密度がシリコンよりも低い半導体材料を用いることが好ましい。
上記半導体材料の一例としては、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがあるが、酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタ法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
また、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）の導電型は、ｉ型またはｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする電気的特性（移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタ法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、結晶が形成されやすくなる。また、Ｉｎ、Ｇａ、およびＺｎを含むターゲットの充填率は９０％以上、好ましくは９５％以上である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタ法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜する。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタ用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のモル数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。
本実施の形態で説明した酸化物半導体でチャネル形成領域を形成したトランジスタを用いることで、グローバルシャッタ方式で動作する画素回路を容易に実現することができ、被写体に照射するＸ線量が少ない撮像装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
１００ 撮像装置
１０１ センサ基板
１０２ シンチレータ
１０３ Ｘ線源
１０４ Ｘ線
１０５ 可視光
１０６ 被写体
２００ 画素回路
２０１ 第１のトランジスタ
２０２ 第２のトランジスタ
２０３ 第３のトランジスタ
２０４ 第４のトランジスタ
２０５ 配線
２１０ 画素回路
２１１ 第１の配線
２１２ 第２の配線
２１３ 第３の配線
２１４ 第４の配線
２１５ 第５の配線
２１６ 第６の配線
２１７ 第７の配線
２２０ フォトダイオード
２５０ 画素回路
２６０ 画素回路
２８０ 画素回路
３０１ 信号
３０２ 信号
３０３ 信号
３０４ 信号
３０５ 信号
３１５ 半導体膜
３１６ 半導体膜
３１７ 半導体膜
５０１ 信号
５０２ 信号
５０３ 信号
５０４ 信号
５０５ 信号
５０６ 信号
５０７ 信号
５０８ 信号
５０９ 信号
５１０ 期間
５１１ 期間
５２０ 期間
５３１ 期間
６１０ 期間
６１１ 期間
６１２ 期間
６２０ 期間
６２１ 期間
６２２ 期間
６２３ 期間
６３１ 期間
１２１１ 導電膜
１２１２ 導電膜
１２１３ 導電膜
１２１４ 導電膜
１２１５ 導電膜
１２１８ 導電膜
１２１９ 導電膜
１２２０ 導電膜
１２２１ 導電膜
１２２２ 導電膜
１２２３ 導電膜
１２２４ 導電膜
１２２５ 導電膜
１２２６ 導電膜
１２２７ 導電膜
１２２８ ゲート絶縁膜
１２２９ 導電膜
１２５０ 半導体層
１２８１ 絶縁膜
１２８２ 絶縁膜
１２８３ 絶縁膜

Claims (8)

  1. シンチレータと、
    前記シンチレータと重なるように配置された、画素回路と、を有し、
    前記画素回路は、光センサ素子と、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記光センサ素子と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、抵抗素子と電気的に接続され、
    前記抵抗素子は、演算増幅回路の反転入力端子と電気的に接続され、
    前記演算増幅回路の出力端子は、容量素子を介して、前記反転入力端子と電気的に接続され、
    前記第１のトランジスタは、酸化物半導体に形成されたチャネル形成領域を有することを特徴とする撮像装置。
  2. シンチレータと、
    前記シンチレータと重なるように配置された、画素回路と、を有し、
    前記画素回路は、光センサ素子と、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記光センサ素子と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第１の容量素子を介して、抵抗素子と電気的に接続され、
    前記抵抗素子は、演算増幅回路の反転入力端子と電気的に接続され、
    前記演算増幅回路の出力端子は、第２の容量素子を介して、前記反転入力端子と電気的に接続され、
    前記第１のトランジスタは、酸化物半導体に形成されたチャネル形成領域を有することを特徴とする撮像装置。
  3. シンチレータと、
    前記シンチレータと重なるように配置された、画素回路と、を有し、
    前記画素回路は、光センサ素子と、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記光センサ素子と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記電荷蓄積部と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、抵抗素子と電気的に接続され、
    前記抵抗素子は、演算増幅回路の反転入力端子と電気的に接続され、
    前記演算増幅回路の出力端子は、容量素子を介して、前記反転入力端子と電気的に接続され、
    前記第１のトランジスタは、酸化物半導体に形成されたチャネル形成領域を有することを特徴とする撮像装置。
  4. シンチレータと、
    前記シンチレータと重なるように配置された、画素回路と、を有し、
    前記画素回路は、光センサ素子と、電荷蓄積部と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記光センサ素子と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのゲートは、前記電荷蓄積部と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記電荷蓄積部と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第１の容量素子を介して、抵抗素子と電気的に接続され、
    前記抵抗素子は、演算増幅回路の反転入力端子と電気的に接続され、
    前記演算増幅回路の出力端子は、第２の容量素子を介して、前記反転入力端子と電気的に接続され、
    前記第１のトランジスタは、酸化物半導体に形成されたチャネル形成領域を有することを特徴とする撮像装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記光センサ素子は、フォトダイオードを有することを特徴とする撮像装置。
  6. 請求項１乃至請求項４のいずれか一において、
    前記光センサ素子は、一対の電極と、前記一対の電極の間にある非晶質シリコン層と、を含むことを特徴とする撮像装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第２のトランジスタは、酸化物半導体に形成されたチャネル形成領域を有することを特徴とする撮像装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記第３のトランジスタは、酸化物半導体に形成されたチャネル形成領域を有することを特徴とする撮像装置。
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