CN104584534B - 成像装置及用以驱动成像装置的方法 - Google Patents

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Abstract

提供一种能够以少量的X光照射来获得图像数据的成像装置。成像装置使用X光来获得图像且包括闪烁器及多个像素电路，这些像素电路排列成矩阵并与闪烁器重叠。在像素电路中使用具有极小截止态电流的晶体管使来自电荷累积部的电荷的泄漏能尽可能地降低，且累积操作在所有像素电路中能基本上同时地进行。累积操作与X光照射同步，使得X光照射量能降低。

Description

成像装置及用以驱动成像装置的方法
技术领域
本发明的一个方式涉及一种包括闪烁器的成像装置及一种用以驱动成像装置的方法。
背景技术
在医疗实践中，已广泛使用一种使用照相技术的医疗诊断成像装置。在使用医疗诊断成像装置的情况下，以X光来照射病人的特定部分(例如，骨头或肺部)，将X光胶片暴露于穿过特定部分的X光，且使X光胶片显影以可视化特定部分内部的状态。
由于使用X光胶片的方法需要用于X光胶片的储存空间且它的维护是麻烦的，因此正在发展图像的数字化。作为用以数字化图像的方法，已知一种使用包括通过被X光照射而发射光的材料(光激发材料)的成像板的方法。通过使用扫描仪检测从成像板发射的光，能获得数字化的图像。
成像板为一种涂上光激发磷光体且与X光胶片相比对X光吸收差异具有更高灵敏度的板。能抹除X光照射的数据，以便能再次使用成像板。然而，成像板所获得的数据是模拟的，其需要进行数字化的步骤。
基于上述理由，最近能够直接获得数字数据的平板检测器(例如，专利文献1)受到瞩目。平板检测器具有两个系统，直接和间接转换系统。在直接转换系统中，使用X光检测元件将X光直接转换为电荷。在间接转换系统中，使用闪烁器将X光转换为可见光且使用光二极管将光转换为电荷。在这两个系统中，平板检测器包括排列成矩阵的多个像素电路。
[专利文献1]日本专利申请公开第H11-311673号公报
发明内容
在使用X光的诊断性成像中，考虑到X光对人体的影响，对病人的X光暴露时间最好尽可能地短。也就是说，需要一种能够通过以相对较短时间的X光照射来获得图像数据的成像装置。
因此，本发明的一个方式是提供一种能够以相对较少量的X光来获得图像数据的成像装置。另一目的在于提供一种用以驱动该成像装置的方法。
本发明的一个方式为一种成像装置，其使用X光来获得图像且包括排列成具有多个列和多个行的矩阵并与闪烁器重叠的像素电路。通过在像素电路中使用具有极小截止态电流(off-state current)的晶体管，能尽可能地降低从累积周期的末尾到读取周期中读取完最后一行期间来自电荷累积部的电荷的泄漏。于是，在所有像素电路中能基本上同时地进行累积操作，且通过使累积操作与X光照射同步能降低X光照射量。
本发明的一个方式为一种成像装置，包括闪烁器及排列成具有多个列和多个行的矩阵并与闪烁器重叠的多个像素电路。每一个像素电路包括光电二极管、电荷累积部、第一晶体管、第二晶体管、及第三晶体管。第一晶体管的源极和漏极之一电连接于光电二极管。第一晶体管的源极和漏极中的另一个电连接于电荷累积部。第二晶体管的栅极电连接于电荷累积部。第二晶体管的源极和漏极之一电连接于第三晶体管的源极和漏极之一。至少第一晶体管包括由氧化物半导体形成的沟道形成区。重置该电荷累积部的操作是在多个像素电路中基本上同时地进行的，由光电二极管累积电荷的操作是在多个像素电路中基本上同时地进行，且读取信号的操作是对多个像素电路中的每个行顺序地进行。
注意，在本说明书等中，使用如“第一”和“第二”的序数词以避免在组件之间混淆且不在数值上限制组件。
再者，本发明的另一个方式为一种成像装置，包括闪烁器及排列成具有多个列和多个行的矩阵并与闪烁器重叠的多个像素电路。像素电路各包括光学传感器元件、电荷累积部、第一晶体管、第二晶体管、第三晶体管、及第四晶体管。第一晶体管的源极和漏极之一电连接于光学传感器元件。第一晶体管的源极和漏极中的另一个电连接于电荷累积部。第二晶体管的栅极电连接于电荷累积部。第二晶体管的源极和漏极之一电连接于第三晶体管的源极和漏极之一。第四晶体管的源极和漏极之一电连接于电荷累积部。至少第一晶体管和第四晶体管各包括由氧化物半导体形成的沟道形成区。重置该电荷累积部的操作基本上是在多个像素电路中同时地进行的，由光学传感器元件累积电荷的操作基本上在多个像素电路中同时地进行，且读取信号的操作是对多个像素电路中的每个行顺序地进行。
针对光学传感器元件，能使用光电二极管。另外，光学传感器元件能具有包括一对电极及i型非晶硅层的结构。
第二晶体管及/或第三晶体管可以是一种包括由氧化物半导体形成的沟道形成区的晶体管。
此外，本发明的另一个方式为一种用以驱动成像装置的方法，该成像装置包括闪烁器及多个像素电路，多个像素电路排列成具有多个列和多个行的矩阵并与闪烁器重叠。用以驱动成像装置的方法包括：第一步骤，执行基本上同时地重置包括在多个像素电路的每一个中的电荷累积部的操作；第二步骤，以X光来照射闪烁器，使得包括在多个像素电路的每一个中的光学传感器元件是以从闪烁器发射的光来照射的；第三步骤，执行基本上同时地由光学传感器元件在电荷累积部中累积电荷的操作；及第四步骤，对多个像素电路中的每个行顺序地执行读取信号的操作。第二步骤与第三步骤同步。
本发明的一个方式能提供一种能够以相对少量X光照射来获得图像数据的成像装置。另外，本发明的一个方式能提供一种用以驱动成像装置的方法。
附图说明
图1示出成像装置；
图2A和2B示出像素电路的配置；
图3A至3C示出像素电路的操作的时序图；
图4A和4B示出像素电路的配置；
图5示出像素电路的配置；
图6A至6C示出积分器电路；
图7A和7B是示出全局快门系统和卷帘快门系统中的操作的时序图；
图8是排列成矩阵的多个像素电路的电路图；
图9是排列成矩阵的多个像素电路的电路图；
图10是排列成矩阵的多个像素电路的电路图；
图11是排列成矩阵的多个像素电路的电路图；
图12A和12B是像素电路的布局的俯视图和截面图；
图13A和13B是像素电路的布局的俯视图和截面图。
具体实施方式
以下将参考附图来详细说明本发明的实施方式。注意，本发明并不限于下面的说明，且所属技术领域的普通技术人员将容易了解能在不脱离本发明的精神和范围下以各种方式来修改模式和细节。再者，本发明并不被视为限于实施方式的说明。注意，在用以示出实施方式的所有附图中，相同的部分或具有类似功能的部分由相同符号表示，且可省略其重复的说明。
实施方式1
在本实施方式中，参考附图来说明本发明的一个方式的一种成像装置。
图1所示的成像装置100包括具有光学传感器的传感器衬底101和将诸如X光的辐射转换为可见光的闪烁器102。传感器衬底101和闪烁器102彼此重叠。X光104从X光源103穿过对象106发射到闪烁器102，且被转换为可见光105。该可见光由包括在传感器衬底101中的光学传感器感测，由此获得图像数据。
闪烁器102由吸收如X光或γ光的射线的能量以发射可见光的物质或包含该物质的材料形成。例如，已知如Gd2O2S:Tb、Gd2O2S:Pr、Gd2O2S:Eu、和BaFCl:Eu的材料及其中分散有这些材料中的任一种的树脂或陶瓷。
传感器衬底101包括排列成矩阵的多个像素电路。像素电路的实例示出在图2A中。像素电路200包括光电二极管220、第一晶体管201、第二晶体管202、及第三晶体管203，且充当光学传感器。
光电二极管220的阳极电连接于第一布线211(RS)；光电二极管220的阴极电连接于第一晶体管201的源极和漏极之一；第一晶体管201的源极和漏极中的另一个电连接于布线205(FD)；第一晶体管201的栅极电连接于第二布线212(TX)；第二晶体管202的源极和漏极之一电连接于第四布线214(GND)；第二晶体管202的源极和漏极中的另一个电连接于第三晶体管203的源极和漏极之一；第二晶体管202的栅极电连接于布线205(FD)；第三晶体管203的源极和漏极中的另一个电连接于第五布线215(OUT)；及第三晶体管203的栅极电连接于第三布线213(SE)。
光电二极管220为一种光学传感器元件并产生相应于入射在像素电路上的光量的电流。由光电二极管220产生的电荷由第一晶体管201累积在布线205(FD)中。第二晶体管202输出相应于布线205(FD)的电位的信号。第三晶体管203在读取时控制像素电路的选择。
注意，布线205(FD)为电荷保持节点，即，用于保持其量随光电二极管220所接收的光量而改变的电荷的电荷累积部。实际上，电荷累积部是电连接于布线205(FD)的第一晶体管201的源区或漏区附近的耗尽层电容、布线205(FD)的布线电容、电连接于布线205(FD)的第二晶体管202的栅极电容、等等。
第一布线211(RS)是用于重置布线205(FD)的信号线。像素电路200中的第一布线211(RS)也是用于在布线205(FD)中进行电荷累积的信号线。第二布线212(TX)是用于控制第一晶体管201的信号线。第三布线213(SE)是用于控制第三晶体管203的信号线。第四布线214(GND)是用于设定参考电位(例如，GND)的信号线。第五布线215(OUT)是用于读取在像素电路200中获得的数据的信号线。
像素电路可具有图2B所示的配置。像素电路210包括与图2A的像素电路200相同的组件，但与像素电路200的不同之处在于光电二极管220的阳极电连接于第一晶体管201的源极和漏极之一，且光电二极管220的阴极电连接于第一布线211(RS)。
注意，第五布线215(OUT)可连接至示出在图6A、6B、或6C中的积分器电路。该电路能使读取信号的S/N比增加，这使得有可能感测更微弱的光，也就是说，增加成像装置的灵敏度。
图6A示出使用运算放大器电路(亦称为op-amp)的积分器电路。运算放大器电路的反向输入端通过电阻器R而连接至第五布线215(OUT)。运算放大器电路的非反向输入端是接地的。运算放大器电路的输出端通过电容器C而连接至运算放大器电路的反向输入端。
在此，假设运算放大器电路为理想的运算放大器电路。换言之，假设输入阻抗为无限大(输入端不汲取任何电流)。由于非反向输入端的电位和反向输入端的电位在稳定状态下是相等的，因此反向输入端的电位会被认为是接地电位。
满足了等式(1)至(3)，其中Vi是第五布线215(OUT)的电位，Vo是运算放大器电路的输出端的电位，i1是流过电阻器R的电流，而i2是流过电容器C的电流。
Vi＝i1·R(1)
i2＝C·dVo/dt(2)
i1+i2＝0(3)
在此，当在时间t＝0处使电容器C中的电荷放电时，在时间t＝t处运算放大器电路的输出端的电位Vo就由等式(4)表示。
Vo＝-(1/CR)∫Vidt(4)
换言之，在较长的时间t(积分时间)下，待读取的电位(Vi)能被提高并作为输出信号Vo被输出。再者，时间t的延长对应于热噪声等的平均化且会提高输出信号Vo的S/N比。
在实际的运算放大器电路中，即使当信号不输入至输入端时偏压电流仍流过，使得在输出端产生了输出电压且在电容器C中累积了电荷。因此连接与电容器C并联的电阻器是有效的，如此能使电容器C放电。
图6B示出包括具有与图6A不同的结构的运算放大器电路的积分器电路。运算放大器电路的反向输入端通过电阻器R和电容器C1而连接至第五布线215(OUT)。运算放大器电路的非反向输入端是接地的。运算放大器电路的输出端通过电容器C2而连接至运算放大器电路的反向输入端。
在此，假设运算放大器电路为理想的运算放大器电路。换言之，假设输入阻抗为无限大(输入端不汲取任何电流)。由于非反向输入端的电位和反向输入端的电位在稳定状态下是相等的，因此反向输入端的电位会被认为是接地电位。
满足了等式(5)至(7)，其中Vi是第五布线215(OUT)的电位，Vo是运算放大器电路的输出端的电位，i1是流过电阻器R和电容器C1的电流，而i2是流过电容器C2的电流。
Vi＝(1/C1)∫i1dt+i1·R(5)
i2＝C2·dVo/dt(6)
i1+i2＝0(7)
在此，假设在时间t＝0处对电容器C2中的电荷放电，就在时间t＝t处运算放大器电路的输出端的电位Vo而言，当满足不等式(8)时，等式(9)对应于高频成分，而当满足不等式(10)时，等式(11)对应于低频成分。
Vo<<dVo/dt(8)
Vo＝-(1/C2R)∫Vidt(9)
Vo>>dVo/dt(10)
Vo＝-C1/C2·Vi(11)
换言之，通过适当地设定电容器C1与电容器C2的电容比，待读取的电位(Vi)能提高并输出作为输出信号Vo。此外，输入信号的高频噪声成分会被时间积分平均化，且输出信号Vo的S/N比会增加。
在实际的运算放大器电路中，即使当信号不输入至输入端时偏压电流仍流过，使得在输出端产生了输出电压且在电容器C2中累积了电荷。因此连接与电容器C2并联的电阻器是有效的，如此能使电容器C2放电。
图6C示出使用具有与图6A和6B不同的结构的运算放大器电路的积分器电路。运算放大器电路的非反向输入端通过电阻器R而连接至第五布线215(OUT)且通过电容器C而接地。运算放大器电路的输出端连接至运算放大器电路的反向输入端。电阻器R和电容器C构成了CR积分器电路。运算放大器电路为单位增益缓冲器。
若Vi是第五布线215(OUT)的电位且Vo是运算放大器电路的输出端的电位时，则Vo能由等式(12)表示。虽然Vo以Vi的值饱和，但包括在输入信号Vi中的噪声成分能被CR积分器电路平均化，而因此输出信号Vo的S/N比会增加。
Vo＝(1/CR)∫Vidt(12)
接下来，说明图2A和2B所示的每个元件的结构。
例如，光电二极管220能使用具有pn结或pin结的硅半导体来形成。在此，最好使用包括由非晶硅形成的i型半导体层的pin光电二极管。由于非晶硅在可见光波长区域具有光吸收特性，因此能感测到从闪烁器102发射的可见光。
注意，在本说明书中，i型半导体不仅是指其中费米能级位于带隙中央的所谓的本征半导体，还指其中赋予p型导电性的杂质浓度和赋予n型导电性的杂质浓度低于或等于1×1020个原子/cm3且其中光导电率高于暗导电率的半导体。
虽然能使用如非晶硅、微晶硅、多晶硅、或单晶硅的硅半导体来形成第一晶体管201、第二晶体管202、和第三晶体管203，但最好使用氧化物半导体来形成第一晶体管201、第二晶体管202、和第三晶体管203。其中沟道形成区是由氧化物半导体形成的晶体管具有极小的截止态电流。
尤其是，当连接至布线205(FD)的第一晶体管201具有大的泄漏电流时，累积在布线205(FD)中的电荷不能保持一段足够长的时间；因此，最好使用氧化物半导体来形成至少第一晶体管201。使用使用氧化物半导体的晶体管能防止不需要的电荷输出通过光电二极管。
当第二晶体管202和第三晶体管203具有大的泄漏电流时，不需要的电荷输出也会发生在第四布线214或第五布线215上；因此，最好使用其中沟道形成区由氧化物半导体形成的晶体管作为这些晶体管。
当使用氧化物半导体且具有极小截止态电流的晶体管被用作第二晶体管202时，能在较高的动态范围下进行成像。在图2A所示的像素电路中，当入射在光电二极管上的光强度增加时，第二晶体管202的栅极电位会降低。在图2B所示的像素电路中，当入射在光电二极管上的光强度减少时，第二晶体管202的栅极电位会降低。由于使用氧化物半导体的晶体管具有极小的截止态电流，因此即使当栅极电位极低时，仍能准确地输出对应于栅极电位的电流。于是，有可能扩大亮度的检测范围，即，动态范围。
再者，在图2B所示的像素电路中，即使当第二晶体管202的栅极电位相对较低时，即，当从闪烁器发射至光电二极管的光强度很低时，仍能获得足够高的动态范围。换言之，闪烁器不需要发射高强度光，这使得有可能减少发射至对象的X光强度。
接下来，参考图3A的时序图来说明图2A的像素电路200的操作实例。
在图3A中，为了简单起见，每个布线的电位被表示为在两个电平之间变化的信号。注意，实际上，电位根据各种情况而具有各种电平但不限于两个电平，因为每个电位都是模拟信号。在图中，信号301对应于第一布线211(RS)的电位；信号302对应于第二布线212(TX)的电位；信号303对应于第三布线213(SE)的电位；信号304对应于布线205(FD)的电位；且信号305对应于第五布线215(OUT)的电位。
在时间A，第一布线211的电位(信号301)被设成高且第二布线212的电位(信号302)被设成高，由此施加正向偏压至光电二极管220且布线205的电位(信号304)被设成高。换言之，电荷累积部的电位被初始化为第一布线211的电位且进入重置状态。以上是重置操作的开始。注意，第五布线215的电位(信号305)被预充电至高电平。
在时间B，第一布线211的电位(信号301)被设成低且第二布线212的电位(信号302)被设成高，使得结束重置操作且开始累积操作。在此，施加反向偏压至光电二极管220，由此布线205的电平(信号304)因反向电流而开始降低。由于当以光来照射光电二极管220时增加了反向电流，因此布线205的电位(信号304)的降低率会根据光照射量而改变。换言之，第二晶体管202的源极和漏极之间的沟道电阻根据发射至光电二极管220的光量而改变。
注意，发射至光电二极管220的光是指由闪烁器102从X光104转换的可见光105。
在时间C，第二布线212的电位(信号302)被设成低以结束累积操作，使得布线205的电位(信号304)变成固定的。在此，电位由在累积操作期间光电二极管220所产生的电荷量决定。也就是说，电位根据发射至光电二极管220的光量而改变。此外，由于第一晶体管201是包括由氧化物半导体层形成的沟道形成区且具有极小截止态电流的晶体管，因此布线205的电位保持不变，直到结束随后的选择操作(读取操作)为止。
注意，在一些情况下，当第二布线212的电位(信号302)被设成低时，布线205的电位会因第二布线212与布线205之间的寄生电容而改变。在电位显著改变的情况下，不能准确地获得在累积操作期间由光电二极管220产生的电荷量。用以降低电位改变量的有效措施实例包括降低第一晶体管201的栅极和源极之间(或栅极和漏极之间)的电容、增加第二晶体管202的栅极电容、并提供储存电容器以连接布线205。注意，在本实施方式中，能通过采取这些措施来忽略电位的改变。
在时间D，第三布线213的电位(信号303)被设成高以使第三晶体管203导通，由此开始选择操作且第四布线214和第五布线215通过第二晶体管202和第三晶体管203而彼此电连接。并且，第五布线215的电位(信号305)开始降低。注意，第五布线215的预充电只需要在时间D之前结束。在此，第五布线215的电位(信号305)的降低率取决于第二晶体管202的源极和漏极之间的电流。也就是说，电位根据在累积操作期间发射至光电二极管220的光量而改变。
在时间E，第三布线213的电位(信号303)被设成低以使第三晶体管203截止，使得结束该选择操作且第五布线215的电位(信号305)变成固定值。在此，固定值根据发射至光电二极管220的光量而改变。因此，能通过获得第五布线215的电位得知在累积操作期间发射至光电二极管220的光量。
具体来说，发射至光电二极管220的光愈强，布线205的电位就愈低且第二晶体管202的栅极电压就愈低，导致第五布线215的电位(信号305)逐渐地降低。于是，能从第五布线215读取相对高的电位。
相反地，发射至光电二极管220的光愈弱，布线205的电位就愈高且第二晶体管202的栅极电压就愈高，导致第五布线215的电位(信号305)急剧地降低。于是，能从第五布线215读取相对低的电位。
接下来，参考图3B的时序图来说明图2B的像素电路210的操作实例。
在时间A，第一布线211的电位(信号301)被设成低且第二布线212的电位(信号302)被设成高，由此施加正向偏压至光电二极管220且布线205的电位(信号304)被设成低。换言之，电荷累积部的电位进入重置状态。以上是重置操作的开始。注意，第五布线215的电位(信号305)被预充电至高电平。
在时间B，第一布线211的电位(信号301)被设成高且第二布线212的电位(信号302)被设成高，使得结束重置操作且开始累积操作。在此，施加反向偏压至光电二极管220，由此布线205的电平(信号304)因反向电流而开始增加。由于当以光来照射光电二极管220时增加反向电流，因此布线205的电位(信号304)的增加率根据光照射量而改变。换言之，第二晶体管202的源极和漏极之间的沟道电阻根据发射至光电二极管220的光量而改变。
在时间C之后的操作与图3A的时序图的操作相同。在时间E，能通过获得第五布线215的电位得知在累积操作期间发射至光电二极管220的光量。
另外，包括在本发明的一个方式的传感器衬底101中的像素电路可具有图4A或4B所示的配置。
图4A所示的像素电路250具有在图2A的像素电路200中增加第四晶体管204的配置。该晶体管的栅极电连接于第一布线211(RS)；该晶体管的源极和漏极之一电连接于布线205(FD)；该晶体管的源极和漏极中的另一个电连接于第七布线217；且光电二极管220的阳极电连接于第六布线216。在此，第六布线216是用于一直施加反向偏压至光电二极管220的信号线(低电位线)。第七布线217是用于重置布线205的信号线(高电位线)，使得布线205具有高电位。
第四晶体管204充当用于重置布线205(FD)的重置晶体管。因此，不像在图2A的像素电路200中，不进行使用光电二极管220的重置操作且一直施加反向偏压至光电二极管。能通过将第一布线211(RS)的电位设成高来重置布线205(FD)。像素电路250的操作与图2A的像素电路200的操作相同，其示出在图3A的时序图中。
图4B所示的像素电路260具有在图2B的像素电路210中增加第四晶体管204的配置。该晶体管的栅极电连接于第一布线211(RS)；该晶体管的源极和漏极之一电连接于布线205(FD)；该晶体管的源极和漏极中的另一个电连接于第七布线217；且光电二极管220的阴极电连接于第六布线216。在此，第六布线216是用于一直施加反向偏压至光电二极管220的信号线(高电位线)。第七布线217是用于重置布线205的信号线(低电位线)，使得布线205具有低电位。
第四晶体管204充当用于重置布线205(FD)的重置晶体管。因此，不像在图2B的像素电路210中，不进行使用光电二极管220的重置操作且一直施加反向偏压至光电二极管。能通过将第一布线211(RS)的电位设成高来重置布线205(FD)。像素电路260能依照图3C的时序图来操作。
第四晶体管204能使用如非晶硅、微晶硅、多晶硅、或单晶硅的硅半导体来形成；然而，当第四晶体管204具有大的泄漏电流时，电荷不能在电荷累积部中保持一段足够长的时间。基于这个理由，使用氧化物半导体形成且具有极小截止态电流的晶体管最好被用作第四晶体管204，如同在第一晶体管201的情况下。
另外，包括在本发明的一个方式的传感器衬底101中的像素电路可具有图5所示的配置。图5的像素电路280具有与图4A或4B的像素电路相同的配置，除了使用可变电阻器230来取代光电二极管作为光学传感器元件以外。可变电阻器能具有包括一对电极及设置于这对电极之间的i型非晶硅层的结构。由于i型非晶硅层的电阻因光照射而改变，因此布线205的电位依据使用光电二极管的情况而改变，这使得能够得知在累积操作期间发射至可变电阻器230的光量。
通过将第六布线216的电位设成低且将第七布线217的电位设成高，图5中的像素电路280能依照图3A的时序图来操作。再者，通过将第六布线216的电位设成高且将第七布线217的电位设成低，像素电路280能依照图3C的时序图来操作。
如上所述，成像装置中的每个像素电路的操作为重置操作、累积操作、及选择操作的重复。为了在短时间内进行成像装置的成像，必须快速地进行所有像素电路的重置操作、累积操作、及选择操作。
因此，对本发明的一个方式中的成像使用使用示出在图7A的时序图中之全局快门系统的驱动方法。注意，图7A显示传感器衬底101中的从第一行至第三行的图2A的像素电路200的操作。
在图7A中，信号501、信号502、和信号503是输入至分别连接至第一行、第二行、和第三行中的像素电路的第一布线211(RS)的信号。信号504、信号505、和信号506是输入至分别连接至第一行、第二行、和第三行中的像素电路的第二布线212(TX)的信号。信号507、信号508、和信号509是输入至分别连接至第一行、第二行、和第三行中的像素电路的第三布线213(SE)的信号。
周期510是一个成像所需的周期。在周期511中，在每行中的像素电路中进行重置操作。在周期520中，在每行中的像素电路中进行累积操作。注意，对每行的像素电路顺序地进行选择操作。例如，在周期531中，在第一行中的像素电路中进行选择操作。如上所述，在全局快门系统中，基本上同时地在所有像素电路中进行重置操作，基本上同时地在所有像素电路中进行累积操作，且对每行顺序地进行读取操作。
亦即，在全局快门系统中，基本上同时地在所有像素电路中进行累积操作，在所有行中的像素电路中同步地进行成像。由此，通过与累积操作同步的X光照射能缩短对对象的X光照射时间。亦即，只在周期520中进行X光照射。
另一方面，图7B是使用卷帘快门系统的情况的时序图。周期610是一个成像所需的周期。周期611、周期612、和周期613分别是第一行、第二行、和第三行中的重置周期。周期621、周期622、和周期623分别是第一行、第二行、和第三行中的累积操作周期。在周期631中，在第一行中的像素电路中进行选择操作。如上所述，在卷帘快门系统中，累积操作并非在每个像素电路中同时地进行，而是对每行顺序地进行；因此，在所有行中的像素电路中异步地进行成像。基于这个理由，即使当X光照射与累积操作同步，X光照射周期620仍比全局快门系统中的X光照射周期更长。
为了实现全局快门系统，即使在累积操作之后，每个像素电路中的布线205(FD)的电位必须保持一段长时间，直到结束读取操作为止。如上所述，当使用包括由氧化物半导体形成的沟道形成区且具有极小截止态电流的晶体管作为第一晶体管201时，布线205(FD)的电位长时间保持。另一方面，在使用包括由硅半导体等形成的沟道形成区的晶体管作为第一晶体管201的情况下，布线205(FD)的电位由于很大的截止态电流而不能长时间保持，这使得难以使用全局快门系统；因此，必须使用卷帘快门系统。
如上所述，在像素电路中使用包括由氧化物半导体形成的沟道形成区的晶体管使得容易实现全局快门系统，而因此能提供发射至对象的X光为少量的成像装置。
本实施方式能自由地与本说明书中的任何其他实施方式结合。
实施方式2
在本实施方式中，对实施方式1所述的传感器衬底101的配置进行详细说明。参考图8至11来说明包括排列成具有m个行和n个列的矩阵的像素电路的传感器衬底101的配置实例。
图8是将图2A所示的多个像素电路200排列成具有m个(m是2以上的自然数)行和n个(n是2以上的自然数)列的矩阵的实例。每个像素电路200电连接于多个第一布线211(RS)(211(RS)_1至211(RS)_m)之任一、多个第二布线212(TX)(212(TX)_1至212(TX)_m)之任一、多个第三布线213(SE)(213(SE)_1至213(SE)_m)之任一、多个第四布线214(GND)(214(GND)_1至214(GND)_n)之任一、及多个第五布线215(OUT)(215(OUT)_1至215(OUT)_n)之任一。
在图8中，每行中的像素电路200(在图中的水平方向)共享第一布线211(RS)、第二布线212(TX)、和第三布线213(SE)。每列中的像素电路200(在图中的垂直方向)共享第四布线214(GND)和第五布线215(OUT)。然而，本发明的一个方式并不限于此配置。多个第一布线211(RS)、多个第二布线212(TX)、和多个第三布线213(SE)可设置在每行中以电连接于各自的像素电路200。多个第四布线214(GND)和多个第五布线215(OUT)可设置在每列中以电连接于各自的像素电路200。
虽然第四布线214(GND)被图8的每列中的像素电路200共享，但第四布线214(GND)可被每行中的像素电路200共享。
如上所述，共享布线以减少布线数量，如此能简化用以驱动排列成具有m个行和n个列的矩阵的像素电路200的驱动电路。
在图9中，多个像素电路200系排列成具有m个行和n个列的矩阵。每个像素电路200电连接于多个第一布线211(RS)(211(RS)_1至211(RS)_n)之任一、多个第二布线212(TX)(212(TX)_1至212(TX)_n)之任一、多个第三布线213(SE)(213(SE)_1至213(SE)_m)之任一、多个第四布线214(GND)(214(GND)_1至214(GND)_n)之任一、及多个第五布线215(OUT)(215(OUT)_1至215(OUT)_n)之任一。
在图9中，每行中的像素电路200共享第三布线213(SE)。每列中的像素电路200共享第一布线211(RS)、第二布线212(TX)、第四布线214(GND)、和第五布线215(OUT)。然而，本发明的一个方式并不限于此配置。多个第三布线213(SE)可设置在每行中以电连接于各自像素电路200。多个第一布线211(RS)、多个第二布线212(TX)、多个第四布线214(GND)、和多个第五布线215(OUT)可设置在每列中以电连接于各自像素电路200。
虽然第四布线214(GND)被图9的每列中的像素电路200共享，但第四布线214(GND)可被每行中的像素电路200共享。
如上所述，共享布线以减少布线数量，如此能简化用以驱动排列成具有m个行和n个列的矩阵的像素电路200的驱动电路。
注意，在图8和9的配置中，图2B所示的像素电路210能代替像素电路200。
图10是将图4A所示的多个像素电路250排列成具有m个行和n个列的矩阵的实例。每个像素电路250连接至多个第一布线211(RS)(211(RS)_1至211(RS)_n)之任一、多个第二布线212(TX)(212(TX)_1至212(TX)_m)之任一、多个第三布线213(SE)(213(SE)_1至213(SE)_m)之任一、多个第四布线214(GND)(214(GND)_1至214(GND)_n)之任一、多个第五布线215(OUT)(215(OUT)_1至215(OUT)_n)之任一、多个第六布线216(216_1至216_m)之任一、及多个第七布线217(217_1至217_m)之任一。
在图10中，每行中的像素电路200(在图中的水平方向)共享第二布线212(TX)、第三布线213(SE)、和第六布线216。每列中的像素电路250(在图中的垂直方向)共享第一布线211(RS)、第四布线214(GND)、和第五布线215(OUT)。然而，本发明的一个方式并不限于此配置。多个第二布线212(TX)、多个第三布线213(SE)、和多个第六布线216可设置在每行中以电连接于各自像素电路250。多个第一布线211(RS)、多个第四布线214(GND)、和多个第五布线215(OUT)可设置在每列中以电连接于各自像素电路250。
虽然第一布线211(RS)被图10的每列中的像素电路250共享，但第一布线211(RS)可被每行中的像素电路250共享。
虽然第四布线214(GND)被图10的每列中的像素电路250共享，但第四布线214(GND)可被每行中的像素电路250共享。
虽然第七布线217被图10的每行中的像素电路250共享，但第七布线217可被每列中的像素电路250共享。
如上所述，共享布线以减少布线数量，如此能简化用以驱动排列成具有m个行和n个列的矩阵的像素电路250的驱动电路。
图11是将多个像素电路250排列成具有m个行和n个列的矩阵的实例。每个像素电路250连接至多个第一布线211(RS)(211(RS)_1至211(RS)_m)之任一、多个第二布线212(TX)(212(TX)_1至212(TX)_n)之任一、多个第三布线213(SE)(213(SE)_1至213(SE)_m)之任一、多个第四布线214(GND)(214(GND)_1至214(GND)_n)之任一、多个第五布线215(OUT)(215(OUT)_1至215(OUT)_n)之任一、多个第六布线216(216_1至216_n)之任一、及多个第七布线217(217_1至217_m)之任一。
在图11中，每行中的像素电路250(在图中的水平方向)共享第一布线211(RS)、第三布线213(SE)、和第七布线217。每列中的像素电路250(在图中的垂直方向)共享第二布线212(TX)、第四布线214(GND)、第五布线215(OUT)、和第六布线216。然而，本发明的一个方式并不限于此配置。多个第一布线211(RS)、多个第三布线213(SE)、和多个第七布线217可设置在每行中以电连接于各自像素电路250。多个第二布线212(TX)、多个第四布线214(GND)、多个第五布线215(OUT)、和多个第六布线216可设置在每列中以电连接于各自像素电路250。
虽然第一布线211(RS)被图11的每行中的像素电路250共享，但第一布线211(RS)可被每列中的像素电路250共享。
虽然第四布线214(GND)被图11的每列中的像素电路250共享，但第四布线214(GND)可被每行中的像素电路250共享。
虽然第七布线217被图11的每行中的像素电路250共享，但第七布线217可被每列中的像素电路250共享。
如上所述，共享布线以减少布线数量，如此能简化用以驱动排列成具有m个行和n个列的矩阵的像素电路250的驱动电路。
注意，在图10和11的配置中，图4B所示的像素电路260或图5所示的像素电路280能代替像素电路250。
接下来，参考图12A和12B来说明图2A所示的像素电路200的布局实例。
图12A是像素电路200的俯视图且图12B是沿着图12A的虚线A1-A2的截面图。
像素电路200包括充当第一布线211(RS)的导电膜1211、充当第二布线212(TX)的导电膜1212、充当第三布线213(SE)的导电膜1213、充当第四布线214(GND)的导电膜1214、和充当第五布线215(OUT)的导电膜1215。
包括在像素电路200中的光电二极管220包括p型半导体膜315、i型半导体膜316、和n型半导体膜317，其依此顺序而层叠。导电膜1211电连接于充当光电二极管220的阳极的p型半导体膜315。
包括在像素电路200中的导电膜1218充当第一晶体管201的栅极且电连接于导电膜1212。包括在像素电路200中的导电膜1219充当第一晶体管201的源极和漏极之一。包括在像素电路200中的导电膜1220充当第一晶体管201的源极和漏极中的另一个。包括在像素电路200中的导电膜1221电连接于n型半导体膜317和导电膜1219。包括在像素电路200中的导电膜1222充当第二晶体管202的栅极且电连接于导电膜1220。
包括在像素电路200中的导电膜1223充当第二晶体管202的源极和漏极之一。包括在像素电路200中的导电膜1224充当第二晶体管202的源极和漏极中的另一个和第三晶体管203的源极和漏极之一。导电膜1214充当第三晶体管203的源极和漏极中的另一个。导电膜1213亦充当第三晶体管203的栅极。包括在像素电路200中的导电膜1225电连接于导电膜1223和导电膜1214。
在图12A和12B中，包括在像素电路200中的导电膜1226电连接于充当第一布线211(RS)的导电膜1211。包括在像素电路200中的导电膜1227电连接于充当第二布线212(TX)的导电膜1212。
能通过将形成在绝缘表面上的一个导电膜处理成所希望的形状来形成导电膜1213、1218、1222、1225、1226、和1227。栅极绝缘膜1228形成在导电膜1213、1218、1222、1225、1226、和1227上。能通过将形成在栅极绝缘膜1228上的一个导电膜处理成所希望的形状来形成导电膜1211、1212、1214、1215、1219、1220、1223、和1224。
绝缘膜1281和绝缘膜1282形成在导电膜1211、1212、1214、1215、1219、1220、1223、和1224上。导电膜1221形成在绝缘膜1281和绝缘膜1282上。
最好对第一晶体管201的半导体层1250使用氧化物半导体。为了让以光照射光电二极管220而产生的电荷被长时间保持，电连接于电荷累积部的第一晶体管201必须是具有极小截止态电流的晶体管。由此，通过对半导体层1250使用氧化物半导体材料，能提高像素电路200的性能。注意，电荷累积部是像素电路200中的布线205且对应于图12A和12B的导电膜1220。
此外，像素电路200可具有其中如晶体管的元件与光电二极管220重叠的配置，如图13A和13B所示。上述配置能增高像素的密度和成像装置的分辨率。另外，光电二极管220的面积能增加，使得成像装置的灵敏度增加。图13A是像素电路200的俯视图而图13B是沿着图13A的虚线B1-B2的截面图。
在图13A和13B所示的像素电路200中，充当第一晶体管201的源极和漏极之一的导电膜1219通过导电膜1229电连接于充当光电二极管220的阴极的n型半导体膜317。充当光电二极管220的阳极的p型半导体膜315通过导电膜1221电连接于与第一布线211接触的导电膜1226。形成绝缘膜1283以保护光电二极管220。除了上述及与光电二极管220重叠的如晶体管的元件以外，图13A和13B的像素电路的配置类似于图12A和12B的像素电路200的配置。
注意，虽然示出p型半导体膜315通过导电膜1221直接电连接于导电膜1226的配置作为实例，但可设置通过形成在绝缘膜1281、1282、和1283中的开口电连接于导电膜1226的另一导电膜以电连接于导电膜1221。
也能将图13A和13B所示的如晶体管的元件与光学传感器元件重叠的配置应用于图2B所示的像素电路210、图4A和4B所示的像素电路250和260、和图5所示的像素电路280。
本实施方式能自由地与本说明书中的任何其他实施方式结合。
实施方式3
在本实施方式中，说明一种具有极小截止态电流的晶体管，其能用于实施方式1和2所述的任一像素电路，并且说明了一种用于晶体管的材料。
作为晶体管的结构，图12A和12B及图13A和13B示出包括半导体层1250的第一晶体管201的俯视图和截面图。虽然示出具有沟道蚀刻底部栅极结构的晶体管作为实例，但晶体管可具有沟道保护性底部栅极结构、非自对准顶部栅极结构、或自对准顶部栅极结构。
为了形成具有极小截止态电流的晶体管，最好对半导体层1250使用具有比硅半导体更宽的带隙且更低本征载流子密度的半导体材料，如氧化物半导体。
作为半导体材料的一个实例，除了氧化物半导体之外还可举出如碳化硅(SiC)或氮化镓(GaN)的化合物半导体。氧化物半导体具有批量生产的优点，因为氧化物半导体能通过溅射法或湿处理来形成，不像碳化硅或氮化镓。再者，氧化物半导体甚至能在室温下形成；于是，氧化物半导体能形成在玻璃衬底上或使用硅的集成电路上。此外，能使用更大的衬底。因此，在具有宽带隙的半导体中，氧化物半导体尤其具有批量生产的优点。此外，在获得具有高结晶性的氧化物半导体以提高晶体管特性(例如，场效应迁移率)的情况下，能通过250℃到800℃的热处理来轻易获得具有结晶性的氧化物半导体。
此外，通过减少如充当电子施主(施主)的水分或氢的杂质且通过减少氧空位而获得的高纯化氧化物半导体的导电型(纯化的OS)是i型或基本上i型。因此，包括氧化物半导体的晶体管具有极小截止态电流的特性。再者，氧化物半导体的带隙是2eV以上，最好是2.5eV以上，更好是3eV以上。在使用通过充分地降低如水分或氢的杂质浓度且减少氧空位而高纯化的氧化物半导体膜的情况下，能降低晶体管的截止态电流。
具体来说，各种实验能证明包括由高纯化氧化物半导体膜形成的沟道形成区的晶体管的小截止态电流。例如，即便元件具有1×106μm的沟道宽度和10μm的沟道长度，截止态电流仍能在从1V到10V的源极和漏极之间的电压(漏极电压)下低于或等于半导体参数分析仪的测量限制，即，低于或等于1×10-13A。在这种情况下，能看出在晶体管的沟道宽度上标准化的截止态电流是低于或等于100zA/μm。此外，电容器和晶体管彼此连接，且截止态电流是以流入电容器或从电容器流出的电荷受晶体管控制的这样一种电路来测量。在测量中，纯化的氧化物半导体膜用于晶体管的沟道形成区，而晶体管的截止态电流依据每单位时间电容器的电荷量的变化来测量。因此，发现到在晶体管的源极和漏极之间的电压是3V的情况下，能获得每微米几十幺安(yoctoampere)(yA/μm)的较小截止态电流。因此，包括由高纯化氧化物半导体膜形成的沟道形成区的晶体管的截止态电流显著地小于包括具有结晶性的硅的晶体管的截止态电流。
注意，氧化物半导体最好至少含有铟(In)或锌(Zn)。尤其是，最好含有In和Zn。此外，除了In和Zn之外，氧化物半导体最好也包含镓(Ga)来作为稳定剂，以降低使用氧化物半导体之晶体管的电特性变化。最好包含锡(Sn)来作为稳定剂。最好包含铪(Hf)来作为稳定剂。最好包含铝(Al)来作为稳定剂。
可包含一或多种镧系元素，如镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、或镥(Lu)，来作为另一种稳定剂。
作为氧化物半导体，例如能使用氧化铟、氧化锡、氧化锌、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物、In-Ga-Zn类氧化物(也称为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、或In-Lu-Zn类氧化物、In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、或In-Hf-Al-Zn类氧化物。上述氧化物半导体可包括硅。
注意，例如，In-Ga-Zn类氧化物表示含有In、Ga及Zn的氧化物，且没有限定In、Ga及Zn的比例。In-Ga-Zn类氧化物可含有除了In、Ga及Zn之外的金属元素。In-Ga-Zn类氧化物当没有电场时具有足够高的电阻，因此能充分地降低截止态电流。此外，还具有高场效应迁移率，In-Ga-Zn类氧化物适合用于半导体装置中使用的半导体材料。
例如，能使用具有In：Ga：Zn＝1：1：1(＝1/3：1/3：1/3)或In：Ga：Zn＝2：2：1(＝2/5：2/5：1/5)的原子比的In-Ga-Zn类氧化物，或具有接近上面原子比的原子比的氧化物。替代地，可使用具有In：Sn：Zn＝1：1：1(＝1/3：1/3：1/3)、In：Sn：Zn＝2：1：3(＝1/3：1/6：1/2)、或In：Sn：Zn＝2：1：5(＝1/4：1/8：5/8)的原子比的In-Sn-Zn类氧化物，或具有接近上面原子比的原子比的氧化物。
然而，组成并不局限于以上所述，且可根据所需的电特性(例如，迁移率和阈值电压)来使用具有适当组成的材料。此外，为了得到所需的半导体特性，最好适当地设定载流子浓度、杂质浓度、缺陷密度、金属元素与氧的原子比、原子间的距离、密度等。
例如，氧化物半导体膜能通过使用含有铟(In)、镓(Ga)及锌(Zn)的靶材的溅射法来形成。在通过溅射法来形成In-Ga-Zn类氧化物半导体膜的例子中，最好使用具有In：Ga：Zn＝1：1：1、4：2：3、3：1：2、1：1：2、2：1：3、或3：1：4的原子比的In-Ga-Zn类氧化物的靶材。当使用具有上述原子比的In-Ga-Zn类氧化物靶材来形成氧化物半导体膜时，容易形成结晶。含有In、Ga及Zn的靶材的填充率是90％以上，最好是95％以上。通过使用具有高填充率的靶材，能形成稠密氧化物半导体膜。
在使用In-Zn类氧化物材料作为氧化物半导体时，In-Zn类氧化物的靶材具有原子比为In：Zn＝50：1到1：2的组成比(摩尔比为In2O3：ZnO＝25：1到1：4)，最好是In：Zn＝20：1到1：1的原子比(摩尔比为In2O3：ZnO＝10：1到1：2)，更好是In：Zn＝1.5：1到15：1的原子比(摩尔比为In2O3：ZnO＝3：4到15：2)。例如，在用于形成包括具有In：Zn：O＝X：Y：Z的原子比的In-Zn类氧化物的氧化物半导体膜的靶材中，会满足Z＞1.5X+Y。能通过将Zn比保持在以上范围内来提高迁移率。
在通过溅射法来形成In-Sn-Zn类氧化物半导体膜作为氧化物半导体膜时，最好使用含有原子比为1：1：1、2：1：3、1：2：2、或20：45：35的In、Sn及Zn的In-Sn-Zn-O靶材。
下面说明氧化物半导体膜的结构。
注意，在本说明书中，“平行”是指在两条直线之间形成的角度大于或等于-10°且小于或等于10°，而由此也包括角度大于或等于-5°且小于或等于5°的情况。此外，“垂直”是指在两条直线之间形成的角度大于或等于80°且小于或等于100°，而由此包括角度大于或等于85°且小于或等于95°的情况。
在本说明书中，三方晶系和菱方晶系包括在六方晶系中。
氧化物半导体膜大致上分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜、c轴对准结晶氧化物半导体(CAAC-OS)膜等等之任一。
非晶氧化物半导体膜具有无序原子排列且没有任何结晶成分。其典型的实例是其中即使在微小区域中仍没有任何结晶部分存在，且整个膜是非晶的氧化物半导体膜。
例如，微晶氧化物半导体膜包括具有大于或等于1nm且小于10nm的大小的微晶(也称为纳米晶)。因此，微晶氧化物半导体膜具有比非晶氧化物半导体膜更高的原子有序度。因此，微晶氧化物半导体膜的缺陷态密度低于非晶氧化物半导体膜的缺陷态密度。
CAAC-OS膜是包括多个结晶部分的氧化物半导体膜之一，且大多数的结晶部分都各自容纳在一边小于100nm的立方体内部。因此，有一种情况为包括在CAAC-OS膜中的结晶部分容纳在一边小于10nm、小于5nm、或小于3nm的立方体内部。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜的缺陷态密度。下面详细说明CAAC-OS膜。
在CAAC-OS膜的透射电子显微镜(TEM)图像中，并未清楚观看到结晶部分之间的边界，即晶界。于是，在CAAC-OS膜中，不太可能发生由于晶界而降低电子迁移率。
根据在基本上与样本表面平行的方向上观看到的CAAC-OS膜的TEM图像(截面TEM图像)，金属原子在结晶部分中以层状方式排列。每个金属原子层具有反映其上形成CAAC-OS膜的表面(在下文中，于其上形成CAAC-OS膜的表面被称为形成表面)、或CAAC-OS膜的上表面的形态，且与CAAC-OS膜的形成表面或上表面平行地配置。
另一方面，根据在基本上与样本表面垂直的方向上观看到的CAAC-OS膜的TEM图像(平面TEM图像)，金属原子在结晶部分中排列成三角或六角形配置。然而，在不同结晶部分之间的金属原子排列没有任何规律性。
从截面TEM图像和平面TEM图像的结果来看，在CAAC-OS膜中的多个结晶部分中发现了对准。
CAAC-OS膜通过X射线衍射(XRD)设备来受到结构分析。例如，当通过平面外(out-of-plane)方法来分析包括InGaZnO4结晶的CAAC-OS膜时，通常当衍射角(2θ)约为31°时出现峰值。此峰值是来自InGaZnO4结晶的(009)平面，其指出CAAC-OS膜中的结晶具有c-轴对准，且c-轴对准在基本上与形成表面或CAAC-OS膜的上表面垂直的方向上。
另一方面，当通过X光在基本上与c-轴垂直的方向上进入一样本的平面内(in-plane)方法来分析CAAC-OS膜时，通常当2θ约为56°时出现峰值。此峰值是来自InGaZnO4结晶的(110)平面。在此，将2θ固定约为56°，在样本绕着作为轴(φ轴)的样本表面的法线向量旋转的条件下进行分析(φ扫描)。在样本是InGaZnO4的单晶氧化物半导体膜的情况下，六个峰值出现。这六个峰值是来自相当于(110)平面的结晶平面。另一方面，在CAAC-OS膜的情况下，即使当将2θ固定约为56°进行φ扫描时仍未清楚观看到峰值。
根据上述结果，在具有c-轴对准的CAAC-OS膜中，尽管a-轴和b-轴的方向在多个结晶部分之间是不同的，但c-轴仍对准在与形成表面的法线向量或上表面的法线向量平行的方向上。于是，在截面TEM图像中观看到的排列成层状方式的每个金属原子层对应于与结晶的a-b平面平行的平面。
注意，结晶部分与CAAC-OS膜的沉积同时形成或通过如热处理的结晶化处理来形成。如上所述，结晶的c-轴对准在与形成表面的法线向量或CAAC-OS膜的上表面的法线向量平行的方向上。因此，例如，在通过蚀刻等来改变CAAC-OS膜之形状的情况下，c-轴可能不一定与形成表面的法线向量或CAAC-OS膜的上表面的法线向量平行。
再者，CAAC-OS膜中的结晶度不一定是一致的。例如，在从膜的上表面附近发生CAAC-OS膜的结晶生长的情况下，上表面附近的结晶度在一些情况下高于形成表面附近的结晶度。另外，当添加杂质到CAAC-OS膜时，添加杂质的区域中的结晶会改变，且CAAC-OS膜中的结晶度根据区域而改变。
注意，当通过平面外方法来分析具有InGaZnO4结晶的CAAC-OS膜时，除了2θ约为31°的峰值之外，有时也观看到2θ约为36°的峰值。2θ约为36°的峰值指出没有任何c-轴对准的结晶包括在部分的CAAC-OS膜中。最好在CAAC-OS膜中，出现2θ约为31°的峰值，不出现2θ约为36°的峰值。
在使用CAAC-OS膜的晶体管中，由于以可见光或紫外线照射而导致电特性的变化是很小的。因此，晶体管具有高可靠性。
注意，氧化物半导体膜可以是层叠的膜，包括例如非晶氧化物半导体膜、微晶氧化物半导体膜、和CAAC-OS膜中的两个或更多膜。
例如，CAAC-OS膜通过使用多晶氧化物半导体溅射靶材的溅射法来形成。当离子与溅射靶材碰撞时，包括在溅射靶材中的结晶区可能从靶材沿着a-b平面分离；换言之，具有与a-b平面平行的平面的溅射粒子(平板状的溅射粒子或片状的溅射粒子)可能从溅射靶材分离。在这种情况下，平板状的溅射粒子到达衬底，同时保持其结晶状态，由此能形成CAAC-OS膜。
针对CAAC-OS膜的沉积，最好使用下列条件。
通过在沉积期间减少进入CAAC-OS膜中的杂质量，能防止结晶状态被杂质破坏。例如，可减少存在于沉积室中的杂质(例如，氢、水、二氧化碳、或氮)。此外，可减少沉积气体中的杂质。具体来说，使用露点为-80℃以下、最好是-100℃以下的沉积气体。
通过在沉积期间增加衬底加热温度，溅射粒子的迁移有可能发生在溅射粒子到达衬底表面之后。具体来说，在沉积期间的衬底加热温度高于或等于100℃且低于或等于740℃，最好高于或等于200℃且低于或等于500℃。当在沉积期间的衬底加热温度增加且平板状的溅射粒子到达衬底时，在衬底上发生了迁移，使得溅射粒子的平面附着于衬底。
再者，最好增加沉积气体中的氧比例且优化功率以在沉积时降低等离子体损坏。沉积气体中的氧比例是30vol％以上，最好是100vol％。
作为溅射靶材的实例，下面说明了In-Ga-Zn-O化合物靶材。
为多晶的In-Ga-Zn-O化合物靶材通过以预定摩尔比混合InOX粉末、GaOY粉末、和ZnOZ粉末、施加压力、并在高于或等于1000℃且低于或等于1500℃的温度下进行热处理来制成。注意，X、Y、Z各自为给定的正数。这里，InOX粉末与GaOY粉末和ZnOZ粉末的预定摩尔比是例如2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、或3：1：2。可根据所希望的溅射靶材而适当地决定粉末的种类和用于混合粉末的摩尔比。
当使用包括由本实施方式所述的氧化物半导体形成的沟道形成区的晶体管时，能容易地实现在全局快门系统中操作的像素电路，这使得有可能提供发射至对象的X光为少量的成像装置。
本实施方式能与其他实施方式所述的结构适当地组合而实施。
符号说明
100：成像装置，101：传感器衬底，102：闪烁器，103：X光源，104：X光，105：可见光，106：对象，200：像素电路，201：第一晶体管，202：第二晶体管，203：第三晶体管，204：第四晶体管，205：布线，210：像素电路，211：第一布线，212：第二布线，213：第三布线，214：第四布线，215：第五布线，216：第六布线，217：第七布线，220：光电二极管，250：像素电路，260：像素电路，280：像素电路，301：信号，302：信号，303：信号，304：信号，305：信号，315：半导体膜，316：半导体膜，317：半导体膜，501：信号，502：信号，503：信号，504：信号，505：信号，506：信号，507：信号，508：信号，509：信号，510：周期，511：周期，520：周期，531：周期，610：周期，611：周期，612：周期，620：周期，621：周期，622：周期，623：周期，631：周期，1211：导电膜，1212：导电膜，1213：导电膜，1214：导电膜，1215：导电膜，1218：导电膜，1219：导电膜，1220：导电膜，1221：导电膜，1222：导电膜，1223：导电膜，1224：导电膜，1225：导电膜，1226：导电膜，1227：导电膜，1228：栅极绝缘膜，1229：导电膜，1250：半导体层，1281：绝缘膜，1282：绝缘膜，1283：绝缘膜。
本申请基于2012年8月23日提交到日本专利局的日本专利申请No.2012-184295，通过引用将其完整内容并入在此。

Claims (11)

1.一种成像装置，包括：
闪烁器；及
多个像素电路，排列成具有多个列和多个行的矩阵并与所述闪烁器重叠；所述多个像素电路各包括：
电荷累积部；
第一晶体管；
第二晶体管；
第三晶体管；
所述第一晶体管上的第一绝缘膜；以及
所述第一绝缘膜上的光电二极管；
其中所述第一晶体管的源极和漏极中的一方通过所述第一绝缘膜中形成的开口电连接于所述光电二极管的阴极和阳极中的一个，
其中所述第一晶体管的所述源极和所述漏极中的另一方电连接于所述电荷累积部，
其中所述第二晶体管的栅极电连接于所述电荷累积部，
其中所述第二晶体管的源极和漏极中的一方电连接于所述第三晶体管的源极和漏极中的一方，
其中所述第一晶体管包括沟道形成区，所述沟道形成区包括氧化物半导体，
其中重置所述电荷累积部的工作在所述多个像素电路中实质上同时地进行，
其中由所述光电二极管累积电荷的工作在所述多个像素电路中实质上同时地进行，
其中读取信号的工作对所述多个像素电路中的每个列顺序地进行，及
其中在一个列中的所述多个像素电路的所述第三晶体管的栅极电连接于布线。
2.根据权利要求1所述的成像装置，其中所述第二晶体管的沟道形成区包括氧化物半导体。
3.根据权利要求1所述的成像装置，其中所述第三晶体管的沟道形成区包括氧化物半导体。
4.一种成像装置，包括：
闪烁器；及
多个像素电路，排列成具有多个列和多个行的矩阵并与所述闪烁器重叠；所述多个像素电路各包括：
电荷累积部；
第一晶体管；
第二晶体管；
第三晶体管；
第四晶体管；
所述第一晶体管上的第一绝缘膜；以及
所述第一绝缘膜上的光学传感器元件；
其中所述第一晶体管的源极和漏极中的一方通过所述第一绝缘膜中形成的开口电连接于所述光学传感器元件的阴极和阳极中的一个，
其中所述第一晶体管的所述源极和所述漏极中的另一方电连接于所述电荷累积部，
其中所述第二晶体管的栅极电连接于所述电荷累积部，
其中所述第二晶体管的源极和漏极中的一方电连接于所述第三晶体管的源极和漏极中的一方，
其中所述第四晶体管的源极和漏极中的一方电连接于所述电荷累积部，
其中所述第一晶体管和所述第四晶体管的沟道形成区都包括氧化物半导体，
其中重置所述电荷累积部的工作在所述多个像素电路中实质上同时地进行，
其中由所述光学传感器元件累积电荷的工作在所述多个像素电路中实质上同时地进行，
其中读取信号的工作对所述多个像素电路中的每个列顺序地进行，及
其中在一个列中的所述多个像素电路的所述第三晶体管的栅极电连接于布线。
5.根据权利要求4所述的成像装置，其中所述第二晶体管的沟道形成区包括氧化物半导体。
6.根据权利要求4所述的成像装置，其中所述第三晶体管的沟道形成区包括氧化物半导体。
7.根据权利要求4所述的成像装置，其中所述光学传感器元件为光电二极管。
8.根据权利要求4所述的成像装置，其中所述光学传感器元件包括一对电极及非晶硅层。
9.一种用以驱动成像装置的方法，所述成像装置包括闪烁器及多个像素电路，排列成具有多个列和多个行的矩阵并与所述闪烁器重叠，所述方法包括：
第一步骤，实质上同时地进行重置包括在所述多个像素电路的每一个中的电荷累积部的工作；
第二步骤，以X光来照射所述闪烁器，使得包括在所述多个像素电路的每一个中的光学传感器元件以从所述闪烁器发射的光来照射；
第三步骤，实质上同时地进行由所述光学传感器元件在所述电荷累积部中累积电荷的工作；及
第四步骤，通过获取连接于所述多个像素电路的每一个的布线的电位来对所述多个像素电路中的每个列顺序地进行读取信号的工作；
其中所述第二步骤与所述第三步骤同步；且
其中，在所述第一步骤期间，所述布线预充电至高电平。
10.根据权利要求9所述的方法，其中所述光学传感器元件为光电二极管。
11.根据权利要求9所述的方法，其中所述光学传感器元件包括一对电极及非晶硅层。
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