TWI623091B - 成像裝置及用以驅動成像裝置之方法 - Google Patents

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Abstract

提出一種能夠以少量的X光照射來獲得影像資料的成像裝置。成像裝置使用X光來獲得一影像且包括一閃爍器及複數個像素電路，排列成一矩陣並與閃爍器重疊。在像素電路中使用具有極小截止電流的電晶體使來自一電荷累積部的電荷之洩漏能盡可能地降低，且一累積操作在所有像素電路中能實質上同時地進行。累積操作與X光照射同步，使得X光照射量能降低。

Description

成像裝置及用以驅動成像裝置之方法
本發明之一個實施例關於一種包括一閃爍器的成像裝置、及一種用以驅動成像裝置之方法。
在醫療實踐中，已廣泛使用一種使用照相技術的醫療診斷成像裝置。在醫療診斷成像裝置的情況下，以X光來照射病人的特定部分(例如，骨頭或肺部)，X光膜係暴露於穿過特定部分的X光，且發展X光膜以視覺化特定部分內部的狀態。
由於使用X光膜的方法需要用於X光膜的儲存空間且它的維護是麻煩的，因此正在發展出影像之數位化。作為用以數位化影像的方法，已知一種使用包含藉由被X光照射而發射光之材料(光激發材料)的成像板之方法。藉由感測從具有掃描器之成像板發射的光，能獲得數位化的影像。
成像板係為一種塗上光激發磷光體且比X光膜對X光吸收差異具有更高敏感度的板。能抹除X光照 射的資料，以便能再使用成像板。然而，成像板所獲得的資料是類比的，其需要進行數位化的步驟。
基於這項原因，最近已將注意力集中於能夠直接獲得數位資料的平板偵測器(例如，專利文獻1)。平板偵測器具有兩個系統，直接和間接轉換系統。在直接轉換系統中，藉由使用X光偵測元件將X光直接轉換為電荷。在間接轉換系統中，藉由閃爍器將X光轉換為可見光且藉由光二極體將光轉換為電荷。在這兩個系統中，平板偵測器包括排列成矩陣的複數個像素電路。
[參考]
[專利文獻1]日本專利申請書公開第H11-311673號
在使用X光的診斷性成像中，考量到X光對人體的影響，對病人的X光暴露時間最好盡可能地短。也就是說，希望一種能夠藉由以相對較短時間的X光照射來獲得影像資料的成像裝置。
因此，本發明之一個實施例係用以提出一種能夠以相對較少量的X光來獲得影像資料的成像裝置。另一項目的係在於提出一種用以驅動成像裝置之方法。
本發明之一個實施例係為一種成像裝置，其使用X光來獲得一影像且包括排列成具有複數個列和複數 個行的矩陣並與一閃爍器重疊的像素電路。藉由在像素電路中使用具有極小截止電流的電晶體，能盡可能地降低從自結束一累積週期到一讀取週期中完成讀取最後列之電荷累積部的電荷之洩漏。於是，在所有像素電路中能實質上同時地進行一累積操作，且藉由使累積操作與X光照射同步能降低X光照射量。
本發明之一個實施例係為一種成像裝置，包括一閃爍器及排列成具有複數個列和複數個行的矩陣並與閃爍器重疊的複數個像素電路。像素電路各包括一光電二極體、一電荷累積部、一第一電晶體、一第二電晶體、及一第三電晶體。第一電晶體的源極和汲極之其一者係電性連接至光電二極體。第一電晶體的源極和汲極之另一者係電性連接至電荷累積部。第二電晶體的閘極係電性連接至電荷累積部。第二電晶體的源極和汲極之其一者係電性連接至第三電晶體的源極和汲極之其一者。至少第一電晶體包括由一氧化物半導體形成的一通道形成區域。重設電荷累積部的操作係在複數個像素電路中實質上同時地進行，藉由光電二極體累積電荷的操作係在複數個像素電路中實質上同時地進行，而之後讀取信號的操作係對複數個像素電路中的每個列順序地進行。
請注意在本說明書等中，使用如「第一」和「第二」的序數以避免在元件之間混淆且不在數值上限制元件。
再者，本發明之另一實施例係為一種成像裝 置，包括一閃爍器及排列成具有複數個列和複數個行的矩陣並與閃爍器重疊的複數個像素電路。像素電路各包括一光學感測器元件、一電荷累積部、一第一電晶體、一第二電晶體、一第三電晶體、及一第四電晶體。第一電晶體的源極和汲極之其一者係電性連接至光學感測器元件。第一電晶體的源極和汲極之另一者係電性連接至電荷累積部。第二電晶體的閘極係電性連接至電荷累積部。第二電晶體的源極和汲極之其一者係電性連接至第三電晶體的源極和汲極之其一者。第四電晶體的源極和汲極之其一者係電性連接至電荷累積部。第一電晶體和第四電晶體之至少各者包括由一氧化物半導體形成的一通道形成區域。重設電荷累積部的操作實質上在複數個像素電路中同時地進行，藉由光學感測器元件累積電荷的操作實質上在複數個像素電路中同時地進行，而之後讀取信號的操作係對複數個像素電路中的每個列順序地進行。
針對光學感測器元件，能使用光電二極體。另外，光學感測器元件能具有包括一對電極及i型非晶矽層的結構。
第二電晶體及/或第三電晶體可以是一種包括由一氧化物半導體形成之一通道形成區的電晶體。
此外，本發明之另一實施例係為一種用以驅動一成像裝置之方法，成像裝置包括一閃爍器及複數個像素電路，複數個像素電路排列成具有複數個列和複數個行的矩陣並與閃爍器重疊。用以驅動成像裝置之方法包括一 第一步驟，實質上同時地進行重設包括在複數個像素電路之各者中的電荷累積部之操作、一第二步驟，以X光來照射閃爍器，使得包括在複數個像素電路之各者中的光學感測器元件係以從閃爍器發射的光來照射、一第三步驟，實質上同時地進行藉由光學感測器元件在電荷累積部中累積電荷的操作、及一第四步驟，對複數個像素電路中的每個列順序地進行讀取信號的操作。第二步驟係與第三步驟同步。
本發明之一個實施例能提出一種能夠獲得具有相對少量X光照射之影像資料的成像裝置。又，本發明之一個實施例能提出一種用以驅動成像裝置之方法。
100‧‧‧成像裝置
101‧‧‧感測器基板
102‧‧‧閃爍器
103‧‧‧X光源
104‧‧‧X光
105‧‧‧可見光
106‧‧‧物件
200‧‧‧像素電路
201‧‧‧第一電晶體
202‧‧‧第二電晶體
203‧‧‧第三電晶體
205‧‧‧佈線
210‧‧‧像素電路
211‧‧‧第一佈線
212‧‧‧第二佈線
213‧‧‧第三佈線
214‧‧‧第四佈線
215‧‧‧第五佈線
220‧‧‧光電二極體
R‧‧‧電阻器
C‧‧‧電容器
C1‧‧‧電容器
C2‧‧‧電容器
301‧‧‧信號
302‧‧‧信號
303‧‧‧信號
304‧‧‧信號
305‧‧‧信號
250‧‧‧像素電路
216‧‧‧第六佈線
217‧‧‧第七佈線
260‧‧‧像素電路
230‧‧‧電阻器
280‧‧‧像素電路
501‧‧‧信號
502‧‧‧信號
503‧‧‧信號
504‧‧‧信號
505‧‧‧信號
506‧‧‧信號
507‧‧‧信號
508‧‧‧信號
509‧‧‧信號
510‧‧‧週期
511‧‧‧週期
520‧‧‧週期
531‧‧‧週期
610‧‧‧週期
611‧‧‧週期
612‧‧‧週期
613‧‧‧週期
620‧‧‧週期
621‧‧‧週期
622‧‧‧週期
623‧‧‧週期
631‧‧‧週期
315‧‧‧p型半導體膜
316‧‧‧i型半導體膜
317‧‧‧n型半導體膜
1211‧‧‧導電膜
1212‧‧‧導電膜
1213‧‧‧導電膜
1214‧‧‧導電膜
1215‧‧‧導電膜
1218‧‧‧導電膜
1219‧‧‧導電膜
1220‧‧‧導電膜
1221‧‧‧導電膜
1222‧‧‧導電膜
1223‧‧‧導電膜
1224‧‧‧導電膜
1225‧‧‧導電膜
1226‧‧‧導電膜
1227‧‧‧導電膜
1228‧‧‧閘極絕緣膜
1229‧‧‧導電膜
1250‧‧‧半導體層
1281‧‧‧絕緣膜
1282‧‧‧絕緣膜
1283‧‧‧絕緣膜
第1圖繪示一成像裝置。
第2A和2B圖各繪示一像素電路的配置。
第3A至3C圖係各繪示一像素電路之操作的時序圖。
第4A和4B圖各繪示一像素電路的配置。
第5圖繪示一像素電路的配置。
第6A至6C圖各繪示一積分器電路。
第7A和7B圖分別係繪示在一全域快門系統和一滾動快門系統中之操作的時序圖。
第8圖係排列成矩陣之複數個像素電路的電路圖。
第9圖係排列成矩陣之複數個像素電路的電路圖。
第10圖係排列成矩陣之複數個像素電路的電路圖。
第11圖係排列成矩陣之複數個像素電路的電路圖。
第12A和12B圖分別係像素電路之佈局的上視圖和剖面圖。
第13A和13B圖分別係像素電路之佈局的上視圖和剖面圖。
以下將參考附圖來詳細說明本發明之實施例。請注意本發明並不限於下面的說明，且本領域之熟知技術者將容易了解能在不脫離本發明之精神和範圍下以各種方式來修改模式和細節。再者，本發明並不被視為限於本發明之說明。請注意在用以繪示實施例的所有附圖中，相同的部分或具有類似功能的部分係由相同參考數字表示，且可省略其重覆的說明。
(實施例1)
在本實施例中，參考附圖來說明本發明之一個實施例的一種成像裝置。
第1圖所示之成像裝置100包括具有光學感 測器的感測器基板101和將如X光的照射轉換為可見光的閃爍器102。感測器基板101和閃爍器102彼此重疊。X光104係從X光源103穿過物件106發射到閃爍器102，且被轉換為可見光105。可見光係由包括在感測器基板101中的光學感測器感測，藉此獲得影像資料。
閃爍器102係由吸收如X光或γ光之照射能量以發射可見光的物質或包含此物質的材料形成。例如，已知如Gd2O2S：Tb、Gd2O2S：Pr、Gd2O2S：Eu、和BaFCl：Eu的材料及於其中分散任一材料之樹脂或陶瓷。
感測器基板101包括排列成矩陣的複數個像素電路。像素電路之實例係繪示在第2A圖中。像素電路200包括光電二極體220、第一電晶體201、第二電晶體202、及第三電晶體203，且當作一光學感測器。
光電二極體220的陽極係電性連接至第一佈線211(RS)；光電二極體220的陰極係電性連接至第一電晶體201的源極和汲極之其一者；第一電晶體201的源極和汲極之另一者係電性連接至佈線205(FD)；第一電晶體201的閘極係電性連接至第二佈線212(TX)；第二電晶體202的源極和汲極之其一者係電性連接至一第四佈線214(GND)；第二電晶體202的源極和汲極之另一者係電性連接至第三電晶體203的源極和汲極之其一者；第二電晶體202的閘極係電性連接至佈線205(FD)；第三電晶體203的源極和汲極之另一者係電性連接至第五佈線215(OUT)；及第三電晶體203的閘極係電性連接至第 三佈線213(SE)。
光電二極體220係為一種光電感測器元件並產生相當於入射在像素電路上之光量的電流。由光電二極體220產生的電荷係由第一電晶體201累積在佈線205(FD)中。第二電晶體202輸出相當於佈線205(FD)之電位的信號。第三電晶體203在讀取時控制像素電路之選擇。
請注意佈線205(FD)係為一電荷保留節點，即，保留其量取決於光電二極體220所接收之光量而改變之電荷的一電荷累積部。實際上，電荷累積部係在電性連接至佈線205(FD)之第一電晶體201的源極區或汲極區、佈線205(FD)的佈線電容、電性連接至佈線205(FD)之第二電晶體202的閘極電容、等等附近的耗盡層電容。
第一佈線211(RS)是用於重設佈線205(FD)的信號線。像素電路200中的第一佈線211(RS)也是用於在佈線205(FD)中進行電荷累積的信號線。第二佈線212(TX)是用於控制第一電晶體201的信號線。第三佈線213(SE)是用於控制第三電晶體203的信號線。第四佈線214(GND)是用於設定參考電位(例如，GND)的信號線。第五佈線215(OUT)是用於讀取在像素電路200中獲得之資料的信號線。
像素電路可具有第2B圖所示之配置。像素電路210包括與第2A圖之像素電路200相同的元件，但與 像素電路200的不同之處在於光電二極體220的陽極係電性連接至第一電晶體201的源極和汲極之其一者，且光電二極體220的陰極係電性連接至第一佈線211(RS)。
請注意第五佈線215(OUT)可連接至繪示在第6A、6B、或6C圖中的積分器電路。電路使讀取信號的S/N比能增加，這使得有可能感測微弱光，也就是說，增加成像裝置的敏感度。
第6A圖繪示使用運算放大器電路(亦稱為op-amp)的積分器電路。運算放大器電路的反向輸入端係透過電阻器R而連接至第五佈線215(OUT)。運算放大器電路的非反向輸入端係接地的。運算放大器電路的輸出端係透過電容器C而連接至運算放大器電路的反向輸入端。
在此，假設運算放大器電路為理想的運算放大器電路。換言之，假設輸入阻抗為無限大(輸入端不汲取任何電流)。由於非反向輸入端的電位和反向輸入端的電位在穩定狀態下係相等的，因此反向輸入端的電位會被認為是接地電位。
滿足了等式(1)至(3)，其中Vi是第五佈線215(OUT)的電位，Vo是運算放大器電路之輸出端的電位，i1是流過電阻器R的電流，而i2是流過電容器C的電流。
Vi=i1．R (1)
i2=C．dVo/dt (2)
i1+i2=0 (3)
在此，當在時間t=0放電電容器C中的電荷時，在時間t=t的運算放大器電路之輸出端的電位Vo係由等式(4)表示。
Vo=-(1/CR)ʃVidt (4)
換言之，在較長的時間t(積分時間)下，待讀取之電位(Vi)能提高並輸出作為輸出信號Vo。再者，時間t之延長對應於熱雜訊或之類之平均且會提高輸出信號Vo的S/N比。
在實際的運算放大器電路中，即使當信號不輸入至輸入端時偏壓電流仍流過，使得在輸出端產生了輸出電壓且在電容器C中累積了電荷。因此連接與電容器C並聯的電阻器係有效地，如此能放電電容器C。
第6B圖繪示包括具有與第6A圖不同之結構的運算放大器電路之積分器電路。運算放大器電路的反向輸入端係透過電阻器R和電容器C1而連接至第五佈線215(OUT)。運算放大器電路的非反向輸入端係接地的。運算放大器電路的輸出端係透過電容器C2而連接至運算放大器電路的反向輸入端。
在此，假設運算放大器電路為理想的運算放大器電路。換言之，假設輸入阻抗為無限大(輸入端不汲取任何電流)。由於非反向輸入端的電位和反向輸入端的 電位在穩定狀態下係相等的，因此反向輸入端的電位會被認為是接地電位。
滿足了等式(5)至(7)，其中Vi是第五佈線215(OUT)的電位，Vo是運算放大器電路之輸出端的電位，i1是流過電阻器R和電容器C1的電流，而i2是流過電容器C2的電流。
Vi=(1/C1)ʃi1dt+i1．R (5)
i2=C2．dVo/dt (6)
i1+i2=0 (7)
在此，假設在時間t=0時放電電容器C2中的電荷，就在時間t=t的運算放大器電路之輸出端的電位Vo而言，當滿足不等式(8)時，等式(9)對應於高頻元件，而當滿足不等式(10)時，等式(11)對應於低頻元件。
Vo<<dVo/dt (8)
Vo=-(1/C2R)ʃVidt (9)
Vo>>dVo/dt (10)
Vo=-C1/C2．Vi (11)
換言之，藉由適當地設定電容器C1與電容器C2的電容比，待讀取之電位(Vi)能提高並輸出作為輸出信號Vo。此外，輸入信號的高頻雜訊元件會被時間積分平均，且輸出信號Vo的S/N比會增加。
在實際的運算放大器電路中，即使當信號不輸入至輸入端時偏壓電流仍流過，使得在輸出端產生了輸出電壓且在電容器C2中累積了電荷。因此連接與電容器C2並聯的電阻器係有效地，如此能放電電容器C2。
第6C圖繪示使用具有與第6A和6B圖不同之結構的運算放大器電路之積分器電路。運算放大器電路的非反向輸入端係透過電阻器R而連接至第五佈線215(OUT)且係透過電容器C而接地。運算放大器電路的輸出端係連接至運算放大器電路的反向輸入端。電阻器R和電容器C構成了CR積分器電路。運算放大器電路係為單位增益緩衝器。
當Vi是第五佈線215(OUT)的電位且Vo是運算放大器電路之輸出端的電位時，Vo能由等式(12)表示。雖然Vo在為Vi之值時飽和，但包括在輸入信號Vi中的雜訊元件能被CR積分器電路平均，而因此輸出信號Vo的S/N比會增加。
Vo=(1/CR)ʃVidt (12)
接下來，說明第2A和2B圖所示之每個元件的結構。
例如，光電二極體220能使用具有pn接點或pin接點的矽半導體來形成。在此，最好使用包括由非晶矽形成之i型半導體層的pin光電二極體。由於非晶矽在可見光波長區域具有光吸收特性，因此能感測到從閃爍器 102發射的可見光。
請注意在本說明書中，i型半導體不僅係指所謂其中費米能階位於帶隙中央的本質半導體，還指其中賦予p型導電性的雜質濃度和賦予n型導電性的雜質濃度低於或等於1×1020atoms/cm3且其中光電導電性高於無光導電性的半導體。
雖然能使用如非晶矽、微晶矽、多晶矽、或單晶矽的矽半導體來形成第一電晶體201、第二電晶體202、和第三電晶體203，但最好使用氧化物半導體來形成第一電晶體201、第二電晶體202、和第三電晶體203。其中通道形成區係由氧化物半導體形成的電晶體具有極小的截止電流。
尤其是，當連接至佈線205(FD)的第一電晶體201具有大的洩漏電流時，累積在佈線205(FD)中的電荷不能保留一段足夠長的時間；因此，最好使用氧化物半導體來形成至少第一電晶體201。使用使用氧化物半導體的電晶體能防止不需要的電荷輸出通過光電二極體。
當第二電晶體202和第三電晶體203具有大的洩漏電流時，不需要的電荷輸出也會發生在第四佈線214或第五佈線215上；因此，最好使用其中通道形成區係由氧化物半導體形成的電晶體作為這些電晶體。
當使用使用氧化物半導體且具有極小截止電流的電晶體作為第二電晶體202時，能在較高的動態範圍下進行成像。在第2A圖所示之像素電路中，當入射在光 電二極體上的光強度增加時，第二電晶體202的閘極電位會降低。在第2B圖所示之像素電路中，當入射在光電二極體上的光強度減少時，第二電晶體202的閘極電位會降低。由於使用氧化物半導體的電晶體具有極小的截止電流，因此即使當閘極電位極低時，仍能準確地輸出對應於閘極電位的電流。於是，有可能擴大亮度的偵測範圍，即，動態範圍。
再者，在第2B圖所示之像素電路中，即使當第二電晶體202的閘極電位相對較低時，即，當從閃爍器發射至光電二極體的光強度很低時，仍能獲得足夠高的動態範圍。換言之，閃爍器不需要發射高強度光，這使得有可能減少發射至物件的X光強度。
接下來，參考第3A圖之時序圖來說明第2A圖之像素電路200的操作實例。
在第3A圖中，為了簡單起見，每個佈線的電位被表示為在兩個準位之間變化的信號。請注意實際上，電位能取決於情況而具有各種準位但不限於兩個準位，因為每個電位都是類比信號。在圖中，信號301對應於第一佈線211(RS)的電位；信號302對應於第二佈線212(TX)的電位；信號303對應於第三佈線213(SE)的電位；信號304對應於佈線205(FD)的電位；且信號305對應於第五佈線215(OUT)的電位。
在時間A，第一佈線211的電位(信號301)被設成高的且第二佈線212的電位(信號302)被設成高 的，藉此施加正向偏壓至光電二極體220且佈線205的電位(信號304)被設成高的。換言之，電荷累積部的電位被初始化為第一佈線211的電位且進入重設狀態。以上是重設操作的開始。請注意第五佈線215的電位(信號305)被預充電至高準位。
在時間B，第一佈線211的電位(信號301)被設成低的且第二佈線212的電位(信號302)被設成高的，使得結束重設操作且開始累積操作。在此，施加反向偏壓至光電二極體220，藉此佈線205的準位(信號304)因反向電流而開始降低。由於當以光來照射光電二極體220時增加反向電流，因此佈線205的電位(信號304)之降低率會取決於光照射量而改變。換言之，第二電晶體202的源極和汲極之間的通道電阻取決於發射至光電二極體220的光量而改變。
請注意發射至光電二極體220的光係指由閃爍器102從X光104轉換的可見光105。
在時間C，第二佈線212的電位(信號302)被設成低的以結束累積操作，使得佈線205的電位(信號304)變成固定的。在此，電位係由在累積操作期間光電二極體220所產生的電荷量決定。也就是說，電位取決於發射至光電二極體220的光量而改變。此外，由於第一電晶體201是包括由氧化物半導體層形成之通道形成區且具有極小截止電流的電晶體，因此佈線205的電位能保持不變，直到結束隨後的選擇操作(讀取操作)為止。
請注意在一些情況下，當第二佈線212的電位(信號302)被設成低的時，佈線205的電位會因第二佈線212與佈線205之間的寄生電容而改變。在電位顯著改變的情況下，不能準確地獲得在累積操作期間由光電二極體220產生的電荷量。用以降低電位改變量的有效措施實例包括降低第一電晶體201的閘極和源極之間(或閘極和汲極之間)的電容、增加第二電晶體202的閘極電容、並提供儲存電容器以連接佈線205。請注意在本實施例中，能藉由採取這些措施來忽略電位的改變。
在時間D，第三佈線213的電位(信號303)被設成高的以打開第三電晶體203，藉此開始選擇操作且第四佈線214和第五佈線215透過第二電晶體202和第三電晶體203而彼此電性連接。又，第五佈線215的電位(信號305)開始降低。請注意第五佈線215的預充電只需要在時間D之前結束。在此，第五佈線215的電位(信號305)的降低率會取決於第二電晶體202的源極和汲極之間的電流。也就是說，電位在累積操作期間會取決於發射至光電二極體220的光量而改變。
在時間E，第三佈線213的電位(信號303)被設成低的以關閉第三電晶體203，使得結束選擇操作且五佈線215的電位(信號305)變成常數值。在此，常數值取決於發射至光電二極體220的光量而改變。因此，能藉由獲得第五佈線215的電位得知在累積操作期間發射至光電二極體220的光量。
具體來說，發射至光電二極體220的光愈強，佈線205的電位就愈低且第二電晶體202的閘極電壓就愈低，導致第五佈線215的電位(信號305)逐漸地降低。於是，能從第五佈線215讀取相對高的電位。
相反地，發射至光電二極體220的光愈弱，佈線205的電位就愈高且第二電晶體202的閘極電壓就愈高，導致第五佈線215的電位(信號305)逐漸地增加。於是，能從第五佈線215讀取相對低的電位。
接下來，參考第3B圖之時序圖來說明第2B圖之像素電路210的操作實例。
在時間A，第一佈線211的電位(信號301)被設成低的且第二佈線212的電位(信號302)被設成高的，藉此施加正向偏壓至光電二極體220且佈線205的電位(信號304)被設成低的。換言之，電荷累積部的電位進入重設狀態。以上是重設操作的開始。請注意第五佈線215的電位(信號305)被預充電至高準位。
在時間B，第一佈線211的電位(信號301)被設成高的且第二佈線212的電位(信號302)被設成高的，使得結束重設操作且開始累積操作。在此，施加反向偏壓至光電二極體220，藉此佈線205的準位(信號304)因反向電流而開始增加。由於當以光來照射光電二極體220時增加反向電流，因此佈線205的電位(信號304)之增加率會取決於光照射量而改變。換言之，第二電晶體202的源極和汲極之間的通道電阻取決於發射至光 電二極體220的光量而改變。
在時間C之後的操作係與第3A圖之時序圖的操作相同。在時間E，能藉由獲得第五佈線215的電位得知在累積操作期間發射至光電二極體220的光量。
另外，包括在本發明之一個實施例之感測器基板101中的像素電路可具有第4A或4B圖所示之配置。
第4A圖所示之像素電路250具有在第2A圖之像素電路200中增加第四電晶體204的配置。電晶體的閘極係電性連接至第一佈線211(RS)；電晶體的源極和汲極之其一者係電性連接至佈線205(FD)；電晶體的源極和汲極之另一者係電性連接至第七佈線217；且光電二極體220的陽極係電性連接至第六佈線216。在此，第六佈線216是用於一直施加反向偏壓至光電二極體220的信號線(低電位線)。第七佈線217是用於重設佈線205的信號線(高電位線)，使得佈線205具有高電位。
第四電晶體204當作用於重設佈線205(FD)的重設電晶體。因此，不像在第2A圖之像素電路200中，不進行使用光電二極體220的重設操作且一直施加反向偏壓至光電二極體。能藉由將第一佈線211(RS)的電位設成高的來重設佈線205(FD)。像素電路250的操作係與第2A圖之像素電路200的操作相同，其係繪示在第3A圖之時序圖中。
第4B圖所示之像素電路260具有在第2B圖 之像素電路210中增加第四電晶體204的配置。電晶體的閘極係電性連接至第一佈線211(RS)；電晶體的源極和汲極之其一者係電性連接至佈線205(FD)；電晶體的源極和汲極之另一者係電性連接至第七佈線217；且光電二極體220的陽極係電性連接至第六佈線216。在此，第六佈線216是用於一直施加反向偏壓至光電二極體220的信號線(高電位線)。第七佈線217是用於重設佈線205的信號線(低電位線)，使得佈線205具有低電位。
第四電晶體204當作用於重設佈線205(FD)的重設電晶體。因此，不像在第2B圖之像素電路210中，不進行使用光電二極體220的重設操作且一直施加反向偏壓至光電二極體。能藉由將第一佈線211(RS)的電位設成高的來重設佈線205(FD)。像素電路260能依照第3C圖之時序圖來操作。
第四電晶體204能使用如非晶矽、微晶矽、多晶矽、或單晶矽的矽半導體來形成；然而，當第四電晶體204具有大的洩漏電流時，電荷不能在電荷累積部中保留一段足夠長的時間。基於這項原因，最好使用使用氧化物半導體形成且具有極小截止電流的電晶體作為第四電晶體204，如同在第一電晶體201的情況下。
另外，包括在本發明之一個實施例之感測器基板101中的像素電路可具有第5圖所示之配置。第5圖之像素電路280具有與第4A或4B圖之像素電路相同的配置，除了使用可變電阻器230來取代光電二極體作為光 學感測器元件以外。可變電阻器能具有包括一對電極及設置於這對電極之間之i型非晶矽層的結構。由於i型非晶矽層的電阻因光照射而改變，因此佈線205的電位能依據使用光電二極體的情況而改變，其使得將得知在累積操作期間發射至可變電阻器230的光量。
藉由將第六佈線216的電位設成低的且將第七佈線217的電位設成高的，第5圖中的像素電路280能依照第3A圖之時序圖來運作。再者，藉由將第六佈線216的電位設成高的且將第七佈線217的電位設成低的，像素電路280能依照第3C圖之時序圖來運作。
如上所述，成像裝置中的每個像素電路之操作係為重設操作、累積操作、及選擇操作的重覆。為了達到在短時間內成像裝置的成像，必須快速地進行所有像素電路的重設操作、累積操作、及選擇操作。
因此，對本發明之一個實施例中的成像使用使用繪示在第7A圖之時序圖中之全域快門系統的驅動方法。請注意第7A圖顯示從感測器基板101中之第一列至第三列的第2A圖之像素電路200的操作。
在第7A圖中，信號501、信號502、和信號503是輸入至分別連接至第一列、第二列、和第三列中的像素電路之第一佈線211(RS)的信號。信號504、信號505、和信號506是輸入至分別連接至第一列、第二列、和第三列中的像素電路之第二佈線212(TX)的信號。信號507、信號508、和信號509是輸入至分別連接至第一 列、第二列、和第三列中的像素電路之第三佈線213(SE)的信號。
週期510是一個成像所需的週期。在週期511中，在每列中的像素電路中進行重設操作。在週期520中，在每列中的像素電路中進行累積操作。請注意在每列的像素電路中順序地進行選擇操作。例如，在週期531中，在第一列中的像素電路中進行選擇操作。如上所述，在全域快門系統中，實質上同時地在所有像素電路中進行重設操作，實質上同時地在所有像素電路中進行累積操作，且接著對每列順序地進行讀取操作。
亦即，在全域快門系統中，實質上同時地在所有像素電路中進行累積操作，在所有列中的像素電路中同步地進行成像。由此，與累積操作同步的X光照射能縮短對物件的X光照射時間。亦即，只在週期520中進行X光照射。
另一方面，第7B圖係使用滾動快門系統之情況的時序圖。週期610是一個成像所需的週期。週期611、週期612、和週期613分別是第一列、第二列、和第三列中的重設週期。週期621、週期622、和週期623分別是第一列、第二列、和第三列中的累積操作週期。在週期631中，在第一列中的像素電路中進行選擇操作。如上所述，在滾動快門系統中，累積操作並非在每個像素電路中同時地進行，而是對每列順序地進行；因此，在所有列中的像素電路中並非同步地進行成像。基於這項原因， 即使當X光照射與累積操作同步，X光照射週期620仍比全域快門系統中的X光照射週期更長。
為了實現全域快門系統，即使在累積操作之後，每個像素電路中的佈線205(FD)之電位必須持續一段長時間，直到結束讀取操作為止。如上所述，當使用包括由氧化物半導體形成之通道形成區且具有極小截止電流的電晶體作為第一電晶體201時，佈線205(FD)的電位能長時間保持。另一方面，在使用包括由矽半導體或之類形成之通道形成區的電晶體作為第一電晶體201的情況下，佈線205(FD)的電位由於很大的截止電流而不能長時間保持，這使得難以使用全域快門系統；因此，必須使用滾動快門系統。
如上所述，在像素電路中使用包括由氧化物半導體形成之通道形成區的電晶體使得容易實現全域快門系統，而因此能提供具有少量發射至物件之X光的成像裝置。
本實施例能自由地與本說明書中的任何其他實施例結合。
(實施例2)
在本實施例中，實施例1所述之感測器基板101的配置提出了詳細說明。參考第8至11圖來說明包括排列成具有m個列和n個行的矩陣之像素電路的感測器基板101之配置實例。
第8圖係將第2A圖所示之複數個像素電路200排列成具有m個(m是兩個以上的自然數)列和n個((n是兩個以上的自然數)行之矩陣的實例。每個像素電路200係電性連接至複數個第一佈線211(RS)(211(RS)_1至211(RS)_m)之任一者、複數個第二佈線212(TX)(212(TX)_1至212(TX)_m)之任一者、複數個第三佈線213(SE)(213(SE)_1至213(SE)_m)之任一者、複數個第四佈線214(GND)(214(GND)_1至214(GND)_n)之任一者、及複數個第五佈線215(OUT)(215(OUT)_1至215(OUT)_n)之任一者。
在第8圖中，每列中的像素電路200(在圖中的水平方向)共享第一佈線211(RS)、第二佈線212(TX)、和第三佈線213(SE)。每行中的像素電路200(在圖中的垂直方向)共享第四佈線214(GND)和第五佈線215(OUT)。然而，本發明之一個實施例並不限於此配置。複數個第一佈線211(RS)、複數個第二佈線212(TX)、和複數個第三佈線213(SE)可設置在待電性連接至各自像素電路200的每列中。複數個第四佈線214(GND)和複數個第五佈線215(OUT)可設置在待電性連接至各自像素電路200的每行中。
雖然第四佈線214(GND)被第8圖之每行中的像素電路200共享，但第四佈線214(GND)可被每列中的像素電路200共享。
如上所述，共享佈線以減少佈線數量，如此能簡化用以驅動排列成具有m個列和n個行的矩陣之像素電路200的驅動電路。
在第9圖中，複數個像素電路200係排列成具有m個列和n個行的矩陣。每個像素電路200係電性連接至複數個第一佈線211(RS)(211(RS)_1至211(RS)_n)之任一者、複數個第二佈線212(TX)(212(TX)_1至212(TX)_n)之任一者、複數個第三佈線213(SE)(213(SE)_1至213(SE)_m)之任一者、複數個第四佈線214(GND)(214(GND)_1至214(GND)_n)之任一者、及複數個第五佈線215(OUT)(215(OUT)_1至215(OUT)_n)之任一者。
在第9圖中，每列中的像素電路200共享第三佈線213(SE)。每行中的像素電路200共享第一佈線211(RS)、第二佈線212(TX)、第四佈線214(GND)、和第五佈線215(OUT)。然而，本發明之一個實施例並不限於此配置。複數個第三佈線213(SE)可設置在待電性連接至各自像素電路200的每列中。複數個第一佈線211(RS)、複數個第二佈線212(TX)、複數個第四佈線214(GND)、和複數個第五佈線215(OUT)可設置在待電性連接至各自像素電路200的每行中。
雖然第四佈線214(GND)被第9圖之每行中的像素電路200共享，但第四佈線214(GND)可被每列 中的像素電路200共享。
如上所述，共享佈線以減少佈線數量，如此能簡化用以驅動排列成具有m個列和n個行的矩陣之像素電路200的驅動電路。
請注意在第8和9圖之配置中，第2B圖所示之像素電路210能代替像素電路200。
第10圖係將第4A圖所示之複數個像素電路250排列成具有m個列和n個行之矩陣的實例。每個像素電路250係連接至複數個第一佈線211(RS)(211(RS)_1至211(RS)_n)之任一者、複數個第二佈線212(TX)(212(TX)_1至212(TX)_m)之任一者、複數個第三佈線213(SE)(213(SE)_1至213(SE)-m)之任一者、複數個第四佈線214(GND)(214(GND)_1至214(GND)_n)之任一者、複數個第五佈線215(OUT)(215(OUT)_1至215(OUT)_n)之任一者、複數個第六佈線216(216_1至216_m)之任一者、及複數個第七佈線217(217_1至217_m)之任一者。
在第10圖中，每列中的像素電路200(在圖中的水平方向)共享第二佈線212(TX)、第三佈線213(SE)、和第六佈線216。每行中的像素電路250(在圖中的垂直方向)共享第一佈線211(RS)、第四佈線214(GND)、和第五佈線215(OUT)。然而，本發明之一個實施例並不限於此配置。複數個第二佈線212(TX)、 複數個第三佈線213(SE)、和複數個第六佈線216可設置在待電性連接至各自像素電路250的每列中。複數個第一佈線211(RS)、複數個第四佈線214(GND)、和複數個第五佈線215(OUT)可設置在待電性連接至各自像素電路250的每行中。
雖然第一佈線211(RS)被第10圖之每行中的像素電路250共享，但第一佈線211(RS)可被每列中的像素電路250共享。
雖然第四佈線214(GND)被第10圖之每行中的像素電路250共享，但第四佈線214(GND)可被每列中的像素電路250共享。
雖然第七佈線217被第10圖之每列中的像素電路250共享，但第七佈線217可被每行中的像素電路250共享。
如上所述，共享佈線以減少佈線數量，如此能簡化用以驅動排列成具有m個列和n個行的矩陣之像素電路250的驅動電路。
第11圖係將複數個像素電路250排列成具有m個列和n個行之矩陣的實例。每個像素電路250係連接至複數個第一佈線211(RS)(211(RS)_1至211(RS)_m)之任一者、複數個第二佈線212(TX)(212(TX)_1至212(TX)_n)之任一者、複數個第三佈線213(SE)(213(SE)_1至213(SE)_m)之任一者、複數個第四佈線214(GND)(214(GND)_1至214 (GND)_n)之任一者、複數個第五佈線215(OUT)(215(OUT)_1至215(OUT)_n)之任一者、複數個第六佈線216(216_1至216_n)之任一者、及複數個第七佈線217(217_1至217_m)之任一者。
在第11圖中，每列中的像素電路250(在圖中的水平方向)共享第一佈線211(RS)、第三佈線213(SE)、和第七佈線217。每行中的像素電路250(在圖中的垂直方向)共享第二佈線212(TX)、第四佈線214(GND)、第五佈線215(OUT)、和第六佈線216。然而，本發明之一個實施例並不限於此配置。複數個第一佈線211(RS)、複數個第三佈線213(SE)、和複數個第七佈線217可設置在待電性連接至各自像素電路250的每個列中。複數個第二佈線212(TX)、複數個第四佈線214(GND)、複數個第五佈線215(OUT)、和複數個第六佈線216可設置在待電性連接至各自像素電路250的每個行中。
雖然第一佈線211(RS)被第11圖之每列中的像素電路250共享，但第一佈線211(RS)可被每行中的像素電路250共享。
雖然第四佈線214(GND)被第11圖之每行中的像素電路250共享，但第四佈線214(GND)可被每列中的像素電路250共享。
雖然第七佈線217被第11圖之每列中的像素電路250共享，但第七佈線217可被每行中的像素電路 250共享。
如上所述，共享佈線以減少佈線數量，如此能簡化用以驅動排列成具有m個列和n個行的矩陣之像素電路250的驅動電路。
請注意在第10和11圖之配置中，第4B圖所示之像素電路260或第5圖所示之像素電路280能代替像素電路250。
接下來，參考第12A和12B圖來說明第2A圖所示之像素電路200的佈局實例。
第12A係像素電路200的上視圖且第12B圖係沿著第12A圖之虛線A1-A2繪製的剖面圖。
像素電路200包括當作第一佈線211(RS)的導電膜1211、當作第二佈線212(TX)的導電膜1212、當作第三佈線213(SE)的導電膜1213、當作第四佈線214(GND)的導電膜1214、和當作第五佈線215(OUT)的導電膜1215。
包括在像素電路200中的光電二極體220包括p型半導體膜315、i型半導體膜316、和n型半導體膜317，其依此順序而堆疊。導電膜1211係電性連接至當作光電二極體220之陽極的p型半導體膜315。
包括在像素電路200中的導電膜1218當作第一電晶體201的閘極且電性連接至導電膜1212。包括在像素電路200中的導電膜1219當作第一電晶體201的源極和汲極之其一者。包括在像素電路200中的導電膜 1220當作第一電晶體201的源極和汲極之另一者。包括在像素電路200中的導電膜1221係電性連接至n型半導體膜317和導電膜1219。包括在像素電路200中的導電膜1222當作第二電晶體202的閘極且電性連接至導電膜1220。
包括在像素電路200中的導電膜1223當作第二電晶體202的源極和汲極之其一者。包括在像素電路200中的導電膜1224當作第二電晶體202的源極和汲極之另一者和第三電晶體203的源極和汲極之其一者。導電膜1214當作第三電晶體203的源極和汲極之另一者。導電膜1213亦當作第三電晶體203的閘極。包括在像素電路200中的導電膜1225係電性連接至導電膜1223和導電膜1214。
在第12A和12B圖中，包括在像素電路200中的導電膜1226係電性連接至當作第一佈線211(RS)的導電膜1211。包括在像素電路200中的導電膜1227係電性連接至當作第二佈線212(TX)的導電膜1212。
能藉由將形成在絕緣表面上方的一個導電膜處理成所欲之形狀來形成導電膜1213、1218、1222、1225、1226、和1227。閘極絕緣膜1228係形成在導電膜1213、1218、1222、1225、1226、和1227上方。能藉由將形成在閘極絕緣膜1228上方的一個導電膜處理成所欲之形狀來形成導電膜1211、1212、1214、1215、1219、1220、1223、和1224。
絕緣膜1281和絕緣膜1282係形成在導電膜1211、1212、1214、1215、1219、1220、1223、和1224上方。導電膜1221係形成在絕緣膜1281和絕緣膜1282上方。
最好對第一電晶體201的半導體層1250使用氧化物半導體。為了長時間保留藉由以光照射光電二極體220而產生的電荷，電性連接至電荷累積部的第一電晶體201必須是具有極小截止電流的電晶體。由此，對半導體層1250使用氧化物半導體材料提高了像素電路200的效能。請注意電荷累積部是像素電路200中的佈線205且對應於第12A和12B圖之導電膜1220。
此外，像素電路200可具有其中如電晶體的元件與光電二極體220重疊的配置，如第13A和13B圖所示。上述配置增加了像素的密度和成像裝置的解析度。另外，光電二極體220的面積能增加，導致成像裝置的敏感度增加。第13A圖係像素電路200的上視圖而第13B圖係沿著第13A圖之虛線B1-B2繪製的剖面圖。
在第13A和13B圖所示之像素電路200中，當作第一電晶體201的源極和汲極之其一者的導電膜1219係透過導電膜1229而電性連接至當作光電二極體220之陰極的n型半導體膜317。當作光電二極體220之陽極的p型半導體膜315係透過導電膜1221而電性連接至與第一佈線211接觸的導電膜1226。形成絕緣膜1283以保護光電二極體220。除了上述和如與光電二極體220 重疊之電晶體的元件以外，第13A和13B圖之像素電路的配置類似於第12A和12B圖之像素電路200的配置。
請注意雖然顯示p型半導體膜315透過導電膜1221而直接電性連接至導電膜1226的配置作為實例，但可設置透過形成在絕緣膜1281、1282、和1283中之開口而電性連接至導電膜1226的另一導電膜以電性連接至導電膜1221。
也能如第13A和13B圖所示地將如電晶體的元件與光學感測器元件重疊的配置應用於第2B圖所示之像素電路210、第4A和4B圖所示之像素電路250和260、和第5圖所示之像素電路280。
本實施例能自由地與本說明書中的任一其他實施例結合。
(實施例3)
在本實施例中，說明一種具有極小截止電流的電晶體，其能用於實施例1和2所述之任一像素電路，及說明一種用於電晶體的材料。
作為電晶體的結構，第12A和12B圖及第13A和13B圖繪示包括半導體層1250之第一電晶體201的上視圖和剖面圖。雖然顯示具有通道蝕刻底部閘極結構的電晶體作為實例，但電晶體可具有通道保護性底部閘極結構、非自動對準頂部閘極結構、或自動對準頂部閘極結構。
為了形成具有極小截止電流的電晶體，最好對半導體層1250使用具有比矽半導體更寬之帶隙且更低本質載波密度的半導體材料，如氧化物半導體。
作為半導體材料的一個實例，除了氧化物半導體之外還可舉出如碳化矽(SiC)或氮化鎵(GaN)的化合物半導體。氧化物半導體具有大量生產力的優點，因為氧化物半導體能藉由濺射法或濕處理來形成，不像碳化矽或氮化鎵。再者，氧化物半導體甚至能在室溫下形成；於是，氧化物半導體能形成在玻璃基板上或使用矽的積體電路上。此外，能使用更大的基板。因此，在具有寬帶隙的半導體中，氧化物半導體尤其具有大量生產力的優點。又，在獲得具有高結晶性的氧化物半導體以提高電晶體特性(例如，場效移動率)的情況下，能藉由250℃到800℃的熱處理來輕易獲得具有結晶性的氧化物半導體。
此外，藉由減少如當作電子施體(施體)的水分或氫之雜質且藉由減少氧空缺而獲得之高純化氧化物半導體的導電型(純化的OS)是i型或本質上i型。因此，包括氧化物半導體的電晶體具有極小截止電流的特性。再者，氧化物半導體的帶隙是2eV或以上，最好是2.5eV或以上，更好是3eV或以上。在使用藉由充分地降低如水分或氫之雜質濃度且減少氧空缺而高純化的氧化物半導體膜的情況下，能降低電晶體的截止電流。
具體來說，各種實驗能證明包括由高純化氧化物半導體膜形成之通道形成區的電晶體之小截止電流。 例如，即便元件具有1×106μm的通道寬度和10μm的通道長度，截止電流仍能在從1V到10V的源極和汲極之間的電壓(汲極電壓)下低於或等於半導體參數分析器的測量限制，即，低於或等於1×10-13A。在這種情況下，能看出在電晶體之通道寬度上標準化的截止電流係低於或等於100zA/μm。此外，電容器和電晶體係彼此連接且截止電流係以其中流入電容器或從電容器流出的電荷受電晶體控制的電路來測量。在測量中，純化的氧化物半導體膜已用於電晶體的通道形成區，而電晶體的截止電流已依據每單位時間電容器之電荷量的變化來測量。因此，發現到在電晶體的源極和汲極之間的電壓是3V的情況下，能獲得每微米數十yoctoampere(yA/μm)的較小截止電流。因此，包括由高純化氧化物半導體膜形成之通道形成區的電晶體之截止電流顯著地小於包括具有結晶性之矽的電晶體之截止電流。
請注意氧化物半導體最好至少含有銦(In)或鋅(Zn)。尤其是，最好含有In和Zn。此外，除了In和Zn之外，氧化物半導體最好也包含鎵(Ga)來作為穩定劑，以降低使用氧化物半導體之電晶體的電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺 (Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)，來作為另一種穩定劑。
作為氧化物半導體，例如能使用氧化銦、氧化錫、氧化鋅、In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物、In-Ga基氧化物、In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物、In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物。上述氧化物半導體可包括矽。
請注意，例如，In-Ga-Zn基氧化物係表示含有In、Ga及Zn的氧化物，且沒有限定In、Ga及Zn的比例。In-Ga-Zn基氧化物可含有除了In、Ga及Zn之外的金屬元素。In-Ga-Zn基氧化物當沒有電場時具有足夠高的電阻，因此能充分地降低截止電流。此外，還具有高場效移動率，In-Ga-Zn基氧化物可適用於半導體裝置中使用的半導體材料。
例如，能使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或具有接近上面原子比之原子比的氧化物。替代地，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基氧化物，或具有接近上面原子比之原子比的氧化物。
然而，成分並不局限於以上所述，且可根據所需之電特性(例如，移動率和臨界電壓)來使用具有適當成分的材料。此外，為了得到所需之半導體特性，最好適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子比、原子間的距離、密度或之類。
例如，氧化物半導體膜能藉由使用含有銦(In)、鎵(Ga)及鋅(Zn)之靶材的濺射法來形成。在藉由濺射法來形成In-Ga-Zn基氧化物半導體膜的例子中，最好使用具有In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3、或3：1：4之原子比的In-Ga-Zn基氧化物之靶材。當使用具有上述原子比的In-Ga-Zn基氧化物靶材來形成氧化物半導體膜時，容易形成結晶。含有In、Ga及Zn之靶材的填充率是90%或以上，最好是95%或以上。在使用具有高填充率的靶材下，形成了稠密氧化物半導體膜。
在使用In-Zn基氧化物材料作為氧化物半導體 的例子中，In-Zn基氧化物之靶材具有原子比為In：Zn=50：1到1：2之成分比(莫耳比為In2O3：ZnO=25：1到1：4)，最好是In：Zn=20：1到1：1之原子比(莫耳比為In2O3：ZnO=10：1到1：2)，更好是In：Zn=1.5：1到15：1之原子比(莫耳比為In2O3：ZnO=3：4到15：2)。例如，在用於形成包括具有In：Zn：O=X：Y：Z之原子比的In-Zn基氧化物之氧化物半導體膜的靶材中，會滿足Z>1.5X+Y。能藉由將Zn比維持在以上範圍內來提高移動率。
在藉由濺射法來形成In-Sn-Zn基氧化物半導體膜作為氧化物半導體膜的例子中，最好使用含有原子比為1：1：1、2：1：3、1：2：2、或20：45：35之In、Sn及Zn的In-Sn-Zn-O靶材。
下面說明氧化物半導體膜的結構。
請注意在本說明書中，「平行」之詞表示在兩條直線之間形成的角度大於或等於-10°且小於或等於10℃，而由此也包括角度大於或等於-5°且小於或等於5°的情況。此外，「垂直」之詞表示在兩條直線之間形成的角度大於或等於80°且小於或等於100°，而由此包括角度大於或等於85°且小於或等於95°的情況。
在本說明書中，三角形和菱形晶系係包括在六角形晶系中。
氧化物半導體膜大致上分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包 括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜、c軸對準結晶氧化物半導體(CAAC-OS)膜等等之任一者。
非晶氧化物半導體膜具有無序原子排列且沒有任何結晶成分。其典型的實例是其中即使在微小區域中仍沒有任何結晶部分存在，且整個膜是非晶的氧化物半導體膜。
例如，微晶氧化物半導體膜包括具有大於或等於1nm且小於10nm之大小的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜具有比非晶氧化物半導體膜更高等級的原子序。因此，微晶氧化物半導體膜的缺陷狀態之密度低於非晶氧化物半導體膜的缺陷狀態之密度。
CAAC-OS膜是包括複數個結晶部分的氧化物半導體膜之其一者，且大多數的結晶部分都各裝在一邊小於100nm的立方體內部。因此，有一種情況為包括在CAAC-OS膜中的結晶部分裝在一邊小於10nm、小於5nm、或小於3nm的立方體內部。CAAC-OS膜的缺陷狀態之密度低於微晶氧化物半導體膜的缺陷狀態之密度。下面詳細說明CAAC-OS膜。
在CAAC-OS膜的穿透式電子顯微鏡(TEM)影像中，並未清楚觀看到結晶部分之間的邊界，即晶粒邊界。於是，在CAAC-OS膜中，不太可能發生由於晶粒邊界而降低電子移動率。
根據在實質上與樣本表面平行之方向上觀看 到的CAAC-OS膜之TEM影像(剖面TEM影像)，金屬原子在結晶部分中係以層狀方式排列。每個金屬原子層具有由於其上形成CAAC-OS膜之表面(在下文中，於其上形成CAAC-OS膜之表面稱為形成表面)、或CAAC-OS膜之上表面反射的形態，且與形成表面或CAAC-OS膜之上表面平行地佈置。
另一方面，根據在實質上與樣本表面垂直之方向上觀看到的CAAC-OS膜之TEM影像(平面TEM影像)，金屬原子在結晶部分中係排列成三角或六角形配置。然而，在不同結晶部分之間的金屬原子排列沒有任何規律性。
從剖面TEM影像和平面TEM影像的結果來看，在CAAC-OS膜中的結晶部分中發現了對準。
CAAC-OS膜係藉由X射線繞射(XRD)設備來受到結構分析。例如，當藉由平面外法來分析包括InGaZnO4結晶的CAAC-OS膜時，通常當繞射角(2 θ)約為31°時出現峰值。此峰值是來自InGaZnO4結晶的(009)平面，其指出CAAC-OS膜中的結晶具有c-軸對準，且c-軸係對準在實質上與形成表面或CAAC-OS膜之上表面垂直的方向上。
另一方面，當藉由於其中X光進入在實質上與c-軸垂直的方向上之樣本的平面內法來分析CAAC-OS膜時，通常當2 θ約為56°時出現峰值。此峰值是來自InGaZnO4結晶的(110)平面。在此，在樣本繞著樣本表 面的法線向量旋轉的條件下進行分析(掃描)作為具有固定在約56°之2 θ的軸(軸)。在樣本是InGaZnO4的單晶氧化物半導體膜的情況下，六個峰值出現。這六個峰值是來自相當於(110)平面的結晶平面。另一方面，在CAAC-OS膜的情況下，即使當以固定在約56°之2 θ來進行掃描時仍未清楚觀看到峰值。
根據上述結果，在具有c-軸對準的CAAC-OS膜中，儘管a-軸和b-軸的方向在結晶部分之間是不同的，但c-軸仍對準在與形成表面之法線向量或上表面之法線向量平行的方向上。於是，在剖面TEM影像中觀看到之排列成層狀方式的每個金屬原子層對應於與結晶之a-b平面平行的平面。
請注意結晶部分係與CAAC-OS膜之沉積同時形成或透過如熱處理的結晶化處理來形成。如上所述，結晶的c-軸係對準在與形成表面之法線向量或CAAC-OS膜的上表面之法線向量平行的方向上。因此，例如，在藉由蝕刻或之類來改變CAAC-OS膜之形狀的情況下，c-軸可能不一定與形成表面之法線向量或CAAC-OS膜的上表面之法線向量平行。
再者，CAAC-OS膜中的結晶度不一定是一致的。例如，在從膜的上表面附近發生導致CAAC-OS膜之結晶生長的情況下，上表面附近的結晶度在一些情況下係高於形成表面附近的結晶度。另外，當添加雜質到CAAC-OS膜時，添加雜質之區域中的結晶會改變，且 CAAC-OS膜中的結晶度取決於區域而改變。
請注意當藉由平面外法來分析具有InGaZnO4結晶的CAAC-OS膜時，除了在約為31°之2 θ出現峰值之外，也可在約為36°時觀看到2 θ的峰值。在約為36°之2 θ的峰值指出沒有任何c-軸對準的結晶係包括在部分的CAAC-OS膜中。最好在CAAC-OS膜中，在約為31°時出現2 θ的峰值，且在約為36°時不出現2 θ的峰值。
在使用CAAC-OS膜的電晶體中，由於以可見光或紫外線照射而導致電特性的變化是很小的。因此，電晶體具有高可靠性。
請注意氧化物半導體膜可以是堆疊的膜，包括例如非晶氧化物半導體膜、多晶氧化物半導體膜、和CAAC-OS膜之二或更多膜。
例如，CAAC-OS膜係藉由使用多晶氧化物半導體濺射靶材的濺射法來形成。當離子與濺射靶材碰撞時，包括在濺射靶材中的結晶區可能與沿著a-b平面的靶材分離；換言之，具有與a-b平面平行之平面的濺射粒子(平板狀的濺射粒子或片狀的濺射粒子)可能與濺射靶材分離。在這種情況下，平板狀的濺射粒子到達基板，同時保持其結晶狀態，藉此能形成CAAC-OS膜。
針對CAAC-OS膜之沉積，最好使用下列條件。
藉由在沉積期間減少進入CAAC-OS膜中的雜質量，能防止結晶狀態被雜質破壞。例如，可減少存在於 沉積室中的雜質(例如，氫、水、二氧化碳、或氮)。此外，可減少沉積氣體中的雜質。具體來說，使用露點為-80℃或以下，最好是-100℃或以下的沉積氣體。
藉由在沉積期間增加基板加熱溫度，濺射粒子的遷移有可能發生在濺射粒子到達基板表面之後。具體來說，在沉積期間的基板加熱溫度高於或等於100℃且低於或等於740℃，最好高於或等於200℃且低於或等於500℃。當在沉積期間的基板加熱溫度增加且平板狀的濺射粒子到達基板時，在基板上發生遷移，使得濺射粒子的平面附著於基板。
再者，最好增加沉積氣體中的氧比例且最佳化功率以在沉積時降低等離子損壞。沉積氣體中的氧比例是30vol%或以上，最好是100vol%。
作為濺射靶材的實例，下面說明了In-Ga-Zn-O化合物靶材。
為多晶的In-Ga-Zn-O化合物靶材係藉由以預定莫耳比混合InOX粉末、GaOY粉末、和ZnOZ粉末、施加壓力、並在高於或等於1000℃且低於或等於1500℃的溫度下進行熱處理來製成。請注意X、Y、Z各自為給定的正數。這裡，InOX粉末與GaOY粉末和ZnOZ粉末的預定莫耳比是例如2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、或3：1：2。可取決於所欲之濺射靶材而適當地決定粉末的種類和用於混合粉末的莫耳比。
當使用包括由本實施例所述之氧化物半導體 形成之通道形成區的電晶體時，能容易地實現在全域快門系統中操作的像素電路，這使得有可能提供具有發射至物件之少量X光的成像裝置。
本實施例能在與其他實施例所述之結構的適當組合中實作。
本說明書係基於在2012/8/23申請於日本專利局之日本專利申請書第2012-184295號，特此藉由引用來合併其全部內容。

Claims (11)

  1. 一種成像裝置，包含：一第一電晶體、一第二電晶體、一第三電晶體，各包含：在一絕緣表面上方的一閘極電極；在該閘極電極上方的一閘極絕緣膜；在該閘極絕緣膜上方的一氧化物半導體層；及在該氧化物半導體層上方的一第一電極和一第二電極，一第一電容器；一電阻器；一第二電容器；一運算放大器電路；在至少該第一電晶體、該第二電晶體、該第三電晶體上方的一第一絕緣膜；一光學感測器元件；在該第一絕緣膜和該光學感測器元件上方的一第二絕緣膜；及在該第二絕緣膜上方的一閃爍器，其中該第一電晶體的該第一電極係電性連接至該光學感測器元件之一第一部，以一第一佈線通過該第一絕緣膜之一開口和該第二絕緣膜之一開口，其中該第一電晶體的該第二電極係電性連接至該第二電晶體之一閘極和該第一電容器， 其中該第二電晶體的該第一電極係電性連接至該第三電晶體的該第一電極，其中該第三電晶體的該第二電極係電性連接至該電阻器，其中該電阻器係電性連接至該運算放大器電路的一反向輸入端，以及其中該運算放大器電路的一輸出端係透過該第二電容器而電性連接至該反向輸入端。
  2. 如申請專利範圍第1項所述之成像裝置，其中一第一電位和一第二電位被實質上同時地施加至該光學感測器元件之一第二部和該第一電晶體之該閘極電極以重設該第一電容器之電荷。
  3. 一種成像裝置，包含：一第一電晶體、一第二電晶體、一第三電晶體，各包含：在一絕緣表面上方的一閘極電極；在該閘極電極上方的一閘極絕緣膜；在該閘極絕緣膜上方的一氧化物半導體層；及在該氧化物半導體層上方的一第一電極和一第二電極，一第一電容器；一電阻器；一第二電容器；一運算放大器電路； 在至少該第一電晶體、該第二電晶體、該第三電晶體上方的一第一絕緣膜；一光二極體；在該第一絕緣膜和該光二極體上方的一第二絕緣膜；及在該第二絕緣膜上方的一閃爍器，其中該第一電晶體的該第一電極係電性連接至該光二極體之一陰極，以一第一佈線通過該第一絕緣膜之一開口和該第二絕緣膜之一開口，其中該第一電晶體的該第二電極係電性連接至該第二電晶體之一閘極和該第一電容器，其中該第二電晶體的該第一電極係電性連接至該第三電晶體的該第一電極，其中該第三電晶體的該第二電極係電性連接至該電阻器，其中該電阻器係電性連接至該運算放大器電路的一反向輸入端，以及其中該運算放大器電路的一輸出端係透過該第二電容器而電性連接至該反向輸入端。
  4. 如申請專利範圍第3項所述之成像裝置，其中一第一電位和一第二電位被實質上同時地施加至該光二極體之該陰極和該第一電晶體之該閘極電極以重設該第一電容器之電荷。
  5. 一種成像裝置，包含： 一第一電晶體、一第二電晶體、一第三電晶體，各包含：在一絕緣表面上方的一閘極電極；在該閘極電極上方的一閘極絕緣膜；在該閘極絕緣膜上方的一氧化物半導體層；及在該氧化物半導體層上方的一第一電極和一第二電極，一電阻器；一電容器；一運算放大器電路；在至少該第一電晶體、該第二電晶體、該第三電晶體上方的一第一絕緣膜；一光學感測器元件；在該第一絕緣膜和該光學感測器元件上方的一第二絕緣膜；及在該第二絕緣膜上方的一閃爍器，其中該第一電晶體的該第一電極係電性連接至該光學感測器元件之一第一部，以一第一佈線通過該第一絕緣膜之一開口和該第二絕緣膜之一開口，其中該第一電晶體的該第二電極係電性連接至該第二電晶體的該閘極電極，其中該第二電晶體的該第一電極係電性連接至該第三電晶體的該第一電極，其中該第三電晶體的該第二電極係電性連接至該電阻 器，其中該電阻器係電性連接至該運算放大器電路的一反向輸入端，以及其中該運算放大器電路的一輸出端係透過該電容器而電性連接至該反向輸入端。
  6. 如申請專利範圍第5項所述之成像裝置，其中一第一電位和一第二電位被實質上同時地施加至該光學感測器元件之一第二部和該第一電晶體之該閘極電極以重設介於該第一電晶體的該第二電極與該第二電晶體的該閘極電極之間的電荷。
  7. 如申請專利範圍第1或5項所述之成像裝置，其中該光學感測器元件包含非晶半導體。
  8. 一種成像裝置，包含：一第一電晶體、一第二電晶體、一第三電晶體，各包含：在一絕緣表面上方的一閘極電極；在該閘極電極上方的一閘極絕緣膜；在該閘極絕緣膜上方的一氧化物半導體層；及在該氧化物半導體層上方的一第一電極和一第二電極，一電阻器；一電容器；一運算放大器電路；在至少該第一電晶體、該第二電晶體、該第三電晶體 上方的一第一絕緣膜；一光二極體；在該第一絕緣膜和該光二極體上方的一第二絕緣膜；及在該第二絕緣膜上方的一閃爍器，其中該第一電晶體的該第一電極係電性連接至該光二極體之一陰極，以一第一佈線通過該第一絕緣膜之一開口和該第二絕緣膜之一開口，其中該第一電晶體的該第二電極係電性連接至該第二電晶體之一閘極，其中該第二電晶體的該第一電極係電性連接至該第三電晶體的該第一電極，其中該第三電晶體的該第二電極係電性連接至該電阻器，其中該電阻器係電性連接至該運算放大器電路的一反向輸入端，以及其中該運算放大器電路的一輸出端係透過該電容器而電性連接至該反向輸入端。
  9. 如申請專利範圍第8項所述之成像裝置，其中一第一電位和一第二電位被實質上同時地施加至該光二極體之該陰極和該第一電晶體之該閘極電極以重設介於該第一電晶體的該第二電極與該第二電晶體的該閘極電極之間的電荷。
  10. 如申請專利範圍第第1、3、5、及8項的任一項所 述之成像裝置，其中該氧化物半導體層包括銦、鎵、及鋅。
  11. 如申請專利範圍第3或8項所述之成像裝置，其中該光二極體包含非晶半導體。
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