JP5744861B2 - フラットパネルx線イメージャ内のフォトダイオード及び他のセンサ構造、並びに薄膜電子工学を利用したフラットパネルx線イメージャ内のフォトダイオード及び他のセンサ構造のトポロジー均一性の改善方法 - Google Patents
フラットパネルx線イメージャ内のフォトダイオード及び他のセンサ構造、並びに薄膜電子工学を利用したフラットパネルx線イメージャ内のフォトダイオード及び他のセンサ構造のトポロジー均一性の改善方法 Download PDFInfo
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Description
本発明は、国立衛生研究所による助成金EB000558の下での政府支援を受けた。政府は、本発明において一定の権利を有する。
本出願は、2009年6月17日に出願された「フラットパネルX線イメージャ内のフォトダイオード及び他のセンサ構造、並びに薄膜電子工学を利用したフラットパネルX線イメージャ内のフォトダイオード及び他のセンサ構造のトポロジー均一性の改善方法」("PHOTODIODE AND OTHER SENSOR STRUCTURES IN FLAT-PANEL X-RAY IMAGERS AND METHOD FOR IMPROVING TOPOLOGICAL UNIFORMITY OF THE PHOTODIODE AND OTHER SENSOR STRUCTURES IN FLAT-PANEL X-RAY IMAGERS BASED ON THIN-FILM ELECTRONICS")と題する米国仮特許出願第61/213,530号の関連出願であり、米国特許法第119条に基づく優先権を主張する。なお、当該米国特許出願の開示全体を、引用により本明細書に取り込む。
図31(d)と図32(d)は、それぞれ図31(c)と図32(c)に示したもよりトポロジー均一性が改善されたフォトダイオードの上面図である。トポロジー均一性を更に改善する本発明の方法の有効性は明らかである。
この実施形態では、光検出器画素1個当たりの遅延は、例えば必要とされるか又は達成された平坦化度により、10%未満、5%未満又は3%未満である。
[図面の説明]
本発明で使用するa−Si薄膜トランジスタ(TFT)の一形態の概略3次元図である。TFTの上部を斜めの角度から眺めた図である。TFTの図は一般的であるが、図1は、TFTがAMFPI画素内のアドレス指定スイッチの場合に必要となるアドレス線も示す。従って、図1は、TFTのゲートに繋がる点におけるゲートアドレス線の一部分と、TFTのドレインに繋がる点におけるデータアドレス線の一部分を示す。TFTのチャネルは、破線矢印で示すような15μmの幅と10μmの長さを有する。連続的な下部絶縁体層とa−Si層は、下にあるフィーチャが見えるように大部分透明化した。更に、描画を分かりやすくするために、図1は、基板に垂直な方向を基板と平行な方向に対して4倍拡大しており、基板厚みの一部だけが描かれている。図1に重ねられた実線の黒色ワイヤフレームによって画定された平面は、図2に示した断面図の個所を示す。この図面内の他のラベル付けされた要素は、図2の説明文に示されている。
図1に示されるa−Si TFTの概略断面図である。この断面の個所は、図1のワイヤフレームによって画定された平面に対応し、TFTの要素のグレースケール影付けの記法は、図1で使用された記法にほぼ対応する。描画を分かりやすくするために、図2は、基板に垂直な方向を基板と平行な方向に対して8倍拡大しており、基板厚みの一部分だけが描かれている。ラベルは、基板、TFTのゲート、ソース及びドレイン、TFT内の下部絶縁体層及び上部絶縁体層、TFTのチャネルを構成するa−Si層、及びこのn型トランジスタの構造を完成するために使用されるn+ドープa−Si材料を示すために使用される。
本発明で使用するpoly−Si TFTの一形態の概略3次元図である。TFTの上部を斜めの角度から眺めた図である。TFTの図は一般的であるが、図3は、TFTがAMFPI画素内のアドレス指定スイッチの場合に必要となるアドレス線も示す。従って、図3は、TFTのpoly−Siゲートに繋がる点におけるゲートアドレス線の一部分と、TFTのドレインへの接触がビアで確立される点におけるデータアドレス線の一部分を示す。TFTのチャネルは、破線矢印で示すように15μmの幅と10μmの長さを有する。連続パッシベーション層(パッシベーション#1)は、下にあるフィーチャが見えるように大部分透明化した。更に、描画を分かりやすくするために、図3は、基板に垂直な方向を基板と平行な方向に対して4倍拡大され、基板厚みの一部だけが描かれている。図3に重ねられた実線の黒色ワイヤフレームによって画定された平面は、図4に示した断面図の個所を示す。この図面内の他のラベル付けされた要素は、図4の説明文に示した。
図3に示されるpoly−Si TFTの概略断面図である。この断面の個所は、図3のワイヤフレームによって画定された平面に対応し、TFTの要素のグレースケール影付けの記法は、図3に使用された記法にほぼ対応する。描画を分かりやすくするために、図4は、基板に垂直な方向を基板と平行な方向に対して8倍拡大され、基板厚みの一部だけが描かれている。ラベルは、基板、バッファパッシベーション、ゲート絶縁体、TFTのゲート(この事例ではpoly−Siから形成された)、TFTチャネル(ゲート絶縁体の下)を形成するために使用されるアクティブpoly−Si層、並びにTFTのソースとドレイン(poly−Si層の一部に重なる斜線で示された)、及びTFTの上のパッシベーション層(「パッシベーション#1」)を示すために使用される。この断面図の位置は、ゲートアドレス線とpoly−Siゲートとの間の接続を示していない。
入射放射線の間接検出を使用するアクティブマトリクス撮像アレイから抽出した画素の概略回路図である。直線破線によって画定された領域は、画素の境界を示す。
不連続フォトダイオードを含む間接検出画素の一形態の概略断面図である。図6は、図5の画素回路の特定の一実施形態を表わし、ベース線アーキテクチャと称される。図6は、この断面では見えないゲートアドレス線の方向と平行である。垂直破線の間の距離は、1画素の幅を表わす。理解のために、図6の層とフィーチャは、一律の縮尺で描かれていない。
入射放射線の直接検出に使用するアクティブマトリクス撮像アレイから抽出した画素の概略回路図である。ラベル、線及び記号の記法は、図5に使用された記法と同様である。直線破線によって画定された領域は、画素の境界を示す。
直接検出画素の一形態の概略断面図である。図8は、この断面では見えないゲートアドレス線の方向と平行である。ラベル、線、記号及び矢印の記法は、図6に使用された記法と同様である。垂直破線間の距離は、1画素の幅を表わす。理解のために、図8の層とフィーチャは、一律の縮尺で描かれていない。また、光導電体のトポロジー均一さに対するTFTとビアの影響は示されない。
間接検出アクティブマトリクスアレイにおける4個の隣接画素の概略完成見取図である。これらの画素構造は、図5と図6に示した画素回路とベース線アーキテクチャの実装をそれぞれ表わす。図面内の各画素は、異なる構造段階のアーキテクチャ詳細を表す。図9の下にある画素では、アドレス指定TFTのゲートアドレス線とゲートのみが示されている。左側の画素では、アドレス指定TFTのソース及びドレインと、フォトダイオードのn+ドープa−Si層によって覆われた下部電極が追加された。右側の画素では、集合的にフォトダイオードスタックと呼ばれるn+ドープa−Si、非ドープa−Si、p+ドープa−Si、及び光学的に透明な上部電極の複合層が示される。この構造では、下部電極は、スタックの縁より僅かに突出している。図中上部の画素では、ビアによってアドレス指定TFTのドレインに接続されたデータアドレス線と、ビアによってフォトダイオードの上部電極に接続されたバイアス線が追加されている。
単一画素の領域内における1対の間接検出アクティブマトリクスアレイの上面の顕微鏡写真である。各事例で、構造は、図6に示したベース線アーキテクチャの実装を表わす。(a)図9の図に対応する構造を有する初期アレイから抽出した画素の顕微鏡写真である。(b)画素構造の最適化によって光学的フィルファクタを増加させた後のアレイ構造から抽出した画素の顕微鏡写真である。各顕微鏡写真では、アドレス指定TFTは、画像に重ねられた円によって定められた領域内にあり、ゲートアドレス線、データアドレス線、バイアス線及びフォトダイオードの個所も示される。各顕微鏡写真において、フォトダイオードのバイアス線によって隠されていない部分の上面は、極めて均一であるように見えることに注意されたい。
不連続面外フォトダイオード構造を有する間接検出画素構造の断面の概略断面図である。図11は、この断面では見えないゲートアドレス線の方向と平行である。図11のラベル、線、矢印、記号及び記法は、図6で使用された記法と同様である。垂直破線間の距離は、1画素の幅を表わす。理解のために、図11においては層とフィーチャは、一律の縮尺で描かれていない。また、フォトダイオードのトポロジー均一性に対するTFTとビアの影響は示されていない。
連続面外フォトダイオード構造を有する間接検出画素構造の断面の概略断面図である。図12は、この断面では見えないゲートアドレス線の方向と平行である。図12のラベル、線、矢印、記号及び記法は、図11に使用された記法と同様である。垂直破線間の距離は、1画素の幅を表わす。理解のために、図12においては層とフィーチャは、一律の縮尺で描かれていない。また、フォトダイオードのトポロジー均一性に対するTFT及びビアの影響は示されない。
間接検出アクティブマトリクスアレイにおける4個の隣接画素の概略完成見取画である。これらの画素構造は、図5と図12のそれぞれに示された画素回路とアーキテクチャの実装を表わす。図内の各画素は、構造のアーキテクチャ詳細の異なる段階を表す。図13における下部の画素では、アドレス指定TFTのゲートアドレス線とゲートだけが示されている。左側の画素では、アドレス指定TFTのソースとドレイン、データアドレス線及びバック接点が追加されている。右側の画素では、バック接点(破線によって定められた領域内にある)に下部電極を接続するビアを含む下部電極が示される。図中上部に記載された画素では、連続フォトダイオード構造の単純な表示が示され、n+ドープ層は見えず、フォトダイオードの残りの層は識別できない。
単一画素の領域内における間接検出アクティブマトリクスアレイの上面の顕微鏡写真である。構造は、図12に示したアーキテクチャの実装を表わし、図13における完成見取図に対応する。ゲートアドレス線、データアドレス線、下部電極、及び下部電極をバック接点に接続するビアの個所が示される。画像で見える様々な詳細が、連続フォトダイオード構造の上部のトポロジーに対応することに注意されたい。
一段画素内増幅器を含むアクティブ画素構造に基づく間接検出アレイから抽出した画素の概略回路図である。データアドレス線、ゲートアドレス線、リセットTFT、TFTRST、ソースフォロワTFT、TFTSF、アドレス指定TFT、TFTADDR、及びフォトダイオードPD(静電容量CPDを有する)が示される。VBIASは、フォトダイオードの上部電極に印加される逆バイアス電圧の大きさであり、VG-RST、VD-RST及びVCCは、アレイを動作させるために使用される他の電圧である。TFT、TFTRST及びTFTADDRのうちの2個は、デュアルゲート構造を有するように示した。TFTは、全てn型トランジスタである。
poly−Si TFTを使用するアクティブ画素構造に基づく間接検出アレイの4個の隣接画素の概略完成見取図である。これらの画素構造は、図15に示した画素回路の実装を表わす。この図のTFTは、図3と図4に示したpoly−Si TFTの構造と類似の構造を有する。フォトダイオードは、図12に示した構造と類似の連続構造を有する。図内の各画素は、異なる構造段階のアーキテクチャ詳細を表す。図下部の画素では、各TFTのゲート(poly−Siから形成された)、各TFTのチャネルを形成するために使用されるアクティブpoly−Si、ゲートアドレス線、及びリセットTFTを動作させる働きをするリセット電圧線が示される。左側の画素では、データアドレス線、バック接点、供給電圧線、並びに様々なトレース及びビアが追加されている。右側の画素では、下部電極をバック接点に接続するビアを有する下部電極が示される。図上部の画素では、連続フォトダイオード構造の単純な表示が示され、パターン化されたn+ドープ層は視認できず、フォトダイオードの残りの層は識別できない。
単一画素の領域内における間接検出アレイの上面の顕微鏡写真である。構造は、図15に示した画素回路の実装を表わし、図16の完成見取図に対応する。顕微鏡写真は、アレイのゲートアドレス線とデータアドレス線(構造の連続フォトダイオード下方にある)の方向が、この画像平面に沿ってそれぞれ垂直と水平方向に合わされるように向けられる。画像には、太い破線(1個の完全画素の境界を示す)と細い水平方向の破線(後の図に示した断面図の個所を示す)によって構成された枠が重ねられる。画像内に見える様々な詳細が、連続フォトダイオード構造の上部のトポロジーに対応することに注意されたい。
二段画素内増幅器を含むアクティブ画素構造に基づく間接検出アレイから抽出した画素の概略回路図である。データアドレス線、ゲートアドレス線、リセットTFT、TFTRST、共通ソース増幅器TFT、TFTCSA、アクティブ負荷TFT、TFTAL、ソースフォロワTFT、TFTSF、アドレス指定TFT、TFTADDR、帰還キャパシタ(静電容量CFB付き)、及びフォトダイオードPD(静電容量CPD付き)が示される。VBIASは、フォトダイオード上部電極に印加される逆バイアス電圧の大きさであり、VG-RST、VG-AL、VCC及びVGNDは、アレイを動作させるために使用される他の電圧である。TFTS、TFTRST及びTFTADDRのうちの2個は、デュアルゲート構造を有するように示した。TFTSの中で、TFTALはp型トランジスタであり、残りのトランジスタはn型である。
poly−Si TFTを使用するアクティブ画素構造に基づく間接検出アレイの4個の隣接画素の概略完成見取図である。これらの画素構造は、図18に示した画素回路の実装を表わす。この図のTFTは、図3と図4に示したpoly−Si TFTと類似の構造を有する。フォトダイオードは、図12に示した構造と類似の連続構造を有する。図面内の各画素は、異なる段階における構造のアーキテクチャ詳細を表す。図下部の画素では、様々なTFT(poly−Siから形成された)のゲート、各TFTのチャネルを形成するために使用されるアクティブpoly−Si、及びゲートアドレス線が示される。左側の画素では、データアドレス線、バック接点、及び様々なトレースとビアが追加されている。右側の画素では、下部電極をバック接点に接続するビアを含む下部電極が示される。図上部の画素では、連続フォトダイオード構造の単純な表示が示され、パターン化されたn+ドープ層は視認できず、フォトダイオードの残りの層は識別されない。
単一画素の領域内における間接検出アレイの上面の顕微鏡写真である。構造は、図18に示した画素回路の実装を表わし、図19の完成見取図に対応する。顕微鏡写真は、アレイのゲートアドレス線とデータアドレス線(構造の連続フォトダイオードより下方にある)の方向が、この画像の平面に沿って、それぞれ垂直方向と水平方向に合わされるように向けられる。画像には、太い破線(1個の完全な画素の境界を示す)と細い水平方向の破線(後の図で示される断面図の個所を示す)によって構成された枠が重ねられる。画像内に見える様々な詳細が、連続フォトダイオード構造の上部のトポロジーに対応することに注意されたい。
poly−Si TFTを使用する一段画素内増幅器構造に基づく間接検出アレイの推定断面図である。構造は、図15に示した画素回路の実装を表わし、図16と図17の図に対応する。この断面の個所は、アレイ上面に対して垂直で図17に示した細い水平方向の破線を通る平面に対応する。水平視野は、単一画素より僅かに大きい距離に対応し、垂直破線間の距離は、1画素の幅を表わす。アレイの製造で使用される蒸着、フォトリソグラフィ、エッチング及び他の処理の推定シミュレーションから作成されたこの図は、アレイにおける様々なフィーチャと材料の順序、構造及びネイティブトポロジーを示す。明確にするために、図面は、基板と垂直な方向を基板と平行な方向に対して8倍拡大し、基板厚みの一部だけが示されている。
poly−Si TFTを使用する二段画素内増幅器構造に基づく間接検出アレイの推定断面図である。構造は、図18に示した画素回路の実装を表わし、図19と図20の図に対応する。両方の断面の個所は、アレイ上面に対して垂直で図20に示した細い水平方向の破線を通る平面に対応する。(a)この図の水平視野は、単一画素より僅かに大きい距離に対応し、垂直方向の破線の間の距離は、1画素の幅を表わす。(b)この図の水平視野は、図21の視野と同じ距離に対応し、1画素の一部分だけを示す。これらの図は、アレイ製造に使用される蒸着、フォトリソグラフィ、エッチング及び他のプロセスの推定シミュレーションから作成され、アレイ内の様々なフィーチャと材料の順序、構造及びネイティブトポロジーを示す。明確にするために、図面は、基板と垂直な方向を基板と平行な方向に対して8倍拡大し、基板厚みの一部のみが示される。
図16に示した構造に対応する単一画素の領域内における一段画素内増幅器アレイの上面図である。(a)図21を作成するために使用されたものと同じ推定シミュレーションから作成された図である。(b)図17の顕微鏡写真に対応するアレイの実際の具現化の表面顕微鏡写真である。各図における可視的な詳細が、連続フォトダイオード構造上部のネイティブトポロジーに対応することに注意されたい。
図19に示した構造に対応する単一画素の領域内における二段画素内増幅器アレイの上面図である。(a)図22を作成するために使用されたものと同じ推定シミュレーションから作成された図である。(b)図20の顕微鏡写真に対応するアレイの実際の具現化の表面顕微鏡写真である。各図における可視的な詳細が、連続フォトダイオード構造上部のネイティブトポロジーに対応することに注意されたい。
表面平坦化性における変化の特徴に当てはまる曲率半径の一般概念を示す概略図である。表面平坦化性の変化の鋭さ(すなわち、険しさ)の程度は、半径rの弧によって定量化される。(a)に示したより鋭い(すなわち、より険しい)変化は、(b)に示したあまり鋭くない変化より短い曲率半径を有する。図の縮尺は、r2=10×r1のようになる。
一段画素内増幅器構造に基づく間接検出アレイの推定断面図である。(a)この図は、図21に示した断面図に対応する。しかし、パッシベーション層のうちの1層(パッシベーション#2)の完全な平坦化を通じてフォトダイオード構造のより均一なトポロジーが実現した。(b)この図は、また、図21に示した断面図に対応する。しかし、パッシベーション#2の部分的平坦化を通じてフォトダイオード構造のより均一なトポロジーが実現した。
二段画素内増幅器構造に基づく間接検出アレイの推定断面図である。(a)と(b)の図は、図22(a)と図22(b)に示した断面図にそれぞれ対応する。しかし、パッシベーション層のうちの1層(パッシベーション#2)の完全な平坦化を通じて、フォトダイオード構造のより均一なトポロジーが実現した。
一段画素内増幅器構造に基づく間接検出アレイの推定断面図である。この図は、図26(a)に示した断面図に対応する。しかし、フォトダイオードの下部電極(金属#2層から形成された)の周縁の平滑化を通じて、フォトダイオード構造のより均一なトポロジーが実現した。
二段画素内増幅器構造に基づく間接検出アレイの推定断面図である。この図は、図27(a)に示した断面図に対応する。しかし、フォトダイオードの下部電極(金属#2層から形成された)の周縁の平滑化を通じて、フォトダイオード構造のより均一なトポロジーが実現した。
一段画素内増幅器構造に基づく間接検出アレイの推定断面図である。この図は、図28に示した断面図に対応する。しかし、フォトダイオードの下部電極をバック接点に接続するビアを狭くし、それらのビアを金属で埋めることを通じて、フォトダイオード構造のより均一なトポロジーが実現した。
推定シミュレーションから作成された単一画素の領域内における一段画素内増幅器アレイの上面図である。(a)図23(a)に示した同じ図に対応する図である。(b)(a)の図に対応する図である。しかし、パッシベーション層のうちの1層(パッシベーション#2)の完全な平坦化を通じてフォトダイオード構造のより均一なトポロジーが実現した。(c)(b)の図に対応する図である。しかし、フォトダイオードの下部電極の周縁の平滑化を通じてフォトダイオード構造のより均一なトポロジーが実現した。(d)(c)の図に対応する図である。しかし、フォトダイオードの下部電極をバック接点に接続するビアを狭くし、それらのビアを金属で埋めることを通じてフォトダイオード構造のより均一なトポロジーが実現した。
推定シミュレーションから作成された単一画素の領域内における二段画素内増幅器アレイの上面図である。(a)図24(a)に示した同じ図に対応する図である。(b)(a)に対応する図である。しかし、パッシベーション層のうちの1層(パッシベーション#2)の完全な平坦化を通じてフォトダイオード構造のより均一なトポロジーが実現した。(c)(b)に対応する図である。しかし、フォトダイオードの下部電極の周縁の平滑化を通じてフォトダイオード構造のより均一なトポロジーが実現した。(d)(c)に対応する図である。しかし、フォトダイオードの下部電極をバック接点に接続するビアを狭くし、それらのビアを金属で埋めることを通じてフォトダイオード構造のより均一なトポロジーが実現した。
一段画素内増幅器構造に基づく間接検出アレイの推定断面図である。(a)この図は、図21に示した断面図に対応する。しかし、フォトダイオード内の非ドープa−Si層の完全な平坦化を通じてフォトダイオード構造の上部電極のより均一なトポロジーが実現した。(b)この図は、図21に示した断面図に対応する。しかし、フォトダイオードにおける非ドープa−Sia層の部分的平坦化を通じてフォトダイオード構造の上部電極のより均一なトポロジーが実現した。
推定シミュレーションから作成された単一画素の領域内における一段画素内増幅器アレイの上面図である。(a)図23(a)に示した同じ図に対応する図である。(b)(a)の図に対応する図である。しかし、フォトダイオードにおける非ドープa−Si層の部分的な平坦化を通じてフォトダイオード構造のより均一なトポロジーが実現した。(c)(b)に対応する図である。しかし、フォトダイオードにおける非ドープa−Si層の完全な平坦化を通じてフォトダイオード構造のより均一なトポロジーが実現した。
2 下部絶縁体
3 基板
4 データ線
5 幅
6 長さ
7 ソース
8 ゲート
9 上部絶縁体
10 ドレイン
11 ゲート線
12 シャント金属
13 パッシベーション#1
14 バッファパッシベーション
15 ソースへのビア
16 ゲートへの接点
17 ゲート絶縁体
18 アクティブpoly−Si
19 ドレインへのビア
20 チャネル
21 光学光子
22 ビア
23 X線
24 バイアス線
25 画素幅
26 シンチレータ
27 パッシベーション
28 上部電極
29 フォトダイオード/画素蓄積キャパシタ
30 下部電極
31 画素蓄積キャパシタ
32 封止
33 光導電体
34 画素蓄積キャパシタのバック接点/上部電極
35 画素蓄積キャパシタの下部電極
36 フォトダイオードスタック
37 TFT
38 フォトダイオード
39 バック接点
40 連続フォトダイオード
41 供給電圧線
42 リセット電圧線
43 金属#2
44 上部パッシベーション
45 パッシベーション#2
46 平坦化され縮小された表面屈曲
Claims (58)
- 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近くに配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、
前記第1電極と前記第2電極の少なくとも一方の電極の表面が、画素回路に少なくとも部分的に重なり、画素回路のフィーチャの上方に表面屈曲を有し、
前記表面屈曲が、2分の1ミクロンを超える曲率半径を有する放射線センサ。 - 前記表面屈曲が、1ミクロンを超える曲率半径を有する請求項1に記載のセンサ。
- 前記表面屈曲が、5ミクロンを超える曲率半径を有する請求項1に記載のセンサ。
- 前記表面屈曲が、10ミクロンを超える曲率半径を有する請求項1に記載のセンサ。
- 前記表面屈曲が、100ミクロンを超える曲率半径を有する請求項1に記載のセンサ。
- 前記平坦化層が、画素回路の前記フィーチャを少なくとも部分的に平坦化する請求項1に記載のセンサ。
- 前記平坦化層が、アレイフィーチャ、TFTのソース又はドレインに繋がる電気的ビア相互接続、一段画素内増幅器要素、又は二段画素内増幅器要素を少なくとも部分的に平坦化する請求項1に記載のセンサ。
- 前記平坦化層が、パッシベーション層、誘電体層、又は絶縁体層のうちの少なくとも1種を含む請求項1に記載のセンサ。
- 光検出器の下方に配置されたアドレス線とデータ線とを更に含み、
前記平坦化層が、アドレス線とデータ線上、及びアドレス線とデータ線のビア上に配置された請求項1に記載のセンサ。 - 平坦化層を貫通し、第1電極を前記画素回路に接続する電気的ビア相互接続を更に有し、光電性層と接触している電気的ビア相互接続の表面屈曲が、2分の1ミクロンを超える曲率半径を有する請求項1に記載のセンサ。
- 電気的ビア相互接続の前記表面屈曲が、1ミクロンを超える曲率半径を有する請求項10に記載のセンサ。
- 電気的ビア相互接続の前記表面屈曲が、5ミクロンを超える曲率半径を有する請求項10に記載のセンサ。
- 電気的ビア相互接続の前記表面屈曲が、10ミクロンを超える曲率半径を有する請求項10に記載のセンサ。
- 電気的ビア相互接続の前記表面屈曲が、100ミクロンを超える曲率半径を有する請求項10に記載のセンサ。
- 光電性層が、p−i−n半導体スタック、n−i−p半導体スタック、又は金属絶縁体半導体スタックのうちの1種を含む請求項1に記載のセンサ。
- 前記画素回路が、薄膜トランジスタ、ダイオード、キャパシタ、抵抗器、トレース、ビア、制御線、アドレス線、及び接地平面のうちの1種を含む請求項1に記載のセンサ。
- 前記画素回路が、アモルファス半導体トランジスタ、多結晶半導体トランジスタ、又は微晶質半導体トランジスタのうちの1種を含む請求項1に記載のセンサ。
- 前記画素回路が、アドレス指定トランジスタ、増幅器トランジスタ、及びリセットトランジスタのうちの少なくとも1種を含む請求項1に記載のセンサ。
- 前記画素回路が、アモルファスシリコン、低温アモルファスシリコン、及び微晶質シリコンのうちの少なくとも1種を含む請求項1に記載のセンサ。
- 前記画素回路が、シリコン半導体、カルコゲニド半導体、セレン化カドミウム半導体、有機半導体、有機小分子又はポリマー半導体、カーボンナノチューブ、又はグラフェンのうちの少なくとも1種を含む請求項1に記載のセンサ。
- 前記光電性層が、1)複数の光検出器画素に広がる連続光電性層、又は2)複数の光検出器画素のそれぞれと関連付けられた不連続光電性層の少なくとも一方を有する請求項1に記載のセンサ。
- 前記シンチレーション層が、CsI:Tl、Gd2O2S:Tb、CsI:Na、NaI:Tl、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu1.8Yb0.2SiO5:Ce、Gd2SiO5:Ce、BaFCl:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAl03:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3:Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCGl、HFG:Ce3+(5%)及びC14H10のうちの少なくとも1種を含む請求項1に記載のセンサ。
- 画素回路、光検出器及びシンチレーション層を支持するベース基板と、
ベース基板上に規則的パターンで配列された複数の光検出器画素とを有し、
前記光子透過性の第2電極が、前記複数の光検出器画素のためのバイアス平面を構成する請求項1に記載のセンサ。 - 前記画素回路の一部分が、隣接する光検出器画素間のギャップ領域内におけるベース基板上に配置された請求項23に記載のセンサ。
- ギャップ領域内に配置された画素回路の前記一部分が、薄膜トランジスタ、ダイオード、キャパシタ、抵抗器、ビア、トレース、制御線、アドレス線及び接地平面のうちの1種を含む請求項24に記載のセンサ。
- 前記第1電極が、ギャップ領域の近傍で終端する傾斜端を具備する請求項24に記載のセンサ。
- 第1電極と光子透過性の第2電極との間の、単位光検出器面積当たりの暗電流が、10pA/mm2未満である請求項1に記載のセンサ。
- 第1電極と光子透過性の第2電極との間の、単位光検出器面積当たりの暗電流が、5pA/mm2未満である請求項1に記載のセンサ。
- 第1電極と光子透過性の第2電極との間の、単位光検出器面積当たりの暗電流が、1pA/mm2未満である請求項1に記載のセンサ。
- 第1電極と光子透過性の第2電極との間の、単位光検出器面積当たりの暗電流が、0.5pA/mm2未満である請求項1に記載のセンサ。
- 前記表面屈曲近傍の光電性層の領域における電界が、1対の平行な第1電極と第2電極間に存在する光電性層における電界の60パーセント超、300パーセント未満である請求項1に記載のセンサ。
- シンチレーション層上又はシンチレーション層上の封止層上に配置された金属板を更に含む請求項1に記載のセンサ。
- 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、その平坦化層は、画素回路要素のフィーチャの周縁に沿って第1の表面屈曲を有し、第1電極が、第1の表面屈曲の上方で、かつベース基板と反対側の平坦化層表面に第2の表面屈曲を有し、前記第2の表面屈曲が、2分の1ミクロンを超える曲率半径を有する放射線センサ。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近くに配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光検出器が、第1電極と光子透過性の第2電極との間に、単位光検出器面積当たり10pA/mm2未満の暗電流を有する放射線センサ。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光検出器の光検出器画素1個当たりの電荷トラップのレベルが20%未満であり、このレベルは、単一の放射線透視撮影フレームの間にトラッピングによって失われた前記撮像信号の量によって定量化され、電荷トラップと電荷放出が平衡状態にある条件下で得られた撮像信号の百分率として表される放射線センサ。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光検出器の光検出器画素1個当たりの電荷放出が15%未満であり、この電荷放出は、放射線により取得された一連のフレームの後の放射線のない状態で取得された最初のフレーム中にトラップ状態から放出された前記撮像信号の量によって、かつ電荷トラップと電荷放出が平衡状態にある条件下で定量化され、電荷トラップと電荷放出が平衡状態の条件下で得られた撮像信号の百分率として表される放射線センサ。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光検出器の光検出器画素1個当たりの遅延が15%未満であり、この遅延が、一以上の先行フレーム内でトラップされ、放射線により取得された1フレーム又は一連のフレームの後の放射線がない状態で取得された最初のフレーム中にトラップ状態から放出された電荷から生じる前記撮像信号の量によって定量化され、先行フレームからの撮像信号の百分率として表される放射線センサ。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記第1電極が、画素回路の一部分に広がり、横方向の縁、縦方向の縁、及び横方向の縁と縦方向の縁の交点に角部を有し、前記横方向の縁と前記縦方向の縁のうちの少なくとも一方が傾斜縁を有する放射線センサ。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器画素と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置されたパッシベーション層とを有し、パッシベーション層が、画素回路要素より上方に第1の表面屈曲を有し、前記第2電極が、第1の表面屈曲の上方に第2の表面屈曲を有し、前記第2の表面屈曲が、2分の1ミクロンを超える曲率半径を有する放射線センサ。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置されたパッシベーション層とを有し、前記第1電極と前記第2電極のうちの少なくとも一方の表面が、画素回路に少なくとも部分的に重なり、下にある画素回路を表す表面フィーチャを示さない放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記第1電極と前記第2電極のうちの少なくとも一方の表面が、画素回路に少なくとも部分的に重なり、また画素回路のフィーチャの上方に表面屈曲を有し、前記表面屈曲が、2分の1ミクロンを超える曲率半径を有する放射線センサ。 - 光導電層が、VB−VIB、VB−VIIB、IIB−VIB、IIB−VB、IIIB−VB、IIIB−VIB、IB−VIB及びIVB−VIIB半導体のうちの少なくとも1種を含む請求項41に記載のセンサ。
- 光導電層が、a−Se、PbI2、HgI2、PbO、CdZnTe、CdTe、Bi2S3、Bi2Se3、BiI3、BiBr3、CdS、CdSe、HgS、Cd2P3、InAs、InP、In2S3、In2Se3、Ag2S、PbI4 -2、及びPb2I7 -3のうちの少なくとも1種を含む請求項41に記載のセンサ。
- 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、平坦化層が、画素回路要素のフィーチャの周縁に沿って第1の表面屈曲を有し、第1電極が、第1の表面屈曲の上方で、かつベース基板と反対側の平坦化層の表面上に第2の表面屈曲を有し、前記第2の表面屈曲が、2分の1ミクロンを超える曲率半径を有する放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光導電体検出器が、第1電極と第2電極の間に、光導電体検出器の単位面積当たり10pA/mm2未満の暗電流を有する放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光導電体検出器の光導電体検出器画素1個当たりの電荷トラップのレベルが、20%未満であり、このレベルが、単一放射線透視撮影フレームの間にトラッピングによって失われた前記撮像信号の量によって定量化され、電荷トラップと電荷放出が平衡状態にある条件下で得られた撮像信号の百分率として表された放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光導電体検出器の光導電体検出器画素1個当たりの電荷放出が15%未満であり、この電荷放出は、放射線により取得された一連のフレームの後の放射線のない状態で取得された最初のフレーム中にトラップ状態から放出された前記撮像信号の量によって、かつ電荷トラップと電荷放出が平衡状態にある条件下で定量化され、電荷トラップと電荷放出が平衡状態にある条件下で得られた撮像信号の百分率として表わされる放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記光導電体検出器の光導電体検出器画素1個当たりの遅延が、15%未満であり、この遅延は、一以上の先行フレーム中にトラップされ、放射線により取得された1フレーム又は一連のフレームの後の放射線のない状態で取得された最初のフレーム中にトラップ状態から放出された電荷から生じる前記撮像信号の量によって定量化され、先行フレームからの撮像信号の百分率として表された放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記第1電極が、画素回路上に広がり、横方向の縁、縦方向の縁、及び横方向の縁と縦方向の縁との交点に角部を有し、前記横方向の縁と前記縦方向の縁のうちの少なくとも一方が、傾斜した縁を有する放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置されたパッシベーション層とを有し、パッシベーション層が、画素回路要素の上方に第1の表面屈曲を有し、前記第2電極が、第1の表面屈曲の上方に第2の表面屈曲を有し、前記第2の表面屈曲が、2分の1ミクロンを超える曲率半径を有する放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内に生成された前記電子正孔対を示す撮像信号を測定するように構成された画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置されたパッシベーション層とを有し、前記第1電極と前記第2電極のうちの少なくとも一方の表面が、画素回路に少なくとも部分的に重なり、下方の画素回路を表す表面フィーチャを示さない放射線センサ。 - ベース基板上に画素回路要素を形成する段階と、
画素回路要素上に平坦化層を形成する段階と、
画素回路要素への接続部に通じる孔を平坦化層に形成する段階と、
形成された孔を金属化する段階と、
金属化された孔に電気的に接触する第1電極を形成する段階と、
光又は電離放射線に感受性を有する層を第1電極上に形成する段階とを含み、平坦化層を形成する段階が、第1電極の表面を画素回路に少なくとも部分的に重ね、画素回路のフィーチャの上方に、2分の1ミクロンを超える曲率半径の表面屈曲を提供する放射線センサの製造方法。 - ベース基板上に画素回路要素を形成する段階と、
画素回路上方に第1電極と光電性層を形成する段階と、
光電性層を平坦化する段階と、
平坦化された光電性層上に光子透過性の第2電極を形成する段階と、
光子透過性の第2電極上にシンチレータ層を形成する段階とを含み、第1電極と第2電極のうちの少なくとも一方が、画素回路のフィーチャの上方に、2分の1ミクロンを超える曲率半径の表面屈曲を提供する放射線センサの製造方法。 - ベース基板上に画素回路要素を形成する段階と、
画素回路要素上に平坦化層を形成する段階と、
画素回路要素への接続部に通じる孔を平坦化層に形成する段階と、
形成された孔を金属化する段階と、
金属化された孔と電気的に接触している第1電極を形成する段階と、
光又は電離放射線に感受性を有する層を第1電極上に形成する段階とを含み、平坦化層を形成する段階が、画素回路に少なくとも部分的に重なり、下方にある画素回路を表す表面フィーチャを示さない前記第1電極の表面を提供する放射線センサの製造方法。 - ベース基板上に画素回路要素を形成する段階と、
画素回路上方に第1電極と光電性層を形成する段階と、
光電性層を平坦化する段階と、
平坦化された光電性層上に光子透過性の第2電極を形成する段階と、
光子透過性の第2電極上にシンチレータ層を形成する段階とを含み、光電性層を平坦化する段階が、画素回路に少なくとも部分的に重なり、下方にある画素回路を表す表面フィーチャを示さない前記第2電極の表面を提供する放射線センサの製造方法。 - 電離放射線との相互作用で光子を放射するように構成されたシンチレーション層と、
第1電極、前記光子の一部との相互作用で電子正孔対を生成するように構成された光電性層、及びシンチレーション層の近傍に配置された光子透過性の第2電極を順番に含む光検出器と、
第1電極に電気的に接続され、光電性層内で生成された前記電子正孔対を示す撮像信号を測定するように構成され、酸化物半導体を含む画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記第1電極と前記第2電極のうちの少なくとも一方の表面が、画素回路と少なくとも部分的に重なり、画素回路のフィーチャの上方に表面屈曲を有する放射線センサ。 - 第1電極、電離放射線との相互作用で電子正孔対を生成するように構成された光導電層、及び電離放射線透過性の第2電極を順番に含む光導電体検出器と、
第1電極に電気的に接続され、光導電層内で生成された前記電子正孔対を示す撮像信号を測定するように構成され、酸化物半導体を含む画素回路と、
第1電極と画素回路の間において、画素回路を含む平面の上方に第1電極が位置するように画素回路上に、配置された平坦化層とを有し、前記第1電極と前記第2電極の少なくとも一方の表面が、画素回路に少なくとも部分的に重なり、画素回路のフィーチャの上方に表面屈曲を有する放射線センサ。 - 酸化物半導体を含む画素回路要素をベース基板上に形成する段階と、
画素回路要素上方に平坦化層を形成する段階と、
画素回路要素への接続部に通じる孔を平坦化層に形成する段階と、
形成された孔を金属化する段階と、
金属化された孔に電気的に接触する第1電極を形成する段階と、
光又は電離放射線に感受性を有する層を第1電極上に形成する段階とを含み、平坦化層を形成する段階が、画素回路に少なくとも部分的に重なる第1電極の表面上、画素回路のフィーチャの上方に、表面屈曲を提供する放射線センサの製造方法。
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