TWI520315B - 平面板ｘ光成像器中之光電二極體及其他感測器結構及用於基於薄膜電子器件來改良平面板ｘ光成像器中之光電二極體及其他感測器結構之拓撲一致性之方法 - Google Patents

平面板ｘ光成像器中之光電二極體及其他感測器結構及用於基於薄膜電子器件來改良平面板ｘ光成像器中之光電二極體及其他感測器結構之拓撲一致性之方法 Download PDF

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Description

平面板X光成像器中之光電二極體及其他感測器結構及用於基於薄膜電子器件來改良平面板X光成像器中之光電二極體及其他感測器結構之拓撲一致性之方法
本發明大體而言係關於經設計以偵測入射電離輻射以便形成影像的裝置。
本申請案與以下申請案有關且依據35 U.S.C. 119的規定主張以下申請案之優先權：2009年6月17日申請之題為「PHOTODIODE AND OTHER SENSOR STRUCTURES IN FLAT-PANEL X-RAY IMAGERS AND METHOD FOR IMPROVING TOPOLOGICAL UNIFORMITY OF THE PHOTODIODE AND OTHER SENSOR STRUCTURES IN FLAT-PANEL X-RAY IMAGERS BASED ON THIN-FILM ELECTRONICS」之美國臨時專利申請案61/213,530，該案之全部揭示內容藉此以引用的方式併入本文中。
關於聯邦資助之研究或發展之敍述
本發明係依據由美國國家衛生研究院授予之EB000558在政府支持下做出。美國政府對本發明具有特定權利。
在x光成像領域中，基於主動式矩陣成像陣列之成像器常用於眾多醫療及非醫療應用中。除非本文中另有指示，否則術語「主動式矩陣」將用以指代憑藉開關來定址成像像素之二維柵格之原理，其中每一像素中有一定址開關。基於主動式矩陣成像陣列之成像器將稱作「主動式矩陣平面板成像器」(AMFPI)或，更簡明地，稱作「主動式矩陣成像器」。另外，將可互換地使用術語「主動式矩陣陣 列」與「主動式矩陣成像陣列」。
AMFPI通常併有一單一陣列，包括對電離輻射之效應具高度抵抗力之材料。然而，AMFPI有時包括並列排列之兩個鄰近陣列，或排列成正方形或矩形之四個鄰近陣列。主動式矩陣成像器具有普遍性及有用性的一原因為：可以可接受之良率及以合理之成本、以顯著超出用習知晶態矽(c-Si)技術可能達成之大小的大小來製造陣列。在c-Si技術之狀況下，像素化成像陣列(諸如，電荷耦合裝置(CCD)、CMOS感測器、主動式像素感測器，及被動式像素感測器)最終受用於製造之矽晶圓之大小(目前直至約300 mm)限制。由晶態矽製成之CCD、CMOS感測器及主動式像素感測器及被動式像素感測器通常被製造成具有小於約4 cm×4 cm之尺寸。雖然已將此等裝置製造成具有大至約20 cm×20 cm之尺寸，但此等裝置難以生產且生產成本高。又，雖然可藉由平鋪小面積c-Si陣列來製造大面積裝置，但此方法引入了額外顯著的工程問題、挑戰及成本。在AMFPI之狀況下，雖然可使主動式矩陣陣列小至兩個像素×兩個像素(其將小於1 cm×1 cm)，但用於AMFPI之主動式矩陣陣列通常以在約10 cm×10 cm直至約43 cm×43 cm之範圍內之大小來製造，此範圍大大超過像素化c-Si成像陣列之範圍。此外，不存在禁止產生甚至更大的主動式矩陣成像陣列(例如，相當於最大的主動式矩陣液晶顯示器(AMLCD)之大小，最大主動式矩陣液晶顯示器已被製造成在對角線上大至約108吋)之技術原因。
在主動式矩陣成像陣列中，憑藉薄膜開關來定址成像像素之二維柵格。該陣列包括一薄基板，在該薄基板上製造成像像素。每一像素併有一電路，在該電路中，一定址開關連接至某形式之像素儲存電容器。每一開關通常採取薄膜電晶體(TFT)之形式，但亦可採取薄膜二極體或兩個或兩個以上薄膜二極體之組合的形式。雖然簡單的陣列設計對每一像素僅併有單一開關以用於定址之目的，但更複雜的設計可在像素中包括額外電路元件，該等額外電路元件用以改良效能及/或擴展成像器能力。此外，可在該等像素外部在陣列基板上併有其他電路元件。此等元件可經組態以執行諸如以下各項之功能：控制閘極位址線上之電壓，多工來自資料線之信號，或用於與陣列之操作有關之其他目的。
用於陣列製造中之材料包括用以形成諸如以下各項之特徵的各種金屬：位址線、至位址線之接點、跡線、介層孔、電極表面及阻光表面，以及TFT之源極、汲極及閘極。可使用諸如鋁、銅、鉻、鉬、鉭、鈦、鎢之金屬、氧化銦錫及金，以及此等材料之合金，諸如TiW、MoCr及AlCu。在製造期間沈積至陣列上之給定金屬層之厚度可在約10 nm至若干μm之範圍內。鈍化層可包括諸如氮氧化矽(Si2N2O)、氮化矽(Si3N4)、聚醯亞胺及苯并環丁烯聚合物(BCB)之材料。在製造期間沈積至陣列表面上之給定鈍化層之厚度可在約100 nm直至10 μm之範圍內。裝置(諸如，TFT及電容器)中之介電質可包括諸如氮化矽(Si3N4)、二氧化矽(SiO2)、非晶矽及非晶矽氮化物(a-Si3N4:H)之材料。在製造期間沈積至陣列表面上之給定介電層之厚度可在約1 nm至若干μm之範圍內。通常，使用多個金屬層、鈍化層及介電層來製造一陣列中之各種電路元件。
用於TFT(及二極體開關)之半導體材料最通常為氫化非晶矽(a-Si)，但亦可為微晶矽、多晶矽(多晶-Si)、硫族化物或硒化鎘(CdSe)，所有此等材料適合於大面積處理，從而允許製造大面積陣列。在此狀況下，基板可由諸如以下各項之材料製成：玻璃(諸如，康寧(Corning)7059、1737F、1737G，約1 mm厚)，或石英(約1 mm厚)，或不鏽鋼薄片(約25至500 μm厚)。陣列電路之製造涉及以下操作：使用區域沈積技術在基板上沈積連續材料層(諸如，半導體層、金屬層、介電層及鈍化層)，區域沈積技術諸如電漿增強化學氣相沈積(PECVD)、低壓化學氣相沈積(LPCVD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)、濺鍍及旋塗。在多晶-Si之狀況下，一用於生產此半導體之常見方法為：憑藉準分子雷射使先前所沈積之a-Si材料結晶。另外，使用光微影與蝕刻技術之組合形成電路之特徵(諸如TFT、二極體、光電二極體、電容器、跡線、介層孔、位址線，及至位址線之接點的彼等特徵)。
或者，用於此等開關之半導體材料可採取適合於大面積沈積之其他材料之形式，諸如低溫a-Si、有機小分子或聚合物半導體。低溫a-Si係使用PECVD、LPCVD及PVD來沈積，而有機小分子及聚合物半導體可使用區域沈積技術或印刷技術來沈積。對於此等半導體材料，基板可為薄的及可撓性的(由諸如聚醯亞胺(PI)或聚萘二甲酸乙二酯(PEM，約25至200 μm厚)之材料薄片製成)。或者，可使用玻璃、石英或不鏽鋼基板。可使用光微影、蝕刻、減色印刷及加色印刷技術中之一者或其組合來形成陣列電路之特徵。可用於TFT與其他裝置兩者之其他半導體材料包括碳奈米管及石墨薄膜。可用於TFT與其他裝置兩者之其他半導體材料包括氧化物半導體，包括(但不限於)ZnO、InGaZnO、InZnO、ZnSnO(及任何其他含Zn的氧化物)、SnO2、TiO2、Ga2O3、InGaO、In2O3及InSnO。已知此等氧化物半導體以非晶系或多晶存在，且在可用時適合於本發明。對於所有類型之半導體，材料係以其純質形式加以使用，以及以摻雜形式加以使用以提供p-型摻雜或n-型摻雜半導體材料。
TFT具有閘極、源極及汲極。在源極與汲極之間流經TFT之半導體通道之電流的量值受多種因素控制，該等因素諸如TFT通道之寬度及長度、用於通道中之半導體之遷移率、施加於閘極與源極之間的電壓之量值及極性，及源極與汲極之間的電壓差。對施加於閘極之電壓的操縱允許使電晶體高度傳導(描述為「接通」)或高度非傳導(描述為「斷開」)。
圖1至圖4展示a-Si及多晶-Si TFT之實例。圖1為說明a-Si TFT之一形式之結構的示意圖式。圖2為對應於由圖1中之線框指示之平面的位置的示意性橫截面圖。此a-Si TFT之結構之對稱性使得對於線框之沿著電晶體之寬度的任何位置，此橫截面圖很大程度上將保持不變。圖3為說明多晶-Si TFT之一形式之結構的示意圖式。所展示之版本具有單一閘極，但兩個或兩個以上閘極亦係可能的。圖4為對應於由圖3中之線框指示之平面的位置的示意性橫截面圖。與圖1及圖2中所說明之a-Si TFT相比較，圖3及圖4中所說明之多晶-Si TFT由於介層孔之存在而具有較低程度之對稱性，以致對於線框之沿著電晶體之寬度的其他位置，電晶體之橫截面圖將顯著地變化。
主動式矩陣成像器通常包括：(a)主動式矩陣成像陣列；(b)上覆該陣列之材料層，其用作x光轉換器；(c)外部電子器件，其憑藉定位於資料位址線及閘極位址線之末端的接觸墊而連接至該陣列。此等電子器件中之一些電子器件極接近於陣列之周邊而定位，且提供數位邏輯，該數位邏輯用以輔助控制操作陣列所必要之電壓及時序，以及放大、多工及數位化沿著資料位址線自像素所提取之類比信號。此等電子器件亦包括操作陣列及周邊電子器件所需之電壓供應器，以及用以允許該等電子器件與一或多個電腦之間的通信的數位電子介面；(d)一或多個電腦，其用以將控制資訊發送至該等電子器件，自該等電子器件接收數位像素資訊，使陣列之操作與來自x光源之輻射之遞送同步，且處理、顯示並儲存此成像資訊；及(e)軟體、韌體及其他編碼指令，其用於該等電腦中及該等電子器件之數位邏輯中。
陣列基板、薄膜電子器件及x光轉換器均相對較薄，組合厚度為小於1 cm。此允許將此等元件連同周邊電子器件組態成一封裝，該封裝具有約1 cm之緊密厚度，類似於標準x光膜片匣或電腦放射攝影(CR)片匣之厚度。具有此等輪廓之電子x光成像器常常稱為平面板成像器(FPI)，此無關於成像器所基於之技術。為了與根據其他技術(諸如，平鋪式CMOS感測器)產生之平面板成像器區別，廣泛地與基於薄膜電子器件之成像器有關之描述性術語為「薄膜平面板成像器」。在使用主動式矩陣陣列之成像器之特定狀況下，術語「主動式矩陣平面板成像器(AMFPI)」係適當的。
用於主動式矩陣成像陣列之像素排列成列及行。對於使用TFT開關之陣列，且對於給定像素列，沿著彼列之所有定址TFT之閘極皆連接至共同閘極位址線，其中每一像素列有一閘極線。對施加至每一閘極位址線之電壓之外部操縱因此允許控制沿著彼列之所有定址TFT之傳導性。對於給定像素行，沿著彼行之所有定址TFT之汲極連接至共同資料位址線，其中每一像素行有一資料位址線。
在AMFPI之操作期間，在x光之遞送期間，所有定址TFT皆保持非傳導，以便允許將成像信號收集於像素儲存電容器中。通常每次一像素列地藉由使列中之定址TFT傳導而讀出儲存於此等電容器中之成像信號。此允許以陣列之完全空間解析度自對應資料位址線取樣成像信號。對於給定資料位址線，每一取樣之信號由一前置放大器放大且由一類比至數位轉換器數位化，該前置放大器與該類比至數位轉換器兩者均定位於陣列外部。當然，可每次自兩個或兩個以上相繼列取樣成像信號，此減少讀出時間，但以減小之空間解析度為代價。
主動式矩陣成像器最通常結合x光源操作，但其亦可與其他形式之電離輻射源一起操作，諸如伽瑪射線、電子、質子、中子、阿伐粒子及重離子。陣列之像素間距(其等於一個像素之寬度)及大小、陣列及成像器之圖框率能力、及x光源之射束能量、濾波及時間特性全都被選擇以匹配成像應用之需要。對於許多形式之乳房成像應用(包括乳腺成像、乳房斷層組合式攝影、乳房電腦斷層攝影，及影像導引組織切片)，可用具有約25 μm直至約200 μm之像素間距的陣列及約15至40 kVp之x光射束來執行診斷性及介入性醫療成像。對於許多形式之放射攝影、螢光鏡及斷層攝影應用(包括胸部成像、胸部斷層組合式攝影、雙能量成像、血管攝影法、介入性療法、組織切片法、四肢之成像、兒科成像、心臟成像、腹部、胸部、頭部、頸部、牙齒之錐形射束電腦斷層攝影，以及放射治療中之模擬、定位、確證及品質確保)，亦可用具有約75 μm直至約1000 μm之像素間距的陣列及約50至150 kVp之x光射束來執行診斷性及介入性醫療成像。另外，可用約300 μm直至約1000 μm之像素間距及用於體外放射治療(external beam radiation therapy)之治療射束來執行醫療成像。在此狀況下，放射源可為Co-60源(平均能量為約1.25 MeV)，或來自線性加速器或產生在約3直至50 MV之範圍內的百萬伏輻射的任何其他類型之加速器的輸出。亦可用近接治療源(brachytherapy source)來執行使用主動式矩陣成像器之醫療成像，諸如銫-137(137Cs)、碘-125(125I)、銥-192(192Ir)、鈀-103(103Pd)、鍶-90(90Sr)及釔-90(90Y)。另外，非醫療應用(諸如，工業放射攝影)結合上文所描述之所有放射源以及提供在幾kVp直至約15 kVp之範圍內的x光能量的源來使用主動式矩陣成像器。平面板成像器之x光轉換器及相關聯之電子器件的設計及能力與陣列之設計、操作方式及各種非醫療應用之需要匹配。
基於轉換器偵測x光之方式，基於主動式矩陣陣列之成像器大體上可劃分成兩種類別：稱作間接偵測與直接偵測。對於間接偵測成像器，與轉換器相互作用之一些入射x光能量首先被轉換成可見光子，且此等光子之一部分隨後被轉換成儲存於陣列之像素儲存電容器中之電信號。對於直接偵測成像器，與轉換器相互作用之一些入射x光能量直接被轉換成儲存於像素儲存電容器中之電信號。
對於間接偵測成像器，轉換器採取閃爍器之形式。對於許多應用，使用摻雜鉈之碘化銫(寫作CsI:Tl或CsI:Tl+，通常經生長以便形成具有對準之針狀晶體之結構)，或摻雜鋱之釓氧硫化物(寫作Gd2O2S:Tb或Gd2O2S:Tb3+，亦稱為GOS，通常為粉末磷光體屏幕之形式)。然而，其他閃爍器亦係可能的，諸如摻雜鈉之碘化銫(寫作CsI:Na或CsI:Na+)、摻雜鉈之碘化鈉(寫作NaI:Tl或NaI:Tl+)、鎢酸鈣(CaWO4)、鎢酸鋅(ZnWO4)、鎢酸鎘(CdWO4)、鍺酸鉍(Bi4Ge3O12，亦稱為BGO)、摻雜鈰之鑥釔正矽酸鹽(寫作Lu1.8Yb0.2SiO5:Ce或Lu1.8Yb0.2SiO5:Ce3+，亦稱為LYSO)，及摻雜鈰之矽酸釓(寫作Gd2SiO5:Ce或Gd2SiO5:Ce3+，亦稱為GSO)。其他閃爍器係可能的，諸如BaFCl:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAlO3:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3:Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCGl、HFG:Ce3+(5%)及C14H10。對於許多類型之閃爍器材料(諸如，CsI:Tl、BGO及LYSO)，轉換器可採取分段偵測器之形式，在分段偵測器中，閃爍器材料之小的個別元件(每一個別元件具有一大致等於或小於成像陣列之像素間距(或陣列之像素間距之倍數)的橫截面面積)與中隔壁材料組裝在一起，該中隔壁材料分離該等元件以形成一區域偵測器，該中隔壁材料提供元件之間的光學隔離，藉此保持空間解析度。
可沈積一材料層(稱作囊封或囊封層)以形成閃爍器之頂層，以便以機械方式及以化學方式保護閃爍器。
對於間接偵測AMFPI，像素儲存電容器採取光學感測器之形式，諸如光電二極體或金屬絕緣半導體(MIS)結構。此等光學感測器通常併有a-Si半導體-其為由於以下事實而極適合於電離輻射之成像之材料：a-Si感測器之信號、雜訊及暗電流性質僅極微弱地受極高輻射劑量影響。基於a-Si及多晶-Si之TFT之性質亦僅微弱地受極高輻射劑量影響，使得此等TFT極適合於電離輻射之成像。
a-Si光電二極體之結構之一形式包括底部電極(其連接至定址TFT之源極)、摻雜層(n+型摻雜a-Si，約10至500 nm厚且較佳約50至100 nm厚)、純質a-Si層(較佳約0.5至2.0 μm厚)、第二摻雜層(p+型摻雜a-Si，約10至500 nm厚且較佳約5至20 nm厚)，及由對可見光透明之材料(諸如，氧化銦錫，ITO)製成的頂部電極。在此a-Si光電二極體結構之一替代形式中，上部a-Si層與下部a-Si層之摻雜可互換。將頂部摻雜a-Si層之厚度最小化減少了在此層中吸收之可見光子之分率，從而有助於將記錄於像素中之成像信號最大化。
在圖5中示意性地說明用於間接偵測、主動式矩陣成像陣列之像素電路之實例。此圖中所描繪之電路元件包括光電二極體(PD)及像素定址電晶體(TFT)。標記了由虛線橢圓環繞的TFT之源極、汲極及閘極。第二虛線橢圓強調：光電二極體(其為像素之光學感測器)亦用作具有電容CPD之像素儲存電容器。亦展示分別對應於所描繪之像素之列及行的閘極位址線及資料位址線。施加至光電二極體之頂部電極之反向偏壓電壓的量值為VBIAS。此電壓由外部電壓供應器來提供。VBIAS通常設定為在約1 V至8 V之範圍內的值。
圖6為對應於圖5中之像素電路之像素設計的一結構實施的示意性橫截面說明，該結構實施稱作基線架構。在此實施中，定址TFT與若干其他元件共用像素之表面積，該等若干其他元件包括具有堆疊結構之離散a-Si光電二極體、位址線，及位址線、光電二極體與TFT之間的間隙。
在圖6中，藉由虛線橢圓來指示a-Si定址電晶體(TFT)之大體位置(僅說明汲極、源極及閘極)。光電二極體之底部閘極由用以形成TFT之源極之金屬的延伸部分形成。將光電二極體之剩餘層(其並不與TFT重疊)圖案化，以使得其與底部電極之邊緣對準且以此方式形成一堆疊結構。此等層包括n+型摻雜a-Si層、純質a-Si層、p+型摻雜a-Si層，及用作光學透明頂部電極之ITO層。憑藉偏壓線將量值為VBIAS之反向偏壓電壓施加至光電二極體之頂部電極，從而產生跨越光電二極體之電場。憑藉金屬介層孔而連接至TFT之汲極的資料位址線及偏壓線之方向與圖式平面正交。藉由陰影示意性地指示鈍化材料之大致位置。此包括沈積於陣列之整個頂面上以便囊封陣列之鈍化材料，從而以機械方式保護陣列且防止與偏壓線及資料位址線的非意欲之電接觸。亦描繪閃爍器之形式的x光轉換器，該閃爍器在整個陣列之上延伸。入射x光(波狀箭頭)在閃爍器中產生可見光子(筆直的、暗淡箭頭)。一些可見光子進入光電二極體之純質層中，產生由於電場而朝向電極漂移之電子及電洞，藉此產生儲存於像素中且最終自像素讀出之成像信號。
對於直接偵測、主動式矩陣平面板成像器，轉換器可採取光導材料層之形式，該光導材料層具有足以使大部分入射x光停止之厚度。一合適的光導材料為非晶硒a-Se，其可製造為直至約2000 μm厚，且較佳製造為具有在約200至1000 μm之範圍內的厚度。適合於作為直接偵測轉換器之其他光導材料包括單晶及多晶系式之碘化鉛(PbI2)、碘化汞(HgI2)、氧化鉛(PbO)、碲化鎘鋅(CdZnTe)、碲化鎘(CdTe)、Bi2S3、Bi2Se3、BiI3、BiBr3、CdS、CdSe、HgS、Cd2P3、InAs、InP、In2S3、In2Se3、Ag2S、PbI4 -2及Pb2I7 -3。光導體之厚度之選擇隨著x光能量之增加而增加，以便達成合理的較大分率之x光的轉換，該分率可為約10%至90%(在診斷能量下)及約1%至10%(在放射治療能量下)之範圍內的任何值。
在使用百萬伏輻射進行成像之狀況下(例如，體外放射治療成像或工業放射攝影，包括用於安全應用之掃描)，通常將一薄(約1 mm)金屬板定位於轉換器之上(對於間接偵測，直接在閃爍器上，或對於直接偵測，直接在覆蓋光導體之頂部電極之上的囊封上)。此板之組合物可採取許多形式，包括銅、鋼、鎢及鉛。在圖7中示意性地說明用於直接偵測、主動式矩陣成像陣列之像素電路之實例。此圖中所描繪之電路元件包括光導體(PC)、像素定址電晶體(TFT)，及具有電容CSTORAGE之像素儲存電容器(如由虛線橢圓指示)。標記了由另一虛線橢圓環繞的TFT之源極、汲極及閘極。第三虛線橢圓強調：光導體具有電容CPC且亦類似於電路中的電阻為RPC之大電阻器而起作用。亦展示對應於所描繪之像素之列及行的閘極位址線及資料位址線。施加至光導體之頂部電極之偏壓電壓的量值為VBIAS。此電壓由外部電壓供應器來提供。所使用之VBIAS值取決於光導體材料之類型，且大體上與彼材料之層厚度成比例地增加。對於a-Se，VBIAS通常為每一微米厚度約10 V。因此，對於1000 μm之a-Se層，VBIAS將為約10,000 V。對於HgI2，VBIAS通常在每一微米約0.5至2.0 V之範圍內。因此，對於500 μm之HgI2層，VBIAS將為約250至1,000 V。光導層亦可以突崩模式操作，其中跨越彼層之VBIAS之值通常較高-對於a-Se之實例，在每一微米約50 V至100 V之範圍內。在此狀況下，可使突崩層足夠厚，以本身使大部分x光停止，或可使突崩層較薄，而將一光導體或閃爍器層(諸如，分別具有足夠厚度以使大部分入射x光停止之a-Se或CsI:Tl)沈積於突崩層之上。在此狀況下，突崩層之用途在於放大來自上覆轉換器之信號。
圖8為對應於圖7中之像素電路之像素設計的一結構實施的示意性橫截面說明。在此實施中，定址TFT與以下各項共用像素之表面積：像素儲存電容器、位址線，及位址線、儲存電容器與TFT之間的間隙。光導體結構(包括底部電極、光導材料層，及頂部電極)駐留於定址TFT之平面上方(亦即，水平面上方)。
在圖8中，藉由虛線橢圓來指示a-Si定址電晶體(TFT)之大體位置(僅說明汲極、源極及閘極)。對於像素儲存電容器(其位置由第二虛線橢圓指示)，僅說明了頂部電極及底部電極。像素儲存電容器之頂部電極由後部接點形成，該後部接點為用以形成TFT之源極之金屬的延伸部分。光導體之底部電極憑藉至後部接點之介層孔(藉由第三橢圓指示)而連接至TFT，且並不在TFT之上延伸。跨越整個陣列沈積一厚的連續光導體材料層(其充當x光轉換器)，從而使彼材料與底部電極接觸。在整個光導體表面之上沈積一連續頂部電極。將量值為VBIAS之偏壓電壓施加至頂部電極，以便建立一跨越光導體之電場。將一材料層(稱作囊封或囊封層)沈積於整個頂部電極之上以便囊封陣列，從而以機械方式及以化學方式保護陣列，且防止與頂部電極的非意欲之電接觸。憑藉金屬介層孔而連接至TFT之汲極的資料位址線之方向與圖式平面正交。大致藉由陰影來指示鈍化材料之位置。注意，在直接偵測像素及陣列之替代組態中，可在底部電極與光導體之間或在頂部電極與光導體之間沈積一薄材料層(通常為約1至10微米厚，充當障壁、介電或摻雜層)。或者，可在兩個位置中都沈積此薄材料層，且在每一位置中此薄材料層之類型及厚度可不同。
對於具有圖6中所說明之基線架構的間接偵測主動式矩陣成像陣列，定址TFT與光電二極體彼此直接競爭及與其他像素元件競爭像素中之區域。此在圖6中以及在顯現於圖9中之四個像素之對應示意性呈現中顯而易見。其在圖10中進一步顯而易見，在圖10中展示自一對間接偵測主動式矩陣陣列所獲得之像素之顯微照片。大體而言，設計間接偵測主動式矩陣陣列以便使光電二極體之面積儘可能地大。另外，對於偏壓線在光電二極體之頂面之上延伸的陣列設計，使此等線及相關聯之介層孔(兩者均為光學不透明的且阻擋光到達光電二極體)之面積儘可能地小。對於給定陣列設計，像素區域之被光電二極體表面(其對來自上方之入射光開放)佔據之分率稱作光學填充因子。
光學填充因子之最大化受以下事實推動：對來自上覆閃爍器之入射光之更有效使用增加了像素信號大小，及因此增加成像器之信雜比，從而導致改良之影像品質。對於用於需要小像素間距(例如，在約100 μm以下)之應用或成像器以低曝光(諸如，螢光鏡檢查法之低曝光區，其中每一圖框之曝光小於約1 μR)操作之應用的陣列設計而言，將光學填充因子最大化特別重要。
高的光學填充因子激勵以下各項之最小化：定址TFT之大小、位址線之寬度、偏壓線之寬度，及光電二極體、TFT與位址線之間的間隙。然而，製造過程對設計之每個元件強加了最小特徵大小。此外，位址線及偏壓線必須足夠寬，以限制沿著此等線之電阻(因為高電阻將負面地影響陣列之時間及/或電操作，以及可能減小信號對雜訊效能)。另外，間隙不得窄到導致像素元件之間的非意欲之接觸(及因此的電短路)或導致寄生電容之高位準(其可使信雜比及時間效能降級)。最後，TFT通道之寬度對長度比(稱為縱橫比)必須足夠大，以便提供所要的陣列讀出速度所需之TFT接通電流之量值(因為具有較高縱橫比之TFT在其傳導模式中提供較高位準之電流)。圖10說明此等考慮之實際實例，其中經由間隙、位址線及TFT之大小之減小(由最小特徵大小之減小輔助)，早先陣列設計之光學填充因子(圖10(a)中所展示)在稍後設計中顯著增加(圖10(b)中所展示)。隨著像素間距減小，維持大的光學填充因子之挑戰變得更為困難，此係因為被位址線、間隙及定址TFT佔據之區域消耗了像素區域之更大分率。
回避上述關於光學填充因子之限制的高度有效之方法為：實施光電二極體結構位於定址TFT之平面上方(亦即，水平面上方)的像素架構。多種此等平面外架構係可能的，且圖11及圖12中展示兩個此等架構。在此等說明中，平面外光電二極體結構與定址TFT之一部分或全部重疊，以便將光學填充因子最大化。
圖11中之光電二極體包括與底部電極對準的一離散之堆疊結構。如圖6中，單一定址TFT連接至離散a-Si光電二極體，該離散a-Si光電二極體具有三個a-Si層以及頂部電極及底部電極。然而，在此像素架構中，光電二極體之底部電極定位於定址TFT之平面上方。底部電極憑藉至後部接點之介層孔(其位置藉由虛線橢圓指示)而連接至TFT，該後部接點為用以形成TFT之源極之金屬的延伸部分。光電二極體之該等a-Si層及該頂部電極經圖案化以形成與底部電極對準之一堆疊。資料位址線(其位置藉由實線橢圓指示)與偏壓線兩者之方向與圖式平面正交。
圖12中之光電二極體具有一結構，在該結構中，一些層為連續的。如圖11中，單一定址TFT連接至定位於TFT之平面上方的a-Si光電二極體。然而，在此像素架構中，p+型摻雜層及純質層未經圖案化，而是跨越陣列為連續的以輔助將光學填充因子最大化。n+型摻雜a-Si層經圖案化以與光電二極體之底部電極對準，以抑制相鄰像素之間的電荷共用。底部電極憑藉至後部接點之介層孔(其位置藉由虛線橢圓指示)而連接至TFT，該後部接點為用以形成TFT之源極之金屬的延伸部分。資料位址線(其位置藉由實線橢圓指示)之方向與圖式平面正交。
圖13及圖14對應於具有圖12中所描繪之像素架構之間接偵測主動式矩陣陣列設計的實際實現。圖13為四個像素之示意性呈現而圖14為來自一陣列之像素之顯微照片。
在本發明之一實施例中，提供一種輻射感測器，其包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；及一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。該表面反曲具有大於1/2微米之一曲率半徑。
在本發明之另一實施例中，提供一種輻射感測器，其包括一光導體偵測器，該光導體偵測器按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。該表面反曲具有大於1/2微米之一曲率半徑。
在本發明之又一實施例中，提供一種用於製造一輻射感測器之方法。該方法包括：在一基底基板上形成像素電路元件，在該等像素電路元件之上形成一平坦化層，在該平坦化層中形成一孔洞以曝露至該等像素電路元件之一連接件，使該圖案化之孔洞金屬化，形成與該金屬化孔洞電接觸之一第一電極，及在該第一電極上形成對光或電離輻射敏感之層。形成該平坦化層在該至少部分地重疊於該像素電路之第一電極之一表面上提供一表面反曲，該表面反曲高於該像素電路之特徵、具有大於1/2微米之一曲率半徑。
應理解，本發明之上述一般描述與以下詳細描述兩者均為例示性的，且並非限制本發明。
藉由參考結合隨附圖式考慮之以下詳細描述，對本發明之更完全的瞭解及其許多附帶優點將容易得到，且其將變得更好理解。
將平面外光電二極體結構併入於間接偵測主動式矩陣陣列之像素設計中提供了一種用於顯著改良光學填充因子之機制。在實施連續光電二極體結構之狀況下，可能實現對應於整個像素區域的大至1之光學填充因子。此等光學填充因子改良起因於消除了光電二極體與其他像素元件(諸如，定址TFT、位址線及間隙)之間的對像素區域之競爭。
平面外光電二極體結構亦使得有可能將額外元件引入像素(諸如，TFT、二極體、電容器及電阻器，以及介層孔、跡線、控制線、位址線及接地平面)，藉此使得有可能實現更複雜的像素電路。如在主動式矩陣陣列之狀況下，此等額外元件將駐留於與光電二極體之平面分離之平面中，且因此將不與光電二極體競爭像素區域。經由在像素設計中及在陣列設計中之其他地方引入更複雜電路，與每一像素僅具有單一TFT(充當像素定址開關)的主動式矩陣平面板成像陣列之效能相比較，可達成相當大的效能改良。雖然用於此等額外TFT及二極體之半導體材料之類型可為上文所描述之彼等類型中之任一者，但下文所描述之更複雜電路之實例涉及多晶-Si TFT。另外，雖然以下實例與間接偵測陣列設計(其中成像信號經收集且在讀出之前儲存於像素儲存電容器中)有關，但平面外光電二極體結構亦使得有可能產生允許偵測及計數個別x光(通常稱作單一光子計數之能力)之像素電路，而不使此等電路與光電二極體競爭區域。此等單一光子計數像素將包括偵測器(諸如，平面外光電二極體結構)，以及用於放大器、鑑別器(視需要而具有脈衝整形電路)及事件計數器(例如，線性回饋移位暫存器之形式)以及用於定址及像素重設之電路。單一光子計數陣列提供許多優點，諸如基於x光光譜之選定部分產生高對比度影像之能力(稱作能量鑑別或能量窗限(energy windowing)之技術)。
對於基於入射輻射之間接偵測以及直接偵測之陣列設計，增加的複雜性均可改良成像器之信雜比。在間接偵測之狀況下，較大複雜性亦可有助於限制與光電二極體中之a-Si之處於介穩態電子狀態(亦稱為捕集狀態)中的電荷之捕集及釋放相關聯的不合需要之效應。
現參看諸圖式，其中相似參考數字指定貫穿若干視圖之相同或對應部分，且更特定言之，參看圖5，對於具有圖5中所展示之一般形式之主動式矩陣陣列像素電路，在給定像素列之讀出期間，跨越對應光電二極體之電場增加回至最大值，該最大值藉由VBIAS之量值及光電二極體中之a-Si之厚度來定義。因此，像素讀出導致對成像信號進行取樣以及將像素初始化。在每一像素儲存電容器中之成像信號之收集期間，電場減小。對於給定像素，若成像信號足夠大，則電場之量值將幾乎減小至零，儲存電容器將不能夠進一步儲存電荷，且像素飽和。光電二極體中之電荷捕集之機率通常隨著電場強度減小而增加，且在接近像素飽和之條件時變得非常高。在放射攝影成像(其通常涉及大的x光曝光)中，所捕集電荷之高位準導致成像信號之實質損失。此減小成像器之信雜比且可使影像品質降級。在螢光鏡成像中，在早先影像之擷取期間所捕集的電荷將在稍後影像中釋放。此可導致來自較早影像之影像資訊顯現於稍後影像中-其為一種稱作延滯或影像延滯的一般不合需要之效應。另外，若使用成像器產生具有大的x光曝光之放射攝影影像，且若在短時間以後使用彼成像器產生螢光影像，則來自放射攝影影像之影像資訊可顯現於螢光影像中-其為一種稱作重像(ghosting)之不合需要之效應。延滯及重像為造成影像假影的原因，該等影像假影可使影像中之重要資訊不清楚，因此使得影像之有用性降級，且此等假影通常在使用基於主動式矩陣陣列之成像器的情況下遇到。然而，併有具有比主動式矩陣陣列之複雜性更大之複雜性的電路的陣列設計可克服信號對雜訊限制且減少影像假影，同時保持緊密性、大面積及輻射傷害抗性之重要優點。
在圖15中示意性地說明用於間接偵測陣列之更複雜像素電路之實例。此電路設計包括三個TFT，該等TFT經組態以提供單級像素內放大器、定址TFT及重設TFT。由於像素內放大器之存在，此設計稱作主動式像素設計。在併有此設計之陣列之操作期間，收集成像信號且將其儲存於充當像素儲存電容器之光電二極體中。如在主動式矩陣陣列之狀況下，每次可對一像素列執行讀出(若最大空間解析度為所要的)，但像素信號之取樣與像素初始化不再同時進行。當經由使用定址TFT來取樣給定像素儲存電容器中之成像信號時，像素內放大器將該信號放大一量，該量等於資料位址線之電容與光電二極體之電容CPD的比率。因為此放大在來自定址TFT及來自外部前置放大器(其為主動式矩陣成像器中之兩個主要雜訊源)之雜訊影響之前發生於成像器電路中，所以此像素電路設計可提供成像器之信雜比之實質增加。另外，對於此像素電路，對成像信號進行取樣並不會初始化像素。實情為，成像信號繼續駐留於像素儲存電容器中，直至經由使用重設TFT初始化像素為止。因此，可對成像信號進行多次取樣且接著將其進行平均，從而導致成像器之信雜比的進一步改良。圖16及圖17對應於具有單級像素內放大器設計之間接偵測陣列之實際實現，其表示圖15之像素電路之實施。圖16為四個像素之示意性呈現，而圖17為來自實際陣列之像素之顯微照片。
在圖18中示意性地說明用於間接偵測陣列之甚至更複雜像素電路之另一實例。此電路設計包括五個TFT及一回饋電容器，該五個TFT及該回饋電容器經組態以提供兩級像素內放大器、定址TFT及重設TFT。此為主動式像素設計之另一實例。在併有此設計之陣列之操作期間，收集成像信號且將其儲存於充當像素儲存電容器之回饋電容器中。此設計之操作及優點類似於上文所描述之單級像素內放大器設計之操作及優點-由於對成像信號之像素內放大以及由於對成像信號之多次取樣及平均而提供成像器之信雜比之實質增加。另外，在此設計中，在成像信號之收集及儲存期間，跨越光電二極體之電場僅極輕微地減小-與主動式矩陣像素設計或先前所描述之單級像素內放大器設計之情形形成鮮明對比。
因此，光電二極體中之電荷捕集之量得以減少且延滯及重像假影得以減輕，甚至在非常高之x光曝光下亦如此。此兩級像素內放大器設計之另一優點在於：與單級設計之情況相比較，此設計允許對放大器之增益(定義為放大器增大成像信號所藉由之乘法因子)之更大程度的控制。在兩級設計中，像素內放大器將成像信號放大一量，該量等於資料位址線之電容與像素回饋電容器之電容CFB的比率。因此，對於單級設計與兩級設計兩者而言，對於給定像素間距及像素儲存電容器電容，像素內放大器增益之量值隨著資料線電容增加而增加。因此，若基於給定像素設計製造較大的陣列(亦即，沿著資料線方向具有較大數目個像素的陣列)，則放大之量將增加。此係由於資料線電容將與沿著資料位址線之像素數目成比例地增加。在單級設計之狀況下，在不變更光電二極體之厚度或面積(其規格需要針對最大光偵測效率獨立地進行最佳化)之情況下，像素內放大器增益對陣列大小之此相依性(其一般為不合需要的)無法被抵銷。然而，對於兩級設計，可調整CFB之量值(例如，藉由調整電容器介電質之厚度或電容器之面積)，以抵銷資料線電容之改變。此允許針對各種陣列大小實施給定兩級設計，而不必改變自陣列提取之成像信號之量值的範圍-因而簡化了成像器操作所需之外部前置放大電子器件之設計。圖19及圖20對應於具有兩級像素內放大器之間接偵測陣列之實際實現，其表示圖18之像素電路之實施。圖19為四個像素之示意性呈現，而圖20為來自實際陣列之像素之顯微照片。
如上文所描述，平面外光電二極體結構使得實質效能改良成為可能。此等改良為增加之光學填充因子之直接結果，以及係由此等光電二極體結構促進的增加之像素電路複雜性的結果。然而，對於此等益處之實際實現，平面外光電二極體結構不應引入使效能降級之其他因素。就此而言，發明者已發現了使效能降級之顯著問題，如下文所解釋。
圖21及圖22分別為對應於圖17及圖20中之顯微照片的單級像素內放大器設計及兩級像素內放大器設計的計算之橫截面圖。此等橫截面圖說明存在於像素設計中之各種特徵及材料。舉例而言，存在四個鈍化層：緩衝鈍化、鈍化#1、鈍化#2，及頂部鈍化。另外，存在四個金屬層：分流金屬(用於諸如重設電壓線及閘極位址線之元件)；金屬#1(用於諸如後部接點、資料位址線及介層孔之元件)；金屬#2(用於諸如光電二極體之底部電極之元件)；及ITO(用於光電二極體之頂部電極)。圖21及圖22中所展示之其他層及特徵包括：用於TFT通道之多晶-Si(標記為活性多晶-Si)；TFT閘極(由多晶-Si形成)；及用於光電二極體之n+型摻雜、純質及p+型摻雜a-Si。在此等橫截面中顯而易見的光電二極體結構之拓撲不一致性表示對應的已製造之陣列中的拓撲不一致性，圖17及圖20中之顯微照片係自該等對應的已製造之陣列獲得。舉例而言，在圖23及圖24中，像素之俯視圖(自用以產生圖21及圖22中之橫截面圖之相同計算獲得)與對應陣列之實際實現的顯微照片之間的緊密對應係顯而易見的。
圖21至圖24中所說明之光電二極體結構示範了其拓撲之極高不一致性程度。此拓撲不一致性係由於像素設計中的定位於光電二極體下方或為光電二極體之部分的特徵之存在。對於所展示之像素設計之實例，此等特徵包括TFT、電容器、位址線、跡線及介層孔(包括將光電二極體之底部電極連接至後部接點之介層孔)。此等特徵在平面外光電二極體結構中產生不一致性，而不管結構為連續的(如在此等實例中)抑或離散的(亦即，具有圖11中所展示之光電二極體結構)。注意，在直接偵測陣列之狀況下，在光導體結構下方或為光導體結構之部分的特徵(諸如，TFT、電容器、位址線、跡線及介層孔)之存在亦在彼結構中產生類似程度之拓撲不一致性。對於具有連續平面外光電二極體結構之間接偵測陣列，以及對於直接偵測陣列，沿著底部電極之整個周邊且在將底部電極連接至後部接點之介層孔之區中產生拓撲不一致性，如在圖14、圖21及圖22(a)中顯而易見的。
比較起來，對於使用基線架構之間接偵測陣列，離散光電二極體結構示範了其拓撲之極高程度的一致性。此拓撲一致性係由於在像素設計中不存在定位於光電二極體下方或為光電二極體之部分的任何特徵，如在圖6及圖9中顯而易見的。在此狀況下，當在陣列基板之平滑、平面表面之上執行用以製造光電二極體結構之各種層之處理步驟時，對於每一層皆達成平滑且平坦表面以及厚度一致性。因此，光電二極體結構之頂部將為平滑的且平坦的，如在圖10中所觀測。此平滑性及平坦性僅受起源於用於陣列之製造的處理步驟的隨機的局部變化(大約幾百埃)限制。注意，在製造期間，其他處理變化可跨越陣列產生給定材料層之厚度的多達百分之幾十的系統變化(例如，增加或減少)。
在使用基線架構之間接偵測陣列的狀況下，光電二極體展現極佳性質，包括感測可見光子及收集所得信號的高效率，及暗電流、電荷捕集、電荷釋放及延滯之有利的低位準-既無干擾此等極佳性質的歸因於製造過程的平滑性及平坦性之隨機局部變化，亦無干擾此等極佳性質的歸因於製造過程的材料厚度之系統變化。展現此等極佳性質之光電二極體結構(不管包含離散的基線架構設計，抑或連續的或離散的平面外設計)稱作具有高品質。對於給定成像陣列，此等性質中之每一者可經由量測個別像素之信號性質來獲得，且來自個別像素之結果或來自許多像素之結果之平均的結果可以以下方式來表達。每一像素之暗電流的此有利位準的量值(正規化至單位光電二極體面積)小於約1 pA/mm2。每一像素之電荷捕集之此有利位準的量值(藉由在單一放射攝影圖框期間由於捕集而損失的成像信號之量來定量，且表達為在電荷捕集與電荷釋放處於平衡之條件下獲得的成像信號之百分比)小於約20%。每一像素之電荷釋放之此有利位準的量值(藉由在具有輻射之情況下且在電荷捕集與電荷釋放處於平衡之條件下獲取的一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間自捕集狀態釋放的成像信號之量來定量，且表達為在電荷捕集與釋放處於平衡之條件下獲得的成像信號之百分比)小於約15%。每一像素之延滯之此有利位準的量值(藉由在具有輻射之情況下獲取的一個圖框或一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間自捕集狀態釋放之成像信號(其起源於在一或多個先前圖框中所捕集的電荷)之量來定量，且表達為來自先前圖框之成像信號之百分比)小於約15%。此等量測之結果通常亦稱作第一域延滯，或者，稱作第一圖框延滯。對於將光導材料用於轉換器之直接偵測主動式矩陣陣列，暗電流(正規化至單位光導體面積)、電荷捕集、電荷釋放及延滯之有利位準之量值類似於上文針對間接偵測陣列所描述之位準。
對於使用基線架構之間接偵測陣列中的高品質光電二極體結構，一有助於上文所描述之極佳性質之因素為拓撲之一致性之程度。在先前所描述的表面平滑性、表面平坦性及厚度一致性的限度內，光電二極體中之個別n+型摻雜、純質及p+型摻雜a-Si層中之每一者具有一致厚度，頂部電極與底部電極均為平坦的，且此等電極平行於彼此。因此，電場強度隨跨越純質層之厚度之距離而變化的方式在光電二極體之區域上保持相對不變，且此為造成高品質光電二極體中之暗電流、電荷捕集、電荷釋放及延滯之有利位準的原因。
相反地，在具有不一致拓撲之光電二極體結構中，在光電二極體之a-Si材料中產生極高及極低電場強度之區。在頂部電極或底部電極展現與平坦性的急劇的(亦即，突然的)偏離的光電二極體之區中，純質a-Si中之電場將顯著大於頂部電極與底部電極平行之區中的電場。在此等高電場區附近，電場強度將顯著低於頂部電極與底部電極平行之區中的電場。平坦性之改變愈急劇(亦即，愈突然)，電場強度之偏差將愈大。因為暗電流隨電場強度之增加而增加，所以電場強度顯著增加之區將導致暗電流之不利位準。類似地，因為電荷捕集隨電場強度之減小而增加，所以電場強度顯著減小之區將導致電荷捕集、電荷釋放及延滯之不利位準。
對於上文所描述的具有連續平面外光電二極體結構之像素設計的該三個實例(亦即，具有主動式矩陣設計(圖14)、具有單級像素內放大器設計(圖21及圖23)，及具有兩級像素內放大器設計(圖22及圖24))，每一設計中的光電二極體之延伸的拓撲不一致性導致具有顯著增加之電場強度之延伸區，以及具有顯著減小之電場強度之延伸區。電極平坦性之急劇改變亦可實質上減小頂部電極與底部電極之間的最小距離(如在圖21中之深介層孔之區中顯而易見)，從而進一步有助於電場強度之顯著增加。如發明者已發現，此等區之存在導致暗電流、電荷捕集、電荷釋放及延滯之不利的高位準且因此妨礙實現高品質光電二極體。
由於若干原因，高光電二極體暗電流係不合需要的。因為暗信號(由暗電流產生)在成像期間儲存於像素儲存電容器中，所以高暗電流顯著減小像素在飽和之前可操作的曝光之範圍。另外，因為暗電流產生稱作散粒雜訊之雜訊源，所以高暗電流導致高散粒雜訊。因為成像器中之散粒雜訊之此影響發生於來自像素內放大器(諸如，在圖15及圖18之像素電路設計中)之增益之效應之前，所以減小了成像器之信雜比之改良(與預期改良相比較)。類似地，高散粒雜訊減小了併有具有平面外光電二極體結構之AMFPI陣列之成像器的信雜比的意欲之改良(諸如，在圖11及圖12中所說明之像素設計中)。由於若干原因，電荷捕集之高位準係不合需要的。在放射攝影成像中，由於捕集狀態之信號損失減少了自像素取樣之成像信號，藉此減小了成像器之信雜比。另外，電荷捕集之高位準導致電荷釋放及延滯之高位準，從而增加了影像假影之不合需要之後果。
表面之平坦性(諸如，如圖21至圖24中所展示之光電二極體中的電極之拓撲)之改變的急劇性(亦即，突然性)可藉由曲率半徑r來定量，如圖25中所說明。平坦性之較急劇之改變因此藉由r之較小值來表示。電極平坦性之急劇改變(如藉由r來參數化)對光電二極體結構(表示連續及離散平面外設計中之彼等結構)之純質a-Si層中之電場強度的影響的計算判定指示了減小光電二極體結構中之此等急劇改變之重要性。
在接近平坦性之改變(由為0.1 μm或0.1 μm以下之r值來特性化)之區中，電場之最大偏差可能非常大，比一對平行電極之電場之量值高300%以上(在最接近平坦性之改變之彼等區中)、比一對平行電極之電場之量值低60%以上(在彼等區附近)。在接近平坦性之改變(由為約0.5 μm之r值來特性化)之區中，電場之偏差可比一對平行電極之電場之量值高多達約300%(在最接近平坦性之改變之彼等區中)、比一對平行電極之電場之量值低多達約60%(在彼等區附近)。
在接近平坦性之改變(由為約1 μm之r值來特性化)之區中，電場之偏差可比一對平行電極之電場之量值高多達約200%(在最接近平坦性之改變之彼等區中)、比一對平行電極之電場之量值低多達約50%(在彼等區附近)。在接近平坦性之改變(由為約2 μm之r值來特性化)之區中，電場之偏差可比一對平行電極之電場之量值高多達約50%(在最接近平坦性之改變之彼等區中)、比一對平行電極之電場之量值低多達約30%(在彼等區附近)。在接近平坦性之改變(由為約5 μm之r值來特性化)之區中，電場之偏差可比一對平行電極之電場之量值高多達約20%(在最接近平坦性之改變之彼等區中)、比一對平行電極之電場之量值低多達約15%(在彼等區附近)。在接近平坦性之改變(由為約10 μm之r值來特性化)之區中，電場之偏差可比一對平行電極之電場之量值高多達約10%(在最接近平坦性之改變之彼等區中)、比一對平行電極之電場之量值低多達約10%(在彼等區附近)。
上述考慮使得以下顯而易見：若製造平面外光電二極體結構而不考慮光電二極體之拓撲一致性，則所得拓撲(將稱作原生拓撲，諸如顯現於圖21至圖24中所展示之實例中)可妨礙實現高品質光電二極體且使併有具有此等光電二極體之陣列之成像器的效能降級。大體而言，暗電流、電荷捕集、電荷釋放及延滯之量值將隨著光電二極體之電極的具有平坦性的急劇改變的區之範圍(亦即，數目及面積)增加而增加。此等量值亦將隨著電極之平坦性之改變的急劇性增加而增加。然而，根據本發明之一實施例，實現了高品質平面外光電二極體結構，其中光電二極體經設計及製造以使得此等區之範圍以及電極之平坦性之改變的急劇性被足夠減小，以使得光電二極體展現暗電流、電荷捕集、電荷釋放及延滯之有利位準。
圖26至圖34展示應用各種方法以改良平面外光電二極體結構之拓撲一致性之結果的實例。一種用於改良拓撲一致性之方法為使在光電二極體結構下方之一材料層完全平坦化。此方法之應用之說明顯現於針對單級像素內放大器設計之狀況的圖26(a)及圖31(b)中，及針對兩級像素內放大器設計之狀況的圖27及圖32(b)中。在每一狀況下，已使鈍化#2之頂面為平坦的。
此可(例如，在本發明之一實施例中)經由應用化學-機械拋光(CMP，亦稱為化學-機械平坦化)及/或旋塗來達成。在應用此方法的過程中，最初可使鈍化層之厚度比原生拓撲狀況下之厚度厚，以便確保在應用CMP之後的最小厚度。此將有助於確保光電二極體電極與在光電二極體結構下方之電路元件之間的寄生電容保持低於一所要極限。圖26(a)及圖27分別提供與圖21及圖22中所說明之原生拓撲之狀況下的拓撲一致性相比較的光電二極體之拓撲一致性之所得改良的橫截面圖。圖31(b)及圖32(b)分別提供與圖31(a)及圖32(a)中所說明之原生拓撲相比較的光電二極體之拓撲一致性之所得改良的俯視圖。此方法在顯著改良拓撲一致性方面之有效性係顯而易見的。用於改良平面外光電二極體結構之拓撲一致性之另一方法為使在光電二極體結構下方之一材料層部分地平坦化，如圖26(b)中所說明。此可經由使用各種已知技術(諸如，上文所描述之彼等技術)來達成。
在連續平面外光電二極體結構中，底部電極(由金屬#2層形成)之邊緣產生頂部電極之平坦性之急劇改變，如在圖26(a)及圖27(a)中顯而易見的。在本發明之一實施例中，需要使此等邊緣平滑化。一根據本發明之用以達成此平滑化之方法為經由調整用以界定底部電極之邊緣之蝕刻技術，以便達成具有比原生拓撲中之曲率半徑大之曲率半徑的傾斜或圓形形狀。圖28及圖29分別提供與圖26(a)及圖27(a)中所展示之彼拓撲一致性相比較的光電二極體之拓撲一致性之所得改良的橫截面圖。圖31(c)及圖32(c)分別提供與圖31(b)及圖32(b)中所展示之彼拓撲一致性相比較的光電二極體之拓撲一致性之所得改良的俯視圖。此方法在進一步改良拓撲一致性方面之有效性係顯而易見的。
在連續平面外光電二極體結構中，將光電二極體之底部電極連接至後部接點之一或多個介層孔亦產生頂部電極及底部電極之平坦性之急劇改變。一根據本發明之用於減小平坦性之此等改變的急劇性的方法為藉由使每一介層孔之橫向尺寸(亦即，沿著光電二極體之表面之尺寸)窄化(例如)至設計規則所允許之極限而減小每一介層孔之面積。亦可沈積用於底部電極之金屬以便填充介層孔。圖30為與圖28中所展示之拓撲一致性相比較的光電二極體之拓撲一致性之所得改良的橫截面圖。(由於在圖29之視野內不存在介層孔，未展示兩級像素內放大器設計之對應橫截面說明。)圖31(d)及圖32(d)分別為與圖31(c)及圖32(c)中所展示之拓撲一致性相比較的光電二極體之拓撲一致性之所得改良的俯視圖。本發明之此方法在進一步改良拓撲一致性方面之有效性係顯而易見的。
用於改良平面外光電二極體結構之拓撲一致性之另一方法為使光電二極體中之純質a-Si層之頂面平坦化。此方法針對單級像素內放大器設計之狀況的應用的說明顯現於圖33、圖34(b)及圖34(c)中。
光電二極體中之純質a-Si層之完全平坦化可(例如)在本發明之一實施例中經由應用CMP來達成。在應用此方法的過程中，最初可使純質a-Si層之厚度比較佳厚度厚，以便確保在應用CMP之後所達成的最終厚度對應於彼較佳厚度。此將有助於確保光電二極體展現極佳性質。圖33(a)提供與圖21中所說明之原生拓撲之狀況相比較的所得改良之橫截面圖。圖34(c)提供與圖34(a)中所說明之原生拓撲相比較的光電二極體之拓撲一致性之所得改良的俯視圖。此方法在顯著改良光電二極體之頂部電極之一致性方面的有效性係顯而易見的。與原生拓撲相比較，底部電極之一致性保持不變。用於改良平面外光電二極體結構之拓撲一致性的此方法之另一實施例為使光電二極體中之純質a-Si層部分地平坦化，如圖33(b)及圖34(b)中所說明。此可經由使用各種已知技術(諸如，上文所描述之彼等技術)來達成。
可組合地使用如本文中所描述的用於改良平面外光電二極體結構之拓撲一致性之方法以達成本發明之所要結果，該等方法包括：使在光電二極體結構下方之一或多個材料層(諸如，鈍化層)平坦化，使光電二極體結構之底部電極之邊緣平滑化，使將光電二極體之底部電極連接至後部接點之介層孔的橫向尺寸窄化及/或沈積用於底部電極之金屬以便填充介層孔，及使光電二極體中之純質a-Si平坦化。
如自圖31、圖32及圖34中所展示之生動結果顯而易見，本發明提供一種移除與像素電路元件之邊緣相關聯之拓撲不一致性的能力。該等平坦化技術(如上文所描述)使覆蓋像素電路元件或陣列特徵之層平坦化，該等像素電路元件或陣列特徵諸如以下各項：TFT(包括TFT之源極、汲極及閘極)、二極體、電容器及電阻器，以及介層孔、跡線、控制線、位址線、接地平面、電極表面、阻光表面、偏壓線、後部接點及光電二極體之底部電極(其皆由多個金屬層、鈍化層或介電層製成)，如上文所論述且諸如在圖26至圖30及圖33之截面圖中所展示。以此方式，本發明不限於在薄膜電晶體元件之上之平坦化。舉例而言，甚至與所有TFT像素電路元件或陣列特徵(包括但不限於控制線及位址線)相關聯之不一致性之效應亦可藉由平坦化沈積於此等結構之上的後續層而減輕，此等結構包括(例如)穿過下部鈍化層#1之電介層孔互連件(如在(例如)圖26中所展示)。甚至由於單級像素內放大器設計(如在圖17、圖21及圖23中)或兩級像素內放大器設計(如在圖20、圖22及圖24中)而引入的不一致性效應亦可藉由平坦化沈積於此等結構之上之後續層而減輕。
鑒於上述詳細描述，下文以更一般之術語來描述本發明之不同實施例之各種元件(但並不以其他方式限制本發明)，以便說明本發明之特徵。
在第一說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；及一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。該表面反曲具有大於1/2微米之一曲率半徑。
該表面反曲可(例如)取決於所要或所達成之平坦化之程度而具有一大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。平坦化層可接著完全地或部分地在像素電路之特徵之上、在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上及/或在兩級像素內放大器元件之上平坦化。平坦化層可為鈍化層、介電層或絕緣層中之至少一者。
在此實施例之一態樣中，輻射感測器可包括安置於光偵測器之下之位址線及資料線，且平坦化層安置於位址線及資料線上以及位址線及資料線之介層孔上。另外，電介層孔互連件可延伸穿過平坦化層且將第一電極連接至像素電路。與感光層接觸之電介層孔互連件之表面反曲可具有一大於1/2微米、大於1微米、大於5微米、大於10微米及大於100微米之曲率半徑。
在此實施例之一態樣中，感光層可為p-i-n半導體堆疊、n-i-p半導體堆疊或金屬絕緣體半導體堆疊中之一者。像素電路可包括薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面中之一者。像素電路可為非晶系半導體電晶體或多晶半導體電晶體或微晶半導體電晶體中之一者。像素電路可包括定址電晶體、放大器電晶體及重設電晶體中之至少一者。像素電路可為非晶矽、低溫非晶矽及微晶矽中之至少一者。像素電路可為以下各項中之至少一者：矽半導體、氧化物半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜，或其他半導電材料。
在此實施例之一態樣中，感光層可為以下各項中之至少一者：1)跨越複數個光偵測器像素延伸之連續感光層，或2)與該複數個光偵測器像素中之各別者相關聯的離散感光層。閃爍層可為以下各項中之至少一者：CsI:Tl、Gd2O2S:Tb、CsI:Na、NaI:Tl、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu1.8Yb0.2SiO5:Ce、Gd2SiO5:Ce、BaFCl:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAlO3:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3:Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCG1、HFG:Ce3+(5%)及C14H10，或其他閃爍器材料。
在此實施例之一態樣中，輻射感測器可包括一支撐像素電路、光偵測器及閃爍層之基底基板，且可包括以規則圖案排列於該基底基板上之複數個光偵測器像素。在此實施例之一態樣中，可透射光子之第二電極可形成一用於該複數個光偵測器像素之偏壓平面。像素電路之一部分可安置於基底基板上在鄰近光偵測器像素之間的間隙區中。此部分可包括薄膜電晶體、二極體、電容器、電阻器、介層孔、跡線、控制線、位址線及接地平面中之一者。在此實施例之一態樣中，第一電極可具有終止於該間隙區近旁之傾斜末端。
在此實施例之一態樣中，第一電極與可透射光子之第二電極之間的暗電流(正規化至單位光偵測器面積)可小於10 pA/mm2，或小於5 pA/mm2，或小於1 pA/mm2，或小於0.5 pA/mm2。暗電流之位準在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。在此實施例之一態樣中，在感光層中最接近表面反曲之區中的電場可為在一對平行的第一電極與第二電極之間的感光層中之電場的60%以上及300%以下。電場之變化在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。
在此實施例之一態樣中，感測器可包括一金屬板，其安置於閃爍層上或安置於閃爍層上之囊封上。
在第二說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該平坦化層具有沿著像素電路元件之特徵之周邊邊緣的第一表面反曲，該第一電極具有第二表面反曲，該第二表面反曲高於該第一表面反曲且在平坦化層之與基底基板相反之表面上，且該第二表面反曲具有大於1/2微米之一曲率半徑。
在此實施例之一態樣中，第二表面反曲可(例如)取決於所要或所達成之平坦化之程度而具有一大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。平坦化層可接著完全地或部分地在像素電路之特徵之上、在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上及/或在兩級像素內放大器元件之上平坦化。平坦化層可為鈍化層、介電層或絕緣層中之至少一者。
在此實施例之一態樣中，輻射感測器可包括安置於光偵測器之下之位址線及資料線，且平坦化層安置於位址線及資料線上以及位址線及資料線之介層孔上。另外，電介層孔互連件可延伸穿過平坦化層且將第一電極連接至像素電路。與感光層接觸之電介層孔互連件之表面反曲可具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，感光層可為p-i-n半導體堆疊、n-i-p半導體堆疊或金屬絕緣體半導體堆疊中之一者。像素電路可包括薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面中之一者。像素電路可為非晶系半導體電晶體或多晶半導體電晶體或微晶半導體電晶體中之一者。像素電路可包括定址電晶體、放大器電晶體及重設電晶體中之至少一者。像素電路可為非晶矽、低溫非晶矽及微晶矽中之至少一者。像素電路可為以下各項中之至少一者：矽半導體、氧化物半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜，或其他半導電材料。
在此實施例之一態樣中，感光層可為以下各項中之至少一者：1)跨越複數個光偵測器像素延伸之連續感光層，或2)與該複數個光偵測器像素中之各別者相關聯的離散感光層。閃爍層可為以下各項中之至少一者：CsI:T1、Gd2O2S:Tb、CsI:Na、NaI:T1、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu1.8Yb0.2SiO5:Ce、Gd2SiO5:Ce、BaFC1:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAlO3:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3：Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCGl、HFG:Ce3+(5%)及C14H10，或其他閃爍器材料。
在此實施例之一態樣中，輻射感測器可包括一支撐像素電路、光偵測器及閃爍層之基底基板。輻射感測器可包括以規則圖案排列於該基底基板上之複數個光偵測器像素。在此實施例之一態樣中，該可透射光子之第二電極可形成一用於該複數個光偵測器像素之偏壓平面。像素電路之一部分可安置於基底基板上在鄰近光偵測器像素之間的間隙區中。此部分可包括薄膜電晶體、二極體、電容器、電阻器、介層孔、跡線、控制線、位址線及接地平面中之一者。在此實施例之一態樣中，第一電極可具有終止於該間隙區近旁之傾斜末端。該傾斜邊緣可具有一大於1/2微米、或大於1微米、或大於5微米、或大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，第一電極與可透射光子之第二電極之間的暗電流(正規化至單位光偵測器面積)可小於10 pA/mm2，或小於5 pA/mm2，或小於1 pA/mm2，或小於0.5 pA/mm2。暗電流之位準在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。在此實施例之一態樣中，在感光層中最接近表面反曲之區中的電場可為在一對平行的第一電極與第二電極之間的感光層中之電場的60%以上及300%以下。電場之變化在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。
在此實施例之一態樣中，感測器可包括一安置於閃爍層上之金屬板。
在第三說明實施例中，一輻射感測器包括一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光偵測器在第一電極與可透射光子之第二電極之間具有一暗電流(正規化至單位光偵測器面積)，該暗電流小於10 pA/mm2。
在此實施例之一態樣中，平坦化層可為鈍化層、介電層或絕緣層中之至少一者。在此實施例之一態樣中，高於像素電路之第一電極之表面反曲具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，暗電流(正規化至單位光偵測器面積)可小於5 pA/mm2，或小於1 pA/mm2，或小於0.5 pA/mm2。暗電流之位準在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。
在第四說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光偵測器具有每一光偵測器像素之電荷捕集之位準，該位準係由在單一放射攝影圖框期間由於捕集而損失的成像信號(指示在感光層中所產生之電子電洞對)之量來定量，且表達為在電荷捕集與電荷釋放處於平衡之條件下獲得的成像信號之百分比，該百分比小於約20%。
在此實施例之一態樣中，平坦化層可為鈍化層、介電層或絕緣層中之至少一者。在此實施例之一態樣中，高於像素電路之第一電極之表面反曲具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，每一光偵測器像素之電荷捕集之位準可(例如)取決於所要或所達成之平坦化之程度而小於15%、小於10%或小於5%。
在第五說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光偵測器具有每一光偵測器像素之電荷釋放，每一光偵測器像素之電荷釋放係由在具有輻射之情況下且在電荷捕集與電荷釋放處於平衡之條件下獲取的一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間、自捕集狀態釋放的成像信號(指示在感光層中所產生的電子電洞對)之量來定量，且表達為在電荷捕集與釋放處於平衡之條件下獲得的成像信號之百分比，每一光偵測器像素之電荷釋放小於約15%。
在此實施例之一態樣中，平坦化層可為鈍化層、介電層或絕緣層中之至少一者。在此實施例之一態樣中，高於像素電路之第一電極之表面反曲具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，每一光偵測器像素之電荷釋放可(例如)取決於所要或所達成之平坦化之程度而小於10%、小於5%或小於3%。
在第六說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光偵測器具有每一光偵測器像素之延滯，每一光偵測器像素之延滯係藉由在具有輻射之情況下獲取的一個圖框或一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間、自捕集狀態釋放之成像信號(該成像信號指示在感光層中所產生之電子電洞對，且該成像信號起源於在一或多個先前圖框中所捕集的電荷)之量來定量，且表達為來自先前圖框之成像信號之百分比，每一光偵測器像素之延滯小於約15%。
在此實施例之一態樣中，平坦化層可為鈍化層、介電層或絕緣層中之至少一者。在此實施例之一態樣中，高於像素電路之第一電極之表面反曲具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，每一光偵測器像素之延滯可(例如)取決於所要或所達成之平坦化之程度而小於10%、小於5%或小於3%。
在第七說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極可在該像素電路之一部分之上延伸且可具有一橫向邊緣、一縱向邊緣，及在該橫向邊緣與該縱向邊緣之相交處之一轉角。該橫向邊緣與該縱向邊緣中之至少一者可為一傾斜邊緣。
在此實施例之一態樣中，該轉角可為將橫向邊緣連接至縱向邊緣之圓形轉角。該傾斜邊緣可具有一大於1/2微米、或大於1微米、或大於5微米、或大於10微米或大於100微米之曲率半徑。在此實施例之一態樣中，平坦化層可為鈍化層、介電層或絕緣層中之至少一者。
在第八說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器像素，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一鈍化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該鈍化層具有高於像素電路元件之一第一表面反曲。該第二電極具有高於該第一表面反曲之一第二表面反曲。該第二表面反曲具有大於1/2微米之一曲率半徑。
該第二表面反曲可具有一大於1微米、或大於5微米、或大於10微米或大於100微米之曲率半徑。該鈍化層可為一平坦化之鈍化層。該感光層可為一平坦化之感光層。
在第九說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；且包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面可至少部分地重疊於該像素電路且可無展現指示下伏像素電路之表面特徵。
在上述第一至第九說明實施例中及在下文所論述之彼等實施例中，平坦化層可接著完全地或部分地在像素電路之一些特徵之上平坦化。平坦化層可為鈍化層、介電層或絕緣層中之至少一者。高於像素電路之第一電極之表面反曲可(例如)取決於所要或所達成之平坦化之程度而具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。一金屬板可安置於閃爍層上。另外，在上述第一至第九說明實施例中及在下文所論述之彼等實施例中，一電介層孔互連件可延伸穿過平坦化層且將第一電極連接至像素電路。與感光層接觸之電介層孔互連件之表面反曲可具有一大於1/2微米、大於1微米、大於5微米、大於10微米及大於100微米之曲率半徑。
在上述第一至第九說明實施例中及在下文所論述之彼等實施例中，感光層可為p-i-n半導體堆疊、n-i-p半導體堆疊或金屬絕緣體半導體堆疊中之一者。像素電路可包括薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面中之一者。像素電路可為非晶系半導體電晶體或多晶半導體電晶體或微晶半導體電晶體中之一者。像素電路可包括定址電晶體、放大器電晶體及重設電晶體中之至少一者。像素電路可為非晶矽、低溫非晶矽及微晶矽中之至少一者。像素電路可為以下各項中之至少一者：矽半導體、氧化物半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜，或其他半導電材料。
在上述第一至第九說明實施例中及在下文所論述之彼等實施例中，感光層可為以下各項中之至少一者：1)跨越複數個光偵測器像素延伸之連續感光層，或2)與該複數個光偵測器像素中之各別者相關聯的離散感光層。閃爍層可為以下各項中之至少一者：CsI:Tl、Gd2O2S:Tb、CsI:Na、NaI:Tl、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu1.8Yb0.2SiO5:Ce、Gd2SiO5:Ce、BaFCl:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAlO3:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3:Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCGl、HFG:Ce3+(5%)及C14H10，或其他閃爍器材料。
在上述第一至第九說明實施例中及在下文所論述之彼等實施例中，輻射感測器可包括一支撐像素電路、光偵測器及閃爍層之基底基板。輻射感測器可包括以規則圖案排列於該基底基板上之複數個光偵測器像素。在此實施例之一態樣中，該可透射光子之第二電極可形成一用於該複數個光偵測器像素之偏壓平面。像素電路之一部分可安置於基底基板上在鄰近光偵測器像素之間的間隙區中。此部分可包括薄膜電晶體、二極體、電容器、電阻器、介層孔、跡線、控制線、位址線及接地平面中之一者。第一電極可具有終止於該間隙區近旁之傾斜末端。下文提供此等特徵之較佳組合的實例。
在上述第一至第九說明實施例中及在下文所論述之彼等實施例中，一金屬板可安置於可透射電離輻射之第二電極上或可安置於可透射電離輻射之第二電極上之囊封層上。另外，平坦化層可至少部分地在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上或在兩級像素內放大器元件之上平坦化。
在第十說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。該表面反曲具有大於1/2微米之一曲率半徑。
在此實施例之一態樣中，平坦化層可為鈍化層、介電層或絕緣層中之至少一者。在此實施例之一態樣中，高於像素電路之第一電極之表面反曲具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。另外，電介層孔互連件可延伸穿過平坦化層且將第一電極連接至像素電路。與感光層接觸之電介層孔互連件之表面反曲可具有一大於1/2微米、大於1微米、大於5微米、大於10微米及大於100微米之曲率半徑。
在此實施例之一態樣中，像素電路可包括薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面中之一者。像素電路可為非晶系半導體電晶體或多晶半導體電晶體或微晶半導體電晶體中之一者。像素電路可包括定址電晶體、放大器電晶體及重設電晶體中之至少一者。像素電路可為非晶矽、低溫非晶矽及微晶矽中之至少一者。像素電路可為以下各項中之至少一者：矽半導體、氧化物半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜，或其他半導電材料。
在此實施例之一態樣中，一金屬板可安置於該可透射電離輻射之第二電極上或可安置於該可透射電離輻射之第二電極上之囊封層上。另外，平坦化層可至少部分地在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上或在兩級像素內放大器元件之上平坦化。
在此實施例之一態樣中，光導層可為以下各項中之至少一者：1)跨越複數個光導體偵測器像素延伸之連續光導層，或2)與該複數個光導體偵測器像素中之各別者相關聯的離散光導層。輻射感測器可包括一支撐像素電路及光導層之基底基板。輻射感測器可包括以規則圖案排列於該基底基板上之複數個光導體偵測器像素。在此實施例之一態樣中，該可透射電離輻射之第二電極可形成一用於該複數個光導體偵測器像素之偏壓平面。像素電路之一部分可安置於基底基板上在鄰近光導體偵測器像素之間的間隙區中。此部分可包括薄膜電晶體、二極體、電容器、電阻器、介層孔、跡線、控制線、位址線及接地平面中之一者。第一電極可具有終止於該間隙區近旁之傾斜末端。
因此，第十說明實施例包括與上述第一說明實施例類似之特徵，但不需要第一說明實施例中之閃爍器層及感光層。在此，在第十說明實施例中，光導層在與x光或其他電離輻射相互作用時產生電子電洞對。光導層可包括以下半導體中之至少一者：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、IB-VIB及IVB-VIIB，且更具體言之，可包括以下各項中之至少一者：a-Se、PbI2、HgI2、PbO、CdZnTe、CdTe、Bi2S3、Bi2Se3、BiI3、BiBr3、CdS、CdSe、HgS、Cd2P3、InAs、InP、In2S3、In2Se3、Ag2S、PbI4 -2及Pb2I7 -3。
另外，上文關於第一實施例所描述之特徵可包括於第十說明實施例中。此相同概括適用於下文之剩餘實施例，且出於清晰起見，下文將選擇性地重複此相同概括。另外，上文所描述的曲率半徑、暗電流、電荷捕集之位準、電荷釋放及延滯之值及範圍適當地適用於此處。下文提供此等參數之較佳組合的實例。
在第十一說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該平坦化層具有沿著像素電路元件之特徵之周邊邊緣的第一表面反曲。該第一電極具有一第二表面反曲，該第二表面反曲高於該第一表面反曲且在該平坦化層之與基底基板相反之表面上。該第二表面反曲具有大於1/2微米之一曲率半徑。
在第十二說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光導體偵測器在第一電極與第二電極之間具有一暗電流(正規化至單位光導體偵測器面積)，該暗電流小於10 pA/mm2。
在此實施例之一態樣中，暗電流(正規化至單位光導體偵測器面積)可小於5 pA/mm2，或小於1 pA/mm2，或小於0.5 pA/mm2。暗電流之位準在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。
在第十三說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光導體偵測器具有每一光導體偵測器像素之電荷捕集之位準，該位準係藉由在單一放射攝影圖框期間由於捕集而損失的成像信號(指示在光導層中所產生之電子電洞對)之量來定量，且表達為在電荷捕集與電荷釋放處於平衡之條件下獲得的成像信號之百分比，每一光導體偵測器像素之電荷捕集之該位準小於約20%。
在此實施例之一態樣中，每一光導體偵測器像素之電荷捕集之位準可(例如)取決於所要或所達成之平坦化之程度而小於15%、小於10%或小於5%。
在第十四說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光導體偵測器具有每一光導體偵測器像素之電荷釋放，每一光導體偵測器像素之電荷釋放係藉由在具有輻射之情況下且在電荷捕集與電荷釋放處於平衡之條件下獲取的一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間、自捕集狀態釋放的成像信號(指示在光導層中所產生的電子電洞對)之量來定量，且表達為在電荷捕集與釋放處於平衡之條件下獲得的成像信號之百分比，每一光導體偵測器像素之電荷釋放小於約15%。
在此實施例之一態樣中，每一光導體偵測器像素之電荷釋放可(例如)取決於所要或所達成之平坦化之程度而小於10%、小於5%或小於3%。
在第十五說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該光導體偵測器具有每一光導體偵測器像素之延滯，每一光導體偵測器像素之延滯係藉由在具有輻射之情況下獲取的一個圖框或一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間、自捕集狀態釋放之成像信號(該成像信號指示在光導層中所產生之電子電洞對，且該成像信號起源於在一或多個先前圖框中所捕集的電荷)之量來定量，且表達為來自先前圖框之成像信號之百分比，每一光導體偵測器像素之延滯小於約15%。
在此實施例之一態樣中，每一光導體偵測器像素之延滯可(例如)取決於所要或所達成之平坦化之程度而小於10%、小於5%或小於3%。
在第十六說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極在該像素電路之上延伸且具有一橫向邊緣、一縱向邊緣，及在該橫向邊緣與該縱向邊緣之相交處之一轉角。該橫向邊緣及該縱向邊緣中之至少一者包括一傾斜邊緣。
在第十七說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一鈍化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該鈍化層具有高於像素電路元件之一第一表面反曲。該第二電極具有高於該第一表面反曲之一第二表面反曲。該第二表面反曲具有大於1/2微米之一曲率半徑。
該第二表面反曲可具有一大於1微米、或大於5微米、或大於10微米或大於100微米之曲率半徑。該鈍化層可為一平坦化之鈍化層。感光層可為一平坦化之光導層。
在第十八說明實施例中，一輻射感測器包括一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括：像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面可至少部分地重疊於該像素電路且可無展現指示下伏像素電路之表面特徵。
在第十九說明實施例中，一種用於製造一輻射感測器之方法包括：在一基底基板上形成像素電路元件，在該等像素電路元件之上形成一平坦化層，在該平坦化層中形成一孔洞以曝露至該等像素電路元件之一連接件，使該圖案化之孔洞金屬化，形成與該金屬化孔洞電接觸之一第一電極，及在該第一電極上形成對光或電離輻射敏感之一層。形成該平坦化層在至少部分地重疊於該像素電路之該第一電極之一表面上提供一表面反曲，該表面反曲高於該像素電路之特徵、具有大於1/2微米之一曲率半徑。
在此實施例之一態樣中，將一感光層及一可透射光子之第二電極形成於第一電極上，且將一鈍化層形成於該可透射光子之第二電極上，且將一閃爍層形成於此鈍化層上，該閃爍層經組態以在與電離輻射相互作用時發射光子。在此例子中，感光層可為平坦化的或可在形成可透射光子之第二電極之前使感光層平坦化。
在此實施例之一不同態樣中，將一光導層形成於第一電極上(該光導層經組態以在與x光或其他電離輻射相互作用時產生電子電洞對)，且將一可透射電離輻射之第二電極形成於該光導層上。
在此等兩個態樣中，一第二電極可安置於閃爍層上之鈍化層上或安置於光導層上之囊封層上。在此等兩個態樣中，一金屬板可安置於閃爍層上或安置於閃爍層上之囊封上，或安置於可透射電離輻射之第二電極上之囊封層上。
在此實施例之一態樣中，可(例如)取決於所要或所達成之平坦化之程度而形成平坦化層以具有一大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。可藉由對所沈積之鈍化層之化學機械拋光來形成平坦化層。或者，可藉由旋塗一鈍化層且接著對彼鈍化層進行化學機械拋光來形成平坦化層。或者，可藉由使用旋塗在一(或第一)鈍化層之頂部上沈積另一鈍化層且接著對該另一(或第二)鈍化層進行化學機械拋光來形成平坦化層。平坦化層可至少部分地在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上或在兩級像素內放大器元件之上平坦化。
在此實施例之一態樣中，第一電極之接近輻射感測器之鄰近像素之間的間隙區的末端可為傾斜的。在此實施例之一態樣中，可(例如)取決於所要或所達成之平坦化之程度而使金屬化孔洞逐漸變細而具有一大於1/2微米、或大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此第十九實施例之一態樣中，可在基底基板上形成在第一說明實施例之態樣中針對像素電路元件及感光層所列出之特徵。舉例而言，當形成一閃爍層時，可在可透射光子之第二電極上形成以下各項中之至少一者：CsI:T1、Gd2O2S:Tb、CsI:Na、NaI:Tl、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu1.8Yb0.2SiO5:Ce、Gd2SiO5:Ce、BaFCl:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAlO3:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3:Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCGl、HFG:Ce3+(5%)及C14H10。可在提供閃爍層之前在第二電極上形成一鈍化層。舉例而言，當形成一感光層時，形成以下各項中之至少一者：1)跨越複數個光偵測器像素延伸之連續感光層，或2)與該複數個光偵測器像素中之一者相關聯的離散感光層。
舉例而言，當形成一光導層時，可在第一電極上形成以下半導體中之至少一者：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、IB-VIB及IVB-VIIB，或更具體言之，可在第一電極上形成以下各項中之至少一者：a-Se、PbI2、HgI2、PbO、CdZnTe、CdTe、Bi2S3、Bi2Se3、BiI3、BiBr3、CdS、CdSe、HgS、Cd2P3、InAs、InP、In2S3、In2Se3、Ag2S、PbI4 -2及Pb2I7 -3。舉例而言，當形成一光導層時，形成以下各項中之至少一者：1)跨越複數個光導體偵測器像素延伸之連續光導層，或2)與該複數個光導體偵測器像素中之一者相關聯的離散光導層。
舉例而言，當形成像素電路元件時，可在基底基板上形成非晶系半導體電晶體或微晶半導體電晶體或多晶半導體電晶體中之至少一者。當形成像素電路元件時，可在基底基板上形成以下各項中之至少一者：定址電晶體、放大器電晶體，及重設電晶體。當形成像素電路元件時，可在基底基板上形成以下各項中之至少一者：矽半導體、氧化物半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜。當形成像素電路元件時，可在基底基板上形成以下各項中之至少一者：薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面。
另外，在第十九說明實施例中，可將一第二電極形成於對光或電離輻射敏感之層上。可將一金屬板形成於可透射光子之第二電極上或形成於閃爍層上之囊封上。在第十九說明實施例中，可將一金屬板形成於可透射電離輻射之第二電極上或形成於可透射電離輻射之第二電極上之囊封層上。
在第二十說明實施例中，一種用於製造一輻射感測器之方法包括：在一基底基板上形成像素電路元件，在該像素電路上方形成一第一電極及一感光層，使該感光層平坦化，在該平坦化之感光層上形成一可透射光子之第二電極，及在該可透射光子之第二電極上形成一閃爍器層。該第一電極及該第二電極中之至少一者具有高於該像素電路之特徵之一表面反曲，該表面反曲(例如)取決於所要或所達成之平坦化之程度而具有一大於1/2微米、或大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在第二十一說明實施例中，一種用於製造一輻射感測器之方法包括：在一基底基板上形成像素電路元件，在該像素電路上方形成一第一電極及一光導層，使該光導層平坦化，及在該平坦化之光導層上形成一可透射電離輻射之第二電極。該可透射電離輻射之第二電極具有高於該像素電路之特徵之一表面反曲，該表面反曲(例如)取決於所要或所達成之平坦化之程度而具有一大於1/2微米、或大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在第二十二說明實施例中，一種用於製造一輻射感測器之方法包括：在一基底基板上形成像素電路元件，在該等像素電路元件之上形成一平坦化層，在該平坦化層中形成一孔洞以曝露至該等像素電路元件之一連接件，使該圖案化之孔洞金屬化，形成與該金屬化孔洞電接觸之一第一電極，及在該第一電極上形成對光或電離輻射敏感之一層。形成該平坦化層提供第一電極之一表面，該表面至少部分地重疊於該像素電路，該表面無展現指示下伏像素電路之表面特徵。
在第二十三說明實施例中，一種用於製造一輻射感測器之方法包括：在一基底基板上形成像素電路元件，在該像素電路上方形成一第一電極及一感光層，使該感光層平坦化，在該平坦化之感光層上形成一可透射光子之第二電極，及在該可透射光子之第二電極上形成一閃爍器層。使該感光層平坦化提供第二電極之一表面，該表面至少部分地重疊於該像素電路，該表面無展現指示下伏像素電路之表面特徵。
在第二十四說明實施例中，一輻射感測器包括：一閃爍層，該閃爍層經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極。該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號，且該像素電路包括氧化物半導體。該輻射感測器包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。該表面反曲具有大於1/2微米之一曲率半徑。
在此實施例之一態樣中，氧化物半導體包括以下各項中之至少一者：含鋅氧化物、SnO2、TiO2、Ga2O3、InGaO、In2O3及InSnO。含鋅氧化物可包括ZnO、InGaZnO、InZnO、ZnSnO中之至少一者。氧化物半導體可包括非晶系半導體或多晶半導體中之至少一者。
第二十四實施例因此在範疇上類似於第一實施例且包括上文所論述之第一實施例之態樣，接著描述較佳組合之實例。
該表面反曲可(例如)取決於所要或所達成之平坦化之程度而具有一大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。在另一態樣中，該第一電極及該第二電極中之至少一者之表面可至少部分地重疊於該像素電路且可無展現指示下伏像素電路之表面特徵。
在此實施例之一態樣中，位址線及資料線安置於光偵測器之下，且平坦化層安置於位址線及資料線上以及位址線及資料線之介層孔上。平坦化層可接著完全地或部分地在像素電路之特徵之上、在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上及/或在兩級像素內放大器元件之上平坦化。平坦化層可為鈍化層、介電層或絕緣層中之至少一者。
在此實施例之一態樣中，輻射感測器可包括安置於光偵測器之下之位址線及資料線，且平坦化層安置於位址線及資料線上以及位址線及資料線之介層孔上。另外，電介層孔互連件可延伸穿過平坦化層且將第一電極連接至像素電路。與感光層接觸之電介層孔互連件之表面反曲可具有一大於1/2微米、大於1微米、大於5微米、大於10微米及大於100微米之曲率半徑。
在此實施例之一態樣中，感光層可為p-i-n半導體堆疊、n-i-p半導體堆疊或金屬絕緣體半導體堆疊中之一者。像素電路可包括薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面中之一者。像素電路可進一步包括非晶系半導體電晶體或多晶半導體電晶體或微晶半導體電晶體中之一者。像素電路可包括定址電晶體、放大器電晶體及重設電晶體中之至少一者。像素電路可進一步包括由非晶矽、低溫非晶矽及微晶矽中之至少一者製成的元件。像素電路可進一步包括由以下各項中之至少一者製成的元件：矽半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜，或其他半導電材料。
在此實施例之一態樣中，感光層可為以下各項中之至少一者：1)跨越複數個光偵測器像素延伸之連續感光層，或2)與該複數個光偵測器像素中之各別者相關聯的離散感光層。閃爍層可為以下各項中之至少一者：CsI:T1、Gd2O2S:Tb、CsI:Na、NaI:Tl、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu1.8Yb0.2SiO5:Ce、Gd2SiO5:Ce、BaFCl:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAlO3:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3:Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCGl、HFG:Ce3+(5%)及C14H10，或其他閃爍器材料。
在此實施例之一態樣中，輻射感測器可包括一支撐像素電路、光偵測器及閃爍層之基底基板，且可包括以規則圖案排列於該基底基板上之複數個光偵測器像素。在此實施例之一態樣中，該可透射光子之第二電極可形成一用於該複數個光偵測器像素之偏壓平面。像素電路之一部分可安置於基底基板上在鄰近光偵測器像素之間的間隙區中。此部分可包括薄膜電晶體、二極體、電容器、電阻器、介層孔、跡線、控制線、位址線及接地平面中之一者。在此實施例之一態樣中，第一電極可具有終止於該間隙區近旁之傾斜末端。
在此實施例之一態樣中，在第一電極與可透射光子之第二電極之間的暗電流(正規化至單位光偵測器面積)可小於10 pA/mm2，或小於5 pA/mm2，或小於1 pA/mm2，或小於0.5 pA/mm2。暗電流之位準在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。在此實施例之一態樣中，在感光層中最接近表面反曲之區中的電場可為在一對平行的第一電極與第二電極之間的感光層中之電場的60%以上及300%以下。電場之變化在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。
在此實施例之一態樣中，感測器可包括一安置於閃爍層上之金屬板。
在此實施例之一態樣中，每一光偵測器像素之電荷捕集之位準(其係藉由在單一放射攝影圖框期間由於捕集而損失之該成像信號之量來定量，且表達為在電荷捕集與電荷釋放處於平衡之條件下獲得的成像信號之百分比)(例如)取決於所要或所達成之平坦化之程度而可小於20%、可小於15%、小於10%或小於5%。
在此實施例之一態樣中，每一光偵測器像素之電荷釋放(其係藉由在具有輻射之情況下且在電荷捕集與電荷釋放處於平衡之條件下獲取的一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間、自捕集狀態釋放的該成像信號之量來定量，且表達為在電荷捕集與釋放處於平衡之條件下獲得的成像信號之百分比)可(例如)取決於所要或所達成之平坦化之程度而小於15%、小於10%、小於5%或小於3%。
該光偵測器具有每一光偵測器像素之延滯，每一光偵測器像素之延滯係藉由在具有輻射之情況下獲取的一個圖框或一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間、自捕集狀態釋放之成像信號(該成像信號指示在感光層中所產生之電子電洞對，且該成像信號起源於在一或多個先前圖框中所捕集的電荷)之量來定量，且表達為來自先前圖框之成像信號之百分比，每一光偵測器像素之延滯小於約15%。在此實施例之一態樣中，每一光偵測器像素之延滯可(例如)取決於所要或所達成之平坦化之程度而小於10%、小於5%或小於3%。
在第二十五說明實施例中，一輻射感測器包括一光導體偵測器，其按次序具有一第一電極、一光導層，及一可透射電離輻射之第二電極。該光導層經組態以在與電離輻射相互作用時產生電子電洞對。該輻射感測器包括像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號，且該像素電路包括氧化物半導體。該輻射感測器包括一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面。該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。
在此實施例之一態樣中，氧化物半導體包括以下各項中之至少一者：含鋅氧化物、SnO2、TiO2、Ga2O3、InGaO、In2O3及InSnO。含鋅氧化物可包括ZnO、InGaZnO、InZnO、ZnSnO中之至少一者。氧化物半導體可包括非晶系半導體或多晶半導體中之至少一者。
第二十五實施例因此在範疇上類似於第十實施例且包括上文所論述之第十實施例之態樣，接著描述較佳組合之實例。
在此實施例之一態樣中，平坦化層可為鈍化層、介電層或絕緣層中之至少一者。在此實施例之一態樣中，第一電極或第二電極之高於像素電路之表面反曲具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。在另一態樣中，該第一電極及該第二電極中之至少一者之表面可至少部分地重疊於該像素電路且可無展現指示下伏像素電路之表面特徵。
在此實施例之一態樣中，位址線及資料線安置於光導體偵測器之下，且平坦化層安置於位址線及資料線上以及位址線及資料線之介層孔上。另外，電介層孔互連件可延伸穿過平坦化層且將第一電極連接至像素電路。與感光層接觸之電介層孔互連件之表面反曲可具有一大於1/2微米、大於1微米、大於5微米、大於10微米及大於100微米之曲率半徑。
在此實施例之一態樣中，像素電路可包括薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面中之一者。像素電路可進一步包括非晶系半導體電晶體或多晶半導體電晶體或微晶半導體電晶體中之一者。像素電路可包括定址電晶體、放大器電晶體及重設電晶體中之至少一者。像素電路可進一步包括由非晶矽、低溫非晶矽及微晶矽中之至少一者製成的元件。像素電路可進一步包括由以下各項中之至少一者製成的元件：矽半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜，或其他半導電材料。
在此實施例之一態樣中，一金屬板可安置於該可透射電離輻射之第二電極上或可安置於該可透射電離輻射之第二電極上之囊封層上。另外，平坦化層可至少部分地在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上或在兩級像素內放大器元件之上平坦化。
在此實施例之一態樣中，光導層可為以下各項中之至少一者：1)跨越複數個光導體偵測器像素延伸之連續光導層，或2)與該複數個光導體偵測器像素中之各別者相關聯的離散光導層。輻射感測器可包括一支撐像素電路及光導層之基底基板。輻射感測器可包括以規則圖案排列於該基底基板上之複數個光導體偵測器像素。在此實施例之一態樣中，該可透射電離輻射之第二電極可形成一用於該複數個光導體偵測器像素之偏壓平面。像素電路之一部分可安置於基底基板上在鄰近光導體偵測器像素之間的間隙區中。此部分可包括薄膜電晶體、二極體、電容器、電阻器、介層孔、跡線、控制線、位址線及接地平面中之一者。第一電極可具有終止於該間隙區近旁之傾斜末端。
因此，在第二十五說明實施例中，光導層在與x光或其他電離輻射相互作用時產生電子電洞對。光導層可包括以下半導體中之至少一者：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、IB-VIB及IVB-VIIB，且更具體言之，可包括以下各項中之至少一者：a-Se、PbI2、HgI2、PbO、CdZnTe、CdTe、Bi2S3、Bi2Se3、BiI3、BiBr3、CdS、CdSe、HgS、Cd2P3、InAs、InP、In2S3、In2Se3、Ag2S、PbI4-2及Pb2I7 -3。
在此實施例之一態樣中，在第一電極與第二電極之間的暗電流(正規化至單位光導體偵測器面積)可小於10 pA/mm2，或小於5 pA/mm2，或小於1 pA/mm2，或小於0.5 pA/mm2。暗電流之位準在某種程度上與上文所論述的平坦化之程度及表面反曲之曲率半徑耦合。
在此實施例之一態樣中，每一光導體偵測器像素之電荷捕集之位準(其係藉由在單一放射攝影圖框期間由於捕集而損失之該成像信號之量來定量，且表達為在電荷捕集與電荷釋放處於平衡之條件下獲得的成像信號之百分比)(例如)取決於所要或所達成之平坦化之程度而可小於20%、可小於15%、小於10%或小於5%。
在此實施例之一態樣中，每一光導體偵測器像素之電荷釋放(其係藉由在具有輻射之情況下且在電荷捕集與電荷釋放處於平衡之條件下獲取的一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間，自捕集狀態釋放的該成像信號之量來定量，且表達為在電荷捕集與釋放處於平衡之條件下獲得的成像信號之百分比)(例如)取決於所要或所達成之平坦化之程度而可小於15%、可小於10%、小於5%或小於3%。
該光導體偵測器具有每一光導體偵測器像素之延滯，每一光導體偵測器像素之延滯係藉由在具有輻射之情況下獲取的一個圖框或一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間、自捕集狀態釋放之成像信號(該成像信號指示在光導層中所產生之電子電洞對，且該成像信號起源於在一或多個先前圖框中所捕集的電荷)之量來定量，且表達為來自先前圖框之成像信號之百分比，每一光導體偵測器像素之延滯小於約15%。在此實施例之一態樣中，每一光導體偵測器像素之延滯可(例如)取決於所要或所達成之平坦化之程度而小於10%、小於5%或小於3%。
在第二十六說明實施例中，一種用於製造一輻射感測器之方法包括：在一基底基板上形成像素電路元件，其中該像素電路包括氧化物半導體；在該等像素電路元件之上形成一平坦化層；在該平坦化層中形成一孔洞以曝露至該等像素電路元件之一連接件；使該圖案化之孔洞金屬化；形成與該金屬化孔洞電接觸之一第一電極；及在該第一電極上形成對光或電離輻射敏感之一層。該平坦化層在至少部分地重疊於該像素電路之第一電極之一表面上提供高於該像素電路之特徵的一表面反曲。該表面反曲可(例如)取決於所要或所達成之平坦化之程度而具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，氧化物半導體包括以下各項中之至少一者：含鋅氧化物、SnO2、TiO2、Ga2O3、InGaO、In2O3及InSnO。含鋅氧化物可包括ZnO、InGaZnO、InZnO、ZnSnO中之至少一者。氧化物半導體可包括非晶系半導體或多晶半導體中之至少一者。
在此實施例之一態樣中，將一感光層及一可透射光子之第二電極形成於第一電極上，且將一鈍化層形成於該可透射光子之第二電極上，且將一閃爍層形成於此鈍化層上，該閃爍層經組態以在與電離輻射相互作用時發射光子。在此例子中，感光層可為平坦化的或可在形成可透射光子之第二電極之前使感光層平坦化。
在此實施例之一不同態樣中，將一光導層形成於第一電極上(該光導層經組態以在與x光或其他電離輻射相互作用時產生電子電洞對)，且將一可透射電離輻射之第二電極形成於該光導層上。
在此等兩個態樣中，一第二電極可安置於閃爍層上之鈍化層上或安置於光導層上之囊封層上。在此等兩個態樣中，一金屬板可安置於閃爍層上或安置於閃爍層上之囊封上，或安置於可透射電離輻射之第二電極上之囊封層上。
在此實施例之一態樣中，可(例如)取決於所要或所達成之平坦化之程度而形成平坦化層以具有一大於1/2微米、大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。可藉由對所沈積之鈍化層之化學機械拋光來形成平坦化層。或者，可藉由旋塗一鈍化層且接著對彼鈍化層進行化學機械拋光來形成平坦化層。或者，可藉由使用旋塗在一(或第一)鈍化層之頂部上沈積另一鈍化層且接著對該另一(或第二)鈍化層進行化學機械拋光來形成平坦化層。平坦化層可至少部分地在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上或在兩級像素內放大器元件之上平坦化。
在此實施例之一態樣中，第一電極之接近輻射感測器之鄰近像素之間的間隙區的末端可為傾斜的。在此實施例之一態樣中，可(例如)取決於所要或所達成之平坦化之程度而使金屬化孔洞逐漸變細而具有一大於1/2微米、或大於1微米、大於5微米、大於10微米或大於100微米之曲率半徑。
在此實施例之一態樣中，可在基底基板上形成在第一說明實施例之態樣中針對像素電路元件及感光層所列出之特徵。舉例而言，當形成一閃爍層時，可在可透射光子之第二電極上形成以下各項中之至少一者：CsI:Tl、Gd2O2S:Tb、CsI:Na、NaI:Tl、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu18Yb0.2SiO5:Ce、Gd2SiO5:Ce、BaFCl:Eu2+、BaSO4:Eu2+、BaFBr:Eu2+、LaOBr:Tb3+、LaOBr:Tm3+、La2O2S:Tb3+、Y2O2S:Tb3+、YTaO4、YTaO4:Nb、ZnS:Ag、(Zn,Cd)S:Ag、ZnSiO4:Mn2+、CsI、LiI:Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5:Ce3+、YAlO3:Ce3+、CsF、CaF2:Eu2+、BaF2、CeF3、Y1.34Gd0.6O3:Eu3+、Pr、Gd2O2S:Pr3+、Ce、SCGl、HFG:Ce3+(5%)及C14H10。舉例而言，當形成一感光層時，形成以下各項中之至少一者:1)跨越複數個光偵測器像素延伸之連續感光層，或2)與該複數個光偵測器像素中之一者相關聯的離散感光層。
舉例而言，當形成一光導層時，可在第一電極上形成以下半導體中之至少一者：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、IB-VIB及IVB-VIIB，或更具體言之，可在第一電極上形成以下各項中之至少一者：a-Se、PbI2、HgI2、PbO、CdZnTe、CdTe、Bi2S3、Bi2Se3、BiI3、BiBr3、CdS、CdSe、HgS、Cd2P3、InAs、InP、In2S3、In2Se3、Ag2S、PbI4 -2及Pb2I7 -3。舉例而言，當形成一光導層時，形成以下各項中之至少一者：1)跨越複數個光導體偵測器像素延伸之連續光導層，或2)與該複數個光導體偵測器像素中之一者相關聯的離散光導層。
此外，當在基底基板上形成像素電路元件時，像素電路可進一步包括非晶系半導體電晶體或多晶半導體電晶體或微晶半導體電晶體中之一者。像素電路可包括定址電晶體、放大器電晶體及重設電晶體中之至少一者。像素電路可進一步包括由非晶矽、低溫非晶矽及微晶矽中之至少一者製成的元件。像素電路可進一步包括由以下各項中之至少一者製成的元件：矽半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜，或其他半導電材料。
鑒於上述教示，本發明之眾多修改及變化係可能的。因此，應理解，在附加申請專利範圍之範疇內，可以不同於如本文中特別描述之方式的方式來實踐本發明。
圖1.　圖1為a-Si TFT之一形式之示意性三維圖式。自斜角檢視TFT之頂部。雖然TFT之說明為一般性的，但該圖式亦描繪在TFT為AMFPI像素中之定址開關之情況下所需的位址線。因此，該圖說明閘極位址線之一區段(在其連接至TFT之閘極的點處)，及資料位址線之一區段(在其連接至TFT之汲極的點處)。TFT之通道具有15 μm之寬度及10 μm之長度，如藉由虛線箭頭指示。連續底部介電層及a-Si層被說明為在很大程度上透明，以便允許下伏特征可見。另外，為了呈現之清晰起見，相對於平行於基板之方向，在垂直於基板之方向上將圖式放大4倍，且僅描繪基板厚度之部分。由疊印於圖式上之黑色實線框界定的平面指示在圖2中顯現之橫截面圖之位置。此圖式中之其他有標記要素在圖2說明中加以描述。
圖2.　圖2為圖1中所展示之a-Si TFT之示意性橫截面圖。此橫截面之位置對應於由圖1中之線框界定的平面，且TFT之元件之灰階陰影的約定大致對應於圖1中所使用之約定。為了呈現之清晰起見，相對於平行於基板之方向，在垂直於基板之方向上已將圖式放大8倍，且僅描繪基板厚度之部分。使用標記來指示基板、TFT之閘極、源極及汲極、TFT中之底部介電層及頂部介電層、形成TFT之通道之a-Si層，及用以完成此n-型電晶體之結構的n+型摻雜a-Si材料。
圖3.　圖3為多晶-Si TFT之一形式之示意性三維圖式。自斜角檢視TFT之頂部。雖然TFT之說明為一般性的，但該圖式亦描繪在TFT為AMFPI像素中之定址開關之情況下所需的位址線。因此，該圖說明閘極位址線之一區段(在其連接至TFT之多晶-Si閘極的點處)，及資料位址線之一區段(在於介層孔處建立至TFT之汲極之接點的點處)。TFT之通道具有15 μm之寬度及10 μm之長度，如由虛線箭頭指示。連續鈍化層(鈍化#1)經說明為在很大程度上透明，以便允許下伏特征可見。另外，為了呈現之清晰起見，相對於平行於基板之方向，在垂直於基板之方向上將圖式放大4倍，且僅描繪基板厚度之部分。藉由疊印於圖式上之黑色實線框界定的平面指示在圖4中顯現之橫截面圖之位置。此圖式中之其他有標記要素在圖4說明中加以描述。
圖4.　圖4為圖3中所展示之多晶-Si TFT之示意性橫截面圖。此橫截面之位置對應於由圖3中之線框界定的平面且TFT之元件之灰階陰影的約定大致對應於圖3中所使用之約定。為了呈現之清晰起見，相對於平行於基板之方向，在垂直於基板之方向上已將圖式放大8倍，且僅描繪基板厚度之部分。使用標記來指示基板、緩衝鈍化、閘極介電質、TFT之閘極(其在此狀況下由多晶-Si形成)、用以形成TFT通道(在閘極介電質之下)之活性多晶-Si層以及TFT之源極及汲極(由疊印於多晶-Si層之部分之上的成角度線指示)，及在TFT之上之鈍化層(「鈍化#1」)。此橫截面圖之位置並不展示閘極位址線與多晶-Si閘極之間的連接。
圖5.　圖5為來自主動式矩陣成像陣列之像素的示意性電路圖，該主動式矩陣成像陣列使用入射輻射之間接偵測。由筆直虛線界定之區指示像素之邊界。
圖6.　圖6為具有一離散光電二極體之間接偵測像素之一形式的示意性橫截面圖。此表示圖5中之像素電路之一特定結構實施且稱作基線架構。該視圖平行於閘極位址線之方向，閘極位址線在此橫截面中不可見。垂直虛線之間的距離表示一個像素之寬度。為了清晰之目的，此說明中之層及特徵未按比例繪製。
圖7.　圖7為來自主動式矩陣成像陣列之像素的示意性電路圖，該主動式矩陣成像陣列使用入射輻射之直接偵測。標記、線及符號之約定類似於圖5中所使用之彼等約定。由筆直虛線界定之區指示像素之邊界。
圖8.　圖8為直接偵測像素之一形式之示意性橫截面圖。該視圖平行於閘極位址線之方向，閘極位址線在此橫截面中不可見。標記、線、符號及箭頭之約定類似於圖6中所使用之彼等約定。垂直虛線之間的距離表示一個像素之寬度。為了清晰之目的，此說明中之層及特徵未按比例繪製。又，未說明TFT及介層孔對光導體之拓撲之一致性的影響。
圖9.　圖9為間接偵測主動式矩陣陣列之四個鄰近像素的示意性呈現。此等像素之設計表示分別在圖5及圖6中所說明的像素電路之實施及基線架構之實施。圖式中之每一像素顯露了該設計之不同程度的架構細節。在圖底部之像素中，僅展示閘極位址線及定址TFT之閘極。在左手側之像素中，已添加定址TFT之源極及汲極，以及被光電二極體之n+型摻雜a-Si層覆蓋之底部電極。在右手側像素中，說明了統稱為光電二極體堆疊之n+型摻雜a-Si、純質a-Si、p+型摻雜a-Si及頂部光學透明電極的組合層。在此設計中，底部電極輕微地延伸超出堆疊之邊緣。在圖頂部之像素中，已添加憑藉介層孔而連接至定址TFT之汲極的資料位址線，及憑藉介層孔而連接至光電二極體之頂部電極的偏壓線。
圖10.　圖10為一對間接偵測主動式矩陣陣列之在單一像素之區中的頂面的顯微照片。在每一狀況下，設計表示圖6中所說明之基線架構之實施。(a)為來自早先陣列之像素的顯微照片，該早先陣列具有對應於圖9中之說明之設計。(b)為來自稍後陣列設計之像素的顯微照片，在該稍後陣列設計中，已經由像素設計之最佳化而增加光學填充因子。在每一顯微照片中，定址TFT定位於由疊印於影像上之圓標明界限的區中，且亦指示閘極位址線、資料位址線、偏壓線及光電二極體之位置。注意，在每一顯微照片中，未被偏壓線遮住的光電二極體之部分之頂面看起來非常一致。
圖11.　圖11為具有離散的平面外光電二極體結構之間接偵測像素設計的橫截面圖的示意性圖式。該視圖平行於閘極位址線之方向，閘極位址線在此橫截面中不可見。圖式中之標記、線、箭頭、符號及約定類似於圖6中所使用之彼等標記、線、箭頭、符號及約定。垂直虛線之間的距離表示一個像素之寬度。為了清晰之目的，此說明中之層及特徵未按比例繪製。又，未說明TFT及介層孔對光電二極體之拓撲之一致性的影響。
圖12.　圖12為具有連續的平面外光電二極體結構之間接偵測像素設計的橫截面圖的示意性圖式。該視圖平行於閘極位址線之方向，閘極位址線在此橫截面中不可見。圖式中之標記、線、箭頭、符號及約定類似於圖11中所使用之彼等標記、線、箭頭、符號及約定。垂直虛線之間的距離表示一個像素之寬度。為了清晰之目的，此說明中之層及特徵未按比例繪製。又，未說明TFT及介層孔對光電二極體之拓撲之一致性的影響。
圖13.　圖13為間接偵測主動式矩陣陣列之四個鄰近像素的示意性呈現。此等像素之設計表示分別在圖5及圖12中所說明的像素電路之實施及架構之實施。圖式中之每一像素顯露了該設計之不同程度的架構細節。在圖底部之像素中，僅展示閘極位址線及定址TFT之閘極。在左手側像素中，已添加定址TFT之源極及汲極、資料位址線，及後部接點。在右手側像素中，說明了底部電極，包括將此電極連接至後部接點(其駐留於由虛線標明界限之區中)之介層孔。在圖頂部之像素圖中，展示連續光電二極體結構之簡單表示，其中n+型摻雜層不可見且光電二極體之剩餘層未加以區別。
圖14.　圖14為間接偵測主動式矩陣陣列之在單一像素之區中的頂面的顯微照片。設計表示圖12中所說明之架構之實施且對應於圖13中之呈現。指示了閘極位址線、資料位址線、底部電極及將此電極連接至後部接點之介層孔的位置。注意，影像中可見之各種細節對應於連續光電二極體結構之頂部的拓撲。
圖15.　圖15為來自基於主動式像素設計之間接偵測陣列之像素的示意性電路圖，該主動式像素設計具有單級像素內放大器。指示了資料位址線、閘極位址線、重設TFT(TFTRST)、源極隨耦器TFT(TFTSF)、定址TFT(TFTADDR)，及光電二極體(PD，具有電容CPD)。VBIAS為施加至光電二極體之頂部電極之反向偏壓電壓的量值，且VG-RST、VD-RST及VCC為用以操作陣列之其他電壓。TFT中之兩者，TFTRST及TFTADDR經說明為具有雙閘極結構。所有TFT皆為n-型電晶體。
圖16.　圖16為基於主動式像素設計之間接偵測陣列的四個鄰近像素之示意性呈現，該主動式像素設計使用多晶-Si TFT。此等像素之設計表示圖15中所說明之像素電路之實施。此圖中之TFT具有類似於圖3及圖4中所說明之多晶-Si TFT之結構的結構。光電二極體具有類似於圖12中所展示之結構之連續結構。圖式中之每一像素顯露了該設計之不同程度的架構細節。在圖底部之像素中，展示了每一TFT之閘極(由多晶-Si形成)、用以形成每一TFT之通道之活性多晶-Si、閘極位址線，及用於重設TFT之操作中的重設電壓線。在左手側像素中，已添加資料位址線、後部接點、供電電壓線，以及各種跡線及介層孔。在右手側像素中，說明了底部電極，包括將此電極連接至後部接點之介層孔。在圖頂部之像素中，展示了連續光電二極體結構之簡單表示，其中圖案化之n+型摻雜層不可見且光電二極體之剩餘層未加以區別。
圖17.　圖17為間接偵測陣列之在單一像素之區中的頂面的顯微照片。該設計表示圖15中所說明之像素電路之實施且對應於圖16中之呈現。顯微照片經定向以使得陣列之閘極位址線及資料位址線(其在該設計之連續光電二極體之下方)之方向分別沿著此影像之平面垂直地及水平地對準。一由粗虛線(指示一個完整像素之邊界)及細的水平虛線(指示在稍後圖中顯現之橫截面圖之位置)形成的方框疊印於影像上。注意，影像中可見之各種細節對應於連續光電二極體結構之頂部的拓撲。
圖18.　圖18為來自基於主動式像素設計之間接偵測陣列之像素的示意性電路圖，該主動式像素設計具有兩級像素內放大器。指示了資料位址線、閘極位址線、重設TFT(TFTRST)、共源極放大器TFT(TFTCSA)、有效負載TFT(TFTAL)、源極隨耦器TFT(TFTSF)、定址TFT(TFTADDR)、回饋電容器(具有電容CFB)及光電二極體(PD，具有電容CPD)。VBIAS為施加至光電二極體之頂部電極之反向偏壓電壓的量值，且VG-RST、VG-AL、VCC及VGND為用以操作陣列之其他電壓。TFT中之兩者，TFTRST及TFTADDR經說明為具有雙閘極結構。在該等TFT中，TFTAL為p-型電晶體而剩餘電晶體為n-型。
圖19.　圖19為基於主動式像素設計之間接偵測陣列的四個鄰近像素之示意性呈現，該主動式像素設計使用多晶-Si TFT。此等像素之設計表示圖18中所說明之像素電路之實施。此圖中之TFT具有類似於圖3及圖4中所說明之多晶-Si TFT之結構的結構。光電二極體具有類似於圖12中所展示之結構之連續結構。圖式中之每一像素顯露了該設計之不同程度的架構細節。在圖底部之像素中，展示了各種TFT之閘極(由多晶-Si形成)、用以形成每一TFT之通道之活性多晶-Si，及閘極位址線。在左手側像素中，已添加資料位址線、後部接點，以及各種跡線及介層孔。在右手側像素中，說明了底部電極，包括將此電極連接至後部接點之介層孔。在圖頂部之像素中，展示了連續光電二極體結構之簡單表示，其中圖案化之n+型摻雜層不可見且光電二極體之剩餘層未加以區別。
圖20.　圖20為間接偵測陣列之在單一像素之區中的頂面的顯微照片。該設計表示圖18中所說明之像素電路之實施且對應於圖19中之呈現。顯微照片經定向以使得陣列之閘極位址線及資料位址線(其在該設計之連續光電二極體之下方)之方向分別沿著此影像之平面垂直地及水平地對準。一由粗虛線(指示一個完整像素之邊界)及細的水平虛線(指示在稍後圖中顯現之橫截面圖之位置)形成的方框疊印於影像上。注意，在影像中可見之各種細節對應於連續光電二極體結構之頂部的拓撲。
圖21.　圖21為基於單級像素內放大器設計之間接偵測陣列的計算之橫截面圖，該單級像素內放大器設計使用多晶-Si TFT。設計表示圖15中所說明之像素電路之實施且對應於圖16及圖17中之說明。此橫截面之位置對應於垂直於陣列之頂面、穿過在圖17中顯現之細的水平虛線的平面。水平視野對應於略大於單一像素之距離，且垂直虛線之間的距離表示一個像素之寬度。此說明(由沈積、光微影、蝕刻及用於陣列之製造中的其他製程之計算模擬產生)展示陣列中之各種特徵及材料之次序、結構及原生拓撲。為了呈現之清晰起見，相對於平行於基板之方向，在垂直於基板之方向上已將圖式放大8倍，且僅描繪基板厚度之部分。
圖22.　圖22為基於兩級像素內放大器設計之間接偵測陣列的計算之橫截面圖，該兩級像素內放大器設計使用多晶-Si TFT。該設計表示圖18中所說明之像素電路之實施且對應於圖19及圖20中之說明。兩個橫截面之位置對應於垂直於陣列之頂面、穿過在圖20中顯現之細的水平虛線的平面。(a)此說明中之水平視野對應於略大於單一像素之距離，且垂直虛線之間的距離表示一個像素之寬度。(b)此說明中之水平視野對應於與圖21中之視野相同的距離，且僅展示一個像素之部分。此等說明(由沈積、光微影、蝕刻及用於陣列之製造中的其他製程之計算模擬產生)展示陣列中之各種特徵及材料之次序、結構及原生拓撲。為了呈現之清晰起見，相對於平行於基板之方向，在垂直於基板之方向上已將圖式放大8倍，且僅描繪基板厚度之部分。
圖23.　圖23為單級像素內放大器陣列之在單一像素之區中的俯視圖，其對應於圖16中所說明之設計。(a)為自用以產生圖21之相同計算模擬產生的說明。(b)為陣列之實際實現之表面的顯微照片，其對應於圖17中之顯微照片。注意，在每一視圖中可見之各種細節對應於連續光電二極體結構之頂部的原生拓撲。
圖24.　圖24為兩級像素內放大器陣列之在單一像素之區中的俯視圖，其對應於圖19中所說明之設計。(a)為自用以產生圖22之相同計算模擬產生的說明。(b)為陣列之實際實現之表面的顯微照片，其對應於圖20中之顯微照片。注意，在每一視圖中可見之各種細節對應於連續光電二極體結構之頂部的原生拓撲。
圖25.　圖25為說明曲率半徑之一般概念的圖式，曲率半徑可應用於表面之平坦度之改變的特性化。表面平坦度之改變的急劇性(亦即，突然性)之程度由半徑弧r來定量。(a)中所描述之較急劇(亦即，較突然)改變具有比(b)中所描繪之較不急劇改變短的曲率半徑。圖式之比例使得r 2=10×r 1 。
圖26.　圖26為基於單級像素內放大器設計之間接偵測陣列的計算之橫截面圖。(a)此視圖對應於在圖21中顯現之橫截面圖，但經由對該等鈍化層中之一者(鈍化#2)之完全平坦化而達成光電二極體結構的更一致之拓撲。(b)此視圖亦對應於在圖21中顯現之橫截面圖，但經由對鈍化#2之部分平坦化而達成光電二極體結構的更一致之拓撲。
圖27.　圖27為基於兩級像素內放大器設計之間接偵測陣列的計算之橫截面圖。(a)及(b)中之視圖分別對應於在圖22(a)及圖22(b)中顯現之橫截面圖，但經由對該等鈍化層中之一者(鈍化#2)之完全平坦化而達成光電二極體結構的更一致之拓撲。
圖28.　圖28為基於單級像素內放大器設計之間接偵測陣列的計算之橫截面圖。此視圖對應於在圖26(a)中顯現之橫截面圖，但經由對光電二極體之底部電極(由金屬#2層形成)之周邊邊緣的平滑化而達成光電二極體結構的更一致之拓撲。
圖29.　圖29為基於兩級像素內放大器設計之間接偵測陣列的計算之橫截面圖。此視圖對應於在圖27(a)中顯現之橫截面圖，但經由對光電二極體之底部電極(由金屬#2層形成)之周邊邊緣的平滑化而達成光電二極體結構的更一致之拓撲。
圖30.　圖30為基於單級像素內放大器設計之間接偵測陣列的計算之橫截面圖。此視圖對應於在圖28中顯現之橫截面圖，但經由對連接光電二極體之底部電極與後部接點之介層孔的窄化及用金屬填充彼等介層孔而達成光電二極體結構的甚至更一致之拓撲。
圖31.　圖31為單級像素內放大器陣列之在單一像素之區中的俯視圖，其係自計算模擬產生。(a)為對應於圖23(a)中所展示之相同視圖的說明。(b)為對應於(a)中之說明的說明，但經由對該等鈍化層中之一者(鈍化#2)之完全平坦化而達成光電二極體結構的更一致之拓撲。(c)為對應於(b)中之說明的說明，但經由對光電二極體之底部電極之周邊邊緣的平滑化而達成光電二極體結構的更一致之拓撲。(d)為對應於(c)中之說明的說明，但經由對連接光電二極體之底部電極與後部接點之介層孔的窄化及用金屬填充彼等介層孔而達成光電二極體結構的甚至更一致之拓撲。
圖32.　圖32為兩級像素內放大器陣列之在單一像素之區中的俯視圖，其係自計算模擬產生。(a)為對應於圖24(a)中所展示之相同視圖的說明。(b)為對應於(a)中之說明的說明，但經由對該等鈍化層中之一者(鈍化#2)之完全平坦化而達成光電二極體結構的更一致之拓撲。(c)為對應於(b)中之說明的說明，但經由對光電二極體之底部電極之周邊邊緣的平滑化而達成光電二極體結構的更一致之拓撲。(d)為對應於(c)中之說明的說明，但經由對連接光電二極體之底部電極與後部接點之介層孔的窄化及用金屬填充彼等介層孔而達成光電二極體結構的甚至更一致之拓撲。
圖33.　圖33為基於單級像素內放大器設計之間接偵測陣列的計算之橫截面圖。(a)此視圖對應於在圖21中顯現之橫截面圖，但經由對光電二極體中之純質a-Si層之完全平坦化而達成光電二極體結構之頂部電極的更一致之拓撲。(b)此視圖對應於在圖21中顯現之橫截面圖，但經由對光電二極體中之純質a-Si層之部分平坦化而達成光電二極體結構之頂部電極的更一致之拓撲。
圖34.　圖34為單級像素內放大器陣列之在單一像素之區中的俯視圖，其係自計算模擬產生。(a)為對應於圖23(a)中所展示之相同視圖的說明。(b)為對應於(a)中之說明的說明，但經由對光電二極體中之純質a-Si層之部分平坦化而達成光電二極體結構的更一致之拓撲。(c)為對應於(b)中之說明的說明，但經由對光電二極體中之純質a-Si層之完全平坦化而達成光電二極體結構的更一致之拓撲。
PC．．．光導體
PD．．．光電二極體
TFT．．．像素定址電晶體
TFTADDR．．．定址TFT
TFTAL．．．有效負載TFT
TFTCSA．．．共源極放大器TFT
TFTRST．．．重設TFT
TFTSF．．．源極隨耦器TFT
圖1為a-Si薄膜電晶體(TFT)之一形式之示意性三維圖，其展示自斜角檢視的TFT之頂部；
圖2為圖1中所展示之a-Si TFT的示意性橫截面圖；
圖3為多晶-Si TFT之一形式之示意性三維圖，其展示自斜角檢視的TFT之頂部；
圖4為圖3中所展示之多晶-Si TFT的示意性橫截面圖；
圖5為來自主動式矩陣成像陣列之像素的示意性電路圖，該主動式矩陣成像陣列使用入射輻射之間接偵測；
圖6為具有離散光電二極體之間接偵測像素設計之一形式的橫截面圖的示意性圖式，該間接偵測像素設計對應於圖5之像素電路之一特定結構實施且稱作基線架構；
圖7為來自主動式矩陣成像陣列之像素的示意性電路圖，該主動式矩陣成像陣列使用入射輻射之直接偵測；
圖8為直接偵測像素設計之一形式的橫截面圖的示意性圖式；
圖9為間接偵測主動式矩陣陣列之四個鄰近像素之示意性呈現，其對應於分別在圖5及圖6中所展示之像素電路及基線架構的實施；
圖10為一對間接偵測主動式矩陣陣列之在單一像素區中之頂面的顯微照片集合，其對應於圖6中之基線架構之實施；
圖11為具有離散的平面外光電二極體結構之間接偵測像素設計的橫截面圖的示意性圖式；
圖12為具有連續的平面外光電二極體結構之間接偵測像素設計的橫截面圖的示意性圖式；
圖13為間接偵測主動式矩陣陣列之四個鄰近像素之示意性呈現，其對應於分別在圖5及圖12中所展示之像素電路及架構的實施；
圖14為間接偵測主動式矩陣陣列之在單一像素區中之頂面的顯微照片，其對應於圖12中之像素架構之實施及圖13中之呈現；
圖15為來自基於主動式像素設計之間接偵測陣列的像素的示意性電路圖，該主動式像素設計具有單級像素內放大器；
圖16為基於主動式像素設計之間接偵測陣列的四個鄰近像素的示意性呈現，該主動式像素設計使用多晶-Si TFT，該示意性呈現對應於圖15中之像素電路及類似於圖12中之結構之光電二極體結構的實施；
圖17為間接偵測陣列之在單一像素區中之頂面的顯微照片，其對應於圖15中之像素電路之實施及圖16中之呈現；
圖18為來自基於主動式像素設計之間接偵測陣列的像素的示意性電路圖，該主動式像素設計具有兩級像素內放大器；
圖19為基於主動式像素設計之間接偵測陣列的四個鄰近像素的示意性呈現，該主動式像素設計使用多晶-Si TFT，該示意性呈現對應於圖18中之像素電路及類似於圖12中之結構之光電二極體結構的實施；
圖20為間接偵測陣列之在單一像素區中之頂面的顯微照片，其對應於圖18中之像素電路之實施及圖19中之呈現；
圖21為基於單級像素內放大器設計之間接偵測陣列的計算之橫截面圖，該單級像素內放大器設計使用多晶-Si TFT，該橫截面圖對應於圖16及圖17且展示各種特徵及材料之原生拓撲；
圖22(a)為基於兩級像素內放大器設計之間接偵測陣列的計算之橫截面圖，該兩級像素內放大器設計使用多晶-Si TFT，該橫截面圖對應於圖19及圖20且展示各種特徵及材料之原生拓撲；
圖22(b)對應於圖22(a)之一部分；
圖23(a)為單級像素內放大器陣列的在單一像素區中之俯視圖，該圖係根據用於圖21之相同計算獲得，該圖對應於圖16及圖17且展示連續光電二極體結構之頂部的原生拓撲；
圖23(b)為自圖17獲得之顯微照片，其經展示以用於與圖23(a)中的計算之俯視圖相比較之目的；
圖24(a)為兩級像素內放大器陣列的在單一像素區中之俯視圖，該圖係根據用於圖22之相同計算獲得，該圖對應於圖19及圖20且展示連續光電二極體結構之頂部的原生拓撲；
圖24(b)為自圖20獲得之顯微照片，其經展示以用於與圖24(a)中的計算之俯視圖相比較之目的；
圖25為說明曲率半徑之一般概念的一對圖式，曲率半徑可應用於表面之平坦度之改變的特性化；
圖26(a)為間接偵測陣列之計算之橫截面圖，其對應於圖21，但具有經由鈍化#2之完全平坦化而達成的更一致之拓撲；
圖26(b)為間接偵測陣列之計算之橫截面圖，其對應於圖21，但具有經由鈍化#2之部分平坦化而達成的更一致之拓撲；
圖27(a)為間接偵測陣列之計算之橫截面圖，其對應於圖22(a)，但具有經由鈍化#2之完全平坦化而達成的更一致之拓撲；
圖27(b)對應於圖27(a)之一部分；
圖28為間接偵測陣列之計算之橫截面圖，其對應於圖26(a)，但具有經由光電二極體之底部電極之周邊邊緣的平滑化而達成的更一致之拓撲；
圖29為間接偵測陣列之計算之橫截面圖，其對應於圖27(a)，但具有經由光電二極體之底部電極之周邊邊緣的平滑化而達成的更一致之拓撲；
圖30為間接偵測陣列之計算之橫截面圖，其對應於圖28，但具有經由介層孔之窄化及用金屬填充彼等介層孔而達成的更一致之拓撲，該等介層孔連接光電二極體之底部電極與後部接點；
圖31(a)為單級像素內放大器陣列的在單一像素區中之俯視圖，該圖係自計算獲得且完全對應於圖23(a)，該圖展示頂部連續光電二極體結構之原生拓撲，且經包括以用於與此圖31中之剩餘視圖相比較之目的；
圖31(b)展示經由鈍化#2之完全平坦化而達成的相對於圖31(a)的表面拓撲之改良，該圖係自用於圖26(a)之相同計算獲得；
圖31(c)展示經由光電二極體之底部電極之周邊邊緣的平滑化而達成的相對於圖31(b)的表面拓撲之改良，該圖係自用於圖28之相同計算獲得；
圖31(d)展示經由介層孔之窄化及用金屬填充彼等介層孔而達成的相對於圖31(c)的表面拓撲之改良，該介層孔連接光電二極體之底部電極與後部接點，該圖係自用於圖30之相同計算獲得；
圖32(a)為兩級像素內放大器陣列的在單一像素區中之俯視圖，該圖係自計算獲得且完全對應於圖24(a)，該圖展示頂部連續光電二極體結構之原生拓撲，且經包括以用於與此圖32中之剩餘視圖相比較之目的；
圖32(b)展示經由鈍化#2之完全平坦化而達成的相對於圖32(a)的表面拓撲之改良，該圖係自用於圖27之相同計算獲得；
圖32(c)展示經由光電二極體之底部電極之周邊邊緣的平滑化而達成的相對於圖32(b)的表面拓撲之改良，該圖係自用於圖29之相同計算獲得；
圖32(d)展示經由介層孔之窄化及用金屬填充彼等介層孔而達成的相對於圖32(c)的表面拓撲之改良，該介層孔連接光電二極體之底部電極與後部接點，該圖係自計算獲得；
圖33(a)為間接偵測陣列之計算之橫截面圖，其對應於圖21，但具有經由光電二極體中之純質a-Si層之完全平坦化而達成的更一致之拓撲；
圖33(b)為間接偵測陣列之計算之橫截面圖，其對應於圖21，但具有經由光電二極體中之純質a-Si層之部分平坦化而達成的更一致之拓撲；
圖34(a)為單級像素內放大器陣列的在單一像素區中之俯視圖，該圖係自計算獲得且完全對應於圖23(a)，該圖展示頂部連續光電二極體結構之原生拓撲，且經包括以用於與此圖34中之剩餘視圖相比較之目的；
圖34(b)展示經由光電二極體中之純質a-Si層之部分平坦化而達成的相對於圖34(a)的表面拓撲之改良，該圖係自用於圖33(b)之相同計算獲得；及
圖34(c)展示經由光電二極體中之純質a-Si層之完全平坦化而達成的相對於圖34(a)的表面拓撲之改良，該圖係自用於圖33(a)之相同計算獲得。
PD．．．光電二極體
TFT．．．像素定址電晶體

Claims (58)

  1. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲；且該表面反曲具有大於1/2微米之一曲率半徑。
  2. 如請求項1之感測器，其中該表面反曲具有大於1微米之一曲率半徑。
  3. 如請求項1之感測器，其中該表面反曲具有大於5微米之一曲率半徑。
  4. 如請求項1之感測器，其中該表面反曲具有大於10微米之一曲率半徑。
  5. 如請求項1之感測器，其中該表面反曲具有大於100微米之一曲率半徑。
  6. 如請求項1之感測器，其中該平坦化層至少部分地在該像素電路之該等特徵之上平坦化。
  7. 如請求項1之感測器，其中該平坦化層至少部分地在陣列特徵之上、在連接至TFT之源極或汲極的電介層孔互連件之上、在單級像素內放大器元件之上或在兩級像素內放大器元件之上平坦化。
  8. 如請求項1之感測器，其中該平坦化層包含一鈍化層、一介電層或一絕緣層中之至少一者。
  9. 如請求項1之感測器，其進一步包含：安置於該光偵測器之下之位址線及資料線；且該平坦化層安置於該等位址線及資料線上及該等位址線及資料線之介層孔上。
  10. 如請求項1之感測器，其進一步包含：一電介層孔互連件，其延伸穿過該平坦化層且將該第一電極連接至該像素電路，其中與該感光層接觸之該電介層孔互連件之一表面反曲具有大於1/2微米之一曲率半徑。
  11. 如請求項10之感測器，其中該電介層孔互連件之該表面具有大於1微米之一曲率半徑。
  12. 如請求項10之感測器，其中該電介層孔互連件之該表面具有大於5微米之一曲率半徑。
  13. 如請求項10之感測器，其中該電介層孔互連件之該表面具有大於10微米之一曲率半徑。
  14. 如請求項10之感測器，其中該電介層孔互連件之該表面具有大於100微米之一曲率半徑。
  15. 如請求項1之感測器，其中該感光層包含一p-i-n半導體堆疊、一n-i-p半導體堆疊或一金屬絕緣體半導體堆疊中之一者。
  16. 如請求項1之感測器，其中該像素電路包含薄膜電晶體、二極體、電容器、電阻器、跡線、介層孔、控制線、位址線及接地平面中之一者。
  17. 如請求項1之感測器，其中該像素電路包含一非晶系半導體電晶體或一多晶半導體電晶體或一微晶半導體電晶體中之一者。
  18. 如請求項1之感測器，其中該像素電路包含一定址電晶體、一放大器電晶體及一重設電晶體中之至少一者。
  19. 如請求項1之感測器，其中該像素電路包含非晶矽、低溫非晶矽及微晶矽中之至少一者。
  20. 如請求項1之感測器，其中該像素電路包含以下各項中之至少一者：矽半導體、硫族化物半導體、硒化鎘半導體、有機半導體、有機小分子或聚合物半導體、碳奈米管，或石墨薄膜。
  21. 如請求項1之感測器，其中該感光層包含以下各項中之至少一者：1)跨越複數個光偵測器像素延伸之一連續感光層，或2)與該複數個光偵測器像素中之各別者相關聯的離散感光層。
  22. 如請求項1之感測器，其中該閃爍層包含以下各項中之至少一者：CsI：Tl、Gd2O2S：Tb、CsI：Na、NaI：Tl、CaWO4、ZnWO4、CdWO4、Bi4Ge3O12、Lu1.8Yb0.2SiO5：Ce、Gd2SiO5：Ce、BaFCl：Eu2+、BaSO4：Eu2+、BaFBr：Eu2+、LaOBr：Tb3+、LaOBr：Tm3+、La2O2S：Tb3+、Y2O2S：Tb3+、YTaO4、YTaO4：Nb、ZnS：Ag、(Zn,Cd)S：Ag、ZnSiO4：Mn2+、CsI、LiI：Eu2+、PbWO4、Bi4Si3O12、Lu2SiO5：Ce3+、YAlO3：Ce3+、CsF、CaF2：Eu2+、BaF2、CeF3、Y1.34Gd0.6O3：Eu3+、Pr、Gd2O2S：Pr3+、Ce、SCGl、HFG：Ce3+(5%)及C14H10。
  23. 如請求項1之感測器，其進一步包含：一基底基板，其支撐該像素電路、該光偵測器及該閃爍層；及複數個光偵測器像素，其以一規則圖案排列於該基底基板上，其中該可透射光子之第二電極形成用於該複數個該等光偵測器像素之一偏壓平面。
  24. 如請求項23之感測器，其中該像素電路之一部分安置於該基底基板上在鄰近光偵測器像素之間的一間隙區中。
  25. 如請求項24之感測器，其中安置於該間隙區中的該像素電路之該部分包含薄膜電晶體、二極體、電容器、電阻器、介層孔、跡線、控制線、位址線及接地平面中之一者。
  26. 如請求項24之感測器，其中該第一電極具有終止於該間隙區近旁之傾斜末端。
  27. 如請求項1之感測器，其中在該第一電極與該可透射光子之第二電極之間的正規化至單位光偵測器面積的一暗電流小於10 pA/mm2。
  28. 如請求項1之感測器，其中在該第一電極與該可透射光子之第二電極之間的正規化至單位光偵測器面積的一暗電流小於5 pA/mm2。
  29. 如請求項1之感測器，其中在該第一電極與該可透射光子之第二電極之間的正規化至單位光偵測器面積的一暗電流小於1 pA/mm2。
  30. 如請求項1之感測器，其中在該第一電極與該可透射光子之第二電極之間的正規化至單位光偵測器面積的一暗電流小於0.5 pA/mm2。
  31. 如請求項1之感測器，其中在最接近該表面反曲的該感光層中之區中的一電場為在該感光層中在一對平行的第一電極與第二電極之間的一電場的60%以上及300%以下。
  32. 如請求項1之感測器，其進一步包含一金屬板，該金屬板安置於該閃爍層上或該閃爍層上之一囊封上。
  33. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；及一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面，其中該平坦化層具有沿著像素電路元件之特徵之一周邊邊緣的一第一表面反曲，該第一電極具有一第二表面反曲，該第二表面反曲高於該第一表面反曲且在該平坦化層之與基底基板相反之一表面上，且該第二表面反曲具有大於1/2微米之一曲率半徑。
  34. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光偵測器具有在該第一電極與該可透射光子之第二電極之間的正規化至單位光偵測器面積的一小於10 pA/mm2的暗電流。
  35. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光偵測器具有每一光偵測器像素之電荷捕集之一位準，該位準藉由在一單一放射攝影圖框期間由於捕集而使該成像信號損失的量來定量，且表達為在電荷捕集與電荷釋放處於平衡之條件下獲得的該成像信號之一百分比，每一光偵測器像素之電荷捕集之該位準小於約20%。
  36. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光偵測器具有每一光偵測器像素之一電荷釋放，每一光偵測器像素之該電荷釋放係藉由在具有輻射之情況下且在電荷捕集與電荷釋放處於平衡之條件下獲取的一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間自捕集狀態釋放的該成像信號之量來定量，且表達為在電荷捕集與釋放處於平衡之條件下獲得的該成像信號之一百分比，每一光偵測器像素之該電荷釋放小於約15%。
  37. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光偵測器具有每一光偵測器像素之一延滯，該延滯係藉由起源於在一或多個先前圖框中所捕集的電荷且在具有輻射之情況下獲取的一個圖框或一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間自捕集狀態釋放之該成像信號之量來定量，且表達為來自該先前圖框之該成像信號之一百分比，每一光偵測器像素之該延滯小於約15%。
  38. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；該第一電極在該像素電路之一部分之上延伸且具有一橫向邊緣、一縱向邊緣，及在該橫向邊緣與該縱向邊緣之相交處之一轉角；且該橫向邊緣及該縱向邊緣中之至少一者包含一傾斜邊緣。
  39. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器像素，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一鈍化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極安置於包括該像素電路之一平面上方；該鈍化層具有高於像素電路元件之一第一表面反曲；該第二電極具有高於該第一表面反曲之一第二表面反曲；且該第二表面反曲具有大於1/2微米之一曲率半徑。
  40. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號；一鈍化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且無展現指示該下伏像素電路之表面特徵。
  41. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲；且該表面反曲具有大於1/2微米之一曲率半徑。
  42. 如請求項41之感測器，其中該光導層包含以下半導體中之至少一者：VB-VIB、VB-VIIB、IIB-VIB、IIB-VB、IIIB-VB、IIIB-VIB、IB-VIB，及IVB-VIIB。
  43. 如請求項41之感測器，其中該光導層包含以下各項中之至少一者：a-Se、PbI2、HgI2、PbO、CdZnTe、CdTe、Bi2S3、Bi2Se3、BiI3、BiBr3、CdS、CdSe、HgS、Cd2P3、InAs、InP、In2S3、In2Se3、Ag2S、PbI4 -2及Pb2I7 -3。
  44. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面，其中該平坦化層具有沿著像素電路元件之特徵之一周邊邊緣的一第一表面反曲，該第一電極具有一第二表面反曲，該第二表面反曲高於該第一表面反曲且在該平坦化層之與基底基板相反之一表面上，且該第二表面反曲具有大於1/2微米之一曲率半徑。
  45. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光導體偵測器具有在該第一電極與該第二電極之間的正規化至單位光導體偵測器面積的小於10 pA/mm2之一暗電流。
  46. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光導體偵測器具有每一光導體偵測器像素之電荷捕集之一位準，該位準藉由在一單一放射攝影圖框期間由於捕集而使該成像信號損失的量來定量，且表達為在電荷捕集與電荷釋放處於平衡之條件下獲得的該成像信號之一百分比，每一光導體偵測器像素之電荷捕集之該位準小於約20%。
  47. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光導體偵測器具有每一光導體偵測器像素之一電荷釋放，每一光導體偵測器像素之該電荷釋放係藉由在具有輻射之情況下且在電荷捕集與電荷釋放處於平衡之條件下獲取的一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間自捕集狀態釋放的該成像信號之量來定量，且表達為在電荷捕集與釋放處於平衡之條件下獲得的該成像信號之一百分比，每一光導體偵測器像素之該電荷釋放小於約15%。
  48. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該光導體偵測器具有每一光導體偵測器像素之一延滯，每一光導體偵測器像素之該延滯係藉由起源於在一或多個先前圖框中所捕集的電荷且在具有輻射之情況下獲取的一個圖框或一系列圖框之後的在不存在輻射之情況下獲取的第一圖框期間自捕集狀態釋放之該成像信號之量來定量，且表達為來自該先前圖框之該成像信號之一百分比，每一光導體偵測器像素之該延滯小於約15%。
  49. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該第一電極在該像素電路之上延伸且具有一橫向邊緣、一縱向邊緣，及在該橫向邊緣與該縱向邊緣之相交處之一轉角；且該橫向邊緣及該縱向邊緣中之至少一者包含一傾斜邊緣。
  50. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一鈍化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；該鈍化層具有高於像素電路元件之一第一表面反曲；該第二電極具有高於該第一表面反曲之一第二表面反曲；且該第二表面反曲具有大於1/2微米之一曲率半徑。
  51. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極；該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號；一鈍化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且無展現指示該下伏像素電路之表面特徵。
  52. 一種製造一輻射感測器之方法，其包含：在一基底基板上形成像素電路元件；在該等像素電路元件之上形成一平坦化層；在該平坦化層中形成一孔洞以曝露至該等像素電路元件之一連接件；使該圖案化之孔洞金屬化；形成與該金屬化孔洞電接觸之一第一電極；及在該第一電極上形成對光或電離輻射敏感之一層，其中形成一平坦化層在至少部分地重疊於該像素電路之該第一電極之一表面上提供一表面反曲，該表面反曲高於該像素電路之特徵、具有大於1/2微米之一曲率半徑。
  53. 一種用於製造一輻射感測器之方法，其包含：在一基底基板上形成像素電路元件；在該像素電路上方形成一第一電極及一感光層；使該感光層平坦化；在該平坦化之感光層上形成一可透射光子之第二電極；及在該可透射光子之第二電極上形成一閃爍器層，其中該第一電極及該第二電極中之至少一者具有一表面反曲，該表面反曲高於該像素電路之特徵、具有大於1/2微米之一曲率半徑。
  54. 一種用於製造一輻射感測器之方法，其包含：在一基底基板上形成像素電路元件；在該等像素電路元件之上形成一平坦化層；在該平坦化層中形成一孔洞以曝露至該等像素電路元件之一連接件；使該圖案化之孔洞金屬化；形成與該金屬化孔洞電接觸之一第一電極；及在該第一電極上形成對光或電離輻射敏感之一層，其中形成一平坦化層提供該第一電極之一表面，該表面至少部分地重疊於該像素電路，該表面無展現指示該下伏像素電路之表面特徵。
  55. 一種用於製造一輻射感測器之方法，其包含：在一基底基板上形成像素電路元件；在該像素電路上方形成一第一電極及一感光層；使該感光層平坦化；在該平坦化之感光層上形成一可透射光子之第二電極；及在該可透射光子之第二電極上形成一閃爍器層，其中使該感光層平坦化提供該第二電極之一表面，該表面至少部分地重疊於該像素電路，該表面無展現指示該下伏像素電路之表面特徵。
  56. 一種輻射感測器，其包含：一閃爍層，其經組態以在與電離輻射相互作用時發射光子；一光偵測器，其按次序包括一第一電極、一感光層，及接近於該閃爍層而安置之一可透射光子之第二電極；該感光層經組態以在與該等光子之一部分相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該感光層中所產生之該等電子電洞對之一成像信號，該像素電路包含氧化物半導體；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；且該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。
  57. 一種輻射感測器，其包含：一光導體偵測器，其按次序包括一第一電極、一光導層，及一可透射電離輻射之第二電極，且該光導層經組態以在與電離輻射相互作用時產生電子電洞對；像素電路，其電連接至該第一電極且經組態以量測指示在該光導層中所產生之該等電子電洞對之一成像信號，該像素電路包含氧化物半導體；一平坦化層，其安置於該像素電路上在該第一電極與該像素電路之間，以使得該第一電極高於包括該像素電路之一平面；該第一電極及該第二電極中之至少一者之一表面至少部分地重疊於該像素電路且具有高於該像素電路之特徵之一表面反曲。
  58. 一種用於製造一輻射感測器之方法，其包含：在一基底基板上形成像素電路元件，該像素電路包含氧化物半導體；在該等像素電路元件之上形成一平坦化層；在該平坦化層中形成一孔洞以曝露至該等像素電路元件之一連接件；使該圖案化之孔洞金屬化；形成與該金屬化孔洞電接觸之一第一電極；及在該第一電極上形成對光或電離輻射敏感之一層，其中形成一平坦化層在至少部分地重疊於該像素電路之該第一電極之一表面上提供高於該像素電路之特徵的一表面反曲。
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