JPH06314779A - イメージセンサ - Google Patents
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- JPH06314779A JPH06314779A JP5102058A JP10205893A JPH06314779A JP H06314779 A JPH06314779 A JP H06314779A JP 5102058 A JP5102058 A JP 5102058A JP 10205893 A JP10205893 A JP 10205893A JP H06314779 A JPH06314779 A JP H06314779A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
Abstract
(57)【要約】
【目的】 量子効率、ブロッキング性能を向上させ、漏
洩電流の低減および高スループットを達成し、段差配線
の断線に関する問題を解決したイメージセンサを提供す
る。 【構成】 ガラス基板１１上に、非晶質シリコン膜１２
を形成し、この非晶質シリコン膜中１３の位置にｐ+ 層
を、１４の位置にｎ+ 層を形成する。その後、クロム膜
をスパッタにより形成し、電極１５をパターニングし、
保護膜として窒化シリコン膜１６を形成する。
洩電流の低減および高スループットを達成し、段差配線
の断線に関する問題を解決したイメージセンサを提供す
る。 【構成】 ガラス基板１１上に、非晶質シリコン膜１２
を形成し、この非晶質シリコン膜中１３の位置にｐ+ 層
を、１４の位置にｎ+ 層を形成する。その後、クロム膜
をスパッタにより形成し、電極１５をパターニングし、
保護膜として窒化シリコン膜１６を形成する。
Description
【０００１】
【産業上の利用分野】本発明はイメージセンサに関し、
特にファクシミリやディジタル複写機等において使用さ
れる画像読み取り装置に関する。
特にファクシミリやディジタル複写機等において使用さ
れる画像読み取り装置に関する。
【０００２】
【従来の技術】従来、ファクシミリ等の画像読み取り装
置において、光電変換素子には、大別して１次光電流を
用いるｐｉ型，ｐｉｎ型と、２次光電流を用いたｎｉｎ
型またはｐｉｐ型の２種類がある。また、光電変換層に
用いる材料としては安全性の点からカルコゲン物質より
も毒性が低く、加工性に優れたシリコン系材料を用いた
光センサが一般的である。１次光電流を用いる光電変換
素子は、入射光強度に対して電流値が比例する（γ〜
１）ことから中間調の表示が容易に達成されるという利
点がある一方、光によって得られる電流値が微少である
ことから雑音によるＳ／Ｎの低下および配線交差部の容
量による信号の減衰という欠点がある。２次光電流を用
いる光電変換素子は、電流値が１次光電流を用いたセン
サよりも電流値が大きく得られる利点があるものの、入
射光強度に対して電流値が比例し難い（γ〜０．６）こ
とから中間調の表示が困難であるという欠点がある。さ
らに明から暗および暗から明への応答時間が数〜数十ｍ
ｓｅｃ程度を要することから、高速応答（≦１ｍｓｅ
ｃ）が必要とされるＧ４ファクス等への適用は困難であ
る。
置において、光電変換素子には、大別して１次光電流を
用いるｐｉ型，ｐｉｎ型と、２次光電流を用いたｎｉｎ
型またはｐｉｐ型の２種類がある。また、光電変換層に
用いる材料としては安全性の点からカルコゲン物質より
も毒性が低く、加工性に優れたシリコン系材料を用いた
光センサが一般的である。１次光電流を用いる光電変換
素子は、入射光強度に対して電流値が比例する（γ〜
１）ことから中間調の表示が容易に達成されるという利
点がある一方、光によって得られる電流値が微少である
ことから雑音によるＳ／Ｎの低下および配線交差部の容
量による信号の減衰という欠点がある。２次光電流を用
いる光電変換素子は、電流値が１次光電流を用いたセン
サよりも電流値が大きく得られる利点があるものの、入
射光強度に対して電流値が比例し難い（γ〜０．６）こ
とから中間調の表示が困難であるという欠点がある。さ
らに明から暗および暗から明への応答時間が数〜数十ｍ
ｓｅｃ程度を要することから、高速応答（≦１ｍｓｅ
ｃ）が必要とされるＧ４ファクス等への適用は困難であ
る。
【０００３】１次光を用いるサンドイッチ型センサにお
いては、ｐ+ 層（またはｎ+ 層）が上部電極と光電変換
層の間に形成されている。ｐ+ 非晶質シリコン膜層を透
明電極下に５００オングストローム形成した場合、光電
変換層に到達する光は、ｐ+層の吸収によってｐ+ 層に
到達する以前の７０％以下になる。これを解決するため
にｐ+ 層を非晶質シリコンよりもバンドギャップの広い
非晶質シリコンカーバイドを用いている。
いては、ｐ+ 層（またはｎ+ 層）が上部電極と光電変換
層の間に形成されている。ｐ+ 非晶質シリコン膜層を透
明電極下に５００オングストローム形成した場合、光電
変換層に到達する光は、ｐ+層の吸収によってｐ+ 層に
到達する以前の７０％以下になる。これを解決するため
にｐ+ 層を非晶質シリコンよりもバンドギャップの広い
非晶質シリコンカーバイドを用いている。
【０００４】また、光電変換によって得られる光電流は
微少であることから、明暗比を充分に得るためには暗時
の電流値は極力下げる必要がある。この問題を解決する
ために、素子端面からの漏洩電流を抑制するという報告
例（岩渕ら電子通信学会技術研究報告，ＥＤ８４−１６
０，１９８５，ｐ３５）がある。すなわち、光電変換層
上のｎ+ （またはｐ+ ）層の上部電極からはみ出してい
る部分を上部電極をマスクにしてエッチングするという
方法である。また、画素間の漏洩電流を抑制するために
は素子を各々個別化する方法が、またブロッキング性能
の低下による光電変換層の漏洩電流およびピンホール欠
陥を低減化させるために光電変換層の厚膜化が検討され
ている。
微少であることから、明暗比を充分に得るためには暗時
の電流値は極力下げる必要がある。この問題を解決する
ために、素子端面からの漏洩電流を抑制するという報告
例（岩渕ら電子通信学会技術研究報告，ＥＤ８４−１６
０，１９８５，ｐ３５）がある。すなわち、光電変換層
上のｎ+ （またはｐ+ ）層の上部電極からはみ出してい
る部分を上部電極をマスクにしてエッチングするという
方法である。また、画素間の漏洩電流を抑制するために
は素子を各々個別化する方法が、またブロッキング性能
の低下による光電変換層の漏洩電流およびピンホール欠
陥を低減化させるために光電変換層の厚膜化が検討され
ている。
【０００５】一方、ブロッキングダイオードとセンサ素
子を接続する形式のイメージセンサがこれまで特開平４
−１４５７６１号公報，特開平３−５４９５９号公報等
で検討されている。代表的な素子断面図を図１１に示
す。図中、１１はガラス基板、１２は非晶質シリコン
膜、１３はｐ+ 層、１４はｎ+ 層、１５，５１，５２は
電極、１６は保護膜である。
子を接続する形式のイメージセンサがこれまで特開平４
−１４５７６１号公報，特開平３−５４９５９号公報等
で検討されている。代表的な素子断面図を図１１に示
す。図中、１１はガラス基板、１２は非晶質シリコン
膜、１３はｐ+ 層、１４はｎ+ 層、１５，５１，５２は
電極、１６は保護膜である。
【０００６】このイメージセンサにおいては、上部電極
１５を共通電極としてフォトセンサとブロッキングダイ
オードを接続している。この場合、共通電極は約１μｍ
の段差によって断線発生によって歩留まりを低下させて
いた。これは、下部電極５２を共通電極とした場合にお
いても信号の引き出し線作製時に同様な段差切れの確率
を高くしていた。
１５を共通電極としてフォトセンサとブロッキングダイ
オードを接続している。この場合、共通電極は約１μｍ
の段差によって断線発生によって歩留まりを低下させて
いた。これは、下部電極５２を共通電極とした場合にお
いても信号の引き出し線作製時に同様な段差切れの確率
を高くしていた。
【０００７】また、電界効果型トランジスタによるスイ
ッチとフォトセンサとを、ソース電極および非晶質シリ
コン膜層を共有化して形成されたタイプのイメージセン
サが特公平４−６２４６７号公報等で検討されている。
代表的な素子断面図を図１２に示す。図１２において、
図１１と同一の要素には同一の参照番号を付して示して
おり、６１は絶縁膜、６２は電極である。
ッチとフォトセンサとを、ソース電極および非晶質シリ
コン膜層を共有化して形成されたタイプのイメージセン
サが特公平４−６２４６７号公報等で検討されている。
代表的な素子断面図を図１２に示す。図１２において、
図１１と同一の要素には同一の参照番号を付して示して
おり、６１は絶縁膜、６２は電極である。
【０００８】この構造のイメージセンサにおいては、電
極と非晶質シリコン膜のコンタクト層としてｎ+ 層が形
成され、このｎ+ 層はダイオードの電極下にも形成され
る。したがって、この構造のイメージセンサは、２次光
電流を用いたフォトセンサとなっており、前記のように
応答時間の長いセンサとなっていた。
極と非晶質シリコン膜のコンタクト層としてｎ+ 層が形
成され、このｎ+ 層はダイオードの電極下にも形成され
る。したがって、この構造のイメージセンサは、２次光
電流を用いたフォトセンサとなっており、前記のように
応答時間の長いセンサとなっていた。
【０００９】
【発明が解決しようとする課題】以上の従来のイメージ
センサでは、１次光電流を用いる場合には、サンドイッ
チ構造となっていることから、膜厚が１μｍ以上になる
ことによる段差配線部の断線および長時間成膜によるス
ループットの低下、段差部に対するテーパエッチングお
よび光入射側に存在するｐ+ 層またはｎ+ 層による光吸
収が問題となっていた。これは、ブロッキングダイオー
ドを直列に接続したタイプのイメージセンサにおいても
同様である。
センサでは、１次光電流を用いる場合には、サンドイッ
チ構造となっていることから、膜厚が１μｍ以上になる
ことによる段差配線部の断線および長時間成膜によるス
ループットの低下、段差部に対するテーパエッチングお
よび光入射側に存在するｐ+ 層またはｎ+ 層による光吸
収が問題となっていた。これは、ブロッキングダイオー
ドを直列に接続したタイプのイメージセンサにおいても
同様である。
【００１０】さらに２次光電流を用いたタイプにおいて
は、センサ素子はプレーナ構造になっているが、センサ
素子は、ｎｉｎ構造になっているため正孔に対するブロ
ック層がない。１画素当たりの応答時間が数〜数十ｍｓ
ｅｃかかっており、高速動作をさせた場合には、白から
黒または黒から白への変化に追従できないという問題が
あった。
は、センサ素子はプレーナ構造になっているが、センサ
素子は、ｎｉｎ構造になっているため正孔に対するブロ
ック層がない。１画素当たりの応答時間が数〜数十ｍｓ
ｅｃかかっており、高速動作をさせた場合には、白から
黒または黒から白への変化に追従できないという問題が
あった。
【００１１】本発明の目的は、フォトセンサをプレーナ
構造にすることにより、量子効率、ブロッキング性能を
向上させる、さらに漏洩電流の低減および高スループッ
トを達成することにある。
構造にすることにより、量子効率、ブロッキング性能を
向上させる、さらに漏洩電流の低減および高スループッ
トを達成することにある。
【００１２】本発明の他の目的は、フォトセンサと同一
工程内でスイッチ用のブロッキングダイオードをプレー
ナ構造にすることにより、段差配線の断線に関する問題
を解決することにある。
工程内でスイッチ用のブロッキングダイオードをプレー
ナ構造にすることにより、段差配線の断線に関する問題
を解決することにある。
【００１３】さらに本発明の他の目的は、ＴＦＴスイッ
チとフォトセンサを直列に接続したイメージセンサに関
して、センサ素子の共通になっていない側の電極にｐ+
層を作製することによって一次光を用いたイメージセン
サを提供することにある。
チとフォトセンサを直列に接続したイメージセンサに関
して、センサ素子の共通になっていない側の電極にｐ+
層を作製することによって一次光を用いたイメージセン
サを提供することにある。
【００１４】
【課題を解決するための手段】本発明は、絶縁性基板上
に形成された光電変換層に一対の電極が形成されてなる
プレーナ構造のイメージセンサにおいて、前記光電変換
層と前記電極とのそれぞれの間に光入射面を遮らないよ
うに形成されたｐ型層およびｎ型層を有することを特徴
とする。
に形成された光電変換層に一対の電極が形成されてなる
プレーナ構造のイメージセンサにおいて、前記光電変換
層と前記電極とのそれぞれの間に光入射面を遮らないよ
うに形成されたｐ型層およびｎ型層を有することを特徴
とする。
【００１５】また本発明は、ｐｉｎ型フォトセンサをバ
ックトゥバックまたはフロントトゥフロントに接続し、
一方のフォトセンサをブロッキングダイオードとして用
いるイメージセンサにおいて、前記ｐｉｎ型フォトセン
サに請求項１記載の構造を用いることによりｐ型層また
はｎ型層を持つ電極を共有することを特徴とする。
ックトゥバックまたはフロントトゥフロントに接続し、
一方のフォトセンサをブロッキングダイオードとして用
いるイメージセンサにおいて、前記ｐｉｎ型フォトセン
サに請求項１記載の構造を用いることによりｐ型層また
はｎ型層を持つ電極を共有することを特徴とする。
【００１６】さらに本発明は、絶縁性基板上に形成され
た電界効果型薄膜トランジスタとラテラル構造のｎｉｎ
型フォトセンサとを、非晶質シリコン膜層、およびソー
スまたはドレイン電極の一方を共通として形成されたイ
メージセンサにおいて、請求項１記載の構造を有するｐ
ｉｎ型フォトセンサを用いることによりｐ型層またはｎ
型層を持つ電極と前記電界効果型トランジスタを電気的
に接合したことを特徴とする。
た電界効果型薄膜トランジスタとラテラル構造のｎｉｎ
型フォトセンサとを、非晶質シリコン膜層、およびソー
スまたはドレイン電極の一方を共通として形成されたイ
メージセンサにおいて、請求項１記載の構造を有するｐ
ｉｎ型フォトセンサを用いることによりｐ型層またはｎ
型層を持つ電極と前記電界効果型トランジスタを電気的
に接合したことを特徴とする。
【００１７】
【実施例】 （実施例１）図１および図２はそれぞれ本発明における
プレーナ型ｐｉｎイメージセンサ素子（フォトセンサ）
の断面図および平面図である。このイメージセンサ素子
は、以下のような工程を経て作製される。ガラス基板１
１（コーニング７０５９）上に、非晶質シリコン膜１２
をプラズマＣＶＤ法にて、ガス混合比（ＳｉＨ4 ／
Ｈ2 ）０．３３、シランガス流量９０ＳＣＣＭ、放電出
力８０Ｗ、ガス圧１２０Ｐａ、基板温度２５０℃の条件
下で膜厚５０００オングストローム形成し、この非晶質
シリコン膜中１３の位置にｐ+ を、さらに１４の位置に
ｎ+ をドーズ量３．０×１０15（ｉｏｎｓ／ｃｍ2 ）
で、それぞれ加速電圧、ｎ+ の場合リンを７０〜８０Ｋ
ｅＶ、ｐ+ の場合ホウ素を２８〜３５ＫｅＶでそれぞれ
注入する。このとき、イオン注入領域は、１３および１
４のパターンに対して行われるが、イオンの拡散はパタ
ーンの外側方向へ５００〜１０００オングストローム広
がっている。その後、クロム膜をスパッタにより、基板
温度２３０℃、投入パワー１０００Ｗ、スパッタリング
ガスにアルゴン２６ＳＣＣＭ、ガス圧０．２Ｐａの条件
下で１０００オングストローム形成し、電極１５をＰＲ
工程にてパターニングする。このときこのパターンはイ
オン注入領域に対して１〜２μｍ小さくなっている。保
護膜として窒化シリコン膜１６をプラズマＣＶＤ法に
て、ガス混合比（ＳｉＨ4 ／ＮＨ3 ）１０、シランガス
流量４５ＳＣＣＭ、放電出力１５０Ｗ、ガス圧１００Ｐ
ａ、基板温度２５０℃の条件下で３０００オングストロ
ーム形成する。最後に遮光膜を２１の位置に形成する
（図２参照）。このとき電極間隔Ｌは４μｍ、電極幅Ｗ
は５００μｍにした。
プレーナ型ｐｉｎイメージセンサ素子（フォトセンサ）
の断面図および平面図である。このイメージセンサ素子
は、以下のような工程を経て作製される。ガラス基板１
１（コーニング７０５９）上に、非晶質シリコン膜１２
をプラズマＣＶＤ法にて、ガス混合比（ＳｉＨ4 ／
Ｈ2 ）０．３３、シランガス流量９０ＳＣＣＭ、放電出
力８０Ｗ、ガス圧１２０Ｐａ、基板温度２５０℃の条件
下で膜厚５０００オングストローム形成し、この非晶質
シリコン膜中１３の位置にｐ+ を、さらに１４の位置に
ｎ+ をドーズ量３．０×１０15（ｉｏｎｓ／ｃｍ2 ）
で、それぞれ加速電圧、ｎ+ の場合リンを７０〜８０Ｋ
ｅＶ、ｐ+ の場合ホウ素を２８〜３５ＫｅＶでそれぞれ
注入する。このとき、イオン注入領域は、１３および１
４のパターンに対して行われるが、イオンの拡散はパタ
ーンの外側方向へ５００〜１０００オングストローム広
がっている。その後、クロム膜をスパッタにより、基板
温度２３０℃、投入パワー１０００Ｗ、スパッタリング
ガスにアルゴン２６ＳＣＣＭ、ガス圧０．２Ｐａの条件
下で１０００オングストローム形成し、電極１５をＰＲ
工程にてパターニングする。このときこのパターンはイ
オン注入領域に対して１〜２μｍ小さくなっている。保
護膜として窒化シリコン膜１６をプラズマＣＶＤ法に
て、ガス混合比（ＳｉＨ4 ／ＮＨ3 ）１０、シランガス
流量４５ＳＣＣＭ、放電出力１５０Ｗ、ガス圧１００Ｐ
ａ、基板温度２５０℃の条件下で３０００オングストロ
ーム形成する。最後に遮光膜を２１の位置に形成する
（図２参照）。このとき電極間隔Ｌは４μｍ、電極幅Ｗ
は５００μｍにした。
【００１８】このｐｉｎイメージセンサ素子の明および
暗時の電流電圧特性および量子効率ηを図３，図４にそ
れぞれ示す。このセンサにおいては、２Ｖバイアス時に
１０5 程度の明暗比が得られており、また量子効率も４
００〜７００ｎｍの広範囲に亘り０．８０以上の高い効
率が得られている。
暗時の電流電圧特性および量子効率ηを図３，図４にそ
れぞれ示す。このセンサにおいては、２Ｖバイアス時に
１０5 程度の明暗比が得られており、また量子効率も４
００〜７００ｎｍの広範囲に亘り０．８０以上の高い効
率が得られている。
【００１９】（実施例２）図５は、他の実施例を示す断
面図である。このイメージセンサ素子は、次のようにし
て作製した。ガラス基板１１（コーニング７０５９）上
に実施例１の条件で非晶質シリコン膜１２を５０００オ
ングストローム形成した。さらにｎ+ 層をプラズマＣＶ
Ｄ法にて、ガス混合比（ＳｉＨ4 ／Ｈ2 ）０．３３、シ
ランガス流量４０ＳＣＣＭ、０．５％フォスフィン１０
ＳＣＣＭ、放電出力８０Ｗ、ガス圧８０Ｐａ、基板温度
２５０℃の条件下で膜厚４００オングストローム形成
し、フォトレジストによってパターニングされた１３お
よび１４の位置に実施例１のイオン注入条件でイオンを
注入する。この後、レジストを剥離、実施例１の条件で
クロム膜を作製し、電極１５を形成する。以上の工程を
経て電極間に残るｎ+ 層を反応性イオンエッチング法に
て除去し最後に保護膜として窒化シリコン膜１６を形成
する。以上によってセンサは作製される。なお、反応性
イオンエッチングは、チャンバ温度８０℃、エッチング
ガスＣＦ4 ＋Ｏ2 、流量比２７／３、放電出力２００Ｗ
にて行った。
面図である。このイメージセンサ素子は、次のようにし
て作製した。ガラス基板１１（コーニング７０５９）上
に実施例１の条件で非晶質シリコン膜１２を５０００オ
ングストローム形成した。さらにｎ+ 層をプラズマＣＶ
Ｄ法にて、ガス混合比（ＳｉＨ4 ／Ｈ2 ）０．３３、シ
ランガス流量４０ＳＣＣＭ、０．５％フォスフィン１０
ＳＣＣＭ、放電出力８０Ｗ、ガス圧８０Ｐａ、基板温度
２５０℃の条件下で膜厚４００オングストローム形成
し、フォトレジストによってパターニングされた１３お
よび１４の位置に実施例１のイオン注入条件でイオンを
注入する。この後、レジストを剥離、実施例１の条件で
クロム膜を作製し、電極１５を形成する。以上の工程を
経て電極間に残るｎ+ 層を反応性イオンエッチング法に
て除去し最後に保護膜として窒化シリコン膜１６を形成
する。以上によってセンサは作製される。なお、反応性
イオンエッチングは、チャンバ温度８０℃、エッチング
ガスＣＦ4 ＋Ｏ2 、流量比２７／３、放電出力２００Ｗ
にて行った。
【００２０】（実施例３）図６は、他の実施例を示す断
面図である。このイメージセンサ素子は、次のようにし
て作製した。ガラス基板１１上に電極５１を形成し、パ
ターニングを行う。この後、実施例１の非晶質シリコン
膜１２を１μｍ形成し、１３の位置および１４の位置に
実施例１の条件でイオン注入を行う。非晶質シリコン膜
１２をアイランド化し、保護層に窒化シリコン膜１６を
形成する。この構造は、非晶質シリコン膜１２を厚くす
ることができ、赤（〜７５００オングストローム）に対
する吸収量を向上させることができる点が優れている。
面図である。このイメージセンサ素子は、次のようにし
て作製した。ガラス基板１１上に電極５１を形成し、パ
ターニングを行う。この後、実施例１の非晶質シリコン
膜１２を１μｍ形成し、１３の位置および１４の位置に
実施例１の条件でイオン注入を行う。非晶質シリコン膜
１２をアイランド化し、保護層に窒化シリコン膜１６を
形成する。この構造は、非晶質シリコン膜１２を厚くす
ることができ、赤（〜７５００オングストローム）に対
する吸収量を向上させることができる点が優れている。
【００２１】（実施例４）図７は、他の実施例を示す断
面図である。このイメージセンサ素子は、次のようにし
て作製した。ガラス基板１１上に電極５１を形成し、非
晶質シリコン膜１２を５０００オングストローム形成す
る。その後、フォトレジストを用いて１３，１４の位置
に実施例１の条件にてホウ素およびフォスフィンを注入
する。この後、電極１５を形成し最後に保護膜１６を形
成することによってイメージセンサは完成する。この構
造は、電極５１または電極１５とスイッチ素子、ＩＣ等
の接続する場合において有益となる。本実施例において
ｎ+ またはｐ+ の左右の位置、および、電極５１または
電極１５の上下の位置の交換は任意である。
面図である。このイメージセンサ素子は、次のようにし
て作製した。ガラス基板１１上に電極５１を形成し、非
晶質シリコン膜１２を５０００オングストローム形成す
る。その後、フォトレジストを用いて１３，１４の位置
に実施例１の条件にてホウ素およびフォスフィンを注入
する。この後、電極１５を形成し最後に保護膜１６を形
成することによってイメージセンサは完成する。この構
造は、電極５１または電極１５とスイッチ素子、ＩＣ等
の接続する場合において有益となる。本実施例において
ｎ+ またはｐ+ の左右の位置、および、電極５１または
電極１５の上下の位置の交換は任意である。
【００２２】（実施例５）図８および図９は、ｐｉｎイ
メージセンサにスイッチ素子としてのブロッキングダイ
オードをｂａｃｋ−ｔｏ−ｂａｃｋに接続した平面図お
よび断面図である。図８において１４の位置（１素子当
たり２箇所）にｐ+ を、１３の位置にｎ+を実施例１の
条件でイオンを注入した。さらに、ブロッキングダイオ
ード上には、保護膜１６を形成した後の光の入射を遮る
ため遮光膜２１を形成する。またブロッキングダイオー
ドとセンサ素子の容量比は、１：１０になるように設計
してあるが、光電流値の最適化において、膜厚・入射光
量等の最適化をはかるため容量比は１：５〜１５程度の
間で変化させる必要がある。また、本実施例において
は、実施例１の構造を用いたものであるが、実施例２，
３および４に応用することも可能である。
メージセンサにスイッチ素子としてのブロッキングダイ
オードをｂａｃｋ−ｔｏ−ｂａｃｋに接続した平面図お
よび断面図である。図８において１４の位置（１素子当
たり２箇所）にｐ+ を、１３の位置にｎ+を実施例１の
条件でイオンを注入した。さらに、ブロッキングダイオ
ード上には、保護膜１６を形成した後の光の入射を遮る
ため遮光膜２１を形成する。またブロッキングダイオー
ドとセンサ素子の容量比は、１：１０になるように設計
してあるが、光電流値の最適化において、膜厚・入射光
量等の最適化をはかるため容量比は１：５〜１５程度の
間で変化させる必要がある。また、本実施例において
は、実施例１の構造を用いたものであるが、実施例２，
３および４に応用することも可能である。
【００２３】（実施例６）図１０は、ＴＦＴスイッチと
ｐｉｎ型フォトダイオードを接続した場合の断面図であ
る。本実施例においては、ｎチャネルのトップゲート型
ＴＦＴを用いた。ガラス基板１１上に電極６２をスパッ
タおよびウエットエッチングにより作製し、絶縁膜６１
を３０００オングストローム、非晶質シリコン膜を３０
００オングストロームおよびｎ+ 非晶質シリコン膜１２
を５００オングストローム連続成膜し、１３および１４
の位置に実施例１の条件でイオン注入する。この後、電
極１５を形成し、電極１５をマスクにして、余分なｎ+
層をドライエッチングする。保護膜１６として窒化シリ
コン膜を３０００オングストローム形成し、ＴＦＴの上
部には遮光膜２１を５０００オングストローム形成す
る。以上によって駆動用ＴＦＴと一体型のイメージセン
サ素子は作製される。本実施例においては、ボトムゲー
ト型ＴＦＴを用いたが、トップゲート型ＴＦＴを用いる
ことも可能である。さらに光電変換層および、ＴＦＴの
イントリンシック層は非晶質シリコンのほかにも結晶質
および微結晶質シリコン膜でも可能である。また、本実
施例においては、実施例２の構造を用いたものである
が、実施例１，３および４に応用することも可能であ
る。
ｐｉｎ型フォトダイオードを接続した場合の断面図であ
る。本実施例においては、ｎチャネルのトップゲート型
ＴＦＴを用いた。ガラス基板１１上に電極６２をスパッ
タおよびウエットエッチングにより作製し、絶縁膜６１
を３０００オングストローム、非晶質シリコン膜を３０
００オングストロームおよびｎ+ 非晶質シリコン膜１２
を５００オングストローム連続成膜し、１３および１４
の位置に実施例１の条件でイオン注入する。この後、電
極１５を形成し、電極１５をマスクにして、余分なｎ+
層をドライエッチングする。保護膜１６として窒化シリ
コン膜を３０００オングストローム形成し、ＴＦＴの上
部には遮光膜２１を５０００オングストローム形成す
る。以上によって駆動用ＴＦＴと一体型のイメージセン
サ素子は作製される。本実施例においては、ボトムゲー
ト型ＴＦＴを用いたが、トップゲート型ＴＦＴを用いる
ことも可能である。さらに光電変換層および、ＴＦＴの
イントリンシック層は非晶質シリコンのほかにも結晶質
および微結晶質シリコン膜でも可能である。また、本実
施例においては、実施例２の構造を用いたものである
が、実施例１，３および４に応用することも可能であ
る。
【００２４】
【発明の効果】以上述べたようにプレーナ構造ｐｉｎ型
フォトダイオードは、光電変換層上にはｐ+ 層または透
明電極はなく、透明な保護膜のみが存在することから、
波長５７０ｎｍでの量子効率は９０％以上が確保され、
リーク電流を１０14以下に抑えることができ、また膜厚
を薄くできることから段差切れの問題も解決されるとい
う利点が従来のイメージセンサ素子に比較して得られ
る。さらに、ブロッキングダイオードおよび電界効果型
トランジスタなどのスイッチング素子と共通な工程を用
いて作製することができるため、コストの低下スループ
ットの向上に充分効果が得られる。
フォトダイオードは、光電変換層上にはｐ+ 層または透
明電極はなく、透明な保護膜のみが存在することから、
波長５７０ｎｍでの量子効率は９０％以上が確保され、
リーク電流を１０14以下に抑えることができ、また膜厚
を薄くできることから段差切れの問題も解決されるとい
う利点が従来のイメージセンサ素子に比較して得られ
る。さらに、ブロッキングダイオードおよび電界効果型
トランジスタなどのスイッチング素子と共通な工程を用
いて作製することができるため、コストの低下スループ
ットの向上に充分効果が得られる。
【図１】本発明におけるプレーナ型ｐｉｎイメージセン
サ素子の断面図である。
サ素子の断面図である。
【図２】本発明におけるプレーナ型ｐｉｎイメージセン
サ素子の平面図である。
サ素子の平面図である。
【図３】センサの明および暗時の電流電圧特性を示す図
である。
である。
【図４】センサの明および暗時の量子効率を示す図であ
る。
る。
【図５】実施例２を示す断面図である。
【図６】実施例３を示す断面図である。
【図７】実施例４を示す断面図である。
【図８】実施例５におけるプレーナ構造のフォトセンサ
に同一工程内で形成したブロッキングダイオードを接続
した例を示す断面図である。
に同一工程内で形成したブロッキングダイオードを接続
した例を示す断面図である。
【図９】実施例５におけるプレーナ構造のフォトセンサ
に同一工程内で形成したブロッキングダイオードを接続
した例を示す平面図である。
に同一工程内で形成したブロッキングダイオードを接続
した例を示す平面図である。
【図１０】実施例６におけるプレーナ構造のフォトセン
サに同一工程内で形成した電界効果型トランジスタを接
続した例の断面図である。
サに同一工程内で形成した電界効果型トランジスタを接
続した例の断面図である。
【図１１】ブロッキングダイオードを同時形成し、接続
した構造の従来のイメージセンサ断面図である。
した構造の従来のイメージセンサ断面図である。
【図１２】非晶質シリコンを用いた電界効果型トランジ
スタとプレーナ構造のセンサ素子を同時形成によって接
続した構造の従来のイメージセンサ断面図である。
スタとプレーナ構造のセンサ素子を同時形成によって接
続した構造の従来のイメージセンサ断面図である。
１１ ガラス基板 １２ 非晶質シリコン膜 １３ ｐ+ 層 １４ ｎ+ 層 １５，５１ 電極 １６ 保護膜 ２１ 遮光膜 ７１ ゲート電極 ７２ ゲート絶縁膜
Claims (3)
- 【請求項１】絶縁性基板上に形成された光電変換層に一
対の電極が形成されてなるプレーナ構造のイメージセン
サにおいて、 前記光電変換層と前記電極とのそれぞれの間に光入射面
を遮らないように形成されたｐ型層およびｎ型層を有す
ることを特徴とするイメージセンサ。 - 【請求項２】ｐｉｎ型フォトセンサをバックトゥバック
またはフロントトゥフロントに接続し、一方のフォトセ
ンサをブロッキングダイオードとして用いるイメージセ
ンサにおいて、 前記ｐｉｎ型フォトセンサに請求項１記載の構造を用い
ることによりｐ型層またはｎ型層を持つ電極を共有する
ことを特徴とするイメージセンサ。 - 【請求項３】絶縁性基板上に形成された電界効果型薄膜
トランジスタとラテラル構造のｎｉｎ型フォトセンサと
を、非晶質シリコン膜層、およびソースまたはドレイン
電極の一方を共通として形成されたイメージセンサにお
いて、 請求項１記載の構造を有するｐｉｎ型フォトセンサを用
いることによりｐ型層またはｎ型層を持つ電極と前記電
界効果型トランジスタを電気的に接合したことを特徴と
するイメージセンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102058A JPH06314779A (ja) | 1993-04-28 | 1993-04-28 | イメージセンサ |
| US08/234,838 US5440149A (en) | 1993-04-28 | 1994-04-28 | Planar type image sensor having electrodes on a photoelectric conversion layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102058A JPH06314779A (ja) | 1993-04-28 | 1993-04-28 | イメージセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314779A true JPH06314779A (ja) | 1994-11-08 |
Family
ID=14317174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102058A Pending JPH06314779A (ja) | 1993-04-28 | 1993-04-28 | イメージセンサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5440149A (ja) |
| JP (1) | JPH06314779A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101078396B1 (ko) * | 2008-09-08 | 2011-11-01 | (주)에프에스디글로벌 | 이미지 센서, 이의 제조방법 및 이를 포함하는 사무기기 |
| CN107425020B (zh) | 2009-06-17 | 2019-10-18 | 密执安州立大学董事会 | 辐射传感器 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60227467A (ja) * | 1984-04-26 | 1985-11-12 | Nec Corp | イメ−ジセンサ |
| JPS6185859A (ja) * | 1984-10-04 | 1986-05-01 | Canon Inc | 光電変換素子 |
| JPS642377A (en) * | 1987-06-25 | 1989-01-06 | Sony Corp | Photosensor |
| JP2653131B2 (ja) * | 1988-10-13 | 1997-09-10 | 富士ゼロックス株式会社 | 光電変換素子 |
| JPH0354959A (ja) * | 1989-04-06 | 1991-03-08 | Nippon Steel Corp | 密着型イメージセンサ |
| JP2588050B2 (ja) * | 1990-06-29 | 1997-03-05 | 日立建機株式会社 | 超音波映像検査装置 |
| JPH04145761A (ja) * | 1990-10-06 | 1992-05-19 | Kanegafuchi Chem Ind Co Ltd | 読み取り装置 |
| JP2838318B2 (ja) * | 1990-11-30 | 1998-12-16 | 株式会社半導体エネルギー研究所 | 感光装置及びその作製方法 |
-
1993
- 1993-04-28 JP JP5102058A patent/JPH06314779A/ja active Pending
-
1994
- 1994-04-28 US US08/234,838 patent/US5440149A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5440149A (en) | 1995-08-08 |
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